JP7034214B2 - Semiconductor device - Google Patents

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本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

特許文献１には、アクティブ領域を有するｎ型の半導体層と、半導体層の表面部にアクティブ領域に沿って形成されたｐ型のウェル層（第２導電型半導体領域）とを含む、半導体装置が開示されている。 Patent Document 1 includes a semiconductor device including an n-type semiconductor layer having an active region and a p-type well layer (second conductive semiconductor region) formed on the surface portion of the semiconductor layer along the active region. Is disclosed.

特開２００３－１５８２５８号公報Japanese Patent Application Laid-Open No. 2003-158258

特許文献１に係る半導体装置では、第２導電型半導体領域におけるアクティブ領域と反対側に位置する縁部に電界が集中する結果、期待される設計上の耐圧を得ることができないという課題がある。
そこで、本発明は、耐圧を向上できる半導体装置を提供することを目的とする。 The semiconductor device according to Patent Document 1 has a problem that the expected design withstand voltage cannot be obtained as a result of the electric field concentrating on the edge portion located on the opposite side of the active region in the second conductive semiconductor region.
Therefore, an object of the present invention is to provide a semiconductor device capable of improving the withstand voltage.

本発明の半導体装置は、機能素子が形成されるアクティブ領域を有する第１導電型の半導体層と、前記半導体層の表面部に前記アクティブ領域に沿って形成され、前記アクティブ領域側に位置する内側周縁部、前記アクティブ領域とは反対側に位置する外側周縁部並びに前記内側周縁部および前記外側周縁部の間の内方部を有する第２導電型半導体領域とを含み、前記外側周縁部の底部は前記内方部の底部とほぼ等しい深さ位置に形成されており、前記アクティブ領域における前記第１導電型の半導体層の表面部には第２導電型の不純物拡散領域が形成されており、前記第２導電型の不純物拡散領域の表面領域には、第１導電型のエミッタ領域に挟まれるように第２導電型のコンタクト領域が形成されており、前記第２導電型半導体領域の前記内側周縁部および前記内方部を避けて前記第２導電型半導体領域の前記外側周縁部を被覆するように前記半導体層の表面に形成された酸化膜を含み、前記酸化膜に被覆された前記第２導電型半導体領域の前記外側周縁部の不純物濃度が、前記酸化膜から露出する前記第２導電型半導体領域の前記内側周縁部および前記内方部の不純物濃度よりも低くされている。 The semiconductor device of the present invention has a first conductive type semiconductor layer having an active region in which a functional element is formed, and an inner surface portion of the semiconductor layer formed along the active region and located on the active region side. A peripheral portion , an outer peripheral edge portion located on the opposite side of the active region, and a second conductive semiconductor region having an inner portion between the inner peripheral edge portion and the outer peripheral edge portion, and a bottom portion of the outer peripheral edge portion. Is formed at a depth substantially equal to the bottom of the inner portion, and a second conductive type impurity diffusion region is formed on the surface portion of the first conductive type semiconductor layer in the active region. A second conductive type contact region is formed in the surface region of the second conductive type impurity diffusion region so as to be sandwiched between the first conductive type emitter regions, and the second conductive semiconductor region is said to have a second conductive type contact region. The oxide film formed on the surface of the semiconductor layer so as to avoid the inner peripheral edge portion and the inner peripheral portion and cover the outer peripheral edge portion of the second conductive semiconductor region, and is coated with the oxide film. The impurity concentration of the outer peripheral edge portion of the second conductive semiconductor region is lower than the impurity concentration of the inner peripheral edge portion and the inner peripheral portion of the second conductive semiconductor region exposed from the oxide film .

本発明の半導体装置によれば、第２導電型半導体領域の外側周縁部の不純物濃度が、第２導電型半導体領域の内側周縁部の不純物濃度よりも選択的に低く設定されているから、当該第２導電型半導体領域の外側周縁部における電界強度を緩和できる。これにより、第２導電型半導体領域の外側周縁部に電界が集中するのを抑制できるから、耐圧を向上できる半導体装置を提供できる。 According to the semiconductor device of the present invention, the impurity concentration in the outer peripheral edge of the second conductive semiconductor region is selectively set lower than the impurity concentration in the inner peripheral edge of the second conductive semiconductor region. The electric field strength at the outer peripheral edge of the second conductive semiconductor region can be relaxed. As a result, it is possible to suppress the concentration of the electric field on the outer peripheral edge portion of the second conductive type semiconductor region, so that it is possible to provide a semiconductor device capable of improving the withstand voltage.

図１は、本発明の第１実施形態に係る半導体装置の平面図である。FIG. 1 is a plan view of the semiconductor device according to the first embodiment of the present invention. 図２は、図１のII-II線に沿う縦断面図である。FIG. 2 is a vertical cross-sectional view taken along the line II-II of FIG. 図３は、図２の一点鎖線IIIで囲まれた部分の拡大断面図である。FIG. 3 is an enlarged cross-sectional view of a portion surrounded by the alternate long and short dash line III in FIG. 図４は、ｐ型ウェル領域の不純物濃度の濃度プロファイルを示すグラフである。FIG. 4 is a graph showing the concentration profile of the impurity concentration in the p-type well region. 図５は、参考例に係る半導体装置のｐ型ウェル領域の一部を示す拡大断面図である。FIG. 5 is an enlarged cross-sectional view showing a part of the p-type well region of the semiconductor device according to the reference example. 図６は、図１の半導体装置および図５の半導体装置の各耐圧を示すグラフである。FIG. 6 is a graph showing the withstand voltage of the semiconductor device of FIG. 1 and the semiconductor device of FIG. 図７は、図１の半導体装置の製造方法の一例を示す工程図である。FIG. 7 is a process diagram showing an example of the manufacturing method of the semiconductor device of FIG. 図８Ａは、図１の半導体装置の製造工程を示す縦断面図である。FIG. 8A is a vertical sectional view showing a manufacturing process of the semiconductor device of FIG. 図８Ｂは、図８Ａの後の工程を示す縦断面図である。FIG. 8B is a vertical cross-sectional view showing the process after FIG. 8A. 図８Ｃは、図８Ｂの後の工程を示す縦断面図である。FIG. 8C is a vertical cross-sectional view showing the process after FIG. 8B. 図８Ｄは、図８Ｃの後の工程を示す縦断面図である。FIG. 8D is a vertical cross-sectional view showing the process after FIG. 8C. 図８Ｅは、図８Ｄの後の工程を示す縦断面図である。FIG. 8E is a vertical cross-sectional view showing the process after FIG. 8D. 図８Ｆは、図８Ｅの後の工程を示す縦断面図である。FIG. 8F is a vertical sectional view showing a process after FIG. 8E. 図９は、本発明の第２実施形態に係る半導体装置のｐ型ウェル領域を示す断面図である。FIG. 9 is a cross-sectional view showing a p-type well region of the semiconductor device according to the second embodiment of the present invention. 図１０は、図９の一点鎖線Xで囲まれた部分の拡大断面図である。FIG. 10 is an enlarged cross-sectional view of a portion surrounded by the alternate long and short dash line X in FIG. 図１１は、図９の半導体装置の製造方法の一例を示す工程図である。FIG. 11 is a process diagram showing an example of a method for manufacturing the semiconductor device of FIG. 図１２Ａは、図９の半導体装置の製造工程を示す縦断面図である。12A is a vertical sectional view showing a manufacturing process of the semiconductor device of FIG. 9. 図１２Ｂは、図１２Ａの後の工程を示す縦断面図である。FIG. 12B is a vertical cross-sectional view showing the process after FIG. 12A. 図１２Ｃは、図１２Ｂの後の工程を示す縦断面図である。FIG. 12C is a vertical cross-sectional view showing the process after FIG. 12B. 図１２Ｄは、図１２Ｃの後の工程を示す縦断面図である。FIG. 12D is a vertical cross-sectional view showing the process after FIG. 12C. 図１２Ｅは、図１２Ｄの後の工程を示す縦断面図である。FIG. 12E is a vertical cross-sectional view showing the process after FIG. 12D. 図１３は、本発明の第３実施形態に係る半導体装置を示す平面図である。FIG. 13 is a plan view showing a semiconductor device according to the third embodiment of the present invention. 図１４は、図１３のXIV-XIV線に沿う縦断面図である。FIG. 14 is a vertical cross-sectional view taken along the line XIV-XIV of FIG. 図１５は、図１３のXV-XV線に沿う縦断面図である。FIG. 15 is a vertical cross-sectional view taken along the line XV-XV of FIG. 図１６は、ｐ型不純物拡散領域およびｐ型ウェル領域の他の形態を示す縦断面図である。FIG. 16 is a vertical cross-sectional view showing another form of the p-type impurity diffusion region and the p-type well region.

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る半導体装置１の平面図である。図２は、図１のII-II線に沿う縦断面図である。図３は、図２の一点鎖線IIIで囲まれた部分の拡大断面図である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
<First Embodiment>
FIG. 1 is a plan view of the semiconductor device 1 according to the first embodiment of the present invention. FIG. 2 is a vertical cross-sectional view taken along the line II-II of FIG. FIG. 3 is an enlarged cross-sectional view of a portion surrounded by the alternate long and short dash line III in FIG.

図１～図３を参照して、半導体装置１は、本発明の半導体層の一例としてのｎ－型の半導体層２を含む。より具体的には、半導体層２は、平面視四角形状のチップ形状に形成されており、その全域にｎ－型半導体領域３を含む。このｎ－型半導体領域３によって、半導体層２がｎ－型とされている。半導体層２は、本実施形態では、ＦＺ（Floating Zone）法により製造されたｎ－型のＳｉ単結晶の半導体ウエハを用いて形成されたｎ－型のＳｉ単結晶層である。ｎ－型半導体領域３は、ｎ－型のＳｉ単結晶層の一部を利用して形成されている。 With reference to FIGS. 1 to 3, the semiconductor device 1 includes an n-type semiconductor layer 2 as an example of the semiconductor layer of the present invention. More specifically, the semiconductor layer 2 is formed in a chip shape having a rectangular shape in a plan view, and includes an n-type semiconductor region 3 in the entire area thereof. The n-type semiconductor region 3 makes the semiconductor layer 2 n-type. In the present embodiment, the semiconductor layer 2 is an n-type Si single crystal layer formed by using an n-type Si single crystal semiconductor wafer manufactured by the FZ (Floating Zone) method. The n-type semiconductor region 3 is formed by utilizing a part of the n-type Si single crystal layer.

半導体層２は、機能素子が形成されるアクティブ領域４と、その外側の外周領域５とを有している。アクティブ領域４は、本実施形態では、平面視において半導体層２の表面中央部に当該半導体層２の各辺に平行な四角形状に設定されており、外周領域５は、アクティブ領域４を取り囲む平面視四角環状に設定されている。
アクティブ領域４における半導体層２の表面部には、本発明の第２導電型の不純物拡散領域の一例としてのｐ型不純物拡散領域６が形成されている。アクティブ領域４は、ｐ型不純物拡散領域６の投影部でもあり、ｐ型不純物拡散領域６は、機能素子の少なくとも一部（機能素子の一部または全部）を構成している。ｐ型不純物拡散領域６は、半導体層２の表面から露出し、その底部が半導体層２内に位置するように形成されており、ｎ－型半導体領域３との間でｐｎ接合部を形成している。 The semiconductor layer 2 has an active region 4 in which a functional element is formed, and an outer peripheral region 5 outside the active region 4. In the present embodiment, the active region 4 is set in a rectangular shape parallel to each side of the semiconductor layer 2 in the central portion of the surface of the semiconductor layer 2 in a plan view, and the outer peripheral region 5 is a plane surrounding the active region 4. It is set in a square ring.
A p-type impurity diffusion region 6 as an example of the second conductive type impurity diffusion region of the present invention is formed on the surface portion of the semiconductor layer 2 in the active region 4. The active region 4 is also a projection portion of the p-type impurity diffusion region 6, and the p-type impurity diffusion region 6 constitutes at least a part (a part or all of the functional element) of the functional element. The p-type impurity diffusion region 6 is exposed from the surface of the semiconductor layer 2 and is formed so that the bottom thereof is located inside the semiconductor layer 2, and forms a pn junction with the n-type semiconductor region 3. ing.

アクティブ領域４に形成される機能素子としては、ダイオード、ＭＩＳＦＥＴ（Metal
Insulator Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等を例示できる。たとえば機能素子としてダイオードが形成される場合、当該ダイオードは、ｎ－型半導体領域３との間でｐｎ接合部を形成するｐ型不純物拡散領域６によって構成される。なお、機能素子は、半導体層２を利用して形成される抵抗やコンデンサ等の受動素子であってもよい。また、半導体層２の裏面には、アクティブ領域４に形成される機能素子の機能に応じて、ｎ＋型の不純物領域が形成されていてもよいし、ｐ＋型の不純物領域が形成されていてもよい。 The functional elements formed in the active region 4 include diodes and MISFETs (Metal).
Insulator Semiconductor Field Effect Transistor), IGBT (Insulated Gate Bipolar Transistor) and the like can be exemplified. For example, when a diode is formed as a functional element, the diode is composed of a p-type impurity diffusion region 6 that forms a pn junction with the n-type semiconductor region 3. The functional element may be a passive element such as a resistor or a capacitor formed by using the semiconductor layer 2. Further, on the back surface of the semiconductor layer 2, an n + type impurity region may be formed or a p + type impurity region may be formed depending on the function of the functional element formed in the active region 4. good.

外周領域５における半導体層２の表面部には、本発明の第２導電型半導体領域の一例としてのｐ型ウェル領域７が、アクティブ領域４に沿って形成されている。本実施形態では、ｐ型ウェル領域７は、平面視においてアクティブ領域４（ｐ型不純物拡散領域６）を取り囲むように半導体層２の各辺に平行な四角環状に形成されている。ｐ型ウェル領域７は、半導体層２の表面から露出し、その底部が半導体層２内に位置するように形成されており、ｎ－型半導体領域３との間でｐｎ接合部を形成している。 On the surface portion of the semiconductor layer 2 in the outer peripheral region 5, a p-type well region 7 as an example of the second conductive type semiconductor region of the present invention is formed along the active region 4. In the present embodiment, the p-type well region 7 is formed in a square ring parallel to each side of the semiconductor layer 2 so as to surround the active region 4 (p-type impurity diffusion region 6) in a plan view. The p-type well region 7 is exposed from the surface of the semiconductor layer 2 and is formed so that the bottom thereof is located in the semiconductor layer 2, and forms a pn junction with the n-type semiconductor region 3. There is.

ｐ型ウェル領域７は、アクティブ領域４側に位置する内側周縁部８と、アクティブ領域４とは反対側に位置する外側周縁部９と、内側周縁部８および外側周縁部９の間の内方部１０とを含む。ｐ型ウェル領域７の内側周縁部８は、ｐ型不純物拡散領域６の周縁部を全体に亘って下方から覆うように形成されている。これにより、ｐ型ウェル領域７は、ｐ型不純物拡散領域６と電気的に接続されており、ｐ型不純物拡散領域６と同電位とされている。ｐ型ウェル領域７は、ｐ型不純物としてのホウ素（Ｂ）を含む。 The p-shaped well region 7 is inward between the inner peripheral edge portion 8 located on the active region 4 side, the outer peripheral edge portion 9 located on the opposite side of the active region 4, and the inner peripheral edge portion 8 and the outer peripheral edge portion 9. Including part 10. The inner peripheral edge portion 8 of the p-type well region 7 is formed so as to cover the peripheral edge portion of the p-type impurity diffusion region 6 from below. As a result, the p-type well region 7 is electrically connected to the p-type impurity diffusion region 6 and has the same potential as the p-type impurity diffusion region 6. The p-type well region 7 contains boron (B) as a p-type impurity.

図２および図３を参照して、半導体層２の表面には、本発明の酸化膜の一例としてのＬＯＣＯＳ(Local Oxidation Of Silicon)膜１１が形成されている。ＬＯＣＯＳ膜１１は、ｐ型ウェル領域７の内側周縁部８および内方部１０を避けてｐ型ウェル領域７の外側周縁部９を被覆するように半導体層２の表面に選択的に形成されている。ＬＯＣＯＳ膜１１は、その一部が半導体層２内に食い込むように形成されており、半導体層２の表面よりも上方に位置する上側部分１１ａと、半導体層２内に位置する下側部分１１ｂとを含む。 With reference to FIGS. 2 and 3, a LOCOS (Local Oxidation Of Silicon) film 11 as an example of the oxide film of the present invention is formed on the surface of the semiconductor layer 2. The LOCOS film 11 is selectively formed on the surface of the semiconductor layer 2 so as to avoid the inner peripheral edge portion 8 and the inner peripheral portion 10 of the p-type well region 7 and cover the outer peripheral edge portion 9 of the p-type well region 7. There is. The LOCOS film 11 is formed so that a part thereof bites into the semiconductor layer 2, and includes an upper portion 11a located above the surface of the semiconductor layer 2 and a lower portion 11b located inside the semiconductor layer 2. including.

ＬＯＣＯＳ膜１１は、ｐ型ウェル領域７上に位置するアクティブ領域４側の端部１１ｃに、アクティブ領域４側に向かって厚さが徐々に小さくなる先細り形状のバーズビーク部を有している。ｐ型ウェル領域７の外周縁とＬＯＣＯＳ膜１１の端部１１ｃとの間の距離Ｄは、たとえば１０μｍ以上１００μｍ以下（本実施形態では２０μｍ程度）である。ＬＯＣＯＳ膜１１の厚さは、たとえば１５０００Å以上２５０００Å以下であり、ＬＯＣＯＳ膜１１の厚さの４０％～５０％（＝６０００Å～１２５００Å）程度が半導体層２（ｐ型ウェル領域７の外側周縁部９）内に食い込む下側部分１１ｂとされている。 The LOCOS film 11 has a tapered bird's beak portion whose thickness gradually decreases toward the active region 4 side at the end portion 11c on the active region 4 side located on the p-type well region 7. The distance D between the outer peripheral edge of the p-type well region 7 and the end portion 11c of the LOCOS film 11 is, for example, 10 μm or more and 100 μm or less (about 20 μm in this embodiment). The thickness of the LOCOS film 11 is, for example, 15,000 Å or more and 25,000 Å or less, and about 40% to 50% (= 6000 Å to 12500 Å) of the thickness of the LOCOS film 11 is the semiconductor layer 2 (the outer peripheral edge portion 9 of the p-type well region 7). ) Is the lower portion 11b that cuts into the inside.

半導体層２の表面には、さらに、ＬＯＣＯＳ膜１１から露出するｐ型不純物拡散領域６の表面およびｐ型ウェル領域７の表面を被覆する表面絶縁膜１２が形成されている。表面絶縁膜１２は、ＬＯＣＯＳ膜１１の厚さよりも小さい厚さを有する薄い絶縁膜であり、ＬＯＣＯＳ膜１１と一体的に形成されている。表面絶縁膜１２の厚さは、たとえば１００Å以上１０００Å以下である。表面絶縁膜１２は、酸化膜（ＳｉＯ２膜）を含んでいてもよいし、窒化膜（ＳｉＮ膜）を含んでいてもよい。 Further, on the surface of the semiconductor layer 2, a surface insulating film 12 that covers the surface of the p-type impurity diffusion region 6 exposed from the LOCOS film 11 and the surface of the p-type well region 7 is formed. The surface insulating film 12 is a thin insulating film having a thickness smaller than the thickness of the LOCOS film 11, and is integrally formed with the LOCOS film 11. The thickness of the surface insulating film 12 is, for example, 100 Å or more and 1000 Å or less. The surface insulating film 12 may include an oxide film (SiO2 film) or a nitride film (SiN film).

外周領域５における半導体層２の表面部には、ｐ型ウェル領域７を取り囲み、ｎ－型半導体領域３との間でｐｎ接合部を形成するｐ型ＦＬＲ（Field Limiting Ring）１３が形成されている。ｐ型ＦＬＲ１３は、本実施形態では、平面視において、半導体層２の各辺に平行な四角環状に形成されている。ｐ型ウェル領域７を取り囲む複数個のｐ型ＦＬＲ１３が設けられていてもよい。なお、図示はしないが、半導体層２の表面上には、表面絶縁膜１２上からＬＯＣＯＳ膜１１上に連続的に延びる表面電極が形成されていてもよい。この表面電極は、ＬＯＣＯＳ膜１１を挟んでｐ型ウェル領域７の外側周縁部９と対向するように形成されていてもよい。 A p-type FLR (Field Limiting Ring) 13 that surrounds the p-type well region 7 and forms a pn junction with the n-type semiconductor region 3 is formed on the surface portion of the semiconductor layer 2 in the outer peripheral region 5. There is. In the present embodiment, the p-type FLR 13 is formed in a square ring parallel to each side of the semiconductor layer 2 in a plan view. A plurality of p-type FLRs 13 surrounding the p-type well region 7 may be provided. Although not shown, a surface electrode that continuously extends from the surface insulating film 12 onto the LOCOS film 11 may be formed on the surface of the semiconductor layer 2. The surface electrode may be formed so as to face the outer peripheral edge portion 9 of the p-type well region 7 with the LOCOS film 11 interposed therebetween.

図２および図３を参照して、本実施形態に係る半導体装置１は、ｐ型ウェル領域７の外側周縁部９のｐ型不純物濃度が、ｐ型ウェル領域７の内側周縁部８のｐ型不純物濃度よりも選択的に低くされていることを特徴としている。
たとえば、ｐ型ウェル領域７の全域を略同様の濃度プロファイルで作り込んだ場合、ｐ型ウェル領域７の外側周縁部９に電界が集中する結果、期待される設計上の耐圧を得ることができないという課題がある。そこで、本実施形態に係る半導体装置１では、ｐ型ウェル領域７の外側周縁部９のｐ型不純物濃度を、ｐ型ウェル領域７の内側周縁部８のｐ型不純物濃度よりも低くすることによって、当該外側周縁部９に電界が集中するのを抑制し、半導体装置１の耐圧の向上を図っている。 With reference to FIGS. 2 and 3, in the semiconductor device 1 according to the present embodiment, the p-type impurity concentration in the outer peripheral edge portion 9 of the p-type well region 7 is the p-type in the inner peripheral edge portion 8 of the p-type well region 7. It is characterized by being selectively lower than the impurity concentration.
For example, when the entire area of the p-type well region 7 is created with substantially the same concentration profile, the electric field is concentrated on the outer peripheral edge portion 9 of the p-type well region 7, and as a result, the expected design withstand voltage cannot be obtained. There is a problem. Therefore, in the semiconductor device 1 according to the present embodiment, the p-type impurity concentration in the outer peripheral edge portion 9 of the p-type well region 7 is made lower than the p-type impurity concentration in the inner peripheral edge portion 8 of the p-type well region 7. The concentration of electric current on the outer peripheral edge portion 9 is suppressed, and the withstand voltage of the semiconductor device 1 is improved.

なお、本実施形態では、ｐ型ウェル領域７の内方部１０のｐ型不純物濃度と、ｐ型ウェル領域７の内側周縁部８のｐ型不純物濃度とが略等しくなるように形成されている。したがって、以下では、ｐ型ウェル領域７の内方部１０を基準にして、ｐ型ウェル領域７の外側周縁部９の具体的な構成について説明する。
図２および図３に示されるように、ｐ型ウェル領域７の内方部１０は、半導体層２の表面に沿う横方向に略一様な厚さで形成されている。ｐ型ウェル領域７の内方部１０の厚さは、当該ｐ型ウェル領域７の表面と底部との間の距離で定義される。本実施形態では、ｐ型ウェル領域７の外側周縁部９の底部は、ｐ型ウェル領域７の内方部１０の底部とほぼ等しい深さ位置に形成されている。したがって、ｐ型ウェル領域７の外側周縁部９の底部は、ｐ型ウェル領域７の内方部１０の底部とほぼ段差なく繋がっている。これにより、ｐ型ウェル領域７の内方部１０の底部とｐ型ウェル領域７の外側周縁部９の底部との間における不所望な電界集中の発生が抑制されている。 In this embodiment, the p-type impurity concentration in the inner portion 10 of the p-type well region 7 and the p-type impurity concentration in the inner peripheral edge portion 8 of the p-type well region 7 are formed to be substantially equal to each other. .. Therefore, in the following, a specific configuration of the outer peripheral edge portion 9 of the p-type well region 7 will be described with reference to the inner portion 10 of the p-type well region 7.
As shown in FIGS. 2 and 3, the inner portion 10 of the p-type well region 7 is formed to have a substantially uniform thickness in the lateral direction along the surface of the semiconductor layer 2. The thickness of the inner portion 10 of the p-type well region 7 is defined by the distance between the surface and the bottom of the p-type well region 7. In the present embodiment, the bottom portion of the outer peripheral edge portion 9 of the p-type well region 7 is formed at a depth substantially equal to the bottom portion of the inner portion 10 of the p-type well region 7. Therefore, the bottom portion of the outer peripheral edge portion 9 of the p-type well region 7 is connected to the bottom portion of the inner portion 10 of the p-type well region 7 with almost no step. As a result, the generation of undesired electric field concentration between the bottom of the inner portion 10 of the p-type well region 7 and the bottom of the outer peripheral edge portion 9 of the p-type well region 7 is suppressed.

ｐ型ウェル領域７の外側周縁部９は、ＬＯＣＯＳ膜１１によって被覆されており、ｐ型ウェル領域７の内側周縁部８および内方部１０は、ＬＯＣＯＳ膜１１から露出している。このＬＯＣＯＳ膜１１に被覆されたｐ型ウェル領域７の外側周縁部９のｐ型不純物濃度が、ＬＯＣＯＳ膜１１から露出するｐ型ウェル領域７の内側周縁部８および内方部１０の各ｐ型不純物濃度よりも選択的に低くされている。 The outer peripheral edge portion 9 of the p-type well region 7 is covered with the LOCOS film 11, and the inner peripheral edge portion 8 and the inner peripheral portion 10 of the p-type well region 7 are exposed from the LOCOS film 11. The p-type impurity concentration in the outer peripheral edge portion 9 of the p-type well region 7 coated on the LOCOS film 11 is the p-type of each of the inner peripheral edge portion 8 and the inner peripheral portion 10 of the p-type well region 7 exposed from the LOCOS film 11. It is selectively lower than the impurity concentration.

図４を参照して、ｐ型ウェル領域７の内方部１０および外側周縁部９の各ｐ型不純物の濃度プロファイルについて具体的に説明する。図４は、ｐ型ウェル領域７のｐ型不純物の濃度プロファイルを示すグラフである。図４において、横軸は、半導体層２の表面を零とした深さ方向の距離を表しており、縦軸は、不純物濃度を表している。
図４のグラフには、第１曲線Ｌ１と、第２曲線Ｌ２とが示されている。第１曲線Ｌ１は、図３のA-A線に沿うｐ型ウェル領域７の内方部１０のｐ型不純物の濃度プロファイルを示している。一方、第２曲線Ｌ２は、図３のB-B線に沿うｐ型ウェル領域７の外側周縁部９のｐ型不純物の濃度プロファイルを示している。 With reference to FIG. 4, the concentration profile of each p-type impurity in the inner portion 10 and the outer peripheral portion 9 of the p-type well region 7 will be specifically described. FIG. 4 is a graph showing the concentration profile of p-type impurities in the p-type well region 7. In FIG. 4, the horizontal axis represents the distance in the depth direction with the surface of the semiconductor layer 2 as zero, and the vertical axis represents the impurity concentration.
In the graph of FIG. 4, a first curve L1 and a second curve L2 are shown. The first curve L1 shows the concentration profile of the p-type impurity in the inner portion 10 of the p-type well region 7 along the AA line of FIG. On the other hand, the second curve L2 shows the concentration profile of the p-type impurity in the outer peripheral edge portion 9 of the p-type well region 7 along the BB line in FIG.

図４を参照して、第１曲線Ｌ１および第２曲線Ｌ２は、いずれも極小値を有している。この極小値は、ｐ型ウェル領域７の内方部１０と半導体層２との境界部、ｐ型ウェル領域７の外側周縁部９と半導体層２との境界部である。したがって、ｐ型ウェル領域７は、半導体層２のｎ型不純物濃度よりも高いｐ型不純物濃度を有している。また、ｐ型ウェル領域７の表面側のｐ型不純物濃度が、ｐ型ウェル領域７の底部側のｐ型不純物濃度よりも高くされている。つまり、ｐ型ウェル領域７は、半導体層２の表面から深さ方向に向かってｐ型不純物濃度が徐々に低下する濃度プロファイルを有している。 With reference to FIG. 4, both the first curve L1 and the second curve L2 have a minimum value. This minimum value is the boundary portion between the inner portion 10 of the p-type well region 7 and the semiconductor layer 2, and the boundary portion between the outer peripheral edge portion 9 of the p-type well region 7 and the semiconductor layer 2. Therefore, the p-type well region 7 has a p-type impurity concentration higher than the n-type impurity concentration of the semiconductor layer 2. Further, the p-type impurity concentration on the surface side of the p-type well region 7 is higher than the p-type impurity concentration on the bottom side of the p-type well region 7. That is, the p-type well region 7 has a concentration profile in which the concentration of p-type impurities gradually decreases from the surface of the semiconductor layer 2 toward the depth direction.

第１曲線Ｌ１を参照して、ｐ型ウェル領域７の内方部１０は、半導体層２の表面から深さ方向に向かってｐ型不純物濃度が徐々に低下する濃度プロファイルを有している。第２曲線Ｌ２を参照して、ｐ型ウェル領域７の外側周縁部９は、ｐ型ウェル領域７の内方部１０よりも低いｐ型不純物濃度を有していると共に、半導体層２の表面から深さ方向に向かってｐ型不純物濃度が徐々に低下する濃度プロファイルを有している。そして、第１曲線Ｌ１および第２曲線Ｌ２から、ｐ型ウェル領域７は、内方部１０から外側周縁部９に向けて、ｐ型不純物濃度が徐々に低下する濃度プロファイルを有している。したがって、ｐ型ウェル領域７は、内側周縁部８から外側周縁部９に向けて、ｐ型不純物濃度が徐々に低下する濃度プロファイルを有している。 With reference to the first curve L1, the inner portion 10 of the p-type well region 7 has a concentration profile in which the p-type impurity concentration gradually decreases from the surface of the semiconductor layer 2 toward the depth direction. With reference to the second curve L2, the outer peripheral edge portion 9 of the p-type well region 7 has a lower p-type impurity concentration than the inner portion 10 of the p-type well region 7, and the surface of the semiconductor layer 2 is formed. It has a concentration profile in which the concentration of p-type impurities gradually decreases from the to the depth direction. Then, from the first curve L1 and the second curve L2, the p-type well region 7 has a concentration profile in which the p-type impurity concentration gradually decreases from the inner portion 10 to the outer peripheral portion 9. Therefore, the p-type well region 7 has a concentration profile in which the p-type impurity concentration gradually decreases from the inner peripheral edge portion 8 to the outer peripheral edge portion 9.

ｐ型ウェル領域７の外側周縁部９のｐ型不純物濃度が、ｐ型ウェル領域７の内方部１０のｐ型不純物濃度よりも選択的に低くされた構成は、後述するようにＬＯＣＯＳ膜１１を形成する際に、ｐ型ウェル領域７を形成するｐ型不純物の一部を当該ＬＯＣＯＳ膜１１によって吸収させることにより形成される。したがって、ＬＯＣＯＳ膜１１におけるｐ型ウェル領域７の外側周縁部９を被覆する部分は、ｐ型ウェル領域７を形成するｐ型不純物と同一のｐ型不純物（本実施形態ではホウ素）を含む。 The LOCOS film 11 has a configuration in which the p-type impurity concentration in the outer peripheral edge portion 9 of the p-type well region 7 is selectively lower than the p-type impurity concentration in the inner portion 10 of the p-type well region 7. Is formed by absorbing a part of the p-type impurities forming the p-type well region 7 by the LOCOS film 11. Therefore, the portion of the LOCOS film 11 that covers the outer peripheral edge portion 9 of the p-type well region 7 contains the same p-type impurities (boron in this embodiment) as the p-type impurities forming the p-type well region 7.

なお、図４に示された濃度プロファイルから理解されるように、図２および図３で示された内方部１０と外側周縁部９との境界部は、ｐ型ウェル領域７中に明確に現れるものではなく、説明便宜のために示されているに過ぎない点、補足しておく。
本実施形態に係る半導体装置１の耐圧と比較するため、図５に示されるように、参考例に係る半導体装置１４を用意した。図５は、参考例に係る半導体装置１４のｐ型ウェル領域７の一部を示す拡大断面図である。図５は、前述の図３に対応する部分の拡大断面図でもある。 As can be understood from the concentration profile shown in FIG. 4, the boundary portion between the inner portion 10 and the outer peripheral portion 9 shown in FIGS. 2 and 3 is clearly defined in the p-type well region 7. It should be added that it does not appear and is shown only for convenience of explanation.
As shown in FIG. 5, the semiconductor device 14 according to the reference example was prepared for comparison with the withstand voltage of the semiconductor device 1 according to the present embodiment. FIG. 5 is an enlarged cross-sectional view showing a part of the p-type well region 7 of the semiconductor device 14 according to the reference example. FIG. 5 is also an enlarged cross-sectional view of a portion corresponding to FIG. 3 described above.

図５に示されるように、参考例に係る半導体装置１４は、ｐ型ウェル領域７の外側周縁部９が、ｐ型ウェル領域７の内方部１０のｐ型不純物濃度と等しいｐ型不純物濃度で形成されており、これによって、ｐ型ウェル領域７の全体が、一様なｐ型不純物濃度とされている。その他の構成は、図１～図３において述べた構成と略同様であるので、同一の参照符号を付して説明を省略する。 As shown in FIG. 5, in the semiconductor device 14 according to the reference example, the outer peripheral edge portion 9 of the p-type well region 7 has a p-type impurity concentration equal to the p-type impurity concentration of the inner portion 10 of the p-type well region 7. The entire p-type well region 7 has a uniform p-type impurity concentration. Since other configurations are substantially the same as the configurations described in FIGS. 1 to 3, the same reference numerals are given and the description thereof will be omitted.

図６は、図１の半導体装置１の耐圧および図５の半導体装置１４の耐圧を示すグラフである。図６において、横軸は、本実施形態に係る半導体装置１および参考例に係る半導体装置１４が破壊に至る電圧値であり、縦軸は、本実施形態に係る半導体装置１および参考例に係る半導体装置１４が破壊に至る際に流れる電流値である。図６のグラフには、第１棒線Ｌ３と第２棒線Ｌ４とが示されている。第１棒線Ｌ３は、参考例に係る半導体装置１４の耐圧を示しており、第２棒線Ｌ４は、本実施形態に係る半導体装置１の耐圧を示している。 FIG. 6 is a graph showing the withstand voltage of the semiconductor device 1 of FIG. 1 and the withstand voltage of the semiconductor device 14 of FIG. In FIG. 6, the horizontal axis is the voltage value at which the semiconductor device 1 according to the present embodiment and the semiconductor device 14 according to the reference example are destroyed, and the vertical axis is the semiconductor device 1 according to the present embodiment and the reference example. It is a current value that flows when the semiconductor device 14 leads to destruction. In the graph of FIG. 6, the first bar line L3 and the second bar line L4 are shown. The first bar L3 shows the withstand voltage of the semiconductor device 14 according to the reference example, and the second bar L4 shows the withstand voltage of the semiconductor device 1 according to the present embodiment.

第１棒線Ｌ３および第２棒線Ｌ４を参照して、本実施形態に係る半導体装置１が破壊に至る際の電圧値は、参考例に係る半導体装置１４が破壊に至る際の電圧値よりも高くなっている。また、本実施形態に係る半導体装置１が破壊に至る際に流れる電流値は、参考例に係る半導体装置１４が破壊に至る際の電流値よりも小さくなっている。このことから、ｐ型ウェル領域７の外側周縁部９のｐ型不純物濃度を、ｐ型ウェル領域７の内方部１０のｐ型不純物濃度よりも選択的に低くすることが半導体装置１の耐圧を向上する上で有効であることが確認できた。 With reference to the first bar L3 and the second bar L4, the voltage value when the semiconductor device 1 according to the present embodiment is destroyed is the voltage value when the semiconductor device 14 according to the reference example is destroyed. Is also getting higher. Further, the current value flowing when the semiconductor device 1 according to the present embodiment is destroyed is smaller than the current value when the semiconductor device 14 according to the reference example is destroyed. From this, it is possible to selectively lower the p-type impurity concentration in the outer peripheral edge portion 9 of the p-type well region 7 to be lower than the p-type impurity concentration in the inner portion 10 of the p-type well region 7. It was confirmed that it is effective in improving.

したがって、ｐ型ウェル領域７に、外側周縁部９に集中する電界を緩和するための電界緩和構造を設けることによって、半導体装置１の耐圧を向上できる。電界緩和構造は、本実施形態では、ｐ型不純物濃度が他の領域よりも選択的に低く設定されたｐ型ウェル領域７の外側周縁部９によって形成されている。
以上、本実施形態に係る半導体装置１によれば、ｐ型ウェル領域７の外側周縁部９のｐ型不純物濃度が、ｐ型ウェル領域７の内側周縁部８（内方部１０）のｐ型不純物濃度よりも選択的に低く設定されている。しかも、ｐ型ウェル領域７は、半導体層２の表面から深さ方向に向かってｐ型不純物濃度が徐々に低下する濃度プロファイルを有していると共に、内側周縁部８（内方部１０）から外側周縁部９に向けて、ｐ型不純物濃度が徐々に低下する濃度プロファイルを有している。したがって、ｐ型不純物濃度の急激な変動が抑制されているから、ｐ型ウェル領域７の外側周縁部９における電界強度を良好に緩和できる。
その結果、ｐ型ウェル領域７の外側周縁部９に対する電界集中の発生を良好に抑制できるから、耐圧を効果的に向上できる半導体装置１を提供できる。 Therefore, the withstand voltage of the semiconductor device 1 can be improved by providing the p-type well region 7 with an electric field relaxation structure for relaxing the electric field concentrated on the outer peripheral edge portion 9. In the present embodiment, the electric field relaxation structure is formed by the outer peripheral edge portion 9 of the p-type well region 7 in which the p-type impurity concentration is selectively set lower than that of the other regions.
As described above, according to the semiconductor device 1 according to the present embodiment, the p-type impurity concentration in the outer peripheral edge portion 9 of the p-type well region 7 is the p-type in the inner peripheral edge portion 8 (inner peripheral portion 10) of the p-type well region 7. It is selectively set lower than the impurity concentration. Moreover, the p-type well region 7 has a concentration profile in which the concentration of p-type impurities gradually decreases from the surface of the semiconductor layer 2 toward the depth direction, and also from the inner peripheral edge portion 8 (inner portion 10). It has a concentration profile in which the concentration of p-type impurities gradually decreases toward the outer peripheral edge portion 9. Therefore, since the rapid fluctuation of the p-type impurity concentration is suppressed, the electric field strength in the outer peripheral edge portion 9 of the p-type well region 7 can be satisfactorily relaxed.
As a result, since the generation of electric field concentration on the outer peripheral edge portion 9 of the p-type well region 7 can be satisfactorily suppressed, it is possible to provide the semiconductor device 1 capable of effectively improving the withstand voltage.

次に、図７および図８Ａ～図８Ｆを参照して、半導体装置１の製造方法の一例について説明する。図７は、図１の半導体装置１の製造方法の一例を示す工程図である。図８Ａ～図８Ｆは、図１の半導体装置１の製造工程を示す縦断面図である。
図８Ａを参照して、半導体装置１を製造するに当たり、機能素子が形成されるアクティブ領域４およびその外側の外周領域５を有し、ｎ－型半導体領域３をその全域に含む半導体層２が準備される（ステップＳ１）。半導体層２は、たとえばＦＺ法により製造されたｎ－型のＳｉ単結晶の半導体ウエハを用いて形成される。次に、たとえばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によって、絶縁材料が半導体層２の表面に堆積されて表面絶縁膜１２が形成される（ステップＳ２）。表面絶縁膜１２は、ＣＶＤ法に代えて熱酸化処理によっても形成できる。この場合、半導体層２の表面に酸化膜からなる表面絶縁膜１２が形成される。 Next, an example of a method for manufacturing the semiconductor device 1 will be described with reference to FIGS. 7 and 8A to 8F. FIG. 7 is a process diagram showing an example of the manufacturing method of the semiconductor device 1 of FIG. 8A to 8F are vertical cross-sectional views showing a manufacturing process of the semiconductor device 1 of FIG.
With reference to FIG. 8A, in manufacturing the semiconductor device 1, the semiconductor layer 2 has an active region 4 in which a functional element is formed and an outer peripheral region 5 outside the active region 5 and includes an n-type semiconductor region 3 in the entire region. Prepared (step S1). The semiconductor layer 2 is formed by using, for example, an n-type Si single crystal semiconductor wafer manufactured by the FZ method. Next, for example, by a CVD (Chemical Vapor Deposition) method, an insulating material is deposited on the surface of the semiconductor layer 2 to form a surface insulating film 12 (step S2). The surface insulating film 12 can also be formed by thermal oxidation treatment instead of the CVD method. In this case, a surface insulating film 12 made of an oxide film is formed on the surface of the semiconductor layer 2.

次に、図８Ｂを参照して、ｐ型ＦＬＲ１３を形成すべき領域およびアクティブ領域４を選択的に露出させる開口１５ａを有するイオン注入マスク１５が表面絶縁膜１２上に形成される（ステップＳ３）。次に、イオン注入マスク１５を介するイオン注入によって、ｐ型不純物（本実施形態では、ホウ素）が半導体層２の表面部に導入される。その後、イオン注入マスク１５が除去される。 Next, with reference to FIG. 8B, an ion implantation mask 15 having an opening 15a that selectively exposes the region to form the p-type FLR 13 and the active region 4 is formed on the surface insulating film 12 (step S3). .. Next, by ion implantation via the ion implantation mask 15, p-type impurities (boron in this embodiment) are introduced into the surface portion of the semiconductor layer 2. After that, the ion implantation mask 15 is removed.

次に、図８Ｃを参照して、注入されたｐ型不純物に対してアニール処理が施される。これにより、アクティブ領域４側に位置する内側周縁部８と、アクティブ領域４側と反対側に位置する外側周縁部９と、それらの間の内方部１０とを有し、ｎ－型半導体領域３との間でｐｎ接合部を形成するｐ型ウェル領域７が形成される。この工程において、ｐ型ウェル領域７は、ｐ型不純物の拡散によって、半導体層２のアクティブ領域４に半導体層２の表面から深さ方向に向かってｐ型不純物濃度が徐々に低下する濃度プロファイルを有するように形成される。また、ｐ型ウェル領域７の形成と同時に、半導体層２の外周領域５にｐ型ＦＬＲ１３が形成される。 Next, with reference to FIG. 8C, the injected p-type impurities are annealed. As a result, it has an inner peripheral edge portion 8 located on the active region 4 side, an outer peripheral edge portion 9 located on the opposite side to the active region 4 side, and an inner peripheral portion 10 between them, and is an n-type semiconductor region. A p-type well region 7 forming a pn junction with 3 is formed. In this step, the p-type well region 7 has a concentration profile in which the p-type impurity concentration gradually decreases in the active region 4 of the semiconductor layer 2 from the surface of the semiconductor layer 2 in the depth direction due to the diffusion of the p-type impurities. Formed to have. Further, at the same time as the formation of the p-type well region 7, the p-type FLR 13 is formed in the outer peripheral region 5 of the semiconductor layer 2.

なお、ｐ型ウェル領域７は、イオン注入法に代えて熱拡散処理法によっても形成される。この場合、まず、ｐ型ウェル領域７を形成すべき領域に選択的に開口を有するマスクが表面絶縁膜１２上に形成される。次に、ｐ型不純物（本実施形態では、ホウ素）を含む化合物が表面絶縁膜１２上に堆積された後、当該化合物に対して熱が加えられる。
これにより、化合物中のｐ型不純物が半導体層２内に拡散して、半導体層２の表面から深さ方向に向かってｐ型不純物濃度が徐々に低下する濃度プロファイルを有するｐ型ウェル領域７が形成される。その後、マスクが除去される。なお、ｐ型不純物を含む化合物が、表面絶縁膜１２上に代えて、半導体層２の表面に直接堆積される工程が実行されてもよい。また、前述のｐ型ＦＬＲ１３は、ｐ型ウェル領域７と別の工程で形成されてもよい。 The p-type well region 7 is also formed by a heat diffusion treatment method instead of the ion implantation method. In this case, first, a mask having an opening selectively in the region where the p-type well region 7 should be formed is formed on the surface insulating film 12. Next, after a compound containing a p-type impurity (boron in this embodiment) is deposited on the surface insulating film 12, heat is applied to the compound.
As a result, the p-type impurities in the compound are diffused into the semiconductor layer 2, and the p-type well region 7 having a concentration profile in which the concentration of the p-type impurities gradually decreases from the surface of the semiconductor layer 2 toward the depth direction is formed. It is formed. Then the mask is removed. The step in which the compound containing the p-type impurities is directly deposited on the surface of the semiconductor layer 2 instead of the surface insulating film 12 may be executed. Further, the above-mentioned p-type FLR 13 may be formed in a step different from that of the p-type well region 7.

次に、図８Ｄを参照して、ＬＯＣＯＳ膜１１を形成すべき領域を露出させる保護膜１６が表面絶縁膜１２上に選択的に形成される（ステップＳ４）。より具体的には、保護膜１６は、少なくともｐ型ウェル領域７の内側周縁部８および内方部１０を被覆し、かつ、ｐ型ウェル領域７の外側周縁部９を露出させるように表面絶縁膜１２上に選択的に形成される。保護膜１６は、本実施形態では窒化膜である。 Next, with reference to FIG. 8D, a protective film 16 that exposes the region where the LOCOS film 11 should be formed is selectively formed on the surface insulating film 12 (step S4). More specifically, the protective film 16 covers at least the inner peripheral edge portion 8 and the inner peripheral portion 10 of the p-type well region 7, and is surface-insulated so as to expose the outer peripheral edge portion 9 of the p-type well region 7. It is selectively formed on the film 12. The protective film 16 is a nitride film in this embodiment.

次に、図８Ｅを参照して、半導体層２の表面に対して熱酸化処理が施される（ステップＳ５）。これにより、保護膜１６から露出する半導体層２の表面が酸化されて、ｐ型ウェル領域７の内側周縁部８および内方部１０を避けてｐ型ウェル領域７の外側周縁部９を被覆するＬＯＣＯＳ膜１１が形成される。この工程において、保護膜１６から露出する表面絶縁膜１２は、ＬＯＣＯＳ膜１１の一部となる。 Next, with reference to FIG. 8E, the surface of the semiconductor layer 2 is subjected to thermal oxidation treatment (step S5). As a result, the surface of the semiconductor layer 2 exposed from the protective film 16 is oxidized to cover the outer peripheral edge portion 9 of the p-type well region 7 while avoiding the inner peripheral edge portion 8 and the inner peripheral portion 10 of the p-type well region 7. The LOCOS film 11 is formed. In this step, the surface insulating film 12 exposed from the protective film 16 becomes a part of the LOCOS film 11.

さらにこの工程では、ｐ型ウェル領域７が半導体層２の深さ方向および半導体層２の表面に平行な横方向にさらに拡散すると共に、ｐ型ウェル領域７の外側周縁部９からｐ型不純物を吸収しながらＬＯＣＯＳ膜１１が半導体層２の表面に形成される。これにより、ｐ型ウェル領域７の外側周縁部９のｐ型不純物濃度が、ｐ型ウェル領域７の内側周縁部８および内方部１０の各ｐ型不純物濃度よりも低くなる。ＬＯＣＯＳ膜１１が形成された後、保護膜１６は除去される。 Further, in this step, the p-type well region 7 is further diffused in the depth direction of the semiconductor layer 2 and the lateral direction parallel to the surface of the semiconductor layer 2, and p-type impurities are removed from the outer peripheral edge portion 9 of the p-type well region 7. The LOCOS film 11 is formed on the surface of the semiconductor layer 2 while absorbing. As a result, the concentration of p-type impurities in the outer peripheral edge portion 9 of the p-type well region 7 is lower than the concentration of each p-type impurity in the inner peripheral edge portion 8 and the inner peripheral portion 10 of the p-type well region 7. After the LOCOS film 11 is formed, the protective film 16 is removed.

次に、図８Ｆを参照して、たとえばアクティブ領域４を選択的に露出させるイオン注入マスクが表面絶縁膜１２上に形成される（ステップＳ６）。次に、イオン注入マスクを介して半導体層２の表面部にｐ型不純物が導入される。これにより、アクティブ領域４にｐ型不純物拡散領域６が形成される。その後、イオン注入マスクは除去される。このような工程を経て、半導体装置１が製造される。 Next, with reference to FIG. 8F, an ion implantation mask that selectively exposes, for example, the active region 4 is formed on the surface insulating film 12 (step S6). Next, p-type impurities are introduced into the surface portion of the semiconductor layer 2 via the ion implantation mask. As a result, the p-type impurity diffusion region 6 is formed in the active region 4. After that, the ion implantation mask is removed. Through such a process, the semiconductor device 1 is manufactured.

以上、本実施形態に係る半導体装置１の製造方法によれば、熱酸化処理工程（ステップＳ５）においてＬＯＣＯＳ膜１１が形成される際に、当該ＬＯＣＯＳ膜１１は、ｐ型ウェル領域７の外側周縁部９からｐ型不純物（本実施形態ではホウ素）を吸収しながら、半導体層２の表面に形成される。これにより、ｐ型ウェル領域７の外側周縁部９のｐ型不純物濃度を、ｐ型ウェル領域７の内方部１０のｐ型不純物濃度よりも選択的に低くできるから、当該ｐ型ウェル領域７の外側周縁部９における電界強度を緩和できる半導体装置１を製造できる。その結果、ｐ型ウェル領域７の外側周縁部９に対する電界集中の発生を抑制できるから、耐圧を向上できる半導体装置１を製造できる。 As described above, according to the manufacturing method of the semiconductor device 1 according to the present embodiment, when the LOCOS film 11 is formed in the thermal oxidation treatment step (step S5), the LOCOS film 11 is formed on the outer peripheral edge of the p-type well region 7. It is formed on the surface of the semiconductor layer 2 while absorbing p-type impurities (boron in this embodiment) from the portion 9. As a result, the p-type impurity concentration in the outer peripheral edge portion 9 of the p-type well region 7 can be selectively lower than the p-type impurity concentration in the inner portion 10 of the p-type well region 7. Therefore, the p-type well region 7 A semiconductor device 1 capable of relaxing the electric field strength at the outer peripheral edge portion 9 of the above can be manufactured. As a result, since the generation of electric field concentration on the outer peripheral edge portion 9 of the p-type well region 7 can be suppressed, the semiconductor device 1 capable of improving the withstand voltage can be manufactured.

また、ｐ型ウェル領域７を形成する工程（ステップＳ３）において、イオン注入法または熱拡散法を実行することにより、半導体層２の表面から深さ方向に向かってｐ型不純物濃度が徐々に低下する濃度プロファイルを有するｐ型ウェル領域７を良好に形成できる。しかも、熱酸化処理工程（ステップＳ５）では、ｐ型ウェル領域７の表面部側からｐ型不純物がＬＯＣＯＳ膜１１に吸収されていく。 Further, in the step of forming the p-type well region 7 (step S3), by executing the ion implantation method or the thermal diffusion method, the p-type impurity concentration gradually decreases from the surface of the semiconductor layer 2 toward the depth direction. A p-type well region 7 having a concentration profile can be well formed. Moreover, in the thermal oxidation treatment step (step S5), the p-type impurities are absorbed by the LOCOS film 11 from the surface portion side of the p-type well region 7.

したがって、半導体層２の表面から深さ方向に向かってｐ型不純物濃度が徐々に低下するという濃度プロファイルを維持しつつ、ｐ型ウェル領域７の外側周縁部９のｐ型不純物濃度を低下させることができる。これにより、急激なｐ型不純物濃度の変動を抑制しつつ所望の濃度プロファイルを有するｐ型ウェル領域７を良好に形成できる。よって、ｐ型ウェル領域７の外側周縁部９に対する電界集中の発生を良好に抑制できるから、耐圧を良好に向上できる半導体装置１を製造できる。 Therefore, while maintaining the concentration profile that the p-type impurity concentration gradually decreases from the surface of the semiconductor layer 2 toward the depth direction, the p-type impurity concentration in the outer peripheral edge portion 9 of the p-type well region 7 is decreased. Can be done. As a result, the p-type well region 7 having a desired concentration profile can be satisfactorily formed while suppressing abrupt fluctuations in the p-type impurity concentration. Therefore, since the generation of electric field concentration on the outer peripheral edge portion 9 of the p-type well region 7 can be satisfactorily suppressed, the semiconductor device 1 capable of satisfactorily improving the withstand voltage can be manufactured.

＜第２実施形態＞
図９は、本発明の第２実施形態に係る半導体装置２１のｐ型ウェル領域７を示す縦断面図である。図１０は、図９の一点鎖線Xで囲まれた部分の拡大断面図である。図９は、前述の図２に対応する部分の縦断面図でもある。図９および図１０において、前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。 <Second Embodiment>
FIG. 9 is a vertical sectional view showing a p-type well region 7 of the semiconductor device 21 according to the second embodiment of the present invention. FIG. 10 is an enlarged cross-sectional view of a portion surrounded by the alternate long and short dash line X in FIG. FIG. 9 is also a vertical sectional view of a portion corresponding to FIG. 2 described above. In FIGS. 9 and 10, the same reference numerals are given to the same configurations as those described in the first embodiment described above, and the description thereof will be omitted.

第２実施形態に係る半導体装置２１では、半導体層２におけるｐ型ウェル領域７の外側周縁部９が形成された部分が選択的に除去されている。これにより、半導体層２におけるｐ型ウェル領域７の外側周縁部９が形成された部分に、ｐ型ウェル領域７の内方部１０の表面からｐ型ウェル領域７の外側周縁部９の表面に向かって一段窪んだ段差部２２が形成されている。段差部２２は、内方部１０の表面および外側周縁部９の表面を接続する段差面を有している。このような段差部２２は、ｐ型ウェル領域７の外側周縁部９の底部が残存するように、ｐ型ウェル領域７の外側周縁部９の一部が選択的に掘り下げられて形成された溝２３によって構成されていてもよい。 In the semiconductor device 21 according to the second embodiment, the portion of the semiconductor layer 2 in which the outer peripheral edge portion 9 of the p-type well region 7 is formed is selectively removed. As a result, in the portion of the semiconductor layer 2 where the outer peripheral edge portion 9 of the p-type well region 7 is formed, from the surface of the inner portion 10 of the p-type well region 7 to the surface of the outer peripheral edge portion 9 of the p-type well region 7. A step portion 22 that is recessed one step toward the surface is formed. The stepped portion 22 has a stepped surface connecting the surface of the inner portion 10 and the surface of the outer peripheral edge portion 9. Such a step portion 22 is formed by selectively digging a part of the outer peripheral edge portion 9 of the p-type well region 7 so that the bottom portion of the outer peripheral edge portion 9 of the p-type well region 7 remains. It may be composed of 23.

ｐ型ウェル領域７の外側周縁部９の底部は、ｐ型ウェル領域７の内方部１０の底部とほぼ等しい深さ位置に形成されている。したがって、ｐ型ウェル領域７の外側周縁部９の底部は、ｐ型ウェル領域７の内方部１０の底部とほぼ段差なく繋がっている。前述の図４において説明した通り、ｐ型ウェル領域７は、半導体層２の表面から深さ方向に向かってｐ型不純物濃度が徐々に低下する濃度プロファイルを有している。つまり、ｐ型ウェル領域７の外側周縁部９の表面側のｐ型不純物濃度は、ｐ型ウェル領域７の内方部１０の表面側のｐ型不純物濃度よりも低い。これに加えて、ｐ型ウェル領域７の外側周縁部９は、表面から深さ方向に向かってｐ型不純物濃度が徐々に低下する濃度プロファイルを有している。 The bottom of the outer peripheral edge 9 of the p-type well region 7 is formed at a depth substantially equal to the bottom of the inner portion 10 of the p-type well region 7. Therefore, the bottom portion of the outer peripheral edge portion 9 of the p-type well region 7 is connected to the bottom portion of the inner portion 10 of the p-type well region 7 with almost no step. As described in FIG. 4 above, the p-type well region 7 has a concentration profile in which the concentration of p-type impurities gradually decreases from the surface of the semiconductor layer 2 toward the depth direction. That is, the concentration of p-type impurities on the surface side of the outer peripheral edge portion 9 of the p-type well region 7 is lower than the concentration of p-type impurities on the surface side of the inner portion 10 of the p-type well region 7. In addition to this, the outer peripheral edge 9 of the p-type well region 7 has a concentration profile in which the concentration of p-type impurities gradually decreases from the surface toward the depth direction.

したがって、ｐ型ウェル領域７の外側周縁部９は、ＬＯＣＯＳ膜１１が存在しない状態においてもｐ型ウェル領域７の内方部１０のｐ型不純物濃度よりも低いｐ型不純物濃度を有している。よって、ＬＯＣＯＳ膜１１が存在しない状態においても、ｐ型ウェル領域７の外側周縁部９により、前述の第１実施形態において述べた電界緩和効果と同様の効果を奏することが可能となる。 Therefore, the outer peripheral edge portion 9 of the p-type well region 7 has a p-type impurity concentration lower than the p-type impurity concentration of the inner portion 10 of the p-type well region 7 even in the absence of the LOCOS film 11. .. Therefore, even in the absence of the LOCOS film 11, the outer peripheral edge portion 9 of the p-type well region 7 can exert the same effect as the electric field relaxation effect described in the first embodiment described above.

本実施形態では、ｐ型ウェル領域７の外側周縁部９の表面に加えて、段差部２２の段差面を被覆するようにＬＯＣＯＳ膜１１が形成されている。ＬＯＣＯＳ膜１１は、段差部２２を埋めており、ｐ型ウェル領域７の内方部１０を覆う表面絶縁膜１２と一体的に形成されている。つまり、ＬＯＣＯＳ膜１１は、段差部２２の深さ方向の距離よりも大きい厚さを有しており、その表面がｐ型ウェル領域７の内方部１０の表面よりも上方に位置している。 In the present embodiment, the LOCOS film 11 is formed so as to cover the stepped surface of the stepped portion 22 in addition to the surface of the outer peripheral edge portion 9 of the p-type well region 7. The LOCOS film 11 fills the stepped portion 22 and is integrally formed with the surface insulating film 12 that covers the inner portion 10 of the p-type well region 7. That is, the LOCOS film 11 has a thickness larger than the distance in the depth direction of the step portion 22, and its surface is located above the surface of the inner portion 10 of the p-type well region 7. ..

ＬＯＣＯＳ膜１１におけるｐ型ウェル領域７の内方部１０と段差部２２との角部２４上の部分には、表面絶縁膜１２の表面から上方に向かって突出した凸部２５が形成されている。ｐ型ウェル領域７の内方部１０の表面を基準とすると、凸部２５の厚さは、表面絶縁膜１２の厚さよりも大きい。なお、ＬＯＣＯＳ膜１１は、段差部２２の深さ方向の距離よりも小さい厚さで形成されていてもよい。この場合、ＬＯＣＯＳ膜１１は、半導体層２側の一方表面とその反対側の他方表面が、ｐ型ウェル領域７の外側周縁部９の表面および段差部２２の段差面に沿って形成されていてもよい。 A convex portion 25 protruding upward from the surface of the surface insulating film 12 is formed on a portion of the LOCOS film 11 on the corner portion 24 of the inner portion 10 and the step portion 22 of the p-type well region 7. .. With reference to the surface of the inner portion 10 of the p-type well region 7, the thickness of the convex portion 25 is larger than the thickness of the surface insulating film 12. The LOCOS film 11 may be formed with a thickness smaller than the distance in the depth direction of the step portion 22. In this case, in the LOCOS film 11, one surface on the semiconductor layer 2 side and the other surface on the opposite side are formed along the surface of the outer peripheral edge portion 9 of the p-type well region 7 and the stepped surface of the stepped portion 22. May be good.

本実施形態では、前述の第１実施形態と同様、ＬＯＣＯＳ膜１１によってｐ型ウェル領域７の外側周縁部９のｐ型不純物の一部が吸収されている。したがって、ｐ型ウェル領域７の外側周縁部９のｐ型不純物濃度は、ＬＯＣＯＳ膜１１によってさらに低減されている。つまり、ｐ型ウェル領域７の外側周縁部９の表面のｐ型不純物濃度は、ｐ型ウェル領域７の内方部１０の深さ方向において、内方部１０の表面から外側周縁部９の表面までの距離と同じ深さ位置に位置する中間部分２６のｐ型不純物濃度よりも低い。このように、本実施形態では、外側周縁部９に対する電界集中の発生がさらに抑制される構成とされている。 In the present embodiment, as in the first embodiment described above, a part of the p-type impurities in the outer peripheral edge portion 9 of the p-type well region 7 is absorbed by the LOCOS film 11. Therefore, the concentration of p-type impurities in the outer peripheral edge portion 9 of the p-type well region 7 is further reduced by the LOCOS film 11. That is, the p-type impurity concentration on the surface of the outer peripheral edge portion 9 of the p-type well region 7 is from the surface of the inner portion 10 to the surface of the outer peripheral edge portion 9 in the depth direction of the inner portion 10 of the p-type well region 7. It is lower than the p-type impurity concentration of the intermediate portion 26 located at the same depth as the distance to. As described above, in the present embodiment, the generation of electric field concentration on the outer peripheral edge portion 9 is further suppressed.

以上、本実施形態に係る半導体装置２１によれば、半導体層２におけるｐ型ウェル領域７の外側周縁部９が形成された部分が選択的に除去されることにより、ｐ型ウェル領域７の内方部１０の表面とｐ型ウェル領域７の外側周縁部９の表面との間に段差部２２が形成されている。ｐ型不純物は、半導体層２の表面から深さ方向にむけて拡散するので、前述の図４において説明した通り、ｐ型ウェル領域７の表面側のｐ型不純物濃度は、ｐ型ウェル領域７の底部側のｐ型不純物濃度よりも高くなる。 As described above, according to the semiconductor device 21 according to the present embodiment, the portion of the semiconductor layer 2 in which the outer peripheral edge portion 9 of the p-type well region 7 is formed is selectively removed, so that the p-type well region 7 is included in the p-type well region 7. A step portion 22 is formed between the surface of the square portion 10 and the surface of the outer peripheral edge portion 9 of the p-shaped well region 7. Since the p-type impurities diffuse from the surface of the semiconductor layer 2 toward the depth, as described in FIG. 4 above, the p-type impurity concentration on the surface side of the p-type well region 7 is the p-type well region 7. It is higher than the p-type impurity concentration on the bottom side of.

したがって、段差部２２によってｐ型ウェル領域７の外側周縁部９の表面を、ｐ型ウェル領域７の内方部１０の表面よりも下側に位置させることで、ｐ型ウェル領域７の外側周縁部９のｐ型不純物濃度を、ｐ型ウェル領域７の内方部１０のｐ型不純物濃度よりも低くすることができる。その結果、ｐ型ウェル領域７の外側周縁部９における電界集中の発生を抑制できるから、耐圧を向上できる半導体装置２１を提供できる。 Therefore, by locating the surface of the outer peripheral edge portion 9 of the p-type well region 7 below the surface of the inner portion 10 of the p-type well region 7 by the step portion 22, the outer peripheral edge of the p-type well region 7 is positioned. The p-type impurity concentration of the portion 9 can be made lower than the p-type impurity concentration of the inner portion 10 of the p-type well region 7. As a result, since the generation of electric field concentration in the outer peripheral edge portion 9 of the p-type well region 7 can be suppressed, the semiconductor device 21 capable of improving the withstand voltage can be provided.

これに加えて、本実施形態に係る半導体装置２１では、ｐ型ウェル領域７の外側周縁部９を被覆するＬＯＣＯＳ膜１１が形成されている。したがって、ＬＯＣＯＳ膜１１によるｐ型不純物の吸収により、ｐ型ウェル領域７の外側周縁部９のｐ型不純物濃度がさらに低くされている。より具体的には、ｐ型ウェル領域７の外側周縁部９の表面のｐ型不純物濃度は、ｐ型ウェル領域７の内方部１０の深さ方向において、内方部１０の表面から外側周縁部９の表面までの距離と同じ深さ位置に位置する中間部分２６のｐ型不純物濃度よりも低い。その結果、ｐ型ウェル領域７の外側周縁部９における電界集中の発生を効果的に抑制できるから、耐圧を効果的に向上できる半導体装置２１を提供できる。 In addition to this, in the semiconductor device 21 according to the present embodiment, the LOCOS film 11 that covers the outer peripheral edge portion 9 of the p-type well region 7 is formed. Therefore, the absorption of p-type impurities by the LOCOS film 11 further lowers the concentration of p-type impurities in the outer peripheral edge portion 9 of the p-type well region 7. More specifically, the p-type impurity concentration on the surface of the outer peripheral edge portion 9 of the p-type well region 7 is the outer peripheral edge from the surface of the inner portion 10 in the depth direction of the inner portion 10 of the p-type well region 7. It is lower than the p-type impurity concentration of the intermediate portion 26 located at the same depth as the distance to the surface of the portion 9. As a result, since the generation of electric field concentration in the outer peripheral edge portion 9 of the p-type well region 7 can be effectively suppressed, the semiconductor device 21 capable of effectively improving the withstand voltage can be provided.

なお、本実施形態に係る半導体装置２１では、ＬＯＣＯＳ膜１１は、ｐ型ウェル領域７の外側周縁部９の表面とｐ型ウェル領域７の内方部１０の表面との間の段差部２２の段差面も被覆している。したがって、ｐ型ウェル領域７の内方部１０から外側周縁部９に向けて徐々に低下する濃度プロファイルが良好に形成されている。よって、ｐ型不純物濃度の急激な変動が抑制されているから、ｐ型ウェル領域７の外側周縁部９における電界強度を良好に緩和できる。これらのことから、本実施形態では、外側周縁部９と、ＬＯＣＯＳ膜１１と、段差部２２とによって、外側周縁部９に集中する電界を緩和するための電界緩和構造が形成されている。 In the semiconductor device 21 according to the present embodiment, the LOCOS film 11 has a stepped portion 22 between the surface of the outer peripheral edge portion 9 of the p-type well region 7 and the surface of the inner portion 10 of the p-type well region 7. It also covers the stepped surface. Therefore, a concentration profile that gradually decreases from the inner portion 10 of the p-type well region 7 toward the outer peripheral edge portion 9 is well formed. Therefore, since the rapid fluctuation of the p-type impurity concentration is suppressed, the electric field strength in the outer peripheral edge portion 9 of the p-type well region 7 can be satisfactorily relaxed. From these facts, in this embodiment, the outer peripheral edge portion 9, the LOCOS film 11, and the step portion 22 form an electric field relaxation structure for relaxing the electric field concentrated on the outer peripheral edge portion 9.

次に、図１１および図１２Ａ～図１２Ｅを参照して、半導体装置２１の製造方法について説明する。図１１は、図９の半導体装置２１の製造方法の一例を示す工程図である。図１２Ａ～図１２Ｅは、図９の半導体装置２１の製造工程を示す縦断面図である。
図１１を参照して、本実施形態に係る半導体装置２１の製造方法は、保護膜１６を形成する工程（ステップＳ４）の後、熱酸化処理工程（ステップＳ５）に先立って、ｐ型ウェル領域７の外側周縁部９の一部を選択的に除去する工程（ステップＳ１１）を含む。以下、図１２Ａ～図１２Ｅを参照しつつ、半導体装置２１の製造工程について具体的に説明する。 Next, a method for manufacturing the semiconductor device 21 will be described with reference to FIGS. 11 and 12A to 12E. FIG. 11 is a process diagram showing an example of the manufacturing method of the semiconductor device 21 of FIG. 12A to 12E are vertical cross-sectional views showing a manufacturing process of the semiconductor device 21 of FIG.
With reference to FIG. 11, in the method for manufacturing the semiconductor device 21 according to the present embodiment, after the step of forming the protective film 16 (step S4) and prior to the thermal oxidation treatment step (step S5), the p-type well region The step (step S11) of selectively removing a part of the outer peripheral edge portion 9 of 7 is included. Hereinafter, the manufacturing process of the semiconductor device 21 will be specifically described with reference to FIGS. 12A to 12E.

図１２Ａを参照して、まず、保護膜１６を形成する工程（ステップＳ４）を経て、保護膜１６が表面絶縁膜１２上に形成された半導体層２が準備される。本実施形態では、前述の第１実施形態よりもｐ型ウェル領域７が半導体層２中の広い範囲に拡散されている。次に、図１２Ｂを参照して、ｐ型ウェル領域７の内方部１０を被覆し、ｐ型ウェル領域７の外側周縁部９の一部を除去すべき領域を選択的に露出させるマスク２７が保護膜１６上に形成される。 With reference to FIG. 12A, first, the semiconductor layer 2 in which the protective film 16 is formed on the surface insulating film 12 is prepared through the step of forming the protective film 16 (step S4). In the present embodiment, the p-type well region 7 is diffused in a wider range in the semiconductor layer 2 than in the first embodiment described above. Next, with reference to FIG. 12B, a mask 27 that covers the inner portion 10 of the p-type well region 7 and selectively exposes the region to be removed from the outer peripheral edge portion 9 of the p-type well region 7. Is formed on the protective film 16.

次に、たとえばマスク２７を介するエッチングにより、ｐ型ウェル領域７の外側周縁部９の底部が残存するように、ｐ型ウェル領域７の外側周縁部９の一部が選択的に除去される。その後、マスク２７は除去される。これにより、図１２Ｃに示されるように、ｐ型ウェル領域７の内方部１０の表面とｐ型ウェル領域７の外側周縁部９の表面との間に段差部２２が形成される。なお、ｐ型ウェル領域７の外側周縁部９の一部を選択的に除去する工程は、半導体層２の表面に溝２３を形成する工程であってもよい。 Next, a part of the outer peripheral edge portion 9 of the p-type well region 7 is selectively removed so that the bottom portion of the outer peripheral edge portion 9 of the p-type well region 7 remains by etching, for example, through the mask 27. After that, the mask 27 is removed. As a result, as shown in FIG. 12C, a step portion 22 is formed between the surface of the inner portion 10 of the p-type well region 7 and the surface of the outer peripheral edge portion 9 of the p-type well region 7. The step of selectively removing a part of the outer peripheral edge portion 9 of the p-type well region 7 may be a step of forming a groove 23 on the surface of the semiconductor layer 2.

ｐ型ウェル領域７は、前述のステップＳ３の工程において、半導体層２の表面から深さ方向に向かってｐ型不純物濃度が徐々に低下する濃度プロファイルで形成される。したがって、段差部２２の形成後、ｐ型ウェル領域７の外側周縁部９の表面側のｐ型不純物濃度は、ｐ型ウェル領域７の内方部１０の表面側のｐ型不純物濃度よりも低い。これに加えて、ｐ型ウェル領域７の内方部１０は、表面から深さ方向に向かってｐ型不純物濃度が徐々に低下する濃度プロファイルを有している。また、ｐ型ウェル領域７の外側周縁部９は、表面から深さ方向に向かってｐ型不純物濃度が徐々に低下する濃度プロファイルを有している。したがって、ｐ型ウェル領域７の外側周縁部９は、全体として、ｐ型ウェル領域７の内方部１０のｐ型不純物濃度よりも低いｐ型不純物濃度を有している。 The p-type well region 7 is formed with a concentration profile in which the concentration of p-type impurities gradually decreases from the surface of the semiconductor layer 2 toward the depth in the step S3 described above. Therefore, after the step portion 22 is formed, the p-type impurity concentration on the surface side of the outer peripheral edge portion 9 of the p-type well region 7 is lower than the p-type impurity concentration on the surface side of the inner portion 10 of the p-type well region 7. .. In addition to this, the inner portion 10 of the p-type well region 7 has a concentration profile in which the p-type impurity concentration gradually decreases from the surface toward the depth direction. Further, the outer peripheral edge portion 9 of the p-type well region 7 has a concentration profile in which the concentration of p-type impurities gradually decreases from the surface toward the depth direction. Therefore, the outer peripheral edge portion 9 of the p-type well region 7 has a p-type impurity concentration lower than the p-type impurity concentration of the inner portion 10 of the p-type well region 7 as a whole.

次に、図１２Ｄを参照して、半導体層２の表面に対して熱酸化処理が施される（ステップＳ５）。これにより、保護膜１６から露出する半導体層２の表面が酸化されて、ＬＯＣＯＳ膜１１が形成される。この工程では、ｐ型ウェル領域７の内方部１０と段差部２２とによって形成される角部２４上のＬＯＣＯＳ膜１１が厚化される。これにより、当該角部２４上の部分に凸部２５を有するＬＯＣＯＳ膜１１が形成される。 Next, with reference to FIG. 12D, the surface of the semiconductor layer 2 is subjected to thermal oxidation treatment (step S5). As a result, the surface of the semiconductor layer 2 exposed from the protective film 16 is oxidized to form the LOCOS film 11. In this step, the LOCOS film 11 on the corner portion 24 formed by the inner portion 10 and the step portion 22 of the p-type well region 7 is thickened. As a result, the LOCOS film 11 having the convex portion 25 is formed on the corner portion 24.

さらにこの工程では、ｐ型ウェル領域７が半導体層２の深さ方向および半導体層２の表面に平行な横方向にさらに拡散すると共に、ＬＯＣＯＳ膜１１がｐ型ウェル領域７の外側周縁部９からｐ型不純物を吸収しながら半導体層２の表面に形成される。これにより、ｐ型ウェル領域７の外側周縁部９のｐ型不純物濃度が、段差部２２およびＬＯＣＯＳ膜１１によって低減される。その後、図１２Ｅに示されるように、アクティブ領域４にｐ型不純物拡散領域６が形成される（ステップＳ６）。以上の工程を経て、半導体装置２１が製造される。 Further, in this step, the p-type well region 7 is further diffused in the depth direction of the semiconductor layer 2 and the lateral direction parallel to the surface of the semiconductor layer 2, and the LOCOS film 11 is further diffused from the outer peripheral edge portion 9 of the p-type well region 7. It is formed on the surface of the semiconductor layer 2 while absorbing p-type impurities. As a result, the concentration of p-type impurities in the outer peripheral edge portion 9 of the p-type well region 7 is reduced by the stepped portion 22 and the LOCOS film 11. Then, as shown in FIG. 12E, a p-type impurity diffusion region 6 is formed in the active region 4 (step S6). Through the above steps, the semiconductor device 21 is manufactured.

＜第３実施形態＞
図１３は、本発明の第３実施形態に係る半導体装置３１を示す平面図である。図１４は、図１３のXIV-XIV線に沿う縦断面図である。図１５は、図１３のXV-XV線に沿う縦断面図である。なお、図１５は、説明便宜のため、その寸法が図１４の寸法よりも拡大されて示されている。図１３～図１５において、前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。 <Third Embodiment>
FIG. 13 is a plan view showing the semiconductor device 31 according to the third embodiment of the present invention. FIG. 14 is a vertical cross-sectional view taken along the line XIV-XIV of FIG. FIG. 15 is a vertical cross-sectional view taken along the line XV-XV of FIG. It should be noted that FIG. 15 shows the dimensions enlarged from the dimensions of FIG. 14 for convenience of explanation. In FIGS. 13 to 15, the same reference numerals are given to the same configurations as those described in the first embodiment described above, and the description thereof will be omitted.

本実施形態に係る半導体装置３１は、アクティブ領域４に機能素子としてのＩＧＢＴが形成された半導体装置である。半導体装置３１は、前述の半導体層２を含む。半導体層２の表面側には、前述のｎ－型半導体領域３が形成されており、半導体層２の裏面側には、ｐ＋型半導体領域３２が形成されている。半導体層２の裏面には、ｐ＋型半導体領域３２に電気的に接続されるコレクタメタル３３が形成されている。 The semiconductor device 31 according to the present embodiment is a semiconductor device in which an IGBT as a functional element is formed in the active region 4. The semiconductor device 31 includes the above-mentioned semiconductor layer 2. The n-type semiconductor region 3 described above is formed on the front surface side of the semiconductor layer 2, and the p + type semiconductor region 32 is formed on the back surface side of the semiconductor layer 2. On the back surface of the semiconductor layer 2, a collector metal 33 electrically connected to the p + type semiconductor region 32 is formed.

半導体層２は、前述のアクティブ領域４および外周領域５に加えて、当該外周領域５を取り囲むスクライブ領域３４をさらに含む。スクライブ領域３４は、半導体層２の各辺に沿う平面視四角環状に設定されている。半導体層２上には、スクライブ領域３４を露出させるようにアクティブ領域４および外周領域５を被覆する表面保護膜３５が選択的に形成されている。図１３では、表面保護膜３５にハッチングが付されている。表面保護膜３５には、後述する表面電極としてのエミッタメタル３６の一部をパッドとして露出させるパッド開口３５ａが形成されている。 The semiconductor layer 2 further includes a scribe region 34 surrounding the outer peripheral region 5 in addition to the active region 4 and the outer peripheral region 5 described above. The scribe region 34 is set to be a square ring in a plan view along each side of the semiconductor layer 2. A surface protective film 35 that covers the active region 4 and the outer peripheral region 5 is selectively formed on the semiconductor layer 2 so as to expose the scribe region 34. In FIG. 13, the surface protective film 35 is hatched. The surface protective film 35 is formed with a pad opening 35a that exposes a part of the emitter metal 36 as a surface electrode, which will be described later, as a pad.

図１４および図１５に示されるように、アクティブ領域４における半導体層２の表面部には、前述のｐ型不純物拡散領域６が形成されており、外周領域５における半導体層２の表面部には、前述のｐ型ウェル領域７が形成されている。ｐ型不純物拡散領域６およびｐ型ウェル領域７はいずれも前述の第１実施形態と同様の態様で形成されている。以下では、図１４を参照して外周領域５側の構成を説明した後、図１５を参照してアクティブ領域４側の構成を説明する。 As shown in FIGS. 14 and 15, the p-type impurity diffusion region 6 described above is formed on the surface portion of the semiconductor layer 2 in the active region 4, and the surface portion of the semiconductor layer 2 in the outer peripheral region 5 is formed. , The above-mentioned p-type well region 7 is formed. Both the p-type impurity diffusion region 6 and the p-type well region 7 are formed in the same manner as in the above-described first embodiment. Hereinafter, the configuration on the outer peripheral region 5 side will be described with reference to FIG. 14, and then the configuration on the active region 4 side will be described with reference to FIG.

図１４に示されるように、外周領域５における半導体層２の表面部には、ｐ型ウェル領域７を取り囲むように複数個のｐ型ＦＬＲ１３が形成されている。ｐ型ＦＬＲ１３は、本実施形態では、ｐ型ウェル領域７に近い側から遠ざかる順に４個のｐ型ＦＬＲ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄを含む。互いに隣り合うｐ型ＦＬＲ１３の間隔Ｗ１，Ｗ２，Ｗ３，Ｗ４（最も内側のｐ型ＦＬＲ１３についてはｐ型ウェル領域７との間隔）は、ｐ型ウェル領域７に近い側から遠ざかる順に広くなっている。たとえば、間隔Ｗ１＝１５μｍ、間隔Ｗ２＝１７μｍ、間隔Ｗ３＝１９μｍおよび間隔Ｗ４＝２３μｍ程度であってもよい。 As shown in FIG. 14, a plurality of p-type FLRs 13 are formed on the surface portion of the semiconductor layer 2 in the outer peripheral region 5 so as to surround the p-type well region 7. In the present embodiment, the p-type FLR 13 includes four p-type FLRs 13A, 13B, 13C, 13D in order of increasing distance from the side closer to the p-type well region 7. The distances W1, W2, W3, and W4 of the p-type FLR13s adjacent to each other (the distance between the innermost p-type FLR13 and the p-type well region 7) are widened in order from the side closer to the p-type well region 7. .. For example, the interval W1 = 15 μm, the interval W2 = 17 μm, the interval W3 = 19 μm, and the interval W4 = 23 μm may be satisfied.

また、外周領域５における半導体層２の表面部には、ｎ＋型チャネルストップ領域３７が形成されている。ｎ＋型チャネルストップ領域３７は、外周領域５から半導体層２の端面３８に至るように形成されていてもよい。
前述のＬＯＣＯＳ膜１１は、前述の第１実施形態と同様の態様で、ｐ型ウェル領域７を選択的に被覆していると共に、外周領域５における半導体層２の表面を選択的に被覆している。ＬＯＣＯＳ膜１１は、ｐ型ＦＬＲ１３を選択的に露出させるコンタクト孔３９と、ｎ＋型チャネルストップ領域３７を選択的に露出させる外周除去領域４０とを有している。 Further, an n + type channel stop region 37 is formed on the surface portion of the semiconductor layer 2 in the outer peripheral region 5. The n + type channel stop region 37 may be formed so as to extend from the outer peripheral region 5 to the end face 38 of the semiconductor layer 2.
The LOCOS film 11 selectively covers the p-type well region 7 and selectively covers the surface of the semiconductor layer 2 in the outer peripheral region 5 in the same manner as in the first embodiment described above. There is. The LOCOS film 11 has a contact hole 39 that selectively exposes the p-type FLR 13, and an outer peripheral removing region 40 that selectively exposes the n + type channel stop region 37.

外周領域５における半導体層２の表面上には、フィールドプレート４１と、ＥＱＲ（EQui－potential Ring：等電位ポテンシャルリング）電極４２とが形成されている。
フィールドプレート４１は、各ｐ型ＦＬＲ１３Ａ～１３Ｄに一つずつ形成されている。各フィールドプレート４１は、ＬＯＣＯＳ膜１１のコンタクト孔３９内でｐ型ＦＬＲ１３Ａ～１３Ｄに接続されている。最も外側でｐ型ＦＬＲ１３Ｄに接続されたフィールドプレート４１は、ＬＯＣＯＳ膜１１上において半導体層２の端面３８側に引き出された引き出し部４１ａを有していてもよい。 A field plate 41 and an EQR (EQui-potential Ring) electrode 42 are formed on the surface of the semiconductor layer 2 in the outer peripheral region 5.
The field plate 41 is formed one by one on each p-type FLR 13A to 13D. Each field plate 41 is connected to p-type FLRs 13A to 13D in the contact hole 39 of the LOCOS film 11. The field plate 41 connected to the p-type FLR 13D on the outermost side may have a drawing portion 41a drawn out on the end face 38 side of the semiconductor layer 2 on the LOCOS film 11.

ＥＱＲ電極４２は、ＬＯＣＯＳ膜１１の外周除去領域４０内でｎ＋型チャネルストップ領域３７に接続されている。また、ＥＱＲ電極４２の内周縁と最も外側のフィールドプレート４１の外周縁との距離Ｌ（絶縁距離）は、たとえば３０μｍ以上６０μｍ以下である。
図１５に示されるように、アクティブ領域４における半導体層２の表面部に形成されたｐ型不純物拡散領域６は、本実施形態では、ＩＧＢＴの一部を構成するｐ型ボディ領域でもある。アクティブ領域４における半導体層２の表面部には、複数のトレンチゲート構造４３が形成されている。 The EQR electrode 42 is connected to the n + type channel stop region 37 in the outer peripheral removal region 40 of the LOCOS film 11. The distance L (insulation distance) between the inner peripheral edge of the EQR electrode 42 and the outer peripheral edge of the outermost field plate 41 is, for example, 30 μm or more and 60 μm or less.
As shown in FIG. 15, the p-type impurity diffusion region 6 formed on the surface portion of the semiconductor layer 2 in the active region 4 is also a p-type body region forming a part of the IGBT in the present embodiment. A plurality of trench gate structures 43 are formed on the surface portion of the semiconductor layer 2 in the active region 4.

複数のトレンチゲート構造４３は、たとえば平面視において同一方向に沿って延びるストライプ状に形成されている。各トレンチゲート構造４３は、半導体層２の表面を掘り下げて形成されたゲートトレンチ４４に絶縁膜４５を介して埋め込まれたゲート電極４６を含む。各トレンチゲート構造４３の側方には、半導体層２の表面側から裏面側に向けて、ｎ＋型のエミッタ領域４７、ｐ型不純物拡散領域６およびｎ－型半導体領域３が順に形成されている。 The plurality of trench gate structures 43 are formed in a striped shape extending along the same direction in a plan view, for example. Each trench gate structure 43 includes a gate electrode 46 embedded in a gate trench 44 formed by digging the surface of the semiconductor layer 2 via an insulating film 45. An n + type emitter region 47, a p-type impurity diffusion region 6 and an n-type semiconductor region 3 are sequentially formed on the side of each trench gate structure 43 from the front surface side to the back surface side of the semiconductor layer 2. ..

複数のトレンチゲート構造４３の間において、ｐ型不純物拡散領域６は、一方のトレンチゲート構造４３と他方のトレンチゲート構造４３とによって共有されている。ｎ＋型のエミッタ領域４７とｎ－型半導体領域３とによって挟まれたｐ型不純物拡散領域６がＩＧＢＴのチャネルとなる。複数のトレンチゲート構造４３の間におけるｐ型不純物拡散領域６の表面領域には、エミッタ領域４７に挟まれるようにｐ＋型のコンタクト領域４８が形成されている。 Among the plurality of trench gate structures 43, the p-type impurity diffusion region 6 is shared by one trench gate structure 43 and the other trench gate structure 43. The p-type impurity diffusion region 6 sandwiched between the n + type emitter region 47 and the n-type semiconductor region 3 serves as an IGBT channel. A p + type contact region 48 is formed in the surface region of the p-type impurity diffusion region 6 among the plurality of trench gate structures 43 so as to be sandwiched between the emitter regions 47.

アクティブ領域４における半導体層２の表面には、複数のトレンチゲート構造４３を被覆するように、前述の表面絶縁膜１２が形成されている。表面絶縁膜１２には、エミッタ領域４７の一部およびコンタクト領域４８を露出させるコンタクト孔４９が形成されている。表面絶縁膜１２上には、エミッタメタル３６が形成されている。エミッタメタル３６は、コンタクト孔４９内でエミッタ領域４７およびコンタクト領域４８に接続されている。 The above-mentioned surface insulating film 12 is formed on the surface of the semiconductor layer 2 in the active region 4 so as to cover the plurality of trench gate structures 43. The surface insulating film 12 is formed with a contact hole 49 that exposes a part of the emitter region 47 and the contact region 48. The emitter metal 36 is formed on the surface insulating film 12. The emitter metal 36 is connected to the emitter region 47 and the contact region 48 in the contact hole 49.

図１４に示されるように、エミッタメタル３６は、表面絶縁膜１２上において、半導体層２の端面３８側に引き出された引き出し部３６ａを有していてもよい。エミッタメタル３６の引き出し部３６ａは、本実施形態では、表面絶縁膜１２上からＬＯＣＯＳ膜１１上に連続的に引き出されており、平面視においてアクティブ領域４を横切って外周領域５に至っている。エミッタメタル３６は、ＬＯＣＯＳ膜１１を挟んでｐ型ウェル領域７の外側周縁部９に対向するように、ＬＯＣＯＳ膜１１上に引き出されている。前述の表面保護膜３５は、エミッタメタル３６の外周縁を被覆して内方部をパッドとして露出させるように、外周領域５における半導体層２の表面上に選択的に形成されている。 As shown in FIG. 14, the emitter metal 36 may have a drawing portion 36a drawn out on the end surface 38 side of the semiconductor layer 2 on the surface insulating film 12. In the present embodiment, the lead-out portion 36a of the emitter metal 36 is continuously pulled out from the surface insulating film 12 onto the LOCOS film 11, and reaches the outer peripheral region 5 across the active region 4 in a plan view. The emitter metal 36 is drawn out onto the LOCOS film 11 so as to face the outer peripheral edge portion 9 of the p-type well region 7 with the LOCOS film 11 interposed therebetween. The surface protective film 35 is selectively formed on the surface of the semiconductor layer 2 in the outer peripheral region 5 so as to cover the outer peripheral edge of the emitter metal 36 and expose the inner portion as a pad.

以上のように、本実施形態に係る半導体装置３１によっても前述の第１実施形態で述べた効果と同様の効果を奏することができる。本実施形態では、４個のｐ型ＦＬＲ１３Ａ～１３Ｄが形成された例について説明したが、ｐ型不純物濃度がｐ型ウェル領域７の内側周縁部８（内方部１０）のｐ型不純物濃度よりも選択的に低くされた外側周縁部９によって耐圧を向上できるから、必要に応じて、ｐ型ＦＬＲ１３Ａ～１３Ｄの個数を削減することもできる。ｐ型ＦＬＲ１３Ａ～１３Ｄの個数を削減することによって、半導体層２の微細化を図ることが可能となる。 As described above, the semiconductor device 31 according to the present embodiment can also exhibit the same effect as that described in the first embodiment described above. In the present embodiment, an example in which four p-type FLRs 13A to 13D are formed has been described, but the p-type impurity concentration is higher than the p-type impurity concentration in the inner peripheral edge portion 8 (inner portion 10) of the p-type well region 7. Since the withstand voltage can be improved by the selectively lowered outer peripheral edge portion 9, the number of p-type FLRs 13A to 13D can be reduced as needed. By reducing the number of p-type FLRs 13A to 13D, the semiconductor layer 2 can be miniaturized.

なお、本実施形態に係る半導体装置３１に、前述の第２実施形態に係る構成、つまりｐ型ウェル領域７の内側周縁部８（内方部１０）の表面とｐ型ウェル領域７の外側周縁部９の表面との間に段差部２２（溝２３）が導入された構成が採用されてもよい。
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。 The semiconductor device 31 according to the present embodiment has the configuration according to the second embodiment described above, that is, the surface of the inner peripheral edge portion 8 (inner peripheral portion 10) of the p-type well region 7 and the outer peripheral edge of the p-type well region 7. A configuration in which a step portion 22 (groove 23) is introduced between the surface of the portion 9 and the surface thereof may be adopted.
Although the embodiment of the present invention has been described above, the present invention can also be implemented in other embodiments.

たとえば、前述の各実施形態では、ｐ型不純物拡散領域６とｐ型ウェル領域７とが別々に形成された例について説明したが、図１６に示される構成が採用されてもよい。図１６は、ｐ型不純物拡散領域６およびｐ型ウェル領域７の他の形態を示す縦断面図である。図１６において前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。 For example, in each of the above-described embodiments, an example in which the p-type impurity diffusion region 6 and the p-type well region 7 are separately formed has been described, but the configuration shown in FIG. 16 may be adopted. FIG. 16 is a vertical sectional view showing another form of the p-type impurity diffusion region 6 and the p-type well region 7. In FIG. 16, the same reference numerals are given to the same configurations as those described in the first embodiment described above, and the description thereof will be omitted.

図１６の形態では、ｐ型不純物拡散領域６とｐ型ウェル領域７とが一体的に形成された構成とされている。つまり、図１６の形態では、ｐ型不純物拡散領域６の周縁部にｐ型ウェル領域７が終端構造として一体的に作り込まれた構成とされている。図１６の形態では、機能素子が形成されるアクティブ領域４およびその外側の外周領域５を有し、ｎ－型半導体領域３を含む半導体層２が形成されている。アクティブ領域４における半導体層２の表面部には、ｎ－型半導体領域３との間でｐｎ接合部を形成し、機能素子の一部または全部を構成するｐ型不純物拡散領域６が形成されている。 In the form of FIG. 16, the p-type impurity diffusion region 6 and the p-type well region 7 are integrally formed. That is, in the form of FIG. 16, the p-type well region 7 is integrally formed as a terminal structure in the peripheral portion of the p-type impurity diffusion region 6. In the form of FIG. 16, a semiconductor layer 2 having an active region 4 on which a functional element is formed and an outer peripheral region 5 outside the active region 4 and including an n-type semiconductor region 3 is formed. On the surface portion of the semiconductor layer 2 in the active region 4, a pn junction is formed with the n-type semiconductor region 3, and a p-type impurity diffusion region 6 constituting a part or all of the functional element is formed. There is.

そして、ｐ型不純物拡散領域６における外周領域５側に位置する周縁部５１のｐ型不純物濃度が、ｐ型不純物拡散領域６の内方部５２のｐ型不純物濃度よりも選択的に低くされている。ｐ型不純物拡散領域６の内方部５２に対する周縁部５１のｐ型不純物濃度は、第１実施形態において述べたｐ型ウェル領域７の内側周縁部８（内方部１０）に対する外側周縁部９のｐ型不純物濃度と同様の態様とされている。このような構成によれば、ｐ型不純物拡散領域６における外周領域５側に位置する周縁部５１に対する電界集中の発生を抑制することができる。 Then, the p-type impurity concentration of the peripheral portion 51 located on the outer peripheral region 5 side of the p-type impurity diffusion region 6 is selectively lower than the p-type impurity concentration of the inner portion 52 of the p-type impurity diffusion region 6. There is. The p-type impurity concentration of the peripheral portion 51 with respect to the inner portion 52 of the p-type impurity diffusion region 6 is the outer peripheral edge portion 9 with respect to the inner peripheral edge portion 8 (inner portion 10) of the p-type well region 7 described in the first embodiment. It has the same aspect as the p-type impurity concentration of. According to such a configuration, it is possible to suppress the generation of electric field concentration on the peripheral edge portion 51 located on the outer peripheral region 5 side in the p-type impurity diffusion region 6.

また、前述の各実施形態では、ＦＺ法により製造されたｎ－型のＳｉ単結晶の半導体ウエハを用いて半導体層２が形成される例について説明した。しかし、半導体層２は、シリコンからなる半導体基板のシリコンをエピタキシャル成長させることによって形成されたｎ－型のエピタキシャル層を含んでいてもよい。半導体層２は、アクティブ領域４に形成される半導体素子（機能素子）の機能に応じて、ｎ＋型の半導体基板のシリコンをエピタキシャル成長させることによって形成されたｎ－型のエピタキシャル層を含んでいてもよいし、ｐ＋型の半導体基板のシリコンをエピタキシャル成長させることによって形成されたｎ－型のエピタキシャル層を含んでいてもよい。 Further, in each of the above-described embodiments, an example in which the semiconductor layer 2 is formed by using an n-type Si single crystal semiconductor wafer manufactured by the FZ method has been described. However, the semiconductor layer 2 may include an n-type epitaxial layer formed by epitaxially growing silicon in a semiconductor substrate made of silicon. The semiconductor layer 2 may include an n-type epitaxial layer formed by epitaxially growing silicon of an n + type semiconductor substrate according to the function of the semiconductor element (functional element) formed in the active region 4. Alternatively, it may contain an n− type epitaxial layer formed by epitaxially growing silicon of a p + type semiconductor substrate.

また、前述の各実施形態では、ｐ型ウェル領域７のｐ型不純物の一例としてホウ素（Ｂ）が採用された例について説明した。しかし、熱酸化処理工程（ステップＳ５）において、ｐ型ウェル領域７からＬＯＣＯＳ膜１１に吸収される不純物であればｐ型不純物として適切であり、ホウ素（Ｂ）に限定されることはない。
また、前述の第３実施形態では、機能素子としてＩＧＢＴがアクティブ領域４に形成された例について説明した。しかし、ｐ＋型半導体領域３２の導電型を反転してｎ＋型半導体領域とすることにより、機能素子としてのＭＩＳＦＥＴが、ＩＧＢＴに代えてアクティブ領域４に形成された構成とすることもできる。この場合、エミッタメタル３６がＭＩＳＦＥＴのソースメタルに対応し、エミッタ領域４７がＭＩＳＦＥＴのソース領域に対応し、コレクタメタル３３がＭＩＳＦＥＴのドレインメタルに対応する。 Further, in each of the above-described embodiments, an example in which boron (B) is adopted as an example of the p-type impurity in the p-type well region 7 has been described. However, in the thermal oxidation treatment step (step S5), any impurity absorbed by the LOCOS film 11 from the p-type well region 7 is suitable as a p-type impurity and is not limited to boron (B).
Further, in the above-mentioned third embodiment, an example in which the IGBT is formed in the active region 4 as a functional element has been described. However, by inverting the conductive type of the p + type semiconductor region 32 to form an n + type semiconductor region, the MISFET as a functional element may be formed in the active region 4 instead of the IGBT. In this case, the emitter metal 36 corresponds to the source metal of the MISFET, the emitter region 47 corresponds to the source region of the MISFET, and the collector metal 33 corresponds to the drain metal of the MISFET.

また、前述の各実施形態において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面から抽出される構成を以下に示す。
項１：機能素子が形成されるアクティブ領域を有する第１導電型の半導体層と、前記半導体層の表面部に前記アクティブ領域に沿って形成され、前記アクティブ領域側に位置する内側周縁部およびその反対側に位置する外側周縁部を有する第２導電型半導体領域とを含み、前記半導体層における前記第２導電型半導体領域の前記外側周縁部が形成された部分が選択的に除去されることにより、前記第２導電型半導体領域の前記外側周縁部の表面と前記第２導電型半導体領域の前記内側周縁部の表面との間に段差部が形成されている、半導体装置。 Further, in each of the above-described embodiments, a configuration in which the conductive type of each semiconductor portion is inverted may be adopted. That is, the p-type portion may be n-type and the n-type portion may be p-type.
In addition, various design changes can be made within the scope of the matters described in the claims. The configurations extracted from this specification and drawings are shown below.
Item 1: A first conductive type semiconductor layer having an active region in which a functional element is formed, an inner peripheral edge portion formed on the surface portion of the semiconductor layer along the active region and located on the active region side, and an inner peripheral edge portion thereof. By including a second conductive semiconductor region having an outer peripheral edge portion located on the opposite side, a portion of the semiconductor layer on which the outer peripheral edge portion of the second conductive semiconductor region is formed is selectively removed. , A semiconductor device in which a step portion is formed between the surface of the outer peripheral edge portion of the second conductive semiconductor region and the surface of the inner peripheral edge portion of the second conductive semiconductor region.

不純物は、半導体層の表面から深さ方向に向かって拡散するので、第２導電型半導体領域の表面側の不純物濃度は、第２導電型半導体領域の底部側の不純物濃度よりも高くなる。したがって、この構成によれば、半導体層における第２導電型半導体領域の外側周縁部が形成された部分が選択的に除去されることによって、第２導電型半導体領域の外側周縁部の不純物濃度が第２導電型半導体領域の内側周縁部の不純物濃度よりも低くされている。これにより、第２導電型半導体領域の外側周縁部に対する電界集中の発生を抑制できるから、耐圧を向上できる半導体装置を提供できる。 Since the impurities are diffused from the surface of the semiconductor layer toward the depth direction, the impurity concentration on the surface side of the second conductive semiconductor region is higher than the impurity concentration on the bottom side of the second conductive semiconductor region. Therefore, according to this configuration, the portion of the semiconductor layer on which the outer peripheral edge portion of the second conductive semiconductor region is formed is selectively removed, so that the impurity concentration in the outer peripheral edge portion of the second conductive semiconductor region is increased. It is lower than the impurity concentration in the inner peripheral edge of the second conductive semiconductor region. As a result, it is possible to suppress the generation of electric field concentration on the outer peripheral edge of the second conductive semiconductor region, so that it is possible to provide a semiconductor device capable of improving the withstand voltage.

項２：前記第２導電型半導体領域の前記外側周縁部の表面側の不純物濃度は、前記第２導電型半導体領域の前記内側周縁部の表面側の不純物濃度よりも低い、項１に記載の半導体装置。
項３：前記第２導電型半導体領域の前記外側周縁部の底部は、前記第２導電型半導体領域の前記内側周縁部の底部と等しい深さ位置に形成されている、項１または２に記載の半導体装置。 Item 2: The concentration of impurities on the surface side of the outer peripheral edge portion of the second conductive semiconductor region is lower than the concentration of impurities on the surface side of the inner peripheral edge portion of the second conductive semiconductor region, according to Item 1. Semiconductor device.
Item 3: The item 1 or 2, wherein the bottom portion of the outer peripheral edge portion of the second conductive semiconductor region is formed at a depth equal to the bottom portion of the inner peripheral edge portion of the second conductive type semiconductor region. Semiconductor equipment.

項４：前記第２導電型半導体領域の前記外側周縁部の底部は、前記第２導電型半導体領域の前記内側周縁部の底部と段差なく繋がっている、項３に記載の半導体装置。
項５：前記第２導電型半導体領域の前記外側周縁部の表面の不純物濃度は、前記内側周縁部の深さ方向に見て、当該内側周縁部の表面から前記外側周縁部の表面までの距離と等しい深さ位置に位置する中間部分の不純物濃度よりも低い、項１～４のいずれか一項に記載の半導体装置。 Item 4: The semiconductor device according to Item 3, wherein the bottom portion of the outer peripheral edge portion of the second conductive type semiconductor region is connected to the bottom portion of the inner peripheral edge portion of the second conductive type semiconductor region without a step.
Item 5: The impurity concentration on the surface of the outer peripheral edge portion of the second conductive semiconductor region is the distance from the surface of the inner peripheral edge portion to the surface of the outer peripheral edge portion when viewed in the depth direction of the inner peripheral edge portion. Item 6. The semiconductor device according to any one of Items 1 to 4, which is lower than the impurity concentration of the intermediate portion located at the same depth as.

項６：前記第２導電型半導体領域は、前記内側周縁部から前記外側周縁部に向かって不純物濃度が徐々に低下する濃度プロファイルを有している、項１～５のいずれか一項に記載の半導体装置。
項７：前記第２導電型半導体領域は、前記半導体層の表面から深さ方向に向かって不純物濃度が徐々に低下する濃度プロファイルを有している、項１～６のいずれか一項に記載の半導体装置。 Item 6: The item according to any one of Items 1 to 5, wherein the second conductive semiconductor region has a concentration profile in which the impurity concentration gradually decreases from the inner peripheral edge portion to the outer peripheral edge portion. Semiconductor equipment.
Item 7: The item according to any one of Items 1 to 6, wherein the second conductive semiconductor region has a concentration profile in which the impurity concentration gradually decreases from the surface of the semiconductor layer toward the depth direction. Semiconductor equipment.

項８：前記第２導電型半導体領域の前記外側周縁部の表面および前記段差部の段差面を被覆する絶縁膜をさらに含む、項１～７のいずれか一項に記載の半導体装置。
項９：前記絶縁膜は、酸化膜である、項８に記載の半導体装置。
項１０：前記第１導電型半導体領域は、ｎ型半導体領域であり、前記第２導電型半導体領域は、ｐ型半導体領域であり、前記第２導電型半導体領域は、ｐ型不純物としてのホウ素を含む、項１～９のいずれか一項に記載の半導体装置。 Item 8. The semiconductor device according to any one of Items 1 to 7, further comprising an insulating film that covers the surface of the outer peripheral edge portion of the second conductive semiconductor region and the stepped surface of the stepped portion.
Item 9. The semiconductor device according to Item 8, wherein the insulating film is an oxide film.
Item 10: The first conductive semiconductor region is an n-type semiconductor region, the second conductive semiconductor region is a p-type semiconductor region, and the second conductive semiconductor region is boron as a p-type impurity. The semiconductor device according to any one of Items 1 to 9, comprising the above item.

項１１：機能素子が形成されるアクティブ領域を有する第１導電型の半導体層を準備する工程と、前記外周領域における前記半導体層の表面部に前記アクティブ領域に沿って第２導電型不純物を選択的に導入することにより、前記アクティブ領域側に位置する内側周縁部および前記アクティブ領域とは反対側に位置する外側周縁部を有する第２導電型半導体領域を形成する工程と、前記半導体層における前記第２導電型半導体領域の前記外側周縁部が形成された部分を選択的に除去することにより、前記第２導電型半導体領域の前記外側周縁部の表面と前記第２導電型半導体領域の前記内側周縁部の表面との間に段差部を形成する工程を含む、半導体装置の製造方法。 Item 11: A step of preparing a first conductive type semiconductor layer having an active region in which a functional element is formed, and a second conductive type impurity selected along the active region on the surface portion of the semiconductor layer in the outer peripheral region. A step of forming a second conductive semiconductor region having an inner peripheral edge portion located on the active region side and an outer peripheral edge portion located on the side opposite to the active region, and the step of forming the semiconductor layer. By selectively removing the portion of the second conductive semiconductor region on which the outer peripheral edge is formed, the surface of the outer peripheral edge of the second conductive semiconductor region and the inner surface of the second conductive semiconductor region are formed. A method for manufacturing a semiconductor device, which comprises a step of forming a stepped portion between the peripheral portion and the surface thereof.

１，２１，３１…半導体装置、２…半導体層、３…ｎ－型半導体領域（第１導電型半導体領域）、４…アクティブ領域、５…外周領域、６…ｐ型不純物拡散領域（不純物拡散領域）、７…ｐ型ウェル領域（第２導電型半導体領域）、８…ｐ型ウェル領域の内側周縁部、９…ｐ型ウェル領域の外側周縁部、１１…ＬＯＣＯＳ膜（酸化膜）、２２…段差部 1,21,31 ... Semiconductor device, 2 ... Semiconductor layer, 3 ... n-type semiconductor region (first conductive type semiconductor region), 4 ... Active region, 5 ... Outer peripheral region, 6 ... p-type impurity diffusion region (impurity diffusion) Region), 7 ... p-type well region (second conductive semiconductor region), 8 ... inner peripheral edge of p-type well region, 9 ... outer peripheral edge of 9 ... p-type well region, 11 ... LOCOS film (oxide film), 22 … Steps

Claims (8)

機能素子が形成されるアクティブ領域を有する第１導電型の半導体層と、
前記半導体層の表面部に前記アクティブ領域に沿って形成され、前記アクティブ領域側に位置する内側周縁部、前記アクティブ領域とは反対側に位置する外側周縁部並びに前記内側周縁部および前記外側周縁部の間の内方部を有する第２導電型半導体領域とを含み、
前記外側周縁部の底部は前記内方部の底部とほぼ等しい深さ位置に形成されており、
前記アクティブ領域における前記第１導電型の半導体層の表面部には第２導電型の不純物拡散領域が形成されており、
前記第２導電型の不純物拡散領域の表面領域には、第１導電型のエミッタ領域に挟まれるように第２導電型のコンタクト領域が形成されており、
前記第２導電型半導体領域の前記内側周縁部および前記内方部を避けて前記第２導電型半導体領域の前記外側周縁部を被覆するように前記半導体層の表面に形成された酸化膜を含み、
前記酸化膜に被覆された前記第２導電型半導体領域の前記外側周縁部の不純物濃度が、前記酸化膜から露出する前記第２導電型半導体領域の前記内側周縁部および前記内方部の不純物濃度よりも低くされている、半導体装置。 A first conductive type semiconductor layer having an active region in which a functional element is formed,
The inner peripheral edge portion formed on the surface portion of the semiconductor layer along the active region and located on the active region side, the outer peripheral edge portion located on the side opposite to the active region, the inner peripheral edge portion, and the outer peripheral edge portion. Includes a second conductive semiconductor region with an inner portion between
The bottom portion of the outer peripheral edge portion is formed at a depth substantially equal to the bottom portion of the inner portion.
A second conductive type impurity diffusion region is formed on the surface portion of the first conductive type semiconductor layer in the active region.
A second conductive type contact region is formed in the surface region of the second conductive type impurity diffusion region so as to be sandwiched between the first conductive type emitter region.
Includes an oxide film formed on the surface of the semiconductor layer so as to avoid the inner peripheral edge portion and the inner peripheral portion of the second conductive semiconductor region and cover the outer peripheral edge portion of the second conductive semiconductor region. ,
The impurity concentration in the outer peripheral edge of the second conductive semiconductor region covered with the oxide film is the impurity concentration in the inner peripheral edge and the inner peripheral portion of the second conductive semiconductor region exposed from the oxide film. Semiconductor devices that are lower than. 前記第２導電型半導体領域は、前記内側周縁部から前記外側周縁部に向かって不純物濃度が徐々に低下する濃度プロファイルを有している、請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the second conductive semiconductor region has a concentration profile in which the impurity concentration gradually decreases from the inner peripheral edge portion to the outer peripheral edge portion. 前記第２導電型半導体領域は、前記半導体層の表面から深さ方向に向かって不純物濃度が徐々に低下する濃度プロファイルを有している、請求項１または２に記載の半導体装置。 The semiconductor device according to claim 1 or 2, wherein the second conductive semiconductor region has a concentration profile in which the impurity concentration gradually decreases from the surface of the semiconductor layer toward the depth direction. 前記酸化膜における前記第２導電型半導体領域の前記外側周縁部を被覆する部分は、前記第２導電型半導体領域を形成する第２導電型の不純物と同一の第２導電型の不純物を含む、請求項１に記載の半導体装置。 The portion of the oxide film that covers the outer peripheral edge of the second conductive semiconductor region contains the same second conductive type impurities as the second conductive type impurities forming the second conductive semiconductor region. The semiconductor device according to claim 1. 前記半導体層における前記第２導電型半導体領域の前記外側周縁部が形成された部分が選択的に除去されることにより、前記第２導電型半導体領域の前記外側周縁部の表面と前記第２導電型半導体領域の前記内側周縁部の表面との間に段差部が形成されている、請求項１～４のいずれか一項に記載の半導体装置。 By selectively removing the portion of the semiconductor layer on which the outer peripheral edge portion of the second conductive semiconductor region is formed, the surface of the outer peripheral edge portion of the second conductive type semiconductor region and the second conductive portion are formed. The semiconductor device according to any one of claims 1 to 4, wherein a step portion is formed between the type semiconductor region and the surface of the inner peripheral edge portion. 前記第２導電型半導体領域の前記内側周縁部は、前記アクティブ領域における前記第２導電型の不純物拡散領域と接している、請求項１～５のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 5, wherein the inner peripheral edge portion of the second conductive type semiconductor region is in contact with the second conductive type impurity diffusion region in the active region. 前記第２導電型半導体領域は、前記アクティブ領域を取り囲むように形成されている、請求項１～６のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 6, wherein the second conductive semiconductor region is formed so as to surround the active region. 前記第２導電型半導体領域は、ｐ型半導体領域であり、
前記第２導電型半導体領域は、ｐ型不純物としてのホウ素を含む、請求項１～７のいずれか一項に記載の半導体装置。 The second conductive semiconductor region is a p-type semiconductor region, and is a p-type semiconductor region.
The semiconductor device according to any one of claims 1 to 7, wherein the second conductive semiconductor region contains boron as a p-type impurity.
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