JP7014105B2 - アナログ・デジタルコンバータ - Google Patents
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Description
次に、デジタル処理回路部50Bの各Bjでは、対応するAjで得られたs3jを、それぞれの周波数変換器64で局発信号fjによりそれぞれアップコンバートし、CHjのチャネル出力信号syjを合算器70へ出力する。
次に、デジタル処理回路部50BのB1では、A1で得られたs3jをアップコンバートせずに、そのままCH1のチャネル出力信号sy1として合算器70へ出力する。
この後、合算器70は、各チャネルCHiのチャネル出力信号syiを合算して周波数軸上で合成することにより、元のアナログ入力信号Sxと対応するデジタル出力信号Syを生成して出力する。
[第1の実施の形態]
まず、図1を参照して、本発明の第1の実施の形態にかかるアナログ・デジタルコンバータ10について説明する。図1は、第1の実施の形態にかかるアナログ・デジタルコンバータの構成を示すブロック図である。
図1に示すように、アナログ・デジタルコンバータ10は、主な回路部として、A/D変換のためのアナログ信号処理を行うアナログ処理回路部10Aと、A/D変換のためのデジタル信号処理を行うデジタル処理回路部10Bとを備えている。アナログ処理回路部10Aは、各種の回路部品から構成され、デジタル処理回路部10Bは、DSPやCPUなどのマルチプロセッサとプログラムとが協働する演算処理回路から構成される。
また、デジタル処理回路部10Bは、これらCHiごとに設けられて、当該CHiのデジタル信号を処理するN個のデジタル処理ブロックBiと、これらCHiに共通に設けられて、これらデジタル処理ブロックBiで得られた各CHiのチャネル出力信号Syiを合算して周波数軸上で合成する(繋ぎ合わせる)ことにより、元のSxと対応するSyを生成して出力する合算器20とを備えている。
また、アナログ処理ブロックAiのうち、アナログ処理ブロックA1は、Sx(=Sa1)をA/D変換するサブA/D変換器(SADC)12を含んでいる。なお、A1に周波数変換器11は含まれていない。
次に、図1を参照して、本実施の形態にかかるアナログ・デジタルコンバータ10の動作について説明する。以下では、理解を容易とするため、帯域分割数NがN=3である場合を例として説明するが、これに限定されるものではなく、N=2またはN>3である場合も同様である。
まず、CH1のA1では、A1に周波数変換器11が含まれておらず、Sx(=Sa1)はサブA/D変換器12で第1のデジタル信号S11に変換される。通常、A/D変換器自身はにローパスフィルタ特性がある。このため、サブA/D変換器12からは、自身のローパスフィルタ特性により、Sxの全信号成分Dall(f)のうち、DC(直流成分)~f1の範囲の信号成分D1a(f)のみがA/D変換され、S11として出力される。
まず、B1では、入力されたS11の信号成分D1a(f)が、信号成分D1(f)からなるCH1のチャネル出力信号Sy1として合算器20へ出力される。また、S11は、CH1の第3のデジタル信号S31としてB2へ出力される。
次に、図2を参照して、本実施の形態にかかるアナログ・デジタルコンバータ10の動作に関するシミュレーション結果について説明する。図2は、第1の実施の形態にかかるシミュレーション結果を示す説明図である。以下では、DC~90GHzの周波数帯域Wを持ち、強度が1で位相がランダムなアナログ入力信号Sxを、3つ(N=3)の部分帯域Wi(i=1,2,3)に分割し、これら部分帯域Wiごとに設けたチャネル(処理系統)CHiで、それぞれの部分帯域Wiの信号成分を個別のA/D変換する場合を例として説明するが、これに限定されるものではなく、N=2またはN>3である場合も同様である。
この後、合算器20で、これらチャネル出力信号Sy1,Sy2,Sy3が同一周波数軸上で合成されて、元のアナログ入力信号Sxと対応するデジタル出力信号Syとして出力される。
このように、本実施の形態は、アナログ処理ブロックAj(j=2~Nの整数)において、周波数変換器11が、アナログ入力信号SxをチャネルCHj-1のカットオフ周波数fj-1でダウンコンバートし、サブA/D変換器12が、周波数変換器11で得られたアナログ信号SajをA/D変換し、デジタル処理ブロックBjにおいて、乗算器13が、アナログ処理ブロックAjのサブA/D変換器12で得られた第1のデジタル信号S1jの信号強度を2倍し、減算器14が、乗算器13で得られた第2のデジタル信号S2jからチャネルCHj-1の第3のデジタル信号S3j-1を減算し、当該チャネルCHjの第3のデジタル信号S3jを出力し、周波数変換器15が、減算器14で得られた第3のデジタル信号S3jをカットオフ周波数fj-1でアップコンバートし、当該チャネルCHjのチャネル出力信号Syjとして合算器20へ出力するようにしたものである。
そして、合算器20が、各デジタル処理ブロックBi(i=1~Nの整数)で得られたチャネルCHiのチャネル出力信号Syiを合算して周波数軸上で合成することにより、アナログ入力信号Sxと対応するデジタル出力信号Syを出力するようにしたものである。
次に、図3を参照して、本発明の第2の実施の形態にかかるアナログ・デジタルコンバータ10について説明する。図3は、第2の実施の形態にかかるアナログ・デジタルコンバータの構成を示すブロック図である。
すなわち、本実施の形態において、図3に示すように、デジタル処理ブロックBiは、対応するチャネルCHiのアナログ処理ブロックAiにおける信号パスの逆伝達関数に基づいて、アナログ処理ブロックAiからの第1の出力信号Si1のうち、対応する部分帯域Wiにおける周波数特性を補償するデジタルフィルタ16を含んでいる。本実施の形態にかかるその他の構成については、第1の実施の形態と同様であり、ここでの詳細な説明は省略する。
このように、本実施の形態は、デジタル処理ブロックBiのデジタルフィルタ16が、対応するチャネルCHiのアナログ処理ブロックAiにおける信号パスの逆伝達関数に基づいて、アナログ処理ブロックAiからの第1の出力信号Si1のうち、対応する部分帯域Wiにおける周波数特性を補償するようにしたものである。
これにより、アナログ処理ブロックAiの回路部品の周波数特性に起因する、出力信号Si4のSN比の劣化を低減することができ、高い精度でA/D変換を行うことが可能となる。
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。
Claims (2)
- アナログ入力信号Sxと対応する周波数帯域を等しい帯域幅でN個の部分帯域Wi(i=1~Nの整数)に分割して得られたチャネルCHiごとに設けられて、当該チャネルCHiのアナログ信号を処理するN個のアナログ処理ブロックAiと、
前記チャネルCHiごとに設けられて、当該チャネルCHiのデジタル信号を処理するN個のデジタル処理ブロックBiと、
前記デジタル処理ブロックBiで得られたチャネルCHiのチャネル出力信号Syiを合算して周波数軸上で合成することにより、前記アナログ入力信号Sxと対応するデジタル出力信号Syを出力する合算器とを備え、
前記アナログ処理ブロックAj(j=2~Nの整数)は、
前記アナログ入力信号SxをチャネルCHj-1のカットオフ周波数fj-1でダウンコンバートする周波数変換器と、
前記周波数変換器で得られた部分帯域Wjの信号成分のみを示すアナログ信号Sajを、自身のローパスフィルタ特性によりA/D変換するサブA/D変換器とを含み、
前記デジタル処理ブロックBjは、
前記アナログ処理ブロックAjの前記サブA/D変換器で得られた第1のデジタル信号S1jの信号強度を2倍する乗算器と、
前記乗算器で得られた第2のデジタル信号S2jからチャネルCHj-1に関する第3のデジタル信号S3j-1を減算し、当該チャネルCHjの第3のデジタル信号S3jを出力する減算器と、
前記減算器で得られた前記第3のデジタル信号S3jを前記カットオフ周波数fj-1でアップコンバートし、当該チャネルCHjのチャネル出力信号Syjとして前記合算器へ出力する周波数変換器とを含み、
前記アナログ処理ブロックA1は、前記アナログ入力信号Sxを自身のローパスフィルタ特性によりA/D変換するサブA/D変換器を含み、
前記デジタル処理ブロックB1は、前記アナログ処理ブロックA1の前記サブA/D変換器で得られた第1のデジタル信号S11を、当該チャネルCH1の第3のデジタル信号として出力するとともに、当該チャネルCH1のチャネル出力信号Sy1として前記合算器へ出力する
ことを特徴とするアナログ・デジタルコンバータ。 - 請求項1に記載のアナログ・デジタルコンバータにおいて、
前記デジタル処理ブロックBiは、対応するチャネルCHiのアナログ処理ブロックAiにおける信号パスの逆伝達関数に基づいて、前記アナログ処理ブロックAiからの第1の出力信号Si1のうち、対応する部分帯域Wiにおける周波数特性を補償するデジタルフィルタを含んでいることを特徴とするアナログ・デジタルコンバータ。
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