JP7010727B2

JP7010727B2 - Wiring board

Info

Publication number: JP7010727B2
Application number: JP2018032057A
Authority: JP
Inventors: 聖司児玉; 久義和田
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2018-02-26
Filing date: 2018-02-26
Publication date: 2022-01-26
Anticipated expiration: 2038-02-26
Also published as: JP2019149406A

Description

本開示は、電子部品を搭載する配線基板に関するものである。 The present disclosure relates to a wiring board on which electronic components are mounted.

現在、大容量の信号を高速で伝送するスーパーコンピューターやデータセンター用のサーバー等に代表される高機能な電子機器が開発されている。これらの電子機器に関しては、発熱量を抑制するために低電圧化が進められている。 Currently, high-performance electronic devices such as supercomputers and servers for data centers that transmit large-capacity signals at high speed are being developed. The voltage of these electronic devices is being reduced in order to suppress the amount of heat generated.

特開２００３－３０９２０９号公報Japanese Patent Application Laid-Open No. 2003-309209

上記のような電子機器に対応するため、電子機器に用いられる配線基板には高機能な半導体素子が搭載される。このような半導体素子は、安定した電荷の供給を必要とするため配線基板には複数のコンデンサが搭載される。しかし、半導体素子とコンデンサとを電気的につなげる配線基板の回路において、インダクタンスが大きくなり半導体素子の作動時に電圧降下が生じることがある。低電圧化が進む電子機器において電圧降下が生じると、定常電圧に占める降下電圧の割合が高くなることから、電子機器への供給電荷が不十分になってしまい電子機器が安定的に作動しない虞がある。 In order to support the above-mentioned electronic devices, high-performance semiconductor elements are mounted on the wiring boards used in the electronic devices. Since such a semiconductor element requires a stable charge supply, a plurality of capacitors are mounted on the wiring board. However, in the circuit of the wiring board that electrically connects the semiconductor element and the capacitor, the inductance becomes large and a voltage drop may occur when the semiconductor element operates. When a voltage drop occurs in an electronic device whose voltage is becoming lower, the ratio of the dropped voltage to the steady voltage increases, so that the charge supplied to the electronic device becomes insufficient and the electronic device may not operate stably. There is.

本開示の配線基板は、互いに積層された状態で位置しており、上から順に位置する第１絶縁層、第２絶縁層および第３絶縁層を含む複数の絶縁層と、第１絶縁層上面に在り、互いに並んで位置する第１電極および第２電極を持つ対電極と、第２絶縁層上面に在り、平面視で第１電極および第２電極にまたがる領域に互いに間隔をあけて位置している複数の第１ランドと、第２絶縁層上面に在り各々の第１ランドを個別に間隔をあけて囲む状態で位置し、ひと続きの面形状を有している第２ランドと、第３絶縁層上面に在り平面視で第１ランドに沿って隣接する領域に互いに間隔をあけて位置している複数の第３ランドと、第３絶縁層上面に在り各々の第３ランドを個別に間隔をあけて囲む状態で位置し、ひと続きの面形状を有している第４ランドと、第１絶縁層から第３絶縁層にかけて位置しており、第１電極、第１ランドおよび第４ランドを順次接続している第１ビアホール導体と、第１絶縁層から第３絶縁層にかけて位置しており、第２電極、第２ランドおよび第３ランドを順次接続している第２ビアホール導体と、を有しており、平面視で第１電極および第２電極が並ぶ方向と垂直な方向において、第２絶縁層および第３絶縁層に位置する第１ビアホール導体と第２ビアホール導体とは、互いに隣接して位置していることを特徴とするものである。 The wiring boards of the present disclosure are located in a state of being laminated to each other, and have a plurality of insulating layers including a first insulating layer, a second insulating layer, and a third insulating layer, which are located in order from the top, and an upper surface of the first insulating layer. A counter electrode having a first electrode and a second electrode located side by side with each other, and a counter electrode located on the upper surface of the second insulating layer, located at a distance from each other in a region straddling the first electrode and the second electrode in a plan view. A plurality of first lands, and a second land which is located on the upper surface of the second insulating layer and surrounds each first land individually at intervals and has a continuous surface shape, and a first land. 3 A plurality of third lands located on the upper surface of the insulating layer and located at intervals from each other in adjacent regions along the first land in a plan view, and each third land on the upper surface of the third insulating layer individually. It is located so as to surround it with a space, and is located from the first insulating layer to the third insulating layer, and the fourth land having a continuous surface shape, and the first electrode, the first land, and the fourth land. A first via hole conductor that sequentially connects the lands and a second via hole conductor that is located from the first insulating layer to the third insulating layer and sequentially connects the second electrode, the second land, and the third land. , And the first via hole conductor and the second via hole conductor located in the second insulating layer and the third insulating layer in the direction perpendicular to the direction in which the first electrode and the second electrode are lined up in a plan view are It is characterized by being located adjacent to each other.

本開示の配線基板によれば、電子機器が安定的に作動することが可能な配線基板を提供することができる。 According to the wiring board of the present disclosure, it is possible to provide a wiring board capable of stably operating an electronic device.

図１は、本開示の配線基板の実施形態例を示す概略平面図である。FIG. 1 is a schematic plan view showing an embodiment of the wiring board of the present disclosure. 図２は、本開示の配線基板の実施形態例を示す概略断面図である。FIG. 2 is a schematic cross-sectional view showing an embodiment of the wiring board of the present disclosure. 図３は、本開示の配線基板の要部を示す斜視図である。FIG. 3 is a perspective view showing a main part of the wiring board of the present disclosure.

次に、図１～図３を基にして本開示の実施形態に係る配線基板１について説明する。図１は、本開示の配線基板１の実施形態例を示す平面図である。図２は、図１に示すＸ－Ｘ間を通る断面図である。図３は、第１絶縁層、第２絶縁層および第３絶縁層を分離した状態で示した斜視図である。 Next, the wiring board 1 according to the embodiment of the present disclosure will be described with reference to FIGS. 1 to 3. FIG. 1 is a plan view showing an embodiment of the wiring board 1 of the present disclosure. FIG. 2 is a cross-sectional view taken through the section XX shown in FIG. FIG. 3 is a perspective view showing a state in which the first insulating layer, the second insulating layer, and the third insulating layer are separated.

配線基板１は、コア用の絶縁層２と、ビルドアップ用の絶縁層３と、配線導体４と、対電極５と、ソルダーレジスト６と、を有している。 The wiring board 1 has an insulating layer 2 for a core, an insulating layer 3 for build-up, a wiring conductor 4, a counter electrode 5, and a solder resist 6.

コア用の絶縁層２は、例えばガラス繊維、およびエポキシ樹脂やビスマレイミドトリアジン樹脂等を含んでいる。コア用の絶縁層２は、上面と下面とを貫通する複数のスルーホール７を有している。コア用の絶縁層２は、配線基板１としての機械的な強度を確保する機能を有している。コア用の絶縁層２の厚みは、例えば１００～１２００μｍに設定されている。スルーホール７の直径は、５０～３００μｍに設定されている。 The insulating layer 2 for the core contains, for example, glass fiber, an epoxy resin, a bismaleimide triazine resin, and the like. The insulating layer 2 for the core has a plurality of through holes 7 penetrating the upper surface and the lower surface. The insulating layer 2 for the core has a function of ensuring the mechanical strength of the wiring board 1. The thickness of the insulating layer 2 for the core is set to, for example, 100 to 1200 μm. The diameter of the through hole 7 is set to 50 to 300 μm.

コア用の絶縁層２は、例えば強化用のガラス繊維にエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させたプリプレグを複数積層して、加熱下でプレス加工を行うことで平板状に形成される。スルーホール７は、コア用の絶縁層２にドリル加工、レーザー加工またはブラスト加工等の処理を行うことで形成される。 The insulating layer 2 for the core is formed into a flat plate by laminating a plurality of prepregs impregnated with a thermosetting resin such as an epoxy resin or a bismaleimide triazine resin on glass fibers for reinforcement and pressing them under heating. Is formed in. The through hole 7 is formed by subjecting the insulating layer 2 for the core to a process such as drilling, laser processing, or blasting.

ビルドアップ用の絶縁層３は、コア用の絶縁層２の上面および下面に積層された状態で位置している。ビルドアップ用の絶縁層３は、コア用の絶縁層２の上面側において、上から順に、第１絶縁層３ａ、第２絶縁層３ｂ、および第３絶縁層３ｃを有している。ビルドアップ用の絶縁層３は、配線導体４の配置領域を確保する機能を有している。 The build-up insulating layer 3 is located so as to be laminated on the upper surface and the lower surface of the core insulating layer 2. The build-up insulating layer 3 has a first insulating layer 3a, a second insulating layer 3b, and a third insulating layer 3c on the upper surface side of the core insulating layer 2 in this order from the top. The build-up insulating layer 3 has a function of securing an arrangement area of the wiring conductor 4.

第１絶縁層３ａの上面は、実装領域８を有している。実装領域８には、例えば半導体素子が、半田を介して実装される。 The upper surface of the first insulating layer 3a has a mounting region 8. For example, a semiconductor element is mounted in the mounting region 8 via solder.

第１～第３絶縁層３ａ～３ｃは、例えばポリイミド樹脂、エポキシ樹脂またはビスマレイミドトリアジン樹脂、および絶縁粒子を含んでいる。第１～第３絶縁層３ａ～３ｃは、配線導体４を底面とする複数のビアホール９を有している。第１～第３絶縁層３ａ～３ｃの厚さは、例えば５～５０μｍに設定されている。ビアホール９の直径は、１０～６５μｍに設定されている。 The first to third insulating layers 3a to 3c contain, for example, a polyimide resin, an epoxy resin or a bismaleimide triazine resin, and insulating particles. The first to third insulating layers 3a to 3c have a plurality of via holes 9 having a wiring conductor 4 as a bottom surface. The thickness of the first to third insulating layers 3a to 3c is set to, for example, 5 to 50 μm. The diameter of the via hole 9 is set to 10 to 65 μm.

第１～第３絶縁層３ａ～３ｃは、例えばポリイミド樹脂、エポキシ樹脂またはビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含む絶縁層用のフィルムを、真空下で被着物の表面に貼着して熱硬化することで形成される。熱硬化性樹脂内には、酸化ケイ素等の絶縁粒子を分散させておいても構わない。 For the first to third insulating layers 3a to 3c, a film for an insulating layer containing a thermosetting resin such as a polyimide resin, an epoxy resin or a bismaleimide triazine resin is attached to the surface of the adherend under vacuum. It is formed by thermosetting. Insulating particles such as silicon oxide may be dispersed in the thermosetting resin.

なお、コア用の絶縁層２の下面側にも複数のビルドアップ用の絶縁層３が位置している。これらの絶縁層３も、コア用の絶縁層２の下面側において、配線導体４の配置領域を確保する機能を有している。下面側の各ビルドアップ用の絶縁層３も、複数のビアホール９を有している。これらの各ビルドアップ用の絶縁層３は、第１～第３絶縁層３ａ～３ｃと同じ方法で形成される。 A plurality of build-up insulating layers 3 are also located on the lower surface side of the core insulating layer 2. These insulating layers 3 also have a function of securing an arrangement region of the wiring conductor 4 on the lower surface side of the insulating layer 2 for the core. The insulating layer 3 for each build-up on the lower surface side also has a plurality of via holes 9. The insulating layer 3 for each of these build-ups is formed in the same manner as the first to third insulating layers 3a to 3c.

配線導体４は、コア用の絶縁層２の上面および下面、ビルドアップ用の絶縁層３の上面または下面、スルーホール７の内部、およびビアホール９の内部に位置している。 The wiring conductor 4 is located on the upper and lower surfaces of the insulating layer 2 for the core, the upper surface or the lower surface of the insulating layer 3 for build-up, the inside of the through hole 7, and the inside of the via hole 9.

スルーホール７の内部に位置する配線導体４は、スルーホール導体１０としてコア用の絶縁層２の上面および下面に位置する配線導体４同士を電気的に接続する機能を有してい
る。コア用の絶縁層２の上面および下面に位置する配線導体４のうち電気的な接続が必要なもの同士は、例えばスルーホール導体１０を介して互いに電気的に接続されている。 The wiring conductor 4 located inside the through hole 7 has a function of electrically connecting the wiring conductors 4 located on the upper surface and the lower surface of the insulating layer 2 for the core as the through hole conductor 10. Of the wiring conductors 4 located on the upper surface and the lower surface of the insulating layer 2 for the core, those requiring electrical connection are electrically connected to each other via, for example, a through-hole conductor 10.

ビアホール９の内部に位置する配線導体４は、ビアホール導体１１としてビルドアップ用の絶縁層３を介して上下に位置する配線導体４同士を電気的に接続する機能を有している。 The wiring conductor 4 located inside the via hole 9 has a function of electrically connecting the wiring conductors 4 located above and below via the build-up insulating layer 3 as the via hole conductor 11.

第１絶縁層３ａの上面に位置する配線導体４の一部は、実装領域８において半導体素子と接続される半導体素子用パッド１２として機能する。また、コア用の絶縁層２の下面側において、一番下側にあるビルドアップ用の絶縁層３の下面に位置する配線導体４の一部は、外部基板と接続される外部基板用パッド１３として機能する。 A part of the wiring conductor 4 located on the upper surface of the first insulating layer 3a functions as a pad 12 for a semiconductor element connected to the semiconductor element in the mounting region 8. Further, on the lower surface side of the insulating layer 2 for the core, a part of the wiring conductor 4 located on the lower surface of the insulating layer 3 for build-up on the lowermost side is a pad 13 for an external board connected to the external board. Functions as.

このような配線導体４は、例えばセミアディティブ法やサブトラクティブ法等のめっき技術を用いて、銅めっき等の良導電性金属により形成されている。配線導体４の厚さは、例えば１０～２０μｍに設定されている。 Such a wiring conductor 4 is formed of a good conductive metal such as copper plating by using a plating technique such as a semi-additive method or a subtractive method. The thickness of the wiring conductor 4 is set to, for example, 10 to 20 μm.

対電極５は、第１絶縁層３ａの上面において実装領域８の外側の周囲に位置している。対電極５は、例えばチップタイプ積層セラミックコンデンサ（チップコンデンサ）等の電子部品が実装される。対電極５は、互いに並んで位置する第１電極５ａおよび第２電極５ｂを有している。互いに並んで位置する第１電極５ａおよび第２電極５ｂは、ペアを形成しており、複数のペアが位置している。第１電極５ａおよび第２電極５ｂは、それぞれ電子部品の電極と半田等を介して電気的に接続される。 The counter electrode 5 is located on the upper surface of the first insulating layer 3a around the outside of the mounting region 8. An electronic component such as a chip type multilayer ceramic capacitor (chip capacitor) is mounted on the counter electrode 5. The counter electrode 5 has a first electrode 5a and a second electrode 5b located side by side with each other. The first electrode 5a and the second electrode 5b located side by side with each other form a pair, and a plurality of pairs are located. The first electrode 5a and the second electrode 5b are electrically connected to the electrodes of electronic components via solder or the like, respectively.

なお、対電極５にチップコンデンサが実装される場合には、第１電極５ａは、例えば接地用電極として機能する。そして、第２電極５ｂは、例えば電源用電極として機能する。 When a chip capacitor is mounted on the counter electrode 5, the first electrode 5a functions as, for example, a grounding electrode. The second electrode 5b functions as, for example, a power supply electrode.

チップコンデンサは、実装領域８に実装される半導体素子の動作のための電荷を供給する機能を有する。半導体素子とチップコンデンサとを電気的に接続する回路は、インダクタンスを有している。 The chip capacitor has a function of supplying electric charges for the operation of the semiconductor element mounted in the mounting region 8. The circuit that electrically connects the semiconductor element and the chip capacitor has an inductance.

対電極５は、例えばセミアディティブ法やサブトラクティブ法等のめっき技術を用いて、銅めっき等の良導電性金属により形成されている。対電極５は、第１絶縁層３ａの上面に配線導体４を形成するときに同時に形成することで製造上の効率化が図れる。 The counter electrode 5 is formed of a good conductive metal such as copper plating by using a plating technique such as a semi-additive method or a subtractive method. By forming the counter electrode 5 at the same time as forming the wiring conductor 4 on the upper surface of the first insulating layer 3a, manufacturing efficiency can be improved.

図３に示すように、第１電極５ａおよび第２電極５ｂは、例えば長方形状をしている。第１電極５ａおよび第２電極５ｂの寸法は、例えば縦の長さが０．４～１ｍｍ、横の長さが０．２～０．５ｍｍ、厚さが１５μｍに設定されている。これらの寸法は、限定されるものではなく実装される電子部品の電極に合わせて適宜調整すればよい。 As shown in FIG. 3, the first electrode 5a and the second electrode 5b have, for example, a rectangular shape. The dimensions of the first electrode 5a and the second electrode 5b are set to, for example, a vertical length of 0.4 to 1 mm, a horizontal length of 0.2 to 0.5 mm, and a thickness of 15 μm. These dimensions are not limited and may be appropriately adjusted according to the electrodes of the electronic component to be mounted.

第１電極５ａの直下には、第１絶縁層３ａから第３絶縁層３ｃにかけて位置している複数の第１ビアホール導体１１ａの一部が位置している。第１ビアホール導体１１ａは、例えば平面視で第１電極５ａおよび第２電極５ｂが並ぶ方向に２列が平行に位置している。第１電極５ａの下面と、第１ビアホール導体１１ａの上面とは電気的につながっている。 Immediately below the first electrode 5a, a part of a plurality of first via hole conductors 11a located from the first insulating layer 3a to the third insulating layer 3c is located. The first via hole conductor 11a has two rows parallel to each other in a direction in which the first electrode 5a and the second electrode 5b are arranged, for example, in a plan view. The lower surface of the first electrode 5a and the upper surface of the first via hole conductor 11a are electrically connected to each other.

第２電極５ｂの直下には、第１絶縁層３ａから第３絶縁層３ｃにかけて位置している複数の第２ビアホール導体１１ｂの一部が位置している。第２ビアホール導体１１ｂは、例えば平面視で第１電極５ａおよび第２電極５ｂが並ぶ方向に３列が平行に位置している。第２電極５ｂの下面と、第２ビアホール導体１１ｂの上面とは電気的につながっている。 Immediately below the second electrode 5b, a part of a plurality of second via hole conductors 11b located from the first insulating layer 3a to the third insulating layer 3c is located. The second via hole conductor 11b has three rows parallel to each other in a direction in which the first electrode 5a and the second electrode 5b are arranged, for example, in a plan view. The lower surface of the second electrode 5b and the upper surface of the second via hole conductor 11b are electrically connected to each other.

第２絶縁層３ｂの上面には、第１ランド１４が位置している。第１ランド１４は、平面
視で第１電極５ａおよび第２電極５ｂにまたがる長円形状を有している。 The first land 14 is located on the upper surface of the second insulating layer 3b. The first land 14 has an oval shape straddling the first electrode 5a and the second electrode 5b in a plan view.

第１絶縁層３ａに位置する第１ビアホール導体１１ａの下面は、第１ランド１４の上面と電気的につながっている。なお、第１ランド１４の上面において、平面視で第２電極５ｂに対応する領域には第１ビアホール導体１１ａは存在していない。 The lower surface of the first via hole conductor 11a located in the first insulating layer 3a is electrically connected to the upper surface of the first land 14. On the upper surface of the first land 14, the first via hole conductor 11a does not exist in the region corresponding to the second electrode 5b in a plan view.

第１ランド１４の直下における第２絶縁層３ｂ内には、第１ビアホール導体１１ａの一部が位置している。本例においては、第１ビアホール導体１１ａが、平面視で第１電極５ａおよび第２電極５ｂに対応する領域にそれぞれ一列で位置している。 A part of the first via hole conductor 11a is located in the second insulating layer 3b directly below the first land 14. In this example, the first via hole conductor 11a is located in a row in the region corresponding to the first electrode 5a and the second electrode 5b in a plan view.

また、第２絶縁層３ｂの上面には、第２ランド１５が、第１ランド１４を個別に間隔をあけて囲む状態で位置している。第２ランド１５は、ひと続きの面形状を有している。 Further, on the upper surface of the second insulating layer 3b, the second land 15 is located so as to individually surround the first land 14 at intervals. The second land 15 has a continuous surface shape.

第１ランド１４と第２ランド１５との間隔は、例えば５０～２００μｍに設定されている。間隔が５０μｍよりも小さいと、互いが短絡してしまう虞がある。２００μｍよりも大きいと間隔が占める領域が大きくなってしまい配線基板の小型化ができない虞がある。 The distance between the first land 14 and the second land 15 is set to, for example, 50 to 200 μm. If the spacing is less than 50 μm, they may short-circuit each other. If it is larger than 200 μm, the area occupied by the space becomes large, and there is a risk that the wiring board cannot be miniaturized.

第１絶縁層３ａに位置する第２ビアホール導体１１ｂの下面は、第２ランド１５の上面と電気的につながっている。 The lower surface of the second via hole conductor 11b located in the first insulating layer 3a is electrically connected to the upper surface of the second land 15.

第２ランド１５の直下における第２絶縁層３ｂ内には、第２ビアホール導体１１ｂの一部が位置している。本例においては、平面視で第１電極５ａおよび第２電極５ｂに対応する領域にそれぞれ一列で位置している。 A part of the second via hole conductor 11b is located in the second insulating layer 3b directly below the second land 15. In this example, they are located in a row in the regions corresponding to the first electrode 5a and the second electrode 5b in a plan view.

第２絶縁層３ｂ内に位置している第１ビアホール導体１１ａと第２ビアホール導体１１ｂとは、第１電極５ａおよび第２電極５ｂが並ぶ方向と垂直な方向において、互いに隣接して位置している。言い換えれば、例えば接地用電極である第１電極５ａにつながる第１ビアホール導体１１ａと、電源用電極である第２電極５ｂにつながる第２ビアホール導体１１ｂとが上記の方向において隣接して位置している。 The first via hole conductor 11a and the second via hole conductor 11b located in the second insulating layer 3b are located adjacent to each other in the direction perpendicular to the direction in which the first electrode 5a and the second electrode 5b are arranged. There is. In other words, for example, the first via hole conductor 11a connected to the first electrode 5a, which is a grounding electrode, and the second via hole conductor 11b connected to the second electrode 5b, which is a power supply electrode, are located adjacent to each other in the above direction. There is.

この場合、第１ビアホール導体１１ａを経由する電荷の流れの方向と、第２ビアホール導体１１ｂを経由する電荷の流れの方向とは互いに逆方向である。このため、第１ビアホール導体１１ａの周囲に生じるインダクタンス成分と、第２ビアホール導体１１ｂの周囲に生じるインダクタンス成分とが互いに打ち消し合う方向に生じる。 In this case, the direction of the charge flow through the first via hole conductor 11a and the direction of the charge flow through the second via hole conductor 11b are opposite to each other. Therefore, the inductance component generated around the first via hole conductor 11a and the inductance component generated around the second via hole conductor 11b cancel each other out.

このため、半導体素子とチップコンデンサとを電気的につなげる回路において、インダクタンスが小さくなり半導体素子作動時の電圧降下を抑制することに有利である。上記の第１ビアホール導体１１ａおよび第２ビアホール導体１１ｂの配置は、第１ランド１４および第２ランド１５の位置を上記のように設定したことで可能になっている。 Therefore, in a circuit that electrically connects a semiconductor element and a chip capacitor, the inductance becomes small, which is advantageous in suppressing a voltage drop during operation of the semiconductor element. The arrangement of the first via hole conductor 11a and the second via hole conductor 11b is made possible by setting the positions of the first land 14 and the second land 15 as described above.

第１ビアホール導体１１ａと第２ビアホール導体１１ｂとの隣接間隔は、例えば５０～２００μｍに設定されている。隣接間隔は、絶縁信頼性を確保できる範囲で小さく設定することでインダクタンスの低減に有利である。隣接間隔が、５０μｍ以上かつ２００μｍ以下であれば、インダクタンスの低減に加えて絶縁信頼性および配線基板の小型化についても有利である。 The adjacent distance between the first via hole conductor 11a and the second via hole conductor 11b is set to, for example, 50 to 200 μm. Adjacent spacing is set as small as possible to ensure insulation reliability, which is advantageous for reducing inductance. When the adjacent spacing is 50 μm or more and 200 μm or less, it is advantageous not only to reduce the inductance but also to reduce the insulation reliability and the size of the wiring board.

第３絶縁層３ｃの上面には、第３ランド１６が位置している。第３ランド１６は、平面視で第１ランド１４に対応する領域に隣接するような長円形状を有している。 The third land 16 is located on the upper surface of the third insulating layer 3c. The third land 16 has an oval shape adjacent to the region corresponding to the first land 14 in a plan view.

第２絶縁層３ｂに位置する第２ビアホール導体１１ｂの下面は、第３ランド１６の上面
と電気的につながっている。 The lower surface of the second via hole conductor 11b located in the second insulating layer 3b is electrically connected to the upper surface of the third land 16.

第３ランド１６の直下における第３絶縁層３ｃ内には、第２ビアホール導体１１ｂの一部が位置している。本例においては、平面視で第１電極５ａおよび第２電極５ｂに対応する領域にそれぞれ一列で位置している。 A part of the second via hole conductor 11b is located in the third insulating layer 3c directly under the third land 16. In this example, they are located in a row in the regions corresponding to the first electrode 5a and the second electrode 5b in a plan view.

第３絶縁層３ｃ内に位置している第２ビアホール導体１１ｂの底面は、コア用の絶縁層２の上面にある電源用の配線導体４と電気的につながっている。 The bottom surface of the second via hole conductor 11b located in the third insulating layer 3c is electrically connected to the wiring conductor 4 for power supply on the upper surface of the insulating layer 2 for the core.

また、第３絶縁層３ｃの上面には、第３ランド１６を個別に間隔をあけて囲む状態で位置する第４ランド１７が位置している。第４ランド１７は、一続きの面形状を有している。第３ランド１６と第４ランド１７との間隔は、例えば５０～２００μｍに設定されている。 Further, on the upper surface of the third insulating layer 3c, a fourth land 17 located so as to individually surround the third land 16 at intervals is located. The fourth land 17 has a continuous surface shape. The distance between the third land 16 and the fourth land 17 is set to, for example, 50 to 200 μm.

第２絶縁層３ｂに位置する第１ビアホール導体１１ａの下面は、第４ランド１７の上面と電気的につながっている。 The lower surface of the first via hole conductor 11a located in the second insulating layer 3b is electrically connected to the upper surface of the fourth land 17.

第４ランド１７の直下における第３絶縁層３ｃ内には、第１ビアホール導体１１ａの一部が位置している。本例においては、平面視で第１電極５ａおよび第２電極５ｂに対応する領域にそれぞれ一列で位置している。 A part of the first via hole conductor 11a is located in the third insulating layer 3c directly under the fourth land 17. In this example, they are located in a row in the regions corresponding to the first electrode 5a and the second electrode 5b in a plan view.

第３絶縁層３ｃ内に位置している第１ビアホール導体１１ａの底面は、コア用の絶縁層２の上面にある接地用の配線導体４と電気的につながっている。 The bottom surface of the first via hole conductor 11a located in the third insulating layer 3c is electrically connected to the grounding wiring conductor 4 on the upper surface of the insulating layer 2 for the core.

第３絶縁層３ｃ内に位置している第１ビアホール導体１１ａと第２ビアホール導体１１ｂとは、平面視で第１電極５ａおよび第２電極５ｂが並ぶ方向と垂直な方向において、互いに隣接して位置している。言い換えれば、例えば接地用電極である第１電極５ａにつながる第１ビアホール導体１１ａと、電源用電極である第２電極５ｂにつながる第２ビアホール導体１１ｂとが上記の方向において隣接して位置している。 The first via hole conductor 11a and the second via hole conductor 11b located in the third insulating layer 3c are adjacent to each other in a direction perpendicular to the direction in which the first electrode 5a and the second electrode 5b are arranged in a plan view. positioned. In other words, for example, the first via hole conductor 11a connected to the first electrode 5a, which is a grounding electrode, and the second via hole conductor 11b connected to the second electrode 5b, which is a power supply electrode, are located adjacent to each other in the above direction. There is.

この場合、第１ビアホール導体１１ａの周囲に生じるインダクタンス成分と、第２ビアホール導体１１ｂの周囲に生じるインダクタンス成分とが互いに打ち消し合う方向に生じる。このため、半導体素子とチップコンデンサとを電気的につなげる回路において、インダクタンスが小さくなり半導体素子作動時の電圧降下を抑制することに有利である。 In this case, the inductance component generated around the first via hole conductor 11a and the inductance component generated around the second via hole conductor 11b cancel each other out. Therefore, in a circuit that electrically connects a semiconductor element and a chip capacitor, the inductance becomes small, which is advantageous in suppressing a voltage drop during operation of the semiconductor element.

第１ビアホール導体１１ａと第２ビアホール導体１１ｂとの隣接間隔は、上述のように例えば５０～２００μｍに設定されている。 The adjacent distance between the first via hole conductor 11a and the second via hole conductor 11b is set to, for example, 50 to 200 μm as described above.

なお、第２絶縁層３ｂおよび第３絶縁層３ｃに位置している第１ビアホール導体１１ａと第２ビアホール導体１１ｂとは、それぞれ等しい隣接間隔に設定するとインピーダンス整合がとれて電気特性に優れた配線基板を提供する点で有利である。 If the first via hole conductor 11a and the second via hole conductor 11b located in the second insulating layer 3b and the third insulating layer 3c are set at equal adjacent intervals, impedance matching is obtained and wiring having excellent electrical characteristics is achieved. It is advantageous in that it provides a substrate.

ソルダーレジスト６は、第１絶縁層３ａの上面およびコア用の絶縁層２の下面側に位置するビルドアップ用の絶縁層３の最下面に位置している。ソルダーレジスト６は、例えばエポキシ樹脂やポリイミド樹脂等の絶縁材料から成る。ソルダーレジスト６は、主に配線導体４を外部環境から保護するためのものである。 The solder resist 6 is located on the upper surface of the first insulating layer 3a and the lowermost surface of the build-up insulating layer 3 located on the lower surface side of the insulating layer 2 for the core. The solder resist 6 is made of an insulating material such as an epoxy resin or a polyimide resin. The solder resist 6 is mainly for protecting the wiring conductor 4 from the external environment.

ソルダーレジスト６は、第１絶縁層３ａの上面において半導体素子を搭載するための半導体素子用パッド１２を露出する開口６ａ、および対電極５を露出する開口６ｂを有している。また、積層用の絶縁層３の最下面において外部基板用パッド１３を露出する開口６
ｃを有している。 The solder resist 6 has an opening 6a on the upper surface of the first insulating layer 3a that exposes a pad 12 for a semiconductor element for mounting a semiconductor element, and an opening 6b that exposes a counter electrode 5. Further, an opening 6 that exposes the pad 13 for the external substrate on the lowermost surface of the insulating layer 3 for lamination is exposed.
Has c.

上述のように、本例の配線基板１は、第１絶縁層３ａの上面に互いに並んで位置する第１電極５ａおよび第２電極５ｂを持つ対電極５を有している。また、配線基板１は、第２絶縁層３ｂの上面に平面視で第１電極５ａおよび第２電極５ｂにまたがる第１ランド１４、および第１ランド１４を囲む状態で位置している第２ランド１５を有している。さらに、配線基板１は、第３絶縁層３ｃの上面に平面視で第１ランドに隣接するように位置する第３ランド１６、および第３ランド１６を囲む状態で位置している第４ランド１７を有している。 As described above, the wiring board 1 of this example has a counter electrode 5 having a first electrode 5a and a second electrode 5b located side by side on the upper surface of the first insulating layer 3a. Further, the wiring board 1 is located on the upper surface of the second insulating layer 3b so as to surround the first land 14 straddling the first electrode 5a and the second electrode 5b and the first land 14 in a plan view. Has 15. Further, the wiring board 1 is located on the upper surface of the third insulating layer 3c so as to be adjacent to the first land in a plan view, and the fourth land 17 is located so as to surround the third land 16. have.

また、配線基板１は、第１絶縁層３ａから第３絶縁層３ｃにかけて位置しており、第１電極５ａ、第１ランド１４および第４ランド１７を接続している第１ビアホール導体１１ａと、第２電極５ｂ、第２ランド１５および第３ランド１６を接続している第２ビアホール導体１１ｂとを有している。 Further, the wiring board 1 is located from the first insulating layer 3a to the third insulating layer 3c, and has a first via hole conductor 11a connecting the first electrode 5a, the first land 14 and the fourth land 17. It has a second electrode 5b, a second via hole conductor 11b connecting the second land 15 and the third land 16.

そして、第１ビアホール導体１１ａと第２ビアホール導体１１ｂとは、平面視で第１電極５ａおよび第２電極５ｂが並ぶ方向と垂直な方向において互いに隣接して位置している。このため、例えば対電極５にチップコンデンサが実装されて、第１電極５ａが接地用電極として機能し、第２電極５ｂが電源用電極として機能する場合に、第１ビアホール導体１１ａの周囲に生じるインダクタンス成分と第２ビアホール導体１１ｂの周囲に生じるインダクタンス成分とは互いに打ち消しあう方向に生じる。これにより、半導体素子とチップコンデンサとが電気的につながる回路において、インダクタンスが小さくなり半導体素子作動時の電圧降下を抑制することができる。その結果、電子機器が安定的に作動することが可能な配線基板を提供することができる。 The first via hole conductor 11a and the second via hole conductor 11b are located adjacent to each other in a direction perpendicular to the direction in which the first electrode 5a and the second electrode 5b are arranged in a plan view. Therefore, for example, when a chip capacitor is mounted on the counter electrode 5, the first electrode 5a functions as a grounding electrode, and the second electrode 5b functions as a power supply electrode, it occurs around the first via hole conductor 11a. The inductance component and the inductance component generated around the second via hole conductor 11b cancel each other out. As a result, in the circuit in which the semiconductor element and the chip capacitor are electrically connected, the inductance becomes small and the voltage drop at the time of operating the semiconductor element can be suppressed. As a result, it is possible to provide a wiring board capable of stably operating an electronic device.

この場合、第１電極５ａとコア用の絶縁層２上面にある接地用の配線導体４とを第１電極５ａの直下において垂直状につなぐとともに、第２電極５ｂとコア用の絶縁層２上面にある電源用の配線導体４とを第２電極５ｂの直下において垂直状につないだ場合に比べてインダクタンスを７０～８０％程度低減することが可能になる。 In this case, the first electrode 5a and the grounding wiring conductor 4 on the upper surface of the insulating layer 2 for the core are vertically connected directly under the first electrode 5a, and the second electrode 5b and the upper surface of the insulating layer 2 for the core 2 are connected vertically. It is possible to reduce the inductance by about 70 to 80% as compared with the case where the wiring conductor 4 for the power supply is connected vertically under the second electrode 5b.

なお、本開示は、上述の実施形態の一例に限定されるものではなく、本開示の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、上述の実施形態の一例においては、第１電極５ａと第２電極５ｂとが同じ形状である場合を示したが、第１電極５ａが第２電極５ｂを間隔をあけて囲む形状を有していても構わない。この場合、第１電極５ａが接地用電極として機能する場合に、外部から侵入する電磁波の吸収効率の向上等、接地機能を強化することができる。 The present disclosure is not limited to the above-mentioned example of the embodiment, and various changes can be made as long as it does not deviate from the gist of the present disclosure. For example, in one example of the above-described embodiment, the case where the first electrode 5a and the second electrode 5b have the same shape is shown, but the first electrode 5a has a shape that surrounds the second electrode 5b at intervals. It doesn't matter if you do. In this case, when the first electrode 5a functions as a grounding electrode, the grounding function can be enhanced, such as improving the absorption efficiency of electromagnetic waves entering from the outside.

また、上述の実施形態の一例においては、対電極５が実装領域８の外周の２辺付近に位置している場合を示したが、必要に応じて配置場所を適宜変更、増減しても構わない。 Further, in the above-mentioned example of the embodiment, the case where the counter electrode 5 is located near two sides of the outer periphery of the mounting region 8 is shown, but the arrangement location may be appropriately changed or increased or decreased as necessary. do not have.

１配線基板
３絶縁層
３ａ第１絶縁層
３ｂ第２絶縁層
３ｃ第３絶縁層
５対電極
５ａ第１電極
５ｂ第２電極
１１ａ第１ビアホール導体
１１ｂ第２ビアホール導体
１４第１ランド
１５第２ランド
１６第３ランド
１７第４ランド 1 Wiring board 3 Insulation layer 3a 1st insulation layer 3b 2nd insulation layer 3c 3rd insulation layer 5 Counter electrode 5a 1st electrode 5b 2nd electrode 11a 1st via hole conductor 11b 2nd via hole conductor 14 1st land 15 2nd land 16 3rd land 17 4th land

Claims

A plurality of insulating layers including a first insulating layer, a second insulating layer, and a third insulating layer, which are located in a state of being laminated with each other and are located in order from the top.
A counter electrode on the upper surface of the first insulating layer and having a first electrode and a second electrode located side by side with each other.
A plurality of first lands located on the upper surface of the second insulating layer and located at a distance from each other in a region straddling the first electrode and the second electrode in a plan view.
A second land located on the upper surface of the second insulating layer in a state of individually surrounding each of the first lands at intervals.
A plurality of third lands located on the upper surface of the third insulating layer and located at intervals from each other in a region adjacent to the first land in a plan view.
A fourth land located on the upper surface of the third insulating layer in a state of individually surrounding each of the third lands at intervals.
A first via hole conductor located from the first insulating layer to the third insulating layer and sequentially connecting the first electrode, the first land, and the fourth land.
A second via hole conductor located from the first insulating layer to the third insulating layer and sequentially connecting the second electrode, the second land, and the third land.
Have and
In a direction perpendicular to the direction in which the first electrode and the second electrode are lined up in a plan view, the first via hole conductor and the second via hole conductor located in the second insulating layer and the third insulating layer are mutually arranged. A wiring substrate located adjacent to each other , wherein the first electrode is a grounding electrode and the second electrode is a power supply electrode .

A plurality of insulating layers including a first insulating layer, a second insulating layer, and a third insulating layer, which are located in a state of being laminated with each other and are located in order from the top.
A counter electrode on the upper surface of the first insulating layer and having a first electrode and a second electrode located side by side with each other.
A plurality of first lands located on the upper surface of the second insulating layer and located at a distance from each other in a region straddling the first electrode and the second electrode in a plan view.
The second land, which is located on the upper surface of the second insulating layer and surrounds each of the first lands individually at intervals, has a continuous surface shape .
A plurality of third lands located on the upper surface of the third insulating layer and located at intervals from each other in adjacent regions along the first land in a plan view.
The fourth land, which is located on the upper surface of the third insulating layer and surrounds each of the third lands individually at intervals, has a continuous surface shape .
A first via hole conductor located from the first insulating layer to the third insulating layer and sequentially connecting the first electrode, the first land, and the fourth land.
A second via hole conductor located from the first insulating layer to the third insulating layer and sequentially connecting the second electrode, the second land, and the third land.
Have and
In a direction perpendicular to the direction in which the first electrode and the second electrode are lined up in a plan view, the first via hole conductor and the second via hole conductor located in the second insulating layer and the third insulating layer are mutually arranged. A wiring board characterized by being located adjacent to each other.

The wiring board according to claim 2 , wherein the first electrode is a grounding electrode, and the second electrode is a power supply electrode.

The wiring board according to any one of claims 1 to 3, wherein the first via hole conductor and the second via hole conductor adjacent to each other are located at equal adjacent intervals.