JP7010727B2 - Wiring board - Google Patents
Wiring board Download PDFInfo
- Publication number
- JP7010727B2 JP7010727B2 JP2018032057A JP2018032057A JP7010727B2 JP 7010727 B2 JP7010727 B2 JP 7010727B2 JP 2018032057 A JP2018032057 A JP 2018032057A JP 2018032057 A JP2018032057 A JP 2018032057A JP 7010727 B2 JP7010727 B2 JP 7010727B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- electrode
- land
- via hole
- hole conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
本開示は、電子部品を搭載する配線基板に関するものである。 The present disclosure relates to a wiring board on which electronic components are mounted.
現在、大容量の信号を高速で伝送するスーパーコンピューターやデータセンター用のサーバー等に代表される高機能な電子機器が開発されている。これらの電子機器に関しては、発熱量を抑制するために低電圧化が進められている。 Currently, high-performance electronic devices such as supercomputers and servers for data centers that transmit large-capacity signals at high speed are being developed. The voltage of these electronic devices is being reduced in order to suppress the amount of heat generated.
上記のような電子機器に対応するため、電子機器に用いられる配線基板には高機能な半導体素子が搭載される。このような半導体素子は、安定した電荷の供給を必要とするため配線基板には複数のコンデンサが搭載される。しかし、半導体素子とコンデンサとを電気的につなげる配線基板の回路において、インダクタンスが大きくなり半導体素子の作動時に電圧降下が生じることがある。低電圧化が進む電子機器において電圧降下が生じると、定常電圧に占める降下電圧の割合が高くなることから、電子機器への供給電荷が不十分になってしまい電子機器が安定的に作動しない虞がある。 In order to support the above-mentioned electronic devices, high-performance semiconductor elements are mounted on the wiring boards used in the electronic devices. Since such a semiconductor element requires a stable charge supply, a plurality of capacitors are mounted on the wiring board. However, in the circuit of the wiring board that electrically connects the semiconductor element and the capacitor, the inductance becomes large and a voltage drop may occur when the semiconductor element operates. When a voltage drop occurs in an electronic device whose voltage is becoming lower, the ratio of the dropped voltage to the steady voltage increases, so that the charge supplied to the electronic device becomes insufficient and the electronic device may not operate stably. There is.
本開示の配線基板は、互いに積層された状態で位置しており、上から順に位置する第1絶縁層、第2絶縁層および第3絶縁層を含む複数の絶縁層と、第1絶縁層上面に在り、互いに並んで位置する第1電極および第2電極を持つ対電極と、第2絶縁層上面に在り、平面視で第1電極および第2電極にまたがる領域に互いに間隔をあけて位置している複数の第1ランドと、第2絶縁層上面に在り各々の第1ランドを個別に間隔をあけて囲む状態で位置し、ひと続きの面形状を有している第2ランドと、第3絶縁層上面に在り平面視で第1ランドに沿って隣接する領域に互いに間隔をあけて位置している複数の第3ランドと、第3絶縁層上面に在り各々の第3ランドを個別に間隔をあけて囲む状態で位置し、ひと続きの面形状を有している第4ランドと、第1絶縁層から第3絶縁層にかけて位置しており、第1電極、第1ランドおよび第4ランドを順次接続している第1ビアホール導体と、第1絶縁層から第3絶縁層にかけて位置しており、第2電極、第2ランドおよび第3ランドを順次接続している第2ビアホール導体と、を有しており、平面視で第1電極および第2電極が並ぶ方向と垂直な方向において、第2絶縁層および第3絶縁層に位置する第1ビアホール導体と第2ビアホール導体とは、互いに隣接して位置していることを特徴とするものである。 The wiring boards of the present disclosure are located in a state of being laminated to each other, and have a plurality of insulating layers including a first insulating layer, a second insulating layer, and a third insulating layer, which are located in order from the top, and an upper surface of the first insulating layer. A counter electrode having a first electrode and a second electrode located side by side with each other, and a counter electrode located on the upper surface of the second insulating layer, located at a distance from each other in a region straddling the first electrode and the second electrode in a plan view. A plurality of first lands, and a second land which is located on the upper surface of the second insulating layer and surrounds each first land individually at intervals and has a continuous surface shape, and a first land. 3 A plurality of third lands located on the upper surface of the insulating layer and located at intervals from each other in adjacent regions along the first land in a plan view, and each third land on the upper surface of the third insulating layer individually. It is located so as to surround it with a space, and is located from the first insulating layer to the third insulating layer, and the fourth land having a continuous surface shape, and the first electrode, the first land, and the fourth land. A first via hole conductor that sequentially connects the lands and a second via hole conductor that is located from the first insulating layer to the third insulating layer and sequentially connects the second electrode, the second land, and the third land. , And the first via hole conductor and the second via hole conductor located in the second insulating layer and the third insulating layer in the direction perpendicular to the direction in which the first electrode and the second electrode are lined up in a plan view are It is characterized by being located adjacent to each other.
本開示の配線基板によれば、電子機器が安定的に作動することが可能な配線基板を提供することができる。 According to the wiring board of the present disclosure, it is possible to provide a wiring board capable of stably operating an electronic device.
次に、図1~図3を基にして本開示の実施形態に係る配線基板1について説明する。図1は、本開示の配線基板1の実施形態例を示す平面図である。図2は、図1に示すX-X間を通る断面図である。図3は、第1絶縁層、第2絶縁層および第3絶縁層を分離した状態で示した斜視図である。
Next, the
配線基板1は、コア用の絶縁層2と、ビルドアップ用の絶縁層3と、配線導体4と、対電極5と、ソルダーレジスト6と、を有している。
The
コア用の絶縁層2は、例えばガラス繊維、およびエポキシ樹脂やビスマレイミドトリアジン樹脂等を含んでいる。コア用の絶縁層2は、上面と下面とを貫通する複数のスルーホール7を有している。コア用の絶縁層2は、配線基板1としての機械的な強度を確保する機能を有している。コア用の絶縁層2の厚みは、例えば100~1200μmに設定されている。スルーホール7の直径は、50~300μmに設定されている。
The
コア用の絶縁層2は、例えば強化用のガラス繊維にエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させたプリプレグを複数積層して、加熱下でプレス加工を行うことで平板状に形成される。スルーホール7は、コア用の絶縁層2にドリル加工、レーザー加工またはブラスト加工等の処理を行うことで形成される。
The
ビルドアップ用の絶縁層3は、コア用の絶縁層2の上面および下面に積層された状態で位置している。ビルドアップ用の絶縁層3は、コア用の絶縁層2の上面側において、上から順に、第1絶縁層3a、第2絶縁層3b、および第3絶縁層3cを有している。ビルドアップ用の絶縁層3は、配線導体4の配置領域を確保する機能を有している。
The build-up insulating
第1絶縁層3aの上面は、実装領域8を有している。実装領域8には、例えば半導体素子が、半田を介して実装される。
The upper surface of the first
第1~第3絶縁層3a~3cは、例えばポリイミド樹脂、エポキシ樹脂またはビスマレイミドトリアジン樹脂、および絶縁粒子を含んでいる。第1~第3絶縁層3a~3cは、配線導体4を底面とする複数のビアホール9を有している。第1~第3絶縁層3a~3cの厚さは、例えば5~50μmに設定されている。ビアホール9の直径は、10~65μmに設定されている。
The first to third
第1~第3絶縁層3a~3cは、例えばポリイミド樹脂、エポキシ樹脂またはビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含む絶縁層用のフィルムを、真空下で被着物の表面に貼着して熱硬化することで形成される。熱硬化性樹脂内には、酸化ケイ素等の絶縁粒子を分散させておいても構わない。
For the first to third
なお、コア用の絶縁層2の下面側にも複数のビルドアップ用の絶縁層3が位置している。これらの絶縁層3も、コア用の絶縁層2の下面側において、配線導体4の配置領域を確保する機能を有している。下面側の各ビルドアップ用の絶縁層3も、複数のビアホール9を有している。これらの各ビルドアップ用の絶縁層3は、第1~第3絶縁層3a~3cと同じ方法で形成される。
A plurality of build-up insulating
配線導体4は、コア用の絶縁層2の上面および下面、ビルドアップ用の絶縁層3の上面または下面、スルーホール7の内部、およびビアホール9の内部に位置している。
The
スルーホール7の内部に位置する配線導体4は、スルーホール導体10としてコア用の絶縁層2の上面および下面に位置する配線導体4同士を電気的に接続する機能を有してい
る。コア用の絶縁層2の上面および下面に位置する配線導体4のうち電気的な接続が必要なもの同士は、例えばスルーホール導体10を介して互いに電気的に接続されている。
The
ビアホール9の内部に位置する配線導体4は、ビアホール導体11としてビルドアップ用の絶縁層3を介して上下に位置する配線導体4同士を電気的に接続する機能を有している。
The
第1絶縁層3aの上面に位置する配線導体4の一部は、実装領域8において半導体素子と接続される半導体素子用パッド12として機能する。また、コア用の絶縁層2の下面側において、一番下側にあるビルドアップ用の絶縁層3の下面に位置する配線導体4の一部は、外部基板と接続される外部基板用パッド13として機能する。
A part of the
このような配線導体4は、例えばセミアディティブ法やサブトラクティブ法等のめっき技術を用いて、銅めっき等の良導電性金属により形成されている。配線導体4の厚さは、例えば10~20μmに設定されている。
Such a
対電極5は、第1絶縁層3aの上面において実装領域8の外側の周囲に位置している。対電極5は、例えばチップタイプ積層セラミックコンデンサ(チップコンデンサ)等の電子部品が実装される。対電極5は、互いに並んで位置する第1電極5aおよび第2電極5bを有している。互いに並んで位置する第1電極5aおよび第2電極5bは、ペアを形成しており、複数のペアが位置している。第1電極5aおよび第2電極5bは、それぞれ電子部品の電極と半田等を介して電気的に接続される。
The
なお、対電極5にチップコンデンサが実装される場合には、第1電極5aは、例えば接地用電極として機能する。そして、第2電極5bは、例えば電源用電極として機能する。
When a chip capacitor is mounted on the
チップコンデンサは、実装領域8に実装される半導体素子の動作のための電荷を供給する機能を有する。半導体素子とチップコンデンサとを電気的に接続する回路は、インダクタンスを有している。
The chip capacitor has a function of supplying electric charges for the operation of the semiconductor element mounted in the mounting
対電極5は、例えばセミアディティブ法やサブトラクティブ法等のめっき技術を用いて、銅めっき等の良導電性金属により形成されている。対電極5は、第1絶縁層3aの上面に配線導体4を形成するときに同時に形成することで製造上の効率化が図れる。
The
図3に示すように、第1電極5aおよび第2電極5bは、例えば長方形状をしている。第1電極5aおよび第2電極5bの寸法は、例えば縦の長さが0.4~1mm、横の長さが0.2~0.5mm、厚さが15μmに設定されている。これらの寸法は、限定されるものではなく実装される電子部品の電極に合わせて適宜調整すればよい。
As shown in FIG. 3, the
第1電極5aの直下には、第1絶縁層3aから第3絶縁層3cにかけて位置している複数の第1ビアホール導体11aの一部が位置している。第1ビアホール導体11aは、例えば平面視で第1電極5aおよび第2電極5bが並ぶ方向に2列が平行に位置している。第1電極5aの下面と、第1ビアホール導体11aの上面とは電気的につながっている。
Immediately below the
第2電極5bの直下には、第1絶縁層3aから第3絶縁層3cにかけて位置している複数の第2ビアホール導体11bの一部が位置している。第2ビアホール導体11bは、例えば平面視で第1電極5aおよび第2電極5bが並ぶ方向に3列が平行に位置している。第2電極5bの下面と、第2ビアホール導体11bの上面とは電気的につながっている。
Immediately below the
第2絶縁層3bの上面には、第1ランド14が位置している。第1ランド14は、平面
視で第1電極5aおよび第2電極5bにまたがる長円形状を有している。
The
第1絶縁層3aに位置する第1ビアホール導体11aの下面は、第1ランド14の上面と電気的につながっている。なお、第1ランド14の上面において、平面視で第2電極5bに対応する領域には第1ビアホール導体11aは存在していない。
The lower surface of the first via hole conductor 11a located in the first insulating
第1ランド14の直下における第2絶縁層3b内には、第1ビアホール導体11aの一部が位置している。本例においては、第1ビアホール導体11aが、平面視で第1電極5aおよび第2電極5bに対応する領域にそれぞれ一列で位置している。
A part of the first via hole conductor 11a is located in the second insulating
また、第2絶縁層3bの上面には、第2ランド15が、第1ランド14を個別に間隔をあけて囲む状態で位置している。第2ランド15は、ひと続きの面形状を有している。
Further, on the upper surface of the second insulating
第1ランド14と第2ランド15との間隔は、例えば50~200μmに設定されている。間隔が50μmよりも小さいと、互いが短絡してしまう虞がある。200μmよりも大きいと間隔が占める領域が大きくなってしまい配線基板の小型化ができない虞がある。
The distance between the
第1絶縁層3aに位置する第2ビアホール導体11bの下面は、第2ランド15の上面と電気的につながっている。
The lower surface of the second via
第2ランド15の直下における第2絶縁層3b内には、第2ビアホール導体11bの一部が位置している。本例においては、平面視で第1電極5aおよび第2電極5bに対応する領域にそれぞれ一列で位置している。
A part of the second via
第2絶縁層3b内に位置している第1ビアホール導体11aと第2ビアホール導体11bとは、第1電極5aおよび第2電極5bが並ぶ方向と垂直な方向において、互いに隣接して位置している。言い換えれば、例えば接地用電極である第1電極5aにつながる第1ビアホール導体11aと、電源用電極である第2電極5bにつながる第2ビアホール導体11bとが上記の方向において隣接して位置している。
The first via hole conductor 11a and the second via
この場合、第1ビアホール導体11aを経由する電荷の流れの方向と、第2ビアホール導体11bを経由する電荷の流れの方向とは互いに逆方向である。このため、第1ビアホール導体11aの周囲に生じるインダクタンス成分と、第2ビアホール導体11bの周囲に生じるインダクタンス成分とが互いに打ち消し合う方向に生じる。
In this case, the direction of the charge flow through the first via hole conductor 11a and the direction of the charge flow through the second via
このため、半導体素子とチップコンデンサとを電気的につなげる回路において、インダクタンスが小さくなり半導体素子作動時の電圧降下を抑制することに有利である。上記の第1ビアホール導体11aおよび第2ビアホール導体11bの配置は、第1ランド14および第2ランド15の位置を上記のように設定したことで可能になっている。
Therefore, in a circuit that electrically connects a semiconductor element and a chip capacitor, the inductance becomes small, which is advantageous in suppressing a voltage drop during operation of the semiconductor element. The arrangement of the first via hole conductor 11a and the second via
第1ビアホール導体11aと第2ビアホール導体11bとの隣接間隔は、例えば50~200μmに設定されている。隣接間隔は、絶縁信頼性を確保できる範囲で小さく設定することでインダクタンスの低減に有利である。隣接間隔が、50μm以上かつ200μm以下であれば、インダクタンスの低減に加えて絶縁信頼性および配線基板の小型化についても有利である。
The adjacent distance between the first via hole conductor 11a and the second via
第3絶縁層3cの上面には、第3ランド16が位置している。第3ランド16は、平面視で第1ランド14に対応する領域に隣接するような長円形状を有している。
The
第2絶縁層3bに位置する第2ビアホール導体11bの下面は、第3ランド16の上面
と電気的につながっている。
The lower surface of the second via
第3ランド16の直下における第3絶縁層3c内には、第2ビアホール導体11bの一部が位置している。本例においては、平面視で第1電極5aおよび第2電極5bに対応する領域にそれぞれ一列で位置している。
A part of the second via
第3絶縁層3c内に位置している第2ビアホール導体11bの底面は、コア用の絶縁層2の上面にある電源用の配線導体4と電気的につながっている。
The bottom surface of the second via
また、第3絶縁層3cの上面には、第3ランド16を個別に間隔をあけて囲む状態で位置する第4ランド17が位置している。第4ランド17は、一続きの面形状を有している。第3ランド16と第4ランド17との間隔は、例えば50~200μmに設定されている。
Further, on the upper surface of the third insulating
第2絶縁層3bに位置する第1ビアホール導体11aの下面は、第4ランド17の上面と電気的につながっている。
The lower surface of the first via hole conductor 11a located in the second insulating
第4ランド17の直下における第3絶縁層3c内には、第1ビアホール導体11aの一部が位置している。本例においては、平面視で第1電極5aおよび第2電極5bに対応する領域にそれぞれ一列で位置している。
A part of the first via hole conductor 11a is located in the third insulating
第3絶縁層3c内に位置している第1ビアホール導体11aの底面は、コア用の絶縁層2の上面にある接地用の配線導体4と電気的につながっている。
The bottom surface of the first via hole conductor 11a located in the third insulating
第3絶縁層3c内に位置している第1ビアホール導体11aと第2ビアホール導体11bとは、平面視で第1電極5aおよび第2電極5bが並ぶ方向と垂直な方向において、互いに隣接して位置している。言い換えれば、例えば接地用電極である第1電極5aにつながる第1ビアホール導体11aと、電源用電極である第2電極5bにつながる第2ビアホール導体11bとが上記の方向において隣接して位置している。
The first via hole conductor 11a and the second via
この場合、第1ビアホール導体11aの周囲に生じるインダクタンス成分と、第2ビアホール導体11bの周囲に生じるインダクタンス成分とが互いに打ち消し合う方向に生じる。このため、半導体素子とチップコンデンサとを電気的につなげる回路において、インダクタンスが小さくなり半導体素子作動時の電圧降下を抑制することに有利である。
In this case, the inductance component generated around the first via hole conductor 11a and the inductance component generated around the second via
第1ビアホール導体11aと第2ビアホール導体11bとの隣接間隔は、上述のように例えば50~200μmに設定されている。
The adjacent distance between the first via hole conductor 11a and the second via
なお、第2絶縁層3bおよび第3絶縁層3cに位置している第1ビアホール導体11aと第2ビアホール導体11bとは、それぞれ等しい隣接間隔に設定するとインピーダンス整合がとれて電気特性に優れた配線基板を提供する点で有利である。
If the first via hole conductor 11a and the second via
ソルダーレジスト6は、第1絶縁層3aの上面およびコア用の絶縁層2の下面側に位置するビルドアップ用の絶縁層3の最下面に位置している。ソルダーレジスト6は、例えばエポキシ樹脂やポリイミド樹脂等の絶縁材料から成る。ソルダーレジスト6は、主に配線導体4を外部環境から保護するためのものである。
The solder resist 6 is located on the upper surface of the first insulating
ソルダーレジスト6は、第1絶縁層3aの上面において半導体素子を搭載するための半導体素子用パッド12を露出する開口6a、および対電極5を露出する開口6bを有している。また、積層用の絶縁層3の最下面において外部基板用パッド13を露出する開口6
cを有している。
The solder resist 6 has an
Has c.
上述のように、本例の配線基板1は、第1絶縁層3aの上面に互いに並んで位置する第1電極5aおよび第2電極5bを持つ対電極5を有している。また、配線基板1は、第2絶縁層3bの上面に平面視で第1電極5aおよび第2電極5bにまたがる第1ランド14、および第1ランド14を囲む状態で位置している第2ランド15を有している。さらに、配線基板1は、第3絶縁層3cの上面に平面視で第1ランドに隣接するように位置する第3ランド16、および第3ランド16を囲む状態で位置している第4ランド17を有している。
As described above, the
また、配線基板1は、第1絶縁層3aから第3絶縁層3cにかけて位置しており、第1電極5a、第1ランド14および第4ランド17を接続している第1ビアホール導体11aと、第2電極5b、第2ランド15および第3ランド16を接続している第2ビアホール導体11bとを有している。
Further, the
そして、第1ビアホール導体11aと第2ビアホール導体11bとは、平面視で第1電極5aおよび第2電極5bが並ぶ方向と垂直な方向において互いに隣接して位置している。このため、例えば対電極5にチップコンデンサが実装されて、第1電極5aが接地用電極として機能し、第2電極5bが電源用電極として機能する場合に、第1ビアホール導体11aの周囲に生じるインダクタンス成分と第2ビアホール導体11bの周囲に生じるインダクタンス成分とは互いに打ち消しあう方向に生じる。これにより、半導体素子とチップコンデンサとが電気的につながる回路において、インダクタンスが小さくなり半導体素子作動時の電圧降下を抑制することができる。その結果、電子機器が安定的に作動することが可能な配線基板を提供することができる。
The first via hole conductor 11a and the second via
この場合、第1電極5aとコア用の絶縁層2上面にある接地用の配線導体4とを第1電極5aの直下において垂直状につなぐとともに、第2電極5bとコア用の絶縁層2上面にある電源用の配線導体4とを第2電極5bの直下において垂直状につないだ場合に比べてインダクタンスを70~80%程度低減することが可能になる。
In this case, the
なお、本開示は、上述の実施形態の一例に限定されるものではなく、本開示の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、上述の実施形態の一例においては、第1電極5aと第2電極5bとが同じ形状である場合を示したが、第1電極5aが第2電極5bを間隔をあけて囲む形状を有していても構わない。この場合、第1電極5aが接地用電極として機能する場合に、外部から侵入する電磁波の吸収効率の向上等、接地機能を強化することができる。
The present disclosure is not limited to the above-mentioned example of the embodiment, and various changes can be made as long as it does not deviate from the gist of the present disclosure. For example, in one example of the above-described embodiment, the case where the
また、上述の実施形態の一例においては、対電極5が実装領域8の外周の2辺付近に位置している場合を示したが、必要に応じて配置場所を適宜変更、増減しても構わない。
Further, in the above-mentioned example of the embodiment, the case where the
1 配線基板
3 絶縁層
3a 第1絶縁層
3b 第2絶縁層
3c 第3絶縁層
5 対電極
5a 第1電極
5b 第2電極
11a 第1ビアホール導体
11b 第2ビアホール導体
14 第1ランド
15 第2ランド
16 第3ランド
17 第4ランド
1
Claims (4)
前記第1絶縁層上面に在り、互いに並んで位置する第1電極および第2電極を持つ対電極と、
前記第2絶縁層上面に在り、平面視で前記第1電極および前記第2電極にまたがる領域に互いに間隔をあけて位置している複数の第1ランドと、
前記第2絶縁層上面に在り各々の前記第1ランドを個別に間隔をあけて囲む状態で位置している第2ランドと、
前記第3絶縁層上面に在り平面視で前記第1ランドに隣接する領域に互いに間隔をあけて位置している複数の第3ランドと、
前記第3絶縁層上面に在り各々の前記第3ランドを個別に間隔をあけて囲む状態で位置している第4ランドと、
前記第1絶縁層から前記第3絶縁層にかけて位置しており、前記第1電極、前記第1ランドおよび前記第4ランドを順次接続している第1ビアホール導体と、
前記第1絶縁層から前記第3絶縁層にかけて位置しており、前記第2電極、前記第2ランドおよび前記第3ランドを順次接続している第2ビアホール導体と、
を有しており、
平面視で前記第1電極および前記第2電極が並ぶ方向と垂直な方向において、前記第2絶縁層および前記第3絶縁層に位置する前記第1ビアホール導体と前記第2ビアホール導体とは、互いに隣接して位置し、前記第1電極が接地用電極であり、前記第2電極が電源用電極であることを特徴とする配線基板。 A plurality of insulating layers including a first insulating layer, a second insulating layer, and a third insulating layer, which are located in a state of being laminated with each other and are located in order from the top.
A counter electrode on the upper surface of the first insulating layer and having a first electrode and a second electrode located side by side with each other.
A plurality of first lands located on the upper surface of the second insulating layer and located at a distance from each other in a region straddling the first electrode and the second electrode in a plan view.
A second land located on the upper surface of the second insulating layer in a state of individually surrounding each of the first lands at intervals.
A plurality of third lands located on the upper surface of the third insulating layer and located at intervals from each other in a region adjacent to the first land in a plan view.
A fourth land located on the upper surface of the third insulating layer in a state of individually surrounding each of the third lands at intervals.
A first via hole conductor located from the first insulating layer to the third insulating layer and sequentially connecting the first electrode, the first land, and the fourth land.
A second via hole conductor located from the first insulating layer to the third insulating layer and sequentially connecting the second electrode, the second land, and the third land.
Have and
In a direction perpendicular to the direction in which the first electrode and the second electrode are lined up in a plan view, the first via hole conductor and the second via hole conductor located in the second insulating layer and the third insulating layer are mutually arranged. A wiring substrate located adjacent to each other , wherein the first electrode is a grounding electrode and the second electrode is a power supply electrode .
前記第1絶縁層上面に在り、互いに並んで位置する第1電極および第2電極を持つ対電極と、
前記第2絶縁層上面に在り、平面視で前記第1電極および前記第2電極にまたがる領域に互いに間隔をあけて位置している複数の第1ランドと、
前記第2絶縁層上面に在り各々の前記第1ランドを個別に間隔をあけて囲む状態で位置し、ひと続きの面形状を有している第2ランドと、
前記第3絶縁層上面に在り平面視で前記第1ランドに沿って隣接する領域に互いに間隔をあけて位置している複数の第3ランドと、
前記第3絶縁層上面に在り各々の前記第3ランドを個別に間隔をあけて囲む状態で位置し、ひと続きの面形状を有している第4ランドと、
前記第1絶縁層から前記第3絶縁層にかけて位置しており、前記第1電極、前記第1ランドおよび前記第4ランドを順次接続している第1ビアホール導体と、
前記第1絶縁層から前記第3絶縁層にかけて位置しており、前記第2電極、前記第2ランドおよび前記第3ランドを順次接続している第2ビアホール導体と、
を有しており、
平面視で前記第1電極および前記第2電極が並ぶ方向と垂直な方向において、前記第2絶縁層および前記第3絶縁層に位置する前記第1ビアホール導体と前記第2ビアホール導体とは、互いに隣接して位置していることを特徴とする配線基板。 A plurality of insulating layers including a first insulating layer, a second insulating layer, and a third insulating layer, which are located in a state of being laminated with each other and are located in order from the top.
A counter electrode on the upper surface of the first insulating layer and having a first electrode and a second electrode located side by side with each other.
A plurality of first lands located on the upper surface of the second insulating layer and located at a distance from each other in a region straddling the first electrode and the second electrode in a plan view.
The second land, which is located on the upper surface of the second insulating layer and surrounds each of the first lands individually at intervals, has a continuous surface shape .
A plurality of third lands located on the upper surface of the third insulating layer and located at intervals from each other in adjacent regions along the first land in a plan view.
The fourth land, which is located on the upper surface of the third insulating layer and surrounds each of the third lands individually at intervals, has a continuous surface shape .
A first via hole conductor located from the first insulating layer to the third insulating layer and sequentially connecting the first electrode, the first land, and the fourth land.
A second via hole conductor located from the first insulating layer to the third insulating layer and sequentially connecting the second electrode, the second land, and the third land.
Have and
In a direction perpendicular to the direction in which the first electrode and the second electrode are lined up in a plan view, the first via hole conductor and the second via hole conductor located in the second insulating layer and the third insulating layer are mutually arranged. A wiring board characterized by being located adjacent to each other.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018032057A JP7010727B2 (en) | 2018-02-26 | 2018-02-26 | Wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018032057A JP7010727B2 (en) | 2018-02-26 | 2018-02-26 | Wiring board |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019149406A JP2019149406A (en) | 2019-09-05 |
JP7010727B2 true JP7010727B2 (en) | 2022-01-26 |
Family
ID=67850721
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018032057A Active JP7010727B2 (en) | 2018-02-26 | 2018-02-26 | Wiring board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7010727B2 (en) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100307798A1 (en) | 2009-06-03 | 2010-12-09 | Izadian Jamal S | Unified scalable high speed interconnects technologies |
WO2011074283A1 (en) | 2009-12-15 | 2011-06-23 | 日本特殊陶業株式会社 | Capacitor-equipped wiring substrate and component-equipped wiring substrate |
JP2015012168A (en) | 2013-06-28 | 2015-01-19 | キヤノン株式会社 | Printed circuit board |
WO2016181874A1 (en) | 2015-05-14 | 2016-11-17 | ソニー株式会社 | Circuit board, image-capture element and electronic device |
JP2017188631A (en) | 2016-04-08 | 2017-10-12 | 株式会社村田製作所 | Multilayer electronic component |
-
2018
- 2018-02-26 JP JP2018032057A patent/JP7010727B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100307798A1 (en) | 2009-06-03 | 2010-12-09 | Izadian Jamal S | Unified scalable high speed interconnects technologies |
WO2011074283A1 (en) | 2009-12-15 | 2011-06-23 | 日本特殊陶業株式会社 | Capacitor-equipped wiring substrate and component-equipped wiring substrate |
JP2015012168A (en) | 2013-06-28 | 2015-01-19 | キヤノン株式会社 | Printed circuit board |
WO2016181874A1 (en) | 2015-05-14 | 2016-11-17 | ソニー株式会社 | Circuit board, image-capture element and electronic device |
JP2017188631A (en) | 2016-04-08 | 2017-10-12 | 株式会社村田製作所 | Multilayer electronic component |
Also Published As
Publication number | Publication date |
---|---|
JP2019149406A (en) | 2019-09-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1761119B1 (en) | Ceramic capacitor | |
KR20080076241A (en) | Printed circuit board having electronic component and method for manufacturing thereof | |
JP5369827B2 (en) | Electronic component built-in module | |
JP2016096339A (en) | Circuit board | |
KR20150138059A (en) | Wiring substrate | |
US8829361B2 (en) | Wiring board and mounting structure using the same | |
JP2017084886A (en) | Wiring board and mounting structure of semiconductor element using the same | |
JP7010727B2 (en) | Wiring board | |
JP7017995B2 (en) | Wiring board | |
JP7002321B2 (en) | Wiring board | |
CN108122856B (en) | Semiconductor element mounting substrate | |
JP2019176118A (en) | Wiring board | |
JP6969847B2 (en) | Wiring board | |
JP2020013917A (en) | Wiring board | |
JP6882069B2 (en) | Wiring board | |
JP7128098B2 (en) | wiring board | |
JP2015126153A (en) | Wiring board | |
JP5808055B2 (en) | Wiring board | |
US10512173B1 (en) | Wiring board | |
JP2017063153A (en) | Wiring board | |
JP2017045821A (en) | Semiconductor device mounted substrate | |
CN106998621B (en) | Wiring board | |
JP4508620B2 (en) | Wiring board | |
JP2019129249A (en) | Wiring board | |
JP2015103779A (en) | Wiring board |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200817 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210511 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210525 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210719 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20210830 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20211214 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220113 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7010727 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |