JP6993038B1

JP6993038B1 - 昇圧コンバータ回路のゼロクロス検出装置

Info

Publication number: JP6993038B1
Application number: JP2021136945A
Authority: JP
Inventors: 衍瀚曽; 添▲賢▼ 呉; 奕涵林; ▲偉▼▲堅▼ 陳; 敬慈楊; 志▲賢▼ 李
Original assignee: ▲広▼州大学
Priority date: 2020-12-29
Filing date: 2021-08-25
Publication date: 2022-01-13
Anticipated expiration: 2041-08-25
Also published as: CN112737335B; CN112737335A; JP2022104784A

Abstract

【課題】昇圧コンバータ回路のゼロクロス検出装置を提供する。【解決手段】昇圧コンバータ回路において、ゼロクロス検出装置は、逆電流誘導モジュールと、デューティ比変調モジュールと、出力安定化キャリブレーションモジュールとを含む。逆電流誘導モジュールは、ハイサイドパワースイッチング管の両端の電圧を検出して第１の比較結果を取得し、その結果に基づいて４ビット制御信号を出力する。デューティ比変調モジュールは、４ビット制御信号に基づいて、昇圧コンバータ回路の逆電流の大きさのデューティ比に合う制御信号を生成する。出力安定化キャリブレーションモジュールは、昇圧コンバータ回路の出力電圧と基準電圧とを比較して第２の比較結果を取得し、その結果に基づいて昇圧コンバータ回路の出力電圧を予め定められた電圧値に安定化させる。【選択図】図２

Description

本発明は、集積回路の技術分野に関し、特に昇圧コンバータ回路のゼロクロス検出装置に関する。

昇圧ＤＣーＤＣコンバータ回路が様々なウェアラブル電子製品に広く使用されるにつれて、モノのインターネットセンサでは、ＤＣーＤＣ昇圧コンバータ回路は、低消費電力・高効率の動作モードで動作することが多く求められており、その要求に応じて、昇圧コンバータ回路に対する新たな制御手段が提案され、ゼロクロス検出（ＺＣＳ）は、低消費電力・高効率のニーズに合わせる昇圧コンバータ回路の制御方式であり、この技術は、昇圧コンバータ回路のハイサイドパワースイッチング管の両端電圧を検出することで逆電流の有無を判断し、逆電流の有無または逆電流の大きさを検出することで対応するハイサイドパワースイッチング管の制御信号を発生し、さらにハイサイドパワースイッチング管の導通または同一の周期内の導通時間の長さを決定することによって、回路の高効率化と低消費電力化を確保する。

従来のゼロクロス検出回路は、消費電力が高く、動作電圧と動作周波数に対する要求が高く、集積面積が広く、不安定であるなどの欠点がある。

本発明は、従来の技術に存在する技術課題の一つを解決することを目的とする。このため、本発明は、昇圧コンバータ回路のゼロクロス検出装置を提案している。

本発明で用いられる技術的手段として、
本発明は、昇圧コンバータ回路のゼロクロス検出装置を含み、前記昇圧コンバータ回路が直流電源、誘導コイル、ハイサイドパワースイッチング管、ローサイドパワースイッチング管、第１のコンデンサ、第１の抵抗、第２の抵抗及び第３の抵抗を含み、前記直流電源の第１の端が前記誘導コイルを介して前記ハイサイドパワースイッチング管の第１の端と接続され、前記直流電源の第１の端が前記誘導コイルを介して前記ローサイドパワースイッチング管の第１の端と接続され、前記ローサイドパワースイッチング管の第２の端が前記直流電源の第２の端と接続され、前記ハイサイドパワースイッチング管の第２の端が前記第１のコンデンサの第１の端、前記第１の抵抗の第１の端、前記第２の抵抗の第１の端とそれぞれ接続され、前記第２の抵抗の第２の端が前記第３の抵抗の第１の端と接続され、前記第１のコンデンサの第２の端、前記第１の抵抗の第２の端及び前記第３の抵抗の第２の端が何れも前記直流電源の第２の端と接続され、
前記ゼロクロス検出装置は、逆電流誘導モジュールと、デューティ比変調モジュールと、出力安定化キャリブレーションモジュールとを含み、前記デューティ比変調モジュールと前記出力安定化キャリブレーションモジュールが何れも前記逆電流誘導モジュールと接続され、
前記逆電流誘導モジュールが、前記ハイサイドパワースイッチング管の両端の電圧を誘導し比較し、第１の比較結果を取得するとともに、第１の比較結果に基づいて４ビット制御信号を出力するために用いられ、
前記デューティ比変調モジュールが、前記４ビット制御信号に基づいて、前記昇圧コンバータ回路の逆電流の大きさのデューティ比に合う制御信号を生成するために用いられ、
前記出力安定化キャリブレーションモジュールが、前記昇圧コンバータ回路の出力電圧と基準電圧とを比較し、第２の比較結果を取得するとともに、第２の比較結果に基づいて前記昇圧コンバータ回路の出力電圧を安定した予め定められた電圧値にキャリブレーションするために用いられる。

さらに、前記逆電流誘導モジュールは、何れも前記出力安定化キャリブレーションモジュールと接続される第１のダイナミックコンパレータとデッドタイム発生回路を含み、
前記第１のダイナミックコンパレータが、誘導した前記ハイサイドパワースイッチング管の両端の電圧を比較するとともに、第１の比較結果を取得するために用いられ、
前記デッドタイム発生回路が、前記出力安定化キャリブレーションモジュールから発される第１のクロック信号を受信するとともに、前記第１のクロック信号に基づいて第２のクロック信号を発生するために用いられる。

さらに、前記第１のダイナミックコンパレータの同相入力端が前記ハイサイドパワースイッチング管の第１の端と接続され、前記第１のダイナミックコンパレータの反転入力端が前記ハイサイドパワースイッチング管の第２の端と接続される。

さらに、前記逆電流誘導モジュールは、前記第１のダイナミックコンパレータと接続されるカウンタをさらに含み、
前記カウンタが前記第１の比較結果を処理して前記４ビット制御信号を取得するために用いられる。

さらに、前記出力安定化キャリブレーションモジュールは、出力端が前記デッドタイム発生回路の第１の端と接続され、同相入力端に基準電圧が外付けられ、反転入力端に前記昇圧コンバータ回路の出力電圧を印加する第２のダイナミックコンパレータを含み、
前記第２のダイナミックコンパレータは、前記昇圧コンバータ回路の出力電圧を基準電圧と比較し、第２の比較結果を取得するために用いられる。

さらに、前記デューティ比変調モジュールは、前記逆電流誘導モジュールから出力される４ビット制御信号を受け入れる４つのスイッチング管を含むＮＭＯＳ管を含む。

さらに、デューティ比変調モジュールは、第１のＰＭＯＳ管、第２のＰＭＯＳ管、第３のＰＭＯＳ管、第４のＰＭＯＳ管、第５のＰＭＯＳ管、第６のＰＭＯＳ管、第７のＰＭＯＳ管、第８のＰＭＯＳ管及び第２のコンデンサをさらに含み、前記ＮＭＯＳ管は、第１のＮＭＯＳ管と、第２のＮＭＯＳ管と、それぞれ第１のスイッチング管、第２のスイッチング管、第３のスイッチング管及び第４のスイッチング管である４つのスイッチング管と、を含み、前記第１のＰＭＯＳ管のゲート、前記第２のＰＭＯＳ管のゲート、前記第３のＰＭＯＳ管のゲート、前記第４のＰＭＯＳ管のゲート、前記第５のＰＭＯＳ管のゲート及び前記第６のＰＭＯＳ管のゲートは、互いに接続され、前記第１のＰＭＯＳ管のソース、前記第２のＰＭＯＳ管のソース、前記第３のＰＭＯＳ管のソース、前記第４のＰＭＯＳ管のソース、前記第５のＰＭＯＳ管のソース、前記第６のＰＭＯＳ管のソース、前記第７のＰＭＯＳ管のソース及び第８のＰＭＯＳ管のソースは、何れも電源と接続され、前記第１のＰＭＯＳ管のゲートは、前記第１のＰＭＯＳ管のドレインと接続され、前記第１のＰＭＯＳ管のゲートと前記第１のＰＭＯＳ管のドレインとの接続箇所に基準電流を流し、前記第７のＰＭＯＳ管のゲートと前記第１のＮＭＯＳ管のゲートは、何れも前記第２のコンデンサの第１の端と接続され、前記第２のコンデンサの第２の端が接地し、前記第１のＮＭＯＳ管のソースと前記第２のＮＭＯＳ管のソースは、何れも接地し、前記第２のＮＭＯＳ管のゲートは、前記第８のＰＭＯＳ管のゲートと接続され、前記第２のＮＭＯＳ管のドレインと前記第８のＰＭＯＳ管のドレインは、共に前記第７のＰＭＯＳ管のドレイン及び前記第１のＮＭＯＳ管のドレインと接続され、前記第１のスイッチング管のドレインは、前記第３のＰＭＯＳ管のドレインと接続され、前記第２のスイッチング管のドレインは、前記第４のＰＭＯＳ管のドレインと接続され、前記第３のスイッチング管のドレインは、前記第５のＰＭＯＳ管のドレインと接続され、前記第４のスイッチング管のドレインは、前記第６のＰＭＯＳ管のドレインと接続され、前記第１のスイッチング管のソース、前記第２のスイッチング管のソース、前記第３のスイッチング管のソース及び前記第４のスイッチング管のソースは、共に接続されるとともに前記第２のコンデンサの第１の端と接続され、前記第１のスイッチング管のゲート、前記第２のスイッチング管のゲート、前記第３のスイッチング管のゲート及び前記第４のスイッチング管のゲートは、前記逆電流誘導モジュールから出力される４ビット制御信号を受け入れる。

さらに、前記第７のＰＭＯＳ管と前記第１のＮＭＯＳ管は、第１のインバータを構成し、前記第７のＰＭＯＳ管のドレインは、前記第１のＮＭＯＳ管のドレインと連なり前記第１のインバータの出力を構成する。

さらに、前記第８のＰＭＯＳ管と前記第２のＮＭＯＳ管は、第２のインバータを構成し、前記第８のＰＭＯＳ管のドレインは、前記第２のＮＭＯＳ管のドレインと連なり前記第２のインバータの出力を構成する。

さらに、前記デューティ比変調モジュールは、４つの前記スイッチング管のオン・オフを制御することで、前記第２のコンデンサの充電時間を制御する。

本発明の有益な効果として、
(１)本発明では、出力安定化キャリブレーションモジュールを用いて、装置がゼロクロス検出機能を実現すると同時に、昇圧コンバータ回路の出力電圧を予め定められた電圧値に維持しキャリブレーションし、昇圧コンバータ回路の出力電圧の安定性を確保することができ、
(２)本発明では、逆電流誘導モジュール、デューティ比変調モジュール及び出力安定化キャリブレーションモジュールの組合せを用いて、検出装置の作動中の安定性を高めると同時に、検出装置の使用可能範囲を広げ、検出装置の適用度を確保する。

本発明の追加的な態様と利点は以下の説明の中で一部が示され、一部が以下の説明から明らかになるか、または、本発明を実践することによって理解される。

本発明の上記および／または追加的な態様および利点は、以下の図面を参照して実施例の説明において明らかになり、理解されやすくなる。ここに、

本発明の実施例に記載の昇圧コンバータ回路の本体構成図である。本発明の実施例に記載のゼロクロス検出装置の構成模式図である。

以下、本発明の実施例について詳細に説明するが、上記実施例の例示を図面に示し、ここに、始終に同一または類似の符号は、同一または類似の要素或いは同一または類似の機能を有する要素を示す。以下に添付図面を参照して説明される実施例は、例示的なものであり、本発明を説明するためのものに過ぎず、本発明を制限するものとは理解できない。

本発明の説明において、下記のことについて理解される必要があり、即ち、方位に関する記載の場合、例えば、上、下、前、後、左、右などの方位または位置関係は、図面に基づいて示される方位または位置関係であり、単に本発明の説明を容易にし、記載を簡素化にするためのものであり、示される装置または素子が特定の方位を有し、特定の方位で構成され、操作されなければならないことを示したり示唆したりするものではなく、本発明を限定するものと理解されてはならない。

本発明の説明において、いくつかの意味は、１つまたは複数であり、複数の意味は、２つ以上であり、よりも大きい、よりも小さい、超えるなどは、当該数を含まないと理解され、以上、以下、以内などは、当該数を含むと理解される。第１の、第２のが記載されている場合に、構成要件を区別することを目的とするものに過ぎず、相対的な重要性を示したり暗示したり、または、示される構成要件の数を暗黙的に示したり、示される構成要件の優先関係を暗黙的に示したりするとは理解できない。

本発明の説明において、設置、取付、接続などの用語は、特に明示的な限定がない限り、広義的に理解されるべきであり、当業者は、技術的手段の具体的な内容を参照して、本発明における上記の用語の具体的な意味を合理的に決定することができる。

以下、添付図面を参照して、本願の実施例についてさらに説明する。

図１を参照し、まず、昇圧コンバータ回路の本体構成を説明し、前記昇圧コンバータ回路が直流電源、誘導コイル、ハイサイドパワースイッチング管、ローサイドパワースイッチング管、第１のコンデンサ、第１の抵抗、第２の抵抗及び第３の抵抗を含み、前記直流電源の第１の端が前記誘導コイルを介して前記ハイサイドパワースイッチング管の第１の端と接続され、前記直流電源の第１の端が前記誘導コイルを介して前記ローサイドパワースイッチング管の第１の端と接続され、前記ローサイドパワースイッチング管の第２の端が前記直流電源の第２の端と接続され、前記ハイサイドパワースイッチング管の第２の端が前記第１のコンデンサの第１の端、前記第１の抵抗の第１の端、前記第２の抵抗の第１の端とそれぞれ接続され、前記第２の抵抗の第２の端が前記第３の抵抗の第１の端と接続され、前記第１のコンデンサの第２の端、前記第１の抵抗の第２の端及び前記第３の抵抗の第２の端が何れも前記直流電源の第２の端と接続され、前記検出装置が逆電流誘導モジュール、デューティ比変調モジュール及び出力安定化キャリブレーションモジュールを含み、前記デューティ比変調モジュールと前記出力安定化キャリブレーションモジュールが何れも前記逆電流誘導モジュールと接続される。

図２を参照し、本発明の実施例は、昇圧コンバータ回路のゼロクロス検出装置を提供し、逆電流誘導モジュールと、デューティ比変調モジュールと、出力安定化キャリブレーションモジュールとを含み、前記デューティ比変調モジュールと前記出力安定化キャリブレーションモジュールが何れも前記逆電流誘導モジュールと接続され、
前記逆電流誘導モジュールが、前記ハイサイドパワースイッチング管の両端の電圧を誘導し比較し、第１の比較結果を取得するとともに、第１の比較結果に基づいて４ビット制御信号を出力するために用いられ、
前記デューティ比変調モジュールが、前記４ビット制御信号に基づいて、前記昇圧コンバータ回路の逆電流の大きさのデューティ比に合う制御信号を生成するために用いられ、
前記出力安定化キャリブレーションモジュールが、前記昇圧コンバータ回路の出力電圧と基準電圧とを比較し、第２の比較結果を取得するとともに、第２の比較結果に基づいて前記昇圧コンバータ回路の出力電圧を安定した予め定められた電圧値にキャリブレーションするために用いられる。

具体的には、前記逆電流誘導モジュールは、何れも前記出力安定化キャリブレーションモジュールと接続される第１のダイナミックコンパレータとデッドタイム発生回路を含み、
前記第１のダイナミックコンパレータが、誘導した前記ハイサイドパワースイッチング管の両端の電圧を比較するとともに、第１の比較結果を取得するために用いられ、
前記デッドタイム発生回路が、前記出力安定化キャリブレーションモジュールから発される第１のクロック信号を受信するとともに、前記第１のクロック信号に基づいて第２のクロック信号を発生するために用いられる。

具体的には、前記第１のダイナミックコンパレータの同相入力端が前記ハイサイドパワースイッチング管の第１の端と接続され、前記第１のダイナミックコンパレータの反転入力端が前記ハイサイドパワースイッチング管の第２の端と接続される。

具体的には、前記逆電流誘導モジュールは、前記第１のダイナミックコンパレータと接続されるカウンタをさらに含み、
前記カウンタが前記第１の比較結果を処理して前記４ビット制御信号を取得するために用いられる。

本実施例では、前記逆電流誘導モジュールは、誘導した昇圧コンバータ回路のハイサイドパワースイッチング管の左端の電圧と右端の出力電圧とを比較し、第１の比較結果を取得して第１の比較結果を生成した後で、カウンタで処理すると同時に、逆電流誘導モジュールは、デッドタイム発生回路を用いて、正確な４ビット制御信号を発生するのを確保できる。本実施例では、逆電流誘導モジュールから出力される４ビット制御信号は、それぞれＹ_０、Ｙ_１、Ｙ_２、Ｙ_３で示される。

具体的には、本実施例では、前記出力安定化キャリブレーションモジュールは、出力端が前記デッドタイム発生回路の第１の端と接続され、同相入力端に基準電圧が外付けられ、反転入力端に前記昇圧コンバータ回路の出力電圧を印加する第２のダイナミックコンパレータを含み、
前記第２のダイナミックコンパレータは、前記昇圧コンバータ回路の出力電圧を基準電圧と比較し、第２の比較結果を取得するために用いられる。

本実施例では、前記出力安定化キャリブレーションモジュールは、フィードバックネットワークから収集された昇圧コンバータ回路のフィードバック電圧と基準電圧とを比較し、第２の比較結果を取得するとともに、第２の比較結果を逆電流誘導モジュールのクロック信号として、検出装置がゼロクロス検出功能を実現すると同時に、昇圧コンバータ回路の出力電圧を予め定められた電圧値に維持しキャリブレーションするのを確保し、昇圧コンバータ回路の出力電圧の安定性を確保するために用いられる。

具体的には、本実施例では、前記デューティ比変調モジュールは、前記逆電流誘導モジュールから出力される４ビット制御信号を受け入れる４つのスイッチング管を含むＮＭＯＳ管を含む。

具体的には、デューティ比変調モジュールは、第１のＰＭＯＳ管、第２のＰＭＯＳ管、第３のＰＭＯＳ管、第４のＰＭＯＳ管、第５のＰＭＯＳ管、第６のＰＭＯＳ管、第７のＰＭＯＳ管、第８のＰＭＯＳ管及び第２のコンデンサをさらに含み、前記ＮＭＯＳ管は、第１のＮＭＯＳ管と、第２のＮＭＯＳ管と、それぞれ第１のスイッチング管、第２のスイッチング管、第３のスイッチング管及び第４のスイッチング管である４つのスイッチング管と、を含み、前記第１のＰＭＯＳ管のゲート、前記第２のＰＭＯＳ管のゲート、前記第３のＰＭＯＳ管のゲート、前記第４のＰＭＯＳ管のゲート、前記第５のＰＭＯＳ管のゲート及び前記第６のＰＭＯＳ管のゲートは、互いに接続され、前記第１のＰＭＯＳ管のソース、前記第２のＰＭＯＳ管のソース、前記第３のＰＭＯＳ管のソース、前記第４のＰＭＯＳ管のソース、前記第５のＰＭＯＳ管のソース、前記第６のＰＭＯＳ管のソース、前記第７のＰＭＯＳ管のソース及び第８のＰＭＯＳ管のソースは、何れも電源と接続され、前記第１のＰＭＯＳ管のゲートは、前記第１のＰＭＯＳ管のドレインと接続され、前記第１のＰＭＯＳ管のゲートと前記第１のＰＭＯＳ管のドレインとの接続箇所に基準電流を流し、前記第７のＰＭＯＳ管のゲートと前記第１のＮＭＯＳ管のゲートは、何れも前記第２のコンデンサの第１の端と接続され、前記第２のコンデンサの第２の端が接地し、前記第１のＮＭＯＳ管のソースと前記第２のＮＭＯＳ管のソースは、何れも接地し、前記第２のＮＭＯＳ管のゲートは、前記第８のＰＭＯＳ管のゲートと接続され、前記第２のＮＭＯＳ管のドレインと前記第８のＰＭＯＳ管のドレインは、共に前記第７のＰＭＯＳ管のドレイン及び前記第１のＮＭＯＳ管のドレインと接続され、前記第１のスイッチング管のドレインは、前記第３のＰＭＯＳ管のドレインと接続され、前記第２のスイッチング管のドレインは、前記第４のＰＭＯＳ管のドレインと接続され、前記第３のスイッチング管のドレインは、前記第５のＰＭＯＳ管のドレインと接続され、前記第４のスイッチング管のドレインは、前記第６のＰＭＯＳ管のドレインと接続され、前記第１のスイッチング管のソース、前記第２のスイッチング管のソース、前記第３のスイッチング管のソース及び前記第４のスイッチング管のソースは、共に接続されるとともに前記第２のコンデンサの第１の端と接続され、前記第１のスイッチング管のゲート、前記第２のスイッチング管のゲート、前記第３のスイッチング管のゲート及び前記第４のスイッチング管のゲートは、前記逆電流誘導モジュールから出力される４ビット制御信号を受け入れる。

具体的には、前記第７のＰＭＯＳ管と前記第１のＮＭＯＳ管は、第１のインバータを構成し、前記第７のＰＭＯＳ管のドレインは、前記第１のＮＭＯＳ管のドレインと連なり前記第１のインバータの出力を構成する。

具体的には、前記第８のＰＭＯＳ管と前記第２のＮＭＯＳ管は、第２のインバータを構成し、前記第８のＰＭＯＳ管のドレインは、前記第２のＮＭＯＳ管のドレインと連なり前記第２のインバータの出力を構成する。

具体的には、前記デューティ比変調モジュールは、４つの前記スイッチング管のオン・オフを制御することで、前記第２のコンデンサの充電時間を制御する。

本実施例では、前記デューティ比変調モジュールは、逆電流誘導モジュールからの４ビット制御信号を受信するとともに、４ビット制御信号を４本の異なる電流の電流分岐路スイッチに作用し、電流分岐路のオン・オフを変更することで、第２のコンデンサがインバータ閾値電圧に到達する時間を変更し、最終的に回路の逆電流の大きさのデューティ比に合う制御信号を生成する。

本実施例では、前記デューティ比変調モジュールは、それぞれ図２におけるＰＭ０、ＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４、ＰＭ５、ＰＭ７、ＰＭ８に対応する第１のＰＭＯＳ管、第２のＰＭＯＳ管、第３のＰＭＯＳ管、第４のＰＭＯＳ管、第５のＰＭＯＳ管、第６のＰＭＯＳ管、第７のＰＭＯＳ管、第８のＰＭＯＳ管と、それぞれ図２におけるＹ０、Ｙ１、Ｙ２、Ｙ３に対応する、それぞれ第１のスイッチング管、第２のスイッチング管、第３のスイッチング管及び第４のスイッチング管である４つの前記スイッチング管と、を含み、該箇所のＹ０、Ｙ１、Ｙ２、Ｙ３は、逆電流誘導モジュールから出力される４ビット制御信号であるスイッチング管Ｙ０オン制御信号Ｙ_０Ｙ_０、Ｙ_１、Ｙ_２、Ｙ_３と一々と対応し、スイッチング管Ｙ０オン制御信号Ｙ_０、スイッチング管Ｙ１オン制御信号Ｙ_１、スイッチング管Ｙ２オン制御信号Ｙ_２、スイッチング管Ｙ３オン制御信号Ｙ_３を示し、第１のＮＭＯＳ管と第２のＮＭＯＳ管は、それぞれ図２におけるＮＭＯ、ＮＭ１に対応し、第２のコンデンサは、図２におけるコンデンサＣ_１に対応する。

同時に、本実施例では、前記デューティ比変調モジュールには、充電周期ごとにコンデンサＣ_１がゼロ電位で昇圧を開始するように単安定化回路もさらに導入されている。

本実施例に記載のゼロクロス検出装置の主な動作フローは以下の通りである。

(１)装置では、出力安定化キャリブレーションモジュールは、昇圧コンバータ回路ローサイドパワースイッチング管制御信号をクロック制御信号とし、まず、回路は、フィードバックネットワークから収集された昇圧コンバータ回路のフィードバック電圧及び基準電圧を受けるとともに、昇圧コンバータ回路のフィードバック電圧と基準電圧とを比較し、もし昇圧コンバータ回路のフィードバック電圧が予め定められた電圧値に到達していない場合、このときに、出力安定化キャリブレーションモジュール出力信号は、Ｎ管制御信号であり、下位回路の正常な動作を確保し、昇圧コンバータ回路のフィードバック電圧が予め定められた電圧値よりも高い場合、このときに、出力安定化キャリブレーションモジュールは、ローレベルを出力し続け、ゼロクロス検出装置全体の動作を停止することによって、ハイサイドパワースイッチング管をオフにするように昇圧コンバータ回路を制御すし、昇圧コンバータ回路がさらに昇圧するのを防止する。

(２)出力安定化キャリブレーションモジュールは、正常に制御信号を出力し、即ち、昇圧コンバータ回路は、依然として昇圧段階にあるとき、このときに、逆誘導電流モジュールは、正常に昇圧コンバータ回路のハイサイドパワースイッチング管の左右両端の電圧を比較し、仮にハイサイドパワースイッチング管の右の電圧が左の電圧よりも高いとし、即ち、昇圧コンバータ回路の出力電圧がハイサイドパワースイッチング管のドレイン電圧よりも高いとし、このときに、第１のダイナミックコンパレータの同相出力端からハイレベルを出力し、反相出力端からローレベルを出力し、ここに、同相出力端は、カウンタのウントダアップイネーブル端に作用し、反相出力端は、カウンタのカウントダウンイネーブル端に作用するため、この場合に、出力安定化キャリブレーションモジュールは、カウントアップを起動し、４ビット制御信号は、カウントアップを開始し、制御信号を発生する。

(３)制御信号は、異なる電流の４経路の電流ミラーに作用し、ここに、電流と制御信号との関係の式は、Ｉ_ＣＨ＝Ｉ_ＲＦＥ+Ｙ_０×(２Ｉ_ＲＥＦ)+Ｙ_１×(４Ｉ_ＲＥＦ)+Ｙ２×(８Ｉ_ＲＥＦ)+Ｙ_３×(１６Ｉ_ＲＥＦ)(式１)であり、式１において、Ｉ_ＲＥＦは、デューティ比変調モジュールに流れる基準電流であり、Ｉ_ＣＨは、最終的にコンデンサに対する充電電流である。上記の式によりわかるように、異なる制御信号の制御で、デューティ比変調モジュールは、異なる電流を発生し、昇圧コンバータ回路に逆電流が存在する場合、このときに、逆電流誘導モジュールは、累積的な４ビット制御信号を発生し、このときに、デューティ比変調モジュールで発生されるコンデンサ充電電流も伴って増加し、充電し始めるときに、充電コンデンサは、ゼロ電位にあり、このときに、充電コンデンサにより記憶される電圧と充電電流との関係は

（式２）である。式２に基づいて、仮に回路インバータ反転閾値電圧をＶ_ＴＨとし、このときに、コンデンサが閾値電圧まで充電する時間を、

（式３）に示すことができ、デューティ比変調モジュールにおけるコンデンサは、ゼロ電位からインバータ閾値電圧に到達するとき、このときに、回路は、２段のインバータを経て最終的にローレベルを出力し、このときに、昇圧コンバータ回路のハイサイドパワースイッチング管は、オン状態にあり、このときの時間は、有効時間と称され、このときに、仮にローサイドパワースイッチング管の制御信号が立ち下がりから次の立ち上がりまでの時間をＴとするため、昇圧コンバータ回路のハイサイドパワースイッチング管の有効時間比は、

（式４）と示されてもよい。逆電流誘導モジュールのカウント制御信号の絶えず増大するにつれて、デューティ比変調モジュールのコンデンサ充電電流も絶えずに増大し、このときに、昇圧コンバータ回路のハイサイドパワースイッチング管の有効時間もますます短くなり、検出装置は、ハイサイドパワースイッチング管のオン時間を減少することによって、逆電流の大きさを減少し、最終的にはゼロクロス検出変調機能を実現する。

本発明の実施例に記載の昇圧コンバータ回路のゼロクロス検出装置は、以下の技術効果を有する。即ち、
本発明の実施例は、逆電流誘導モジュールと、デューティ比変調モジュールと、出力安定化キャリブレーションモジュールと、を含む昇圧コンバータ回路のゼロクロス検出装置を提供し、前記の出力安定化キャリブレーションモジュールは、装置がゼロクロス検出機能を実現するのを確保すると同時に、昇圧コンバータ回路から安定した電圧を出力するのを確保でき、前記の逆電流誘導モジュールは、昇圧コンバータ回路ハイサイドパワースイッチング管の左右両端の電圧を誘導しながら正確に比較し、比較結果が生成された後でカウンタを運用して処理してから、対応する４ビット制御信号を発生するために用いられ、前記デューティ比変調モジュールは、逆電流誘導モジュールからの４ビット制御信号を受信するとともに、４ビット制御信号を４本の異なる電流の電流分岐路スイッチに作用し、電流分岐路のオン・オフを変更することで、充電コンデンサがインバータ閾値電圧に到達する時間を変更し、最終的に回路の逆電流の大きさのデューティ比に合う制御信号を生成し、本発明は、低消費電力、高い安定性、高い回路使用性という利点がある。

上記は、図面を参照して本発明の実施例を詳しく説明するが、本発明は、上記の実施例に限らず、当業者の身につける知識範囲内で、さらに本発明の主旨を逸脱しない前提で、様々に変形することができる。

Claims

昇圧コンバータ回路が直流電源、誘導コイル、ハイサイドパワースイッチング管、ローサイドパワースイッチング管、第１のコンデンサ、第１の抵抗、第２の抵抗及び第３の抵抗を含み、前記直流電源の第１の端が前記誘導コイルを介して前記ハイサイドパワースイッチング管の第１の端と接続され、前記直流電源の第１の端が前記誘導コイルを介して前記ローサイドパワースイッチング管の第１の端と接続され、前記ローサイドパワースイッチング管の第２の端が前記直流電源の第２の端と接続され、前記ハイサイドパワースイッチング管の第２の端が前記第１のコンデンサの第１の端、前記第１の抵抗の第１の端、前記第２の抵抗の第１の端とそれぞれ接続され、前記第２の抵抗の第２の端が前記第３の抵抗の第１の端と接続され、前記第１のコンデンサの第２の端、前記第１の抵抗の第２の端及び前記第３の抵抗の第２の端が何れも前記直流電源の第２の端と接続される昇圧コンバータ回路のゼロクロス検出装置において、
前記ゼロクロス検出装置は、
逆電流誘導モジュールと、デューティ比変調モジュールと、出力安定化キャリブレーションモジュールとを含み、前記デューティ比変調モジュールと前記出力安定化キャリブレーションモジュールが何れも前記逆電流誘導モジュールと接続され、
前記逆電流誘導モジュールが、前記ハイサイドパワースイッチング管の両端の電圧を誘導し比較し、第１の比較結果を取得するとともに、第１の比較結果に基づいて４ビット制御信号を出力するために用いられ、
前記デューティ比変調モジュールが、前記４ビット制御信号に基づいて、前記昇圧コンバータ回路の逆電流の大きさのデューティ比に合う制御信号を生成するために用いられ、
前記出力安定化キャリブレーションモジュールが、前記昇圧コンバータ回路の出力電圧と基準電圧とを比較し、第２の比較結果を取得するとともに、第２の比較結果に基づいて前記昇圧コンバータ回路の出力電圧を安定した予め定められた電圧値にキャリブレーションするために用いられる、
ことを特徴とする昇圧コンバータ回路のゼロクロス検出装置。
前記逆電流誘導モジュールは、何れも前記出力安定化キャリブレーションモジュールと接続される第１のダイナミックコンパレータとデッドタイム発生回路を含み、
前記第１のダイナミックコンパレータが、誘導した前記ハイサイドパワースイッチング管の両端の電圧を比較するとともに、第１の比較結果を取得するために用いられ、
前記デッドタイム発生回路が、前記出力安定化キャリブレーションモジュールから発される第１のクロック信号を受信するとともに、前記第１のクロック信号に基づいて第２のクロック信号を発生するために用いられる、
ことを特徴とする請求項１に記載の昇圧コンバータ回路のゼロクロス検出装置。
前記第１のダイナミックコンパレータの同相入力端が前記ハイサイドパワースイッチング管の第１の端と接続され、前記第１のダイナミックコンパレータの反転入力端が前記ハイサイドパワースイッチング管の第２の端と接続される、
ことを特徴とする請求項２に記載の昇圧コンバータ回路のゼロクロス検出装置。
前記逆電流誘導モジュールは、前記第１のダイナミックコンパレータと接続されるカウンタをさらに含み、
前記カウンタが、前記第１の比較結果を処理して前記４ビット制御信号を取得するために用いられる、
ことを特徴とする請求項２に記載の昇圧コンバータ回路のゼロクロス検出装置。
前記出力安定化キャリブレーションモジュールは、出力端が前記デッドタイム発生回路の第１の端と接続され、同相入力端に基準電圧が外付けられ、反転入力端に前記昇圧コンバータ回路の出力電圧を印加する第２のダイナミックコンパレータを含み、
前記第２のダイナミックコンパレータは、前記昇圧コンバータ回路の出力電圧を基準電圧と比較し、第２の比較結果を取得するために用いられる、
ことを特徴とする請求項２に記載の昇圧コンバータ回路のゼロクロス検出装置。
前記デューティ比変調モジュールは、前記逆電流誘導モジュールから出力される４ビット制御信号を受け入れる４つのスイッチング管を含むＮＭＯＳ管を含む、
ことを特徴とする請求項１～５の何れか１項に記載の昇圧コンバータ回路のゼロクロス検出装置。
デューティ比変調モジュールは、第１のＰＭＯＳ管、第２のＰＭＯＳ管、第３のＰＭＯＳ管、第４のＰＭＯＳ管、第５のＰＭＯＳ管、第６のＰＭＯＳ管、第７のＰＭＯＳ管、第８のＰＭＯＳ管及び第２のコンデンサをさらに含み、前記ＮＭＯＳ管は、第１のＮＭＯＳ管と、第２のＮＭＯＳ管と、それぞれ第１のスイッチング管、第２のスイッチング管、第３のスイッチング管及び第４のスイッチング管である４つのスイッチング管と、を含み、前記第１のＰＭＯＳ管のゲート、前記第２のＰＭＯＳ管のゲート、前記第３のＰＭＯＳ管のゲート、前記第４のＰＭＯＳ管のゲート、前記第５のＰＭＯＳ管のゲート及び前記第６のＰＭＯＳ管のゲートは、互いに接続され、前記第１のＰＭＯＳ管のソース、前記第２のＰＭＯＳ管のソース、前記第３のＰＭＯＳ管のソース、前記第４のＰＭＯＳ管のソース、前記第５のＰＭＯＳ管のソース、前記第６のＰＭＯＳ管のソース、前記第７のＰＭＯＳ管のソース及び第８のＰＭＯＳ管のソースは、何れも電源と接続され、前記第１のＰＭＯＳ管のゲートは、前記第１のＰＭＯＳ管のドレインと接続され、前記第１のＰＭＯＳ管のゲートと前記第１のＰＭＯＳ管のドレインとの接続箇所に基準電流を流し、前記第７のＰＭＯＳ管のゲートと前記第１のＮＭＯＳ管のゲートは、何れも前記第２のコンデンサの第１の端と接続され、前記第２のコンデンサの第２の端が接地し、前記第１のＮＭＯＳ管のソースと前記第２のＮＭＯＳ管のソースは、何れも接地し、前記第２のＮＭＯＳ管のゲートは、前記第８のＰＭＯＳ管のゲートと接続され、前記第２のＮＭＯＳ管のドレインと前記第８のＰＭＯＳ管のドレインは、共に前記第７のＰＭＯＳ管のドレイン及び前記第１のＮＭＯＳ管のドレインと接続され、前記第１のスイッチング管のドレインは、前記第３のＰＭＯＳ管のドレインと接続され、前記第２のスイッチング管のドレインは、前記第４のＰＭＯＳ管のドレインと接続され、前記第３のスイッチング管のドレインは、前記第５のＰＭＯＳ管のドレインと接続され、前記第４のスイッチング管のドレインは、前記第６のＰＭＯＳ管のドレインと接続され、前記第１のスイッチング管のソース、前記第２のスイッチング管のソース、前記第３のスイッチング管のソース及び前記第４のスイッチング管のソースは、共に接続されるとともに前記第２のコンデンサの第１の端と接続され、前記第１のスイッチング管のゲート、前記第２のスイッチング管のゲート、前記第３のスイッチング管のゲート及び前記第４のスイッチング管のゲートは、前記逆電流誘導モジュールから出力される４ビット制御信号を受け入れる、
ことを特徴とする請求項６に記載の昇圧コンバータ回路のゼロクロス検出装置。
前記第７のＰＭＯＳ管と前記第１のＮＭＯＳ管は、第１のインバータを構成し、前記第７のＰＭＯＳ管のドレインは、前記第１のＮＭＯＳ管のドレインと連なり前記第１のインバータの出力を構成する、
ことを特徴とする請求項７に記載の昇圧コンバータ回路のゼロクロス検出装置。
前記第８のＰＭＯＳ管と前記第２のＮＭＯＳ管は、第２のインバータを構成し、前記第８のＰＭＯＳ管のドレインは、前記第２のＮＭＯＳ管のドレインと連なり前記第２のインバータの出力を構成する、
ことを特徴とする請求項７に記載の昇圧コンバータ回路のゼロクロス検出装置。
前記デューティ比変調モジュールは、４つの前記スイッチング管のオン・オフを制御することで、前記第２のコンデンサの充電時間を制御する、
ことを特徴とする請求項７に記載の昇圧コンバータ回路のゼロクロス検出装置。