JP6971941B2 - Semiconductor device - Google Patents

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Description

本発明の実施形態は、概して半導体装置に関する。 Embodiments of the present invention generally relate to semiconductor devices.

逆流防止機能を備えたドライバ回路が知られている。 A driver circuit having a backflow prevention function is known.

特開２００９−２９０９８６号公報Japanese Unexamined Patent Publication No. 2009-290986

動作信頼性を向上できる半導体装置を提供する。 Provided is a semiconductor device capable of improving operation reliability.

一実施形態による半導体装置は、第１トランジスタと第２トランジスタとを含む出力回路と、検出回路と、制御回路とを含む。第１トランジスタは電流経路の一端が出力ノードに接続され、第２トランジスタも電流経路の一端が出力ノードに接続されている。出力回路は出力ノードから電圧を出力する。検出回路は出力回路の出力電圧を検出する。制御回路は検出回路の結果に基づいて第１トランジスタ及び第２トランジスタのバックゲート電位を制御する。制御回路は出力回路の出力電圧が第１電圧を超えた場合に第１トランジスタのバックゲートを出力ノードと電気的に接続し、出力回路の出力電圧が第２電圧を下回った場合に第２トランジスタのバックゲートを出力ノードと電気的に接続する。制御回路は、第５乃至第１０トランジスタを含む。第５トランジスタは、第１トランジスタのバックゲート及び第３トランジスタのバックゲートを出力ノードと電気的に接続又は非接続とする。第６トランジスタは、第１トランジスタのバックゲート及び第３トランジスタのバックゲートに第１電圧を印加可能である。第７トランジスタは、第２トランジスタのバックゲート及び第４トランジスタのバックゲートを出力ノードと電気的に接続又は非接続とする。第８トランジスタは、第２トランジスタのバックゲート及び第４トランジスタのバックゲートに第２電圧を印加可能である。第９トランジスタは、第１トランジスタと第３トランジスタとの接続ノードを第１トランジスタのバックゲート及び第３トランジスタのバックゲートと電気的に接続または非接続とする。第１０トランジスタは、第２トランジスタと第４トランジスタとの接続ノードを第２トランジスタのバックゲート及び第４トランジスタのバックゲートと電気的に接続または非接続とする。出力電圧が第１電圧から第２電圧までの範囲に含まれている場合、第３トランジスタ、第４トランジスタ、第６トランジスタ、及び第８トランジスタはオン状態となり、第５トランジスタ及び第７トランジスタはオフ状態となる。出力電圧が第１電圧を超えている場合、第５トランジスタ及び第８トランジスタはオン状態となり、第３トランジスタ、第４トランジスタ、第６トランジスタ、及び第７トランジスタはオフ状態となる。出力電圧が第２電圧を下回っている場合、第６トランジスタ及び第７トランジスタはオン状態となり、第３トランジスタ、第４トランジスタ、第５トランジスタ、及び第８トランジスタはオフ状態となる。出力電圧が第１電圧から第２電圧までの範囲に含まれている場合、第９トランジスタ及び第１０トランジスタはオフ状態となる。出力電圧が第１電圧を超えている場合、第９トランジスタはオン状態となり、第１０トランジスタはオフ状態となる。出力電圧が第２電圧を下回っている場合、第１０トランジスタはオン状態となり、第９トランジスタはオフ状態となる。 The semiconductor device according to one embodiment includes an output circuit including a first transistor and a second transistor, a detection circuit, and a control circuit. One end of the current path of the first transistor is connected to the output node, and one end of the current path of the second transistor is also connected to the output node. The output circuit outputs a voltage from the output node. The detection circuit detects the output voltage of the output circuit. The control circuit controls the back gate potentials of the first transistor and the second transistor based on the result of the detection circuit. The control circuit electrically connects the back gate of the first transistor to the output node when the output voltage of the output circuit exceeds the first voltage, and the second transistor when the output voltage of the output circuit falls below the second voltage. Electrically connect the backgate of the to the output node. The control circuit includes fifth to tenth transistors. The fifth transistor electrically connects or disconnects the back gate of the first transistor and the back gate of the third transistor to the output node. The sixth transistor can apply a first voltage to the back gate of the first transistor and the back gate of the third transistor. The seventh transistor electrically connects or disconnects the back gate of the second transistor and the back gate of the fourth transistor to the output node. The eighth transistor can apply a second voltage to the back gate of the second transistor and the back gate of the fourth transistor. The ninth transistor electrically connects or disconnects the connection node between the first transistor and the third transistor to the back gate of the first transistor and the back gate of the third transistor. The tenth transistor electrically connects or disconnects the connection node between the second transistor and the fourth transistor to the back gate of the second transistor and the back gate of the fourth transistor. When the output voltage is included in the range from the first voltage to the second voltage, the third transistor, the fourth transistor, the sixth transistor, and the eighth transistor are turned on, and the fifth transistor and the seventh transistor are turned off. It becomes a state. When the output voltage exceeds the first voltage, the fifth transistor and the eighth transistor are turned on, and the third transistor, the fourth transistor, the sixth transistor, and the seventh transistor are turned off. When the output voltage is lower than the second voltage, the sixth transistor and the seventh transistor are turned on, and the third transistor, the fourth transistor, the fifth transistor, and the eighth transistor are turned off. When the output voltage is included in the range from the first voltage to the second voltage, the ninth transistor and the tenth transistor are turned off. When the output voltage exceeds the first voltage, the ninth transistor is turned on and the tenth transistor is turned off. When the output voltage is lower than the second voltage, the tenth transistor is turned on and the ninth transistor is turned off.

一実施形態に係るドライバ回路の回路図。A circuit diagram of a driver circuit according to an embodiment. 一実施形態に係るドライバ回路の回路図。A circuit diagram of a driver circuit according to an embodiment. 一実施形態に係るドライバ回路の回路図。A circuit diagram of a driver circuit according to an embodiment. 一実施形態に係るドライバ回路の回路図。A circuit diagram of a driver circuit according to an embodiment. 一実施形態の比較例に係るドライバ回路の回路図。A circuit diagram of a driver circuit according to a comparative example of one embodiment. 一実施形態の変形例に係る差動ドライバ回路のブロック図。The block diagram of the differential driver circuit which concerns on the modification of one Embodiment. 一実施形態の変形例に係る検出回路の回路図。A circuit diagram of a detection circuit according to a modified example of the embodiment.

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。また、ある実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。 The embodiments are described below with reference to the drawings. In the following description, components having substantially the same function and configuration are designated by the same reference numerals, and repeated description may be omitted. Also, all descriptions of one embodiment also apply as descriptions of another embodiment, unless explicitly or explicitly excluded.

各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態は限定されない。 It is not essential that each functional block be distinguished as in the example below. For example, some functions may be executed by a functional block different from the exemplary functional block. Further, the exemplary functional block may be subdivided into finer functional subblocks. The embodiment is not limited depending on which functional block is specified.

本明細書及び特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。 As used herein and in the claims, one element is "connected" to another second element via an element in which the first element becomes conductive directly, constantly or selectively. Includes being connected to the second element.

１．構成について
始めに、一実施形態に係る半導体装置の構成について、逆流防止機能を備えたドライバ回路を例に挙げて説明する。図１は、一実施形態に係るドライバ回路を示している。 1. 1. Configuration First, the configuration of the semiconductor device according to the embodiment will be described by taking a driver circuit having a backflow prevention function as an example. FIG. 1 shows a driver circuit according to an embodiment.

図示するようにドライバ回路１は、出力回路１１、第１スイッチ１２、第２スイッチ１３、第１バックゲート制御回路１４、第２バックゲート制御回路１５、検出回路１６、及びロジック回路１７を備えている。ドライバ回路１は、例えば１つの半導体チップ上に集積形成される。ドライバ回路１は、外部と接続可能なターミナルＴ１、Ｔ２、Ｔ３、及びＴ４を有する。ターミナルＴ１には、ドライバ回路１の電源電圧ＶＤＤが印加される。ターミナルＴ３及びＴ４には、例えば外部から入力信号ＤＩＰ及びＤＩＮが入力される。入力信号ＤＩＰ及びＤＩＮは、例えば論理“Ｈ”レベルと論理“Ｌ”レベルの２つの論理レベルを取り得るデジタル信号である。ターミナルＴ２は、入力信号ＤＩＰ及びＤＩＮに基づく信号を出力する。すなわち、ターミナルＴ１はドライバ回路１の電源端子であり、ターミナルＴ２は出力端子であり、ターミナルＴ３及びＴ４は入力端子である。 As shown in the figure, the driver circuit 1 includes an output circuit 11, a first switch 12, a second switch 13, a first backgate control circuit 14, a second backgate control circuit 15, a detection circuit 16, and a logic circuit 17. There is. The driver circuit 1 is integrated and formed on, for example, one semiconductor chip. The driver circuit 1 has terminals T1, T2, T3, and T4 that can be connected to the outside. The power supply voltage VDD of the driver circuit 1 is applied to the terminal T1. Input signals DIP and DIN are input to the terminals T3 and T4 from the outside, for example. The input signals DIP and DIN are digital signals that can take two logic levels, for example, a logic "H" level and a logic "L" level. The terminal T2 outputs a signal based on the input signals DIP and DIN. That is, the terminal T1 is a power supply terminal of the driver circuit 1, the terminal T2 is an output terminal, and the terminals T3 and T4 are input terminals.

出力回路１１は、ターミナルＴ３及びＴ４に入力された入力信号ＤＩＰ及びＤＩＮに基づいて、ノードＮ２に“Ｈ”レベル又は“Ｌ”レベルの信号を出力する。すなわち出力回路１１は、例えばｐ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるトランジスタ２０と、例えばｎ型のＭＯＳＦＥＴであるトランジスタ２１とを備えている。トランジスタ２０は電流経路の一端がノードＮ３に接続され、他端がノードＮ２に接続され、バックゲートがノードＮ４に接続され、ゲートがターミナルＴ３に接続されている。トランジスタ２１は電流経路の一端がノードＮ５に接続され、他端がノードＮ２に接続され、バックゲートがノードＮ６に接続され、ゲートがターミナルＴ４に接続されている。 The output circuit 11 outputs an “H” level or “L” level signal to the node N2 based on the input signals DIP and DIN input to the terminals T3 and T4. That is, the output circuit 11 includes, for example, a transistor 20 which is a p-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and a transistor 21 which is, for example, an n-type MOSFET. One end of the current path of the transistor 20 is connected to the node N3, the other end is connected to the node N2, the back gate is connected to the node N4, and the gate is connected to the terminal T3. One end of the current path of the transistor 21 is connected to the node N5, the other end is connected to the node N2, the back gate is connected to the node N6, and the gate is connected to the terminal T4.

上記構成において、トランジスタ２０がオン状態となることでノードＮ２がノードＮ３に電気的に接続され、トランジスタ２１がオン状態となることでノードＮ２がノードＮ５に電気的に接続される。そしてノードＮ２の信号が、出力回路１１の出力信号（電圧ＶＯＵＴ）としてターミナルＴ２から外部に出力される。 In the above configuration, when the transistor 20 is turned on, the node N2 is electrically connected to the node N3, and when the transistor 21 is turned on, the node N2 is electrically connected to the node N5. Then, the signal of the node N2 is output from the terminal T2 to the outside as an output signal (voltage VOUT) of the output circuit 11.

一般的にＭＯＳＦＥＴは、電流経路の一端及び他端とバックゲートとの間に、寄生ダイオードを備えている。例えばｐ型のＭＯＳＦＥＴであるトランジスタ２０は、寄生ダイオード４０ａ及び４０ｂを備えている。寄生ダイオード４０ａのアノードはノードＮ２に接続され、カソードはノードＮ４に接続されている。寄生ダイオード４０ｂのアノードはノードＮ３に接続され、カソードはノードＮ４に接続されている。トランジスタ２０以外のｐ型のＭＯＳＦＥＴも、同様に寄生ダイオードを備えている。また、ｎ型のＭＯＳＦＥＴであるトランジスタ２１も、寄生ダイオード４０ｃ及び４０ｄを備えている。寄生ダイオード４０ｃのカソードはノードＮ２に接続され、アノードはノードＮ６に接続されている。寄生ダイオード４０ｄのカソードはノードＮ５に接続され、アノードはノードＮ６に接続されている。トランジスタ２１以外のｎ型のＭＯＳＦＥＴも、同様に寄生ダイオードを備えている。 Generally, MOSFETs include a parasitic diode between one end and the other end of the current path and the backgate. For example, the transistor 20 which is a p-type MOSFET includes parasitic diodes 40a and 40b. The anode of the parasitic diode 40a is connected to the node N2 and the cathode is connected to the node N4. The anode of the parasitic diode 40b is connected to node N3 and the cathode is connected to node N4. P-type MOSFETs other than the transistor 20 also have a parasitic diode. Further, the transistor 21 which is an n-type MOSFET also includes the parasitic diodes 40c and 40d. The cathode of the parasitic diode 40c is connected to node N2 and the anode is connected to node N6. The cathode of the parasitic diode 40d is connected to node N5 and the anode is connected to node N6. N-type MOSFETs other than the transistor 21 also include a parasitic diode.

第１スイッチ１２は、ノードＮ１とノードＮ３との間を電気的に接続又は非接続とする。すなわち第１スイッチ１２は、例えばｐ型のＭＯＳＦＥＴであるトランジスタ２２を備えている。トランジスタ２２は、電流経路の一端がノードＮ１に接続され、他端がノードＮ３に接続され、バックゲートがノードＮ４に接続され、ゲートがノードＮ１１に接続されている。そして第１スイッチ１２は、ノードＮ１１が“Ｌ”レベルとなることでトランジスタ２２がオン状態となり、ノードＮ１とノードＮ３との間を電気的に接続する。他方でノードＮ１１が“Ｈ”レベルとなることでトランジスタ２２がオフ状態となり、ノードＮ１とノードＮ３との間は電気的に非接続とされる。 The first switch 12 electrically connects or disconnects between the node N1 and the node N3. That is, the first switch 12 includes, for example, a transistor 22 which is a p-type MOSFET. In the transistor 22, one end of the current path is connected to the node N1, the other end is connected to the node N3, the back gate is connected to the node N4, and the gate is connected to the node N11. Then, in the first switch 12, the transistor 22 is turned on when the node N11 becomes the “L” level, and the node N1 and the node N3 are electrically connected to each other. On the other hand, when the node N11 becomes "H" level, the transistor 22 is turned off, and the node N1 and the node N3 are electrically disconnected.

第２スイッチ１３は、ノードＮ５と接地電位ＧＮＤとの間を電気的に接続又は非接続とする。すなわち第２スイッチ１３は、例えばｎ型のＭＯＳＦＥＴであるトランジスタ２３を備えている。トランジスタ２３は、電流経路の一端がノードＮ５に接続され、他端が接地され、バックゲートがノードＮ６に接続され、ゲートがノードＮ１２に接続されている。そして第２スイッチ１３は、ノードＮ１２が“Ｈ”レベルとなることでトランジスタ２３がオン状態となり、ノードＮ５と接地電位ＧＮＤとの間を電気的に接続する。他方でノードＮ１２が“Ｌ”レベルとなることでトランジスタ２３がオフ状態となり、ノードＮ５と接地電位ＧＮＤとの間は電気的に非接続とされる。 The second switch 13 electrically connects or disconnects between the node N5 and the ground potential GND. That is, the second switch 13 includes, for example, a transistor 23 which is an n-type MOSFET. One end of the current path of the transistor 23 is connected to the node N5, the other end is grounded, the back gate is connected to the node N6, and the gate is connected to the node N12. Then, in the second switch 13, the transistor 23 is turned on when the node N12 becomes the “H” level, and the node N5 and the ground potential GND are electrically connected. On the other hand, when the node N12 becomes the “L” level, the transistor 23 is turned off, and the node N5 and the ground potential GND are electrically disconnected.

第１バックゲート制御回路１４は、トランジスタ２０及び２２のバックゲート電位を制御する。すなわち第１バックゲート制御回路１４は、例えばｐ型のＭＯＳＦＥＴであるトランジスタ２４と、例えばｎ型のＭＯＳＦＥＴであるトランジスタ２５と２６とを備えている。 The first backgate control circuit 14 controls the backgate potentials of the transistors 20 and 22. That is, the first backgate control circuit 14 includes, for example, a transistor 24 which is a p-type MOSFET and transistors 25 and 26 which are, for example, an n-type MOSFET.

トランジスタ２４は、電流経路の一端がノードＮ２に接続され、他端がノードＮ４に接続され、バックゲートもノードＮ４に接続され、ゲートがノードＮ７に接続されている。トランジスタ２５は、電流経路の一端がノードＮ４に接続され、他端がノードＮ１に接続され、バックゲートが接地され、ゲートがノードＮ７に接続されている。トランジスタ２６は、電流経路の一端がノードＮ４に接続され、他端がノードＮ３に接続され、バックゲートが接地され、ゲートがノードＮ８に接続されている。 In the transistor 24, one end of the current path is connected to the node N2, the other end is connected to the node N4, the back gate is also connected to the node N4, and the gate is connected to the node N7. One end of the current path of the transistor 25 is connected to the node N4, the other end is connected to the node N1, the back gate is grounded, and the gate is connected to the node N7. One end of the current path of the transistor 26 is connected to the node N4, the other end is connected to the node N3, the back gate is grounded, and the gate is connected to the node N8.

上記構成において、トランジスタ２４がオン状態とされると、ノードＮ２とノードＮ４との間が電気的に接続される。その結果、トランジスタ２０及び２２のバックゲートに電圧ＶＯＵＴが印加される。他方で、トランジスタ２５がオン状態とされると、ノードＮ１とノードＮ４との間が電気的に接続される。その結果、トランジスタ２０及び２２のバックゲートに電源電圧ＶＤＤが印加される。また、トランジスタ２６がオン状態とされると、ノードＮ３とノードＮ４との間が電気的に接続される。 In the above configuration, when the transistor 24 is turned on, the node N2 and the node N4 are electrically connected to each other. As a result, the voltage VOUT is applied to the back gates of the transistors 20 and 22. On the other hand, when the transistor 25 is turned on, the node N1 and the node N4 are electrically connected. As a result, the power supply voltage VDD is applied to the back gates of the transistors 20 and 22. Further, when the transistor 26 is turned on, the node N3 and the node N4 are electrically connected to each other.

第２バックゲート制御回路１５は、トランジスタ２１及び２３のバックゲート電位を制御する。すなわち第２バックゲート制御回路１５は、例えばｎ型のＭＯＳＦＥＴであるトランジスタ２７と、例えばｐ型のＭＯＳＦＥＴであるトランジスタ２８と２９とを備えている。 The second backgate control circuit 15 controls the backgate potentials of the transistors 21 and 23. That is, the second backgate control circuit 15 includes, for example, a transistor 27 which is an n-type MOSFET and transistors 28 and 29 which are, for example, p-type MOSFETs.

トランジスタ２７は、電流経路の一端がノードＮ２に接続され、他端がノードＮ６に接続され、バックゲートもノードＮ６に接続され、ゲートがノードＮ１０に接続されている。トランジスタ２８は、電流経路の一端がノードＮ６に接続され、他端が接地され、バックゲートに電源電圧ＶＤＤが印加され、ゲートがノードＮ１０に接続されている。トランジスタ２９は、電流経路の一端がノードＮ６に接続され、他端がノードＮ５に接続され、バックゲートに電源電圧ＶＤＤが印加され、ゲートがノードＮ９に接続されている。 In the transistor 27, one end of the current path is connected to the node N2, the other end is connected to the node N6, the back gate is also connected to the node N6, and the gate is connected to the node N10. One end of the current path of the transistor 28 is connected to the node N6, the other end is grounded, a power supply voltage VDD is applied to the back gate, and the gate is connected to the node N10. In the transistor 29, one end of the current path is connected to the node N6, the other end is connected to the node N5, the power supply voltage VDD is applied to the back gate, and the gate is connected to the node N9.

上記構成において、トランジスタ２７がオン状態とされると、ノードＮ２とノードＮ６との間が電気的に接続される。その結果、トランジスタ２１及び２３のバックゲートに電圧ＶＯＵＴが印加される。他方で、トランジスタ２８がオン状態とされると、ノードＮ６と接地電位ＧＮＤとの間が電気的に接続される。その結果、トランジスタ２１及び２３のバックゲートに接地電位ＧＮＤが印加される。また、トランジスタ２９がオン状態とされると、ノードＮ５とノードＮ６との間が電気的に接続される。 In the above configuration, when the transistor 27 is turned on, the node N2 and the node N6 are electrically connected. As a result, the voltage VOUT is applied to the back gates of the transistors 21 and 23. On the other hand, when the transistor 28 is turned on, the node N6 and the ground potential GND are electrically connected. As a result, the ground potential GND is applied to the back gates of the transistors 21 and 23. Further, when the transistor 29 is turned on, the node N5 and the node N6 are electrically connected to each other.

検出回路１６は、電圧ＶＯＵＴが電源電圧範囲を外れているかどうか、すなわち、電源電圧ＶＤＤよりも大きいか否か、及び接地電位ＧＮＤの電圧よりも低いか否かを検出する。すなわち検出回路１６は、コンパレータ３０及び３１を備えている。 The detection circuit 16 detects whether the voltage VOUT is out of the power supply voltage range, that is, whether it is larger than the power supply voltage VDD and whether it is lower than the voltage of the ground potential GND. That is, the detection circuit 16 includes comparators 30 and 31.

コンパレータ３０は、正側電源端子に電源電圧ＶＤＤが印加され、負側電源端子が接地され、非反転入力端子がノードＮ２に接続され、反転入力端子がノードＮ１と接続され、出力端子がインバータ３２の入力端子に接続されている。コンパレータ３１は、正側電源端子に電源電圧ＶＤＤが印加され、負側電源端子が接地され、非反転入力端子が接地され、反転入力端子がノードＮ２と接続され、出力端子がインバータ３４の入力端子に接続されている。 In the comparator 30, the power supply voltage VDD is applied to the positive power supply terminal, the negative power supply terminal is grounded, the non-inverting input terminal is connected to the node N2, the inverting input terminal is connected to the node N1, and the output terminal is the inverter 32. It is connected to the input terminal of. In the comparator 31, the power supply voltage VDD is applied to the positive power supply terminal, the negative power supply terminal is grounded, the non-inverting input terminal is grounded, the inverting input terminal is connected to the node N2, and the output terminal is the input terminal of the inverter 34. It is connected to the.

上記構成において、コンパレータ３０は、ノードＮ２の電圧ＶＯＵＴとノードＮ１の電源電圧ＶＤＤとを比較し、電圧ＶＯＵＴが電源電圧ＶＤＤより大きい場合は例えば“Ｈ”レベルを出力し、大きくなかった場合は例えば“Ｌ”レベルを出力する。コンパレータ３１は、ノードＮ２の電圧ＶＯＵＴと接地電位ＧＮＤとを比較し、電圧ＶＯＵＴが接地電位ＧＮＤよりも低い場合には例えば“Ｈ”レベルを出力し、低くなかった場合には例えば“Ｌ”レベルを出力する。 In the above configuration, the comparator 30 compares the voltage VOUT of the node N2 with the power supply voltage VDD of the node N1 and outputs, for example, an “H” level when the voltage VOUT is larger than the power supply voltage VDD, and when it is not large, for example. Output the "L" level. The comparator 31 compares the voltage VOUT of the node N2 with the ground potential GND, and outputs, for example, an “H” level when the voltage VOUT is lower than the ground potential GND, and outputs, for example, an “L” level when the voltage VOUT is not low. Is output.

ロジック回路１７は、検出回路１６の出力に基づいて、第１スイッチ１２、第２スイッチ１３、第１バックゲート制御回路１４、及び第２バックゲート制御回路１５の動作を制御する。すなわちロジック回路１７は、インバータ３２乃至３６及びＮＡＮＤゲート３７を備えている。 The logic circuit 17 controls the operations of the first switch 12, the second switch 13, the first backgate control circuit 14, and the second backgate control circuit 15 based on the output of the detection circuit 16. That is, the logic circuit 17 includes inverters 32 to 36 and a NAND gate 37.

インバータ３２は、正側電源端子に電源電圧ＶＤＤが印加され、負側電源端子が接地される。そしてインバータ３２は、コンパレータ３０の出力信号（論理“Ｈ”レベルまたは論理“Ｌ”レベル、これを以下では単に論理レベルと呼ぶ）を反転させ、その結果をノードＮ７（トランジスタ２４及び２５のゲート）に出力する。インバータ３３は、正側電源端子に電源電圧ＶＤＤが印加され、負側電源端子が接地される。そしてインバータ３３は、インバータ３２の出力信号を反転させ、その結果をノードＮ８（トランジスタ２６のゲート）に出力する。インバータ３４は、正側電源端子に電源電圧ＶＤＤが印加され、負側電源端子が接地される。そしてインバータ３４は、コンパレータ３１の出力信号を反転させ、その結果をノードＮ９（トランジスタ２９のゲート）に出力する。インバータ３５は、正側電源端子に電源電圧ＶＤＤが印加され、負側電源端子が接地される。そしてインバータ３５は、インバータ３４の出力信号を反転させ、その結果をノードＮ１０（トランジスタ２７及び２８のゲート）に出力する。ＮＡＮＤゲート３７は、正側電源端子に電源電圧ＶＤＤが印加され、負側電源端子が接地されている。そしてＮＡＮＤゲート３７は、ノードＮ７の論理レベルとノードＮ９の論理レベルとのＮＡＮＤ演算を実行し、その結果をノードＮ１１（トランジスタ２２のゲート）に出力する。インバータ３６は、正側電源端子に電源電圧ＶＤＤが印加され、負側電源端子が接地される。そしてインバータ３６は、ＮＡＮＤゲート３７の出力信号を反転させ、その結果をノードＮ１２（トランジスタ２３のゲート）に出力する。 In the inverter 32, the power supply voltage VDD is applied to the positive power supply terminal, and the negative power supply terminal is grounded. Then, the inverter 32 inverts the output signal of the comparator 30 (logical "H" level or logical "L" level, which is simply referred to as a logical level below), and the result is the node N7 (gate of the transistors 24 and 25). Output to. In the inverter 33, the power supply voltage VDD is applied to the positive power supply terminal, and the negative power supply terminal is grounded. Then, the inverter 33 inverts the output signal of the inverter 32 and outputs the result to the node N8 (the gate of the transistor 26). In the inverter 34, the power supply voltage VDD is applied to the positive power supply terminal, and the negative power supply terminal is grounded. Then, the inverter 34 inverts the output signal of the comparator 31 and outputs the result to the node N9 (gate of the transistor 29). In the inverter 35, the power supply voltage VDD is applied to the positive power supply terminal, and the negative power supply terminal is grounded. Then, the inverter 35 inverts the output signal of the inverter 34 and outputs the result to the node N10 (gate of the transistors 27 and 28). In the NAND gate 37, the power supply voltage VDD is applied to the positive power supply terminal, and the negative power supply terminal is grounded. Then, the NAND gate 37 executes a NAND operation between the logic level of the node N7 and the logic level of the node N9, and outputs the result to the node N11 (the gate of the transistor 22). In the inverter 36, the power supply voltage VDD is applied to the positive power supply terminal, and the negative power supply terminal is grounded. Then, the inverter 36 inverts the output signal of the NAND gate 37, and outputs the result to the node N12 (the gate of the transistor 23).

上記のようにロジック回路１７は、コンパレータ３０及び３１の出力に基づいて、第１スイッチ１２、第２スイッチ１３、第１バックゲート制御回路１４、及び第２バックゲート制御回路１５の各トランジスタのゲート電位を決定する。 As described above, the logic circuit 17 is based on the outputs of the comparators 30 and 31, and the gates of the transistors of the first switch 12, the second switch 13, the first backgate control circuit 14, and the second backgate control circuit 15. Determine the potential.

２．動作について
次に、ドライバ回路１の動作について説明する。以下では、電圧ＶＯＵＴの大きさに応じて３つのケースについて説明する。すなわち、
（１）ＧＮＤ≦ＶＯＵＴ≦ＶＤＤの場合
（２）ＶＤＤ＜ＶＯＵＴの場合
（３）ＶＯＵＴ＜ＧＮＤの場合
２．１ 上記（１）のケースについて
まず、電圧ＶＯＵＴが、接地電位ＧＮＤ以上且つ電源電圧ＶＤＤ以下の場合について、図２を用いて説明する。図２はドライバ回路の回路図であり、各ノードに論理レベル又は電圧を付記し、またオフ状態のトランジスタにはバツ印を付記している。 2. 2. Operation Next, the operation of the driver circuit 1 will be described. In the following, three cases will be described according to the magnitude of the voltage VOUT. That is,
(1) When GND ≤ VOUT ≤ VDD (2) When VDD <VOUT (3) When VOUT <GND 2.1 Regarding the case of (1) above First, the voltage VOUT is equal to or higher than the ground potential GND and the power supply voltage VDD. The following cases will be described with reference to FIG. FIG. 2 is a circuit diagram of a driver circuit, in which a logic level or voltage is added to each node, and a cross mark is added to a transistor in an off state.

本例ではＶＯＵＴ≦ＶＤＤであるから、検出回路１６のコンパレータ３０は例えば“Ｌ”レベルを出力する。また、ＶＯＵＴ≧ＧＮＤであるから、検出回路１６のコンパレータ３１は例えば“Ｌ”レベルを出力する。 Since VOUT ≦ VDD in this example, the comparator 30 of the detection circuit 16 outputs, for example, an “L” level. Further, since VOUT ≧ GND, the comparator 31 of the detection circuit 16 outputs, for example, an “L” level.

その結果、ノードＮ７には“Ｈ”レベルが与えられ、ノードＮ８には“Ｌ”レベルが与えられる。またノードＮ９には“Ｈ”レベルが与えられ、ノードＮ１０には“Ｌ”レベルが与えられる。その結果、ＮＡＮＤゲート３７における演算結果は“Ｌ”レベルとなり、ノードＮ１１には“Ｌ”レベルが与えられ、ノードＮ１２には“Ｈ”レベルが与えられる。 As a result, node N7 is given an "H" level and node N8 is given an "L" level. Further, the node N9 is given an "H" level, and the node N10 is given an "L" level. As a result, the operation result in the NAND gate 37 becomes the "L" level, the node N11 is given the "L" level, and the node N12 is given the "H" level.

その結果、第１バックゲート制御回路１４ではトランジスタ２４はオフ状態となり、トランジスタ２５はオン状態となる。すると、ノードＮ４はトランジスタ２５によりノードＮ１に電気的に接続される。この結果、トランジスタ２０及び２２のバックゲートにはノードＮ１から電源電圧ＶＤＤが転送される。なお、ノードＮ８の電位は“Ｌ”レベルであるから、トランジスタ２６はオフ状態となる。 As a result, in the first backgate control circuit 14, the transistor 24 is turned off and the transistor 25 is turned on. Then, the node N4 is electrically connected to the node N1 by the transistor 25. As a result, the power supply voltage VDD is transferred from the node N1 to the back gates of the transistors 20 and 22. Since the potential of the node N8 is at the “L” level, the transistor 26 is turned off.

第２バックゲート制御回路１５についても同様である。すなわち、トランジスタ２７はオフ状態となり、トランジスタ２８はオン状態となる。すると、ノードＮ６にはトランジスタ２８により接地電位が転送される。この結果、トランジスタ２１及び２３のバックゲートには接地電位が転送される。なお、ノードＮ９の電位は“Ｈ”レベルであるから、トランジスタ２９はオフ状態となる。 The same applies to the second back gate control circuit 15. That is, the transistor 27 is turned off and the transistor 28 is turned on. Then, the ground potential is transferred to the node N6 by the transistor 28. As a result, the ground potential is transferred to the back gates of the transistors 21 and 23. Since the potential of the node N9 is at the "H" level, the transistor 29 is turned off.

また第１スイッチ１２では、トランジスタ２２がオン状態となり、ノードＮ３にＶＤＤが転送される。同様に第２スイッチ１３では、トランジスタ２３がオン状態となり、ノードＮ５に接地電位ＧＮＤが転送される。 Further, in the first switch 12, the transistor 22 is turned on and VDD is transferred to the node N3. Similarly, in the second switch 13, the transistor 23 is turned on and the ground potential GND is transferred to the node N5.

このようにして、出力回路１１のトランジスタ２０のバックゲートと電流経路の一端（ソース）にはＶＤＤが印加され、出力回路１１のトランジスタ２１のバックゲートと電流経路の一端（ソース）には接地電位ＧＮＤが印加される。その結果、入力信号ＤＩＰ及びＤＩＮが“Ｈ”レベルのとき、トランジスタ２１がオン状態となり、トランジスタ２０がオフ状態となる。よって電圧ＶＯＵＴは“Ｌ”レベルとなる。他方で入力信号ＤＩＰ及びＤＩＮが“Ｌ”レベルのとき、トランジスタ２０がオン状態となり、トランジスタ２１がオフ状態となる。よって電圧ＶＯＵＴは“Ｈ”レベルとなる。 In this way, VDD is applied to the back gate of the transistor 20 of the output circuit 11 and one end (source) of the current path, and the ground potential is applied to the back gate of the transistor 21 of the output circuit 11 and one end (source) of the current path. GND is applied. As a result, when the input signals DIP and DIN are at the “H” level, the transistor 21 is turned on and the transistor 20 is turned off. Therefore, the voltage VOUT becomes the "L" level. On the other hand, when the input signals DIP and DIN are at the "L" level, the transistor 20 is turned on and the transistor 21 is turned off. Therefore, the voltage VOUT becomes the "H" level.

２．２ 上記（２）のケースについて
次に、電圧ＶＯＵＴが電源電圧ＶＤＤよりも大きい場合について、図３を用いて説明する。図３はドライバ回路の回路図であり、各ノードに論理レベル又は電圧を付記し、またオフ状態のトランジスタにはバツ印を付記している。 2.2 Regarding the case of (2) above Next, a case where the voltage VOUT is larger than the power supply voltage VDD will be described with reference to FIG. FIG. 3 is a circuit diagram of a driver circuit, in which a logic level or voltage is added to each node, and a cross mark is added to a transistor in an off state.

本例では、電圧ＶＯＵＴが電源電圧ＶＤＤよりも大きい。従ってコンパレータ３０は例えば“Ｈ”レベルを出力する。また、ＶＯＵＴ≧ＧＮＤであるから、コンパレータ３１は例えば“Ｌ”レベルを出力する。 In this example, the voltage VOUT is larger than the power supply voltage VDD. Therefore, the comparator 30 outputs, for example, an "H" level. Further, since VOUT ≧ GND, the comparator 31 outputs, for example, an “L” level.

この結果、ノードＮ７には“Ｌ”レベルが与えられ、ノードＮ８には“Ｈ”レベルが与えられる。また、ノードＮ９には“Ｈ”レベルが与えられ、ノードＮ１０には“Ｌ”レベルが与えられる。そのため、ＮＡＮＤゲート３７の演算結果は“Ｈ”レベルとなる。よって、ノードＮ１１には”Ｈ”レベルが与えられ、ノードＮ１２には“Ｌ”レベルが与えられる。 As a result, node N7 is given an "L" level and node N8 is given an "H" level. Further, the node N9 is given an "H" level, and the node N10 is given an "L" level. Therefore, the calculation result of the NAND gate 37 is at the “H” level. Therefore, the node N11 is given an "H" level and the node N12 is given an "L" level.

すると、第１バックゲート制御回路１４ではトランジスタ２４がオン状態となり、トランジスタ２５はオフ状態となる。すると、トランジスタ２０及び２２のバックゲートは、トランジスタ２４により、ノードＮ２に接続される。すなわち、これらのバックゲートには電圧ＶＯＵＴが印加される。また、トランジスタ２６がオン状態となり、ノードＮ３とノードＮ４が電気的に接続される。 Then, in the first backgate control circuit 14, the transistor 24 is turned on and the transistor 25 is turned off. Then, the back gates of the transistors 20 and 22 are connected to the node N2 by the transistor 24. That is, a voltage VOUT is applied to these back gates. Further, the transistor 26 is turned on, and the node N3 and the node N4 are electrically connected.

第２バックゲート制御回路１５については、上記２．１で説明した場合と同様である。すなわち、トランジスタ２７はオフ状態となり、トランジスタ２８はオン状態となる。すると、ノードＮ６にはトランジスタ２８により接地電位が転送される。この結果、トランジスタ２１及び２３のバックゲートには接地電位が転送される。なお、ノードＮ９の電位は“Ｈ”レベルであるから、トランジスタ２９はオフ状態となる。 The second backgate control circuit 15 is the same as the case described in 2.1 above. That is, the transistor 27 is turned off and the transistor 28 is turned on. Then, the ground potential is transferred to the node N6 by the transistor 28. As a result, the ground potential is transferred to the back gates of the transistors 21 and 23. Since the potential of the node N9 is at the "H" level, the transistor 29 is turned off.

また第１スイッチ１２ではトランジスタ２２がオフ状態となり、ノードＮ３はノードＮ１と電気的に非接続とされる。同様に第２スイッチ１３ではトランジスタ２３がオフ状態となり、ノードＮ５は接地電位ＧＮＤと電気的に非接続とされる。 Further, in the first switch 12, the transistor 22 is turned off, and the node N3 is electrically disconnected from the node N1. Similarly, in the second switch 13, the transistor 23 is turned off, and the node N5 is electrically disconnected from the ground potential GND.

このようにして、出力回路１１のトランジスタ２０のバックゲートと電流経路の一端と他端（ソースとドレイン）には、電圧ＶＯＵＴが印加される。また、第１スイッチ１２及び第２スイッチ１３はオフ状態となり、出力回路１１は電源電圧ＶＤＤ及び接地電位ＧＮＤに対して電気的に非接続とされる。その結果、入力信号ＤＩＰ及びＤＩＮの状態によらず、トランジスタ２１及び２２はオンしない。その結果、ノードＮ２は電源電圧ＶＤＤ及び接地電位ＧＮＤと電気的に非接続とされる。 In this way, the voltage VOUT is applied to the back gate of the transistor 20 of the output circuit 11 and one end and the other end (source and drain) of the current path. Further, the first switch 12 and the second switch 13 are turned off, and the output circuit 11 is electrically disconnected from the power supply voltage VDD and the ground potential GND. As a result, the transistors 21 and 22 are not turned on regardless of the states of the input signals DIP and DIN. As a result, the node N2 is electrically disconnected from the power supply voltage VDD and the ground potential GND.

２．３ 上記（３）のケースについて
次に、電圧ＶＯＵＴが接地電位ＧＮＤよりも低い場合について、図４を用いて説明する。図４はドライバ回路の回路図であり、各ノードに論理レベル又は電圧を付記し、またオフ状態のトランジスタにはバツ印を付記している。 2.3 Regarding the case of (3) above Next, a case where the voltage VOUT is lower than the ground potential GND will be described with reference to FIG. FIG. 4 is a circuit diagram of a driver circuit, in which a logic level or voltage is added to each node, and a cross mark is added to a transistor in an off state.

本例では電圧ＶＯＵＴが接地電位ＧＮＤよりも低い。従ってコンパレータ３１は例えば“Ｈ”レベルを出力する。また、本例ではＶＯＵＴ≦ＶＤＤであるから、コンパレータ３０は例えば“Ｌ”レベルを出力する。 In this example, the voltage VOUT is lower than the ground potential GND. Therefore, the comparator 31 outputs, for example, an "H" level. Further, since VOUT ≦ VDD in this example, the comparator 30 outputs, for example, an “L” level.

この結果、ノードＮ７には“Ｈ”レベルが与えられ、ノードＮ８には“Ｌ”レベルが与えられる。また、ノードＮ９には“Ｌ”レベルが与えられ、ノードＮ１０には“Ｈ”レベルが与えられる。そのため、ＮＡＮＤゲート３７の演算結果は“Ｈ”レベルとなる。よって、ノードＮ１１には“Ｈ”レベルが与えられ、ノードＮ１２には“Ｌ”レベルが与えられる。 As a result, node N7 is given an "H" level and node N8 is given an "L" level. Further, the node N9 is given an "L" level, and the node N10 is given an "H" level. Therefore, the calculation result of the NAND gate 37 is at the “H” level. Therefore, the node N11 is given an "H" level and the node N12 is given an "L" level.

すると、第２バックゲート制御回路１５では、トランジスタ２７がオン状態となり、トランジスタ２８はオフ状態となる。すると、トランジスタ２１及び２３のバックゲートは、トランジスタ２７により、ノードＮ２に接続される。すなわち、これらのバックゲートには電圧ＶＯＵＴが印可される。また、トランジスタ２９がオン状態となり、ノードＮ５とノードＮ６が電気的に接続される。 Then, in the second backgate control circuit 15, the transistor 27 is turned on and the transistor 28 is turned off. Then, the back gates of the transistors 21 and 23 are connected to the node N2 by the transistor 27. That is, a voltage VOUT is applied to these back gates. Further, the transistor 29 is turned on, and the node N5 and the node N6 are electrically connected.

第１バックゲート制御回路１４については、上記２．１で説明した場合と同様である。すなわち、トランジスタ２４はオフ状態となり、トランジスタ２５はオン状態となる。すると、ノードＮ４はトランジスタ２５によりノードＮ１に電気的に接続される。この結果、トランジスタ２０及び２２のバックゲートにはノードＮ１から電源電圧ＶＤＤが転送される。なお、ノードＮ８の電位は“Ｌ”レベルであるから、トランジスタ２６はオフ状態となる。 The first backgate control circuit 14 is the same as the case described in 2.1 above. That is, the transistor 24 is turned off and the transistor 25 is turned on. Then, the node N4 is electrically connected to the node N1 by the transistor 25. As a result, the power supply voltage VDD is transferred from the node N1 to the back gates of the transistors 20 and 22. Since the potential of the node N8 is at the “L” level, the transistor 26 is turned off.

第１スイッチ１２及び第２スイッチ１３については、上記２．２で説明した場合と同様、どちらもオフ状態となる。 Both the first switch 12 and the second switch 13 are in the off state as in the case described in 2.2 above.

このようにして、出力回路１１のトランジスタ２１のバックゲートと電流経路の一端と他端（ソースとドレイン）には、電圧ＶＯＵＴが印可される。また、第１スイッチ１２及び第２スイッチ１３はオフ状態となり、出力回路１１は電源電圧ＶＤＤ及び接地電位ＧＮＤに対して電気的に非接続とされる。その結果、入力信号ＤＩＰ及ＤＩＮの状態によらず、トランジスタ２１及び２２はオンしない。その結果、ノードＮ２は電源電圧ＶＤＤ及び接地電位ＧＮＤと電気的に非接続とされる。 In this way, the voltage VOUT is applied to the back gate of the transistor 21 of the output circuit 11 and one end and the other end (source and drain) of the current path. Further, the first switch 12 and the second switch 13 are turned off, and the output circuit 11 is electrically disconnected from the power supply voltage VDD and the ground potential GND. As a result, the transistors 21 and 22 are not turned on regardless of the states of the input signals DIP and DIN. As a result, the node N2 is electrically disconnected from the power supply voltage VDD and the ground potential GND.

３．本実施形態に係る効果
本実施形態によれば、半導体装置の動作信頼性を向上できる。本効果につき、以下説明する。 3. 3. Effects of the present embodiment According to the present embodiment, the operational reliability of the semiconductor device can be improved. This effect will be described below.

本実施形態によれば、電圧ＶＯＵＴが電源電圧範囲を外れた際に、出力端子から電流が逆流することを抑制できる。 According to this embodiment, when the voltage VOUT goes out of the power supply voltage range, it is possible to suppress the backflow of current from the output terminal.

本実施形態にかかる逆流防止機能を備えたドライバ回路であると、出力回路１１、第１スイッチ１２、第２スイッチ１３、第１バックゲート制御回路１４、第２バックゲート制御回路１５、検出回路１６、及びロジック回路１７を備えている。検出回路１６は電圧ＶＯＵＴが電源電圧範囲を外れていることを検出し、第１バックゲート制御回路１４、第２バックゲート制御回路１５、及びロジック回路１７は、検出結果に基づいて出力回路１１、第１スイッチ１２、及び第２スイッチ１３のバックゲートを制御する。さらに、第１スイッチ１２及び第２スイッチ１３は、検出回路１６の検出結果に基づいて、出力回路１１を電源電圧ＶＤＤ及び接地電位ＧＮＤと電気的に接続又は非接続とする。 In the driver circuit having the backflow prevention function according to the present embodiment, the output circuit 11, the first switch 12, the second switch 13, the first backgate control circuit 14, the second backgate control circuit 15, and the detection circuit 16 , And a logic circuit 17. The detection circuit 16 detects that the voltage VOUT is out of the power supply voltage range, and the first backgate control circuit 14, the second backgate control circuit 15, and the logic circuit 17 determine the output circuit 11 based on the detection result. It controls the back gates of the first switch 12 and the second switch 13. Further, the first switch 12 and the second switch 13 electrically connect or disconnect the output circuit 11 from the power supply voltage VDD and the ground potential GND based on the detection result of the detection circuit 16.

具体的には、上記２．２の項で述べたケース（ＶＤＤ＜ＶＯＵＴ）では、第１バックゲート制御回路１４によって、トランジスタ２０のバックゲートと電流経路の一端と他端（ソースとドレイン）には電圧ＶＯＵＴが印加される。また、第２バックゲート制御回路１５によって、トランジスタ２１のバックゲートに接地電位ＧＮＤが印加される。その結果、トランジスタ２０に寄生するダイオード両端に生じる電位差は、逆バイアス状態又は略同電位となり、ダイオードがオンすることを抑制できる。さらに、第１スイッチ１２及び第２スイッチ１３がオフ状態となることで、出力回路１１と電源電圧ＶＤＤ及び接地電位ＧＮＤとを電気的に非接続としている。加えて、トランジスタ２２のドレインとバックゲート（通常動作では電源電圧ＶＤＤ）間のダイオードを介し、電源電圧ＶＤＤに電流が流れる対策として、第１バックゲート制御回路１４によって、トランジスタ２２のバックゲートには電圧ＶＯＵＴが印加される。これらの制御により、出力端子から電流が逆流することを抑制できる。 Specifically, in the case described in the above section 2.2 (VDD <VOUT), the first backgate control circuit 14 is used to connect the backgate of the transistor 20 to one end and the other end (source and drain) of the current path. The voltage VOUT is applied to. Further, the ground potential GND is applied to the back gate of the transistor 21 by the second back gate control circuit 15. As a result, the potential difference generated at both ends of the diode parasitic on the transistor 20 becomes a reverse bias state or substantially the same potential, and the diode can be suppressed from being turned on. Further, when the first switch 12 and the second switch 13 are turned off, the output circuit 11, the power supply voltage VDD, and the ground potential GND are electrically disconnected from each other. In addition, as a measure against the current flowing through the power supply voltage VDD via the diode between the drain of the transistor 22 and the back gate (power supply voltage VDD in normal operation), the first back gate control circuit 14 is used to connect the back gate of the transistor 22 to the back gate of the transistor 22. The voltage VOUT is applied. By these controls, it is possible to suppress the backflow of current from the output terminal.

また２．３の項で述べたケース（ＶＯＵＴ＜ＧＮＤ）では、第１バックゲート制御回路１４によって、トランジスタ２０のバックゲートには電源電圧ＶＤＤが印加される。また、第２バックゲート制御回路１５によって、トランジスタ２１のバックゲートと電流経路の一端と他端（ソースとドレイン）には電圧ＶＯＵＴが印加される。その結果、トランジスタ２１に寄生するダイオード両端に生じる電位差は、逆バイアス状態又は略同電位となり、ダイオードがオンすることを抑制できる。さらに、第１スイッチ１２及び第２スイッチ１３がオフ状態となることで、出力回路１１と電源電圧ＶＤＤ及び接地電位ＧＮＤとを電気的に非接続としている。加えて、トランジスタ２３のドレインとバックゲート（通常動作では接地電位ＧＮＤ）間のダイオードを介し、接地電位ＧＮＤに電流が流れる対策として、第２バックゲート制御回路１５によって、トランジスタ２３のバックゲートには電圧ＶＯＵＴが印加される。これらの制御により、出力端子から電流が逆流することを抑制できる。 Further, in the case (VOUT <GND) described in the section 2.3, the power supply voltage VDD is applied to the back gate of the transistor 20 by the first back gate control circuit 14. Further, a voltage VOUT is applied to the back gate of the transistor 21 and one end and the other end (source and drain) of the current path by the second back gate control circuit 15. As a result, the potential difference generated at both ends of the diode parasitic on the transistor 21 becomes a reverse bias state or substantially the same potential, and the diode can be suppressed from being turned on. Further, when the first switch 12 and the second switch 13 are turned off, the output circuit 11, the power supply voltage VDD, and the ground potential GND are electrically disconnected from each other. In addition, as a measure against the flow of current to the ground potential GND via the diode between the drain of the transistor 23 and the back gate (ground potential GND in normal operation), the back gate of the transistor 23 is provided by the second back gate control circuit 15. The voltage VOUT is applied. By these controls, it is possible to suppress the backflow of current from the output terminal.

他方で、２．１の項で述べたケース（ＧＮＤ≦ＶＯＵＴ≦ＶＤＤ）では、第１バックゲート制御回路１４によって、トランジスタ２０及び２２のバックゲートには電源電圧ＶＤＤが印加される。また、第２バックゲート制御回路１５によって、トランジスタ２１及び２３のバックゲートには接地電位ＧＮＤが印加される。また、第１スイッチ１２及び第２スイッチ１３はオン状態となり、出力回路１１に電源電圧ＶＤＤ及び接地電位ＧＮＤを電気的に接続している。その結果、出力回路１１は入力信号ＤＩＰ及びＤＩＮに基づいて“Ｈ”レベル又は“Ｌ”レベルを出力する通常動作を実行できる。 On the other hand, in the case described in the section 2.1 (GND ≦ VOUT ≦ VDD), the power supply voltage VDD is applied to the back gates of the transistors 20 and 22 by the first back gate control circuit 14. Further, the ground potential GND is applied to the back gates of the transistors 21 and 23 by the second back gate control circuit 15. Further, the first switch 12 and the second switch 13 are turned on, and the power supply voltage VDD and the ground potential GND are electrically connected to the output circuit 11. As a result, the output circuit 11 can perform a normal operation of outputting an "H" level or an "L" level based on the input signals DIP and DIN.

このようにバックゲートを制御することで、電圧ＶＯＵＴが電源電圧範囲（０Ｖ〜ＶＤＤ）内の場合は、出力回路１１は入力信号ＤＩＰ及びＤＩＮに基づいて“Ｈ”レベル又は“Ｌ”レベルを出力することができる。これに対して、電圧ＶＯＵＴが電源電圧範囲を外れた場合には、トランジスタに寄生するダイオードがオンすることを抑制することで、出力端子から電流が逆流することを抑制できる。このように、電流が逆流することを抑制することで、電源電圧ＶＤＤ又は接地電位ＧＮＤに逆流電流による変動が生じることを抑制でき、動作信頼性を向上させることができる。 By controlling the back gate in this way, when the voltage VOUT is within the power supply voltage range (0V to VDD), the output circuit 11 outputs an "H" level or an "L" level based on the input signals DIP and DIN. can do. On the other hand, when the voltage VOUT is out of the power supply voltage range, it is possible to suppress the backflow of current from the output terminal by suppressing the diode parasitic on the transistor from turning on. By suppressing the backflow of the current in this way, it is possible to suppress the fluctuation of the power supply voltage VDD or the ground potential GND due to the backflow current, and it is possible to improve the operation reliability.

すなわち本実施形態によれば、図５のようにダイオード素子を信号経路（例えばトランジスタ５０のソースと電源電圧ＶＤＤとの間、及びトランジスタ５１のドレインと電圧ＶＯＵＴとの間など）へ直列に挿入することなく、逆流を抑制できる。ダイオード素子は一般的に整流素子として広く用いられているが、本願ではトランジスタのバックゲートに印加する電圧を切り替えることにより寄生ダイオードがオンすることによる逆流を抑制している。すなわち、ダイオードを信号経路へ直列に挿入し寄生ダイオードがオンした際の逆流を抑制する必要がない。その結果、ダイオードに順方向電圧を印加した際にアノードとカソードの間で生じる電位差によって、出力振幅が制限されることも抑制できる。すなわち、電源電圧範囲を十分に活用した広い出力が可能である。 That is, according to the present embodiment, as shown in FIG. 5, the diode element is inserted in series in the signal path (for example, between the source of the transistor 50 and the power supply voltage VDD, and between the drain of the transistor 51 and the voltage VOUT). Backflow can be suppressed without any problem. The diode element is generally widely used as a rectifying element, but in the present application, the backflow caused by turning on the parasitic diode is suppressed by switching the voltage applied to the back gate of the transistor. That is, it is not necessary to insert a diode in series into the signal path to suppress backflow when the parasitic diode is turned on. As a result, it is possible to suppress the limitation of the output amplitude due to the potential difference generated between the anode and the cathode when the forward voltage is applied to the diode. That is, a wide output that fully utilizes the power supply voltage range is possible.

さらに、図５では、出力端子から見てトランジスタの配置が電源電圧ＶＤＤ側、接地電位ＧＮＤ側で対称となっていないため、出力波形の対称性が悪い。本実施形態によれば、出力端子から見てトランジスタの配置が電源電圧ＶＤＤ側、接地電位ＧＮＤ側で対称となっており、出力波形の対称性にも優れている。 Further, in FIG. 5, since the arrangement of the transistors is not symmetric on the power supply voltage VDD side and the ground potential GND side when viewed from the output terminal, the symmetry of the output waveform is poor. According to this embodiment, the arrangement of the transistors is symmetric on the power supply voltage VDD side and the ground potential GND side when viewed from the output terminal, and the symmetry of the output waveform is also excellent.

４．変形例等
上記実施形態は、相補信号を出力する出力回路にも適用できる。図６はこのような例について示しており、上記実施形態で説明したドライバ回路を２つ組み合わせたものである。すなわち、信号ＯＵＴ１を出力するドライバ回路１−１と、信号ＯＵＴ１に対して相補な信号（逆相の信号）ＯＵＴ２を出力するドライバ回路１−２を備え、これらにより差動信号ドライバ回路１００が形成されている。ドライバ回路１−２に入力される制御信号は、例えばドライバ回路１−１に入力される入力信号ＤＩＰ及びＤＩＮを反転させたものであってもよい。また、差動信号ドライバ回路１００は、ＲＳ４８５規格やＲＳ４２２規格などの差動信号を利用した通信方式に適用してもよい。 4. Modifications and the like The above embodiment can also be applied to an output circuit that outputs a complementary signal. FIG. 6 shows such an example, and is a combination of two driver circuits described in the above embodiment. That is, a driver circuit 1-1 that outputs a signal OUT1 and a driver circuit 1-2 that outputs a signal (counter-phase signal) OUT2 complementary to the signal OUT1 are provided, whereby the differential signal driver circuit 100 is formed. Has been done. The control signal input to the driver circuit 1-2 may be, for example, an inverted input signal DIP and DIN input to the driver circuit 1-1. Further, the differential signal driver circuit 100 may be applied to a communication method using a differential signal such as RS485 standard or RS422 standard.

また、例えば検出回路１６は、その入力部に変換回路を備えてもよい。一例として、抵抗分圧による電位変換回路を備えた検出回路１６を図７に示す。比較したい電圧を、コンパレータの電源電圧範囲内に近づくように抵抗分圧によって変換している。抵抗素子４１の一端には電圧ＶＯＵＴが印加され、他端は抵抗素子４２の一端と接続され、抵抗素子４２の他端は接地されている。抵抗素子４１と抵抗素子４２との接続ノードは、コンパレータ３０の非反転入力端子に接続されている。抵抗素子４１及び４２によって電圧ＶＯＵＴが分圧され、電圧ＶＯＵＴよりも接地電位ＧＮＤに近い電圧が、コンパレータ３０の非反転入力端子に入力される。同様に、抵抗素子４３の一端には電源電圧ＶＤＤが印加され、他端は抵抗素子４４の一端と接続され、抵抗素子４４の他端は接地されている。抵抗素子４３と抵抗素子４４との接続ノードは、コンパレータ３０の反転入力端子に接続されている。抵抗素子４３及び４４によって電源電圧ＶＤＤが分圧され、電源電圧ＶＤＤよりも接地電位ＧＮＤに近い電圧が、コンパレータ３０の反転入力端子に入力される。これにより、コンパレータ３０の入力電圧範囲が限られていたとしても、比較を行うことができる電圧ＶＯＵＴの範囲が広まる。抵抗素子４５乃至４８による、電圧ＶＯＵＴおよび接地電位ＧＮＤの分圧も同様である。抵抗分圧を用いる場合、抵抗素子４１及び４２の抵抗値の比は、抵抗素子４３及び４４の抵抗値の比と等しいことが好ましい。同様に、抵抗素子４５及び４６の抵抗値の比は、抵抗素子４７及び４８の抵抗値の比と等しいことが好ましい。また、抵抗素子４１及び４２の抵抗値の合計値は、抵抗素子４５及び４６の抵抗値の合計値と等しいことが好ましい。ただし、電圧ＶＯＵＴと電源電圧ＶＤＤ又は接地電位ＧＮＤとの比較を行うことができれば、これらの条件に限定されない。 Further, for example, the detection circuit 16 may be provided with a conversion circuit at its input unit. As an example, FIG. 7 shows a detection circuit 16 provided with a potential conversion circuit based on resistance voltage division. The voltage to be compared is converted by the resistance voltage divider so as to approach the power supply voltage range of the comparator. A voltage VOUT is applied to one end of the resistance element 41, the other end is connected to one end of the resistance element 42, and the other end of the resistance element 42 is grounded. The connection node between the resistance element 41 and the resistance element 42 is connected to the non-inverting input terminal of the comparator 30. The voltage VOUT is divided by the resistance elements 41 and 42, and a voltage closer to the ground potential GND than the voltage VOUT is input to the non-inverting input terminal of the comparator 30. Similarly, a power supply voltage VDD is applied to one end of the resistance element 43, the other end is connected to one end of the resistance element 44, and the other end of the resistance element 44 is grounded. The connection node between the resistance element 43 and the resistance element 44 is connected to the inverting input terminal of the comparator 30. The power supply voltage VDD is divided by the resistance elements 43 and 44, and a voltage closer to the ground potential GND than the power supply voltage VDD is input to the inverting input terminal of the comparator 30. As a result, even if the input voltage range of the comparator 30 is limited, the range of the voltage VOUT that can be compared is widened. The same applies to the voltage division of the voltage VOUT and the ground potential GND by the resistance elements 45 to 48. When the resistance voltage divider is used, it is preferable that the ratio of the resistance values of the resistance elements 41 and 42 is equal to the ratio of the resistance values of the resistance elements 43 and 44. Similarly, the ratio of the resistance values of the resistance elements 45 and 46 is preferably equal to the ratio of the resistance values of the resistance elements 47 and 48. Further, it is preferable that the total value of the resistance values of the resistance elements 41 and 42 is equal to the total value of the resistance values of the resistance elements 45 and 46. However, if the voltage VOUT can be compared with the power supply voltage VDD or the ground potential GND, the present invention is not limited to these conditions.

また、検出回路１６は、電源電圧ＶＤＤ又は接地電位ＧＮＤと出力端子の電圧とを比較し判定することができれば、コンパレータに限らず種々の回路を用いて構成してもよい。加えて、ロジック回路１７は、検出回路１６の検出結果に基づいて各トランジスタのゲートを制御することが可能であれば、上記実施形態と異なるロジック回路で構成しても構わない。また、その他の回路に組み込まれても構わない。 Further, the detection circuit 16 may be configured by using various circuits, not limited to the comparator, as long as it can be determined by comparing the power supply voltage VDD or the ground potential GND with the voltage of the output terminal. In addition, the logic circuit 17 may be configured with a logic circuit different from the above embodiment as long as it is possible to control the gate of each transistor based on the detection result of the detection circuit 16. Further, it may be incorporated in other circuits.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although some embodiments of the present invention have been described, these embodiments are presented as examples and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other embodiments, and various omissions, replacements, and changes can be made without departing from the gist of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are also included in the scope of the invention described in the claims and the equivalent scope thereof.

１…ドライバ回路、１１…出力回路、１２…第１スイッチ、１３…第２スイッチ、１４…第１バックゲート制御回路、１５…第２バックゲート制御回路、１６…検出回路、１７…ロジック回路。 1 ... Driver circuit, 11 ... Output circuit, 12 ... 1st switch, 13 ... 2nd switch, 14 ... 1st backgate control circuit, 15 ... 2nd backgate control circuit, 16 ... Detection circuit, 17 ... Logic circuit.

Claims (6)

電流経路の一端が出力ノードに接続され、第１入力信号を受信する第１トランジスタと、電流経路の一端が前記出力ノードに接続され、第２入力信号を受信する第２トランジスタとを含み、前記第１入力信号と前記第２入力信号に基づく出力電圧を前記出力ノードから出力する出力回路と、
前記第１トランジスタに第１電圧を転送する第３トランジスタと、
前記第２トランジスタに第２電圧を転送する第４トランジスタと、
前記出力電圧を検出し、検出結果を出力する検出回路と、
前記検出結果に基づいて前記第１乃至第４トランジスタのバックゲート電位を制御する制御回路と
を具備し、前記制御回路は、前記出力電圧が前記第１電圧を超えた場合に前記第１トランジスタ及び第３トランジスタのバックゲートを前記出力ノードと電気的に接続し、前記出力電圧が前記第２電圧を下回った場合に前記第２トランジスタ及び第４トランジスタのバックゲートを前記出力ノードと電気的に接続し、
前記制御回路は、
前記第１トランジスタのバックゲート及び前記第３トランジスタのバックゲートを前記出力ノードと電気的に接続又は非接続とする第５トランジスタと、
前記第１トランジスタのバックゲート及び前記第３トランジスタのバックゲートに前記第１電圧を印加可能な第６トランジスタと、
前記第２トランジスタのバックゲート及び前記第４トランジスタのバックゲートを前記出力ノードと電気的に接続又は非接続とする第７トランジスタと、
前記第２トランジスタのバックゲート及び前記第４トランジスタのバックゲートに前記第２電圧を印加可能な第８トランジスタと、
前記第１トランジスタと前記第３トランジスタとの接続ノードを前記第１トランジスタのバックゲート及び前記第３トランジスタのバックゲートと電気的に接続または非接続とする第９トランジスタと、
前記第２トランジスタと前記第４トランジスタとの接続ノードを前記第２トランジスタのバックゲート及び前記第４トランジスタのバックゲートと電気的に接続または非接続とする第１０トランジスタと、
を備え、
前記出力電圧が前記第１電圧から前記第２電圧までの範囲に含まれている場合、前記第３トランジスタ、前記第４トランジスタ、前記第６トランジスタ、及び前記第８トランジスタはオン状態となり、前記第５トランジスタ及び前記第７トランジスタはオフ状態となり、
前記出力電圧が前記第１電圧を超えている場合、前記第５トランジスタ及び前記第８トランジスタはオン状態となり、前記第３トランジスタ、前記第４トランジスタ、前記第６トランジスタ、及び前記第７トランジスタはオフ状態となり、
前記出力電圧が前記第２電圧を下回っている場合、前記第６トランジスタ及び前記第７トランジスタはオン状態となり、前記第３トランジスタ、前記第４トランジスタ、前記第５トランジスタ、及び前記第８トランジスタはオフ状態となり、
前記出力電圧が前記第１電圧から前記第２電圧までの範囲に含まれている場合、前記第９トランジスタ及び前記第１０トランジスタはオフ状態となり、
前記出力電圧が前記第１電圧を超えている場合、前記第９トランジスタはオン状態となり、前記第１０トランジスタはオフ状態となり、
前記出力電圧が前記第２電圧を下回っている場合、前記第１０トランジスタはオン状態となり、前記第９トランジスタはオフ状態となる、半導体装置。 A first transistor having one end of a current path connected to an output node to receive a first input signal and a second transistor having one end of a current path connected to the output node to receive a second input signal are included. An output circuit that outputs an output voltage based on the first input signal and the second input signal from the output node, and
A third transistor that transfers the first voltage to the first transistor,
A fourth transistor that transfers a second voltage to the second transistor,
A detection circuit that detects the output voltage and outputs the detection result,
A control circuit for controlling the back gate potential of the first to fourth transistors based on the detection result is provided, and the control circuit includes the first transistor and the first transistor when the output voltage exceeds the first voltage. The back gate of the third transistor is electrically connected to the output node, and when the output voltage falls below the second voltage, the back gates of the second transistor and the fourth transistor are electrically connected to the output node. death,
The control circuit is
A fifth transistor that electrically connects or disconnects the back gate of the first transistor and the back gate of the third transistor to the output node.
A sixth transistor capable of applying the first voltage to the back gate of the first transistor and the back gate of the third transistor, and
A seventh transistor that electrically connects or disconnects the back gate of the second transistor and the back gate of the fourth transistor to the output node.
An eighth transistor capable of applying the second voltage to the back gate of the second transistor and the back gate of the fourth transistor, and
A ninth transistor that electrically connects or disconnects the connection node between the first transistor and the third transistor to the back gate of the first transistor and the back gate of the third transistor.
A tenth transistor that electrically connects or disconnects the connection node between the second transistor and the fourth transistor to the back gate of the second transistor and the back gate of the fourth transistor.
Equipped with
When the output voltage is included in the range from the first voltage to the second voltage, the third transistor, the fourth transistor, the sixth transistor, and the eighth transistor are turned on, and the second transistor is turned on. The 5th transistor and the 7th transistor are turned off.
When the output voltage exceeds the first voltage, the fifth transistor and the eighth transistor are turned on, and the third transistor, the fourth transistor, the sixth transistor, and the seventh transistor are turned off. In the state,
When the output voltage is lower than the second voltage, the sixth transistor and the seventh transistor are turned on, and the third transistor, the fourth transistor, the fifth transistor, and the eighth transistor are turned off. In the state,
When the output voltage is included in the range from the first voltage to the second voltage, the ninth transistor and the tenth transistor are turned off.
When the output voltage exceeds the first voltage, the ninth transistor is turned on and the tenth transistor is turned off.
A semiconductor device in which when the output voltage is lower than the second voltage, the tenth transistor is turned on and the ninth transistor is turned off . 前記制御回路は、前記出力電圧が前記第１電圧を超えた場合及び前記出力電圧が前記第２電圧を下回った場合に、前記第３トランジスタ及び前記第４トランジスタをオフさせる、請求項１記載の半導体装置。 The first aspect of claim 1, wherein the control circuit turns off the third transistor and the fourth transistor when the output voltage exceeds the first voltage and when the output voltage falls below the second voltage. Semiconductor device. 前記第５トランジスタのバックゲートは、前記第１トランジスタのバックゲート及び前記第３トランジスタのバックゲートと接続され、
前記第６トランジスタのバックゲートは、前記第２電圧が印加され、
前記第７トランジスタのバックゲートは、前記第２トランジスタのバックゲート及び前記第４トランジスタのバックゲートと接続され、
前記第８トランジスタのバックゲートは、前記第１電圧が印加され、
前記第６トランジスタはｎ型のＭＯＳＦＥＴであり、前記第８トランジスタはｐ型のＭＯＳＦＥＴである、請求項１記載の半導体装置。 The back gate of the fifth transistor is connected to the back gate of the first transistor and the back gate of the third transistor.
The second voltage is applied to the back gate of the sixth transistor.
The back gate of the 7th transistor is connected to the back gate of the 2nd transistor and the back gate of the 4th transistor.
The first voltage is applied to the back gate of the eighth transistor .
The sixth transistor is an n-type MOSFET, the eighth transistor is a p-type MOSFET, the semiconductor device according to claim 1, wherein. 前記第５トランジスタのバックゲートは、前記第１トランジスタのバックゲート及び前記第３トランジスタのバックゲートと接続され、
前記第６トランジスタのバックゲートは、前記第２電圧が印加され、
前記第７トランジスタのバックゲートは、前記第２トランジスタのバックゲート及び前記第４トランジスタのバックゲートと接続され、
前記第８トランジスタのバックゲートは、前記第１電圧が印加され、
前記第９トランジスタのバックゲートは、前記第２電圧が印加され、
前記第１０トランジスタのバックゲートは、前記第１電圧が印加され、
前記第６トランジスタはｎ型のＭＯＳＦＥＴであり、前記第８トランジスタはｐ型のＭＯＳＦＥＴであり、前記第９トランジスタはｎ型のＭＯＳＦＥＴであり、前記第１０トランジスタはｐ型のＭＯＳＦＥＴである、請求項１記載の半導体装置。 The back gate of the fifth transistor is connected to the back gate of the first transistor and the back gate of the third transistor.
The second voltage is applied to the back gate of the sixth transistor.
The back gate of the 7th transistor is connected to the back gate of the 2nd transistor and the back gate of the 4th transistor.
The first voltage is applied to the back gate of the eighth transistor.
The second voltage is applied to the back gate of the ninth transistor.
The first voltage is applied to the back gate of the tenth transistor .
The sixth transistor is an n-type MOSFET, the eighth transistor is a p-type MOSFET, the ninth transistor is an n-type MOSFET, and the tenth transistor is a p-type MOSFET. 1. The semiconductor device according to 1. 前記検出回路は、前記出力電圧と前記第１電圧とを比較する第１比較器と、
前記出力電圧と前記第２電圧とを比較する第２比較器とを備え、
前記検出回路は、前記第１比較器の出力及び前記第２比較器の出力から、前記出力回路の前記出力電圧が前記第１電圧を超えているか、前記第２電圧を下回っているか、前記第１電圧と前記第２電圧の間にあるかを検出する、請求項１記載の半導体装置。 The detection circuit includes a first comparator that compares the output voltage with the first voltage.
A second comparator for comparing the output voltage with the second voltage is provided.
From the output of the first comparator and the output of the second comparator, the detection circuit determines whether the output voltage of the output circuit exceeds the first voltage or falls below the second voltage. The semiconductor device according to claim 1, which detects whether the voltage is between one voltage and the second voltage. 前記第１電圧、前記第２電圧、及び前記出力電圧の少なくともいずれかを変換する変換回路を更に備え、
前記変換回路は、前記第１電圧又は前記第２電圧と前記出力電圧との大小関係を維持したまま、前記第１電圧及び前記出力電圧の少なくともいずれかを、前記第１電圧と前記第２電圧との間の電圧に変換し、または、
前記第２電圧及び前記出力電圧の少なくともいずれかを、前記第１電圧と前記第２電圧との間の電圧に変換し、
前記第１比較器及び前記第２比較器の少なくともいずれかは、前記変換した電圧に基づいて比較動作を行う、請求項５記載の半導体装置。 Further comprising a conversion circuit for converting at least one of the first voltage, the second voltage, and the output voltage.
The conversion circuit uses at least one of the first voltage and the output voltage to be the first voltage and the second voltage while maintaining the magnitude relationship between the first voltage or the second voltage and the output voltage. Convert to a voltage between, or
At least one of the second voltage and the output voltage is converted into a voltage between the first voltage and the second voltage.
The semiconductor device according to claim 5 , wherein at least one of the first comparator and the second comparator performs a comparison operation based on the converted voltage.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6177818B1 (en) * 1999-04-30 2001-01-23 International Business Machines Corporation Complementary depletion switch body stack off-chip driver
JP3977144B2 (en) * 2002-05-27 2007-09-19 ローム株式会社 Power supply circuit and portable electronic device having the power supply circuit
EP1628399B1 (en) * 2003-05-28 2009-05-20 Fujitsu Microelectronics Limited Semiconductor device
JP4545525B2 (en) 2004-08-24 2010-09-15 ルネサスエレクトロニクス株式会社 Semiconductor integrated circuit and switching power supply for DC voltage conversion
US7570089B2 (en) * 2005-10-28 2009-08-04 Analog Devices, Inc. Output stage interface circuit for outputting digital data onto a data bus, and a method for operating an output stage interface circuit
JP5018464B2 (en) * 2007-12-27 2012-09-05 富士通セミコンダクター株式会社 Semiconductor integrated circuit device and method for testing semiconductor integrated circuit device
JP5422922B2 (en) 2008-05-29 2014-02-19 富士電機株式会社 Backflow prevention circuit for synchronous rectification type DC-DC converter
JP5217849B2 (en) 2008-09-29 2013-06-19 サンケン電気株式会社 Electrical circuit switching device
JP2015019160A (en) * 2013-07-09 2015-01-29 ローム株式会社 Driver circuit, differential transmitter using the same, electronic apparatus, and industrial apparatus
JP6753697B2 (en) * 2016-05-23 2020-09-09 ローム株式会社 CMOS output circuit

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