JP6965976B2

JP6965976B2 - 横流電流抑制制御装置

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Publication number: JP6965976B2
Application number: JP2020160599A
Authority: JP
Inventors: 一伸大井
Original assignee: Meidensha Corp
Current assignee: Meidensha Corp
Priority date: 2017-02-10
Filing date: 2020-09-25
Publication date: 2021-11-10
Anticipated expiration: 2037-02-10
Also published as: JP2020202747A

Description

本発明は、フライングキャパシタ（以下、ＦＣと称する）方式によるマルチレベルインバータのユニットを並列接続した電力変換回路に係り、各インバータユニットの電流責務均等化に関する。

特許文献１にはＦＣ方式の３レベルインバータの例が開示されている。図１３はこれを複数台並列に接続した電力変換回路の例である。（特許文献１には３相インバータの構成が示されている。それに対して図１３では、代表の１相のみのスイッチングデバイスとフライングキャパシタからなる構成を示している。したがって、図１３の実際の構成では特許文献１のように３相出力、または単相出力のインバータが並列接続されている。）
表１はＦＣ型３レベルインバータのスイッチングパターンを示す。零電圧を出力するときは、スイッチングデバイスＴＮ１，ＴＮ３をＯＮ、またはスイッチングデバイスＴＮ２，ＴＮ４をＯＮすることでＦＣを導通させる。

表１の出力電圧は、図１３のＶＤＣ＝２Ｅ、ＶｆＣ１＝ＶｆＣ２＝ＶｆＣ３＝Ｅとして、ＶＤＣの中点の電位を基準点とした電圧である。

図１３に示すように、このようなインバータユニットを複数台並列接続して電力変換回路の大容量化に対応する場合、インバータユニットに個体差があるとユニット間で出力電流に差が生じて横流電流が発生し、電流責務がばらついてしまう。その結果、特定のインバータユニットに発熱が集中し寿命が短くなり、場合によっては過電流や過熱でスイッチング素子に異常が生じる、といった問題が発生する。

対策として各インバータユニットに横流抑制リアクトルＬｕを接続する方法があるが、コストや重量、損失の増加などの新たな問題が生じる。この問題を解決するため、できる限り横流抑制リアクトルＬｕを小さくし、制御により横流を抑制する手法が検討されている。

特許文献２は、スイッチングデバイスのゲートタイミング（オンオフ信号のタイミング）を調整して横流を抑制する手法である。この手法は、キャリア頂点における横流電流のみを検出し零にするように動作するという特徴がある。この手法を正しく動作させるためには、以下の条件が必要となる。
（１）基本波の周波数はキャリア三角波の周波数に対して十分小さく、キャリア頂点が出力電圧１パルスの中心にほぼ等しい。
（２）スイッチング素子導通期間中では、電流変化は特許文献２の図３に示すように傾き一定である。

以上の条件を満たせば、キャリア頂点の横流電流は出力電流１パルスの横流電流平均値にほぼ等しくなり、キャリア頂点での横流電流を零にすれば出力電流１パルスの横流電流平均値も零にできる。

特許文献２は、ＦＣを搭載しない２レベル、３レベルといったレベル数の低いインバータへの適用を想定し、さらにキャリア三角波の周波数が基本波よりも十分高い場合を想定している。また、スイッチング素子導通期間中に電流を変化させる最大の要因が、素子の電圧降下ずれであることを想定している。以上の想定条件ならば、特許文献２の手法を正しく動作させる条件を満たすため、問題なく適用できる。特許文献２では、電力変換回路の横流電流抑制制御装置として図１４に示す回路を開示している。

特開２００８−９２６５１号公報特許第５９７９２５３特許第３３０１７６１特願２０１６−１５１６８７号

特許文献２の手法をそのままＦＣ方式インバータに適用すると、横流電流が増加してしまうことがある。原因は、例えば、図１３において零電圧を出力するためスイッチングデバイスＴ１１，Ｔ１３，Ｔ２１，Ｔ２３，ＴＮ１，ＴＮ３をＯＮすると、各インバータユニットのＦＣが横流抑制リアクトルＬｕを介して並列接続となり、ＦＣと横流抑制リアクトルＬｕの間で共振回路が形成され、横流電流に共振電流が重畳するためである。

また、共振により特許文献２の手法が正しく動作するのに必要な条件である「スイッチング素子導通期間中の電流変化は傾き一定」が成立せず、特許文献２の手法が誤動作を起こしてしまうことも原因である。

図１５に誤動作の例を示す。ここでは、簡単化のためインバータユニットは２並列であり出力電流Ｉｉｎｖ１，Ｉｉｎｖ２は正、各スイッチングデバイスの特性は等しくスイッチングタイミングは同じで電圧降下も等しいと仮定している。

電圧指令値Ｖｒｅｆとキャリア三角波との最初の交点１以前では出力電流Ｉｉｎｖ１と出力電流Ｉｉｎｖ２は等しいため、交点１においてタイミング調整は行われず、スイッチングデバイスＴ１１,Ｔ２２は同じタイミングでターンＯＦＦする。そのため交点１直後の出力電流Ｉｉｎｖ１と出力電流Ｉｉｎｖ２は等しい。しかし、スイッチングデバイスＴ１１，Ｔ２１がＯＮ，スイッチングデバイスＴ１３，Ｔ２３の逆並列ダイオードがＯＮとなり共振回路が形成され、例えば出力電流Ｉｉｎｖ１，Ｉｉｎｖ２は図１５のような曲線を描いて変化する。

キャリア頂点２ではＩｉｎｖ１＞Ｉｉｎｖ２であるため、特許文献２の手法は比例アンプによりスイッチングデバイスＴ１２のターンＯＮを遅らせスイッチングデバイスＴ２２のターンＯＮを進めることで、出力電流Ｉｉｎｖ１の減少と出力電流Ｉｉｎｖ２の増加を促す。しかし、電圧指令値Ｖｒｅｆとキャリア三角波との交点３において共振により出力電流Ｉｉｎｖ１と出力電流Ｉｉｎｖ２の大小関係が入れ替わり、比例アンプの補正の結果、逆に出力電流Ｉｉｎｖ１と出力電流Ｉｉｎｖ２の差（横流電流）が増加してしまう。

その後、スイッチングデバイスＴ１１，Ｔ１２，Ｔ２１，Ｔ２２がＯＮとなり、ＦＣは切り離される。そのため交点３から交点５までの間は共振が発生しない。比例アンプＰはキャリア頂点４の電流を検出し、スイッチングデバイスＴ１２のターンＯＦＦを遅らせスイッチングデバイスＴ２２のターンＯＦＦを早めることで、交点５直後の横流電流を完全に抑制できる。

しかし、交点５以降は共振が再び発生する。キャリア頂点６では出力電流Ｉｉｎｖ１と出力電流Ｉｉｎｖ２が等しいため、交点７におけるスイッチングでは比例アンプＰによるタイミング調整は行われず、積分アンプＩによる調整だけが行われる。

積分アンプＩはキャリア頂点４における横流電流を検出し、横流電流増加の原因をスイッチングデバイスＴ１２のターンＯＮタイミングが遅すぎ、スイッチングデバイスＴ２２のターンＯＮタイミングが早すぎるためと仮定に反した誤判断を起こし、交点７におけるスイッチングデバイスＴ１２のターンＯＮタイミングを早め、スイッチングデバイスＴ２２ターンＯＮタイミングを遅らせる。その結果、出力電流Ｉｉｎｖ１の増加と出力電流Ｉｉｎｖ２の減少が促され、横流電流はさらに大きくなってしまう。

対策として、特許文献４に示すように、ＦＣと横流抑制リアクトル間の共振周波数をキャリア周波数より十分低くし、電圧指令値を調整してスイッチングの間隔が長くならないようにすれば、共振による横流電流の変化は小さくなり、特許文献２の手法を適用できる。

しかし、共振周波数を下げるためＦＣの容量やリアクトルの増加が必要となり装置の重量や体積、コストが増加してしまう。また、キャリア周波数を高くするとスイッチング損失が増加し、効率の低下や冷却機構の増強による重量・コストの増加が問題となる。

他の対策として、各インバータユニットのＦＣ電圧を揃え、共振の発生を抑えることも有効である。そのためには、ＦＣの容量が等しければＦＣ通過電流を等しくすればよく、横流電流を零に制御することで達成できる。しかし、製造誤差や経年変化、温度変化などによりＦＣ容量に差が生じると、横流電流を零に制御できたとしてもＦＣ電圧に差が生じ、共振が発生してしまう。

また、図１６に示すように各インバータユニットのＦＣを導線で接続し、ＦＣ電位を共通にすることも考えられる。この場合、一部のスイッチングデバイス（Ｔ１１とＴ２１，Ｔ１４とＴ２４）は並列接続になる。このとき、素子通過電流の過渡的な差を低減するために、各スイッチングデバイスの導線の長さとその形状を揃え、導線に寄生するインダクタンスをできる限り等しくしなければならない。

また、インバータのレベル数増加に伴い回路構成が複雑化し、限られた容積で実現しなければならず、主回路の設計が非常に難しくなってしまう。さらに、定常的な通過電流の差を低減するためには、順方向電圧降下Ｖｃｅ（ｓａｔ）や逆方向電圧降下Ｖｆが等しくなるよう並列接続となるスイッチングデバイスの選定を行う必要が生じる。

以上示したようなことから、フライングキャパシタを有する電力変換回路の横流電流抑制制御装置において、横流電流を抑制することが課題となる。

本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、直流電圧源にインバータユニットを２つ以上並列接続した電力変換回路における横流電流を抑制する横流電流抑制制御装置であって、前記インバータユニットは、順次直列接続された第１〜第４のスイッチングデバイスと、第１，第２スイッチングデバイスの共通接続点と第３，第４スイッチングデバイスの共通接続点との間に介挿されたフライングキャパシタと、を有し、前記横流電流抑制制御装置は、固定値の立ち上がりのゲート遅延指令値をＰＷＭ変調器とＦＣ電圧制御器によって生成された前記第１，第４スイッチングデバイスをＯＮ／ＯＦＦする第１ゲート指令値に付加する第１立ち上がり遅延付加器と、固定値の立ち上がりのゲート遅延指令値をＰＷＭ変調器とＦＣ電圧制御器によって生成された前記第２，第３スイッチングデバイスをＯＮ／ＯＦＦする第２ゲート指令値に付加する第２立ち上がり遅延付加器と、固定値の立ち下がりのゲート遅延指令値を前記第１ゲート指令値に付加する第１立ち下がり遅延付加器と、固定値の立ち下がりのゲート遅延指令値を前記第２ゲート指令値に付加する第２立ち下がり遅延付加器と、を第１インバータユニットに設け、インバータユニット出力電流指令値に横流電流指令値を加算した値から自らのインバータユニット出力電流検出値を減算した値を横流電流としてゲインを乗算する比例アンプと、前記横流電流を入力し前記第１ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第１積分アンプと、前記横流電流を入力し前記第１ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第２積分アンプと、前記横流電流を入力し前記第１ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第３積分アンプと、前記横流電流を入力し前記第１ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第４積分アンプと、前記横流電流を入力し前記第２ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第５積分アンプと、前記横流電流を入力し前記第２ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第６積分アンプと、前記横流電流を入力し前記第２ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第７積分アンプと、前記横流電流を入力し前記第２ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第８積分アンプと、を有し、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第１積分アンプの出力とを加算して−１を乗算した値を第１立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第２積分アンプの出力とを加算して−１を乗算した値を第１立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第３積分アンプの出力とを加算した値を第２立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第４積分アンプの出力とを加算した値を第２立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第５積分アンプの出力とを加算して−１を乗算した値を第１立ち下がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第６積分アンプの出力とを加算して−１を乗算した値を第１立ち下がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第７積分アンプの出力とを加算した値を第２立ち下がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第８積分アンプの出力とを加算した値を第２立ち下がりのゲート遅延指令値として出力するゲート遅延指令値演算部と、前記第１立ち上がりのゲート遅延指令値を前記第１ゲート指令値に付加する第３立ち上がり遅延付加器と、前記第２立ち上がりのゲート遅延指令値を前記第２ゲート指令値に付加する第４立ち上がり遅延付加器と、前記第１立ち下がりのゲート遅延指令値を前記第１ゲート指令値に付加する第３立ち下がり遅延付加器と、前記第２立ち下がりのゲート遅延指令値を前記第２ゲート指令値に付加する第４立ち下がり遅延付加器と、を第２〜第Ｎ（Ｎ＝２以上の整数）インバータユニットにそれぞれ設けたことを特徴とする。

また、その一態様として、前記インバータユニット出力電流指令値の絶対値がしきい値以下のとき、前記第１〜第８積分アンプの更新を停止させることを特徴とする。

また、その一態様として、前記インバータユニット出力電流指令値は、全インバータユニットの出力電流検出値の合計値を前記インバータユニットの台数で除算した値とすることを特徴とする。

また、その一態様として、前記インバータユニット出力電流指令値は、第１インバータユニットの出力電流検出値とすることを特徴とする。

また、その一態様として、全てのインバータユニットにおいて、横流電流指令値＝０とすることを特徴とする。

また、他の態様として、前記第１ゲート指令値と前記第２ゲート指令値が両方同じのとき１を出力する第１排他的論理和素子と、前記第１排他的論理和素子の出力信号を立ち下がりだけ所定時間遅らせる遅延付加器と、第１インバータユニットのフライングキャパシタの電圧検出信号と第２〜第Ｎインバータユニットのフライングキャパシタの電圧検出信号との偏差を演算する減算器と、前記遅延付加器の出力が１ならば前記減算器の出力を出力し、前記遅延付加器の出力が０ならば０を出力する第１スイッチと、前記インバータユニット出力電流指令値の符号を検出する符号検出器と、前記第１インバータユニットのフライングキャパシタの電圧検出信号が直流電圧源の電圧の１／２よりも大きければ１を出力する比較器と、前記符号検出器と前記比較器の出力が両方同じのとき１を出力する第２排他的論理和素子と、前記第２排他的論理和素子の出力が１ならば１を出力し、前記第２排他的論理和素子の出力が０ならば−１を出力する第２スイッチと、前記第１スイッチと前記第２スイッチの出力を乗算する第１乗算器と、前記第１乗算器の出力にフライングキャパシタの容量の逆数を乗算する第２乗算器と、前記第２乗算器の出力に零電圧出力のデューティ比の逆数を乗算する第３乗算器と、前記第３乗算器の出力に上下限値を設けるリミッタと、を備え、前記リミッタの出力を前記横流電流指令値とすることを特徴とする。

また、他の態様として、前記インバータユニット出力電流指令値の符号を検出する符号検出器と、第１インバータユニットのフライングキャパシタの電圧検出信号が前記直流電圧源の電圧の１／２よりも大きければ１を出力する比較器と、前記符号検出器と前記比較器の出力が両方同じのとき１を出力する排他的論理和素子と、前記排他的論理和素子の出力が１ならば１を出力し、前記排他的論理和素子の出力が０ならば−１を出力するスイッチと、前記第１インバータユニットの電圧検出信号と第２〜第Ｎインバータユニットの電圧検出信号との偏差を演算する第１減算器と、前記第１減算器の１演算周期前の出力を記憶するバッファと、前記第１減算器の出力から前記バッファの出力を減算する第２減算器と、前記第２減算器の出力に前記スイッチの出力を乗算する第１乗算器と、前記第１乗算器の出力を積分する積分器と、前記積分器の出力に前記インバータユニット出力電流指令値を乗算する第２乗算器と、を備え、前記第２乗算器の出力を前記横流電流指令値とすることを特徴とする。

また、他の態様として、前記インバータユニット出力電流指令値の符号を検出する符号検出器と、第１インバータユニットのフライングキャパシタの電圧検出信号が前記直流電圧源の電圧の１／２よりも大きければ１を出力する比較器と、前記符号検出器と前記比較器の出力が両方同じのとき１を出力する第２排他的論理和素子と、前記第２排他的論理和素子の出力が１ならば１を出力し、前記第２排他的論理和素子の出力が０ならば−１を出力する第２スイッチと、前記第１インバータユニットの電圧検出信号と第２〜第Ｎインバータユニットの電圧検出信号との偏差を演算する第１減算器と、前記第１減算器の１演算周期前の出力を記憶するバッファと、前記第１減算器の出力から前記バッファの出力を減算する第２減算器と、前記第２減算器の出力に前記第２スイッチの出力を乗算する第１乗算器と、前記第１乗算器の出力を積分する積分器と、前記積分器の出力に前記インバータユニット出力電流指令値を乗算する第２乗算器と、第１，第４スイッチングデバイスをＯＮ／ＯＦＦするゲート指令値と第２，第３スイッチングデバイスをＯＮ／ＯＦＦするゲート指令値が両方同じとき１を出力する第１排他的論理和素子と、前記第１排他的論理和素子の出力信号を立ち下がりだけ所定時間遅らせる遅延付加器と、前記遅延付加器の出力が１ならば前記第２乗算器の出力を出力し、前記遅延付加器の出力が０ならば０を出力する第１スイッチと、を備え、前記第１スイッチの出力を前記横流電流指令値とすることを特徴とする。

また、他の態様として、前記インバータユニット出力電流指令値の符号を検出する符号検出器と、第１インバータユニットのフライングキャパシタの電圧検出信号が前記直流電圧源の電圧の１／２よりも大きければ１を出力する比較器と、前記符号検出器と前記比較器の出力が両方同じのとき１を出力する第２排他的論理和素子と、前記第２排他的論理和素子の出力が１ならば１を出力し、前記第２排他的論理和素子の出力が０ならば−１を出力する第２スイッチと、第１インバータユニットの電圧検出信号と第２〜第Ｎインバータユニットの電圧検出信号との偏差を演算する第１減算器と、前記第１減算器の１演算周期前の出力を記憶するバッファと、前記第１減算器の出力から前記バッファの出力を減算する第２減算器と、前記第２減算器の出力に前記第２スイッチの出力を乗算する第１乗算器と、前記第１乗算器の出力を積分する積分器と、前記積分器の出力に前記インバータユニット出力電流指令値を乗算する第２乗算器と、第１，第４スイッチングデバイスをＯＮ／ＯＦＦするゲート指令値と第２，第３スイッチングデバイスをＯＮ／ＯＦＦするゲート指令値が両方同じのとき１を出力する第１排他的論理和素子と、前記第１排他的論理和素子の出力信号を立ち下がりだけ所定時間遅らせる遅延付加器と、前記遅延付加器の出力が１ならば前記第１減算器の出力を出力し、前記遅延付加器の出力が０ならば０を出力する第１スイッチと、前記第１スイッチの出力と前記第２スイッチの出力を乗算する第３乗算器と、前記第３乗算器の出力にフライングキャパシタの容量の逆数を乗算する第４乗算器と、前記第４乗算器の出力に零電圧出力のデューティ比の逆数を乗算する第５乗算器と、前記第５乗算器の出力に上下限値を設けるリミッタと、前記第２乗算器の出力と前記リミッタの出力とを加算する加算器と、を備え、前記加算器の出力を横流電流指令値とすることを特徴とする。

本発明によれば、フライングキャパシタを有する電力変換回路の横流電流抑制制御装置において、横流電流を抑制することが可能となる。

実施形態１における横流電流抑制制御装置を示すブロック図。実施形態１におけるＦＣ電圧制御器の構成を示すブロック図。実施形態１における横流電流の抑制動作を示すタイムチャート。実施形態２における横流電流指令値演算部を示すブロック図。実施形態３における横流電流指令値演算部の一例を示すブロック図。実施形態３における横流電流指令値演算部の他例を示すブロック図。実施形態４における横流電流指令値演算部を示すブロック図。実施形態１のインバータユニットをＮ台に拡張した場合のｋ台目の横流電流抑制制御装置を示すブロック図。実施形態２のインバータユニットをＮ台に拡張した場合のｋ台目の横流電流指令値演算部を示すブロック図。実施形態３のインバータユニットをＮ台に拡張した場合のｋ台目のゲート遅延指令値演算部の一例を示すブロック図。実施形態３のインバータユニットをＮ台に拡張した場合のｋ台目のゲート遅延指令値演算部の他例を示すブロック図。実施形態４のインバータユニットをＮ台に拡張した場合のｋ台目のゲート遅延指令値演算部を示すブロック図。実施形態１における電力変換回路を示す図。従来における横流電流抑制制御装置を示すブロック図。従来の横流電流抑制制御装置の動作の一例を示すタイムチャート。従来の電力変換回路の他例を示す図。

以下、本発明に係る横流電流抑制制御装置の実施形態１〜４を図１〜図１３に基づいて詳述する。

［実施形態１］
本実施形態１は、図１３に示す電力変換回路の横流電流を抑制するものである。図１３では直流電圧源ＶｄｃにインバータユニットがＮ台並列接続されているが、本実施形態１では、直流電圧源Ｖｄｃにインバータユニットが２台並列接続されているものとする。

各インバータユニットは、直流電圧源Ｖｄｃに順次直列接続された第１〜第４スイッチングデバイスと、第１，第２スイッチングデバイスの共通接続点と第３，第４スイッチングデバイスの共通接続点との間にＦＣが介挿されている。

第２，第３スイッチングデバイスの共通接続点は横流抑制リアクトルＬｕの一端が接続されている。横流抑制リアクトルＬｕの他端側には、各インバータユニットの出力電流Ｉｉｎｖ１，Ｉｉｎｖ２を検出する電流検出器が設けられている。また、各インバータユニットの横流抑制リアクトルＬｕの他端側同士は接続されており、その接続点には横流抑制リアクトルＬｕと、インバータユニット出力電流の合計値Ｉｉｎｖを検出するための電流検出器が設けられている。

図１に本実施形態１の横流電流抑制制御装置を示す。本実施形態１の横流電流抑制制御装置は、第２インバータユニットを制御対象とした１相あたりの構成である。

ＰＷＭ変調器１は、電圧指令値Ｖｒｅｆとキャリア三角波の振幅を比較することでゲート信号Ｇｒｅｆ１’，Ｇｒｅｆ２’を生成する。電圧指令値Ｖｒｅｆはフィードフォワードで与えられる他、図示しないインバータユニットの制御部で演算する電流制御や電圧制御の出力として与えられる場合もある。キャリア三角波は、図示しないインバータユニットの制御部から出力される。

ＦＣ電圧制御器２は、得られたゲート信号Ｇｒｅｆ１’，Ｇｒｅｆ２’と第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１や第１インバータユニットの出力電流Ｉｉｎｖ１を元に、ＦＣ電圧を制御可能なゲート指令値Ｇｒｅｆ１,Ｇｒｅｆ２に変換する。

ゲート指令値Ｇｒｅｆ１は、１でスイッチングデバイスＴ１１，Ｔ２１をＯＮしてスイッチングデバイスＴ１４，Ｔ２４をＯＦＦすることを意味する。ゲート指令値Ｇｒｅｆ２は、１でスイッチングデバイスＴ１２，Ｔ２２をＯＮしてスイッチングデバイスＴ１３，Ｔ２３をＯＦＦすることを意味する。

遅延指令値ＴＤは固定値であり、第１インバータユニットに出力されるゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２はこの遅延指令値ＴＤで指定した値だけ遅延が付加される。通常、遅延指令値ＴＤはスイッチングデバイスのデッドタイムの１／１０〜１／４程度の値を指定する。遅延付加器ＤｅｌａｙＵ１は、ゲート指令値Ｇｒｅｆ１の立ち上がりを遅延指令値ＴＤだけ遅らせる。遅延付加器ＤｅｌａｙＤ１は、ゲート指令値Ｇｒｅｆ１の立ち下がりを遅延指令値ＴＤだけ遅らせる。遅延付加器ＤｅｌａｙＵ２は、ゲート指令値Ｇｒｅｆ２の立ち上がりを遅延指令値ＴＤだけ遅らせる。遅延付加器ＤｅｌａｙＤ２は、ゲート指令値Ｇｒｅｆ２の立ち下がりを遅延指令値ＴＤだけ遅らせる。

デッドタイム処理器３ｃ，３ｄは、遅延付加器ＤｅｌａｙＤ１，ＤｅｌａｙＤ２の出力にデッドタイムを付加し、スイッチングデバイスＴ１１，Ｔ１２，Ｔ１３，Ｔ１４のゲート信号を出力する。

ゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２はゲート遅延指令値演算部４へ出力され、ゲート遅延指令値演算部４からは遅延指令値ＤｒｅｆＵ１，ＤｒｅｆＵ２，ＤｒｅｆＤ１，ＤｒｅｆＤ２が出力される。

遅延付加器ＤｅｌａｙＵ３は、ゲート指令値Ｇｒｅｆ１の立ち上がりを遅延指令値ＤｒｅｆＵ１だけ遅らせる。遅延付加器ＤｅｌａｙＤ３は、ゲート指令値Ｇｒｅｆ１の立ち下がりを遅延指令値ＤｒｅｆＤ１だけ遅らせる。

デッドタイム処理器３ａは遅延付加器ＤｅｌａｙＤ３の出力にデッドタイムを付加し、スイッチングデバイスＴ２１，Ｔ２４のゲート信号を出力する。

遅延付加器ＤｅｌａｙＵ４はゲート指令値Ｇｒｅｆ２の立ち上がりを遅延指令値ＤｒｅｆＵ２だけ遅らせる。遅延付加器ＤｅｌａｙＤ４は、ゲート指令値Ｇｒｅｆ２の立ち下がりを遅延指令値Ｄｒｅｆ２だけ遅らせる。

デッドタイム処理器３ｂは、遅延付加器ＤｅｌａｙＤ４の出力にデッドタイムを付加し、スイッチングデバイスＴ２２，Ｔ２３のゲート信号を出力する。デッドタイム処理器３ａ〜３ｄの出力するゲート信号は、対応するスイッチングデバイスに入力される。

ゲート遅延指令値演算部４は、以下により構成される。

インバータユニット出力電流指令値は、第１インバータユニットの出力電流Ｉｉｎｖ１の検出信号、または、各インバータユニット出力電流の合計値Ｉｉｎｖの検出信号をユニット並列台数Ｎで除算した信号Ｉｉｎｖ／Ｎである。

絶対値換算器ＡＢＳは、インバータユニット出力電流指令値の絶対値を出力する。比較器５は、インバータユニット出力電流指令値の絶対値がしきい値Ｉｔｈを超えているか否かを判定する。スイッチＳＷ９はインバータユニット出力電流指令値の絶対値がしきい値Ｉｔｈを超えていたら閉じる。

符号検出器６は、インバータユニット出力電流指令値の符号を検出し、プラスなら１、マイナスなら０を出力する。符号検出器６の出力は、スイッチＳＷ１１，ＳＷ１２，ＳＷ３１，ＳＷ３２，ＳＷ５１，ＳＷ５２，ＳＷ７１，ＳＷ７２に入力される。

また、符号検出器６の出力は、ＮＯＴ回路７ａ〜７ｄで論理反転をした上でスイッチＳＷ２１，ＳＷ２２，ＳＷ４１，ＳＷ４２，ＳＷ６１，ＳＷ６２，ＳＷ８１，ＳＷ８２に入力される。

加算器８は、インバータユニット出力電流指令値と横流電流指令値の和を演算する。本実施形態１では、横流電流指令値は零固定である。減算器９は、加算器８の出力から制御対象ユニットである第２インバータユニットの出力電流Ｉｉｎｖ２の検出信号を減算し、偏差を出力する。ローパスフィルタＬＰＦは、偏差から高周波成分のノイズを除去する。ローパスフィルタＬＰＦの出力は、比例アンプＰとスイッチＳＷ９に入力される。

比例アンプＰではローパスフィルタＬＰＦの出力を比例演算して出力する。

以下、積分アンプＩ１，Ｉ２の構成を示す。スイッチＳＷ９の出力は、スイッチＳＷ１１，ＳＷ２１に入力される。スイッチＳＷ１１は、インバータユニット出力電流指令値の符号がプラスならば閉じる。スイッチＳＷ２１は、インバータユニット出力電流指令値の符号がマイナスならば閉じる。スイッチＳＷ１１の出力は、積分アンプＩ１に入力される。

積分アンプＩ１の出力にはスイッチＳＷ１２が接続され、スイッチＳＷ１２はインバータユニット出力電流指令値の符号がプラスならば閉じる。スイッチＳＷ２１の出力は、積分アンプＩ２に入力される。積分アンプＩ２の出力にはスイッチＳＷ２２が接続され、ＳＷ２２はユニット出力電流指令値の符号がマイナスならば閉じる。

スイッチＳＷ１２，ＳＷ２２の出力は、比例アンプＰの出力とともに加算器１０ａに入力され加算される。加算器１０ａの出力は−１倍してゲート指令値Ｇｒｅｆ１の立ち上がり遅延指令値ＤｒｅｆＵ１となり、遅延付加器ＤｅｌａｙＵ３に入力される。

積分アンプＩ１，Ｉ２の動作タイミングについて示す。タイミングを決定する回路は、以下により構成される。

バッファＺ−１は、ゲート指令値Ｇｒｅｆ１について、１演算時間の遅延を発生させる。ＡＮＤ素子１１ａは、ゲート指令値Ｇｒｅｆ１と、ゲート指令値Ｇｒｅｆ１の１演算時間前の信号の論理否定と、の論理和を演算し、ゲート指令値Ｇｒｅｆ１が０から１に変化したときに１演算時間だけ１を出力する。

遅延付加器１２ａは、ＡＮＤ素子１１ａの出力信号を遅らせる。遅延量は、通常はデッドタイム＋ＴＤ〜デッドタイム×２＋ＴＤを指定する。遅延指令値ＴＤは固定値である。遅延量を（デッドタイム＋ＴＤ〜デッドタイム×２＋ＴＤ）とした理由は後述する。遅延付加器１２ａの出力によって積分アンプＩ１，Ｉ２は動作する。

以上より、積分アンプＩ１，Ｉ２はゲート指令値Ｇｒｅｆ１が０から１に変化してから遅延付加器で設定された時間（デッドタイム＋ＴＤ〜デッドタイム×２＋ＴＤ）経過後に１回だけ動作する
積分アンプＩ３〜Ｉ８についても同様の構成である。ただし、以下の点が異なる。

（動作条件）
・積分アンプＩ１，Ｉ２はゲート指令値Ｇｒｅｆ１が０から１に変化した後に動作する。
・積分アンプＩ３，Ｉ４はゲート指令値Ｇｒｅｆ１が１から０に変化した後に動作する。
・積分アンプＩ５，Ｉ６はゲート指令値Ｇｒｅｆ２が０から１に変化した後に動作する。
・積分アンプＩ７，Ｉ８はゲート指令値Ｇｒｅｆ２が１から０に変化した後に動作する。

（比例アンプＰ出力との加算後の扱い）
・積分アンプＩ１，Ｉ２の出力は比例アンプＰの出力と加算した後、−１倍し遅延指令値ＤｒｅｆＵ１となる。
・積分アンプＩ３，Ｉ４の出力は比例アンプＰの出力と加算し、そのまま遅延指令値ＤｒｅｆＤ１となる。
・積分アンプＩ５，Ｉ６の出力は比例アンプＰの出力と加算した後、−１倍し遅延指令値ＤｒｅｆＵ２となる。
・積分アンプＩ７，Ｉ８の出力は比例アンプＰの出力と加算し、そのまま遅延指令値ＤｒｅｆＤ２となる。

ＦＣ電圧制御器２の例としては特許文献３があり、その一例を図２に示す。

比較器ｃｍｐ１は、第１インバータユニットのＦＣ電圧検出信号ＶＦＣ１がＦＣ電圧指令値（直流電圧源の電圧の１／２）Ｖｄｃ／２よりも大きいか否かを判定する。比較器ｃｍｐ２は、出力電流Ｉｉｎｖ１がプラスであるか否かを判定する。排他的論理和素子ＸＯＲ１は、比較器ｃｍｐ１，ｃｍｐ２のどちらか片方のみが１の時に１となる信号ｓｅｌを出力する。

排他的論理和素子ＸＯＲ２は、前段のＰＷＭ変調器１から出力されたゲート信号Ｇｒｅｆ１’，Ｇｒｅｆ２’どちらか片方が１の時に１を出力する。ホールド器Ｈｏｌｄは、ゲート信号Ｇｒｅｆ１’，Ｇｒｅｆ２’の両方が１、または両方が０のときに信号ｓｅｌをそのまま出力し、ゲート信号Ｇｒｅｆ１’，Ｇｒｅｆ２’どちらか片方だけが１の時に前回の出力を保持する。

ＯＲ回路ＯＲ１は、ゲート信号Ｇｒｅｆ１’とホールド器Ｈｏｌｄの論理和を出力する。ＡＮＤ回路ＡＮＤ１は、ＯＲ回路ＯＲ１とゲート信号Ｇｒｅｆ２’の論理積を出力する。ＡＮＤ回路ＡＮＤ１の出力がゲート指令値Ｇｒｅｆ１である。

ＯＲ回路ＯＲ２は、ゲート信号Ｇｒｅｆ１’とホールド器Ｈｏｌｄの出力の否定の論理和を出力する。ＡＮＤ回路ＡＮＤ２は、ＯＲ回路ＯＲ２とゲート信号Ｇｒｅｆ２’の論理積を出力する。ＡＮＤ回路ＡＮＤ２の出力がゲート指令値Ｇｒｅｆ２である。

ＰＷＭ変調器１は、電圧指令値Ｖｒｅｆとキャリア三角波との比較に基づいて、ゲート信号Ｇｒｅｆ１’，Ｇｒｅｆ２’を出力する。

（作用・動作の説明）
本実施形態１の基本的な動作は、図１４に示す特許文献２の従来法のゲート遅延指令値演算部４の動作と同じである。すなわち、横流電流を検出、横流電流の大きさに応じてゲートタイミングを調整することで横流電流を抑制する。

比例アンプＰでスイッチング直前の横流電流を検出し次のスイッチングで横流電流が零になるようスイッチングタイミングを調整する。積分アンプＩ１〜Ｉ８はスイッチング後の横流電流を検出しスイッチングデバイスの個体差を推定し、積分動作により個体差（立ち上がり時間、立下り時間の特性ばらつき）を学習してスイッチングタイミングを調整する。

本実施形態１では、１相あたりスイッチングデバイス４個で構成されているＦＣ型３レベルインバータへの適用を目的としている。そのため、特許文献２の実施形態９同様に１相あたりの制御回路では積分アンプＩ１〜Ｉ８を８個使用する。

次に、各アンプの動作について説明する。

［比例アンプＰによるゲートタイミング調整］
インバータユニット出力電流指令値と出力電流Ｉｉｎｖ２との偏差、すなわち横流電流をローパスフィルタＬＰＦを介して比例アンプに入力し、ゲインをかけた値をゲート指令値の遅延指令値として出力する。横流電流が正の場合は、出力電流Ｉｉｎｖ２が指令値よりも小さい状態である。

この時、立ち上がり遅延指令値ＤｒｅｆＵ１，ＤｒｅｆＵ２は負の値になりゲート指令値の立ち上がりには進みの補正がかかり、立ち下がり遅延指令値ＤｒｅｆＤ１，ＤｒｅｆＤ２は正の値になりゲート指令値の立ち下がりには遅れの補正がかかる。これによりインバータユニット２はプラスの電圧を出力する期間が増加するため、出力電流Ｉｉｎｖ２の増加を促す。逆に横流電流が負の場合は、出力電流Ｉｉｎｖ２の減少を促す。

図１４の従来法では、比例アンプＰの前にキャリア頂点における横流電流を記憶するｈｏｌｄ機能を配置し、比例アンプＰの出力する遅延指令値はキャリア頂点の横流電流を基に求められている。しかし、本実施形態１のゲート指令値遅延制御部４にｈｏｌｄ機能はない。

このため、スイッチングが行われる瞬間において比例アンプＰから出力される遅延指令値は、スイッチング直前の横流電流が反映された値となる。

本実施形態１による比例アンプＰの動作を図３に示す。交点３を例に挙げると、本実施形態１ではスイッチング直前の横流電流を基に遅延指令値が演算されるため、Ｉｉｎｖ１＜Ｉｉｎｖ２（すなわち負の横流電流）を検出して、スイッチングデバイスＴ２２のターンＯＮは遅れ、出力電流Ｉｉｎｖ１の増加と出力電流Ｉｉｎｖ２の減少が促され、横流電流を小さくすることができる。一方、特許文献２の構成では前述や図１５に示す通り横流電流を拡大させてしまう。

［積分アンプＩ１によるゲートタイミング調整］
横流電流がローパスフィルタＬＰＦを介して積分アンプＩ１に入力され、ゲインをかけ、積算した値をゲートの遅延指令値として出力する。前後のスイッチＳＷ１１，ＳＷ１２は出力電流Ｉｉｎｖ１の符号が正の時に閉じるため、積分アンプＩ１は出力電流符号が正の時だけ積算を行い、指令値を出力する。

積分アンプＩ１の動作タイミングはゲート指令値Ｇｒｅｆ１が立ち上がった後であり、出力する遅延指令値はＤｒｅｆＵ１となりゲート指令値Ｇｒｅｆ１の立ち上がりに反映される。ゲート指令値Ｇｒｅｆ１の立ち上がりの時はスイッチングデバイスＴ２１がＯＮに、スイッチングデバイスＴ２４がＯＦＦに変化する。電流符号が正の時、電流はスイッチングデバイスＴ２４の逆並列ダイオードを通過するため、スイッチングデバイスＴ２４がスイッチングしても電流経路は変わらない。積分アンプＩ１はスイッチングデバイスＴ２１のターンＯＮのタイミング調整を担当する。

［積分アンプＩ２によるゲートタイミング調整］
積分アンプＩ２前後のスイッチＳＷ２１，ＳＷ２２が閉じる条件が、積分アンプＩ１とは異なり出力電流Ｉｉｎｖ１の符号が負の場合である。このとき、電流はスイッチングデバイスＴ２１の逆並列ダイオードを通過する。積分アンプＩ２はスイッチングデバイスＴ２４のターンＯＦＦのタイミング調整を担当する。

［積分アンプＩ３によるゲートタイミング調整］
スイッチＳＷ３１，ＳＷ３２の閉じる条件は、積分アンプＩ１（スイッチＳＷ１１，ＳＷ１２）と同じである。しかし、動作タイミングはゲート指令値Ｇｒｅｆ１立ち下がりの後であり、出力する遅延指令値はＤｒｅｆＤ１となりゲート指令値Ｇｒｅｆ１の立ち下がりに反映される。そのため、積分アンプＩ３はスイッチングデバイスＴ２１ターンＯＦＦのタイミング調整を担当する。

［積分アンプＩ４によるゲートタイミング調整］
同様に、積分アンプＩ４はスイッチングデバイスＴ２４ターンＯＮのタイミング調整を担当する。

［積分アンプＩ５〜Ｉ８］
各積分アンプの担当を以下に示す。
Ｉ５：Ｔ２２ターンＯＮ
Ｉ６：Ｔ２３ターンＯＦＦ
Ｉ７：Ｔ２２ターンＯＦＦ
Ｉ８：Ｔ２３ターンＯＮ
図１４の従来法では、積分アンプの動作トリガとしてキャリア頂点信号を入力し積分アンプの動作タイミングをキャリア頂点としていた。しかし、本実施形態１ではゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２に変化があったことを検出し、遅延を加えて積分アンプの動作トリガとしているため積分の動作タイミングはゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２信号の変化直後となる。

図３を例にすると、交点３直後では出力電流がプラスでスイッチングデバイスＴ１２，Ｔ２２がＯＦＦからＯＮに変化（つまり、ゲート指令値Ｇｒｅｆ２が０から１に変化）しているため、積分アンプＩ５が動作する。交点３直後では比例アンプＰによるゲートタイミング調整の結果残ってしまった横流電流がある。

横流電流が残る原因はスイッチングデバイスＴ１２のターンＯＮに比べてスイッチングデバイスＴ２２のターンＯＮが速すぎるためであるが、この横流電流を積分アンプＩ５が記憶する。そして、次にスイッチングデバイスＴ１２，Ｔ２２がターンＯＮする交点７においてスイッチングデバイスＴ２２のターンＯＮを少し遅らせる指令を出力し、横流電流を小さくする。

特許文献２ではスイッチング後しばらく待ってから横流電流を検出することで、検出した横流電流にスイッチングタイミングずれだけでなく電圧降下に起因する分も重畳させ、積分アンプにタイミングずれと電圧降下ずれ両方を学習させ、まとめて補償する。

しかし、ＦＣがあるとスイッチングしない期間の横流電流発生原因として共振が加わる。共振はスイッチング素子の特性ずれが原因ではなくＦＣ電圧ずれが原因であり、スイッチングのたびにＦＣ電圧ずれの大きさが変わるため、共振電流の流れ方もスイッチングのたびに異なり、積分アンプによる学習が誤動作してしまう。

そこで、本実施形態１ではスイッチング直後の電流を検出し、補償対象をスイッチングタイミングずれに限定することで、検出信号に共振による横流電流が重畳するのを防ぎ、学習誤動作を抑制することができる。

特許文献１で積分アンプが動作するタイミングをゲート信号の変化直後からある程度の遅延時間が経過した後とした理由について説明する。ゲートタイミングを進ませることは実現できないため、基準ユニットである第１インバータユニットのゲートタイミングを固定値ＴＤだけ遅らせ、制御対象ユニットである第２インバータユニットの遅延をＴＤよりも小さくすることでゲートタイミングの進みとしている。

このため実際のスイッチングは、ゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２の変化よりもおよそＴＤ遅れることになるため、積分アンプの動作を固定値ＴＤだけ遅らせる必要がある。また、デッドタイムが入ることを考えれば、実際のスイッチングはゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２の変化よりもさらにデッドタイムだけ遅れる。このため、確実にスイッチングが完了した後の電流を積分アンプに入力するためには、ゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２の変化から最低でも（デッドタイム＋ＴＤ）だけ待つ必要がある。

さらに、スイッチングノイズが電流検出信号に重畳することを考えると、ノイズが減衰するまで電流検出を追加で２μｓ〜デッドタイム程度待つことで、ノイズの影響を抑えることができる。

スイッチＳＷ９について説明する。スイッチＳＷ９は、出力電流の絶対値が小さいときには開放となり、積分アンプの更新が停止する。これは特許文献２の実施形態３と同じ動作である。出力電流の絶対値が小さいときに積分アンプの更新を停止する理由も以下のように同じである。
・電流検出器にオフセットが重畳し電流符号を正しく検出できない恐れがあり、制御回路の誤動作を防ぐため。
・出力電流の絶対値が小さければ発生する横流電流も限られ、制御しなくても熱責務への影響が小さくスイッチングデバイスが破壊される恐れがないため。

ＦＣ電圧制御器２について説明する。ＦＣ型３レベルインバータは、ＮＰＣ型やＴ型とは異なり、零電圧を出力するスイッチングパターンがスイッチングデバイスＴ１１，Ｔ１３をＯＮするパターンとスイッチングデバイスＴ１２，Ｔ１４をＯＮするパターンの２通りがあり、出力電流の符号に合わせてスイッチングパターンを選択することでＦＣ電圧を制御できることが特許文献３のように知られている。

例えば、ＦＣを充電したい場合、出力電流がプラスであればスイッチングデバイスＴ１１，Ｔ１３をＯＮ、出力電流がマイナスであればスイッチングデバイスＴ１２，Ｔ１４をＯＮすればよい。この制御を実現するブロックの例を図２に示す。このＦＣ電圧制御器２では、比較器ｃｍｐ１によりＦＣ電圧検出信号ＶＦＣ１と直流電圧源の電圧の１／２であるＶｄｃ／２を比較し、比較器ｃｍｐ２によりインバータユニット出力電流指令値Ｉｉｎｖ１の符号を検出し、排他的論理和素子ＸＯＲ１回路により信号ｓｅｌを演算する。

こうして得られた信号ｓｅｌは、１ならばスイッチングデバイスＴ１，Ｔ３をＯＮ、０ならばスイッチングデバイスＴ２，Ｔ４をＯＮすべきであることを示している。後段のホールド器Ｈｏｌｄは、スイッチング回数の増加を防ぐためゲート信号Ｇｒｅｆ１’＝０，Ｇｒｅｆ２’＝１（または、Ｇｒｅｆ１’＝１，Ｇｒｅｆ２’＝０）で零電圧を出力中はＯＲ回路ＯＲ１，ＯＲ２に入力する信号ｓｅｌ’が変化しないようにするためのものである。

後は、ＯＲ回路ＯＲ１，ＯＲ２，ＡＮＤ回路ＡＮＤ１，ＡＮＤ２によりゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２を生成する。表２に電圧検出信号ＶＦＣ１の大小およびインバータユニット出力電流指令値Ｉｉｎｖ１の符号と、得られるゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２，ＦＣ充放電の関係を示す。

本実施形態１の長所は、ＦＣによる共振電流が発生する条件でも制御により横流電流を拡大させることなく、正しく抑制できることである。さらに、スイッチングのたびに横流電流を確実に零にすることで、共振をリセットすることができる。

本実施形態１には短所もある。積分アンプＩ１〜Ｉ８はスイッチングタイミングの差だけを補償し、電圧降下のずれの補償を行わないため、電圧降下ずれに起因する横流電流は増加してしまう。また、スイッチングが行われない期間の共振を抑制することはできないため、共振による横流電流増加も発生しうる。しかし、特許文献２の方法に比べれば共振電流の拡大を抑制できるため横流電流を小さくできる。

その他、制御ブロックを構成する上で横流電流の抑制に有効な項目として、スイッチングパターンを全インバータユニットで共通としていることが挙げられる。ユニット並列構成では、それぞれのインバータユニットで零電圧出力時のスイッチングパターンを選択することにより、各ユニットのＦＣを個別に制御することができる。しかし、同時にスイッチングするスイッチングデバイスの組み合わせが増加してしまい横流電流抑制制御が難しくなってしまう。

例えば、インバータユニットを２並列とし、現在スイッチングデバイスＴ１１，Ｔ１２，Ｔ２１，Ｔ２２がＯＮ、各ユニット２台は＋Ｖｄｃ／２の電圧を出力している状態を考える。この状態で零電圧出力に切り替えるため、第１インバータユニットはスイッチングデバイスＴ１２をＯＦＦしてスイッチングデバイスＴ１３をＯＮする。異なるスイッチングパターンを許容すると、第２インバータユニットはスイッチングデバイスＴ２１をＯＦＦしてスイッチングデバイスＴ２４をＯＮして零電圧出力に切り替える場合が考えられる。

このとき、スイッチングデバイスＴ２１は、スイッチングデバイスＴ１１ではなくスイッチングデバイスＴ１２にタイミングを合わせる必要が生じ、スイッチングデバイスＴ２４もスイッチングデバイスＴ１４ではなくスイッチングデバイスＴ１３にタイミングを合わせなければならない。

これに対応するには、スイッチングデバイスＴ２１のターンＯＦＦを担当する積分アンプを、スイッチングデバイスＴ１１基準の積分アンプとＴ１２基準の積分アンプの２個を準備してスイッチングパターンに応じて切り替えなければならず、制御回路が複雑になってしまう。

また、スイッチング後には第１インバータユニットのＦＣと第２インバータユニットのＦＣが横流抑制リアクトルを介して直列に接続された回路が、直流電圧源に並列に接続された構成になる。

このとき、ＶＦＣ１＋ＶＦＣ２≠Ｖｄｃが成立すると共振が発生してしまう。スイッチングパターンが同じであれば、ＶＦＣ１＝ＶＦＣ２を実現できれば共振を抑制できる。しかし、異なるスイッチングパターンを許可すると、ＶＦＣ１＋ＶＦＣ２＝Ｖｄｃまで成立させる必要があり、実現が難しくなってしまう。

以上の問題を回避するため、スイッチングパターンは全インバータユニットで共通とした。図１では、ＦＣ電圧制御器２には第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１の検出値のみを入力し、電圧検出信号ＶＦＣ１だけがＶｄｃ／２になるようにスイッチングパターンを選択している。この制御回路では、電圧検出信号ＶＦＣ２を制御することはできない。

しかし、電圧検出信号ＶＦＣ１と電圧検出信号ＶＦＣ２が異なる場合は、零電圧出力時に共振電流が流れることで電圧検出信号ＶＦＣ１と電圧検出信号ＶＦＣ２の差は小さくなる。よって、電圧検出信号ＶＦＣ２を制御しなくても電圧検出信号ＦＣ２はＶｄｃ／２から大きくずれることはなく、インバータは問題なく運転を継続できる。

また、スイッチングパターンを全インバータユニット共通とすることによりＦＣ電圧の検出はインバータユニット１台だけでよくなるため、電圧検出器を削減できコスト低減につながる利点もある。

以上示したように、本実施形態１によれば、スイッチング直後の横流電流を零にすることができる。また、ＦＣと横流抑制リアクトルとの間で共振が発生する場合でも、特許文献２の手法とは異なり制御が誤動作せず、横流電流を小さくすることができる。また、ＦＣ電圧の検出はユニット１台だけでよいので、電圧検出器を削減しコストを低減することができる。

［実施形態２］
図４に本実施形態２の横流電流指令値演算部を示す。

ゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２は、図１（実施形態１）のＦＣ電圧制御器２から入力する。排他的論理和素子ＸＯＲ３は、ゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２が両方同じであるときに１を出力する。

遅延付加器ＤｅｌａｙＤ５は、排他的論理和素子ＸＯＲ３の出力信号を、立ち下がりだけ所定時間遅らせる。

減算器１３は、第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１から第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２を減算し、第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１と第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２との偏差を求める。遅延付加器ＤｅｌａｙＤ５の信号はスイッチＳＷＤに入力され、スイッチＳＷＤは入力が１ならば第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１と第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２との偏差を出力し、入力が０ならば０を出力する。比較器ｃｍｐ１は、第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１がＶｄｃ／２を超えているか否かを検出する。符号検出器１４は、インバータユニット出力電流指令値（Ｉｉｎｖ１またはＩｉｎｖ／Ｎ）の符号が正ならば１を出力し、負ならば０を出力する。

排他的論理和素子ＸＯＲ４は、比較器ｃｏｍｐ１と符号検出器１４の出力が両方同じ場合のみ１をＦＣ制御信号として出力する。このＦＣ制御信号は、第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１をＶｄｃ／２に近づけるために必要な零電圧出力時のスイッチングパターンを表している。

ＦＣ制御信号は、１ならばスイッチングデバイスＴ１１，Ｔ１３をＯＮし、０ならばスイッチングデバイスＴ１２，Ｔ１４をＯＮすることを示している。スイッチＳＷＥはＦＣ制御信号を入力し、入力が１ならば１を出力し、入力が０ならば−１を出力する。乗算器１５は、スイッチＳＷＤの出力信号とスイッチＳＷＥの出力信号との積を演算する。

乗算器１６は、乗算器１５の出力と、ＦＣ容量ＣＦＣの逆数との積を演算する。ここでのＦＣ容量ＣＦＣは、キャパシタのデータシート等に記載している定格値を用いる。乗算器１７は、電圧指令値Ｖｒｅｆを入力して、零電圧出力のデューティ比（１−｜Ｖｒｅｆ｜）を求め、この逆数と乗算器１６の出力との積を演算する。デューティ比を求める際の除算は演算負荷が大きいため、近似して１＋｜Ｖｒｅｆ｜との積を求めてもよい。

リミッタ１８は、電圧指令値Ｖｒｅｆの絶対値が１に近いときに、乗算器出力が異常に大きくなるのを防ぐ。すなわち、リミッタ１８は、乗算値１７の出力の絶対値が所定値以下となるように、乗算値１７の出力に上下限値を設けて、リミッタ１８の出力とする。リミッタ１８の出力は横流電流指令値となり、図１に示す実施形態１のゲート指令値遅延制御部４に入力される。

本実施形態２は、実施形態１では零固定としていた横流電流指令値を変化させることで、実施形態１では実現できない機能であった第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２を制御し、第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１に合わせる機能を追加した。

まず、第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１と第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２の偏差を演算する。次に、零電圧を出力しＦＣに電流が通流する期間だけ横流電流指令値を出力するよう、スイッチＳＷＤにより切り替えを行う。ＦＣには、ゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２のどちらか片方が１の場合のみ電流が流れ、このときＦＣ電圧の制御ができる。

そこで、ゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２の両方が０または１の時に横流電流指令値を発生させ、次のスイッチングで指令値通りの横流電流の発生を促す。次のスイッチングでは急峻で大きな電圧指令値の変動がない限り、必ずゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２のうち片方だけが切り替わり、ＦＣに電流が流れるようになる。

逆に、ゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２のどちらか片方が１ならば横流電流指令値を０に設定しておき、ＦＣに電流が流れなくなり第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２を制御できなくなる次のスイッチングでは余計な横流電流を流さない。

また、スイッチングパターンに応じてスイッチＳＷＥで符号の切り替えを行う。例えば、Ｖｄｃ／２＞ＶＦＣ１＞ＶＦＣ２であり出力電流Ｉｉｎｖ１の符号が正、この状態で零電圧を出力する場合を考える。

スイッチングデバイスＴ１１，Ｔ２１，Ｔ１３，Ｔ２３をＯＮすると第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１は充電されＶｄｃ／２に近づけることができる。スイッチングデバイスＴ１２，Ｔ２２，Ｔ１４，Ｔ２４をＯＮすると第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１は放電され、逆にＶｄｃ／２から離れてしまう。

このように、スイッチングパターンで充電・放電が切り替わるため、横流電流指令値の符号を適切に切り替える必要がある。先ほどの例では、Ｖｄｃ／２＞ＶＦＣ１なので次のスイッチングではＦＣ電圧制御によりスイッチングデバイスＴ１１，Ｔ２１，Ｔ１３，Ｔ２３がＯＮするパターンが必ず選択される。

そこで、スイッチＳＷＥを上に切り替え符号をそのままにして横流電流指令値を出力する。ＶＦＣ１＞ＶＦＣ２なので横流電流指令値の符号が正となり、出力電流Ｉｉｎｖ２の増加が促され、第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２は第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１よりも充電量が大きくなり、第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２を第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１に近づけることができる。

そして、符号を調整した後の偏差に１／ＣＦＣをかけ、第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２の調整に必要な電流を求める。その後、デューティ比（１−｜Ｖｒｅｆ｜）の逆数をかける。電圧指令値Ｖｒｅｆが０であればキャリア１周期の間常に零電圧が出力され、発生させた横流電流はすべてＦＣを通過する。しかし、例えばＶｒｅｆ＝０．５ならばキャリア１周期の間零電圧が出力される期間は半分となるため、第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２を意図通りの電圧とするためには２倍の横流電流を流す必要がある。以上の調整を、零電圧出力のデューティ比の逆数をかけることで行うことができる。

最後に、電圧指令値Ｖｒｅｆが１や−１に近い値となったときに横流電流を流しすぎないよう指令値をリミッタ１８で制限して、ゲート指令値遅延制御部４に出力する。

遅延付加器ＤｅｌａｙＤ５について説明する。

実施形態１の積分アンプＩ１〜Ｉ８は、スイッチング後デッドタイム＋ＴＤ程度経過してから動作している。積分アンプＩ１〜Ｉ８が動作したタイミングで横流電流指令値が０に戻ると、意図的に発生させた横流電流を積分アンプＩ１〜Ｉ８が補償してしまい、意図に反して横流電流が流れなくなってしまう。正常に動作させるためには、積分アンプＩ１〜Ｉ８が動作したタイミングで横流電流指令値を保持する必要がある。

以上を実現するため、遅延付加器ＤｅｌａｙＤ５を設けている。遅延付加器ＤｅｌａｙＤ５の遅延量は、デッドタイム＋ＴＤにさらに少し余裕を持たせた値、ノイズ減衰も考えるならばデッドタイム×２＋ＴＤ程度を設定する必要がある。

本実施形態２の効果として、何らかの一時的な外乱によりずれてしまったＦＣ電圧を揃えることができ、共振電流の発生を抑制し横流電流を小さくすることができる。

本実施形態２を実施形態１に組み合わせることで、共振の原因であるユニットごとのＦＣ電圧のずれが、突発的な外乱により発生してしまった場合、横流電流を意図的に流すことでＦＣ電圧のずれを小さくする。そのため共振を抑えることができ、横流電流をより小さくすることができる。

［実施形態３］
図５に本実施形態３のゲート指令値遅延制御部４に示す。実施形態２と同様の箇所については説明を省略する。

スイッチＳＷＥは実施形態２と同じ動作を行う。減算器１３は、第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１から第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２を減算し、第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１と第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２との偏差を求める。

バッファＺ−１は減算器１３の出力する偏差を記憶する。減算器１９は、減算器１３の出力と、バッファＺ−１に保存された例えばキャリア１周期前の偏差を減算し、キャリア１周期間の偏差の変動分を求める。

乗算器２０は、偏差の変動分と、スイッチＳＷＥとの積を求める。積分アンプＩ９は、乗算器２０の出力を入力し、積分演算を行う。乗算器２１は積分アンプＩ９の出力と、インバータユニット出力電流指令値（Ｉｉｎｖ１またはＩｉｎｖ／Ｎ）との積を演算する。乗算器２１の出力は横流電流指令値となり、図４に示す実施形態１のゲート指令値遅延制御部４に入力される。

本実施形態３も、実施形態１では零固定としていた横流電流指令値を変化させることで、第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２を制御する機能を追加したものである。しかし、実施形態２とは異なり、インバータユニットによるＦＣの容量ずれ（容量差）を推定し、ずれに応じた横流電流を発生させる。

まず、第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１と第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２の偏差を演算する。次に、バッファＺ−１と減算器１９によりある一定区間内の変動分を検出する。横流電流抑制制御が正常に動作していれば、各インバータユニットのＦＣを通過する電流はほぼ等しいと見なせる。そのため、ＦＣの電圧変動に差が生じれば、それはＦＣの容量がずれているためであると判断できる。

この電圧変動の差に対して、スイッチＳＷＥを用いて符号を調整する。スイッチＳＷＥの動作は実施形態２と全く同じである。符号を調整した後の電圧変動を積分アンプＩ９で増幅することにより容量ずれを推定し、得られた容量ずれにインバータ出力電流指令値（Ｉｉｎｖ１またはＩｉｎｖ／Ｎ）をかけて横流電流指令値とする。

本実施形態３の動作を説明する。例えば、Ｖｄｃ／２＞ＶＦＣ１で出力電流が正の値、第２インバータユニットのＦＣ容量が第１インバータユニットのＦＣ容量よりも大きく、第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１が第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２よりも変動しやすい場合を考える。

この場合、ＦＣに電流が流れ込み充電が促されるが、第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２の増加が第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１よりも小さくなり電圧変動は正の値が出力され、スイッチＳＷＥも正となり、正の値が積分アンプＩ９に入力される。

これにより、積分アンプＩ９の出力値は徐々に大きくなり、横流電流指令値も少しずつ大きくなって出力電流Ｉｉｎｖ２の増加が促される。そして、第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１の変動分と第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２の変動分が等しくなったところで積分アンプＩ９出力値の増加は停止する。

本実施形態３には、スイッチングデバイスの電圧降下ずれにより発生する横流電流を低減する効果もある。例えば、Ｖｄｃ／２＞ＶＦＣ１で出力電流が正の値、第１インバータユニットのＦＣ容量と第２インバータユニットのＦＣ容量は等しいが第２インバータユニットのスイッチングデバイスの電圧降下が第１インバータユニットよりも大きく電流が通過しにくい場合を考える。

このとき、横流電流抑制制御が正常に動作しても第２インバータユニットの出力電流は第１インバータユニットより小さくなる。ＦＣは充電されるが、第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２よりも第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１の方が大きく増加し、変動分は正の値になる。スイッチＳＷＥも正のため、積分アンプＩ９には正の値が入力し、横流電流指令値が少しずつ大きくなり、出力電流Ｉｉｎｖ２の増加が促される。ＦＣ容量が同じであるため、出力電流Ｉｉｎｖ１と出力電流Ｉｉｎｖ２が一致したところで積分アンプＩ９出力値の増加が停止する。

本実施形態３は、実施形態２とは異なり零電圧を出力する期間に限らず、常時横流電流を変化させている。これにより、スイッチングデバイスの電圧降下ずれにより発生する横流電流を低減する効果がある。

例えば、電圧降下ずれの小さいスイッチングデバイスを全ユニットで使用できる場合には、図６に示すように、実施形態２と同様に排他的論理和素子ＸＯＲ３，遅延付加器Ｄ５，スイッチＳＷＤを追加することで零電圧を出力する期間だけ横流電流が流れるようにすることもできる。このとき、スイッチＳＷＤを追加する場所は積分アンプＩ９よりも後段とする必要がある。

具体的には、図６に示すように、排他的論理和素子ＸＯＲ３は、ゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２が両方同じであるとき１を出力する。遅延付加器ＤｅｌａｙＤ５は排他的論理和素子ＸＯＲ３の出力信号を立ち下がり時だけ所定時間遅らせる。スイッチＳＷＤは、遅延付加器ＤｅｌａｙＤ５の出力が１ならば乗算器２１の出力を出力し、遅延付加器ＤｅｌａｙＤ５の出力が０ならば０を出力する。このスイッチＳＷＤの出力が横流電流指令値となる。

実施形態３の効果として、ＦＣの容量の差や、スイッチングデバイスの電圧降下のずれといった定常的な外乱に対して、ＦＣ電圧のずれを零にすることができ、共振を抑制し横流電流を小さくすることができる。しかし、実施形態２のような一時的な外乱によりずれてしまったＦＣ電圧を揃える機能はない。

本実施形態３を実施形態１に組み合わせることで、各インバータユニットのＦＣ電圧の変動分の差を検出し、差が零になるように横流電流を意図的に発生させる。そのため、ＦＣ容量のずれやスイッチングデバイスの電圧降下のずれといった定常的な外乱によって発生するＦＣ電圧のずれを零にすることができ、横流電流を小さくすることができる。横流電流の調整にはしばらく時間がかかるが、ある程度の電流が流れる条件ならば自動的に調整を行うことができ、ＦＣ容量やスイッチングデバイスの電圧降下の温度変化や経年変化にも追従することができる。

［実施形態４］
図７に本実施形態４の横流電流抑制制御部を示す。本実施形態４は、単純に実施形態２と実施形態３の横流電流指令値を足し合わせ、新たな横流電流指令値としたものである。

実施形態２では、一時的な外乱によりずれてしまったＦＣ電圧を揃えることができる反面、定常的な外乱に対してはＦＣ電圧のずれを小さくすることはできるが零にすることはできず、共振が発生してしまう。一方、実施形態３は逆で定常的な外乱を補償できるが一時的な外乱が発生すると横流電流が増加してしまう。

そこで、実施形態２と実施形態３の横流電流指令値を足し合わせることで、両方の外乱に対応し横流電流をより小さくすることができる。

実施形態２，３，４は、ＦＣの容量ずれに比例した横流電流を意図的に流すため、当然ながら共振成分以外の横流電流は増加する。しかし、ＦＣと横流抑制リアクトルとの間で生じる共振電流を抑制できるため、特許文献２の手法をそのまま適用する場合や実施形態１に比べると横流電流を小さく抑えることができる。

本実施形態４を実施形態１に組み合わせることで、突発的な外乱と定常的な外乱両方によって発生するＦＣ電圧のずれを零にすることができるため、横流電流をより小さくすることができる。

具体的には、図７に示すように、排他的論理和素子ＸＯＲ３は、ゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２が両方同じであるときに１を出力する。遅延付加器ＤｅｌａｙＤ５は、排他的論理和素子ＸＯＲ３の出力信号を、立ち下がり時だけ所定時間遅らせる。

減算器１３は、第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１から第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２を減算し、第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１と第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２との偏差を求める。遅延付加器ＤｅｌａｙＤ５の信号はスイッチＳＷＤに入力され、入力が１ならば第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１と第２インバータユニットのＦＣの電圧検出信号ＶＦＣ２との偏差を出力し、入力が０ならば０を出力する。比較器ｃｍｐ１は、第１インバータユニットのＦＣの電圧検出信号ＶＦＣ１がＶｄｃ／２を超えているか否かを検出する。符号検出器１４は、インバータユニット出力電流指令値（Ｉｉｎｖ１またはＩｉｎｖ／Ｎ）の符号が正ならば１を出力し、負ならば０を出力する。

排他的論理和素子ＸＯＲ４は、比較器ｃｏｍｐ１と符号検出器１４の出力が両方同じ場合のみ１をＦＣ制御信号として出力する。スイッチＳＷＥはＦＣ制御信号を入力し、入力が１ならば１を出力し、入力が０ならば−１を出力する。乗算器１５は、スイッチＳＷＤの出力信号とスイッチＳＷＥの出力信号との積を演算する。

乗算器１６は、乗算器１５の出力と、ＦＣ容量ＣＦＣの逆数との積を演算する。乗算器１７は、電圧指令値Ｖｒｅｆを入力して、零電圧出力のデューティ比（１−｜Ｖｒｅｆ｜）を求め、この逆数と乗算器１６の出力との積を演算する。デューティ比を求める際の除算は演算負荷が大きいため、近似して１＋｜Ｖｒｅｆ｜との積を求めてもよい。

リミッタ１８は、電圧指令値Ｖｒｅｆの絶対値が１に近いときに、乗算器出力が異常に大きくなるのを防ぐ。

乗算器２０は、偏差の変動分と、スイッチＳＷＥとの積を求める。積分アンプＩ９は、乗算器２０の出力を入力し、積分演算を行う。乗算器２１は積分アンプＩ９の出力と、インバータユニット出力電流指令値（Ｉｉｎｖ１またはＩｉｎｖ／Ｎ）との積を演算する。

加算器２２は、リミッタ１８と乗算器２１の出力を加算する。加算器２２の出力は横流電流指令値となる。

以上の実施形態はインバータユニット２並列を例に説明した。しかし、３台以上の任意のインバータユニット台数に拡張することができる。例として、実施形態１をＮ台以上のインバータユニット並列に拡張した際のｋ台目のインバータユニットの制御ブロックを図８に示す。ゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２は図１と同様、ＦＣ電圧制御器から出力されるものである。

これにインバータユニット出力電流指令値（Ｉｉｎｖ１またはＩｉｎｖ／Ｎ）と自身の出力電流Ｉｉｎｖｋとを比較し図１と同じ構成のＰＩアンプに入力し、遅延指令値を求めゲート指令値Ｇｒｅｆ１，Ｇｒｅｆ２に遅延とデッドタイムを付加したゲート信号Ｔｋ１，Ｔｋ２，Ｔｋ３，Ｔｋ４をｋ台目のインバータユニットに入力する。横流電流指令値ｋは零である。

図９〜図１２は、実施形態２〜４をＮ台のインバータユニット並列に拡張した際のｋ台目のインバータユニットのゲート指令値遅延制御部４である。基準となるＦＣの電圧ＶＦＣ１と自身のＦＣ電圧ＶＦＣｋとを比較し、得られた偏差は図７と全く同じ演算を行う。このようにして得られた結果は横流電流指令値ｋとなり、図８に入力される。

以上の構成により、３台以上のインバータユニット並列構成においてもＦＣと横流抑制リアクトルによる共振電流を低減し、横流電流を小さくすることができる。

ただし、実施形態２〜４では、ＦＣ電圧の検出器は全インバータユニットで必要となる。以上の手法は、特許文献４と組み合わせ横流電流をさらに小さくすることも可能である。

１…ＰＷＭ変調器
２…ＦＣ電圧制御器
３ａ〜３ｄ…デッドタイム処理器
４…ゲート遅延指令値演算部
５…比較器
６…符号検出器
７ａ〜７ｄ…ＮＯＴ回路
８…加算器
９…減算器
１０…加算器
１１ａ〜１１ｄ…ＡＮＤ素子
１２ａ〜１２ｄ…遅延付加器
１３…減算器
１４…符号検出器
１５…乗算器
１６…乗算器
１７…乗算器
１８…リミッタ
１９…減算器
２０…乗算器
２１…乗算器
２２…加算器

Claims

直流電圧源にインバータユニットを２つ以上並列接続した電力変換回路における横流電流を抑制する横流電流抑制制御装置であって、
前記インバータユニットは、順次直列接続された第１〜第４のスイッチングデバイスと、第１，第２スイッチングデバイスの共通接続点と第３，第４スイッチングデバイスの共通接続点との間に介挿されたフライングキャパシタと、を有し、
前記横流電流抑制制御装置は、
固定値の立ち上がりのゲート遅延指令値をＰＷＭ変調器とＦＣ電圧制御器によって生成された前記第１，第４スイッチングデバイスをＯＮ／ＯＦＦする第１ゲート指令値に付加する第１立ち上がり遅延付加器と、固定値の立ち上がりのゲート遅延指令値をＰＷＭ変調器とＦＣ電圧制御器によって生成された前記第２，第３スイッチングデバイスをＯＮ／ＯＦＦする第２ゲート指令値に付加する第２立ち上がり遅延付加器と、固定値の立ち下がりのゲート遅延指令値を前記第１ゲート指令値に付加する第１立ち下がり遅延付加器と、固定値の立ち下がりのゲート遅延指令値を前記第２ゲート指令値に付加する第２立ち下がり遅延付加器と、を第１インバータユニットに設け、
インバータユニット出力電流指令値に横流電流指令値を加算した値から自らのインバータユニット出力電流検出値を減算した値を横流電流としてゲインを乗算する比例アンプと、前記横流電流を入力し前記第１ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第１積分アンプと、前記横流電流を入力し前記第１ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第２積分アンプと、前記横流電流を入力し前記第１ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第３積分アンプと、前記横流電流を入力し前記第１ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第４積分アンプと、前記横流電流を入力し前記第２ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第５積分アンプと、前記横流電流を入力し前記第２ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第６積分アンプと、前記横流電流を入力し前記第２ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第７積分アンプと、前記横流電流を入力し前記第２ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第８積分アンプと、を有し、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第１積分アンプの出力とを加算して−１を乗算した値を第１立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第２積分アンプの出力とを加算して−１を乗算した値を第１立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第３積分アンプの出力とを加算した値を第１立ち下がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第４積分アンプの出力とを加算した値を第１立ち下がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第５積分アンプの出力とを加算して−１を乗算した値を第２立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第６積分アンプの出力とを加算して−１を乗算した値を第２立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第７積分アンプの出力とを加算した値を第２立ち下がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第８積分アンプの出力とを加算した値を第２立ち下がりのゲート遅延指令値として出力するゲート遅延指令値演算部と、前記第１立ち上がりのゲート遅延指令値を前記第１ゲート指令値に付加する第３立ち上がり遅延付加器と、前記第２立ち上がりのゲート遅延指令値を前記第２ゲート指令値に付加する第４立ち上がり遅延付加器と、前記第１立ち下がりのゲート遅延指令値を前記第１ゲート指令値に付加する第３立ち下がり遅延付加器と、前記第２立ち下がりのゲート遅延指令値を前記第２ゲート指令値に付加する第４立ち下がり遅延付加器と、を第２〜第Ｎ（Ｎ＝２以上の整数）インバータユニットにそれぞれ設け、
前記第１ゲート指令値と前記第２ゲート指令値が両方同じのとき１を出力する第１排他的論理和素子と、
前記第１排他的論理和素子の出力信号を立ち下がりだけ所定時間遅らせる遅延付加器と、
第１インバータユニットのフライングキャパシタの電圧検出信号と第２〜第Ｎインバータユニットのフライングキャパシタの電圧検出信号との偏差を演算する減算器と、
前記遅延付加器の出力が１ならば前記減算器の出力を出力し、前記遅延付加器の出力が０ならば０を出力する第１スイッチと、
前記インバータユニット出力電流指令値の符号を検出する符号検出器と、
前記第１インバータユニットのフライングキャパシタの電圧検出信号が直流電圧源の電圧の１／２よりも大きければ１を出力する比較器と、
前記符号検出器と前記比較器の出力が両方同じのとき１を出力する第２排他的論理和素子と、
前記第２排他的論理和素子の出力が１ならば１を出力し、前記第２排他的論理和素子の出力が０ならば−１を出力する第２スイッチと、
前記第１スイッチと前記第２スイッチの出力を乗算する第１乗算器と、
前記第１乗算器の出力にフライングキャパシタの容量の逆数を乗算する第２乗算器と、
前記第２乗算器の出力に零電圧出力のデューティ比の逆数を乗算する第３乗算器と、
前記第３乗算器の出力に上下限値を設けるリミッタと、
を備え、
前記リミッタの出力を前記横流電流指令値とすることを特徴とする横流電流抑制制御装置。
直流電圧源にインバータユニットを２つ以上並列接続した電力変換回路における横流電流を抑制する横流電流抑制制御装置であって、
前記インバータユニットは、順次直列接続された第１〜第４のスイッチングデバイスと、第１，第２スイッチングデバイスの共通接続点と第３，第４スイッチングデバイスの共通接続点との間に介挿されたフライングキャパシタと、を有し、
前記横流電流抑制制御装置は、
固定値の立ち上がりのゲート遅延指令値をＰＷＭ変調器とＦＣ電圧制御器によって生成された前記第１，第４スイッチングデバイスをＯＮ／ＯＦＦする第１ゲート指令値に付加する第１立ち上がり遅延付加器と、固定値の立ち上がりのゲート遅延指令値をＰＷＭ変調器とＦＣ電圧制御器によって生成された前記第２，第３スイッチングデバイスをＯＮ／ＯＦＦする第２ゲート指令値に付加する第２立ち上がり遅延付加器と、固定値の立ち下がりのゲート遅延指令値を前記第１ゲート指令値に付加する第１立ち下がり遅延付加器と、固定値の立ち下がりのゲート遅延指令値を前記第２ゲート指令値に付加する第２立ち下がり遅延付加器と、を第１インバータユニットに設け、
インバータユニット出力電流指令値に横流電流指令値を加算した値から自らのインバータユニット出力電流検出値を減算した値を横流電流としてゲインを乗算する比例アンプと、前記横流電流を入力し前記第１ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第１積分アンプと、前記横流電流を入力し前記第１ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第２積分アンプと、前記横流電流を入力し前記第１ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第３積分アンプと、前記横流電流を入力し前記第１ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第４積分アンプと、前記横流電流を入力し前記第２ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第５積分アンプと、前記横流電流を入力し前記第２ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第６積分アンプと、前記横流電流を入力し前記第２ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第７積分アンプと、前記横流電流を入力し前記第２ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第８積分アンプと、を有し、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第１積分アンプの出力とを加算して−１を乗算した値を第１立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第２積分アンプの出力とを加算して−１を乗算した値を第１立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第３積分アンプの出力とを加算した値を第１立ち下がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第４積分アンプの出力とを加算した値を第１立ち下がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第５積分アンプの出力とを加算して−１を乗算した値を第２立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第６積分アンプの出力とを加算して−１を乗算した値を第２立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第７積分アンプの出力とを加算した値を第２立ち下がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第８積分アンプの出力とを加算した値を第２立ち下がりのゲート遅延指令値として出力するゲート遅延指令値演算部と、前記第１立ち上がりのゲート遅延指令値を前記第１ゲート指令値に付加する第３立ち上がり遅延付加器と、前記第２立ち上がりのゲート遅延指令値を前記第２ゲート指令値に付加する第４立ち上がり遅延付加器と、前記第１立ち下がりのゲート遅延指令値を前記第１ゲート指令値に付加する第３立ち下がり遅延付加器と、前記第２立ち下がりのゲート遅延指令値を前記第２ゲート指令値に付加する第４立ち下がり遅延付加器と、を第２〜第Ｎ（Ｎ＝２以上の整数）インバータユニットにそれぞれ設け、
前記インバータユニット出力電流指令値の符号を検出する符号検出器と、
第１インバータユニットのフライングキャパシタの電圧検出信号が前記直流電圧源の電圧の１／２よりも大きければ１を出力する比較器と、
前記符号検出器と前記比較器の出力が両方同じのとき１を出力する排他的論理和素子と、
前記排他的論理和素子の出力が１ならば１を出力し、前記排他的論理和素子の出力が０ならば−１を出力するスイッチと、
前記第１インバータユニットの電圧検出信号と第２〜第Ｎインバータユニットの電圧検出信号との偏差を演算する第１減算器と、
前記第１減算器の１演算周期前の出力を記憶するバッファと、
前記第１減算器の出力から前記バッファの出力を減算する第２減算器と、
前記第２減算器の出力に前記スイッチの出力を乗算する第１乗算器と、
前記第１乗算器の出力を積分する積分器と、
前記積分器の出力に前記インバータユニット出力電流指令値を乗算する第２乗算器と、
を備え、前記第２乗算器の出力を前記横流電流指令値とすることを特徴とする横流電流抑制制御装置。
直流電圧源にインバータユニットを２つ以上並列接続した電力変換回路における横流電流を抑制する横流電流抑制制御装置であって、
前記インバータユニットは、順次直列接続された第１〜第４のスイッチングデバイスと、第１，第２スイッチングデバイスの共通接続点と第３，第４スイッチングデバイスの共通接続点との間に介挿されたフライングキャパシタと、を有し、
前記横流電流抑制制御装置は、
固定値の立ち上がりのゲート遅延指令値をＰＷＭ変調器とＦＣ電圧制御器によって生成された前記第１，第４スイッチングデバイスをＯＮ／ＯＦＦする第１ゲート指令値に付加する第１立ち上がり遅延付加器と、固定値の立ち上がりのゲート遅延指令値をＰＷＭ変調器とＦＣ電圧制御器によって生成された前記第２，第３スイッチングデバイスをＯＮ／ＯＦＦする第２ゲート指令値に付加する第２立ち上がり遅延付加器と、固定値の立ち下がりのゲート遅延指令値を前記第１ゲート指令値に付加する第１立ち下がり遅延付加器と、固定値の立ち下がりのゲート遅延指令値を前記第２ゲート指令値に付加する第２立ち下がり遅延付加器と、を第１インバータユニットに設け、
インバータユニット出力電流指令値に横流電流指令値を加算した値から自らのインバータユニット出力電流検出値を減算した値を横流電流としてゲインを乗算する比例アンプと、前記横流電流を入力し前記第１ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第１積分アンプと、前記横流電流を入力し前記第１ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第２積分アンプと、前記横流電流を入力し前記第１ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第３積分アンプと、前記横流電流を入力し前記第１ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第４積分アンプと、前記横流電流を入力し前記第２ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第５積分アンプと、前記横流電流を入力し前記第２ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第６積分アンプと、前記横流電流を入力し前記第２ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第７積分アンプと、前記横流電流を入力し前記第２ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第８積分アンプと、を有し、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第１積分アンプの出力とを加算して−１を乗算した値を第１立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第２積分アンプの出力とを加算して−１を乗算した値を第１立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第３積分アンプの出力とを加算した値を第１立ち下がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第４積分アンプの出力とを加算した値を第１立ち下がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第５積分アンプの出力とを加算して−１を乗算した値を第２立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第６積分アンプの出力とを加算して−１を乗算した値を第２立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第７積分アンプの出力とを加算した値を第２立ち下がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第８積分アンプの出力とを加算した値を第２立ち下がりのゲート遅延指令値として出力するゲート遅延指令値演算部と、前記第１立ち上がりのゲート遅延指令値を前記第１ゲート指令値に付加する第３立ち上がり遅延付加器と、前記第２立ち上がりのゲート遅延指令値を前記第２ゲート指令値に付加する第４立ち上がり遅延付加器と、前記第１立ち下がりのゲート遅延指令値を前記第１ゲート指令値に付加する第３立ち下がり遅延付加器と、前記第２立ち下がりのゲート遅延指令値を前記第２ゲート指令値に付加する第４立ち下がり遅延付加器と、を第２〜第Ｎ（Ｎ＝２以上の整数）インバータユニットにそれぞれ設け、
前記インバータユニット出力電流指令値の符号を検出する符号検出器と、
第１インバータユニットのフライングキャパシタの電圧検出信号が前記直流電圧源の電圧の１／２よりも大きければ１を出力する比較器と、
前記符号検出器と前記比較器の出力が両方同じのとき１を出力する第２排他的論理和素子と、
前記第２排他的論理和素子の出力が１ならば１を出力し、前記第２排他的論理和素子の出力が０ならば−１を出力する第２スイッチと、
前記第１インバータユニットの電圧検出信号と第２〜第Ｎインバータユニットの電圧検出信号との偏差を演算する第１減算器と、
前記第１減算器の１演算周期前の出力を記憶するバッファと、
前記第１減算器の出力から前記バッファの出力を減算する第２減算器と、
前記第２減算器の出力に前記第２スイッチの出力を乗算する第１乗算器と、
前記第１乗算器の出力を積分する積分器と、
前記積分器の出力に前記インバータユニット出力電流指令値を乗算する第２乗算器と、
第１，第４スイッチングデバイスをＯＮ／ＯＦＦするゲート指令値と第２，第３スイッチングデバイスをＯＮ／ＯＦＦするゲート指令値が両方同じとき１を出力する第１排他的論理和素子と、
前記第１排他的論理和素子の出力信号を立ち下がりだけ所定時間遅らせる遅延付加器と、
前記遅延付加器の出力が１ならば前記第２乗算器の出力を出力し、前記遅延付加器の出力が０ならば０を出力する第１スイッチと、
を備え、前記第１スイッチの出力を前記横流電流指令値とすることを特徴とする記載の横流電流抑制制御装置。
直流電圧源にインバータユニットを２つ以上並列接続した電力変換回路における横流電流を抑制する横流電流抑制制御装置であって、
前記インバータユニットは、順次直列接続された第１〜第４のスイッチングデバイスと、第１，第２スイッチングデバイスの共通接続点と第３，第４スイッチングデバイスの共通接続点との間に介挿されたフライングキャパシタと、を有し、
前記横流電流抑制制御装置は、
固定値の立ち上がりのゲート遅延指令値をＰＷＭ変調器とＦＣ電圧制御器によって生成された前記第１，第４スイッチングデバイスをＯＮ／ＯＦＦする第１ゲート指令値に付加する第１立ち上がり遅延付加器と、固定値の立ち上がりのゲート遅延指令値をＰＷＭ変調器とＦＣ電圧制御器によって生成された前記第２，第３スイッチングデバイスをＯＮ／ＯＦＦする第２ゲート指令値に付加する第２立ち上がり遅延付加器と、固定値の立ち下がりのゲート遅延指令値を前記第１ゲート指令値に付加する第１立ち下がり遅延付加器と、固定値の立ち下がりのゲート遅延指令値を前記第２ゲート指令値に付加する第２立ち下がり遅延付加器と、を第１インバータユニットに設け、
インバータユニット出力電流指令値に横流電流指令値を加算した値から自らのインバータユニット出力電流検出値を減算した値を横流電流としてゲインを乗算する比例アンプと、前記横流電流を入力し前記第１ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第１積分アンプと、前記横流電流を入力し前記第１ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第２積分アンプと、前記横流電流を入力し前記第１ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第３積分アンプと、前記横流電流を入力し前記第１ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第４積分アンプと、前記横流電流を入力し前記第２ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第５積分アンプと、前記横流電流を入力し前記第２ゲート指令値が０から１に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第６積分アンプと、前記横流電流を入力し前記第２ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が正の時に動作する第７積分アンプと、前記横流電流を入力し前記第２ゲート指令値が１から０に変化した後、かつ、前記インバータユニット出力電流指令値の符号が負の時に動作する第８積分アンプと、を有し、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第１積分アンプの出力とを加算して−１を乗算した値を第１立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第２積分アンプの出力とを加算して−１を乗算した値を第１立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第３積分アンプの出力とを加算した値を第１立ち下がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第４積分アンプの出力とを加算した値を第１立ち下がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第５積分アンプの出力とを加算して−１を乗算した値を第２立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第６積分アンプの出力とを加算して−１を乗算した値を第２立ち上がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が正の時前記比例アンプの出力と前記第７積分アンプの出力とを加算した値を第２立ち下がりのゲート遅延指令値とし、前記インバータユニット出力電流指令値の符号が負の時前記比例アンプの出力と前記第８積分アンプの出力とを加算した値を第２立ち下がりのゲート遅延指令値として出力するゲート遅延指令値演算部と、前記第１立ち上がりのゲート遅延指令値を前記第１ゲート指令値に付加する第３立ち上がり遅延付加器と、前記第２立ち上がりのゲート遅延指令値を前記第２ゲート指令値に付加する第４立ち上がり遅延付加器と、前記第１立ち下がりのゲート遅延指令値を前記第１ゲート指令値に付加する第３立ち下がり遅延付加器と、前記第２立ち下がりのゲート遅延指令値を前記第２ゲート指令値に付加する第４立ち下がり遅延付加器と、を第２〜第Ｎ（Ｎ＝２以上の整数）インバータユニットにそれぞれ設け、
前記インバータユニット出力電流指令値の符号を検出する符号検出器と、
第１インバータユニットのフライングキャパシタの電圧検出信号が前記直流電圧源の電圧の１／２よりも大きければ１を出力する比較器と、
前記符号検出器と前記比較器の出力が両方同じのとき１を出力する第２排他的論理和素子と、
前記第２排他的論理和素子の出力が１ならば１を出力し、前記第２排他的論理和素子の出力が０ならば−１を出力する第２スイッチと、
第１インバータユニットの電圧検出信号と第２〜第Ｎインバータユニットの電圧検出信号との偏差を演算する第１減算器と、
前記第１減算器の１演算周期前の出力を記憶するバッファと、
前記第１減算器の出力から前記バッファの出力を減算する第２減算器と、
前記第２減算器の出力に前記第２スイッチの出力を乗算する第１乗算器と、
前記第１乗算器の出力を積分する積分器と、
前記積分器の出力に前記インバータユニット出力電流指令値を乗算する第２乗算器と、
第１，第４スイッチングデバイスをＯＮ／ＯＦＦするゲート指令値と第２，第３スイッチングデバイスをＯＮ／ＯＦＦするゲート指令値が両方同じのとき１を出力する第１排他的論理和素子と、
前記第１排他的論理和素子の出力信号を立ち下がりだけ所定時間遅らせる遅延付加器と、
前記遅延付加器の出力が１ならば前記第１減算器の出力を出力し、前記遅延付加器の出力が０ならば０を出力する第１スイッチと、
前記第１スイッチの出力と前記第２スイッチの出力を乗算する第３乗算器と、
前記第３乗算器の出力にフライングキャパシタの容量の逆数を乗算する第４乗算器と、
前記第４乗算器の出力に零電圧出力のデューティ比の逆数を乗算する第５乗算器と、
前記第５乗算器の出力に上限値を設けるリミッタと、
前記第２乗算器の出力と前記リミッタの出力とを加算する加算器と、
を備え、前記加算器の出力を横流電流指令値とすることを特徴とする横流電流抑制制御装置。