JP6960011B2 - Ｔｓｎ対応エンドコントローラを備えたネットワークシステム - Google Patents

Description

本発明は、共有メモリを搭載したＴＳＮ対応エンドコントローラを備えたネットワークシステムに関する。

複数のパーソナルコンピュータ（ＰＣ）やサーバーの機器間でデータを共有するための共有メモリは、各機器からリード／ライトが可能なハードウェアのメモリが使用される。この種のメモリのメモリリソースに受信情報のパケットを格納する際に、メモリリソースを効率的に活用するために、スイッチングによりパケットを選別することが知られている（例えば特許文献１参照）。

特開２００８−４２９１５号公報

一般に複数の機器間でデータを共有させるために、機器に共有メモリを持たせた場合、ＰＣやサーバーの起動順番に制約があり、起動する順番が適切でないと共有メモリが使用できない。そして、ネットワーク、特に、イーサネット（登録商標）接続で共有メモリを実現する場合は、共有メモリへのアクセスやデータ更新の時間が保証されず、共有メモリ専用のネットワークが必要であった。

本発明は、上記問題を解消するものであり、外部からアクセス可能な共有メモリを搭載したコントローラに、ＴＳＮ（Ｔｉｍｅ Ｓｅｎｓｉｔｉｖｅ Ｎｅｔｗｏｒｋｉｎｇ）スイッチを搭載することにより、同期性が保証され、リアルタイム性が担保でき、ＰＣやサーバーの起動順番の制約を持たない共有メモリを実現し、さらには、セキュリティ、信頼性が担保された共有メモリを実現した、ＴＳＮ対応エンドコントローラを備えたネットワークシステムを提供することを目的とする。

本発明は、ＴＳＮ対応エンドコントローラと、前記ＴＳＮ対応エンドコントローラとネットワークを介して接続された外部端末と、を備え、
前記ＴＳＮ対応エンドコントローラは、
ＴＳＮ（Ｔｉｍｅ Ｓｅｎｓｉｔｉｖｅ Ｎｅｔｗｏｒｋｉｎｇ）に対応したポートと、
前記ポートに接続され、アナログ信号とデジタル信号を相互変換するＰＨＹデバイスと、
前記ポートを介して外部から共通してアクセス可能なメモリ領域を有した共有メモリと、
前記ＰＨＹデバイスに接続されるＴＳＮスイッチと、
前記ＴＳＮスイッチを制御し、かつ前記共有メモリへのアクセスを制御するＣＰＵコアと、を備え、
前記ＴＳＮスイッチ及びＣＰＵコアは、ＦＰＧＡに搭載され、
前記ＣＰＵコアは、前記外部端末から送信されるパケットのヘッダ部の情報に基づいて前記共有メモリへのアクセスか否かをフィルタリングし、前記フィルタリングにより前記共有メモリへのアクセスであることが確認できたとき前記パケットのデータ部の先頭部分の識別情報に基づいて前記共有メモリへのアクセスを許可するように前記ＴＳＮスイッチを制御する、ことを特徴としたネットワークシステムである。

また、本発明は、上記において、前記外部端末は、前記ＴＳＮ対応エンドコントローラと冗長接続のための主系及び従系のネットワークを介して接続され、
前記ＣＰＵコアは、主系のネットワークで異常が発生したときに従系のネットワークに切り替えるように前記ＴＳＮスイッチを制御する、ことを特徴としたネットワークシステムである。

本発明によれば、例えばイーサネット（登録商標）接続された共有メモリへのアクセスやデータ更新の時間が保証され、外部のＰＣやサーバーは起動順番の制約がなくなる。
また、フィルタリング機能を持たせることで、セキュリティが担保され、外部装置・センサなどのデジタル／アナログ信号入力値取得と、デジタル／アナログ信号出力制御を設定した時間で制御可能となる。
また、冗長接続に対応したものとすることで、ネットワークの断線時もデータロス無しで転送継続が可能となる。

本発明の一実施形態に係るＴＳＮ対応エンドコントローラのブロック構成図。 上記ＴＳＮ対応エンドコントローラの外部端末との接続を示す構成図。 上記ＴＳＮ対応エンドコントローラの共有メモリのメモリ領域設定を示す図。 上記ＴＳＮ対応エンドコントローラの共有メモリへの外部端末からのデータ送信動作を示す図。 上記ＴＳＮ対応エンドコントローラの共有メモリへ外部端末からアクセスを可能とするＴＳＮスイッチのフィルタリングを説明する図。 （ａ）（ｂ）は上記ＴＳＮ対応エンドコントローラと外部端末とが経路冗長接続されているネットワークシステムにおいて障害が発生した場合の動作を説明する図。 上記ＴＳＮ対応エンドコントローラを使用したデジタル／アナログ信号取得のための構成を示す図。 上記ＴＳＮ対応エンドコントローラと外部端末とが経路冗長接続されているネットワークシステムにおいてデジタル／アナログ信号取得のための構成を示す図。 上記ＴＳＮ対応エンドコントローラを使用した、装置のデジタル／アナログ制御のための構成を示す図。 上記ＴＳＮ対応エンドコントローラと外部端末とが経路冗長接続されているネットワークシステムでの装置をデジタル／アナログ制御するための構成を示す図。 上記ＴＳＮ対応エンドコントローラを使用した、装置のデジタル／アナログ同期制御のための構成を示す図。

以下、本発明の一実施形態に係るＴＳＮ対応エンドコントローラ及びそれを備えたネットワークシステムについて図面を参照して説明する。図１は、一実施形態に係るＴＳＮ対応エンドコントローラ１を示す。ＴＳＮ（Ｔｉｍｅ Ｓｅｎｓｉｔｉｖｅ Ｎｅｔｗｏｒｋｉｎｇ）に対応したポート２と、アナログ信号とデジタル信号を相互変換するＰＨＹデバイス３と、ＴＳＮスイッチ４と、ＣＰＵコア５と、共有メモリ６と、を備える。ＴＳＮスイッチ４及びＣＰＵコア５は、ＦＰＧＡ７に搭載されている。ポート２は、ネットワーク、例えばイーサネット（登録商標）に接続される。ＰＨＹデバイス３は、ポート２に接続され、ＴＳＮスイッチ４はＰＨＹデバイス３に接続され、ＣＰＵコア５はＴＳＮスイッチ４に接続されている。共有メモリ６は、ネットワークを介して外部から共通してアクセス可能なメモリ領域を有している。

ＴＳＮスイッチ４は、システム間でデータをインサーネット・ネットワーク経由で送信するためのプロトコルを規定するＴＳＮに対応した機能スイッチである。ＴＳＮは、ネットワーク全体で時刻を同期化する時刻同期機能、リアルタイムデータ送信を可能とする（アクセス時間保証）機能、スケジューリング（時刻合わせ）機能、ゲート制御機能、割り込み機能等を備えている（ＩＥＥＥ８０２．１ＡＳ−Ｒｅｖ、ＩＥＥＥ８０２．１Ｑａｖ、ＩＥＥＥ８０２．１Ｑｂｖ、ＩＥＥＥ８０２．１Ｑｂｕ、ＩＥＥＥ８０２．３ｂｒ）。ＴＳＮスイッチ４をＴＳＮのプロトコルに従い制御し、かつ共有メモリ６にアクセスするためのプログラムをＦＰＧＡ７(ＣＰＵコア５)に格納している。

このようなＴＳＮスイッチ４を、外部からアクセス可能な共有メモリ６を搭載したＴＳＮ対応エンドコントローラ１に搭載することにより、ＰＣやサーバー等の外部端末の起動順番の制約を持たない共有メモリ６を実現でき、同期性が保証され、リアルタイム性が担保できる。すなわち、イーサネット（登録商標）接続された共有メモリ６へのアクセスやデータ更新の時間が保証され、外部のＰＣやサーバーは起動順番の制約がなくなる。

図２は、ＴＳＮ対応エンドコントローラ１の外部端末１１との接続を示す。外部端末１１は、パーソナルコンピュータＰＣ（Ａ）、ＰＣ（Ｂ）、サーバー（Ｃ）、サーバー（Ｄ）等で成り、ＴＳＮ対応エンドコントローラ１のポート２にインサーネットのネットワーク１２により接続される。このようなネットワーク構成とすることで、共有メモリ６へのアクセスやデータ更新の時間が保証され、フィルタリング機能によりセキュリティを担保することができる。その結果、共有メモリ６は、外部端末１１の起動順番の問題（制約）のないメモリとなる。

また、ＴＳＮスイッチ４に搭載した共有メモリ６は、ＴＳＮ技術で時刻同期、リアルタイムデータ伝送、経路冗長接続が可能となる。ＴＳＮスイッチ４に搭載した共有メモリ６は、ＯＳに依存せず、Ｌｉｎｕｘ（登録商標）、Ｗｉｎｄｏｗｓ、マイコンなどから簡単にアクセスできる。ＴＳＮスイッチ４へは、ＴＳＮ対応ＰＣも、ＴＳＮ非対応ＰＣも接続できる。ＰＣとＴＳＮスイッチ４間の高精度なリアルタイム制御は、ＴＳＮ対応ＰＣ（Ａｐｏｌｌｏ Ｌａｋｅなど）のみ使用可能である。ＰＣからＴＳＮスイッチ４の共有メモリ６しか接続できない設定を設けてもよく、一般通信を遮断することでセキュリティ強化が行える。

図３は、ＴＳＮ対応エンドコントローラ１の共有メモリ６のメモリ領域設定を示す。ここには、ＶＬＡＮ（Ｖｉｒｔｕａｌ ＬＡＮ）を使用したアクセス権の設定例を示す。メモリの領域毎に、読み込みのみ（ＲＯ）、書き込みのみ（ＷＯ）、読み書き両方（Ｗ／Ｒ）、読み書き禁止（ＷＩ）の４パターンを設定可能とした。

図４は、ＴＳＮ対応エンドコントローラ１の共有メモリ６への外部端末１１からのデータ送信動作を示す。外部端末１１としてのＰＣ（Ａ）、ＰＣ（Ｂ）、ＰＣ（Ｃ）、ＰＣ（Ｄ）から送信されるパケット２１〜２４、３１〜３４について、ＴＳＮスイッチ４の時刻同期下の各機器からのアクセスタイミングと、スイッチのゲート設定時間制御とにより、他のデータ転送中でも、時間間隔を保証し、共有メモリ６へリアルタイムでのデータ送信を可能とする。

図５は、共有メモリ６へアクセスする際のＴＳＮスイッチ４のフィルタリングを説明する図である。フィルタリングは、（１）パケット４０のヘッダ部４１の情報を使用したフィルタリング機能と、（２）パケット４０のデータ部４２の先頭部分４３の情報を使用したフィルタリング機能とで行い、共有メモリ６へのアクセスを制限する（ＩＥＥＥ８０２．１Ｑｃｉ）。これにより、許可された接続先から許可されたアクセスのパケット４０のみ共有メモリ６へアクセスが可能となる。

（１）のフィルタリングは、リアルタイム性を確保するため、パケット４０のヘッダ部４１の情報でフィルタリングし、接続先の確認とパケットの転送を可能とする。ここに、ＭＡＣアドレス、プライオリティ、カウント数、ＶＬＡＮなどを使用する。ＴＳＮスイッチ４のＶＬＡＮは、ＭＡＣアドレスの接続許可／禁止を認証し、ＭＡＣアドレスが認証されないと、ＶＬＡＮ（グループ）に接続できない。
（２）のフィルタリングは、（１）のフィルタリングで、搭載されている共有メモリ６へのアクセスであることを確認すれば、データ部４２の先頭部分４３に予め取り決めをしたフォーマットのデータが有るかを見てフィルタリングする。

フィルタリングは、ＣＰＵコア５がＴＳＮスイッチ４を制御することで成される。すなわち、ＣＰＵコア５は、ＴＳＮスイッチ４をして、外部端末１１から送信されるパケット４０のヘッダ部４１の情報に基づいて共有メモリ６へのアクセスか否かをフィルタリングし、フィルタリングにより共有メモリ６へのアクセスであることが確認できたときパケット４０のデータ部４２の先頭部分４３の識別情報に基づいて共有メモリ６へのアクセスを許可する

図６（ａ）（ｂ）は、ＴＳＮ対応エンドコントローラ１と外部端末１１とが経路冗長接続１５されているネットワークシステムにおいて障害が発生する前と後のネットワーク切り替えを示す。ＴＳＮ対応エンドコントローラ１は、図１に示したものと同等であり、ポート２等の図示を省いている(以下、同様)。ここに、ＴＳＮ対応エンドコントローラ１と外部端末１１とは、冗長接続のための主系ネットワーク５１（実線で示す）及び従系ネットワーク５２（破線で示す）を介して接続されている。ＴＳＮ対応エンドコントローラ１のＣＰＵコア５は、主系ネットワーク５１で異常が発生したときに従系ネットワーク５２に切り替えるようにＴＳＮスイッチ４を制御する。本実施形態では、主系ネットワーク５１及び従系ネットワーク５２に、ＴＳＮスイッチコントローラ１３，１４を介在させている。ＴＳＮスイッチコントローラ１３，１４は、ＴＳＮスイッチ４よりも機能は少なくてよく（共有メモリとのＩＯの機能を有していない）、ＡＳＩＣ（マイコン）を内蔵し、ＦＰＧＡに搭載され、時刻同期、スケジューリング、冗長接続の機能を有していればよい。

障害発生時のネットワーク切り替えは、ＴＳＮスイッチ４及びＴＳＮスイッチコントローラ１３，１４が動作することにより成される。請求項では、これら両者を含めてＴＳＮスイッチと称している。図６（ａ）に示す状態のＴＳＮスイッチコントローラ１３を経由していた主系ネットワーク５１で障害が発生した場合、ＴＳＮスイッチはネットワークを切り替えて、図６（ｂ）に示すＴＳＮスイッチコントローラ１４を経由する、障害発生前は従系であったネットワークを主系ネットワーク５１とする。こうして、ＴＳＮ技術を利用することで、冗長接続をした主系のネットワークで異常が発生した場合に、パケットをロスすることなく従系のネットワークに切り替えが可能となる。このため、線路冗長接続１５に対応してネットワークの断線時、障害発生時もパケットロス無しでデータ転送継続が可能なシステムの構築が可能となる（ＩＥＥＥ８０２．１ＣＢ）。

ここで、主系及び従系のネットワーク切り替えの具体例を説明する。通常、送信元からパケット及びその複製パケットをそれぞれ主系及び従系を経て送信し、送信先で主系からのパケットが正常であればそのまま受信し、従系からの複製パケットは破棄する。送信先で主系からのパケットを受信できなかったときは、従系経由で受信したパケットを受信する。一方、送信先で主系からのパケットが異常であることを検出したときは、従系からの複製パケットを受信し、データ転送を継続する。

図７は、ＴＳＮ対応エンドコントローラ１を使用したデジタル／アナログ信号取得（ＤＩ／ＡＤ入力機能）のための構成を示す。ここに、デジタル／アナログ信号を取得する装置・センサ１６がＴＳＮ対応エンドコントローラ１に接続され(実際にはポートを介して接続される。以下同様)、ＴＳＮ対応エンドコントローラ１は、ネットワーク１２を介して外部端末１１に接続されている。ＴＳＮ対応エンドコントローラ１は装置・センサ１６からデジタル／アナログ信号を設定した時間間隔で取得し共有メモリ６に書き込み、外部端末１１は、共有メモリ６にアクセスしてデジタル／アナログ信号入力値を取得できる。

上記構成により、共有メモリ６にイーサネット（登録商標）経由でリアルタイムにアクセスできる利点を活かし、ＴＳＮスイッチ４の共有メモリ６を利用したデジタル／アナログ信号の制御回路を実装し、時刻同期／リアルタイム／優先度設定／経路冗長接続が可能なイーサネット（登録商標）接続のＩＯを実現できる。また、デジタル／アナログ信号伝送遅延（ＤＥＬＡＹ）とジッタを設定可能である。また、経路を冗長接続することで、障害発生時でもデジタル／アナログ信号入力値を、設定した時間間隔で取得可能となる。

図８は、ＴＳＮ対応エンドコントローラ１と外部端末１１とが経路冗長接続１５されているネットワークシステムにおいてデジタル／アナログ信号取得のための構成を示す。これは、図６に示した、外部端末１１と経路冗長接続１５されたＴＳＮ対応エンドコントローラ１に、デジタル／アナログ信号を取得する装置・センサ１６を接続したものである。このように経路を冗長接続することで、障害発生時でも、外部端末１１は、ＴＳＮ対応エンドコントローラ１を経由して装置・センサ１６のデジタル／アナログ信号入力値を、設定した時間間隔で取得可能となる。

図９は、ＴＳＮ対応エンドコントローラ１に接続された装置・機器１７をデジタル／アナログ（ＤＯ／ＤＡ出力機能）制御するための構成を示す。この構成により、ＴＳＮ対応エンドコントローラ１の共有メモリ６を使用したＩＯ制御デジタル／アナログ制御を用いて、外部端末１１から装置１７のデジタル／アナログ制御がリアルタイムで可能となる。

図１０は、ＴＳＮ対応エンドコントローラ１と外部端末１１とが経路冗長接続１５されているネットワークシステムでの装置・機器１７をデジタル／アナログ制御するための構成を示す。この構成により、ＴＳＮ対応エンドコントローラ１の共有メモリ６を使用したＩＯ制御デジタル／アナログ制御を用いて、外部端末１１から、装置・機器１７のデジタル／アナログ制御がリアルタイムで可能となる。また、経路を冗長接続することで、障害発生時でも制御継続が可能となる。

図１１は、ＴＳＮ対応エンドコントローラ１を使用した、装置・機器１７のデジタル／アナログ同期制御のための構成を示す。ＴＳＮ対応エンドコントローラ１から同期制御用の同期信号（ＰＰＳ）を出力する。この構成により、デジタル制御、アナログ制御信号の出力とは別に、外部端末１１から、ＴＳＮ対応エンドコントローラ１の共有メモリ６を使用した制御同期信号（ＰＰＳ）を出力可能で、装置・機器１７の制御を同期させることができる。

本発明は、上記実施形態の構成に限られず、種々の変形が可能である。

１ ＴＳＮ対応エンドコントローラ
２ ポート
３ ＰＨＹデバイス
４ ＴＳＮスイッチ
５ ＣＰＵコア
６ 共有メモリ
７ ＦＰＧＡ
１１ 外部端末
１２ ネットワーク
１３，１４ ＴＳＮスイッチコントローラ
１５ 経路冗長接続
１６ 装置・センサ
１７ 装置・機器
２１〜２４、３１〜３４ パケット
４０ パケット
４１ ヘッダ部
４２ データ部
４３ 先頭部分
５１ 主系ネットワーク
５２ 従系ネットワーク

Claims (2)

1. ＴＳＮ対応エンドコントローラと、前記ＴＳＮ対応エンドコントローラとネットワークを介して接続された外部端末と、を備え、
   前記ＴＳＮ対応エンドコントローラは、
   ＴＳＮ（Ｔｉｍｅ Ｓｅｎｓｉｔｉｖｅ Ｎｅｔｗｏｒｋｉｎｇ）に対応したポートと、
   前記ポートに接続され、アナログ信号とデジタル信号を相互変換するＰＨＹデバイスと、
   前記ポートを介して外部から共通してアクセス可能なメモリ領域を有した共有メモリと、
   前記ＰＨＹデバイスに接続されるＴＳＮスイッチと、
   前記ＴＳＮスイッチを制御し、かつ前記共有メモリへのアクセスを制御するＣＰＵコアと、を備え、
   前記ＴＳＮスイッチ及びＣＰＵコアは、ＦＰＧＡに搭載され、
   前記ＣＰＵコアは、前記外部端末から送信されるパケットのヘッダ部の情報に基づいて前記共有メモリへのアクセスか否かをフィルタリングし、前記フィルタリングにより前記共有メモリへのアクセスであることが確認できたとき前記パケットのデータ部の先頭部分の識別情報に基づいて前記共有メモリへのアクセスを許可するように前記ＴＳＮスイッチを制御する、ことを特徴としたネットワークシステム。
2. 前記外部端末は、前記ＴＳＮ対応エンドコントローラと冗長接続のための主系及び従系のネットワークを介して接続され、
   前記ＣＰＵコアは、主系のネットワークで異常が発生したときに従系のネットワークに切り替えるように前記ＴＳＮスイッチを制御する、ことを特徴とした請求項１記載のネットワークシステム。

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