WO2021215085A1 - Ｔｓｎ対応エンドコントローラ及びそれを備えたネットワークシステム - Google Patents

Ｔｓｎ対応エンドコントローラ及びそれを備えたネットワークシステム Download PDF

Info

Publication number
WO2021215085A1
WO2021215085A1 PCT/JP2021/005315 JP2021005315W WO2021215085A1 WO 2021215085 A1 WO2021215085 A1 WO 2021215085A1 JP 2021005315 W JP2021005315 W JP 2021005315W WO 2021215085 A1 WO2021215085 A1 WO 2021215085A1
Authority
WO
WIPO (PCT)
Prior art keywords
tsn
shared memory
network
end controller
switch
Prior art date
Application number
PCT/JP2021/005315
Other languages
English (en)
French (fr)
Inventor
達雄 峠田
光彦 蔵田
Original Assignee
株式会社インタフェース
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社インタフェース filed Critical 株式会社インタフェース
Publication of WO2021215085A1 publication Critical patent/WO2021215085A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/177—Initialisation or configuration control
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/44—Star or tree networks

Definitions

  • the present invention relates to a TSN-compatible end controller equipped with a shared memory and a network system including the same.
  • the present invention solves the above problem, and by mounting a TSN (Time Sensitive Networking) switch on a controller equipped with a shared memory that can be accessed from the outside, synchronization can be guaranteed and real-time performance can be guaranteed.
  • TSN Time Sensitive Networking
  • the present invention includes a port corresponding to TSN (Time Sensitive Networking) and a port.
  • a PHY device that is connected to the port and converts analog and digital signals to each other.
  • the TSN switch connected to the PHY device and
  • the CPU core connected to the TSN switch and
  • a shared memory connected to the CPU core and having a memory area commonly accessible from the outside via a network is provided.
  • the TSN switch and the CPU core are TSN-compatible end controllers characterized in that they are mounted on an FPGA.
  • the present invention includes the above-mentioned TSN-compatible end controller and an external terminal connected to the TSN-compatible end controller via a network.
  • the CPU core filters whether or not the access to the shared memory is based on the information in the header portion of the packet transmitted from the external terminal, and it can be confirmed by the filtering that the access is to the shared memory.
  • the network system is characterized in that the TSN switch is controlled so as to allow access to the shared memory based on the identification information of the head portion of the data unit of the packet.
  • the present invention includes the above-mentioned TSN-compatible end controller and an external terminal connected to the TSN-compatible end controller via a main system and a sub system network for redundant connection.
  • the CPU core is a network system characterized in that the TSN switch is controlled so as to switch to a subordinate network when an abnormality occurs in the main network.
  • the time for accessing the shared memory connected via Ethernet and updating the data is guaranteed, and the external PC or server is not restricted in the boot order.
  • security is ensured by providing the filtering function, and the acquisition of the digital / analog signal input value of the external device / sensor and the digital / analog signal output control are set in the set time. It becomes controllable.
  • by supporting redundant connection it is possible to continue the transfer without data loss even when the network is disconnected.
  • the block block diagram of the TSN compatible end controller which concerns on one Embodiment of this invention.
  • the block diagram which shows the connection with the external terminal of the said TSN compatible end controller.
  • the figure which shows the memory area setting of the shared memory of the said TSN compatible end controller.
  • the figure which shows the data transmission operation from an external terminal to the shared memory of the said TSN compatible end controller.
  • the figure explaining the filtering of the TSN switch which enables access to the shared memory of the said TSN compatible end controller from an external terminal.
  • (A) and (b) are diagrams for explaining the operation when a failure occurs in a network system in which the TSN-compatible end controller and an external terminal are connected in a route redundant manner.
  • FIG. 1 shows a TSN-compatible end controller 1 according to an embodiment. It includes a port 2 corresponding to TSN (Time Sensitive Networking), a PHY device 3 that mutually converts an analog signal and a digital signal, a TSN switch 4, a CPU core 5, and a shared memory 6.
  • the TSN switch 4 and the CPU core 5 are mounted on the FPGA 7.
  • Port 2 is connected to a network, such as Ethernet.
  • the PHY device 3 is connected to the port 2
  • the TSN switch 4 is connected to the PHY device 3
  • the CPU core 5 is connected to the TSN switch 4.
  • the shared memory 6 has a memory area that can be commonly accessed from the outside via a network.
  • the TSN switch 4 is a functional switch corresponding to TSN that defines a protocol for transmitting data between systems via an Ethernet network.
  • the TSN is equipped with a time synchronization function that synchronizes the time over the entire network, a function that enables real-time data transmission (access time guarantee), a scheduling (time adjustment) function, a gate control function, an interrupt function, and the like (IEEE802. 1AS-Rev, IEEE802.1Qav, IEEE802.1Qbv, IEEE802.1Qbu, IEEE802.3br).
  • a program for controlling the TSN switch 4 according to the TSN protocol and accessing the shared memory 6 is stored in the FPGA 7 (CPU core 5).
  • a shared memory 6 that does not have restrictions on the startup order of external terminals such as a PC or a server is realized. Yes, synchronization is guaranteed, and real-time performance can be guaranteed. That is, the time for accessing the shared memory 6 connected via Ethernet and updating the data is guaranteed, and the external PC or server is not restricted in the boot order.
  • FIG. 2 shows the connection of the TSN-compatible end controller 1 with the external terminal 11.
  • the external terminal 11 is composed of a personal computer PC (A), a PC (B), a server (C), a server (D), and the like, and is connected to the port 2 of the TSN-compatible end controller 1 by the network 12 of the insert net.
  • the time for accessing the shared memory 6 and updating the data is guaranteed, and the security can be ensured by the filtering function.
  • the shared memory 6 becomes a memory that does not have a problem (restriction) in the boot order of the external terminal 11.
  • the shared memory 6 mounted on the TSN switch 4 enables time synchronization, real-time data transmission, and route redundant connection using TSN technology.
  • the shared memory 6 mounted on the TSN switch 4 does not depend on the OS and can be easily accessed from Linux, Windows, a microcomputer, or the like.
  • Both a TSN compatible PC and a TSN non-compatible PC can be connected to the TSN switch 4.
  • High-precision real-time control between the PC and the TSN switch 4 can be used only with a TSN-compatible PC (Apollo Lake, etc.).
  • a setting may be provided in which only the shared memory 6 of the TSN switch 4 can be connected from the PC, and security can be enhanced by blocking general communication.
  • FIG. 3 shows the memory area setting of the shared memory 6 of the TSN-compatible end controller 1.
  • VLAN Virtual LAN
  • FIG. 3 shows the memory area setting of the shared memory 6 of the TSN-compatible end controller 1.
  • RO read-only
  • WO write-only
  • W / R both read / write
  • WI read / write prohibited
  • FIG. 4 shows a data transmission operation from the external terminal 11 to the shared memory 6 of the TSN-compatible end controller 1.
  • Packets 21 to 24 and 31 to 34 transmitted from the PC (A), PC (B), PC (C), and PC (D) as the external terminal 11 are transmitted from each device under the time synchronization of the TSN switch 4.
  • the time interval is guaranteed even during other data transfer, and the data can be transmitted to the shared memory 6 in real time.
  • FIG. 5 is a diagram illustrating filtering of the TSN switch 4 when accessing the shared memory 6. Filtering is performed by (1) a filtering function using the information in the header portion 41 of the packet 40 and (2) a filtering function using the information in the head portion 43 of the data portion 42 of the packet 40, and the shared memory 6 is filtered. Restrict access (IEEE802.1Qci). As a result, only the packet 40 of the permitted access from the permitted connection destination can access the shared memory 6.
  • the filtering of (1) in order to ensure real-time performance, the information in the header portion 41 of the packet 40 is used for filtering, so that the connection destination can be confirmed and the packet can be forwarded.
  • the MAC address, priority, count number, VLAN, etc. are used.
  • the VLAN of the TSN switch 4 authenticates the connection permission / prohibition of the MAC address, and cannot connect to the VLAN (group) unless the MAC address is authenticated. If it is confirmed that the filtering of (2) is an access to the mounted shared memory 6 by the filtering of (1), is there data in a predetermined format in the head portion 43 of the data unit 42? See and filter.
  • Filtering is performed by the CPU core 5 controlling the TSN switch 4. That is, the CPU core 5 performs the TSN switch 4 to filter whether or not the access to the shared memory 6 is based on the information in the header portion 41 of the packet 40 transmitted from the external terminal 11, and the shared memory 6 is filtered by filtering. When it is confirmed that the access is to the shared memory 6, the access to the shared memory 6 is permitted based on the identification information of the head portion 43 of the data unit 42 of the packet 40.
  • FIGS. 6 (a) and 6 (b) show network switching before and after a failure occurs in a network system in which the TSN-compatible end controller 1 and the external terminal 11 have a route redundant connection 15.
  • the TSN-compatible end controller 1 is the same as that shown in FIG. 1, and the illustration of the port 2 and the like is omitted (hereinafter, the same applies).
  • the TSN-compatible end controller 1 and the external terminal 11 are connected via a main network 51 (shown by a solid line) and a slave network 52 (shown by a broken line) for redundant connection.
  • the CPU core 5 of the TSN-compatible end controller 1 controls the TSN switch 4 so as to switch to the subordinate network 52 when an abnormality occurs in the main network 51.
  • the TSN switch controllers 13 and 14 are interposed in the main network 51 and the slave network 52.
  • the TSN switch controllers 13 and 14 may have fewer functions than the TSN switch 4 (does not have an IO function with a shared memory), have an ASIC (microcomputer) built-in, and are mounted on an FPGA for time synchronization and scheduling. , It suffices to have a redundant connection function.
  • TSN switch Network switching when a failure occurs is performed by operating the TSN switch 4 and the TSN switch controllers 13 and 14. In the claims, both of them are collectively referred to as a TSN switch.
  • the TSN switch switches the network and goes through the TSN switch controller 14 shown in FIG. 6 (b).
  • the network that was the slave system before the failure occurred is designated as the main network 51.
  • the TSN technology when an abnormality occurs in the main network with redundant connection, it is possible to switch to the slave network without losing packets. Therefore, it is possible to construct a system corresponding to the line redundant connection 15 that can continue data transfer without packet loss even when the network is disconnected or a failure occurs (IEEE802.1CB).
  • a packet and a duplicate packet thereof are transmitted from the source via the main system and the slave system, respectively, and if the packet from the main system is normal at the destination, the packet is received as it is, and the duplicate packet from the slave system is discarded.
  • the packet received via the slave system is received.
  • the duplicate packet from the slave system is received and the data transfer is continued.
  • FIG. 7 shows a configuration for digital / analog signal acquisition (DI / AD input function) using the TSN compatible end controller 1.
  • a device / sensor 16 that acquires a digital / analog signal is connected to the TSN-compatible end controller 1 (actually, it is connected via a port; the same applies hereinafter), and the TSN-compatible end controller 1 is connected via the network 12. Is connected to the external terminal 11.
  • the TSN-compatible end controller 1 can acquire digital / analog signals from the device / sensor 16 at set time intervals and write them to the shared memory 6, and the external terminal 11 can access the shared memory 6 to acquire digital / analog signal input values. ..
  • a digital / analog signal control circuit using the shared memory 6 of the TSN switch 4 is implemented, and time synchronization / real time / priority setting / path. It is possible to realize an IO with an Ethernet connection that allows redundant connection.
  • the digital / analog signal transmission delay (DELAY) and jitter can be set. Further, by redundantly connecting the routes, the digital / analog signal input value can be acquired at the set time interval even when a failure occurs.
  • FIG. 8 shows a configuration for acquiring digital / analog signals in a network system in which the TSN-compatible end controller 1 and the external terminal 11 are connected in a route redundant connection 15.
  • This is a device / sensor 16 for acquiring a digital / analog signal connected to the TSN-compatible end controller 1 shown in FIG. 6 which is connected to the external terminal 11 in a route redundant connection 15.
  • the external terminal 11 can acquire the digital / analog signal input values of the device / sensor 16 at the set time interval via the TSN-compatible end controller 1 even when a failure occurs. It becomes.
  • FIG. 9 shows a configuration for digital / analog (DO / DA output function) control of the device / device 17 connected to the TSN compatible end controller 1.
  • digital / analog control of the device 17 from the external terminal 11 becomes possible in real time by using IO control digital / analog control using the shared memory 6 of the TSN compatible end controller 1.
  • FIG. 10 shows a configuration for digital / analog control of a device / device 17 in a network system in which a TSN-compatible end controller 1 and an external terminal 11 are connected in a route redundant connection 15.
  • digital / analog control of the device / device 17 can be performed in real time from the external terminal 11 by using IO control digital / analog control using the shared memory 6 of the TSN compatible end controller 1.
  • control can be continued even when a failure occurs.
  • FIG. 11 shows a configuration for digital / analog synchronous control of the device / device 17 using the TSN compatible end controller 1.
  • a synchronization signal (PPS) for synchronization control is output from the TSN-compatible end controller 1.
  • PPS control synchronization signal
  • the present invention is not limited to the configuration of the above embodiment, and various modifications are possible.
  • TSN compatible end controller 2 ports 3 PHY device 4 TSN switch 5 CPU core 6 Shared memory 7 FPGA 11 External terminal 12 Network 13, 14 TSN switch controller 15 Route redundant connection 16 Device / sensor 17 Device / device 21 to 24, 31 to 34 packets 40 packets 41 Header part 42 Data part 43 Head part 51 Main network 52 Subordinate network

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mathematical Physics (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Multi Processors (AREA)
  • Small-Scale Networks (AREA)

Abstract

【課題】複数のＰＣやサーバー等の外部端末間でデータを共有させるための共有メモリは、外部端末の起動順番の制約が生じ、イーサネット接続で共有メモリを実現する場合は、共有メモリへのアクセスやデータ更新の時間が保証されず、共有メモリ専用のネットワークが必要となる。 【解決手段】アクセスの時間が保証されるＴＳＮネットワークに接続が可能なＴＳＮスイッチ４に、共有メモリ６を搭載する。これにより、共有メモリ６へのアクセスやデータ更新の時間が保証され、フィルタリング機能によりセキュリティが担保され、外部端末１１の起動順番の制約がないイーサネット接続の共有メモリ６を実現できる。

Description

ＴＳＮ対応エンドコントローラ及びそれを備えたネットワークシステム
　本発明は、共有メモリを搭載したＴＳＮ対応エンドコントローラ及びそれを備えたネットワークシステムに関する。
　複数のパーソナルコンピュータ（ＰＣ）やサーバーの機器間でデータを共有するための共有メモリは、各機器からリード／ライトが可能なハードウェアのメモリが使用される。この種のメモリのメモリリソースに受信情報のパケットを格納する際に、メモリリソースを効率的に活用するために、スイッチングによりパケットを選別することが知られている（例えば特許文献１参照）。
特開２００８－４２９１５号公報
　一般に複数の機器間でデータを共有させるために、機器に共有メモリを持たせた場合、ＰＣやサーバーの起動順番に制約があり、起動する順番が適切でないと共有メモリが使用できない。そして、ネットワーク、特に、イーサネット接続で共有メモリを実現する場合は、共有メモリへのアクセスやデータ更新の時間が保証されず、共有メモリ専用のネットワークが必要であった。
　本発明は、上記問題を解消するものであり、外部からアクセス可能な共有メモリを搭載したコントローラに、ＴＳＮ（Ｔｉｍｅ　Ｓｅｎｓｉｔｉｖｅ　Ｎｅｔｗｏｒｋｉｎｇ）スイッチを搭載することにより、同期性が保証され、リアルタイム性が担保でき、ＰＣやサーバーの起動順番の制約を持たない共有メモリを実現し、さらには、セキュリティ、信頼性が担保された共有メモリを実現した、ＴＳＮ対応エンドコントローラ及びそれを備えたネットワークシステムを提供することを目的とする。
　本発明は、ＴＳＮ（Ｔｉｍｅ　Ｓｅｎｓｉｔｉｖｅ　Ｎｅｔｗｏｒｋｉｎｇ）に対応したポートと、
　前記ポートに接続され、アナログ信号とデジタル信号を相互変換するＰＨＹデバイスと、
　前記ＰＨＹデバイスに接続されるＴＳＮスイッチと、
　前記ＴＳＮスイッチに接続されたＣＰＵコアと、
　前記ＣＰＵコアに接続され、ネットワークを介して外部から共通してアクセス可能なメモリ領域を有した共有メモリと、を備え、
　前記ＴＳＮスイッチ及び前記ＣＰＵコアはＦＰＧＡに搭載されている、ことを特徴としたＴＳＮ対応エンドコントローラである。
　また、本発明は、上記のＴＳＮ対応エンドコントローラと、前記ＴＳＮ対応エンドコントローラとネットワークを介して接続された外部端末と、を備え、
　前記ＣＰＵコアは、前記外部端末から送信されるパケットのヘッダ部の情報に基づいて前記共有メモリへのアクセスか否かをフィルタリングし、前記フィルタリングにより前記共有メモリへのアクセスであることが確認できたとき前記パケットのデータ部の先頭部分の識別情報に基づいて前記共有メモリへのアクセスを許可するように前記ＴＳＮスイッチを制御する、ことを特徴としたネットワークシステムである。
　また、本発明は、上記のＴＳＮ対応エンドコントローラと、前記ＴＳＮ対応エンドコントローラと冗長接続のための主系及び従系のネットワークを介して接続された外部端末と、を備え、
　前記ＣＰＵコアは、主系のネットワークで異常が発生したときに従系のネットワークに切り替えるように前記ＴＳＮスイッチを制御する、ことを特徴としたネットワークシステムである。
　本発明のＴＳＮ対応エンドコントローラによれば、例えばイーサネット接続された共有メモリへのアクセスやデータ更新の時間が保証され、外部のＰＣやサーバーは起動順番の制約がなくなる。
　また、本発明のネットワークシステムによれば、フィルタリング機能を持たせることで、セキュリティが担保され、外部装置・センサなどのデジタル／アナログ信号入力値取得と、デジタル／アナログ信号出力制御を設定した時間で制御可能となる。
　また、本発明のネットワークシステムによれば、冗長接続に対応したものとすることで、ネットワークの断線時もデータロス無しで転送継続が可能となる。
本発明の一実施形態に係るＴＳＮ対応エンドコントローラのブロック構成図。 上記ＴＳＮ対応エンドコントローラの外部端末との接続を示す構成図。 上記ＴＳＮ対応エンドコントローラの共有メモリのメモリ領域設定を示す図。 上記ＴＳＮ対応エンドコントローラの共有メモリへの外部端末からのデータ送信動作を示す図。 上記ＴＳＮ対応エンドコントローラの共有メモリへ外部端末からアクセスを可能とするＴＳＮスイッチのフィルタリングを説明する図。 （ａ）（ｂ）は上記ＴＳＮ対応エンドコントローラと外部端末とが経路冗長接続されているネットワークシステムにおいて障害が発生した場合の動作を説明する図。 上記ＴＳＮ対応エンドコントローラを使用したデジタル／アナログ信号取得のための構成を示す図。 上記ＴＳＮ対応エンドコントローラと外部端末とが経路冗長接続されているネットワークシステムにおいてデジタル／アナログ信号取得のための構成を示す図。 上記ＴＳＮ対応エンドコントローラを使用した、装置のデジタル／アナログ制御のための構成を示す図。 上記ＴＳＮ対応エンドコントローラと外部端末とが経路冗長接続されているネットワークシステムでの装置をデジタル／アナログ制御するための構成を示す図。 上記ＴＳＮ対応エンドコントローラを使用した、装置のデジタル／アナログ同期制御のための構成を示す図。
　以下、本発明の一実施形態に係るＴＳＮ対応エンドコントローラ及びそれを備えたネットワークシステムについて図面を参照して説明する。図１は、一実施形態に係るＴＳＮ対応エンドコントローラ１を示す。ＴＳＮ（Ｔｉｍｅ　Ｓｅｎｓｉｔｉｖｅ　Ｎｅｔｗｏｒｋｉｎｇ）に対応したポート２と、アナログ信号とデジタル信号を相互変換するＰＨＹデバイス３と、ＴＳＮスイッチ４と、ＣＰＵコア５と、共有メモリ６と、を備える。ＴＳＮスイッチ４及びＣＰＵコア５は、ＦＰＧＡ７に搭載されている。ポート２は、ネットワーク、例えばイーサネットに接続される。ＰＨＹデバイス３は、ポート２に接続され、ＴＳＮスイッチ４はＰＨＹデバイス３に接続され、ＣＰＵコア５はＴＳＮスイッチ４に接続されている。共有メモリ６は、ネットワークを介して外部から共通してアクセス可能なメモリ領域を有している。
　ＴＳＮスイッチ４は、システム間でデータをインサーネット・ネットワーク経由で送信するためのプロトコルを規定するＴＳＮに対応した機能スイッチである。ＴＳＮは、ネットワーク全体で時刻を同期化する時刻同期機能、リアルタイムデータ送信を可能とする（アクセス時間保証）機能、スケジューリング（時刻合わせ）機能、ゲート制御機能、割り込み機能等を備えている（ＩＥＥＥ８０２．１ＡＳ－Ｒｅｖ、ＩＥＥＥ８０２．１Ｑａｖ、ＩＥＥＥ８０２．１Ｑｂｖ、ＩＥＥＥ８０２．１Ｑｂｕ、ＩＥＥＥ８０２．３ｂｒ）。ＴＳＮスイッチ４をＴＳＮのプロトコルに従い制御し、かつ共有メモリ６にアクセスするためのプログラムをＦＰＧＡ７(ＣＰＵコア５)に格納している。
　このようなＴＳＮスイッチ４を、外部からアクセス可能な共有メモリ６を搭載したＴＳＮ対応エンドコントローラ１に搭載することにより、ＰＣやサーバー等の外部端末の起動順番の制約を持たない共有メモリ６を実現でき、同期性が保証され、リアルタイム性が担保できる。すなわち、イーサネット接続された共有メモリ６へのアクセスやデータ更新の時間が保証され、外部のＰＣやサーバーは起動順番の制約がなくなる。
　図２は、ＴＳＮ対応エンドコントローラ１の外部端末１１との接続を示す。外部端末１１は、パーソナルコンピュータＰＣ（Ａ）、ＰＣ（Ｂ）、サーバー（Ｃ）、サーバー（Ｄ）等で成り、ＴＳＮ対応エンドコントローラ１のポート２にインサーネットのネットワーク１２により接続される。このようなネットワーク構成とすることで、共有メモリ６へのアクセスやデータ更新の時間が保証され、フィルタリング機能によりセキュリティを担保することができる。その結果、共有メモリ６は、外部端末１１の起動順番の問題（制約）のないメモリとなる。
　また、ＴＳＮスイッチ４に搭載した共有メモリ６は、ＴＳＮ技術で時刻同期、リアルタイムデータ伝送、経路冗長接続が可能となる。ＴＳＮスイッチ４に搭載した共有メモリ６は、ＯＳに依存せず、Ｌｉｎｕｘ、Ｗｉｎｄｏｗｓ、マイコンなどから簡単にアクセスできる。ＴＳＮスイッチ４へは、ＴＳＮ対応ＰＣも、ＴＳＮ非対応ＰＣも接続できる。ＰＣとＴＳＮスイッチ４間の高精度なリアルタイム制御は、ＴＳＮ対応ＰＣ（Ａｐｏｌｌｏ　Ｌａｋｅなど）のみ使用可能である。ＰＣからＴＳＮスイッチ４の共有メモリ６しか接続できない設定を設けてもよく、一般通信を遮断することでセキュリティ強化が行える。
　図３は、ＴＳＮ対応エンドコントローラ１の共有メモリ６のメモリ領域設定を示す。ここには、ＶＬＡＮ（Ｖｉｒｔｕａｌ　ＬＡＮ）を使用したアクセス権の設定例を示す。メモリの領域毎に、読み込みのみ（ＲＯ）、書き込みのみ（ＷＯ）、読み書き両方（Ｗ／Ｒ）、読み書き禁止（ＷＩ）の４パターンを設定可能とした。
　図４は、ＴＳＮ対応エンドコントローラ１の共有メモリ６への外部端末１１からのデータ送信動作を示す。外部端末１１としてのＰＣ（Ａ）、ＰＣ（Ｂ）、ＰＣ（Ｃ）、ＰＣ（Ｄ）から送信されるパケット２１～２４、３１～３４について、ＴＳＮスイッチ４の時刻同期下の各機器からのアクセスタイミングと、スイッチのゲート設定時間制御とにより、他のデータ転送中でも、時間間隔を保証し、共有メモリ６へリアルタイムでのデータ送信を可能とする。
　図５は、共有メモリ６へアクセスする際のＴＳＮスイッチ４のフィルタリングを説明する図である。フィルタリングは、（１）パケット４０のヘッダ部４１の情報を使用したフィルタリング機能と、（２）パケット４０のデータ部４２の先頭部分４３の情報を使用したフィルタリング機能とで行い、共有メモリ６へのアクセスを制限する（ＩＥＥＥ８０２．１Ｑｃｉ）。これにより、許可された接続先から許可されたアクセスのパケット４０のみ共有メモリ６へアクセスが可能となる。
　（１）のフィルタリングは、リアルタイム性を確保するため、パケット４０のヘッダ部４１の情報でフィルタリングし、接続先の確認とパケットの転送を可能とする。ここに、ＭＡＣアドレス、プライオリティ、カウント数、ＶＬＡＮなどを使用する。ＴＳＮスイッチ４のＶＬＡＮは、ＭＡＣアドレスの接続許可／禁止を認証し、ＭＡＣアドレスが認証されないと、ＶＬＡＮ（グループ）に接続できない。
　（２）のフィルタリングは、（１）のフィルタリングで、搭載されている共有メモリ６へのアクセスであることを確認すれば、データ部４２の先頭部分４３に予め取り決めをしたフォーマットのデータが有るかを見てフィルタリングする。
　フィルタリングは、ＣＰＵコア５がＴＳＮスイッチ４を制御することで成される。すなわち、ＣＰＵコア５は、ＴＳＮスイッチ４をして、外部端末１１から送信されるパケット４０のヘッダ部４１の情報に基づいて共有メモリ６へのアクセスか否かをフィルタリングし、フィルタリングにより共有メモリ６へのアクセスであることが確認できたときパケット４０のデータ部４２の先頭部分４３の識別情報に基づいて共有メモリ６へのアクセスを許可する
　図６（ａ）（ｂ）は、ＴＳＮ対応エンドコントローラ１と外部端末１１とが経路冗長接続１５されているネットワークシステムにおいて障害が発生する前と後のネットワーク切り替えを示す。ＴＳＮ対応エンドコントローラ１は、図１に示したものと同等であり、ポート２等の図示を省いている(以下、同様)。ここに、ＴＳＮ対応エンドコントローラ１と外部端末１１とは、冗長接続のための主系ネットワーク５１（実線で示す）及び従系ネットワーク５２（破線で示す）を介して接続されている。ＴＳＮ対応エンドコントローラ１のＣＰＵコア５は、主系ネットワーク５１で異常が発生したときに従系ネットワーク５２に切り替えるようにＴＳＮスイッチ４を制御する。本実施形態では、主系ネットワーク５１及び従系ネットワーク５２に、ＴＳＮスイッチコントローラ１３，１４を介在させている。ＴＳＮスイッチコントローラ１３，１４は、ＴＳＮスイッチ４よりも機能は少なくてよく（共有メモリとのＩＯの機能を有していない）、ＡＳＩＣ（マイコン）を内蔵し、ＦＰＧＡに搭載され、時刻同期、スケジューリング、冗長接続の機能を有していればよい。
　障害発生時のネットワーク切り替えは、ＴＳＮスイッチ４及びＴＳＮスイッチコントローラ１３，１４が動作することにより成される。請求項では、これら両者を含めてＴＳＮスイッチと称している。図６（ａ）に示す状態のＴＳＮスイッチコントローラ１３を経由していた主系ネットワーク５１で障害が発生した場合、ＴＳＮスイッチはネットワークを切り替えて、図６（ｂ）に示すＴＳＮスイッチコントローラ１４を経由する、障害発生前は従系であったネットワークを主系ネットワーク５１とする。こうして、ＴＳＮ技術を利用することで、冗長接続をした主系のネットワークで異常が発生した場合に、パケットをロスすることなく従系のネットワークに切り替えが可能となる。このため、線路冗長接続１５に対応してネットワークの断線時、障害発生時もパケットロス無しでデータ転送継続が可能なシステムの構築が可能となる（ＩＥＥＥ８０２．１ＣＢ）。
　ここで、主系及び従系のネットワーク切り替えの具体例を説明する。通常、送信元からパケット及びその複製パケットをそれぞれ主系及び従系を経て送信し、送信先で主系からのパケットが正常であればそのまま受信し、従系からの複製パケットは破棄する。送信先で主系からのパケットを受信できなかったときは、従系経由で受信したパケットを受信する。一方、送信先で主系からのパケットが異常であることを検出したときは、従系からの複製パケットを受信し、データ転送を継続する。
　図７は、ＴＳＮ対応エンドコントローラ１を使用したデジタル／アナログ信号取得（ＤＩ／ＡＤ入力機能）のための構成を示す。ここに、デジタル／アナログ信号を取得する装置・センサ１６がＴＳＮ対応エンドコントローラ１に接続され(実際にはポートを介して接続される。以下同様)、ＴＳＮ対応エンドコントローラ１は、ネットワーク１２を介して外部端末１１に接続されている。ＴＳＮ対応エンドコントローラ１は装置・センサ１６からデジタル／アナログ信号を設定した時間間隔で取得し共有メモリ６に書き込み、外部端末１１は、共有メモリ６にアクセスしてデジタル／アナログ信号入力値を取得できる。
　上記構成により、共有メモリ６にイーサネット経由でリアルタイムにアクセスできる利点を活かし、ＴＳＮスイッチ４の共有メモリ６を利用したデジタル／アナログ信号の制御回路を実装し、時刻同期／リアルタイム／優先度設定／経路冗長接続が可能なイーサネット接続のＩＯを実現できる。また、デジタル／アナログ信号伝送遅延（ＤＥＬＡＹ）とジッタを設定可能である。また、経路を冗長接続することで、障害発生時でもデジタル／アナログ信号入力値を、設定した時間間隔で取得可能となる。
　図８は、ＴＳＮ対応エンドコントローラ１と外部端末１１とが経路冗長接続１５されているネットワークシステムにおいてデジタル／アナログ信号取得のための構成を示す。これは、図６に示した、外部端末１１と経路冗長接続１５されたＴＳＮ対応エンドコントローラ１に、デジタル／アナログ信号を取得する装置・センサ１６を接続したものである。このように経路を冗長接続することで、障害発生時でも、外部端末１１は、ＴＳＮ対応エンドコントローラ１を経由して装置・センサ１６のデジタル／アナログ信号入力値を、設定した時間間隔で取得可能となる。
　図９は、ＴＳＮ対応エンドコントローラ１に接続された装置・機器１７をデジタル／アナログ（ＤＯ／ＤＡ出力機能）制御するための構成を示す。この構成により、ＴＳＮ対応エンドコントローラ１の共有メモリ６を使用したＩＯ制御デジタル／アナログ制御を用いて、外部端末１１から装置１７のデジタル／アナログ制御がリアルタイムで可能となる。
　図１０は、ＴＳＮ対応エンドコントローラ１と外部端末１１とが経路冗長接続１５されているネットワークシステムでの装置・機器１７をデジタル／アナログ制御するための構成を示す。この構成により、ＴＳＮ対応エンドコントローラ１の共有メモリ６を使用したＩＯ制御デジタル／アナログ制御を用いて、外部端末１１から、装置・機器１７のデジタル／アナログ制御がリアルタイムで可能となる。また、経路を冗長接続することで、障害発生時でも制御継続が可能となる。
　図１１は、ＴＳＮ対応エンドコントローラ１を使用した、装置・機器１７のデジタル／アナログ同期制御のための構成を示す。ＴＳＮ対応エンドコントローラ１から同期制御用の同期信号（ＰＰＳ）を出力する。この構成により、デジタル制御、アナログ制御信号の出力とは別に、外部端末１１から、ＴＳＮ対応エンドコントローラ１の共有メモリ６を使用した制御同期信号（ＰＰＳ）を出力可能で、装置・機器１７の制御を同期させることができる。
　本発明は、上記実施形態の構成に限られず、種々の変形が可能である。
　１　ＴＳＮ対応エンドコントローラ
　２　ポート
　３　ＰＨＹデバイス
　４　ＴＳＮスイッチ
　５　ＣＰＵコア
　６　共有メモリ
　７　ＦＰＧＡ
　１１　外部端末
　１２　ネットワーク
　１３，１４　ＴＳＮスイッチコントローラ
　１５　経路冗長接続
　１６　装置・センサ
　１７　装置・機器
　２１～２４、３１～３４　パケット
　４０　パケット
　４１　ヘッダ部
　４２　データ部
　４３　先頭部分
　５１　主系ネットワーク
　５２　従系ネットワーク
 

Claims (3)

  1. 　ＴＳＮ（Ｔｉｍｅ　Ｓｅｎｓｉｔｉｖｅ　Ｎｅｔｗｏｒｋｉｎｇ）に対応したポートと、
    　前記ポートに接続され、アナログ信号とデジタル信号を相互変換するＰＨＹデバイスと、
    　前記ポートを介して外部から共通してアクセス可能なメモリ領域を有した共有メモリと、
    　前記ＰＨＹデバイスに接続されるＴＳＮスイッチと、
    　前記ＴＳＮスイッチを制御し、かつ前記共有メモリへのアクセスを制御するＣＰＵコアと、を備え、
    　前記ＴＳＮスイッチ及びＣＰＵコアは、ＦＰＧＡに搭載されていることを特徴としたＴＳＮ対応エンドコントローラ。
  2. 　請求項１に記載のＴＳＮ対応エンドコントローラと、前記ＴＳＮ対応エンドコントローラとネットワークを介して接続された外部端末と、を備え、
    　前記ＣＰＵコアは、前記外部端末から送信されるパケットのヘッダ部の情報に基づいて前記共有メモリへのアクセスか否かをフィルタリングし、前記フィルタリングにより前記共有メモリへのアクセスであることが確認できたとき前記パケットのデータ部の先頭部分の識別情報に基づいて前記共有メモリへのアクセスを許可するように前記ＴＳＮスイッチを制御する、ことを特徴としたネットワークシステム。
  3. 　請求項１に記載のＴＳＮ対応エンドコントローラと、前記ＴＳＮ対応エンドコントローラと冗長接続のための主系及び従系のネットワークを介して接続された外部端末と、を備え、
    　前記ＣＰＵコアは、主系のネットワークで異常が発生したときに従系のネットワークに切り替えるように前記ＴＳＮスイッチを制御する、ことを特徴としたネットワークシステム。
     
PCT/JP2021/005315 2020-04-20 2021-02-12 Ｔｓｎ対応エンドコントローラ及びそれを備えたネットワークシステム WO2021215085A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020074697A JP6960011B2 (ja) 2020-04-20 2020-04-20 Ｔｓｎ対応エンドコントローラを備えたネットワークシステム
JP2020-074697 2020-04-20

Publications (1)

Publication Number Publication Date
WO2021215085A1 true WO2021215085A1 (ja) 2021-10-28

Family

ID=78270525

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/005315 WO2021215085A1 (ja) 2020-04-20 2021-02-12 Ｔｓｎ対応エンドコントローラ及びそれを備えたネットワークシステム

Country Status (3)

Country Link
JP (1) JP6960011B2 (ja)
TW (1) TW202141294A (ja)
WO (1) WO2021215085A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7420406B2 (ja) * 2022-06-03 2024-01-23 株式会社インタフェース Ｔｓｎ通信システム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017519449A (ja) * 2014-08-13 2017-07-13 メタマコ テクノロジー エルピーＭｅｔａｍａｋｏ Ｔｅｃｈｎｏｌｏｇｙ Ｌｐ 低レイテンシスイッチング装置および方法
US10541934B1 (en) * 2017-12-11 2020-01-21 Xilinx, Inc . Systems and methods for frame buffering and arbitration in a network
JP2020107990A (ja) * 2018-12-27 2020-07-09 ルネサスエレクトロニクス株式会社 半導体装置、通信システムおよび通信システム制御方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017519449A (ja) * 2014-08-13 2017-07-13 メタマコ テクノロジー エルピーＭｅｔａｍａｋｏ Ｔｅｃｈｎｏｌｏｇｙ Ｌｐ 低レイテンシスイッチング装置および方法
US10541934B1 (en) * 2017-12-11 2020-01-21 Xilinx, Inc . Systems and methods for frame buffering and arbitration in a network
JP2020107990A (ja) * 2018-12-27 2020-07-09 ルネサスエレクトロニクス株式会社 半導体装置、通信システムおよび通信システム制御方法

Also Published As

Publication number Publication date
JP6960011B2 (ja) 2021-11-05
JP2021175012A (ja) 2021-11-01
TW202141294A (zh) 2021-11-01

Similar Documents

Publication Publication Date Title
US7792046B2 (en) Ethernet switch-based network monitoring system and methods
US8130773B2 (en) Hybrid topology ethernet architecture
US9497025B2 (en) Ethernet interface module
KR101879014B1 (ko) 통신 네트워크용 연결 노드
US20130170498A1 (en) Ethernet for avionics
US20180183729A1 (en) Ethernet interface module
US8064347B2 (en) System and method for redundant switched communications
CN101512987A (zh) 时间触发网络中的集群耦合器
US9391924B2 (en) Ethernet interface module
WO2021215085A1 (ja) Ｔｓｎ対応エンドコントローラ及びそれを備えたネットワークシステム
WO1997010660A1 (en) Method and apparatus for integrating repeater management, media access control, and bridging functions
US11700145B2 (en) Automation network, network distributor and method for transmitting data
CN111130964B (zh) 控制集群和用于运行控制集群的方法
JP7420406B2 (ja) Ｔｓｎ通信システム
US10740276B1 (en) Method for enhancing execution of AS5643 functions
US20050060394A1 (en) Programmable delay, transparent switching multi-port interface line card
WO2021059632A1 (ja) 通信制御装置およびシステム
Cisco Configuring Redundancy
US11765124B2 (en) Receiving logic hardware for network subscribers, network subscriber, and automation network
US11366726B2 (en) Communication node for critical systems
GB2378621A (en) Method and apparatus for improving performance of a loop network by selectively bypassing redundant ports and also bypassing faulty ports
RU2659751C2 (ru) Устройство ввода/вывода для передачи и/или приема данных на и/или от устройства управления
EP4266647A1 (en) Data network for safety-critical applications
WO2016044062A1 (en) Ethernet interface module
JP2016144142A (ja) 通信システムおよび通信方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21793781

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21793781

Country of ref document: EP

Kind code of ref document: A1