JP6953546B2 - ナノポアウェル構造および方法 - Google Patents

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Description

[0001]内径が１ナノメートルのオーダーのポアサイズを有するナノポア膜デバイスは、迅速なヌクレオチドシーケンスに有望であることが示されている。導電性流体に浸されたナノポアに電圧電位が印加されると、ナノポアを横切るイオンの伝導に起因する小さなイオン電流が生じ得る。電流の大きさは、ポアサイズとナノポア内の分子の影響を受ける。分子は、ヌクレオチド自体（例えば、核酸の一部として）または特定のヌクレオチドに付着した特定のタグであり得、それにより、核酸の特定の位置でのヌクレオチドの検出を可能にする。ナノポアを含む回路内の電圧は、分子の抵抗を測定する方法として（例えば、積分コンデンサで）測定することができ、それにより、ナノポア内にどの分子があるかを検出することができる。
[0002]ナノポアベースのシーケンスセンサチップは、いくつかの用途において成功しているにもかかわらず、改善が依然として望まれている。例えば、改善されたナノポアウェル構造と方法が求められている。
[0003]実施形態は、ウェルの底部に作用電極を有するウェルを含むナノポアセルに関する。ウェルは誘電体層内に形成されてもよく、ウェルの側壁は誘電体または誘電体層の壁をコーティングする他の材料で形成されてもよい。様々な実施形態は、セルの所望の特性を提供するために、異なる疎水性および親水性を有する異なる材料を使用してもよい。動作中、ナノポアセルは、ウェル上に形成された膜を有してもよく、ナノポアは膜に挿入することができる。ウェルの形状は、膜を形成する特性と能力に影響を与える可能性があり、ナノポアセルでの測定の実行の容易さにさらに影響を与える可能性がある。所望の形状および（例えば、ウェルを形成する材料の）他の特性を提供するために、様々な技術を使用することができる。
[0004]いくつかの実施形態によれば、ナノポアセルは、基板と、基板の上部を覆って配置された導電層と、導電層を覆う第１の誘電体層とを含み得る。第１の誘電体層は、導電層の一部を露出させる開口部を有し得る。電極層は、第１の誘電体層の開口部内に配置されてもよい。電極層は、第１の誘電体層の上に延びるオーバーハング部分を有してもよい。さらに、第２の誘電体層が第１の誘電体層上に配置され、空洞が第２の誘電体層内に形成される。空洞は電極層の一部を露出させる。さらに、空洞は、電極のオーバーハング部分の上の第２の誘電体層のアンダーカット部分を含み得る。ナノポアデバイスは、空洞によって形成されたウェルを含み得る。ウェルは、電極層の上面によって形成された底部ベースと、第２の誘電体層によって形成されたウェル側壁とを有する。
[0005]一実施形態によれば、ウェルの形状は、誘電体層の上面とウェル側壁との間の角の態様を含み得る。角は曲率半径ｒによって特徴付けられ、誘電体層の上面とウェル側壁との間の角度は角度θによって特徴付けられる。曲率ｒおよび角度θの値は、ウェルの所望の特性を提供するように選択することができ、それによりナノポアセルの所望の特性を提供する。
[0006]実施形態は、基板と、基板の上部に配置された導電層と、導電層上に配置された電極層と、電極層上に配置された誘電体層とを含むナノポアセルを含み得る。ナノポアセルは、誘電体層に形成された空洞も含み、電極層の一部を露出させる。さらに、空洞内にウェルが形成され、ウェルは、誘電体層によって形成されたウェル側壁と、電極層の露出部分上のウェル底部とを有する。誘電体層の上面とウェル側壁との間の角は、曲率半径ｒによって特徴付けることができ、誘電体層の上面とウェル側壁との間の角度は、角度θによって特徴付けることができる。
[0007]いくつかの実施形態は、ナノポアセルを形成する方法を含み得る。この方法は、基板の上部に配置された導電層と、導電層上に配置され酸化物層に囲まれた多孔質ＴｉＮ電極層とを有するデバイス構造を提供するステップを含み得る。この方法は、酸化物層上にバッファ層を形成するステップと、酸化物バッファ層上にポリイミド層を形成するステップと、ポリイミド層の一部を除去して空洞を形成し、酸化物バッファ層の一部を露出させるステップと、酸化物バッファ層の露出部分を除去して多孔質ＴｉＮ電極層の一部を露出させ、ウェルを形成するステップと、を含む。ウェルは、多孔質電極層の上面によって形成される底部ベースと、酸化物バッファ層上の積層ポリイミド層のウェル側壁とを含む。多孔質ＴｉＮ電極層は、ウェルの形成中にポリイミド層に接触することを防ぐ。
[0008]いくつかの実施形態は、ナノポアセルを形成する方法を含み得る。ナノポアは、基板の上部に配置された導電層と、第１の誘電体層に囲まれた導電層上に配置された多孔質電極層とを含む基板を提供するステップを含む。この方法はまた、第１の誘電体層上に第２の誘電体層を形成するステップと、第２の誘電体層上に第３の誘電体層を形成するステップと、第３の誘電体層の一部を除去して空洞を形成し、第２の誘電体層の一部を露出させるステップと、第２の誘電体層の露出部分を除去して、多孔質電極層の一部を露出させてウェルを形成するステップと、を含む。ウェルは、電極層の上面によって形成される底部ベースと、第２の誘電体層上の積み重ねられた第３の誘電体層のウェル側壁とを含む。多孔質電極層は、ウェルの形成中に第３の誘電体層に接触することを防ぐ。
[0009]いくつかの実施形態は、基板と、基板の上部に配置された導電層と、導電層上に配置された多孔質窒化チタン（ＴｉＮ）電極層と、多孔質ＴｉＮ電極層上に配置された第１の誘電体層と、第１の誘電体層上に配置されたポリイミド層と、を含むナノポアセルを含み得る。ポリイミド層および第１の誘電体層内に空洞が形成され、空洞は多孔質ＴｉＮ電極層の一部を露出させる。ウェルは多孔質ＴｉＮ電極層の露出部分上の空洞によって形成され、ウェルは、多孔質ＴｉＮ電極層の上面によって形成された底部ベースと、第１の誘電体層上の積層ポリイミド層のウェル側壁とを有する。
[0010]いくつかの実施形態は、ナノポアセルを形成する方法を含み得る。この方法は、基板の上部に配置された導電層を有する基板を提供するステップと、導電層上に多孔質窒化チタン（ＴｉＮ）電極層を形成するステップと、ＴｉＮ電極層上に犠牲誘電体層を形成するステップと、犠牲誘電体層をパターニングしてその上面よりも広いベースを有する犠牲構造を形成するステップと、を含む。この方法はまた、犠牲構造を囲む多孔質ＴｉＮ電極上にポリイミド層を形成するステップと、犠牲構造を除去して、多孔質ＴｉＮ電極層の底部ベースと、ポリイミドのウェル側壁とを含むウェルを形成するステップと、を含む。さらに、ポリイミドの側壁はリエントラントプロファイルを有する。
[0011]いくつかの実施形態は、ナノポアセルを形成する方法を含み得る。この方法は、基板の上部に配置された導電層を有する基板を提供するステップと、導電層上に電極層を形成するステップと、電極層上に第１の誘電体層を形成するステップと、第１の誘電体層をパターニングしてその上面よりも広いベースを有する犠牲構造を形成するステップと、犠牲構造を囲む電極上に第２の誘電体層を形成するステップと、犠牲構造を除去して、電極層の底部ベースと第２の誘電体層のウェル側壁とを含むウェルを形成するステップと、を含み、ウェル側壁はリエントラントプロファイルを有する。
[0012]いくつかの実施形態は、ナノポアセルを含み得る。ナノポアセルは、基板と、基板の上部に配置された導電層と、導電層上に配置された多孔質窒化チタン（ＴｉＮ）電極層と、多孔質窒化チタン（ＴｉＮ）電極層上に配置されたポリイミド層と、を含む。ナノポアセルは、ポリイミド層内の空洞も含み、空洞はＴｉＮ電極層の一部を露出させる。さらに、ＴｉＮ電極層の露出部分上の空洞によってウェルが形成される。ウェルには、ＴｉＮ電極層の底部ベースとポリイミド層のウェル側壁とを有する。さらに、ポリイミド側壁はリエントラントプロファイルを有する。
[0013]いくつかの実施形態は、基板、基板の上部に配置された導電層と、導電層上に配置された電極層と、電極層上に配置された誘電体層と、を含むナノポアセルを含み得る。誘電体層内の空洞、および空洞は電極層の一部を露出させる。ウェルは、電極層の露出部分上の空洞によって形成され、ウェルは、底部ベースとしての電極層の露出部分と、上部開口部から底部ベースまで延びる側壁とを有し、リエントラントプロファイルを形成する。さらに、底部ベースは上部開口部よりも幅が広い。
[0014]いくつかの実施形態は、ナノポアセルを形成するための別の方法を含み得る。この方法は、基板の上部に配置された導電層と、導電層を囲む第１の誘電体層とを有するデバイス構造を提供するステップを含み得る。第１の誘電体層は、導電層の一部を露出させる開口部を含む。この方法は、導電層の露出部分および第１の誘電体層を覆う多孔質電極層を形成するステップを含む。犠牲層は、多孔質電極層を覆って形成される。この方法は、犠牲層および多孔質電極層をパターニングして、第１の誘電体層の開口部を覆う積層を形成するステップも含む。次に、積層および第１の誘電体層の上に第２の誘電体層が形成される。この方法は、第２の誘電体層の一部を除去して空洞を形成し、積層の犠牲層を露出させるステップも含む。この方法は、犠牲層を除去して多孔質電極層の一部を露出させて、第２の誘電体層とともにウェルを形成するステップをさらに含む。ウェルは、底部ベースとウェル側壁を含み、底部ベースは多孔質電極層の上面によって形成され、ウェル側壁は第２の誘電体層によって形成される。多孔質電極層は、ウェルの形成中に第２の誘電体層に接触することを防ぐ。犠牲層は、金属層または誘電体層であり得る。いくつかの実施形態では、犠牲層はチタン（Ｔｉ）層である。第２の誘電体層は、ポリイミド層であり得る。
[0015]したがって、本発明は、基板と、基板の上部を覆うように配置された導電層と、導電層を覆う第１の誘電体層であって、導電層の一部を露出させる開口部を有する、第１の誘電体層と、第１の誘電体層の開口部内に配置された電極層であって、第１の誘電体層の上に延びるオーバーハング部分を有する、電極層と、第１の誘電体層上に配置された第２の誘電体層と、第２の誘電体層内の空洞であって、電極層の少なくとも一部を露出させ、電極のオーバーハング部分の上の第２の誘電体層のアンダーカット部分を含む、空洞と、空洞によって形成されたウェルであって、電極層の上面によって形成された底部ベースと、第２の誘電体層によって形成されたウェル側壁とを有する、ウェルと、を含む、ナノポアセルを提供する。電極層は、多孔質ＴｉＮ（窒化チタン）を含み得る。第２の誘電体層は、ポリイミドまたは有機材料を含む。第１の誘電体層は酸化物層を含み得る。オーバーハング部分は、０．３μｍ〜５μｍの範囲の長さを有し得る。アンダーカット部分は、０．２μｍ〜５μｍの範囲の長さを有し得る。ウェルは、１μｍ〜１０μｍの範囲の幅および１μｍ〜４μｍの範囲の深さを有し得る。
本発明はまた、基板と、基板の上部に配置された導電層と、導電層上に配置された電極層と、電極層上に配置された誘電体層と、誘電体層内の空洞であって、電極層の一部を露出させる空洞と、空洞内に形成されたウェルであって、誘電体層によって形成されたウェル側壁と、電極層の露出部分上のウェル底部とを有する、ウェルと、を含み、誘電体層の上面とウェル側壁との間の角は、曲率半径ｒによって特徴付けられ、誘電体層の上面とウェル側壁との間の角度は、角度θによって特徴付けられる、ナノポアセルを提供する。ウェル側壁は、凹状であり得るリエントラントプロファイルを有し得る。角度θは、９０°未満、または４５°未満であってもよい。角度θは、実質的に９０°であってもよく、曲率半径ｒは３μｍ未満であってもよい。角度θは９０°より大きくてもよい。ウェル底部は親水性であってもよく、ウェル側壁は疎水性であってもよい。また、ウェル側壁の下部は親水性であってもよく、ウェル側壁の上部は疎水性であってもよい。また、ウェル底部は親水性であってもよく、ウェル側壁は親水性であってもよく、誘電体層の上面は疎水性であってもよい。ウェル側壁はリエントラントプロファイルを有してもよく、ウェル底部は親水性であり、ウェル側壁は疎水性である。電極層は、ウェル側壁の下部を覆うように延びていてもよい。
本発明は、ナノポアセルを形成する方法も提供する。この方法は、
− 基板の上部に配置された導電層と、導電層を覆う第１の誘電体層と、第１の誘電体層の開口部内の導電層上に配置された多孔質電極層と、を含むデバイス構造を提供するステップと、
− 多孔質ＴｉＮ電極層上に犠牲層を形成するステップと、
− 犠牲層上に第２の誘電体層を形成するステップと、
− 第２の誘電体層の一部を除去して空洞を形成し、犠牲層の一部を露出させるステップと、
− 犠牲層の露出部分を除去して多孔質ＴｉＮ電極層の一部を露出させてウェルを形成するステップと、
を含み、
ウェルは、多孔質ＴｉＮ電極層の上面によって形成される底部ベースと、第２の誘電体層によって形成されるウェル側壁とを含み、それにより、多孔質ＴｉＮ電極層は、ウェルの形成中に第２の誘電体層と接触することを防ぐ。
犠牲層を形成するステップは、誘電体層または金属層またはチタン（Ｔｉ）層を形成するステップを含み得る。金属層を形成するステップは、物理気層堆積（ＰＶＤ）プロセスを使用することを含み得る。デバイス構造を提供するステップは、第１の誘電体層の開口部に多孔質ＴｉＮ（窒化チタン）電極層を形成するステップと、化学機械研磨（ＣＭＰ）プロセスを使用して、第１の誘電体層の上から余分なＴｉＮを除去するステップと、を含み得る。多孔質ＴｉＮ電極層を形成するステップは、低温、低基板バイアス電圧、および高圧を使用してチタンターゲットから直流（ＤＣ）反応性スパッタリングを行い、導電層上に疎なＴｉＮ柱状構造またはＴｉＮ結晶の列を堆積させるステップを含み得る。犠牲層は、二酸化ケイ素（ＳｉＯ２）層または窒化ケイ素（Ｓｉ３Ｎ４）層を含み得る。第２の誘電体層をパターニングするステップは、第２の誘電体層のフォトリソグラフィーパターニングまたは第２の誘電体層の反応性イオンエッチング（ＲＩＥ）を含み得る。デバイス構造を提供するステップは、第１の誘電体層および第１の誘電体層の開口部内の導電層の露出部分を覆う多孔質ＴｉＮ（窒化チタン）電極層を形成するステップを含み得る。さらに、第２の誘電体層を形成する前に、この方法は、犠牲層および多孔質ＴｉＮ電極層をパターニングして、導電層の露出部分を覆う積層を形成するステップを含み得る。
本発明はまた、ナノポアセルを形成する方法を提供する。この方法は、
− 基板の上部に配置された導電層を有する基板を提供するステップと、
− 導電層上に電極層を形成するステップと、
− 電極層上に第１の誘電体層を形成するステップと、
− 第１の誘電体層をパターニングして、その上面よりも広いベースを有する犠牲構造体を形成するステップと、
− 犠牲構造を囲む電極層の上に第２の誘電体層を形成するステップと、
− 犠牲構造を除去して、電極層の底部ベースおよび第２の誘電体層のウェル側壁を含むウェルを形成するステップであって、ウェル側壁はリエントラントプロファイルを有する、ステップと、
を含む。
第２の誘電体層を形成するステップは、犠牲構造および電極層の上に第２の誘電体層を堆積するステップと、第２の誘電体層の上部を除去して、犠牲構造の上部を露出させるステップと、を含み得る。電極を形成するステップは、多孔質ＴｉＮ電極を形成するステップであってもよい。第１の誘電体層を形成するステップは、ＳｉＯ２層を形成するステップであり得る。第２の誘電体層を形成するステップは、ポリイミド層を形成するステップであってもよい。この方法は、第２の誘電体層をベーキングするステップをさらに含み得る。ウェルの上面とウェル側壁との間の角度は、９０°未満、または４５°未満の角度θによって特徴付けられてもよい。ウェルの上面とウェル側壁との間の角は、２０μｍ未満、または３μｍ未満の曲率半径ｒによって特徴付けられてもよい。
本発明はさらに、基板と、基板の上部に配置された導電層と、導電層上に配置された電極層と、電極層上に配置された誘電体層と、誘電体層内の空洞であって、電極層の一部を露出させる空洞と、電極層の露出部分上の空洞によって形成されたウェルであって、底部ベースとして電極層の露出部分と、上部開口部から底部ベースまで延びてリエントラントプロファイルを形成する側壁と、を有し、底部ベースは、上部開口部よりも広い、ウェルと、を含むナノポアセルを提供する。電極層は、多孔質電極層を含んでもよく、これは多孔質ＴｉＮ電極層であってもよい。誘電体層は、ポリイミド層、および／または疎水性表面を含み得る。
ウェルの上面とウェル側壁との間の角度は、９０°未満、または４５°未満の角度θによって特徴付けられてもよい。ウェルの上面とウェル側壁との間の角は、２０μｍ未満、または３μｍ未満の曲率半径ｒによって特徴付けられてもよい。
本発明は、最終的に、ナノポアセルを形成する方法を提供する。この方法は、
− 基板を覆う導電層を形成するステップと、
− 導電層の上に第１の誘電体層を形成するステップであって、第１の誘電体層の開口部は導電層の一部を露出させる、ステップと、
− 第１の誘電体層と、第１の誘電体層の開口部に露出した導電層の一部との上に多孔質電極を形成するステップと、
− 多孔質電極の上に第２の誘電体層を形成するステップと、
− 第２の誘電体層内に空洞を形成してウェルを形成するステップであって、多孔質電極はウェルの底部を形成する、ステップと、
− 硝酸およびＨＦを含む混合物で電極を露出させて、電極の多孔度を高めるステップと、を含む。
多孔質電極層を形成するステップは、第１の誘電体層および第１の誘電体層の開口部の上に多孔質電極層を形成するステップと、多孔質電極層の上に犠牲層を形成するステップと、リソグラフィープロセスおよびエッチングプロセスを使用して、犠牲層および多孔質電極層をパターニングするステップと、を含み得る。硝酸とＨＦの混合物は、ＤＩ水で希釈された硝酸（ＨＮＯ３）とＨＦの混合物の等しい部分を有し得る。電極層は、多孔質ＴｉＮ（窒化チタン）を含み得る。第２の誘電体層はポリイミドを含み得る。
[0016]ナノポアベースのシーケンスチップ内のセルの実施形態を示す図である。 [0017]Ｎａｎｏ−ＳＢＳ技術を用いてヌクレオチドシーケンスを実行するセルの実施形態を示す図である。 [0018]電気化学静電容量が増加したＴｉＮ作用電極を含むナノポアベースのシーケンスチップの電気化学セルの実施形態を示す図である。 [0019]ナノポアベースのシーケンスチップのセル内の回路の追加の実施形態を示す図であり、ナノポアに印加される電圧は、ナノポアが特定の検出可能な状態にある期間にわたって変化するように構成することできる。 [0020]導電性電極と隣接する液体電解質との間の任意の界面に形成される二重層を示す図である。 [0021]導電性電極と隣接する液体電解質との間の界面において、二重層の形成と同時に形成され得る擬似静電容量効果を示す図である。 [0022]電気化学静電容量が増加したＴｉＮ作用電極を含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスの実施形態を示す図である。 [0023]金属層上のＴｉＮ電極層を示す顕微鏡写真である。 [0023]金属層上のＴｉＮ電極層を示す顕微鏡写真である。 [0024]本発明の様々な実施形態によるマイクロウェル形状を示す図である。 [0024]本発明の様々な実施形態によるマイクロウェル形状を示す図である。 [0024]本発明の様々な実施形態によるマイクロウェル形状を示す図である。 [0024]本発明の様々な実施形態によるマイクロウェル形状を示す図である。 [0024]本発明の様々な実施形態によるマイクロウェル形状を示す図である。 [0025]図１０Ａは、本発明の様々な実施形態によるマイクロウェル微分疎水性を示す図である。 [0025]図１０Ｂは、本発明の様々な実施形態によるマイクロウェル微分疎水性を示す図である。 [0025]図１０Ｃは、本発明の様々な実施形態によるマイクロウェル微分疎水性を示す図である。 [0025]図１０Ｄは、本発明の様々な実施形態によるマイクロウェル微分疎水性を示す図である。 [0026]多孔質作用電極を保護するための誘電体層を含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスの実施形態を示す図である。 [0026]多孔質作用電極を保護するための誘電体層を含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスの実施形態を示す図である。 [0026]多孔質作用電極を保護するための誘電体層を含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスの実施形態を示す図である。 [0026]多孔質作用電極を保護するための誘電体層を含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスの実施形態を示す図である。 [0026]多孔質作用電極を保護するための誘電体層を含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスの実施形態を示す図である。 [0026]多孔質作用電極を保護するための誘電体層を含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスの実施形態を示す図である。 [0027]図１２Ａは、図１１Ａ−１１Ｆの方法によって形成されたナノポアデバイスの例のＳＥＭ顕微鏡写真である。図１２Ｂは、図１１Ａ−１１Ｆの方法によって形成されたナノポアデバイスの例のＳＥＭ顕微鏡写真である。 [0028]セル製造中に多孔質作用電極を保護するための犠牲金属層を含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0028]セル製造中に多孔質作用電極を保護するための犠牲金属層を含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0028]セル製造中に多孔質作用電極を保護するための犠牲金属層を含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0028]セル製造中に多孔質作用電極を保護するための犠牲金属層を含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0028]セル製造中に多孔質作用電極を保護するための犠牲金属層を含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0028]セル製造中に多孔質作用電極を保護するための犠牲金属層を含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0028]セル製造中に多孔質作用電極を保護するための犠牲金属層を含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0029]図１４Ａは、図１３Ｃに示すデバイス構造の一例を示すＳＥＭ（走査型電子顕微鏡）画像である。図１４Ｂは、図１３Ｃに示すデバイス構造の一例を示すＳＥＭ（走査型電子顕微鏡）画像である。 [0030]図１３Ａ−１３Ｇに示す方法による犠牲金属層を含むデバイス構造の二重層静電容量を示す図である。 [0031]リエントラントウェルプロファイルを含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0031]リエントラントウェルプロファイルを含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0031]リエントラントウェルプロファイルを含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0031]リエントラントウェルプロファイルを含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0031]リエントラントウェルプロファイルを含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0031]リエントラントウェルプロファイルを含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0032]研磨方法を使用せずにナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0032]研磨方法を使用せずにナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0032]研磨方法を使用せずにナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0032]研磨方法を使用せずにナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0032]研磨方法を使用せずにナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0032]研磨方法を使用せずにナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0032]研磨方法を使用せずにナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0032]研磨方法を使用せずにナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す図である。 [0033]図１８Ａは、表面処理に適した代表的なナノポアデバイス構造の断面図である。図１８Ｂは、表面処理に適した代表的なナノポアデバイス構造の断面図である。 [0034]ナノポアデバイス内の多孔質電極の多孔度を増加させるための表面処理の方法を示すフローチャートである。 [0035]多孔質電極を備えたナノポアデバイスを形成する方法を示すフローチャートである。 [0036]ナノポアデバイスの二重層静電容量を増加させるための表面処理の結果を示すＳＥＭ（走査型電子顕微鏡）画像である。 [0037]表面処理時間の追加による二重層静電容量の増加を示す図である。
用語
[0038]「ナノポア」とは、膜に形成されるか、さもなければ提供されるポア、チャネルまたは通路を指す。膜は、脂質二重層などの有機膜、または高分子材料で形成された膜などの合成膜であり得る。ナノポアは、例えば相補型金属酸化物半導体（ＣＭＯＳ）または電界効果トランジスタ（ＦＥＴ）回路などの検知回路または検知回路に結合された電極に隣接してまたは近接して配置することができる。いくつかの例において、ナノポアは、０.１ナノメートル（ｎｍ）〜約１０００ｎｍのオーダーの特徴的な幅または直径を有する。一部のナノポアはタンパク質である。
[0039]ナノポアデバイスの「ウェル」は、絶縁壁と、電解質が含まれ得る作用電極とによって形成される構造を指す。「ウェルプロファイル」とは、ウェルの構造的な説明を指し、ウェルエッジの角度と鋭さの測定値を含み得る。ナノポアデバイスの「セル」は、操作の様々な段階で、ウェル、ナノポア（例えば、ウェルを横切る膜内）、および作用電極、ならびに他の回路、例えばデータ収集回路を含み得る。
[0040]「誘電材料」とは、印加された電界により分極され得る電気絶縁体を指す。誘電体が電界に置かれると、電荷は導体内を流れるように材料を流れないが、誘電体分極を引き起こす平均平衡位置からわずかにシフトする。「導電層」とは、１つまたは複数の方向に電流を流すことができる材料の層を指す。金属線は一般的な電気導体である。
[0041]「多孔質材料」とは、材料の表面にポアまたは空隙を含む材料を指す。「スポンジ材料」とは、開いた多孔質構造を有する材料を指す。
詳細な説明
[0042]ナノポアデバイスでは、誘電体層のウェル上に膜を形成することができる。例えば、膜は、誘電体層の上に形成された脂質単層を含むことができる。膜がウェルの開口部に達すると、脂質単層は、ウェルの開口部に広がる脂質二重層に移行する可能性がある。ウェルおよびウェルを形成する材料の形状は、膜の形成と膜のナノポアの挿入において重要な役割を果たす。さらに、ウェルを形成する材料間の相互作用も、ナノポアデバイスの動作に影響を与える可能性がある。
[0043]以下の説明は、ナノポアセルの構造および動作の概要を含む。ウェルおよびウェルを形成する材料の形状の影響についても説明する。多孔質誘電材料と多孔質作用電極との間の相互作用によって引き起こされる問題も、提案された解決策とともに説明する。
Ｉ．ナノポアセルの概要
[0044]このセクションは、ナノポアセルの動作、セル構造および使用法、ならびに信号を測定するための回路の紹介を含む。作用電極での静電容量効果（二重層静電容量と呼ばれる）を説明し、測定を改善するための多孔質作用電極を構築するプロセスの例を説明する。
Ａ．セルの操作
[0045]図１は、ナノポアベースのシーケンスチップを形成するセルのアレイ内のセル１００の実施形態を示す。膜１０２は、セルの表面上に形成される。いくつかの実施形態では、膜１０２は脂質二重層である。タンパク質ナノポア膜貫通分子複合体（ＰＮＴＭＣ）および目的の検体（例えば、ＤＮＡなどの単一ポリマー分子）を含むバルク電解質１１４は、セルの表面に直接配置することができる。エレクトロポレーションにより、単一のＰＮＴＭＣ１０４を膜１０２に挿入することができる。アレイ内の個々の膜は、化学的にも電気的にも相互に接続されていない。したがって、アレイ内の各セルは独立したシーケンスマシンであり、ＰＮＴＭＣに関連付けられた単一ポリマー分子に固有のデータを生成する。ＰＮＴＭＣ１０４は、別の不浸透性の二重層を通るイオン電流を調節することができる。
[0046]アナログ測定回路１１２は、酸化物層１０６に形成されたウェル内の電解質の容積１０８で覆われた作用電極１１０（例えば金属製）に接続される。電解質の容積１０８は、イオン不透過性膜１０２によってバルク電解質１１４から隔離される。ＰＮＴＭＣ１０４は膜１０２を横切り、イオン電流がバルク液体から作用電極１１０に流れる唯一の経路を提供する。セルは対電極（ＣＥ）１１６も含む。セルは、電気化学電位センサとして機能することができる参照電極１１７も含む。
[0047]図２は、合成（Ｎａｎｏ−ＳＢＳ）技術によるナノポアベースのシーケンスでヌクレオチドシーケンスを行うセル２００の実施形態を示す。Ｎａｎｏ−ＳＢＳ手法では、シーケンスするテンプレート２０２とプライマーをセル２００に導入する。このテンプレート−プライマー複合体に、４つの異なるタグ付きヌクレオチド２０８、Ａ、Ｔ、Ｇ、およびＣがバルク水相に追加される。正しくタグ付けされたヌクレオチドがポリメラーゼ２０４と複合体を形成するので、タグの尾部はナノポア２０６のバレルに配置される。ナノポア２０６のバレルに保持されたタグは、固有のイオン遮断信号２１０を生成し、それにより、タグの明確な化学構造により追加された塩基を電子的に識別する。
Ｂ．セルの構造と使用法
[0048]図３は、作用電極（例えば、高い電気化学静電容量を有するＴｉＮ）を含むナノポアベースのシーケンスチップの電気化学セル３００の実施形態を示す。セル３００は、導電層または金属層３０１を含む。金属層３０１は、セル３００をナノポアベースのシーケンスチップの残りの部分に接続する。いくつかの実施形態において、金属層３０１は、ＣＭＯＳチップの上部金属（例えば、下にある回路の金属６層Ｍ６）である。セル３００はさらに、金属層３０１の上に作用電極３０２および誘電体層３０３を含む。いくつかの実施形態では、作用電極３０２は形状が円形または八角形であり、誘電体層３０３は作用電極３０２を囲む壁を形成する。セル３００は、作用電極３０２および誘電体層３０３の上に誘電体層３０４をさらに含む。誘電体層３０４は、ウェル３０５を囲む絶縁壁を形成する。
[0049]いくつかの実施形態では、誘電体層３０３と誘電体層３０４は一緒になって単一の誘電体を形成する。誘電体層３０３は、作用電極３０２に水平方向に隣接して配置される部分であり、誘電体層３０４は、作用電極の一部の上に配置されてそれを覆う部分である。いくつかの実施形態では、誘電体層３０３および誘電体層３０４は別個の誘電体片であり、それらは別個に形成されてもよい。ウェル３０５は、作用電極の覆われていない部分の上に開口部を有する。いくつかの実施形態では、作用電極の覆われていない部分の上の開口部は、円形または八角形の形状であり得る。
[0050]ウェル３０５内には、作用電極３０２の上方にある量の塩溶液／電解質３０６が配置される。塩溶液３０６は、塩化リチウム（ＬｉＣｌ）、塩化ナトリウム（ＮａＣｌ）、塩化カリウム（ＫＣｌ）、グルタミン酸リチウム、グルタミン酸ナトリウム、グルタミン酸カリウム、酢酸リチウム、酢酸ナトリウム、酢酸カリウム、塩化カルシウム（ＣａＣｌ２）、塩化ストロンチウム（ＳｒＣｌ２）、塩化マンガン（ＭｎＣｌ２）、および塩化マグネシウム（ＭｇＣｌ２）のうちの１つを含み得る。いくつかの実施形態において、塩溶液３０６は、約３ミクロン（μｍ）の厚さを有する。塩溶液３０６の厚さは０〜５ミクロンの範囲であり得る。
[0051]誘電体層３０３および３０４を形成するために使用される誘電材料には、ガラス、酸化物、一窒化ケイ素（ＳｉＮ）などが含まれる。誘電体層３０４の上面はシラン化されていてもよい。シラン化は、誘電体層３０４の上面の上に疎水性層３２０を形成する。いくつかの実施形態では、疎水性層３２０は、約１．５ナノメートル（ｎｍ）の厚さを有する。あるいは、酸化ハフニウムなどの疎水性の誘電材料を使用して、誘電体層３０４を形成してもよい。
[0052]図３に示すように、誘電体層３０４の上部に膜が形成され、ウェル３０５に広がる。例えば、膜は疎水性層３２０の上部に形成された脂質単層３１８を含み、膜がウェル３０５の開口部に達すると、脂質単層がウェルの開口部にまたがる脂質二重層３１４へ遷移する。疎水性層３２０は、誘電体層３０４上の脂質単層３１８の形成、および脂質単層から脂質二重層への遷移を促進する。タンパク質ナノポア膜貫通分子複合体（ＰＮＴＭＣ）と目的の検体を含むバルク電解質３０８は、ウェルのすぐ上に配置される。単一のＰＮＴＭＣ／ナノポア３１６は、エレクトロポレーションにより脂質二重層３１４に挿入される。ナノポア３１６は、脂質二重層３１４を横切り、バルク電解質３０８から作用電極３０２へのイオン流の唯一の経路を提供する。バルク電解質３０８はさらに、塩化リチウム（ＬｉＣｌ）、塩化ナトリウム（ＮａＣｌ）、塩化カリウム（ＫＣｌ）、グルタミン酸リチウム、グルタミン酸ナトリウム、グルタミン酸カリウム、酢酸リチウム、酢酸ナトリウム、酢酸カリウム、塩化カルシウム（ＣａＣｌ２）、塩化ストロンチウム（ＳｒＣｌ２）、塩化マンガン（ＭｎＣｌ２）、および塩化マグネシウム（ＭｇＣｌ２）のうちの１つを含み得る。
[0053]セル３００は、対電極（ＣＥ）３１０を含む。セル３００はまた、電気化学電位センサとして作用する参照電極３１２を含む。いくつかの実施形態では、対電極３００は複数のセル間で共有することができ、したがって、共通電極とも呼ばれる。共通電極は、測定セル内のナノポアと接触するバルク液体に共通電位を印加するように構成することができる。共通電位と共通電極は、すべての測定セルに共通である。
[0054]作用電極３０２は、電気化学静電容量が増加した窒化チタン（ＴｉＮ）作用電極である。作用電極３０２に関連する電気化学静電容量は、電極の比表面積を最大化することにより増加させることができる。作用電極３０２の比表面積は、単位質量当たり（例えば、ｍ２／ｋｇ）または単位体積（例えば、ｍ２／ｍ３、ｍ２／ｍ３、またはｍ−１または単位面積（例えばｍ２／ｍ２）の電極の総表面積である。表面積が増加すると、作用電極の電気化学静電容量が増加し、コンデンサが充電される前に、同じ印加電位でより多くのイオンを変位させることができる。作用電極３０２の表面積は、ＴｉＮ電極を「スポンジ状」または多孔質にすることにより増加させることができる。ＴｉＮスポンジは電解質を吸収し、電解質と接触する大きな有効表面積を作成する。
[0055]膜に関連する静電容量Ｃ膜と、作用電極に関連する静電容量Ｃ電気化学との比は、最適な全体的なシステム性能を達成するために調整することができる。Ｃ電気化学を最大化しながらＣ膜を削減することにより、システム性能を向上させることができる。Ｃ膜は、追加のオンチップキャパシタンスを必要とせずに必要なＲＣ時定数を作成するように調整できるため、セルサイズとチップサイズを大幅に削減することができる。
[0056]セル３００では、ウェル３０５の開口部のベース表面積（脂質二重層３１４のベース表面積と同じ）および作用電極３０２のベース表面積はそれぞれ、誘電体層３０４および誘電体層３０３の寸法によって決定される。作用電極３０２のベース表面積は、ウェル３０５の開口部のベース表面積以上である。したがって、２つのベース表面積を独立して最適化して、Ｃ膜とＣ電気化学との間の所望の比率を提供することができる。図３に示すように、作用電極３０２の一部は誘電体３０４で覆われているため、覆われた部分は塩溶液／電解質３０６と直接接触していない。スポンジ状で多孔質のＴｉＮ作用電極を使用することにより、電解質は、柱状ＴｉＮ構造間の空間を通って拡散し、作用電極の覆われていない部分を垂直に下降し、次に誘電体層３０４の下にある作用電極３０２の覆われた部分まで水平に拡散する。その結果、電解質と接触しているＴｉＮの有効表面積が最大化され、Ｃ電気化学が最大化される。
Ｃ．信号を測定するための回路
[0057]図４は、ナノポアベースのシーケンスチップのセル内の回路４００の実施形態を示し、ナノポアに印加される電圧または電流は、ナノポアが特定の検出可能な状態にある期間にわたって変化するように構成することができる。図４では、膜に挿入されたナノポアおよびナノポアを囲む液体を示す代わりに、電気モデル４０２はナノポアおよび膜の電気特性を表し、電気モデル４１４は作用電極の電気特性を表す。
[0058]電気モデル４０２は、膜（Ｃ膜）に関連する静電容量をモデル化するコンデンサ４０６と、異なる状態（例えば、開孔状態、またはナノポア内に異なるタイプのタグまたは分子を有することに対応する状態）のナノポアに関連する抵抗をモデル化する抵抗器４０４とを含む。電気モデル４１４は、作用電極に関連する静電容量をモデル化するコンデンサ４１６を含む。作用電極に関連する静電容量は、電気化学静電容量（Ｃ電気化学）とも呼ばれる。作用電極に関連する電気化学静電容量Ｃ電気化学は、二重層静電容量を含み、さらに擬似静電容量を含み得る。
[0059]図４はまた、抵抗器４０４を測定するためにオンおよびオフに切り替えることができる電圧４１０に結合されたスイッチ４０８を含む。いくつかの実施形態では、ナノポアを表す電気モデル４０２に電圧４１０が印加される。コンデンサ４０６が完全に充電された後（膜の静電容量が低いことが望ましいため、それほど長くない場合がある）、スイッチ４０８を開くことができ、コンデンサ４０６の片側から抵抗器４０４を介して反対側（つまり、検出されている分子を含むナノポア）に電流を流すことができる。抵抗器４０４の異なる値は、異なる電流を流し、したがって異なる電圧減衰を引き起こす。コンデンサ４１６は、回路に大きな影響を与えないように十分大きくすることができる。
[0060]所定の時間の後、ＡＤＣ（アナログデジタル変換器）４１２で電圧を測定することができる。これにより、所定の時間が経過するとポア（およびその中の分子）の抵抗と相関する電圧が変化するため、ＲＣ膜で表される回路の時定数を測定することができる。実施形態は、米国特許第９，３７７，４３７号に記載されているように、例えば比較器を使用することにより、特定の電圧に達するまでの時間を測定することもできる。
Ｄ．作用電極での静電容量効果（二重層静電容量）
[0061]作用電極が高い静電容量を有することが望ましく、それによりスイッチ４０８の開閉を伴う複数の測定後の電荷蓄積の結果として電圧レベルをわずかに移動させることができる回路上のインピーダンス効果を低減する。
[0062]図５は、導電性電極と隣接する液体電解質との間の界面に形成される二重層を示す。二重層の電気モデルは、作用電極に関連する静電容量をモデル化する電気モデル４１４として図４に示されている。示されている例では、電極表面は負に帯電しており、電解質中に正に帯電した種が蓄積されている。別の例では、すべての電荷の極性は、示されている例の反対であり得る。電極内の電荷は、双極子の再配向と、界面近くの電解質内の反対電荷のイオンの蓄積によってバランスされる。電解質中の荷電種と溶媒分子のサイズが有限であるためわずかな距離で分離されている電極と電解質との間の界面の両側の電荷の蓄積は、従来のコンデンサの誘電体のように機能する。「二重層」という用語は、電極と電解質との間の界面付近の電子およびイオン電荷分布の集合を指す。
[0063]図６は、導電性電極と隣接する液体電解質との間の界面において図５のような二重層の形成と同時に形成できる擬似静電容量効果を示している。図６は、（黒丸で表される）利用可能な表面積によって制限される吸着、インターカレーション、または酸化還元反応をもたらす電荷移動からの擬似静電容量の追加を伴う二重層を示す。
Ｅ．多孔性作用電極を構築するプロセスの例
[0064]図７は、電気化学静電容量が増加したＴｉＮ作用電極を含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスの実施形態を示す。電気化学静電容量の増加は、多孔質構造および増加した表面積を有する他の電極でも実現することができる。
[0065]ステップＡにおいて、誘電体層７０４（例えば、ＳｉＯ２）は、導電層７０２の上部に配置される。導電層は、セルからチップの残りに信号を送る回路の一部であり得る。例えば、回路は、セルから積分コンデンサに信号を送り、導電層７０２は、下にある回路の金属６（Ｍ６）層であり得る。いくつかの実施形態では、誘電体層７０４は約４００ｎｍの厚さを有する。
[0066]ステップＢでは、誘電体層７０４をエッチングして、穴７０６を作成する。穴７０６は、スポンジ状で多孔質のＴｉＮ電極を形成するための空間を提供する。
[0067]ステップＣでは、スポンジ状で多孔質のＴｉＮ層７０８が堆積され、ステップＢで作成された穴７０６を満たす。スポンジ状で多孔質のＴｉＮ層７０８は、疎なＴｉＮ柱状構造または電解質と接触する可能性のある高い比表面積を提供するＴｉＮ結晶の列を形成する方法で成長および堆積される。スポンジ状で多孔質のＴｉＮ層７０８の層は、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）スパッタリング堆積などを含む異なる堆積技術を使用して堆積することができる。例えば、層７０８は、窒素含有前駆体（例えば、ＮＨ３またはＮ２）と組み合わせてＴｉＣｌ４を使用する化学気相堆積によって堆積されてもよい。層７０８は、チタンおよび窒素含有前駆体（例えば、テトラキス（ジメチルアミド）チタン（ＴＤＭＡＴ）またはテトラキス（ジエチルアミド）チタンＴＤＥＡＴ）と組み合わせてＴｉＣｌ４を使用する化学気相堆積によって堆積されてもよい。層７０８はまた、ＰＶＤスパッタリング堆積により堆積されてもよい。例えば、チタンは、Ｎ２環境で反応的にスパッタされるか、Ｔｉターゲットから直接スパッタされるか、ＴｉＮターゲットから直接スパッタされる。各堆積方法の条件は、疎なＴｉＮ柱状構造またはＴｉＮ結晶の列を堆積するように調整することができる。例えば、チタン（Ｔｉ）ターゲットからＤＣ（直流）反応性マグネトロンスパッタリングによって層７０８を堆積する場合、ＴｉＮをよりゆっくりとより穏やかに堆積させてＴｉＮ結晶の列を形成することができるように、堆積システムを調整して、低温、低基板バイアス電圧（シリコン基板とＴｉターゲットとの間のＤＣ電圧）、および高圧（例えば、２５ｍＴ）を使用することができる。いくつかの実施形態では、堆積層７０８の深さは、穴７０６の深さの約１．５倍である。堆積層７０８の深さは、５００オングストローム〜３ミクロンの厚さの間である。堆積層７０８の直径または幅は、２０ｎｍ〜１００ミクロンの間である。
[0068]引き続き図７を参照すると、ステップＤで、余分なＴｉＮ層が除去される。例えば、余分なＴｉＮ層は、化学機械研磨（ＣＭＰ）技術を使用して除去され得る。穴７０６に堆積された残りのＴｉＮは、スポンジ状で多孔質のＴｉ作用電極７１０を形成する。作用電極７１０が形成された後、誘電体層７１２（例えば、ＳｉＯ２）が誘電体７０４および作用電極７１０の上に堆積される。いくつかの実施形態では、誘電体７１２の深さは１００ｎｍ〜５ミクロンの間である。
[0069]ステップＥでは、誘電体層７１２がエッチングされて、作用電極の上部ベース表面積の一部のみを露出するウェル７１４が作成される。例えば、ウェルは反応性イオンエッチング（ＲＩＥ）によってエッチングされてもよい。ウェルの開口部のベース表面積は作用電極のベース表面積から独立しているため、セル内のＣ膜とＣ電気化学を微調整して、所望のＣ膜とＣ電気化学の比率を得ることができる。いくつかの実施形態では、ウェル７１４の直径（ｄ１）は２０ｎｍ〜１００ミクロンの間である。
[0070]スポンジ状のＴｉＮ作用電極を有するナノポアベースのシーケンスチップの電気化学セルには多くの利点がある。ＴｉＮ電極の厚さ（例えば、５００オングストローム〜３ミクロンの厚さ）に応じて、スポンジ状のＴｉＮ作用電極の比表面積とその電気化学容量（例えば、ベース領域の単位平方ミクロンあたり５ピコファラッド〜５００ピコファラッド）は、実質的に同一の寸法（例えば、実質的に同一の厚さとベース表面積）の平らなＴｉＮ作用電極の電気化学静電容量の１０−１０００倍改善されている。スポンジ状のＴｉＮ作用電極により電解質が容易に拡散するため、スポンジ状のＴｉＮ作用電極の直径／幅は、ウェルの直径／幅を超えて広がり、ウェルと作用電極のベース表面積を独立して最適化して、Ｃ膜とＣ電気化学との間の所望の比率または改善されたシステム性能を提供することができる。ＴｉＮを使用する他の利点には、白金などの他の電極材料と比較して、低コストであり、パターニングとエッチングが容易であることが含まれる。
[0071]図８Ａは、金属層８０４の上に堆積されたスポンジ状で多孔質のＴｉＮ層８０２の断面図を示す顕微鏡写真である。図８Ａに示すように、スポンジ状で多孔質のＴｉＮ層８０２は、草状の柱状構造８０６を含む。これらの構造は、電極の表面積、ひいては静電容量を増加させることができ、これは図４の静電容量４１６の影響を低減するのに役立つ。図８Ｂは、図７のステップＢで穴７０６の表面から成長したＴｉＮ柱状構造８０６を有するスポンジ状で多孔質のＴｉＮ層８０２の別の断面図を示す別の顕微鏡写真である。
[0072]上記のナノポアセルのさらなる詳細は、２０１５年８月５日に出願された米国特許出願第１４／８１８，９７７号に見出すことができ、参照によりその全体が本明細書に共有され組み込まれる。
ＩＩ．ウェルの形状
[0073]図９Ａ〜９Ｅは、本発明の様々な実施形態によるナノポアセルで使用できるウェルの様々な形状の簡略化された断面図である。ナノポアセルは、誘電体層内に形成されたウェル側壁とウェルの底部の作用電極を有するウェルを有する。ウェルの形状は、ナノポアデバイスの形成とその性能に影響を与える可能性がある。図９Ａは、誘電体層の上面とウェル側壁との間の角と側壁の傾斜とによってウェルの形状を説明できることを示している。図９Ｂおよび９Ｃは、ウェルエッジの角度が９０°以上のウェルを示しており、図９Ｄおよび９Ｅは、ウェルエッジの角度が９０°未満のウェルを示している（リエントラントプロファイル）。ウェルの側壁は、まっすぐ、斜め、または曲線状にすることができる。ウェルの形状は、ウェルを形成する材料とプロセス条件によって影響を受ける場合がある。ウェル性能に対するウェル形状の影響についても説明する。
Ａ．ウェルの形状の定義
[0074]図９Ａは、電極９１０の上にあるウェル９１１を示す。ウェル９１１は、誘電材料層９１３に囲まれている。誘電材料層９１３は、側壁面９１４および上面９１５を有する。側壁面９１４と上面９１５との間のウェルエッジに形成される角度は、角度θとして特徴付けられ得る。側壁面９１４と上面９１５との交点に形成される角は、曲率半径ｒによって記述することができる。図９Ａでは、角度θは実質的に９０°であり、ウェルエッジの角は比較的小さい曲率半径ｒで丸くなっている。
[0075]ウェルのプロファイル（例えば、ウェルエッジの角度と鋭さによって定義される）は、準安定二重層構造がどの程度速く形成され、どのくらい堅牢であるかに影響を与える可能性がある。電気測定では、二重層の低い静電容量（電圧変化の時定数が小さいため取得時間が短縮される）と、作用電極での高い二重層静電容量（作用電極のインピーダンスを下げることにより回路上の二重層の影響を減らす）を持つことが望ましい。二重層静電容量は、ウェルの開口または開口部のサイズを小さくするか、二重層膜を厚くすることで小さくすることができる。二重層の静電容量は、作用電極の表面積を増やすことで大きくすることができる。さらに、上述のＴｉＮ電極は、実効静電容量を増加させることができるスポンジ状で多孔質の上面を有する。あるいは、ウェルの底部は上部開口部よりも広くなるリエントラントウェルプロファイルを使用して、小さな二重層静電容量と大きな二重層静電容量を実現することができる。
[0076]ウェルの形状は、ウェルの形成に使用される材料およびプロセスによって影響を受ける可能性がある。例えば、イミドモノマーのポリマーであるポリイミドの層にウェルを形成することができる。モノマーは、窒素に結合した２つのアシル基からなる官能基である。ポリイミド材料は、熱安定性、良好な耐薬品性、優れた機械的特性で知られており、エレクトロニクス産業で広く使用されている。ポリイミドの反応性イオンエッチング（ＲＩＥ）によって形成されたウェルは、より垂直なプロファイルと鋭い角を持つ傾向がある。対照的に、ポリイミド層のフォトリソグラフィーパターニングにより形成されたウェルは、より丸い角およびより傾斜した側壁を有する傾向がある。酸化物層にウェルが形成される場合、ウェットエッチングプロセスにより酸化物がアンダーカットされ、ウェルの底部が広くなる可能性がある。さらに、他の材料を使用して、異なるプロファイルのウェルを形成することもできる。例えば、エポキシ材料であるＳＵ−８、またはフルオロポリマーであるＣＹＴＯＰを使用してウェルを形成することもできる。
Ｂ．ウェルエッジの角度が９０°以上
[0077]図９Ｂは、電極９２０の上にあるウェル９２１を示す。ウェル９２１は、誘電材料層９２３に囲まれている。誘電材料層９２３は、側壁面９２４および上面９２５を有する。側壁面９２４と上面９２５との間のウェルエッジに形成される角度は、９０°の角度θとして特徴付けられ得る。側壁面９２４と上面９２５との交点に形成される角は、曲率半径ｒによって記述することができる。例えば、曲率半径ｒは１０Å程度に小さくすることができる。図９Ｂのウェル構造は、例えば、誘電体層のＲＩＥエッチングによって形成することができる。鋭い角は、二層膜の形成を促進することができる。
[0078]図９Ｃは、電極９３０の上にあるウェル９３１を示す。ウェル９３１は、誘電材料層９３３に囲まれている。誘電材料層９３３は、側壁面９３４および上面９３５を有する。側壁面９３４と上面９３５との間のウェルエッジに形成される角度は、９０°より大きい角度θとして特徴付けられ得る。側壁面９３４と上面９３５との交点に形成される角は、例えば１−５μｍ曲率半径ｒによって記述することができる。図９Ｃにおいて、ウェル９１０は、大きな角度θおよび大きな曲率半径ｒを備えた広く丸みを帯びたエッジプロファイルを有する。図９Ｃのウェル構造は、ポリイミド層のフォトリソグラフィーパターニングにより形成することができる。
Ｃ．９０°未満のウェルエッジの角度（リエントラントプロファイル）
[0079]図９Ｄは、電極９４０の上にあるウェル９４１を示す。ウェル９４１は、誘電材料層９４３によって囲まれている。誘電材料層９４３は、側壁面９４４および上面９４５を有する。図９Ｄにおいて、ウェル９１０はリエントラントウェルエッジプロファイルを有し、側壁面９４４と上面９４５との間のウェルエッジに形成される角度は、９０°未満の角度θとして特徴付けることができる。側壁面９４４と上面９４５との交点に形成される角は、小さな曲率半径ｒによって記述することができる。鋭い角は、二層膜の形成を促進することができる。さらに、リエントラントウェルプロファイルは、上部開口面積よりも大きな底部面積を提供することもできる。図９Ｄのウェル構造はまた、上部開口でより小さな二層膜静電容量を提供し、作用電極でより大きな二重層静電容量を提供する。図９Ｄのウェル構造を形成する方法は、以下のセクションで説明される。
[0080]図９Ｅは、電極９５０の上にあるウェル９５１を示す。ウェル９５１は、誘電材料層９５３に囲まれている。誘電材料層９５３は、側壁面９５４および上面９５５を有する。側壁面９５４と上面９５５との間のウェルエッジに形成される角度は、角度θとして特徴付けることができる。図９Ｅにおいて、ウェル９５１は、図９Ｄに示されるプロファイルよりもさらに小さい角度θを有するリエントラントウェルエッジプロファイルを有する。ウェルの側壁は、誘電材料の上面と鋭角θを形成する凹状のプロファイルを有する。側壁面９５４と上面９５５との交点に形成される角は、非常に小さな曲率半径ｒによって記述することができる。鋭い角は、二層膜の形成を促進することができる。図９Ｄと同様に、図９Ｅのリエントラントプロファイルはまた、上部開口でより小さい二層膜静電容量を提供し、作用電極でより大きい二重層静電容量を提供する。この構造は、既存のマンドレルを使用するか、またはＲＩＥとウェットエッチングの組み合わせを使用して作成することができる。
ＩＩＩ．疎水性プロファイル
[0081]ウェルの様々な部分の表面特性は、ナノポアデバイスの形成およびその性能に影響を及ぼし得る。例えば、二重層の形成を促進するために、水性溶媒により湿潤可能な作用電極を持つことが望ましい。固体表面の濡れ性は、その表面エネルギーによって決まり、多くの場合、水接触角によって特徴付けられる。一般に、水接触角が９０°未満の場合、固体表面は親水性と見なされ、水接触角が９０°より大きい場合、固体表面は疎水性と見なされる。したがって、作用電極は親水性であることが望ましく、これは４０°未満の水接触角を特徴とし得る。場合によっては、水接触角が７０°未満の場合、表面は親水性と見なすことができる。その他の場合、水接触角が９０°未満の場合、表面は親水性と見なすことができる。作用電極の静電容量が増加するため作用電極は親水性であることが望ましく、それにより回路でのインピーダンス効果が減少し、スイッチ４０８の開閉を伴う複数の測定の後、電荷の蓄積の結果として電圧レベルがわずかに移動する可能性がある。
[0082]膜を形成する脂質は有機溶媒中にあり、親油性である。親油性物質は他の親油性物質に溶解する傾向があり、親水性物質は水および他の親水性物質に溶解する傾向がある。
[0083]セルの開口の上に二重層を形成するプロセスは、膜をセットアップするためにフローセルを通して試薬を供給することを含む。二重層の形成に影響を与える可能性のある要因には、液体と接触しているすべての表面の表面エネルギー、フローセルの高さ、液体の流量、および流体の粘度などが含まれる。例えば、開口の周囲の疎水性表面を開口に広がる有機溶媒と脂質混合物で濡らすことが望ましい。
[0084]ウェル表面の疎水性は、ウェル構築に使用される材料および表面処理により決定され得る。例えば、ウェルは酸化物で形成することができ、シラン処理は酸化物を親水性から疎水性に変え得る。あるいは、ウェルは、疎水性のポリイミド層に形成することができる。ウェルは、疎水性のアモルファスフルオロポリマーであるＣＹＴＯＰで形成することもできる。ウェルの側壁面と上面は、疎水性の異なる配置を有し得る。
[0085]図１０Ａ−１０Ｄは、異なる表面特性を有する様々なウェルの簡略化された断面図である。図１０Ａ−１０Ｃにおいて、垂直の側壁と約９０°の角を持つ典型的なセルは、表面特性を示すために使用される。しかしながら、ウェルの表面特性の分析は、他のウェルのプロファイルにも適用することができる。例えば、図１０Ｄは、図１０Ａのウェルと同様の表面特性を有するリエントラントウェルを示す。
Ａ．側壁は疎水性である
[0086]図１０Ａは、電極１０１０の上にあるウェル１０１１を示す。ウェル１０１１は、誘電体層１０１３によって囲まれている。誘電体層１０１３は、側壁面１０１４および上面１０１５を有する。図１０Ａでは、電極１０１０の上面は、斜線のマークで示されるように親水性である。黒い実線で示されているように、ウェル側壁面１０１４および上面１０１５は疎水性である。この構造では、ウェルは、例えばＴｉＮ電極などの親水性電極上の疎水性誘電材料（例えば、ポリイミド）で作成することができる。あるいは、酸化物層にウェルを形成し、次にシラン処理を使用して酸化物表面を疎水性に変換することができる。上記のように、親水性の作用電極は、溶媒との接触を形成するためにウェル内の溶媒の湿潤を促進し、疎水性の上部ウェル表面は、二層膜の形成に望ましい。図３に関連して上で説明したように、膜は、誘電体層１０１３の上部に形成され、ウェル１０１１全体に広がり得る。例えば、膜は、疎水性上面１０１５の上部に形成された脂質単層を含み得る。膜がウェル１０１３の開口部に達すると、脂質単層は、ウェルの開口部に広がる脂質二重層に移行し得る。疎水性表面（例えば、層または層上のコーティング／フィルムから）を有すると、脂質単層の形成および脂質単層から脂質二重層への移行が促進され得る。
Ｂ．側壁は親水性である
[0087]図１０Ｂは、電極１０２０の上にあるウェル１０２１を示す。ウェル１０２１は、誘電材料層１０２３によって囲まれている。誘電材料層１０２３は、側壁面１０２４および上面１０２５を有する。図１０Ｂでは、電極１０２０の上面は、斜線のマークで示されるように親水性である。黒い実線で示されるように、ウェル側壁面１０２４の上部およびウェル上部面１０２５は疎水性である。しかしながら、斜線のマークで示されるように、ウェル側壁面１０２４の下部は親水性である。図１０Ａのウェル構造と同様に、図１０Ｂでは、親水性作用電極は、ウェル内の溶媒の湿潤を促進し、疎水性の上部ウェル表面は、二層膜の形成に望ましい。この構造は、ウェルに親水性ライナーを使用することによって形成することができる。また、電極に最も近い親水性材料と上部の疎水性材料を含むフィルムスタックを使用して作成することもできる。これにより、ウェル（特に非常に小さなウェル）と電極の濡れ性が向上し得る。
[0088]図１０Ｃは、電極１０３０の上にあるウェル１０３１を示す。ウェル１０３１は、誘電材料層１０３３によって囲まれている。誘電材料層１０３３は、側壁面１０３４および上面１０３５を有する。図１０Ｃでは、電極１０３０の上面は、斜線のマークで示されるように親水性である。黒い実線で示すように、ウェル上面１０３５は疎水性である。しかしながら、斜線のマークで示されるように、ウェル側壁面１０３４は親水性である。図１０Ｃのウェル構造を形成する方法は、親水性誘電材料の層を堆積すること、誘電体層を疎水性の上部面層でコーティングすること、および次にエッチングプロセスによりウェルを形成すること、を含み得る。図１０Ａのウェル構造と同様に、親水性作用電極は、ウェル内の溶媒の湿潤を促進し、疎水性の上部ウェル表面は、二層膜の形成に望ましい。
Ｃ．リエントラントプロファイル
[0089]図１０Ｄは、図１０Ａのウェルと同様の表面特性を有するリエントラントウェルを示す。図１０Ｄは、電極１０４０の上にあるリエントラントウェル１０４１を示す。ウェル１０４１は、誘電材料層１０４３によって囲まれている。誘電材料層１０４３は、側壁面１０４４と上面１０４５とを有する。図１０Ａでは、電極１０４０の上面は、斜線のマークで示されるように親水性である。黒色の実線で示されているように、ウェル側壁面１０４４および上面１０５５は疎水性である。
[0090]この構造において、ウェルは、ＴｉＮ電極などの親水性電極上にポリイミドなどの親水性誘電材料で作製することができる。ポリイミドを使用してリエントラントウェルを形成する方法の例は、以下のセクションで説明される。あるいは、酸化物層にウェルを形成し、次にシラン処理を使用して酸化物表面を疎水性に変換することができる。上記のように、親水性の作用電極はウェル内の溶媒の湿潤を促進し、疎水性の上部ウェル表面は二層膜の形成に望ましい。さらに、図１０Ｄのリエントラントプロファイルは、上部開口でより小さな二層膜静電容量を提供し、作用電極でより大きな二重層静電容量を提供する。
ＩＶ．製造中の作用電極の保護
[0091]上述のように、ナノポアウェルは、スポンジ状で多孔質の作用電極と疎水性誘電体層によって画定され得る。作用電極（例えば、ＴｉＮ）にスポンジ状で多孔質の材料を使用すると、ナノポアセルの表面積が大きくなり、二重層静電容量が大きくなる。しかしながら、疎水性誘電体層（例えば、ポリイミド層または他の疎水性層）が多孔質電極上に直接形成される場合、疎水性誘電材料の残留物は、多孔質電極の間隙または空洞、例えばＴｉＮ電極の柱状構造内に埋め込まれ得る。有機残留物は、電極表面の濡れ性を低下させ、流体が電極の表面に接触するのを防ぐ。その結果、有効表面積が減少し、電解質−電極界面での二重層静電容量が大幅に低下する可能性がある。この問題を軽減するために、ＳｉＯ２層などの薄いバッファまたは犠牲誘電体層を電極上に形成して、ポリイミド層の堆積などの後続処理の前に電極の表面を保護することができる。ウェルが形成された後、薄い犠牲誘電体層を電極の上面から除去することができる。薄いバッファまたは犠牲誘電体層は、ウェル形成プロセス中に疎水性層から多孔質電極層を保護するのに役立つ。
Ａ．誘電体犠牲層の使用
１．製造方法
[0092]図１１Ａ−１１Ｆは、多孔質作用電極を保護するためのバッファを含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスの実施形態を示す。作用電極の形成後、バッファ層が作用電極上に形成され、次に疎水性誘電体層がバッファ層上に形成される。疎水性誘電体層をエッチングしてウェルの空洞を形成した後、バッファ層を除去して作用電極を露出させる。このプロセスの間、疎水性誘電材料は、ウェルの底部で作用電極との直接接触を形成しない。バッファ層は、有機残留物が多孔質作用電極に埋め込まれるのを防ぐことができる。
[0093]図１１Ａは、基板の上部に配置された導電層１１０２と、例えば半導体層内の回路に接続することができる導電層１１０２を囲む誘電体層１１０４とを有する基板を有する構造を示す。多孔質電極層１１１０は、第１の誘電体層１１０４の開口部内の導電層上に形成される。図１１Ａの構造は、図７のステップＤに示す構造と同様であり、図７に関連して上述した方法を使用して形成することができる。
[0094]導電層１１０２は、セルからチップの残りに信号を送る回路の一部であり得る。場合によっては、導電層１１０２は、回路の上部金属層、例えば、図７でＭ６とラベル付けされた第６の金属層であり得る。しかしながら、導電層１１０２は、下にある回路の第６の金属層であることに限定されない。導電層１１０２は、例えば、アルミニウム層とすることができる。図１１Ａに示すように、導電層１１０２は、誘電体層１１０４（例えば、ＳｉＯ２）に囲まれている。誘電体層１１０４は、既に誘電体層によって囲まれている導電層１１０２の上部に形成された誘電体層を含み得る。いくつかの実施形態では、誘電体層１１０４は約４００ｎｍの厚さを有する。
[0095]次に、誘電体層１１０４をエッチングして穴を作成し、スポンジ状の多孔質層（例えば、ＴｉＮ）を堆積して穴を埋める。スポンジ状の多孔質層は、電解質と接触する可能性のある高い比表面積を提供する、疎な柱状構造または結晶の柱を作成する方法で成長させることができる。ＴｉＮの形成プロセスの例は、図７に関連して上述されている。いくつかの実施形態では、堆積層１１０８の深さは、穴の深さの約１．５倍である。堆積された層の深さは、５００オングストローム〜３ミクロンの間の厚さであり得る。堆積された電極層の直径または幅は、２０ｎｍ〜１００ミクロンの間であり得る。余分な電極層は、化学機械研磨（ＣＭＰ）技術を使用して除去することができる。穴に堆積された残りのＴｉＮは、スポンジ状で多孔質作用電極（ＷＥ）１１１０を形成することができる。場合によっては、金属導電層１１０２と作用電極層１１１０との間にチタン（Ｔｉ）接着層を形成することができる。
[0096]図１１Ｂにおいて、誘電体層１１１１（例えば、ＳｉＯ２）は、作用電極１１１０および誘電体層１１０４の上部に堆積される。誘電体層１１１１は、ＴｉＮ電極を保護するためのバッファ層または犠牲層として使用され、濡れ性および増加された二重層静電容量を保持する。この層は、電極およびウェル材料を損傷することなく、簡単に化学的に除去することができる。例えば、この層は非多孔質であり得る。保護キャップ酸化物の例は、酸化ケイ素、酸化チタン、酸化ハフニウム、酸化ジルコニウムである。この材料は、疎水性または親水性であり得る。誘電体層１１１１は、約３００Åの厚さを有する低温酸化シリコンであり得る。低温酸化シリコンは、例えば、３５０°〜５００°の温度で化学気相堆積（ＣＶＤ）プロセスを使用して形成され得る。デバイスの要求に応じて、ＳｉＯ２層１１１１の厚さは、例えば、１００Å〜１０００Åの間とすることができる。本発明の実施形態で使用するのに適した誘電材料（例えば、誘電体層１１１１）には、限定されるわけではないが、酸化物、窒化物（例えば、一窒化ケイ素またはＳｉＮ）、酸化ケイ素、酸窒化ケイ素、金属酸化物、金属窒化物、金属ケイ酸塩、遷移金属酸化物、遷移金属窒化物、遷移金属ケイ酸塩、金属の酸窒化物、金属アルミン酸塩、酸化ジルコニウム、ケイ酸ジルコニウム、アルミン酸ジルコニウム、酸化ハフニウム、酸化チタン、またはそれらの組み合わせが含まれる。当業者は、本発明での使用に適した他の誘電材料を理解するであろう。
[0097]図１１Ｃでは、誘電体層１１１２（例えば、ポリイミド）の層が、誘電体層１１１１の上に堆積される。例えば、ポリイミド層は、スピンオンプロセスによって形成することができ、その後、ベークまたは硬化プロセスを行うことができる。ポリイミド層１１１２の厚さは、ナノポアの所望の深さに応じて選択される。
[0098]図１１Ｄにおいて、誘電体層１１１２は、誘電体層１１１１の上面の一部を露出させる空洞１１１４を作成するためにエッチングされる。図１０Ａ−１０Ｄに関連して上述されるように、ポリイミド層は、反応性イオンエッチング（ＲＩＥ）または直接のフォトリソグラフィーパターニングによりパターニングされ得る。いくつかの実施形態では、空洞１１１４の深さは、２０ｎｍ〜１００ミクロンの間であり得る。このプロセスにおいて、誘電体層１１１１は、ポリイミド層１１１２が電極層１１１０に直接接触することを防止する。いくつかの実施形態において、誘電体層１１１２の厚さは、１００ｎｍ〜５ミクロンの間であり得る。
[0099]図１１Ｅでは、誘電体層１１１１が空洞１１１４から除去されて、作用電極１１１０の上部ベース表面積の一部を露出させてウェルを形成する。例えば、誘電体層１１１１は、フッ化水素酸（ＨＦ）を使用するウェットエッチングプロセスによってエッチングされてもよい。好ましくは、誘電体層１１１１を除去するために使用されるエッチングプロセスは、ウェルの側壁およびウェルの底部を形成する多孔質電極の上面を形成する誘電体層１１１２を損傷しないような適切な選択性を有する。さらに、エッチングプロセスは、エッチング残渣を残さず、電極の上面を疎水性にせず、これにより、電極の有効表面積が減少する可能性がある。いくつかの実施形態では、空洞１１１４の直径は、２０ｎｍ〜１００ミクロンの間であり得る。
[0100]図１１Ｆでは、誘電体層１１１１を除去するために長時間のエッチングプロセスが使用される場合、アンダーカット領域１１１６を形成することができる。
２．ナノポアデバイス
[0101]図１１Ｆは、基板の上部に配置された導電層１１０２と、導電層上に配置された多孔質窒化チタン（ＴｉＮ）電極層１１１０とを含むナノポアセル１１００を示す。上述のように、ナノポアセルは、ナノポアセルの動作を制御するための回路を含む基板、例えばＣＭＯＳ基板の上に形成することができる。導電層１１０２は、下にある回路の上部金属層であり得る。簡単にするために、基板は図１１Ｆには示されていない。第１の誘電体層１１１１、例えば、酸化シリコン層がＴｉＮ電極層上に配置され、ポリイミド層１１１２が第１の誘電体層上に配置される。ポリイミド層および第１の誘電体層１１１１に空洞またはウェル１１１４が形成され、空洞はＴｉＮ電極層の一部を露出させる。ウェルは、ＴｉＮ電極層の露出部分上の空洞によって形成される。図１１Ｆに示すように、ウェル１１１４は、ＴｉＮ電極層によって形成された底部ベースを有し、ウェル側壁は、第１の誘電体層１１１１上のポリイミド層によって形成される。
[0102]図１２Ａおよび１２Ｂは、図１１Ａ−１１Ｆの方法によって形成されたナノポアデバイスの例を示すＳＥＭ（走査型電子顕微鏡）画像である。ウェル１１１４は、ポリイミド層１１１２の空洞内に形成される。図１２Ａおよび１２Ｂに示すように、ウェル１１１４は、ＳＥＭ試料調製のためのコーティング材料で満たされている。ウェル１１１４の底部には、ＴｉＮ電極１１１０の上面がある。ウェル１１１４の側壁は、酸化シリコン層などの誘電体層１１１１上のポリイミド層によって形成される。ウェル１１１４の底部では、酸化シリコン犠牲層が除去されて、ウェル１１１４内の電解質と接触するためにＴｉＮ電極の多孔質上面が露出される。
Ｂ．金属犠牲層を使用した製造中の作用電極の保護
[0103]上記の実施形態は、多孔質電極材料を保護して、その高い電気二重層静電容量を維持する方法に関する。多孔質電極材料は、保護されていない場合、二重層静電容量を大幅に減少させる酸化とポリマーの挿入の影響を受けやすい。例えば、酸化膜または他の誘電体膜を保護層として電極表面に堆積させることができ、これはチップの使用準備が整ったときに除去される。
[0104]代替の実施形態では、酸化膜とは対照的に、金属膜を保護層として使用することができる。チタン膜などの金属膜は、非酸化性の真空チャンバ内において低温で堆積させて、酸化雰囲気への曝露を減らし、多孔質電極材料の二重層静電容量を減らすことができる。さらに、チタンなどの金属膜は、真空を破ることなく、同じチャンバ内で多孔質電極材料を堆積させた後、その場で直接堆積させることができる。金属膜は犠牲的であり、チップの使用準備が整った時点でチップの前に除去される。
１．製造方法
[0105]図１３Ａ−１３Ｇは、セル製造中に多孔質作用電極を保護するための犠牲金属層を含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す。一実施形態では、多孔質作用電極の形成後、犠牲金属層が作用電極上に形成され、次いで疎水性誘電体層が犠牲金属層上に形成される。疎水性誘電体層をエッチングしてウェルの空洞を形成した後、犠牲金属層を除去して作用電極を露出させる。このプロセスの間、疎水性誘電材料は、ウェルの底部で作用電極との直接接触を形成しない。犠牲金属層は、有機残留物が多孔質作用電極に埋め込まれるのを防ぐことができる。図１３Ａ−１３Ｇに示す例では、チタン層が犠牲金属層として使用される。しかしながら、他の適切な金属または金属合金層も使用することができることが理解される。
[0106]図１３Ａは、基板の上部に配置された導電層１３０２と、基板の半導体層などの回路に接続することができる導電層１３０２を囲む誘電体層１３０３と、を有する基板１３０１を備えたデバイス構造を示す。例えば、導電層１３０２は、セルからチップの残りに信号を送る回路の一部であり得る。場合によっては、導電層１３０２は、回路の上部金属層、例えば、図７でＭ６とラベル付けされた第６の金属層であり得る。しかしながら、導電層１３０２は、下にある回路の第６の金属層であることに限定されない。導電層１３０２は、例えば、アルミニウム層とすることができる。図１３Ａに示すように、導電層１３０２は、誘電体層１３０３（例えば、ＳｉＯ２）に囲まれている。いくつかの実施形態では、誘電体層１３０３は、約４００ｎｍの厚さを有する。図１３Ａに示すように、誘電体層１３０３がエッチングされて、導電層１３０２の上面を露出させる開口部が作成される。
[0107]図１３Ｂでは、多孔質電極層１３１０は、第１誘電体層１３０３の開口部の導電層１３０２および第１誘電体層１３０３の上に形成される。いくつかの実施形態では、多孔質電極１３１０は、図７のステップＣに関連して説明したプロセスと同様のプロセスを使用して形成された多孔質ＴｉＮ層とすることができる。スポンジ状の多孔質層は、電解質と接触する可能性のある高い比表面積を提供する、疎な柱状構造または結晶の柱を作成する方法で成長させることができる。穴に堆積したＴｉＮは、スポンジ状で多孔質の作用電極（ＷＥ）を形成することができる。場合によっては、金属導電層１３０２と作用電極層１３１０との間にチタン（Ｔｉ）接着層を形成することができる。
[0108]図１３Ｃでは、犠牲金属層またはキャップ層１３１１が多孔質電極層１３１０の上部に堆積される。この例では、キャップ層はチタン（Ｔｉ）層である。Ｔｉ層１３１１は、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）スパッタリング堆積などを含む異なる堆積技術を使用して堆積することができる。例えば、Ｔｉ層１３１１は、前駆体ＴｉＣｌ４を使用する化学気相堆積によって堆積されてもよい。Ｔｉ層１３１１は、チタン含有前駆体（例えば、テトラキス（ジメチルアミド）チタン（ＴＤＭＡＴ）またはテトラキス（ジエチルアミド）チタンＴＤＥＡＴ）と組み合わせてＴｉＣｌ４を使用する化学気相堆積によって堆積されてもよい。Ｔｉ層１３１１は、ＰＶＤスパッタリング堆積によって堆積されてもよい。例えば、チタンは、不活性環境で反応的にスパッタすることも、Ｔｉターゲットから直接スパッタすることもできる。いくつかの実施形態では、多孔質ＴｉＮ電極層１３１０およびＴｉ層１３１１は、真空を破ることなく同じプロセスチャンバ内でその場で堆積させることができる。いくつかの実施形態では、堆積されたＴｉ層１３１１の厚さは、５００オングストローム〜３ミクロンの厚さであり得る。例えば、特定の実施形態では、ＴｉＮ層１３１０は約７００μｍの厚さであり、Ｔｉキャップ層１３１１は約３００μｍの厚さである。
[0109]図１３Ｄでは、犠牲金属層Ｔｉ１３１１および多孔質ＴｉＮ電極層１３１０がパターニングされて、第１の誘電体層の開口部を覆うパターニングされた積層１３１２を形成する。積層１３１２は、多孔質ＴｉＮ電極層１３１０の一部および犠牲ＴｉＮ層１３１１の一部を含む。犠牲金属層および多孔質ＴｉＮ電極層のパターニングは、既知のリソグラフィーパターニングプロセスおよび反応性イオンエッチング（ＲＩＥ）プロセスなどのエッチングプロセスを使用して実行することができる。
[0110]図１３Ｅでは、誘電体層１３１４が、Ｔｉ／ＴｉＮ積層１３１２の上部に堆積される。誘電体層１３１４は、ナノポアセルの壁を形成するために使用される。この例では、誘電体層１３１４はポリイミド層である。例えば、ポリイミド層は、スピンオンプロセスによって形成することができ、その後、ベークまたは硬化プロセスを行うことができる。ポリイミド層１３１４の厚さは、ナノポアセルの所望の深さに応じて選択される。
[0111]図１３Ｆに示すように、ポリイミド層１３１４の一部をエッチングして空洞１３１６を形成し、Ｔｉ層１３１１の上面の一部を露出させる。図１０Ａ−１０Ｄに関連して上述されたように、ポリイミド層は、反応性イオンエッチング（ＲＩＥ）または直接のフォトリソグラフィーパターニングによりパターニングされ得る。いくつかの実施形態において、空洞１３１６の直径は、２０ｎｍ〜１００ミクロンの間であり得る。このプロセスにおいて、Ｔｉ層１３１１は、ポリイミド層１３１４が多孔質電極層１３１０に直接接触するのを防ぐ。
[0112]図１３Ｇでは、Ｔｉ層１３１１が空洞１３１６から除去されて、多孔質ＴｉＮ層１３１０の上面領域の一部が露出し、ウェルの下部ベースが形成される。例えば、犠牲Ｔｉ層１３１１は、フッ化水素酸（ＨＦ）を使用するウェットエッチングプロセスによってエッチングされてもよい。好ましくは、金属層１３１１を除去するために使用されるエッチングプロセスは、ウェルの側壁およびウェルの底部を形成する多孔質電極の上面を形成するポリイミド層１３１２を損傷しないような適切な選択性を有する。さらに、エッチングプロセスは、エッチング残渣を残したり、電極の上面を疎水性にしたりせず、これにより電極の有効表面積が減少する可能性がある。Ｔｉ層１３１１の除去後、多孔質ＴｉＮ層１３１０は、ウェルの作用電極（ＷＥ）として機能する。
２．装置の評価
[0113]図１４Ａおよび１４Ｂは、図１３Ａ−１３Ｇに示されたデバイス構造の一例を示すＳＥＭ（走査型電子顕微鏡）画像である。デバイス構造には、約７００ｎｍの多孔質ＴｉＮ電極層上に堆積された約２５０ｎｍのチタンキャップ層が含まれる。図１４Ａは、堆積されたチタン層の表面の上面図である。図１４Ｂは、多孔質ＴｉＮ電極層上に堆積されたチタンキャップ層の一部の断面図である。Ｔｉ層は、多孔質ＴｉＮ層の表面のみを覆い、多孔質構造の間隙を埋めないことがわかる。
[0114]図１５は、図１３Ａ-１３Ｇに示す方法による犠牲金属層を有するデバイス構造の二重層静電容量を示す図である。この方法は、周囲およびポリイミド層から多孔質ＴｉＮ電極を保護するために、約７００ｎｍの多孔質ＴｉＮ上に堆積された約２５０ｎｍのチタン犠牲層を含む。図１５において、データポイント１５０１は、Ｔｉキャップ堆積前の多孔質ＴｉＮ電極の二重層静電容量（Ｃｄｌ）が約５５００μＦ／ｃｍ２であったことを示している。データポイント１５０２は、Ｔｉキャップ層の堆積後、二重層静電容量が約３０ｕＦ／ｃｍ２に低下したことを示し、多孔質材料がチタン層によって封止されたことを示している。次に、基板を大気中の高温でアニールして、環境の酸化／汚染条件をシミュレートした。データポイント１５０３は、アニールプロセスの後、二重層静電容量が実質的に変化しないままであることを示している。その後、Ｔｉキャップ層をフッ化水素酸ベースの化学物質で除去した。データポイント１５０４は、Ｔｉキャップを除去した後の二重層静電容量を示している。多孔質電極の二重層静電容量は、静電容量値を完全に回復するだけでなく、わずかに増加するように見えることがわかる。二重層静電容量の増加は、Ｔｉ保護層の還元効果または酸素ゲッタリング効果による可能性がある。あるいは、二重層静電容量の増加は、Ｔｉキャップ層の除去中のフッ化水素酸ベースの化学物質への長時間の曝露による可能性がある。図１５のデータポイントは、犠牲Ｔｉキャップ層が多孔質ＴｉＮ電極を保護するのに有効であることを示している。
３．代替プロセス
[0115]図１３Ａ−１３Ｇにおいて上記で説明したプロセスのいくつかの実施形態では、Ｔｉキャップ層は、多孔質ＴｉＮ電極層とともにその場で堆積され、多孔質ＴｉＮ電極層を周囲への露出から保護することができる。あるいは、Ｔｉキャップ層と多孔質ＴｉＮ電極層を別々に形成することができる。さらに、多孔質ＴｉＮ電極が既に堆積されパターニングされた後に、Ｔｉキャップを堆積することができる。例えば、研磨（ＣＭＰ）プロセスを使用して多孔質ＴｉＮ電極を形成するプロセスが図７に記載されており、図１１Ａおよび１６Ａで参照されている。図１１Ａまたは図１６Ａに示されるように平坦化された多孔質ＴｉＮ電極から開始し、ウェルを形成するためのポリイミド層の堆積の前に、Ｔｉキャップ層を堆積し、次いでパターニングすることができる。
[0116]上記の説明では、犠牲金属キャップ層の一例としてチタン層が使用されている。しかしながら、他の金属層もキャップ層として使用することができる。金属キャップ層は、濡れ性と高い二重層静電容量を保持するように、多孔質ＴｉＮ電極を保護するためのバッファ層または犠牲層として使用される。したがって、犠牲保護層は非多孔質であり、電極およびウェル材料を損傷することなく除去できることが望ましい。保護金属キャップ材料の例は、チタン、アルミニウム、タングステンなどを含み得る。金属キャップ層の除去は、フッ化水素酸、硝酸、または化学物質の組み合わせを含む湿式化学プロセスを使用して達成することができる。金属キャップ層の除去は、反応性フッ素および酸素種などを用いた反応性イオンエッチングを使用して達成することもできる。エッチングプロセスは、多孔質ＴｉＮ層およびポリイミド層に対して適切なエッチング選択性を有することが望ましい。さらに、研磨平坦化ステップを含まない図１３Ａ−１３Ｇに記載されたプロセスは、酸化物層などの誘電体犠牲層とともに使用することもできる。
Ｖ．リエントラントウェル構造の形成
[0117]上述のように、リエントラントプロファイルおよびウェルの疎水性上面を有する鋭い角を有するナノポアウェルは、二層形成において利点を提供し、二層寿命および安定性などのセル性能を改善することができる。したがって、疎水性材料を使用してリエントラントウェル構造を形成する方法が望ましい。例えば、疎水性材料は、ポリイミドまたはＳＵ−８のようなネガティブフォトリソグラフィー材料であり得る。例としてポリイミドを使用した方法を以下に説明する。いくつかの実施形態において、リエントラントウェル構造は、マンドレル構造を有する犠牲誘電体構造を使用して形成される。マンドレル構造は、犠牲構造の周囲にポリイミド層が形成される前に形成することができる。犠牲構造は、上部領域よりも下部領域が広くなっている。結果として、犠牲構造が除去された後、残りのポリイミド層は、狭い開口部と広いベースを備えた空洞を有し、リエントラントウェルを形成する。追加の利点として、誘電犠牲構造は、ポリイミド層の形成中に下にある電極を保護するのに役立つ。
Ａ．製造方法
[0118]図１６Ａ〜１６Ｆは、リエントラントウェルプロファイルを含むナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す。
[0119]図１６Ａは、基板の上部に配置された導電体層１６０２と、導電層１６０２を囲む誘電層１６０４とを有する基板を備える構造を示す。多孔質電極層１６１０は、第１の誘電体層１６０４の開口部内の導電層上に形成される。図１６Ａに示す構造は、図１１Ａに示す構造に類似しており、図１６Ａに関連して上述した方法を使用して形成することができる。
[0120]図１６Ａにおいて、導電層１６０２は、セルからチップの残りの部分に信号を送る回路の一部であり得る。場合によっては、導電層１６０２は、回路の上部金属層、例えば、図７でＭ６とラベル付けされた第６の金属層であり得る。しかしながら、導電層１６０２は、下にある回路の第６の金属層であることに限定されない。導電層１６０２は、例えば、アルミニウム層とすることができる。図１６Ａに示すように、導電層１６０２は、誘電体層１６０４（例えば、ＳｉＯ２）に囲まれている。誘電体層１６０４は、既に誘電体層に囲まれている導電層１６０２の上部に形成された誘電体層を含み得る。いくつかの実施形態では、誘電体層１６０４は約４００ｎｍの厚さを有する。
[0121]次に、誘電体層１６０４がエッチングされて穴が形成され、電極層（例えば、スポンジ状で多孔質のＴｉＮ層）が穴を埋めるために堆積される。スポンジ状で多孔質の層は、疎なＴｉＮ柱状構造または電解質と接触する可能性のある高い比表面積を提供するＴｉＮ結晶の列を作成する方法で成長する。ＴｉＮ形成プロセスの例は、図７に関連して上述されている。いくつかの実施形態では、堆積層１６０８の深さは、穴の深さの約１．５倍である。堆積された電極層の深さは、５００オングストローム〜３ミクロンの間の厚さであり得る。堆積された電極層の直径または幅は、２０ｎｍ〜１００ミクロンの間であり得る。余分な電極層は、化学機械研磨（ＣＭＰ）技術を使用して除去される。穴に堆積した残りの電極材料は、スポンジ状で多孔質の電極作用電極（ＷＥ）層１６１０を形成する。場合によっては、金属層と作用電極層１６１０との間に接着層が形成され得る。例えば、ＴｉＮ電極層の場合、金属層１６０２とＴｉＮ作用電極層１６１０との間にチタン（Ｔｉ）接着層が形成され得る。
[0122]図１６Ｂでは、誘電体層１６２２（例えば、ＳｉＯ２）が、誘電体層１６０４および作用電極１６１０の上に堆積される。誘電体１６２２の厚さは、約３ミクロンであり得る。場合によっては、誘電体層１６２２の厚さは、例えば、１００ｎｍ〜５ミクロンの間であり得る。
[0123]図１６Ｃでは、フォトレジスト層が誘電体１６２２の上部に堆積される。次に、フォトレジスト１６２４がパターニングされて、エッチングマスク１６２４が形成される。図１６Ｄにおいて、誘電体層１６２２は、エッチングマスク１６２４を使用してエッチングされ、図１６Ｄに示される犠牲またはマンドレル構造１６２５を形成する。いくつかの実施形態において、犠牲またはマンドレル構造１６２５は、円形または八角形の形状を有することができ、犠牲またはマンドレル構造１６２５の直径は、２０ｎｍ〜１００ミクロンの間であり得る。異なるエッチング条件を使用して、残りの犠牲またはマンドレル構造１６２５の角度を変更することができる。例えば、マンドレル構造は上部が小さく、底部が広い。
[0124]図１６Ｅでは、誘電体層１６１２（例えば、ポリイミド）が犠牲構造１６２２の周りに形成される。犠牲またはマンドレル構造は、ポリイミド層の形成中に作用電極層１６１０上に残り、電極層がポリイミド層に直接接触しないように保護する。ポリイミド層１６１２は、犠牲構造１６２２の厚さのすぐ下の厚さまでスピンオンプロセスにより形成され、犠牲構造１６２２の上部を露出させることができる。場合によっては、スピンオンポリイミド層１６１２は、犠牲構造１６２２よりも厚くてもよく、ポリイミド層１６１２をエッチバックして、犠牲構造１６２２の上部を露出させることができる。次いで、ポリイミド層を（部分的または完全に）焼き付けて、体積を収縮させる。
[0125]図１６Ｆでは、犠牲構造１６２２がエッチングプロセスにより除去される。例えば、酸化ケイ素で作られた犠牲構造１６２２は、フッ化水素酸（ＨＦ）ウェットエッチングプロセスを使用してエッチング除去することができる。ＳｉＯ２構造１６２２を除去するためのウェットエッチングの条件は、ポリイミドの表面を損傷せず、ＴｉＮ作用電極表面に有害な影響を与えないように選択される。ポリイミド層１６１２の空洞にウェル１６１４が形成されていることがわかる。ウェルはリエントラント側壁を有し、ウェル１６１４の上端には鋭角１６１７がある。
Ｂ．ナノポアデバイス
[0126]図１６Ｆは、基板の上部に配置された導電層１６０２と、導電層上に配置された窒化チタン（ＴｉＮ）電極層１６１０とを含むナノポアセル１６００を示す。上述のように、ナノポアセルは、ナノポアセルの動作を制御するための回路を含む基板、例えばＣＭＯＳ基板の上部に形成することができる。導電層１６０２は、下にある回路の上部金属層であり得る。簡単にするために、基板は図１６Ｆには示されていない。ポリイミド層１６１２は、ＴｉＮ電極層１６１０上に配置される。空洞またはウェル１６１４は、ＴｉＮ電極層の一部を露出させるためにポリイミド層に形成される。リエントラントプロファイルを有するウェルは、ＴｉＮ電極層の露出部分上の空洞により形成される。図１６Ｅにおいて、ウェル１６１４は、ＴｉＮ電極層によって形成されるより広い底部ベースと、鋭い角１６１７を有する狭い上部開口部とを有することがわかる。
[0127]ウェルのリエントラントプロファイルおよび疎水性上面を備えた鋭利なエッジを有するナノポアウェルは、二層形成において利点を提供し、セル性能を改善し得る。例えば、作用電極のベース表面積は、ウェルの開口部のベース表面積よりも大きい。したがって、ナノポア二重層静電容量Ｃ膜は、二重層静電容量Ｃ電気化学よりも小さい。図１６Ｆにおけるウェル構造を形成するための上記の方法は、誘電体犠牲構造が、ポリイミド層の形成中に下にあるＴｉＮ電極を保護するのに役立つという追加の利点も提供する。
ＶＩ．研磨プロセスなしで作用電極を形成する
[0128]例えば、図７、１１、１３、および１６における上記の方法では、研磨方法を使用することができる。例えば、図７では、ステップＣとステップＤとの間で、研磨方法（例えば、ＣＭＰ）を使用して余分な作用電極（ＴｉＮ）材料を除去し、隣接する誘電体層の上面と実質的に同一平面である上面を有する作用電極７１０を形成することができる。以下に説明する実施形態では、作用電極は、研磨方法を使用せずに形成される。この方法は、より多くの作用電極表面積とより良いプロセス制御を提供することができる。
Ａ．製造方法
[0129]図１７Ａ−１７Ｇは、研磨方法を使用せずにナノポアベースのシーケンスチップの電気化学セルを構築するプロセスを示す。このプロセスは、セル製造中に多孔質作用電極を保護するための犠牲層も含む。一実施形態では、多孔質作用電極の形成後、犠牲層が作用電極上に形成される。犠牲層および作用電極は、研磨プロセスの代わりにリソグラフィープロセスを使用してパターニングすることができる。次に、犠牲層上に疎水性誘電体層が形成される。疎水性誘電体層をエッチングしてウェルの空洞を形成した後、犠牲層を除去して作用電極を露出させる。このプロセスの間、疎水性誘電材料は、ウェルの底部で作用電極との直接接触を形成しない。犠牲層は、有機残留物が多孔質作用電極に埋め込まれるのを防ぐことができる。図１７Ａ−１７Ｇに示す例では、酸化シリコン層が犠牲金属層として使用される。しかしながら、窒化ケイ素を含む他の適切な誘電材料、または誘電材料の組み合わせも使用することができることが理解される。さらに、図１３Ａ−１３Ｇに関連して上記で説明したものなどの金属、または金属合金層も使用することができる。
[0130]図１７Ａは、基板の上部に配置された導電層１７０２と、基板の例えば半導体層などの回路に接続することができる導電層１７０２を囲む誘電体層１７０３とを有する基板１７０１を備えたデバイス構造を示す。例えば、導電層１７０２は、セルからチップの残りに信号を送る回路の一部であり得る。場合によっては、導電層１７０２は、回路の上部金属層、例えば、図７でＭ６とラベル付けされた第６の金属層であり得る。しかしながら、導電層１７０２は、下にある回路の第６の金属層であることに限定されない。導電層１７０２は、例えば、アルミニウム層とすることができる。図１７Ａに示すように、導電層１７０２は、誘電体層１７０３（例えば、ＳｉＯ２）に囲まれている。いくつかの実施形態では、誘電体層１７０３は約４００ｎｍの厚さを有する。図１７Ａに示すように、誘電体層１７０３をエッチングして、導電層１７０２の上面を露出させる開口部を作成する。
[0131]図１７Ｂでは、多孔質電極層１７１０が、第１の誘電体層１７０３の開口部の導電層１７０２上および第１の誘電体層１７０３上に形成される。いくつかの実施形態では、多孔質電極１７１０は、図７のステップＣに関連して説明したプロセスと類似のプロセスを使用して形成される多孔質ＴｉＮ層であり得る。スポンジ状の多孔質層は、疎な柱状構造または電解質と接触する可能性のある高い比表面積を提供する結晶の列を形成する方法で成長させることができる。穴に堆積したＴｉＮは、スポンジ状で多孔質の作用電極（ＷＥ）を形成することができる。場合によっては、シード層とも呼ばれるチタン（Ｔｉ）接着層を、金属導電層１７０２と作用電極層１７１０との間に形成することができる。
[0132]図１７Ｃでは、キャップ層とも呼ばれる犠牲層１７１１が、多孔質電極層１７１０の上部に堆積される。キャップ層１７１１は、ＴｉＮ電極を保護するためのバッファ層または犠牲層として使用され、濡れ性および増加された二重層静電容量を保持する。この層は、電極およびウェル材料を損傷することなく、簡単に化学的に除去することができる。一例として、キャップ層は酸化物層であり得る。保護キャップ酸化物の例は、酸化ケイ素（ＳｉＯ２）、酸化チタン、酸化ハフニウム、酸化ジルコニウムなどである。この材料は疎水性または親水性であり得る。誘電体層１７１１は、約３００Åの厚さを有する低温酸化ケイ素であり得る。低温酸化ケイ素は、例えば、３５０°〜５００°の温度で化学気相堆積（ＣＶＤ）プロセスを使用して形成され得る。デバイスの要件に応じて、ＳｉＯ２層１７１１の厚さは、例えば、１００Å〜１０００Åの間とすることができる。本発明の実施形態で使用するのに適した誘電材料（例えば、誘電体層１７１１）は、限定されるわけではないが、酸化物、窒化物（例えば、一窒化ケイ素またはＳｉＮ）、酸化ケイ素、酸窒化ケイ素、金属酸化物、金属窒化物、金属ケイ酸塩、遷移金属酸化物、遷移金属窒化物、遷移金属ケイ酸塩、金属の酸窒化物、金属アルミン酸塩、酸化ジルコニウム、ケイ酸ジルコニウム、アルミン酸ジルコニウム、酸化ハフニウム、酸化チタン、またはそれらの組み合わせを含む。当業者は、本発明での使用に適した他の誘電材料を理解するであろう。
[0133]図１７Ｄにおいて、フォトレジスト層１７１２が犠牲層１７１１および多孔質ＴｉＮ電極層１７１０上に形成され、その後、既知のリソグラフィーパターニングプロセスを使用してパターニングされる。パターニングされたフォトレジスト層１７１２は、図１７Ｅにおけるエッチングマスクとして使用される。
[0134]図１７Ｅにおいて、図１７Ｄのパターニングされたフォトレジスト層１７１２をマスクとして使用して、犠牲層７１１および多孔質ＴｉＮ電極層１７１０をエッチングして、第１の誘電体層の開口部を覆うパターニングされた積層１７１３を形成する。積層１７１３は、多孔質ＴｉＮ電極層１７１０の一部および犠牲層１７１１の一部を含む。積層１７１３は、誘電体層１７０３の開口部から延びて誘電体層１７０３の一部を覆い、ＴｉＮ電極層１７１０にオーバーハング領域１７１７を形成する。エッチングは、反応性イオンエッチング（ＲＩＥ）プロセスなどの既知のプロセスを使用して実行することができる。エッチング後、フォトレジストマスクは除去される。
[0135]図１７Ｆでは、誘電体層１７１４がＴｉ／ＴｉＮ積層１７１２の上に堆積される。誘電体層１７１４は、ナノポアセルの壁を形成するために使用される。この例では、誘電体層１７１４はポリイミド層である。例えば、ポリイミド層は、スピンオンプロセスによって形成することができ、その後、ベークまたは硬化プロセスを行うことができる。ポリイミド層１７１４の厚さは、ナノポアセルの所望の深さに応じて選択される。
[0136]図１７Ｇにおいて、ポリイミド層１７１４の一部をエッチングして空洞１７１６を形成し、Ｔｉ層１７１１の上面の一部を露出させる。図１０Ａ−１０Ｄに関連して上述したように、ポリイミド層は、反応性イオンエッチング（ＲＩＥ）または直接のフォトリソグラフィーパターニングによりパターニングされ得る。いくつかの実施形態では、空洞１７１６の直径は、２０ｎｍ〜１００ミクロンの間であり得る。このプロセスにおいて、キャップ層または犠牲層１７１１は、ポリイミド層１７１４が多孔質電極層１７１０に直接接触するのを防ぐことができる。
[0137]図１７Ｈでは、キャップ層１７１１が空洞１７１６から除去されて、多孔質ＴｉＮ層１７１０の上面領域の一部が露出し、ウェルの下部ベースが形成される。例えば、犠牲層１７１１は、フッ化水素酸（ＨＦ）を使用するウェットエッチングプロセスによってエッチングされてもよい。好ましくは、犠牲層１７１１を除去するために使用されるエッチングプロセスは、ウェルの側壁およびウェルの底部を形成する多孔質電極の上面を形成するポリイミド層１７１２を損傷しないように適切な選択性を有する。さらに、エッチングプロセスは、エッチング残渣を残したり、電極の上面を疎水性にしたりしてはならず、これにより電極の有効表面積が減少する可能性がある。Ｔｉ層１７１１の除去後、多孔質ＴｉＮ層１７１０は、ウェルの作用電極（ＷＥ）として機能する。
Ｂ．ナノポアデバイス
[0138]図１７Ｈは、基板１７０１と、基板１７０１の上部に配置された導電層１７０２と、導電層１７０２を覆う第１の誘電体層１７０３とを含むナノポアセル１７００を示している。図１７Ａに示すように、第１の誘電体層は、導電層の一部を露出させる開口部を有する。電極層１７１０は、第１の誘電体層１７０３の開口部内に配置される。電極層は、第１の誘電体層１７０３の一部と重なるように第１の誘電体層１７０３を覆って延びるオーバーハング部分１７１７を有する。第２の誘電体層１７１４は、第１の誘電体層１７０３上に配置される。第２の誘電体層１７１４の空洞１７１６は、電極層１７１０の一部を露出させる。空洞は、電極のオーバーハング部分１７１７の上の第２の誘電体層１７１４のアンダーカット部分１７１８を含む。ナノポアセル１７００は、電極層１７１０の上面によって形成される底部ベース１７２１と、第２の誘電体層１７１４によって形成されるウェル側壁１７２３とを有する空洞１７１６によって形成されるウェルを含む。
[0139]図１７Ｈの例では、電極層１７１０は多孔質ＴｉＮ（窒化チタン）を含み、第１の誘電体層１７０３は酸化物層を含み、第２の誘電体層１７１４はポリイミドを含む。図７、１３Ａ−１３Ｅ、１６Ａ−１６Ｆ、および１７Ａ-１７Ｈに関連して上述したように、他の適切な材料も使用することができる。例えば、第２の誘電体層１７１４は有機材料を含み得る。
[0140]図１７Ｈのナノポアセルのいくつかの実施形態では、オーバーハング部分は０．３μｍ〜５μｍの範囲の長さを有することができ、アンダーカット部分は０．２μｍ〜５μｍの範囲の長さを有することができ、ウェルは１μｍ〜１０μｍの範囲の幅、および１μｍ〜４μｍの範囲の深さを有し得る。
[0141]ナノポアデバイス１７００は多くの利点を提供することができる。例えば、電極１７１０のオーバーハング部分１７１７および第２の誘電体層１７１４の下のアンダーカット部分１７１８の結果として、電極１７１０の露出表面積を増加させることができ、それにより二重層静電容量Ｃ電気化学が増加する。さらに、電極の垂直部分の表面も電極の表面積全体に寄与し得る。結果として、作用電極のベース表面の寸法は、ウェル開口部のベース表面の面積より大きくなり得る。したがって、ナノポア二重層静電容量Ｃ電気化学を二重層静電容量Ｃ膜よりも大きくすることができ、上記のようにセル性能を向上させることができる。さらに、電極１７１０のオーバーハング部分１７１７は、第１の誘電体層１７０３のエッジと重なり、これにより、プロセスマージンを提供し、プロセス制御を改善することができる。
ＶＩＩ．二重層静電容量の増加のための表面処理
[0142]いくつかの実施形態は、多孔質電極の多孔度を増加させることができ、それにより、二重層静電容量を増加させるための有効面積を増加させる。上記のいくつかの例では、保護薄膜が多孔質電極上に堆積され、ウェル境界を形成するポリイミドなどの有機膜から多孔質電極を保護する。保護膜または犠牲膜は、高濃度のフッ化水素酸（ＨＦ）を含む化学物質（混合物）で除去することができる。電極をエッチングし、プロセスで多孔度を高めることにより、保護膜除去の化学的性質を拡張して、電極の二重層静電容量を増加させることができる。しかしながら、高濃度のＨＦは、下にあるデバイスのパッシベーション誘電体に対して非選択的である可能性があり、したがって、長時間にわたって適用すると短絡のリスクが生じる。改良された表面処理方法を以下に説明する。
Ａ．表面処理の方法
[0143]図１８Ａおよび１８Ｂは、表面処理に適した代表的なナノポアデバイス構造の断面図である。図１８Ａは、図１７Ｈまたは図１３Ｇに示されたデバイスと同様のナノポアデバイス１８００を示し、研磨は作用電極を形成するために使用されてもされなくてもよい。図１８Ｂは、図７または１１Ｆに示されたデバイスと同様のナノポアデバイス１８５０を示し、研磨方法は作用電極を形成するために使用されてもされなくてもよい。図１８Ａでは、構成要素は、図１７Ｈの対応する構成要素と同じ参照番号で識別される。図１８Ｂでは、構成要素は、図１１Ｆの対応する構成要素と同じ参照番号で識別される。図１８Ａおよび１８Ｂの両方において、矢印１８３０は、新しい表面処理における化学物質の適用に対応する。
[0144]いくつかのナノポアデバイスでは、デバイス形成中に電極層の上に犠牲層または酸化物層などの保護層を形成することができる。犠牲層は、例えば、緩衝酸化物エッチング（ＢＯＥ）を使用するウェットエッチングプロセスによって除去することができる。この化学物質では、より長いエッチング時間を選択して、窒化チタン（ＴｉＮ）電極の二重層静電容量（Ｃｄｂｌ）を増加させることができる。長時間のエッチングにより、図１８Ａの１７１８および図１８Ｂの１１１６などのアンダーカット領域が生じる可能性がある。しかしながら、ナノポアデバイスの特定のクラッド構造では、過剰なＢＯＥエッチングにより、下にあるパッシベーション酸化物および／または電極シード層へのエッチングなどの損傷が発生する可能性がある。
[0145]ＤＩ水で希釈された酸化硝酸（ＨＮＯ３）とＨＦの混合物を含む化学物質は、二重層静電容量を増加させることができる。いくつかの実施形態では、酸化硝酸（ＨＮＯ３）とＨＦの等しい部分を使用することができる。この処理は、電極の多孔度を増加させることにより、二重層静電容量を増加させることができる。ＨＮＯ３は金属電極を酸化することができ、ＨＦは金属酸化物を溶解することができる。この強化された反応により、ＨＦのより希釈された濃度が可能になり、酸化物エッチングレートを抑制することができる。例として、ＤＩ水で１：１：４００の濃度（０.１％ＨＦ）に希釈した硝酸（ＨＮＯ３）とＨＦの混合物は、ＴｉＮ多孔度を増加させることにより、ＴｉＮ作用電極の二重層静電容量Ｃｄｌを増加させるが、酸化物に対する高いエッチング選択性を備えていることがわかった。他の例では、０.０５％〜１０％のＨＦ濃度を使用することができる。
[0146]図１９は、ナノポアデバイスの多孔質電極の多孔度を増加させるための表面処理の方法を示すフローチャートである。ステップ１９１０では、多孔質電極を備えたナノポアセルが提供される。ステップ１９１０は、図２０でさらに展開される。ステップ１９２０において、硝酸とＨＦの混合物で電極を露出させて多孔度を高める。上記のように、硝酸（ＨＮＯ３）とＨＦは、表面処理で使用される様々な割合でＤＩ水に希釈することができる。
[0147]図２０は、多孔質電極を備えたナノポアデバイスを形成する方法を示すフローチャートである。図２０の方法２０００は、上記の図１９のステップ１９１０でナノポアデバイスを形成するために使用することができる。方法２０００は、図７、１１Ａ−１１Ｆ、１３Ａ−１３Ｇ、１６Ａ−１６Ｆ、および１７Ａ−１７Ｈに関連して上述したナノポアデバイスを形成する方法、および様々なナノポアデバイスを形成する方法を示す添付のテキストを含む。方法２０００は、次のように簡単に要約することができる。
[0148]方法２０００は、ステップ２０１１において、基板を覆う導電層を形成することを含む。ステップ２０１２で、導電層の上に第１の誘電体が形成される。誘電体層の開口部は、導電層の一部を露出させる。より詳細は、図７のステップＡおよびＢ、図１３Ａ、および図１７Ａに関連する説明において提供される。
[0149]ステップ２０１３で、多孔質電極層が第１の誘電体層および開口部の上に形成される。より詳細は、図７のステップＣに関連する説明において提供される。実施形態はいくつかの変形を含み得る。例えば、図１１Ａ−１１Ｂは、多孔質電極上に誘電体犠牲層を形成することを示している。図１３Ｂ−１３Ｄは、多孔質電極上に金属犠牲層を形成することを示し、図１６Ｂ−１６Ｄは、リエントラントウェルを形成するために多孔質電極上に台形の犠牲層を形成することを示す。図１７Ｂ−１７Ｅは、非研磨方法を使用して電極層上に犠牲層を形成するプロセスを示す。
[0150]ステップ２０１４では、多孔質電極層上に第２の誘電体層が形成される。より詳細は、図７のステップＤ、図１１Ｃ、図１３Ｅ、図１６Ｅ，および図１７Ｆに関連する説明において提供される。
[0151]ステップ２０１５では、第２の誘電体層内に空洞が形成されてウェルが形成され、多孔質電極層がウェルの底部を形成する。より詳細は、図７のステップＥ、図１１Ｄ−１１Ｆ、図１３Ｆ−１３Ｇ、図１６Ｆ、および図１７Ｇ−１７Ｈに関連する説明において提供される。
Ｂ．デバイスの評価
[0152]図２１は、ナノポアデバイスの二重層静電容量を増加させるための表面処理の結果を示すＳＥＭ（走査型電子顕微鏡）画像を提供する。保護酸化膜を除去するために３つのナノポアデバイス、Ａ、Ｂ、およびＣ（図１８Ａに示すデバイス１８００、図１８Ｂに示すデバイス１８５０、または図１７Ｈに示すデバイス１７００など）を同量のＢＯＥ（緩衝酸化物エッチング）で１０分間処理した。その後、３つのデバイスを、異なる時間、追加のＨＮＯ３／ＨＦ化学物質を用いて処理した。デバイスＡは追加のＨＮＯ３／ＨＦ処理を受けず、デバイスＢは追加の５分間のＨＮＯ３／ＨＦ処理を受け、デバイスＣは追加の１５分間のＨＮＯ３／ＨＦ処理を受けた。
[0153]図２１のＳＥＭ画像の一番上の列は、デバイスＡ、Ｂ、Ｃの電極のトップダウンＳＥＭ画像を含む。トップダウンＳＥＭ画像の拡大図から、ＨＮＯ３／ＨＦ表面処理の時間の増加とともに電極の多孔度が増加することがわかる。電極の多孔度の増加は、図２２に関連して以下でより詳細に説明される二重層静電容量測定からも確認される。図２１のＳＥＭ画像の中央列は、電極の断面ＳＥＭ画像を含む。ＳＥＭ画像の中央列の円は、断面画像から残留保護酸化物の変化が観察されないことを示しており、この処理が酸化物に対して持つ高いエッチング選択性を強調している。高いエッチング選択性により、より長い処理が可能になり、これにより多孔度が増加する。図２１のＳＥＭ画像の最下列は、図２１は、多孔質作用電極のより詳細を示す電極の拡大断面ＳＥＭ画像を含む。
[0154]場合によっては、ＨＮＯ３／ＨＦ混合物での長期の処理は、ＴｉＮ作用電極のシード材料として使用されるチタン（Ｔｉ）層を攻撃する可能性がある。しかしながら、この問題は、タングステン（Ｗ）やクロム（Ｃｒ）など、ＨＦに対する耐性が高いシード材料を選択することで軽減することができる。
[0155]図２２は、表面処理時間の追加による二重層静電容量の増加を示す図である。図１８Ａに示されるデバイス１８００などの２つのナノポアデバイスがこの実験で使用された。両方のデバイスは、保護酸化物（キャップ層）を除去するために、２０：２：１のＢＯＥで１０分の初期ウェットエッチングプロセスを行った。図２２において、円は、約１２０ｐＦ／セルの初期二重層静電容量を有していた第１のデバイスの二重層静電容量Ｃｄｂｌを示している。２０：２：１のＢＯＥでさらに１０分間処理した後、最初のデバイスの二重層静電容量は約２００ｐＦ／セルに増加した。２０：２：１のＢＯＥで２０分間の追加処理後、二重層静電容量は約３２０ｐＦ／セルに増加した。
[0156]図２２において、十字は、２０：２：１のＢＯＥで１０分のウェットエッチングプロセスを使用して保護酸化物（キャップ層）を除去した後、約２１０ｐＦ／セルの初期二重層静電容量を有する第２のデバイスの二重層静電容量Ｃｄｂｌを示している。４００：１：１のＨＮＯ３／ＨＦでさらに１０分間処理した後、二重層静電容量は約４３０ｐＦ／セルに増加した。さらに、４００：１：１のＨＮＯ３／ＨＦで２０分間の追加処理後、二重層静電容量は約６００ｐＦ／セルに増加した。２つのデバイスの初期二重層静電容量の変動は、デバイスの変動によるものである。
[0157]上述のように、２０：２：１のＢＯＥでの継続的な処理は、デバイス内の下にある誘電体層（フィールド酸化物）をオーバーエッチングするリスクをもたらす。しかしながら、４００：１：１のＨＮＯ３／ＨＦでの処理は、下にある構造で過剰な酸化物損失を引き起こすことなく、多孔質電極の二重層静電容量を効果的に増加させることが示されている。
[0158]前述の説明では、説明の目的で、本技術の様々な実施形態の理解を提供するために、多くの詳細が述べられてきた。しかしながら、これらの詳細の一部を用いず、または追加の詳細を用いて特定の実施形態を実施できることは、当業者には明らかであろう。
[0159]値の範囲が提供される場合、文脈がそうでないことを明確に示さない限り、その範囲の上限と下限の間で、下限の単位の１０分の１までの各介入値も具体的に開示されることが理解される。規定の範囲内の規定値または介入値と、その規定範囲内の他の規定値または介入値との間のそれぞれの小さい範囲が含まれる。これらのより小さい範囲の上限および下限は、独立して範囲に含まれるか、除外されてもよく、どちらか、どちらでもない、または両方の限度がより小さい範囲に含まれる各範囲も本発明に含まれ、記載された範囲内で特に除外された制限の対象となる。記載された範囲に制限の一方または両方が含まれる場合、制限に含まれるこれらのいずれかまたは両方を除外する範囲も含まれる。
[0160]本明細書および添付の特許請求の範囲で使用されるように、単数形「１つの（ａ）」、「１つの（ａｎ）」、および「その（ｔｈｅ）」は、文脈がそうでないことを明確に示さない限り、複数の参照を含む。したがって、例えば、「方法」への言及は、複数のそのような方法を含む。
[0161]本発明のいくつかの実施形態が上述されている。しかしながら、本発明の精神から逸脱することなく、様々な修正、代替構成、および同等物を使用できることは、当業者によって認識されるであろう。例えば、上記の説明ではウェル形成のための疎水性材料の例としてポリイミド層を使用しているが、アモルファスフルオロポリマーであるＣＹＴＯＰなどの疎水性表面特性を有する他の有機材料も他の実施形態で使用することができる。さらに、酸化ケイ素に加えて、適切なエッチング選択性およびプロセス適合性を有する他の誘電材料を使用して、例えば窒化ケイ素、酸化ジルコニウム、および酸化ハフニウムなどの犠牲層を形成することもできる。また、本発明を不必要に曖昧にすることを避けるために、多くの周知のプロセスおよび要素は説明されていない。加えて、特定の実施形態の詳細は、その実施形態の変形形態に常に存在するとは限らず、他の実施形態に追加されてもよい。
[0162]本明細書で言及されるすべての特許、特許出願、刊行物、および説明は、あらゆる目的のためにその全体が参照により組み込まれる。従来技術であると認められるものはない。

Claims (15)

  1. 基板と、
    前記基板の上部を覆って配置された導電層と、
    前記導電層を覆う第１の誘電体層であって、前記導電層の一部を露出させる開口部を有する前記第１の誘電体層と、
    前記第１の誘電体層の前記開口部内に配置された電極層であって、前記第１の誘電体層の上に延びるオーバーハング部分を有する前記電極層と、
    前記第１の誘電体層上に配置された第２の誘電体層と、
    前記第２の誘電体層内の空洞であって、前記電極層の少なくとも一部を露出させ、前記電極の前記オーバーハング部分の上の前記第２の誘電体層のアンダーカット部分を含む前記空洞と、
    前記空洞によって形成されたウェルであって、前記電極層の上面によって形成された底部ベースと、前記第２の誘電体層によって形成されたウェル側壁とを有する前記ウェルと、
    を含む、ナノポアセル。
  2. 前記電極層が、多孔質ＴｉＮ（窒化チタン）を含む、請求項１に記載のナノポアセル。
  3. 前記第２の誘電体層が、ポリイミドまたは有機材料を含む、請求項１または２に記載のナノポアセル。
  4. 前記第１の誘電体層が、酸化物層を含む、請求項１〜３のいずれか１項に記載のナノポアセル。
  5. 基板と、
    前記基板の上部に配置された導電層と、
    前記導電層上に配置された電極層と、
    前記電極層上に配置された誘電体層と、
    前記誘電体層内の空洞であって、前記電極層の一部を露出させる前記空洞と、
    前記空洞内に形成されたウェルであって、前記誘電体層によって形成されたウェル側壁と、前記電極層の露出部分上のウェル底部とを有する前記ウェルと、
    を含み、
    前記誘電体層の上面と前記ウェル側壁との間の角が、２０μｍ未満の曲率半径ｒによって特徴付けられ、前記誘電体層の前記上面と前記ウェル側壁との間の角度が、角度θによって特徴付けられる、
    ナノポアセル。
  6. 前記ウェル側壁がリエントラントプロファイルを有する、請求項５に記載のナノポアセル。
  7. 前記リエントラントプロファイルが凹状である、請求項６に記載のナノポアセル。
  8. 前記ウェル底部が親水性であり、前記ウェル側壁が疎水性である、請求項５〜７のいずれか１項に記載のナノポアセル。
  9. 前記ウェル底部が親水性であり、前記ウェル側壁の下部が親水性であり、前記ウェル側壁の上部が疎水性である、請求項５〜７のいずれか１項に記載のナノポアセル。
  10. 前記ウェル底部が親水性であり、前記ウェル側壁が親水性であり、前記誘電体層の前記上面が疎水性である、請求項５〜７のいずれか１項に記載のナノポアセル。
  11. 前記電極層が、前記ウェル側壁の下部を覆うように延びる、請求項５〜１０のいずれか１項に記載のナノポアセル。
  12. 基板の上部に配置された導電層と、
    前記導電層を覆う第１の誘電体層と、
    前記第１の誘電体層の開口部内の前記導電層上に配置された多孔質電極層と、
    を含むデバイス構造を提供するステップと、
    前記多孔質電極層上にチタン層である犠牲層を形成するステップと、
    前記犠牲層上に第２の誘電体層を形成するステップと、
    前記第２の誘電体層の一部を除去して空洞を形成し、前記犠牲層の一部を露出させるステップと、
    前記犠牲層の露出部分を除去して前記多孔質ＴｉＮ電極層の一部を露出させてウェルを形成するステップと、
    を含み、
    前記ウェルが、前記多孔質ＴｉＮ電極層の上面によって形成される底部ベースと、前記第２の誘電体層によって形成されるウェル側壁とを含み、それにより、前記多孔質ＴｉＮ電極層が、前記ウェルの形成中に前記第２の誘電体層と接触することを防ぐ、
    ナノポアセルを形成する方法。
  13. 基板の上部に配置された導電層を有する基板を提供するステップと、
    前記導電層上に電極層を形成するステップと、
    前記電極層上に第１の誘電体層を形成するステップと、
    第１の誘電体層をパターニングして、その上面よりも広いベースを有する犠牲構造体を形成するステップと、
    前記犠牲構造を囲む前記電極層の上に第２の誘電体層を形成するステップと、
    前記犠牲構造を除去して、前記電極層の底部ベースおよび前記第２の誘電体層のウェル側壁を含むウェルを形成するステップであって、前記ウェル側壁はリエントラントプロファイルを有する前記ステップと、
    を含む、ナノポアセルを形成する方法。
  14. 基板と、
    前記基板の上部に配置された導電層と、
    前記導電層上に配置された電極層と、
    前記電極層上に配置された誘電体層と、
    前記誘電体層内の空洞であって、前記電極層の一部を露出させる前記空洞と、
    前記電極層の露出部分上の前記空洞によって形成されたウェルであって、底部ベースとして前記電極層の前記露出部分と、上部開口部から前記底部ベースまで延びてリエントラントプロファイルを形成する側壁とを有し、前記底部ベースが、前記上部開口部よりも広い前記ウェルと、
    を含む、ナノポアセル。
  15. 基板を覆う導電層を形成するステップと、
    前記導電層の上に第１の誘電体を形成するステップであって、前記第１の誘電体層の開口部は前記導電層の一部を露出させる前記ステップと、
    前記第１の誘電体層と、前記第１の誘電体層の前記開口部に露出した前記導電層の一部との上に多孔質電極を形成するステップと、
    前記多孔質電極の上に第２の誘電体層を形成するステップと、
    前記第２の誘電体層内に空洞を形成してウェルを形成するステップであって、前記多孔質電極は前記ウェルの前記底部を形成する前記ステップと、
    硝酸およびＨＦを含む混合物で前記電極を露出させて、前記電極の多孔度を高めるステップと、
    を含む、ナノポアセルを形成する方法。
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