JP6944464B2 - 光検出装置 - Google Patents

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本発明は、光検出装置に関する。
二次元配列されている複数の画素と、対応する画素からの出力信号を処理する複数の信号処理部と、を有する光検出装置が知られている（たとえば、特許文献１及び２参照）。各画素は、フォトダイオードを含んでいる。
特開２００５−２６５６０７号公報 特開２００６−３３２７９６号公報
特許文献１及び２に記載された光検出装置では、各画素での光感度が低いので、微弱光（たとえば、シングルフォトン）のイメージングが困難である。画素の受光面積が大きい場合、画素の受光面積が小さい場合に比して、画素での光感度が確保される。しかしながら、画素の受光面積が大きい場合、以下の問題が生じるおそれがある。画素間のピッチを狭くし難いので、イメージングにおいて十分な解像度が確保できない。各画素において背景光が受光され易いので、背景光の受光量が大きい。検出対象である微弱光の受光量に対する背景光の受光量の割合が大きい場合、背景光の成分をカットし難い。フォトダイオードでのＰＮ接合容量が大きいので、微弱光を受光してから信号を出力するまでの応答速度が遅い。
特許文献１及び２に記載の光検出装置では、フォトダイオードからの信号をオペアンプ回路が増幅している。しかしながら、微弱光を検出するためにオペアンプ回路のゲインが高められた場合、オペアンプ回路は、応答速度の低下又は供給電力の増加を余儀なくされる。オペアンプ回路の応答速度が低下した場合、入力信号の立ち上がりの急峻さが、オペアンプ回路に接続される後段回路に正確に伝達されないおそれがある。オペアンプ回路の供給電力が増加した場合、装置全体での消費電力が膨大となる。
本発明の一態様は、高精度かつ省電力で微弱光を検出する光検出装置を提供することを目的とする。
本発明の一態様は、光検出装置であって、半導体光検出素子と、半導体光検出素子が搭載される搭載基板と、を備えている。半導体光検出素子は、互いに対向する第一主面及び第二主面を有している半導体基板を有すると共に、半導体基板に二次元配列されている複数の画素を有している。搭載基板は、対応する画素からの出力信号を処理する複数の信号処理部を有している。半導体光検出素子は、画素毎に、ガイガーモードで動作する複数のアバランシェフォトダイオードと、複数のクエンチング抵抗と、半導体基板を厚み方向に貫通している貫通電極と、を有している。複数のアバランシェフォトダイオードは、半導体基板の第一主面側に設けられた受光領域をそれぞれ有している。複数のクエンチング抵抗は、半導体基板の第一主面側に配置されていると共に、対応するアバランシェフォトダイオードに電気的に直列接続されている。貫通電極は、複数のクエンチング抵抗に電気的に接続されている。複数のアバランシェフォトダイオードの受光領域は、画素毎で、二次元配列されている。各信号処理部は、対応する貫通電極を通して複数のアバランシェフォトダイオードが電気的に接続されているカレントミラー回路を有している。カレントミラー回路は、複数のアバランシェフォトダイオードからの出力信号に対応する信号を出力する。搭載基板が有している複数の信号処理部の数は、各画素での受光領域の数よりも多い。
本一態様に係る光検出装置では、半導体光検出素子が、二次元配列されている画素毎に、ガイガーモードで動作する複数のアバランシェフォトダイオードを有している。複数の信号処理部の数は、各画素の受光領域の数よりも多い。本一態様に係る光検出装置では、各アバランシェフォトダイオードの内部増倍機能により、一般的なフォトダイオードが用いられた光検出装置に比して、各画素での光感度が向上する。したがって、本一態様に係る光検出装置は、イメージングでの解像度を向上するために各画素の受光面積が縮小されている場合でも、一般的なフォトダイオードが用いられた光検出装置では検出され難い微弱光を検出する。
背景光は、微弱光に対するノイズである。画素の受光面積が小さい場合、画素の受光面積が大きい場合に比して、微弱光の受光量に対する背景光の受光量の割合が小さいので、一画素あたりの背景光の成分が少ない。また、画素の受光面積が小さい場合、各画素におけるアバランシェフォトダイオードのＰＮ接合容量の和も小さい。したがって、急峻な立ち上がりを有する出力信号が各アバランシェフォトダイオードから得られる。
本一態様に係る光検出装置では、各信号処理部がカレントミラー回路を有している。カレントミラー回路は、オペアンプ回路に比して、省電力であり、かつ、応答速度が速く、入力信号の情報を正確に伝達する。入力信号の情報は、たとえば、信号波形を含む。したがって、カレントミラー回路は、各アバランシェフォトダイオードからの出力信号の立ち上がりの急峻さを正確に伝達する。これらの結果、本一態様に係る光検出装置は、高精度かつ省電力で微弱光を検出する。
本一態様に係る光検出装置では、各信号処理部が、ゲート接地回路を有していてもよく、カレントミラー回路には、ゲート接地回路からの出力信号が入力されていてもよい。この場合、ゲート接地回路は、対応する貫通電極とカレントミラー回路との間に挿入されていると共に、対応する貫通電極を通して複数のアバランシェフォトダイオードからの出力信号が入力される。ゲート接地回路の入力インピーダンスは、ゲート接地回路以外の読み出し回路の入力インピーダンスに比べて低い。したがって、ゲート接地回路は、各アバランシェフォトダイオードからの出力信号の立ち上がりの急峻さを正確に伝達する。この結果、本形態では、各信号処理部が、各アバランシェフォトダイオードからの出力信号の立ち上がりの急峻さをより一層正確に伝達する。
本一態様に係る光検出装置では、各信号処理部が、カレントミラー回路からの出力信号が入力されるコンパレータを有していてもよい。この場合、所望のパルス波高を有する信号をコンパレータに入力された信号から得られる。
本発明の一態様は、高精度かつ省電力で微弱光を検出する光検出装置を提供する。
図１は、一実施形態に係る光検出装置を示す概略斜視図である。 図２は、光検出装置の分解斜視図である。 図３は、半導体光検出素子の概略平面図である。 図４は、半導体光検出素子の概略拡大図である。 図５は、半導体光検出素子の概略拡大図である。 図６は、半導体光検出素子の断面構成を示す図である。 図７は、光検出装置の回路図である。 図８は、本実施形態の変形例に係る光検出装置の回路図である。 図９は、搭載基板の構成を示す図である。
以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
まず、図１及び図２を参照して、本実施形態に係る光検出装置の構成を説明する。図１は、本実施形態に係る光検出装置を示す概略斜視図である。図２は、図１に示された光検出装置の分解斜視図である。
光検出装置１は、図１及び図２に示されるように、半導体光検出素子１０、搭載基板２０、及びガラス基板３０を備えている。搭載基板２０は、半導体光検出素子１０と対向している。ガラス基板３０は、半導体光検出素子１０と対向している。半導体光検出素子１０は、搭載基板２０とガラス基板３０との間に配置されている。本実施形態では、半導体光検出素子１０、搭載基板２０、及びガラス基板３０の各主面と平行な面がＸＹ軸平面であると共に、各主面に直交する方向がＺ軸方向である。
半導体光検出素子１０は、平面視で矩形形状を呈している半導体基板５０を有している。半導体基板５０は、Ｓｉからなり、Ｎ型の半導体基板である。半導体基板５０は、互いに対向する主面１Ｎａと主面１Ｎｂとを有している。Ｎ型は、第一導電型の一例である。第二導電型の一例は、Ｐ型である。
図２に示されるように、半導体光検出素子１０は、複数の画素Ｕと、複数の貫通電極ＴＥとを有している。複数の画素Ｕは、半導体基板５０に行列状に二次元配列されている。複数の貫通電極ＴＥも、半導体基板５０に行列状に二次元配列されている。光検出装置１は、複数の画素Ｕで検出された光に対応する信号を出力する。本実施形態では、画素Ｕの数は、「１０２４（３２×３２）」である。画素Ｕ間のピッチＷＵは、行方向及び列方向において、１０〜５００μｍである。行方向がＸ軸方向であり、列方向がＹ軸方向である。
ガラス基板３０は、互いに対向する主面３０ａと主面３０ｂとを有している。ガラス基板３０は、平面視で矩形形状を呈している。主面３０ｂは、半導体基板５０の主面１Ｎａと対向している。主面３０ａ及び主面３０ｂは、平坦である。ガラス基板３０と半導体光検出素子１０とは、光学接着剤ＯＡにより光学的に接続されている。ガラス基板３０は、半導体光検出素子１０上に直接形成されていてもよい。
搭載基板２０は、互いに対向する主面２０ａと主面２０ｂとを有している。搭載基板２０は、平面視で矩形形状を呈している。半導体光検出素子１０は、搭載基板２０に搭載されている。主面２０ａと主面１Ｎｂとが対向している。
搭載基板２０は、ＡＳＩＣ（Application Specific Integrated Circuit）を構成している。搭載基板２０は、図２に示されるように、複数の信号処理部ＳＰを有している。複数の信号処理部ＳＰは、搭載基板２０の主面２０ａ側に二次元配列されている。各信号処理部ＳＰは、貫通電極ＴＥに対応して配置されている電極を有している。各電極は、バンプ電極ＢＥを通して、対応する貫通電極ＴＥに電気的に接続されている。
半導体基板５０の側面１Ｎｃとガラス基板３０の側面３０ｃと搭載基板２０の側面２０ｃとは、面一とされている。すなわち、平面視で、半導体基板５０の外縁と、ガラス基板３０の外縁と、搭載基板２０の外縁とは、一致している。半導体基板５０の外縁と、ガラス基板３０の外縁と、搭載基板２０の外縁とは、一致していなくてもよい。たとえば、平面視で、搭載基板２０の面積が半導体基板５０及びガラス基板３０の各面積よりも大きくてもよい。この場合、搭載基板２０の側面２０ｃは、半導体基板５０の側面１Ｎｃ及びガラス基板３０の側面３０ｃよりもＸＹ軸平面方向の外側に位置する。
次に、図３〜図５を参照して、半導体光検出素子１０の構成を説明する。図３は、主面１Ｎａに直交する方向（Ｚ軸方向）から半導体光検出素子１０を見た図である。図３では、絶縁層Ｌ４（図６参照）の図示が省略されている。図４は、画素Ｕ及び貫通電極ＴＥが形成されている領域を示している。図５は、一つの画素Ｕと当該画素Ｕの近傍とを示している。
半導体光検出素子１０は、画素Ｕ毎に、ガイガーモードで動作する複数のアバランシェフォトダイオードＡＰＤと、複数のクエンチング抵抗２１と、貫通電極ＴＥとを有している。貫通電極ＴＥは、半導体基板５０を厚み方向（Ｚ軸方向）に貫通している。
複数のアバランシェフォトダイオードＡＰＤは、半導体基板５０に二次元配列されている。各アバランシェフォトダイオードＡＰＤは、受光領域Ｓを有している。受光領域Ｓは、半導体基板５０の主面１Ｎａ側に設けられている。図４に示されるように、半導体光検出素子１０では、各画素Ｕが複数の受光領域Ｓを含んでいる。複数の受光領域Ｓは、各画素Ｕで、二次元配列されている。１つの画素Ｕ内での受光領域ＳのピッチＷＳは、行方向及び列方向において、１０〜５０μｍである。受光領域Ｓ１は、入射光に応じて電荷が発生する電荷発生領域（光感応領域）である。すなわち、受光領域Ｓ１は、光検出領域である。
図５に示されるように、各受光領域Ｓは、Ｚ軸方向から見て矩形形状を呈している。半導体基板５０には、溝１３が、Ｚ軸方向から見て各受光領域Ｓの全周を囲むように形成されている。溝１３によって囲まれた領域は、受光領域Ｓと同様に、Ｚ軸方向から見て矩形形状を呈している。
半導体光検出素子１０は、画素Ｕ毎に、複数の電極Ｅ１と、電極Ｅ２と、電極Ｅ３とを有している。各電極Ｅ１は、対応する受光領域Ｓに接続されている。電極Ｅ１は、半導体基板５０の主面１Ｎａ側に配置されており、受光領域Ｓの外側に延在している。電極Ｅ１は、クエンチング抵抗２１に接続されている。電極Ｅ１は、互いに対応する受光領域Ｓとクエンチング抵抗２１とを接続している。電極Ｅ１は、受光領域Ｓに接続される端部と、クエンチング抵抗２１に接続される端部とを有している。
各クエンチング抵抗２１は、半導体基板５０の主面１Ｎａ側に配置されている。クエンチング抵抗２１は、受光領域Ｓの外縁に沿って延在している。各クエンチング抵抗２１は、電極Ｅ１を通して、対応するアバランシェフォトダイオードＡＰＤの受光領域Ｓと電気的に直列接続されている。クエンチング抵抗２１は、パッシブクエンチング回路を構成している。クエンチング抵抗２１は、電極Ｅ１と電極Ｅ２に接続されている。クエンチング抵抗２１は、電極Ｅ１に接続される端部と、電極Ｅ２に接続される端部とを有している。
電極Ｅ２は、Ｚ軸方向から見て１つの画素Ｕに含まれる複数の受光領域Ｓの間を通るように、格子状に設けられている。受光領域Ｓ及び溝１３は、Ｚ軸方向から見て、電極Ｅ２に囲まれている。電極Ｅ２は、電極Ｅ１及びクエンチング抵抗２１を通して、１つの画素Ｕに含まれる全ての受光領域Ｓと電気的に接続されている。電極Ｅ２は、電極Ｅ３と接続されている。
電極Ｅ３は、電極Ｅ２から延在しており、対応する貫通電極ＴＥに電気的に接続されている。１つの画素Ｕに含まれる全てのクエンチング抵抗２１は、電極Ｅ２及び電極Ｅ３によって、１つの貫通電極ＴＥに電気的に並列接続されている。
複数の貫通電極ＴＥは、Ｚ軸方向から見て、複数の画素Ｕが二次元配列されている領域に位置している。各貫通電極ＴＥは、半導体光検出素子１０の端に位置している貫通電極ＴＥを除いて、互いに隣り合う四つの画素Ｕに囲まれる領域に配置されている。貫通電極ＴＥは、互いに隣り合う四つの画素Ｕのうちの１つの画素Ｕと電気的に接続されている。貫通電極ＴＥ及び画素Ｕは、Ｘ軸及びＹ軸に交差する方向に、交互に並んでいる。各貫通電極ＴＥは、対応する画素Ｕに含まれる複数のアバランシェフォトダイオードＡＰＤ（複数の受光領域Ｓ）と、電極Ｅ１、クエンチング抵抗２１、電極Ｅ２、及び電極Ｅ３を通して電気的に接続されている。
次に、図６を参照して、本実施形態に係る半導体光検出素子１０の構成を説明する。図６は、半導体光検出素子１０及び搭載基板２０の断面構成を示している。
各アバランシェフォトダイオードＡＰＤは、Ｐ型の第一半導体領域ＰＡと、Ｎ型の第二半導体領域ＮＡと、Ｐ型の第三半導体領域ＰＢと、を有している。第一半導体領域ＰＡは、半導体基板５０の主面１Ｎａ側に位置している。第二半導体領域ＮＡは、半導体基板５０の主面１Ｎｂ側に位置している。第三半導体領域ＰＢは、第一半導体領域ＰＡ内に形成されている。第三半導体領域ＰＢの不純物濃度は、第一半導体領域ＰＡの不純物濃度よりも高い。第三半導体領域ＰＢは、受光領域Ｓである。各アバランシェフォトダイオードＡＰＤは、主面１Ｎａ側から、第三半導体領域ＰＢであるＰ＋層、第一半導体領域ＰＡであるＰ層、第二半導体領域ＮＡであるＮ＋層の順で構成されている。
半導体基板５０には、第三半導体領域ＰＢを囲むように、溝１３が形成されている。図６に示されるように、溝１３は、Ｚ軸方向に第一半導体領域ＰＡを貫通して、第二半導体領域ＮＡに到達している。溝１３には、絶縁層１３ａと芯材１３ｂとが配置されている。芯材１３ｂは、高融点金属からなる。芯材１３ｂは、たとえば、タングステンからなる。
半導体光検出素子１０は、画素Ｕ毎に、電極パッド１２と、電極Ｅ４とを有している。電極パッド１２と電極Ｅ４とは、貫通電極ＴＥに対応して配置されている。電極パッド１２は、主面１Ｎａ側に位置しており、電極Ｅ４は、主面１Ｎｂ側に位置している。電極パッド１２は、接続部Ｃを通して、電極Ｅ３と電気的に接続されている。電極パッド１２は、電極Ｅ３と貫通電極ＴＥとを電気的に接続している。
貫通電極ＴＥは、半導体基板５０を厚み方向（Ｚ軸方向）に貫通している貫通孔ＴＨに配置されている。貫通孔ＴＨには、絶縁層Ｌ１、貫通電極ＴＥ及び絶縁層Ｌ２が配置されている。絶縁層Ｌ１は、貫通孔ＴＨの内周面上に形成されている。貫通電極ＴＥは、絶縁層Ｌ１を介して、貫通孔ＴＨ内に配置されている。絶縁層Ｌ２は、貫通電極ＴＥの内側に形成された空間に配置されている。本実施形態では、貫通電極ＴＥは筒状を呈している。貫通孔ＴＨに配置される部材は、貫通孔ＴＨの内周面側から、絶縁層Ｌ１、貫通電極ＴＥ、絶縁層Ｌ２の順で構成されている。
第一半導体領域ＰＡ、第二半導体領域ＮＡ、第三半導体領域ＰＢ、及び溝１３の上には、絶縁層Ｌ３が配置されている。クエンチング抵抗２１及び電極パッド１２は、絶縁層Ｌ３で覆われている。電極Ｅ２，Ｅ３は、絶縁層Ｌ３上に配置されており、絶縁層Ｌ４で覆われている。
電極Ｅ４は、主面１Ｎｂ上に、絶縁層Ｌ５を介して配置されている。電極Ｅ４は、貫通電極ＴＥに接続される端部と、バンプ電極ＢＥに接続される端部とを有している。電極Ｅ４は、貫通電極ＴＥとバンプ電極ＢＥとを接続している。電極Ｅ４は、バンプ電極ＢＥに接続される領域を除き、絶縁層Ｌ６で覆われている。
電極Ｅ１，Ｅ２，Ｅ３，Ｅ４、電極パッド１２、及び貫通電極ＴＥは、金属からなる。電極Ｅ１，Ｅ２，Ｅ３，Ｅ４、電極パッド１２、及び貫通電極ＴＥは、たとえば、アルミニウム（Ａｌ）からなる。半導体基板５０がＳｉからなる場合には、電極材料として、アルミニウム以外に、たとえば、銅（Ｃｕ）が用いられる。電極Ｅ１，Ｅ２、Ｅ３、Ｅ４、電極パッド１２、及び貫通電極ＴＥは、一体に形成されていてもよい。電極Ｅ１，Ｅ２、Ｅ３、Ｅ４、電極パッド１２、及び貫通電極ＴＥは、たとえば、スパッタ法により形成される。
半導体基板５０の材料にＳｉが用いられる場合、Ｐ型不純物にはＩＩＩ族元素（たとえば、Ｂ）が用いられ、Ｎ型不純物にはＶ族元素（たとえば、Ｐ又はＡｓ）が用いられる。半導体の導体型であるＮ型とＰ型とが互いに置換されている素子も、半導体光検出素子１０と同様に、半導体光検出素子として機能する。これらの不純物の添加法には、たとえば、拡散法又はイオン注入法が用いられる。
絶縁層Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，１３ａは、たとえば、ＳｉＯ２、ＳｉＮ、又は樹脂からなる。絶縁層Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，１３ａの形成方法には、熱酸化法、スパッタ法、ＣＶＤ法、又は樹脂コート法が用いられる。
搭載基板２０は、バンプ電極ＢＥによって貫通電極ＴＥと電気的に接続されている。各アバランシェフォトダイオードＡＰＤから出力された信号は、電極Ｅ１、クエンチング抵抗２１、電極Ｅ２、電極Ｅ３、電極パッド１２、貫通電極ＴＥ、電極Ｅ４、及びバンプ電極ＢＥを通して、搭載基板２０に導かれる。
バンプ電極ＢＥは、不図示のＵＢＭ（Under Bump Metal）を介して、電極Ｅ４に形成される。ＵＢＭは、バンプ電極ＢＥと電気的及び物理的に接続が優れた材料からなる。ＵＢＭは、たとえば、無電解めっき法によって形成される。バンプ電極ＢＥは、たとえば、ハンダボールを搭載する手法、印刷法、又は電解めっきによって形成される。バンプ電極ＢＥは、たとえば、はんだ又はインジウムからなる。
次に、図２及び図７を参照して、本実施形態に係る搭載基板の構成を説明する。図７は、光検出装置１の回路構成を示している。
図２に示されるように、搭載基板２０は、複数の信号処理部ＳＰを有している。複数の信号処理部ＳＰは、搭載基板２０の主面２０ａ側に二次元配列されている。信号処理部ＳＰは、光検出装置１に接続される後段回路に信号を出力する前段階で、対応するアバランシェフォトダイオードＡＰＤからの信号を処理するフロントエンド回路である。
後段回路では、後段回路が有する受動素子に起因して、光検出装置１の出力パルスが劣化するおそれがある。信号処理部ＳＰは、各アバランシェフォトダイオードＡＰＤからの出力信号のパルス波形を後段回路に伝達するように構成されている。信号処理部ＳＰは、低インピーダンスであり、かつ、高い周波数応答を有する。信号処理部ＳＰは、各アバランシェフォトダイオードＡＰＤの出力信号の高速な立ち上がりを後段回路に伝える。したがって、光検出装置１の出力パルスの劣化が抑制される。信号処理部ＳＰの数は、各画素Ｕが有する複数の受光領域Ｓの数よりも多い。本実施形態では、信号処理部ＳＰの数は「１０２４」であり、各画素Ｕが有する受光領域Ｓの数は「１２」である。
信号処理部ＳＰは、バンプ電極ＢＥに電気的に接続されている入力端を有している。各信号処理部ＳＰには、クエンチング抵抗２１、貫通電極ＴＥ、及びバンプ電極ＢＥを通して、対応する画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤからの出力信号が入力される。各信号処理部ＳＰは、入力された出力信号を処理する。
各信号処理部ＳＰは、ゲート接地回路３１と、カレントミラー回路３４と、コンパレータ３５とを有している。本実施形態では、ゲート接地回路３１及びカレントミラー回路３４は、ＮチャンネルＭＯＳ ＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を有している。
ゲート接地回路３１は、互いに対応する貫通電極ＴＥとカレントミラー回路３４との間に挿入されている。ゲート接地回路３１が有するＦＥＴのドレインには、対応するバンプ電極ＢＥが電気的に直列接続されている。ゲート接地回路３１には、対応する貫通電極ＴＥを通して、対応する画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤからの出力信号が入力される。ドレインには、バンプ電極ＢＥと並列に、定電流源３２が電気的に接続されている。ゲート接地回路３１が有するＦＥＴのゲートには、電圧源３３が電気的に接続されている。ゲート接地回路３１が有するＦＥＴのソースには、カレントミラー回路３４の入力端子が電気的に接続されている。
カレントミラー回路３４は、ゲート接地回路３１と電気的に接続されている。カレントミラー回路３４には、ゲート接地回路３１からの出力信号が入力される。カレントミラー回路３４には、対応する貫通電極ＴＥを通して、複数のアバランシェフォトダイオードＡＰＤが電気的に接続されている。複数のアバランシェフォトダイオードＡＰＤからの出力信号に対応する信号が、カレントミラー回路３４に入力される。カレントミラー回路３４は、入力された複数のアバランシェフォトダイオードＡＰＤからの出力信号に対応する信号を出力する。
カレントミラー回路３４は、互いに対となるＮチャンネルＭＯＳ ＦＥＴ３４ａ，３４ｂを含む。ＦＥＴ３４ａのドレインに、ゲート接地回路３１の出力端子が電気的に接続されている。ＦＥＴ３４ａのドレイン及びゲートは短絡している。ＦＥＴ３４ａのゲートは、ＦＥＴ３４ｂのゲートと電気的に接続されている。ＦＥＴ３４ａ及びＦＥＴ３４ｂのソースは、接地されている。ＦＥＴ３４ｂのドレインは、抵抗３４ｃ及びコンパレータ３５の入力端子に電気的に接続されている。抵抗３４ｃは、コンパレータ３５の入力端子と並列に、ＦＥＴ３４ｂのドレインに電気的に接続されている。抵抗３４ｃは、ＦＥＴ３４ｂのドレインと電気的に接続されている端部と、接地されている端部とを有している。
コンパレータ３５は、第一及び第二入力端子と、出力端子とを有している。コンパレータ３５の第一入力端子は、カレントミラー回路３４の出力端子（ＦＥＴ３４ｂのドレイン）に電気的に接続されている。コンパレータ３５には、カレントミラー回路３４の出力信号が入力される。コンパレータ３５の第二入力端子には、可変電圧源３６が電気的に接続されている。コンパレータ３５の電源端子３５ａには、電圧源が電気的に接続されている。コンパレータ３５は、１つの画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤからの出力信号に対応するデジタル信号を出力端子から出力する。
各アバランシェフォトダイオードＡＰＤにおいて、Ｎ型とＰ型とが互いに置換されている場合、各信号処理部ＳＰは、図８に示された回路構成を備えていてもよい。この場合、アバランシェフォトダイオードＡＰＤの極性が貫通電極ＴＥに対して反転する。信号処理部ＳＰは、カレントミラー回路３４に代えて、カレントミラー回路４４を有している。カレントミラー回路４４は、互いに対となるＰチャンネルＭＯＳ ＦＥＴ４４ａ，４４ｂを有している。信号処理部ＳＰは、ゲート接地回路３１に代えて、ゲート接地回路４１を有している。ゲート接地回路４１は、ＰチャンネルＭＯＳ ＦＥＴを有している。
ゲート接地回路４１が有するＦＥＴのドレインには、対応するバンプ電極ＢＥが電気的に直列接続されている。ゲート接地回路４１には、対応する貫通電極ＴＥを通して、対応する画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤからの出力信号が入力される。ドレインには、バンプ電極ＢＥと並列に、定電流源４２が電気的に接続されている。定電流源４２と定電流源３２とは、電流の向きが逆である。ゲート接地回路４１が有するＦＥＴのゲートには、電圧源３３が電気的に接続されている。ゲート接地回路４１が有するＦＥＴのソースには、カレントミラー回路４４の入力端子が電気的に接続されている。
カレントミラー回路４４は、ゲート接地回路４１と電気的に接続されている。カレントミラー回路４４には、ゲート接地回路４１からの出力信号が入力される。カレントミラー回路４４には、対応する貫通電極ＴＥを通して、複数のアバランシェフォトダイオードＡＰＤが電気的に接続されている。複数のアバランシェフォトダイオードＡＰＤからの出力信号に対応する信号が、カレントミラー回路４４に入力される。カレントミラー回路４４は、入力された複数のアバランシェフォトダイオードＡＰＤからの出力信号に対応する信号を出力する。
ＦＥＴ４４ａのドレインに、ゲート接地回路４１の出力端子が電気的に接続されている。ＦＥＴ４４ａのドレイン及びゲートは短絡している。ＦＥＴ４４ａのゲートは、ＦＥＴ４４ｂのゲートと電気的に接続されている。ＦＥＴ４４ａ及びＦＥＴ４４ｂのソースは、接地されている。ＦＥＴ４４ｂのドレインは、抵抗４４ｃ及びコンパレータ３５の入力端子に電気的に接続されている。抵抗４４ｃは、コンパレータ３５の入力端子と並列に、ＦＥＴ４４ｂのドレインに電気的に接続されている。抵抗４４ｃは、ＦＥＴ４４ｂのドレインと電気的に接続されている端部と、接地されている端部とを有している。
再び図７を参照して、本実施形態に係る光検出装置１の動作を説明する。
半導体光検出素子１０では、各アバランシェフォトダイオードＡＰＤがガイガーモードで動作する。ガイガーモードでは、アバランシェフォトダイオードＡＰＤのブレークダウン電圧よりも大きな逆方向電圧（逆バイアス電圧）がアバランシェフォトダイオードＡＰＤのアノードとカソードとの間に印加される。本実施形態では、アノードは第一半導体領域ＰＡであり、カソードは第二半導体領域ＮＡである。第二半導体領域ＮＡは、半導体基板５０の裏面側に配置された電極（図示省略）に電気的に接続されている。第一半導体領域ＰＡは、第三半導体領域ＰＢを通して、電極Ｅ１に電気的に接続されている。たとえば、第一半導体領域ＰＡにはマイナス電位が印加され、第二半導体領域ＮＡにはプラス電位が印加される。これらの電位の極性は相対的なものである。
アバランシェフォトダイオードＡＰＤに光（フォトン）が入射すると、半導体基板内部で光電変換が行われて光電子が発生する。第一半導体領域ＰＡのＰＮ接合界面の近傍領域において、アバランシェ増倍が行われ、増幅された電子群は、電極Ｅ１、クエンチング抵抗２１、電極Ｅ２、電極Ｅ３、貫通電極ＴＥ、及びバンプ電極ＢＥを通して、搭載基板２０に流れる。半導体光検出素子１０のいずれかの受光領域Ｓに光（フォトン）が入射すると、発生した光電子が増倍され、増倍された光電子による信号がバンプ電極ＢＥから取り出されて、対応する信号処理部ＳＰに入力される。信号処理部ＳＰは、入力された信号に対応するデジタルパルス信号を出力端子から出力する。
以上説明したように、光検出装置１では、半導体光検出素子１０が、二次元配列されている画素Ｕ毎に、ガイガーモードで動作する複数のアバランシェフォトダイオードＡＰＤを有している。複数の信号処理部ＳＰの数は、各画素Ｕの受光領域Ｓの数よりも多い。光検出装置１では、各アバランシェフォトダイオードＡＰＤの内部増倍機能により、一般的なフォトダイオードが用いられた光検出装置に比して、各画素での光感度が向上する。したがって、光検出装置１は、イメージングでの解像度を向上するために各画素Ｕの受光面積が縮小されている場合でも、一般的なフォトダイオードが用いられた光検出装置では検出され難い微弱光を検出する。各画素ＵのアバランシェフォトダイオードＡＰＤの数は、複数の信号処理部ＳＰの数よりも少ない。光検出装置１では、各画素ＵのアバランシェフォトダイオードＡＰＤの数が複数の信号処理部ＳＰの数以上である光検出装置に比して、一つのカレントミラー回路４４に電気的に接続されるアバランシェフォトダイオードＡＰＤの数が少ない。したがって、各カレントミラー回路４４の負担が軽減される。
背景光は、微弱光に対するノイズである。各画素Ｕの受光面積が小さい場合、各画素Ｕの受光面積が大きい場合に比して、微弱光の受光量に対する背景光の受光量の割合が小さいので、一つの画素Ｕあたりの背景光の成分が少ない。また、各画素Ｕの受光面積が小さい場合、各画素ＵのアバランシェフォトダイオードＡＰＤのＰＮ接合容量の和も小さい。したがって、急峻な立ち上がりを有する出力信号が各アバランシェフォトダイオードＡＰＤから得られる。
光検出装置１では、各信号処理部ＳＰが、カレントミラー回路３４，４４を有している。光検出装置１では、各アバランシェフォトダイオードＡＰＤが内部増倍機能を有しているので、信号処理部ＳＰでは、オペアンプ回路による増幅が不要である。カレントミラー回路３４，４４は、複数のアバランシェフォトダイオードＡＰＤからの出力信号に対応する信号を出力する。カレントミラー回路３４，４４は、オペアンプ回路に比して、省電力であり、かつ、応答速度が速く、入力信号の情報を正確に伝達する。入力信号の情報は、たとえば、信号波形を含む。したがって、カレントミラー回路３４，４４は、各アバランシェフォトダイオードＡＰＤからの出力信号の立ち上がりの急峻さを正確に伝達する。この結果、光検出装置１は、微弱光を検出し、かつ、検出信号の時間分解能が高い。
光検出装置１では、上述したように、各画素Ｕの受光面積が縮小されている場合でも、一般的なフォトダイオードが用いられた光検出装置では検出され難い微弱光を検出する。このため、光検出装置１では、画素数を増やすことが可能である。したがって、光検出装置１の分解能は高い。
光検出装置１は、上述したように、微弱光を高精度かつ省電力で検出する。光検出装置１では、カレントミラー回路３４，４４を有する信号処理部ＳＰの数が、各画素Ｕの受光領域Ｓの数よりも多い。光検出装置１では、各アバランシェフォトダイオードＡＰＤの内部増倍機能により増幅された信号が得られると共に、回路に膨大な電流を流すことなく高い周波数応答特性が得られる。この結果、光検出装置１では、光検出特性（光検出感度、時間分解能、空間分解能）の向上と高いダイナミックレンジの実現とが両立される。高精度とは、たとえば、信号のＳ／Ｎが高く、かつ、微弱な信号が検出されることを意味すると共に、時間分解能が高いことを意味する。
半導体光検出素子１０では、複数の画素ＵがＭ行Ｎ列に配置されている。搭載基板２０では、複数の信号処理部ＳＰは、画素Ｕの配置に対応して、Ｍ行Ｎ列に配置されている。Ｍは２以上の整数であり、Ｎは２以上の整数である。光検出装置１は、図９に示されるように、行選択部６１、列選択部６３、及び読出部６５を備えている。行選択部６１、列選択部６３、及び読出部６５は、たとえば、搭載基板２０に設けられている。信号処理部ＳＰは、行選択部６１から制御信号線を通して受け取った制御信号に基づいて、読出信号線に信号を出力する。信号処理部ＳＰから出力された信号は、読出信号線を通して読出部６５に入力される。行選択部６１は、制御部（不図示）から出力される行選択信号に基づいて、信号を出力する行を選択し、選択した行に含まれる信号処理部ＳＰに制御信号を出力する。行選択部６１は、たとえば、シフトレジスタ又はランダムアクセスデコーダを含む。読出部６５は、列選択部６３から制御信号線を通して受け取った制御信号に基づいて、信号処理部ＳＰから出力された信号を順次出力する。列選択部６３は、制御部から出力される列選択信号に基づいて、信号を出力する列を選択し、選択した列の信号を出力するように読出部６５に制御信号を出力する。読出部６５から出力される信号は、出力ポート６７を通して、搭載基板２０から出力される。列選択部６３は、たとえば、シフトレジスタ又はランダムアクセスデコーダを含む。制御部は、搭載基板２０に設けられていてもよく、搭載基板２０とは別の基板に設けられていてもよい。
以上のように、光検出装置１では、各画素Ｕからの出力が対応する信号処理部ＳＰを通して順次読み出され、光検出装置１（搭載基板２０）から出力される。したがって、光検出装置１は、ガイガーモードで動作する受光領域Ｓを有するイメージセンサを構成する。光検出装置１は、イメージセンサとしての空間分解能を維持しつつ、ダイナミックレンジを有する。これに対し、単一光子アバランシェダイオード（ＳＰＡＤ）は、ダイナミックレンジを有さない。
各信号処理部ＳＰは、ゲート接地回路３１，４１を有している。ゲート接地回路３１，４１は、貫通電極ＴＥとカレントミラー回路３４，４４との間に挿入されている。ゲート接地回路３１，４１には、対応する貫通電極ＴＥを通して、複数のアバランシェフォトダイオードＡＰＤからの出力信号が入力される。カレントミラー回路３４，４４には、ゲート接地回路３１，４１からの出力信号が入力される。ゲート接地回路３１，４１の入力インピーダンスは、ゲート接地回路以外の読み出し回路の入力インピーダンスに比べて低い。したがって、ゲート接地回路３１，４１は、各アバランシェフォトダイオードＡＰＤからの出力信号の立ち上がりの急峻さを正確に伝達する。この結果、各信号処理部ＳＰは、各アバランシェフォトダイオードＡＰＤからの出力信号の立ち上がりの急峻さをより一層正確に伝達する。
各信号処理部ＳＰは、コンパレータ３５を有している。コンパレータ３５には、カレントミラー回路３４，４４からの出力信号が入力される。したがって、各信号処理部ＳＰは、コンパレータ３５に入力された信号のうち、所望のパルス波高を有する信号を検出する。コンパレータ３５により、たとえば、ダークカウントなどのノイズが適切に除去される。本実施形態では、コンパレータ３５の第二入力端子には、可変電圧源３６が接続されている。可変電圧源３６により、第二入力端子に印加される電圧が適切に調整される。したがって、信号処理部ＳＰでは、環境光に応じてノイズのパルス波高が変化する場合でも、目的の信号が検出される。目的の信号は、ノイズの波高を上回る波高値を有する。
半導体基板５０には、溝１３が、Ｚ軸方向から見て各受光領域Ｓの全周を囲むように形成されている。したがって、隣り合うアバランシェフォトダイオードＡＰＤ間の干渉が防止される。たとえば、ガイガーモードで動作するアバランシェフォトダイオードでは、なだれ増倍に続くキャリアの再結合による発光が起こり得る。アバランシェフォトダイオードＡＰＤは、隣に位置するアバランシェフォトダイオードＡＰＤが発した光を受光するおそれがある。光検出装置１では、溝１３により、アバランシェフォトダイオードＡＰＤが発した光が、隣に位置するアバランシェフォトダイオードＡＰＤに伝わることが抑制される。
以上、本発明の好適な実施形態及び変形例について説明してきたが、本発明は必ずしも上述した実施形態及び変形例に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
たとえば、光検出装置１がコンパレータ３５を備えているが、これに限られない。光検出装置１は、コンパレータ３５の代わりに、インバータを備えていてもよい。この場合、カレントミラー回路３４，４４からの出力信号がインバータに入力される。光検出装置１がインバータを備える場合、光検出装置１（信号処理部ＳＰ）は、固定されたパルス波高以下のノイズが除去された所望の信号を検出する。
ゲート接地回路３１，４１は、ＮチャンネルＭＯＳ ＦＥＴとＰチャンネルＭＯＳ ＦＥＴとのいずれを有していてもよい。
カレントミラー回路３４が有するＦＥＴ３４ａ，３４ｂのサイズは、互いに異なってもよい。カレントミラー回路４４が有するＦＥＴ４４ａ，４４ｂのサイズも、互いに異なってもよい。互いに対となるＦＥＴ３４ａ，３４ｂ，４４ａ，４４ｂのサイズが異なる場合、各アバランシェフォトダイオードＡＰＤからの出力信号の立ち上がりの急峻さが保たれると共に、出力が増幅され得る。ＦＥＴのサイズは、ゲート長を意味する。
上述した実施形態では、溝１３は、受光領域Ｓ毎に半導体基板５０に形成されている。溝１３の一部は、隣り合う受光領域Ｓの間で共有されてもよい。半導体基板５０には、溝１３が形成されていなくてもよい。クエンチング抵抗２１、電極パッド１２、及び電極Ｅ２，Ｅ３は、一つの絶縁層で覆われていてもよい。電極Ｅ２と電極パッド１２とが直接的に接続されていてもよい。貫通孔ＴＨに、絶縁層Ｌ２が配置されていなくてもよい。この場合、貫通電極ＴＥは、柱体状又は錐台状を呈していてもよい。
上述した実施形態では、アバランシェフォトダイオードＡＰＤの一つの層構造が示されているが、アバランシェフォトダイオードＡＰＤの層構造はこれに限定されない。たとえば、第一半導体領域ＰＡと第三半導体領域ＰＢとが、互いに異なる導電型を有していてもよい。この場合、ＰＮ接合は、第一半導体領域ＰＡと第三半導体領域ＰＢとによって形成される。たとえば、第二半導体領域ＮＡは、不純物濃度が互いに異なる複数の半導体領域で構成されていてもよい。たとえば、アバランシェフォトダイオードＡＰＤは、第１導電型（たとえばＰ型）の半導体領域と、当該第１導電型の半導体領域内に位置し、かつ、当該第１導電型の半導体領域とｐｎ接合を形成する第２導電型（たとえばＮ型）の半導体領域と、を有していてもよい。本構成では、第２導電型の半導体領域が、受光領域である。
本発明は、微弱光を検出する光検出装置に利用することができる。
１…光検出装置、１０…半導体光検出素子、２０…搭載基板、２１…クエンチング抵抗、３１，４１…ゲート接地回路、３４，４４…カレントミラー回路、３５…コンパレータ、５０…半導体基板、１Ｎａ，１Ｎｂ、２０ａ…主面、ＡＰＤ…アバランシェフォトダイオード、Ｓ…受光領域、Ｕ…画素、ＴＥ…貫通電極、ＳＰ…信号処理部。

Claims (3)

  1. 光検出装置であって、
    互いに対向する第一主面及び第二主面を有している半導体基板を有すると共に、前記半導体基板に二次元配列されている複数の画素を有する半導体光検出素子と、
    前記半導体光検出素子が搭載されると共に、対応する前記画素からの出力信号を処理する複数の信号処理部を有する搭載基板と、を備え、
    前記半導体光検出素子は、前記画素毎に、
    前記半導体基板の前記第一主面側に設けられた受光領域をそれぞれ有していると共に、ガイガーモードで動作する複数のアバランシェフォトダイオードと、
    前記半導体基板の前記第一主面側に配置されていると共に、対応する前記アバランシェフォトダイオードに電気的に直列接続されている複数のクエンチング抵抗と、
    前記複数のクエンチング抵抗に電気的に接続されていると共に、前記半導体基板を厚み方向に貫通している貫通電極と、を有し、
    前記複数のアバランシェフォトダイオードの前記受光領域は、前記画素毎で、二次元配列されており、
    各前記信号処理部は、対応する前記貫通電極を通して前記複数のアバランシェフォトダイオードが電気的に接続されていると共に前記複数のアバランシェフォトダイオードからの出力信号に対応する信号を出力するカレントミラー回路を有し、
    前記搭載基板が有している前記複数の信号処理部の数は、各前記画素での前記受光領域の数よりも多い。
  2. 請求項１に記載の光検出装置であって、
    各前記信号処理部は、対応する前記貫通電極と前記カレントミラー回路との間に挿入されていると共に、対応する前記貫通電極を通して前記複数のアバランシェフォトダイオードからの出力信号が入力されるゲート接地回路を更に有し、
    前記カレントミラー回路には、前記ゲート接地回路からの出力信号が入力される。
  3. 請求項１又は２に記載の光検出装置であって、
    各前記信号処理部は、前記カレントミラー回路からの出力信号が入力されるコンパレータを有する。
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