JP6925521B2 - 保護回路、保護回路の作動方法、及びコンピュータシステム - Google Patents

Description

本発明は、第１供給電圧を供給する入力部と、第１供給電圧に基づき第２供給電圧を供給する電圧レギュレータとを有する保護回路に関する。

電圧レギュレータは、例えば、コンピュータ電源ユニットによって供給される第１供給電圧を、レギュレートされた第２供給電圧に変換するために、コンピュータシステムで使用され、例えばプロセッサのようなコンピュータシステムのコンポーネントが、レギュレートされた第２供給電圧を供給される。そのような電圧レギュレータは、例えば、そのようなコンピュータシステムのシステムボード上に取り付けられる。

そのような電圧レギュレータの機能不良の際に、例えば、電圧レギュレータの若しくはシステムボードの製造誤差、プロセッサの機能不良、又は電圧レギュレータへの損傷の際に、電圧レギュレータが取り付けられているコンピュータシステムのシステムボードは破壊される可能性がある。ここで、電圧レギュレータの又はシステムボードの過熱は、めったに起こらないが、これは、発煙や、コンピュータシステムの発火をもたらす可能性がある。
［先行技術特許文献］米国特許出願公開第２０１１／００７５３０８号明細書

本発明の目的は、上記の問題を解決又は軽減するデバイス及び方法を記載することである。

第１の態様によれば、上記の目的は、保護回路によって達成される。保護回路は、第１供給電圧を供給する入力部と、第１供給電圧に基づき第２供給電圧を供給する電圧レギュレータとを有する。保護回路は更に、電圧レギュレータのインピーダンスを特定する測定デバイスと、電圧レギュレータのインピーダンスが予め定義されたインピーダンス値を超える場合に第１供給電圧を電圧レギュレータと接続するよう構成されるセルフロック型スイッチング素子とを有する。

ここでの利点は、インピーダンスの既知の目標値よりも低いインピーダンスを結果としてもたらすことになる短絡及び電圧レギュレータの他の機能不良が妨げられる場合にのみ、第１供給電圧が電圧レギュレータに十分に印加されることである。このようにして、不具合のある電圧レギュレータに対する、入力部で供給される第１供給電圧の印加は、防止される。よって、上記の問題の発生は、例えば、不具合のある電圧レギュレータへ第１供給電圧を印加する場合に起こり得ない。本明細書で記載される保護回路では、電圧レギュレータ及びシステムボードの保護は、保護回路の入力部への第１供給電圧の供給の直後に確かにされる。

少なくとも１つの実施形態で、測定デバイスはテスト抵抗を有し、テスト抵抗は、テスト抵抗及び電圧レギュレータが分圧器を形成するようにスイッチング素子をブリッジする。ここでの利点は、保護回路が、電圧レギュレータのインピーダンスを特定するために更なる電圧供給を必要としないことである。第１供給電圧を供給するために入力部を電圧源と接続しているときに、スイッチング素子がロックしている間、テスト電流がテスト抵抗を介して保護回路内に供給される。テスト電流は、電圧レギュレータのインピーダンスを特定するために使用される。

少なくとも１つの実施形態で、測定デバイスはコンパレータを更に有し、コンパレータは、テスト抵抗と電圧レギュレータとの間のノードでのテスト電圧を基準電圧と比較し、テスト電圧が基準電圧を超える場合にコンパレータの出力部でスイッチング素子に対する制御信号を供給するよう構成される。ここでの利点は、電圧レギュレータのインピーダンスの目標値からの電圧レギュレータの測定されたインピーダンスのわずかなずれでさえ合わせられ得ることである。

第２の態様によれば、上記の目的は、第１供給電圧を供給する入力部と、第１供給電圧に基づき第２供給電圧を供給する電圧レギュレータと、電圧レギュレータのインピーダンスを特定する測定デバイスと、セルフロック型スイッチング素子とを有する保護回路の作動方法によって達成される。作動方法は、
電圧レギュレータのインピーダンスを測定するステップと、
測定されたインピーダンスが予め定義されたインピーダンス値を超える場合にスイッチング素子を閉じて、電圧レギュレータが第１供給電圧へ接続されるようにするステップと
を有する。

少なくとも１つの実施形態で、電圧レギュレータのインピーダンスを測定するステップは、保護回路の入力部への第１供給電圧の供給の直後に行われる。ここでの利点は、電圧レギュレータのインピーダンスが、保護回路の入力部での第１供給電圧の立ち上がり直後に既に測定され得ることである。このようにして、保護回路の作動方法によって、保護回路が組み込まれているデバイスのスイッチングオンプロセスの間、全く、又は取るに足らない時間遅延しか、引き起こされない。

第３の態様によれば、上記の目的は、コンピュータ電源ユニットと、第１の態様に従う保護回路を備えたシステムボードとを有するコンピュータシステムによって達成される。コンピュータ電源ユニットは、保護回路の入力部で第１供給電圧を供給する。

更なる有利な実施形態は、添付の特許請求の範囲及び例となる実施形態の下記の説明において記載される。例となる実施形態は、添付の図面に基づき記載される。図中、同じ参照符号は、実質的に同じ機能を持った要素に対して使用される。なお、これらの要素は、すべての細部において同一である必要はない。

本発明の実施形態に従う保護回路を備えたアセンブリの概略図である。 通常のケースにおけるスイッチングオンプロセス中の、図１に記載のアセンブリにおける電圧曲線の概略図である。 機能不良の際のスイッチングオンプロセス中の、図１に記載のアセンブリにおける電圧曲線の概略図である。

図１は、本発明の実施形態に従う保護回路２を有するシステムボード１と、コンピュータ電源ユニット３とから成るアセンブリ１００の概略図を示す。この例となる実施形態では、システムボード１は、コンピュータシステムのマザーボードである。コンピュータ電源ユニット３は、システムボード１と電気的に接続されている。コンピュータ電源ユニット３は、例えば、デスクトップコンピュータで見られるような内部電源ユニット、又はラップトップ若しくはタブレットコンピュータで見られるような外部電源ユニットである。

第１供給電圧Ｕ_Ｅを供給する入力部４がシステムボード１に配置される。コンピュータ電源ユニット３は、入力部４へ接続され、第１供給電圧Ｕ_Ｅを入力部４へ供給する。更に、システムボード１には、プロセッサ５及び電圧レギュレータ６が配置される。電圧レギュレータ６は、電線路７を介してプロセッサ５と接続され、第２供給電圧Ｕ_Ａ、この場合には、プロセッサ５のためのレギュレートされたコア電圧、を供給する。入力部で供給される第１供給電圧Ｕ_Ｅは、この例となる実施形態では、１２Ｖに達する。

入力部４は、第２電線路８を介して電圧レギュレータ６と接続される。第２電線路８には、セルフロック型金属酸化膜半導体電界効果トランジスタ、ＭＯＳＦＥＴ、９が配置されている。セルフロック型ＭＯＳＦＥＴ９は、ＭＯＳＦＥＴ９のゲートにゲート電圧が印加されていない場合に、第２電線路８での電流フローを遮断する。

保護回路２は、ＭＯＳＦＥＴ９をブリッジするテスト抵抗１０を更に有する。ＭＯＳＦＥＴ９及びテスト抵抗１０は互いに並列に接続される。テスト抵抗１０及びＭＯＳＦＥＴ９の並列接続は電圧レギュレータ６と直列に接続され、それにより、ＭＯＳＦＥＴ９のロック中に、テスト抵抗１０及び電圧レギュレータ６は分圧器を形成する。

更に、ローパスフィルタ１２が、電圧レギュレータ６と、テスト抵抗１０及びＭＯＳＦＥＴ９の並列接続との間の第１ノード１１で、第２電線路８へ接続される。ローパスフィルタ１２は、第１ノード１１と接地電位ＧＮＤとの間に接続されるキャパシタ１３を有する。ローパスフィルタ１２は、電圧レギュレータ６によって生成されたエラーにフィルタをかけ、それにより、これらのエラーは、入力部４で利用可能にされた第１供給電圧Ｕ_Ｅに伝えられない。

更に、電線路８には、電圧レギュレータ６と、テスト抵抗１０及びＭＯＳＦＥＴ９の並列接続との間に、第２ノード１４が配置される。第２ノード１４は、コンパレータ１５の正入力部と電気的に接続される。コンパレータ１５の負入力部には、基準電圧Ｕ_Ｒが印加される。基準電圧Ｕ_Ｒは、基準電圧源１６によって供給される。基準電圧Ｕ_Ｒは、例えば、マイクロコントローラの内部基準電圧である。例えば、基準電圧ＵＲは、第１供給電圧ＵＥから分圧器を通ってツェナーダイオードにより生成される。コンパレータ１５の出力部は、ＭＯＳＦＥＴ９のゲートと接続される。

電圧レギュレータ６の中に抵抗１７が描かれている。この抵抗は、保護回路における明示的なコンポーネントを表すものではなく、むしろ電圧レギュレータ６のインピーダンスを象徴する。

保護回路２の働きは、図２及び３に基づき詳細に記載される。

図２及び３は夫々、第１供給電圧Ｕ_Ｅ及び第２ノード１４でタップされたテスト電圧Ｕ_Ｔの電圧曲線の概略図を示す。テスト電圧は、コンパレータ１５によって基準電圧Ｕ_Ｒと比較される。電圧曲線は夫々、図１に従うアセンブリ１００のスイッチングオンプロセス中に時間に対してプロットされている。図２は、通常ケースにおける電圧曲線を示し、このとき、電圧レギュレータ６はシステムボード１上で不具合を有していない。図３は、システムボード１上の電圧レギュレータ６が不具合を有しているエラーケースにおける電圧曲線を示す。

図２によれば、アセンブリ１００のコンピュータ電源ユニット３は、時点ｔ_０でオンされる。入力部４でコンピュータ電源ユニット３によって供給される第１供給電圧Ｕ_Ｅは、時点ｔ_１まで連続的に１２Ｖの値まで増大する。１２Ｖは、第１供給電圧Ｕ_Ｅの目標値に相当する。セルフロック型ＭＯＳＦＥＴ９は、これらの時点０、ｔ１ではロックしており、それにより、第２電線路８における電流は、テスト抵抗１０を介してしか流れることができない。テスト抵抗１０及び電圧レギュレータ６は分圧器を形成し、それにより、電圧値は、電圧レギュレータ６のインピーダンス及びテスト抵抗１０の抵抗値に応じて、第２ノード１４でのテスト電圧Ｕ_Ｔに落ち着く。

コンパレータ１５は、テスト電圧Ｕ_Ｔを基準電圧Ｕ_Ｒと比較し、図２によれば、時点ｔ_２で基準電圧Ｕ_Ｒを超えるテスト電圧Ｕ_Ｔの増大を記録する。これは、電圧レギュレータ６の低すぎるインピーダンスをもたらす不具合が電圧レギュレータ６に存在しないことを示す。その結果、コンパレータ１５は、その出力部で制御信号を出力し、制御信号は、ＭＯＳＦＥＴ９をロック状態から導通状態へ切り替える。このように、ＭＯＳＦＥＴ９は、入力部４を電圧レギュレータ６と接続し、それにより、第２電線路８における電流は、ＭＯＳＦＥＴ９を介して流れ、テスト抵抗１０はブリッジされる。

よって、時点ｔ_３まで、第２ノード１４に印加されるテスト電圧Ｕ_Ｔも１２Ｖまで増大する。ＭＯＳＦＥＴ９での電圧損失は電圧曲線の概略図において無視されるとして、時点ｔ_３からは、テスト電圧Ｕ_Ｔ及び第１供給電圧Ｕ_Ｅは等しい。時点ｔ_３以後、電圧レギュレータ６は、第１電圧供給Ｕ_Ｅによって、必要とされる電圧を供給される。

図３によれば、アセンブリ１００のコンピュータ電源ユニット３は、同様に、時点ｔ_０でオンされる。第１供給電圧Ｕ_Ｅは、ここでも、時点ｔ_１まで連続的に１２Ｖの値まで増大する。セルフロック型ＭＯＳＦＥＴ９は、これらの時点０、ｔ１ではロックしており、それにより、電流は、テスト抵抗１０を介してしか第２電線路８に流れ込むことができない。

図３によれば、しかしながら、電圧レギュレータ６は不具合を有しており、それにより、テスト電圧Ｕ_Ｔは、第２ノード１４で基準電圧Ｕ_Ｒの値に達しない。電圧レギュレータ６のインピーダンスは低すぎる。合計で１２Ｖになる第１供給電圧Ｕ_Ｅの全部が電圧レギュレータ６に印加される場合に、電圧レギュレータ６の低すぎるインピーダンスは、結果として、システムボード１に損害を与える可能性がある。テスト電圧Ｕ_Ｔが基準電圧Ｕ_Ｒよりも小さいままである場合に、図３によれば、コンパレータ１５の出力部で制御信号は供給されず、それにより、ＭＯＳＦＥＴ９はロック状態のままである。この場合に、すなわち、エラーケースにおいて、１２Ｖの全体の第１供給電圧Ｕ_Ｅは、電圧レギュレータ６へ印加されない。これは、電圧レギュレータ６内の不具合のある半導体素子に起因したシステムボード１の損傷を防ぐ。

ここで示される例となる実施形態では、８２５Ｑのテスト抵抗１０の抵抗値が選択される。更に、８．７Ｖの電圧値が基準電圧Ｕ_Ｒのために選択される。基準電圧Ｕ_Ｒは、電圧レギュレータ６に不具合がなく且つＭＯＳＦＥＴ９がロックしているときに第２ノード１４で定まる値のすぐ下にあるように、選択される。ここで選択されるテスト抵抗１０の抵抗値は、高すぎるテスト電流がテスト抵抗１０を介して第２電線路８内に供給されることなしに、電圧レギュレータ６のインピーダンスの信頼できる特定を確かにする。電圧レギュレータ６に不具合があるときに高すぎる電流が第２電線路８内に供給されることは、上記の問題を生じさせる可能性がある。よって、テスト抵抗１０の抵抗値は更に、ＭＯＳＦＥＴ９が導通しているときに、事実上これ以上電流がテスト抵抗１０を流れないほどに高い。

この例となる実施形態で、すなわち、８．７Ｖの選択された基準電圧ＵＲ及び８２５Ｑのテスト抵抗１０で、４ｍＡの漏れ電流が、電圧レギュレータ６の不具合として電圧レギュレータ６で既に記録され得る。電圧レギュレータ６で４ｍＡの漏れ電流があるとき、テスト電圧Ｕ_Ｔは基準電圧Ｕ_Ｒを超えず、それにより、ＭＯＳＦＥＴ９はロック状態から導通状態へ切り替えられない。例えば、通常ケースでの電圧レギュレータ６を流れる電流の値と、エラーケースでの電圧レギュレータ６を流れる電流の値とが、比較的に互いに近いときに、ヒューズは、ヒューズの信頼できる動作及び高速なトリガの両方を提供しないことがある。

本明細書で記載される保護回路２は、コンピュータ電源ユニット３のスイッチングオンから電圧レギュレータ６のインピーダンスを確認するまでの期間にシステムボード１の保護を確かにする。他の保護デバイス、例えば、コンピュータ電源ユニット３の過電流保護デバイス、又は電圧レギュレータ６自体のモニタリング回路は、通常は、入力部４での第１供給電圧Ｕ_Ｅの供給直後に、例えば、約２０ｍｓから１００ｍｓの間、アクティブでない。

代替の例となる実施形態では、本明細書で記載される保護回路は、ラップトップ又はタブレットコンピュータのシステムボードに配置され、第１供給電圧はラップトップ又はタブレットコンピュータの充電式バッテリによって供給される。この場合に、保護回路は、システムボードの保護に加えて、充電式バッテリの保護も構成する。

１ システムボード
２ 保護回路
３ コンピュータ電源ユニット
４ 入力部
５ プロセッサ
６ 電圧レギュレータ
７ 第１電線路
８ 第２電線路
９ ＭＯＳＦＥＴ
１０ テスト抵抗
１１ 第１ノード
１２ ローパスフィルタ
１３ キャパシタ
１４ 第２ノード
１５ コンパレータ
１６ 基準電圧源
１７ 抵抗
１００ アセンブリ
ＧＮＤ 接地電位
Ｕ_Ｅ 第１供給電圧
Ｕ_Ａ 第２供給電圧
Ｕ_Ｒ 基準電圧
Ｕ_Ｔ テスト電圧
ｔ_０，ｔ_１，ｔ_２，ｔ_３ 時点

Claims (9)

1. 第１供給電圧を供給する入力部と、
   前記第１供給電圧に基づき第２供給電圧を供給する電圧レギュレータと、
   前記電圧レギュレータのインピーダンスを特定する測定デバイスと、
   前記電圧レギュレータのインピーダンスが予め定義されたインピーダンス値を超える場合に前記第１供給電圧を前記電圧レギュレータと接続するよう構成されるセルフロック型スイッチング素子と
   を有し、
   前記測定デバイスは、テスト抵抗を有し、該テスト抵抗は、該テスト抵抗及び前記電圧レギュレータが分圧器を形成するように前記スイッチング素子をブリッジする、
   保護回路。
2. 前記スイッチング素子は、電気半導体スイッチング素子、特に、金属酸化膜半導体電界効果トランジスタ、ＭＯＳＦＥＴを有する、
   請求項１に記載の保護回路。
3. 前記測定デバイスは、コンパレータを更に有し、該コンパレータは、前記テスト抵抗と前記電圧レギュレータとの間のノードでのテスト電圧を基準電圧と比較し、前記テスト電圧が前記基準電圧を超える場合に前記コンパレータの出力部で前記スイッチング素子に対する制御信号を供給するよう構成される、
   請求項１又は２に記載の保護回路。
4. 前記第１供給電圧を供給する前記入力部は、コンピュータ電源ユニットの電圧レールへ接続されるよう構成される、
   請求項１乃至３のうちいずれか一項に記載の保護回路。
5. 第１供給電圧を供給する入力部と、前記第１供給電圧に基づき第２供給電圧を供給する電圧レギュレータと、該電圧レギュレータのインピーダンスを特定する測定デバイスと、セルフロック型スイッチング素子とを有する保護回路の作動方法であって、
   前記電圧レギュレータのインピーダンスを測定するステップと、
   前記測定されたインピーダンスが予め定義されたインピーダンス値を超える場合に前記スイッチング素子を閉じて、前記電圧レギュレータが前記第１供給電圧へ接続されるようにするステップと
   を有し、
   前記測定デバイスは、テスト抵抗を有し、該テスト抵抗は、該テスト抵抗及び前記電圧レギュレータが分圧器を形成するように前記スイッチング素子をブリッジし、
   前記電圧レギュレータのインピーダンスを測定するステップは、前記スイッチング素子をブリッジする前記テスト抵抗を介して前記保護回路の前記入力部でテスト電流を供給することを更に有する、
   作動方法。
6. 前記電圧レギュレータのインピーダンスを測定するステップは、前記保護回路の前記入力部での前記第１供給電圧の供給の直後に行われる、
   請求項５に記載の作動方法。
7. 前記電圧レギュレータのインピーダンスを測定するステップは、
   前記テスト抵抗と前記電圧レギュレータとの間のノードに存在するテスト電圧を基準電圧と比較することを更に有する、
   請求項５又は６に記載の作動方法。
8. 前記スイッチング素子を閉じるステップは、
   前記テスト電圧が前記基準電圧を超える場合に、前記スイッチング素子を閉じるための切り替え信号を前記スイッチング素子へ供給することを更に有する、
   請求項７に記載の作動方法。
9. コンピュータ電源ユニットと、
   請求項１乃至４のうちいずれか一項に記載の保護回路を備えたシステムボードと
   を有し、
   前記コンピュータ電源ユニットは、前記保護回路の前記入力部で前記第１供給電圧を供給する、
   コンピュータシステム。

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