JP6923571B2 - アンテナアレイ試験回路、フェーズドアンテナアレイを試験する方法、及びフェーズドアンテナアレイ - Google Patents

Description

関連出願
本願は、「埋め込み型アンテナアレイ計測学のシステムと方法」との名称の２０１８年８月３１日に出願された米国仮出願第６２／７２５，８５７号による優先権を主張する。そのすべてがここに参照として組み入れられる。

典型的に、コスト重視のアプリケーション向けに製造されたアンテナは、使用前に試験及び特性評価を必要する。アンテナの試験は、当該アンテナの性能パラメータの正確な測定を与える上で重要である。非常に一般的かつ頻繁にあることだが、アンテナは、特に製造コストを最小限にするように設計されると、所望どおりに又は理論的に予測されるように機能することがない。それゆえ、アンテナ試験は、現場での使用前に、アンテナの実際の性能測定基準又はパラメータを測定又は評価する役割を果たすようになっている。試験プロセス中に測定された性能測定基準は、試験する側のアンテナを、その展開前に（又は展開中に）較正するべく使用することができる。

フェーズドアンテナアレイに対し、試験中に測定される性能パラメータは、様々なアンテナ素子の利得及び位相の応答を含み得る。試験プロセスには、コスト及び時間がかかり得る。試験のコストは、無響室のような使用される試験機器、及び試験労力のコストに起因し得る。また、試験プロセスの時間消費的な性質により、単位時間当たりに試験可能なフェーズドアンテナアレイの数が限られるので、製造され及び展開のために搬送されるフェーズドアンテナアレイの量も限られる。

また、測定される較正パラメータの精度は、使用される試験技法に依存し得る。例えば、様々な試験ステップ（又は実験）間での被試験フェーズドアンテナアレイ及びプローブアンテナの機械的操作（例えば移動又は回転）に関与する試験技法により、機械的操作に関連付けられる測定エラー（例えば角度又は距離の測定エラー）ゆえの試験エラーがもたらされ得る。

一側面において、ここに開示される本発明概念の実施形態は、フェーズドアンテナアレイを試験するアンテナアレイ試験回路に関する。アンテナアレイ試験回路は、複数のメモリレジスタ、試験シーケンス生成論理、及び試験制御論理を含み得る。複数のメモリレジスタは、フェーズドアンテナアレイの複数のアンテナ素子のそれぞれに対し、対応アンテナ素子識別子（ＩＤ）を格納することができる。複数のメモリレジスタは、一シーケンスの試験ステップの一試験ステップを示す試験ステップ識別子（ＩＤ）を格納することができる。試験シーケンス生成論理は、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、対応アンテナ素子ＩＤ及び試験ステップＩＤを使用して、試験ステップＩＤが示す試験ステップ中のアンテナ素子の試験状態を示す対応試験信号を決定するべく構成することができる。試験制御論理は、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子を、試験ステップＩＤが示す試験ステップ中に対応試験信号に従うように構成させるべく、構成することができる。

さらなる側面において、試験シーケンス生成論理は、第１論理及び第２論理を含み得る。第１論理は、当該一シーケンスの試験ステップの各試験ステップに対し、試験ステップＩＤを使用して、対応試験ステップ信号を決定することができる。第２論理は、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、対応アンテナ素子ＩＤを使用して、対応アンテナ素子信号を決定することができる。試験シーケンス生成論理は、試験ステップ信号及び対応アンテナ素子信号を使用して、試験ステップＩＤが示す試験ステップ中のアンテナ素子の試験状態を示す対応試験信号を生成することができる。

さらなる側面において、アンテナアレイ試験回路は、当該一シーケンスの試験ステップの各試験ステップのための、及び複数のアンテナ素子の各アンテナ素子のための、試験ステップ中のアンテナ素子の試験状態の対応指標を格納するメモリを含み得る。試験シーケンス生成論理は、複数のアンテナ素子の各アンテナ素子に対し、当該一シーケンスの試験ステップの各試験ステップにおいて、アンテナ素子の試験状態の対応指標をメモリから取得することができる。試験シーケンス生成論理は、アンテナ素子の試験状態の対応指標を使用して、試験ステップ中のアンテナ素子の試験状態を示す対応試験信号を生成することができる。

さらなる側面において、試験シーケンス生成論理により生成されて当該一シーケンスの試験ステップにわたるフェーズドアンテナアレイの複数のアンテナ素子の試験状態を示すた試験信号が、試験行列を表し得る。アンテナアレイ試験回路は、フェーズドアンテナアレイのビーム形成器集積回路に統合することができる。アンテナ素子の試験状態は、アンテナ素子に適用される利得、時間遅延及び位相シフトの少なくとも一つを示し得る。複数のメモリレジスタは、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、対応位相シフト、対応時間遅延及び対応利得の少なくとも一つを格納することができる。

さらなる側面において、複数のメモリレジスタは、フェーズドアンテナアレイが公称状態（フェーズドアンテナアレイの通常使用中）にあるか又は試験状態（試験を受けているとき又は試験を受けるべく構成されているとき）にあるかを示す試験制御値を格納することができる。試験制御論理は、試験制御値を受信するべく構成することができる。試験制御論理は、試験制御値が試験状態を示す場合にフェーズドアンテナアレイの複数のアンテナ素子の構成を許容し、そうでない場合にフェーズドアンテナアレイの複数のアンテナ素子の構成を防止することができる。

さらなる側面において、アンテナアレイ試験回路は、インクリメント条件検出器論理を含み得る。インクリメント条件検出器論理は、所定の条件の発生を検出することができる。インクリメント条件検出器論理は、所定の条件の発生検出のときに複数の試験ステップの他の試験ステップを参照するべく、試験ステップＩＤを修正することができる。

一側面において、ここに開示される本発明概念の実施形態は、フェーズドアンテナアレイを試験する方法に関する。方法は、集積回路により、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、対応アンテナ素子識別子（ＩＤ）を格納することを含み得る。方法は、複数のメモリレジスタが、一シーケンスの試験ステップの一試験ステップを示す試験ステップ識別子（ＩＤ）を格納することを含み得る。方法は、集積回路により、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、対応アンテナ素子ＩＤ及び試験ステップＩＤを使用して、試験ステップＩＤが示す試験ステップ中の当該アンテナ素子の試験状態を示す対応試験信号を決定することを含み得る。方法は、集積回路が、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子を、試験ステップＩＤが示す試験ステップ中に対応試験信号に従うように構成させることを含み得る。

さらなる側面において、方法は、集積回路が、当該一シーケンスの試験ステップ各試験ステップに対し、試験ステップＩＤを使用して対応試験ステップ信号を決定することを含み得る。方法は、集積回路が、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、対応アンテナ素子ＩＤを使用して対応アンテナ素子信号を決定することを含み得る。試験ステップＩＤが示す試験ステップ中のアンテナ素子の試験状態を示す対応試験信号を生成することは、試験ステップ信号及び対応アンテナ素子信号を使用して対応試験信号を生成することを含み得る。

さらなる側面において、方法は、当該一シーケンスの試験ステップの各試験ステップに対し、及び複数のアンテナ素子の各アンテナ素子に対し、試験ステップ中のアンテナ素子の試験状態の対応指標をメモリに格納することを含む。方法は、集積回路が、複数のアンテナ素子の各アンテナ素子に対し、当該一シーケンスの試験ステップの各試験ステップにおいて、メモリからアンテナ素子の試験状態の対応指標を取得することを含み得る。方法は、集積回路が、アンテナ素子の試験状態の対応指標を使用して、試験ステップ中のアンテナ素子の試験状態を示す対応試験信号を生成することを含み得る。

さらなる側面において、集積回路は、フェーズドアンテナアレイのビーム形成器集積回路を含み得る。試験状態は、アンテナ素子に適用される利得、時間遅延及び位相シフトの少なくとも一つを示し得る。方法は、複数のメモリレジスタが、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、対応位相シフト、対応時間遅延及び対応利得の少なくとも一つを格納することを含み得る。

さらなる側面において、方法は、複数のメモリレジスタが、フェーズドアンテナアレイが公称状態にあるのか又は試験状態にあるのかを示す試験制御値を格納することを含み得る。方法はさらに、複数のメモリレジスタから試験制御値を取得し、試験制御値が試験状態を示す場合にフェーズドアンテナアレイの複数のアンテナ素子の構成を許容し、他の場合にフェーズドアンテナアレイの複数のアンテナ素子の構成を防止することを含み得る。

さらなる側面において、方法は、集積回路が、所定の条件の発生を検出し、所定の条件の発生検出のときに複数の試験ステップの他の試験ステップを参照するべく試験ステップＩＤを修正することを含み得る。

一側面において、ここに開示される本発明概念の実施形態は、フェーズドアンテナアレイに関する。フェーズドアンテナアレイは、複数のアンテナ素子、複数のメモリレジスタ、試験シーケンス生成論理及び試験制御論理を含み得る。複数のメモリレジスタは、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、対応アンテナ素子識別子（ＩＤ）を格納することができる。複数のメモリレジスタは、一シーケンスの試験ステップの試験ステップを示す試験ステップ識別子（ＩＤ）を格納することができる。試験シーケンス生成論理は、フェーズドアンテナアレイの集積回路に統合することができるとともに、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、対応アンテナ素子ＩＤ及び試験ステップＩＤを使用して、試験ステップＩＤが示す試験ステップ中のアンテナ素子の試験状態を示す対応試験信号を決定するべく構成することができる。試験制御論理は、フェーズドアンテナアレイの集積回路に統合することができるとともに、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子を、試験ステップＩＤが示す試験ステップ中の対応試験信号に従うように構成させるように、構成することができる。

ここに開示される本発明概念の実装が、以下の詳細な説明を考慮する場合に良好に理解され得る。かかる説明は、必ずしも縮尺通りではない含まれる図面を参照する。誇張される特徴もあれば、省略される特徴、又は明確性のために模式的に表現される特徴もある。図面において同じ参照番号は、同じ又は類似の要素、特徴又は機能を表し及び参照する。

本開示の発明概念に係るフェーズドアンテナアレイ試験システムのブロック図を示す。 本開示の発明概念に係るアンテナアレイ試験回路のブロック図の一例を示す。 本開示の発明概念に係る試験シーケンス生成論理の実装の一例のブロック図を示す。 本開示の発明概念に係る試験シーケンス生成論理の、論理演算に基づく実装の様々な例を説明する図を示す。 本開示の発明概念に係る試験ステップＩＤのインクリメントプロセスの一例を説明するブロック図を示す。 本開示の発明概念に係るフェーズドアンテナアレイを試験する方法のフローチャートを示す。

本方法及びシステムの様々な実施形態の詳細が、添付図面及び以下の説明に記載される。

ここに開示される本発明概念の詳細な実施形態が説明される前に、ここに開示される本発明概念が、コンポーネント及び回路の新規な構造的組み合わせを含むがこれらに限られず、さらにはこれらの特定の詳細構成にも限られないことに注目するべきである。したがって、ここに記載の利益を有する当業者にとってすぐに明らかとなる本開示が構造的詳細によって不明りょうとならないように、コンポーネント及び回路の構造、方法、機能、制御及び配列は、大抵の部分が、容易に理解できるブロック表現及び模式的な図により図面に説明されている。さらに、ここに開示される本発明概念は、本開示に与えられる図に描かれる特定の実施形態に限られることはないが、特許請求の範囲における言語に従って解釈される必要がある。

フェーズドアンテナアレイは製造されるときに、利得（Ｇ）、指向性、放射パターン、ビーム幅、輻射電力（又は実効輻射電力（ＥＩＲＰ））、交差偏波弁別、利得対雑音温度（Ｇ／Ｔ）、エラーベクトル振幅（ＥＶＭ）、隣接チャネル電力比（ＡＣＰＲ）、パルス品質、サイドローブレベル、信号対雑音比（ＳＮＲ）、又はこれらの組み合わせのような固有の性能パラメータ（又は無線特性）を有するように設計することができる。しかしながら、製造及び／又は設計エラーゆえに、フェーズドアンテナアレイは所望どおりに機能しないことがあり、フェーズドアンテナアレイの実際の性能パラメータは、例えばフェーズドアンテナアレイの設計プロセス中に定義された対応理論性能パラメータとは異なり得る。フェーズドアンテナアレイの試験プロセスにより、製造されたフェーズドアンテナアレイの、実際の性能パラメータ（又は無線特性）を、展開前に測定することが許容される。

従来型フェーズドアンテナアレイの試験の方法及びシステムは通常、フェーズドアンテナアレイの遠距離場応答の試験を許容するべく、相対的に大きな無線周波数（ＲＦ）無響室を使用することを含む。従来型の試験の方法及びシステムはまた典型的に、様々な近距離場又は遠距離場のシナリオにおけるフェーズドアンテナアレイの試験を許容するべく、所与のＲＦ無響室において機械的部品（例えばモータ）を異なる位置間で動かすことを含む。機械的部品を動かすことにより、試験プロセスの速度が低下して複雑性が増す。例えば、フェーズドアンテナアレイを（例えばモータを使用して）位置決めするのに必要な時間は、ひとたび位置決めされてアレイパラメータを測定する時間よりも有意に長い。

「ＥＳＡ計測学の方法とシステム」との名称の２０１８年１月１３日に出願された米国特許出願第１５／８８５，３６２号に記載される他のフェーズドアンテナアレイ試験技法が、例えばフェーズドアンテナアレイを回転させ又は動かす代わりに、試験プロセス中に様々なアンテナ試験構成をフェーズドアンテナアレイに適用する。これらの試験技法又は対応試験機器を、ここでは、高速アンテナ試験環境（ＦＡＴＥ）と称する。各試験構成は、一シーケンスの試験ステップの対応試験ステップ中にフェーズドアンテナアレイ又は各アンテナ素子に適用される一以上の対応利得値、一以上の対応位相シフト値、一以上の時間遅延値、又はこれらの組み合わせを含み得る。ＦＡＴＥは、試験構成又は対応パラメータ（例えば利得値、位相シフト値、時間遅延値又はこれらの組み合わせ）を、フェーズドアンテナアレイの一以上のビーム形成器のＲＦ集積回路（ＲＦＩＣ）にアップロードする中央制御器を含み得る。

ＦＡＴＥにより、従来型フェーズドアンテナアレイ試験技法と比べて改善された試験速度が許容される一方、ＦＡＴＥの性能は、中央制御器が試験構成をビーム形成器ＲＦＩＣにアップロードする速度に高度に依存する。例えば、各試験ステップでのバス書き込み時間、又は構成パラメータをビーム形成器ＲＦＩＣにアップロードする時間は、かかるパラメータによりフェーズドアンテナアレイを試験する時間よりも実質的に長い。また、Ｎ個のアンテナ素子（Ｎは整数）を有するフェーズドアンテナアレイに対し、ＦＡＴＥは通常、Ｎ個のアンテナ素子の構成パラメータをステップ毎にアップロードするＮ個の試験ステップを含む。そうすると、中央制御器とフェーズドアンテナアレイとの間における、Ｎ個の素子を有するアレイの試験プロセス中の通信時間（又はデータアップロード時間）は、Ｎ２に比例する。したがって、アンテナアレイ当たりのアンテナ素子の数Ｎが大きくなるにつれ、アンテナアレイ当たりの試験時間は大幅に増大し、試験スループット（例えば単位時間当たりの試験を受けたアンテナの数）は有意に低下する。

例えば、ＦＡＴＥは、２０４８個のアンテナ素子を有するアンテナアレイに対し、２８秒の試験時間を達成することができる。２８秒のうち、通信時間（又はビーム形成器ＲＦＩＣへのデータアップロード時間）は、Ｎ２回の書き込みに対して１８秒になると推定される。データ書き込み（又はデータアップロード）の複雑性を、例えばＮ（例えば２０４８）倍だけ低減することにより、２０４８個のアンテナ素子を有するアンテナアレイに対して９ｍｓ（ミリ秒）の通信時間が得られ、試験プロセス全体に対し、ベクトルネットワーク分析器（ＶＮＡ）とコンピューティングデバイスとの間で試験データを伝送する時間を含む試験時間が１０秒まで低減される。

ここに記載の方法及びシステムにより、フェーズドアンテナアレイ試験速度の改善が許容される。ここに記載の方法及びシステムにより、Ｎ倍だけの通信速度の低減が許容される。ここでＮは、試験されるフェーズドアンテナアレイにおけるアンテナ素子の数を表す。詳しくは、ここに記載の方法及びシステムにより、試験を受けているフェーズドアンテナアレイのアンテナ素子まで構成パラメータをアップロードするべく使用される時間の低減が許容される。

ここで図面を参照すると、図１は、本開示の発明概念に係るフェーズドアンテナアレイ試験環境１００の実施形態の一例を説明する図を示す。簡単に概観すると、フェーズドアンテナアレイ試験環境１００は、アンテナ試験室１０２、フェーズドアンテナアレイ１０４、プローブアンテナ１０６、並びにフェーズドアンテナアレイ１０４及びプローブアンテナ１０６に通信可能に結合されたアンテナ試験制御システム１０８を含み得る。フェーズドアンテナアレイ１０４、プローブアンテナ１０６及びアンテナ試験制御システム１０８は、アンテナ試験室１０２の中に配列することができる。フェーズドアンテナアレイ１０４は、複数のアンテナ素子１１０、ビーム形成器集積回路（ＩＣ）１１２、及びアンテナアレイ試験回路１１４を含み得る。アンテナ試験制御システム１０８及びプローブアンテナ１０８は、フェーズドアンテナアレイ１０４を試験するためのフェーズドアンテナアレイ試験システムを形成するとみなすことができる。図１は一つのプローブアンテナ１０６が使用されることを示すが、フェーズドアンテナアレイ試験システムは、例えばフェーズドアンテナアレイ１０４に対する異なる位置、別々の極性、様々な動作周波数（又は周波数帯域）、又はこれらの組み合わせに関連付けられた複数のプローブアンテナ１０６を含んでよい。また、フェーズドアンテナアレイ試験システムは、例えば「ＥＳＡ計測学の方法とシステム」との名称の２０１８年１月１３日に出願された米国特許出願第１５／８８５，３６２号に開示されている複数のフェーズドアンテナアレイ１０４を試験するべく使用することができる。

アンテナ試験室１０２は無線周波数（ＲＦ）無響室を含み得る。ＲＦ無響室は、フェーズドアンテナアレイ１０４又はプローブアンテナ１０４により輻射される電磁波の反射を実質的に吸収するべく設計された部屋としてよい。例えば、ＲＦ無響室の壁、天井及び床は、電磁波吸収材料から作られ又は当該材料によりライニングされる。ＲＦ無響室の壁及び天井はまた、周囲環境における電磁波がＲＦ無響室に侵入するのをブロックするべく設計することができる。試験室１０２は、フェーズドアンテナアレイ試験システム及び被試験フェーズドアンテナアレイ１０４を受け入れるサイズとすることができる。例えば、試験室１０２のサイズは、フェーズドアンテナアレイ試験システムのコンポーネントのサイズ、被試験フェーズドアンテナアレイ１０４のサイズ、（例えば所与の継続時間当たりの）被試験フェーズドアンテナアレイの数、フェーズドアンテナアレイ１０４とプローブアンテナ１０６との間の距離、又はこれらの組み合わせに基づいて画定することができる。いくつかの実装において、フェーズドアンテナアレイ試験システム及び試験対象フェーズドアンテナアレイ１０４は、開空間（又は屋外）に配列することができる。例えば、地面を離れる／地面からの反射を防止又は軽減するべく、電磁波吸収材料を、フェーズドアンテナアレイ１０４とプローブアンテナ１０６との間にある地面の一部の上に置くことができる。

フェーズドアンテナアレイ１０４を試験するプロセスにより、例えばフェーズドアンテナアレイ１０４の設計プロセス中に、フェーズドアンテナアレイ１０４の実際の性能パラメータ（又は無線特性）を、例えば、定義された対応理論性能パラメータとは異なり得る利得（Ｇ）、指向性、放射パターン、ビーム幅、輻射電力（又は実効輻射電力（ＥＩＲＰ））、交差偏波弁別、利得対雑音温度（Ｇ／Ｔ）、エラーベクトル振幅（ＥＶＭ）、隣接チャネル電力比（ＡＣＰＲ）、パルス品質、サイドローブレベル、信号対雑音比（ＳＮＲ）、又はこれらの組み合わせを、計測することが許容される。試験プロセス中、フェーズドアンテナアレイ１０４が送信アンテナとして動作（又は作用）することができる一方、プローブアンテナ１０６は受信アンテナとして動作することができるし、又はその逆もあり得る。例えば、アンテナ試験制御システム１０８は、送信される（又は電磁波として輻射される）固有の送信（ＴＸ）信号をフェーズドアンテナアレイ１０４に与えることができ、プローブアンテナ１０８は、電磁波に応答して対応受信（ＲＸ）ＲＦ信号を受信することができる。代替的に、アンテナ試験制御システム１０８は、送信される（又は電磁波として輻射される）送信（ＴＸ）信号をプローブアンテナ１０６に与え、フェーズドアンテナアレイ１０４は、電磁波に応答して対応ＲＸ信号を受信することができる。

プローブアンテナ１０６は、ホーンアンテナ、ループプローブアンテナ、矩形アンテナ、ダイポールアンテナプローブ、又は当業者に知られた他のタイプのアンテナを含んでよい。プローブアンテナ１０６は、一重偏波又は二重偏波となり得る。プローブアンテナ１０６は、フェーズドアンテナアレイ１０４に対して固定された（又は所定の）位置及び／又は固定された（又は所定の）配向に配列することができる。いくつかの実装において、フェーズドアンテナアレイ１０４に対して複数の位置及び／又は配向に配列された複数のプローブアンテナを、試験プロセスにおいて使用することができる。

アンテナ試験制御システム１０８は、ベクトルネットワーク分析器（ＶＮＡ）、コンピューティングデバイス、又はこれらの組み合わせ（双方とも図１に示さず）を含み得る。アンテナ試験制御システム１０８は、ＲＸ信号を受信アンテナ（例えばフェーズドアンテナアレイ１０４又はプローブアンテナ１０６）から受信して当該ＲＸ信号を分析し、フェーズドアンテナアレイ１０４の一以上の実際の性能パラメータ及び／又は較正パラメータ（例えば利得較正値、位相シフト較正値又はこれらの組み合わせ）を、フェーズドアンテナアレイが通常（又は公称）動作モードにあるときにフェーズドアンテナアレイ１０４のアンテナ素子１１０に対して適用されるように決定（又は計算）することができる。

フェーズドアンテナアレイ１０４において、ビーム形成器ＩＣ１１２は、複数のアンテナ素子１１０に通信可能に結合することができる。ビーム形成器ＩＣ１１２は、フェーズドアンテナアレイ１０４から受信するビーム（ＲＸビーム）の操舵を許容する受信器（ＲＸ）ビーム形成フィードネットワーク、フェーズドアンテナアレイ１０４が送信するビーム（ＴＸビーム）の操舵を許容する送信器（ＴＸ）ビーム形成フィードネットワーク、又は双方の組み合わせ（双方とも図１に示さず）を含み得る。ビーム形成フィードネットワークにより、別個の位相シフト、別個の時間遅延、別個の利得、又は双方の組み合わせを別個のアンテナ素子１１０（又は複数群のアンテナ素子）に適用することが許容される。ビーム形成フィードネットワークは、複数の位相シフタ（時間遅延線）、複数のＲＦ増幅器、一以上の電力スプリッタ、一以上の電力コンバイナ、又はこれらの組み合わせを含み得る。

フェーズドアンテナアレイ１０４はアンテナアレイ試験回路１１４を含み得る。アンテナアレイ試験回路１１４は、フェーズドアンテナアレイ１０４の試験を制御するべく構成することができる。試験プロセスは、複数の（例えばＭ個、ここでＭはフェーズドアンテナアレイ１０４におけるアンテナ素子１１０の数以上の整数）試験ステップ（又は試験実験）を有する試験シーケンスを含み得る。各試験ステップにおいて、アンテナアレイ試験回路１１４は、対応セットの試験状態（例えば試験利得値、試験位相シフト値、又はこれらの組み合わせ）を決定して複数のアンテナ素子１１０に適用することができる。対応セットの試験状態が複数のアンテナ素子１１０に適用されている間、フェーズドアンテナアレイ１０４を各試験ステップ中に試験することができる（例えばＲＦ信号又は電磁波がフェーズドアンテナアレイとプローブアンテナ１０６との間で送信され、性能測定基準の測定値がアンテナ試験制御システム１０８によって収集される）。アンテナアレイ試験回路１１４は、ビーム形成器 ＩＣ１１２に統合する（又は埋め込む）ことができる。アンテナアレイ試験回路１１４は、ビーム形成器 ＩＣ１１２に通信可能に結合された別個のＩＣ（例えばビーム形成器ＩＣ１１２とは別個）として実装することができる。アンテナアレイ試験回路１１４及びビーム形成器ＩＣ１１２は、一つのプリント回路基板（ＰＣＢ）に実装し、又は互いに通信可能に結合された複数の別個のＰＣＢに実装することができる。アンテナアレイ試験回路１１４をビーム形成器ＩＣ１１２の中に埋め込み（又は統合し）双方の回路を一つのＰＣＢに実装することにより、例えばビーム形成器ＩＣ１１２及びアンテナアレイ試験回路１１４を別個のＩＣとして実装することと比べて相対的に高い試験速度（又は低い試験時間）によるコンパクトかつ効率的な実装を得ることができる。

図２を参照すると、本開示の発明概念に係るアンテナアレイ試験回路２００ブロック図の一例が示される。手短に述べると、アンテナアレイ試験回路２００はレジスタブロック（回路構成）２０２を含み得る。これは、メモリレジスタ２０４〜２１２のような複数のメモリレジスタ（又はメモリ素子）、試験シーケンス生成論理２１４、試験制御論理２１６、及びインクリメント条件検出器（又はインクリメント動作コンポーネント）２１８を含む。アンテナアレイ試験回路２００はさらに、データを他のデバイスと交換する直列インタフェイス２２０、又は他のデバイス若しくは他の回路コンポーネント（例えば図１に示すビーム形成器ＩＣ１１２の回路コンポーネント）を含み得る（又はこれらに通信可能に結合され得る）。ここで使用されるように、メモリ素子は、一以上の情報ビットを格納することができるメモリコンポーネントである。

図１及び図２を参照すると、フェーズドアンテナアレイ１０２は、複数のアンテナアレイ試験回路２００を含み得る。ここで、各アンテナアレイ試験回路２００は、フェーズドアンテナアレイ１０２のアンテナ素子１１０の各サブセットに関連付けることができる。レジスタブロック２０２は、ここでは試験制御値とも称する、フェーズドアンテナアレイ１０４の動作モードの指標（例えば１ビット値）を格納するメモリレジスタ２０４を含み得る。フェーズドアンテナアレイは、試験モード又は公称（又は通常動作）モードとすることができる。レジスタブロック２０２は、アンテナ素子１１０の識別子（ＩＤ）を格納する複数のメモリレジスタ２０６を含み得る。例えば、各アンテナ素子１１０に対し、一以上のメモリレジスタ１１０は対応アンテナ素子ＩＤを格納することができる。各アンテナ素子１１０に対し、対応アンテナ素子ＩＤは、例えば、当該アンテナ素子１１０を識別する一つの番号、又は、例えば、当該アンテナ素子１１０の行番号及び列番号となる複数の番号を含み得る。レジスタブロック２０２は、アンテナアレイ試験回路２００によりサポートすることができる試験ステップの最大数（又はフェーズドアンテナアレイ１０４におけるアンテナ素子の最大数Ｎ）を格納するメモリレジスタ２０８を含み得る。このように、アンテナアレイ試験回路２００は、試験ステップの最大数以下のアンテナ素子の対応数を有するいずれかのフェーズドアンテナアレイの中で（又はこれを試験するべく）使用することができる。レジスタブロック２０２は、実行されている現行の試験ステップに対して試験ステップＩＤ（例えば試験ステップ数）を格納するメモリレジスタ２１０を含み得る。試験シーケンスの各試験ステップは、対応試験ステップＩＤに関連付けることができる。

レジスタブロック２０２は、各アンテナ素子１１０に対し一以上の対応試験状態を格納するための複数のメモリレジスタ２１２を含み得る。一以上の対応試験状態は、様々な試験ステップすべてを通じて当該アンテナ素子１１０に適用可能な潜在的試験状態を表すことができる。各アンテナ素子１１０に対し、一以上の対応試験状態は、例えば、アンテナ素子１１０がＯＮにされるべきか若しくはＯＦＦにされるべきか、又はどの利得がアンテナ素子１１０に適用されるべきか、を示すような、例えばＯＮ状態及びＯＦＦ状態を含み得る。例えば、ＯＮ状態が相対的に高い利得値に対応し得る一方、ＯＦＦ状態は相対的に低い利得値に対応し得る。各アンテナ素子１１０に対する一以上の潜在的試験状態は、例えば、アンテナ素子１１０に適用される試験利得値及び試験位相シフト値（又は試験時間遅延値）の少なくとも一方を含み得る。所与のアンテナ素子１１０の潜在的試験状態の各試験状態は、試験シーケンスの試験ステップの一以上の間にアンテナ素子１１０に適用される対応試験利得値、対応試験位相シフト値、対応試験時間遅延値、又はこれらの組み合わせを含み得る。アンテナ素子１１０を様々なＯＮ状態に関連付けることができる。各ＯＮ状態は、対応試験利得値、対応試験位相シフト値、又はこれらの組み合わせと関連付けることができる。

試験シーケンスの各試験ステップの間、試験シーケンス生成論理２１４は、試験ステップの試験ステップＩＤをメモリレジスタ２１０から受信（又は取得）することができる。試験シーケンス生成論理２１４はさらに、各試験ステップの間に各アンテナ素子１１０に対し、メモリレジスタ２０６から対応アンテナ素子ＩＤを受信（又は取得）することができる。試験シーケンス生成論理２１４はさらに、各試験ステップの間にメモリレジスタ２０８からステップの最大数を受信（又は取得）することができる。試験シーケンス生成論理２１４は、各試験ステップにおいてフェーズドアンテナアレイ１０４の各アンテナ素子１１０に対し、対応アンテナ素子ＩＤ及び試験ステップＩＤを使用して、試験ステップＩＤが示す試験ステップの間にアンテナ素子１１０の試験状態を示す対応試験信号を決定することができる。試験信号は、２進コード、他のタイプのコード、デジタル電気信号、アナログ電気信号、又はこれらの組み合わせを含み得る。試験シーケンス生成論理２１４はさらに、各試験ステップにおいてアンテナ素子１１０のための試験信号（又は試験状態信号）を決定するときに、ステップの最大数を使用することができる。ステップの最大数は、試験シーケンス生成論理２１４内にハードコードされ、又はメモリレジスタ２０８から受信（又は取得）することができる。

試験シーケンス生成論理２１４は、試験ステップＩＤが識別した試験ステップにおいて、試験ステップＩＤとアンテナ素子ＩＤとの対のそれぞれを対応アンテナ素子状態（又はアンテナ素子ＩＤに関連付けられたアンテナ素子の試験状態信号）にマッピングするマッピング機能を実装することができる。例えば、アンテナアレイ試験回路２００は、試験ステップのシーケンスの各試験ステップに対し、及びフェーズドアンテナアレイ１０４の各アンテナ素子１１０に対し、試験ステップ中のアンテナ素子の試験状態の対応指標を格納するメモリを含み得る。例えば、各対（試験ステップＩＤ、アンテナ素子ＩＤ）を、試験ステップＩＤが識別した試験ステップにおいて、アンテナ素子ＩＤが識別したアンテナ素子の対応試験状態（又は試験状態信号）にマッピングするルックアップテーブルを格納することができる。試験シーケンス生成論理２１４は、試験シーケンスの各試験ステップにおいてフェーズドアンテナアレイ１０４の各アンテナ素子１１０に対し、アンテナ素子１１０の試験状態の対応指標をメモリから（例えばルックアップテーブルから）取得することができる。試験シーケンス生成論理２１４は、試験ステップＩＤが識別した試験ステップ中に、アンテナ素子１１０の試験状態の対応指標を使用して、アンテナ素子ＩＤが識別したアンテナ素子１１０の試験状態を示す対応試験信号を生成することができる。

図３を参照すると、本開示の発明概念に係る、図２の試験シーケンス生成論理２１４の実装３００のブロック図が示される。試験シーケンス生成論理３００は、第１論理３０２及び第２論理３０４を含み得る。第１論理３０２は、対応アンテナ素子１１０のアンテナ素子ＩＤを、例えばメモリレジスタ２０６から、サポートされる素子の最大数を示す数を、例えばメモリレジスタ２０８から、受信することができる。第１論理３０２は、受信したアンテナ素子ＩＤ及びサポートされる素子の最大数を使用してアンテナ素子信号３０６を決定（又は生成）することができる。いくつかの実装において、サポートされるアンテナ素子の最大数は、第１論理３０２によってハードコード（又は維持）され得る。第２論理は、試験ステップＩＤを（例えば現行の試験ステップに対して）受信し、試験ステップＩＤに対応する試験ステップ信号を生成することができる。アンテナ素子信号及び試験ステップ信号は、２進コード、他のタイプのコード、電気信号、又はこれらの組み合わせを含み得る。

試験シーケンス生成論理３００は、第１論理３０２が生成したアンテナ素子信号３０６と第２論理３０４が生成した試験ステップ信号３０８とを受信することができるコンバイナコンポーネント３１０を含み得る。コンバイナコンポーネント３１０は、アンテナ素子信号３０６及び試験ステップ信号３０８を使用して、試験ステップＩＤが識別した試験ステップにおいて試験信号（又は試験状態信号）３１２を決定（又は生成）し、又はアンテナ素子ＩＤが識別したアンテナ素子の試験状態を識別することができる。例えば、コンバイナコンポーネント３１０は、試験状態信号３１２又は対応試験状態を決定するべく、論理ＡＮＤ、論理ＯＲ、論理ＮＡＮＤ、論理ＸＯＲ、他の論理演算、又はこれらの組み合わせを、アンテナ素子信号３０６及び試験ステップ信号３０８に適用することができる。

図４Ａを参照すると、本開示の発明概念に係る、図３の第１論理３０２、第２論理３０４及びコンバイナコンポーネント３１０の、論理演算に基づく第１例の実装４００ａを説明する図が示される。図４Ａにおいて、「Ｔ論理」は第１論理３０２を言及し、「Ｒ論理」は第２論理３０４を言及し、「Ｖ」はコンバイナコンポーネント３１０（又はこれに関連付けられた演算）を言及する。フェーズドアンテナアレイ１０４は、それぞれがＥ１、Ｅ２、Ｅ３及びＥ４として（又は０、１、２及び３に等しいアンテナ素子ＩＤにより）示される４つのアンテナ素子１１０を含むと仮定される。それぞれがＱ１、Ｑ２、Ｑ３及びＱ４として（又は対応試験ステップＩＤＱ＝０、１、２及び３により）示される４つの試験ステップが存在する。

行列４０２ａのような試験行列が、（Ｑ１、Ｑ２、Ｑ３及びＱ４として示されるステップの）各試験ステップにおいて（Ｅ１、Ｅ２、Ｅ３及びＥ４として示される素子の）各アンテナ素子の状態を表し得る。行列４０２において、０が、対応試験ステップにおいて対応アンテナ素子がＯＮであること（又は試験状態にあること）を示す一方、１は、対応試験ステップにおいて対応アンテナ素子のＯＦＦ状態（又は公称状態）を表す。例えば試験状態信号のような試験行列４０２ａのエントリを生成するべく、第１論理３０２（又は「Ｔ論理」）、第２論理３０４（又は「Ｒ論理」）、及びコンバイナコンポーネント３１０（又は「Ｖ」）の組み合わせを構成することができる。換言すると、アンテナ素子１１０のための試験ステップのシーケンスにわたる試験生成論理２１４の出力は、試験行列４０２ａをエミュレートすることができる。

第１論理３０２は、アンテナ素子信号３０６（又は２進コード）００、０１、１０及び１１を、それぞれＥ１、Ｅ２、Ｅ３及びＥ４として示されるアンテナ素子に関連付けることができる。第２論理３０４は、試験ステップ信号３０８（又は２進コード）００、０１、１０及び１１を、それぞれＱ１、Ｑ２、Ｑ３及びＱ４として示される試験ステップに関連付けることができる。コンバイナコンポーネント３１０（又は「Ｖ」）は、アンテナ素子信号３０６及び試験ステップ信号３０８を含む任意の信号対において論理ＡＮＤ演算を当てはめ、当該ＡＮＤ演算の得られた生成物における１の数を計数することができる。１の個数が奇数であれば、対応試験状態信号（又は試験状態）はＯＮ（又は０）であり、それ以外ではＯＦＦ（又は１）である。試験行列４０２ａの値は、様々な試験ステップにおける様々なアンテナ素子１１０のための試験信号としてみなすことができる。この場合における試験行列４０２ａは、アダマール行列である。いくつかの実装において、試験シーケンス生成論理２１４が生成する試験状態信号を表す試験行列（又は試験ステップのシーケンスにわたるアンテナ素子１１０の試験状態）は、他の形態をとり得る。

図４Ｂを参照すると、本開示の発明概念に係る、図３の第１論理３０２、第２論理３０４及びコンバイナコンポーネント３１０の論理演算に基づく第２例の実装４００ｂを説明する図が示される。図４Ｂにおいて、図４Ａと同様に、「Ｔ論理」は第１論理３０２を言及し、「Ｒ論理」は第２論理３０４を言及し、「Ｖ」はコンバイナコンポーネント３１０（又はこれらに関連付けられた演算）を言及する。また、図４Ａの例と同様に、フェーズドアンテナアレイ１０４は、それぞれがＥ１、Ｅ２、Ｅ３及びＥ４として（又は０、１、２及び３に等しいアンテナ素子ＩＤにより）示される４つのアンテナ素子１１０を含むと仮定され、それぞれが（Ｑ＝０、１、２及び３に等しい対応試験ステップＩＤにより）として示される４つの試験ステップが存在する。

（Ｑ１、Ｑ２、Ｑ３及びＱ４として示されるステップの）各試験ステップにおいて（Ｅ１、Ｅ２、Ｅ３及びＥ４として示される素子の）各アンテナ素子の状態を表す試験行列４０２ｂは、この場合、単位行列である。試験行列４０２ｂの値は、様々な試験ステップにおける様々なアンテナ素子１１０に対する試験信号としてみなすことができる。行列４０２ｂにおいて、０が、対応試験ステップにおいて対応アンテナ素子がＯＦＦである（又は公称状態にある）ことを示す一方、１は、対応試験ステップにおける対応アンテナ素子のＯＮ状態（又は試験状態）を表す。試験行列４０２ｂのエントリを生成するべく、対応アンテナ素子ＩＤが試験ステップＩＤに等しい（又は一致する）場合にのみアンテナ素子が公称状態にあるように、第１論理３０２（又は「Ｔ論理」）、第２論理３０４（又は「Ｒ論理」）及びコンバイナコンポーネント３１０（又は「Ｖ」）の組み合わせを構成することができる。例えば、コンバイナコンポーネント３１０は、（所与のアンテナ素子に対して第１論理が生成した）アンテナ素子信号が（所与の試験ステップのために第２論理が与えた）試験ステップ信号に一致するときを検出する比較器としてよい。第１論理３０２は、この場合、アンテナ素子信号３０６（又は２進コード）００、０１、１０及び１１を、それぞれＥ１、Ｅ２、Ｅ３及びＥ４として示される（又は０、１、２及び３に等しい対応アンテナ素子ＩＤを有する）アンテナ素子に関連付けることができる。第２論理３０４は、試験ステップ信号３０８（又は２進コード）００、０１、１０及び１１を、それぞれＱ１、Ｑ２、Ｑ３及びＱ４として示される（又はＱ＝０、１、２又は３の試験シーケンスＩＤを有する）試験ステップに関連付けることができる。

図４Ｃを参照すると、本開示の発明概念に係る、図３の第１論理３０２、第２論理３０４及びコンバイナコンポーネント３１０の第３例の論理演算に基づく実装４００ｃを説明する図が示される。図４Ｃにおいても、図４Ａ及び図４Ｂと同様に、「Ｔ論理」は第１論理３０２を言及し、「Ｒ論理」は第２論理３０４を言及し、「Ｖ」はコンバイナコンポーネント３１０（又はこれに関連付けられた演算）を言及する。また、図４Ａ及び４Ｂにおける例と同様に、フェーズドアンテナアレイ１０４は、それぞれＥ１、Ｅ２、Ｅ３及びＥ４として（又は０、１、２及び３に等しい対応アンテナ素子ＩＤにより）示される４つのアンテナ素子１１０を含むと仮定され、それぞれＱ１、Ｑ２、Ｑ３及びＱ４として（又はＱ＝０、１、２及び３となる対応試験ステップＩＤにより）示される４つの試験ステップが存在する。

この場合、Ｍ個のアンテナ素子１１０（例えばＭ＝４）を有するフェーズドアンテナアレイに対し、アンテナ素子１１０は、０〜３６０°内で均等に離間されたＭ個の位相シフト値によって構成することができる。一以上のメモリレジスタ２１２が、アンテナ素子１１０に対して可能な試験状態を表す均等に離間されたＭ個の位相シフト値を格納することができる。一以上のレジスタ２１２は、すべてのアンテナ素子１１０にとって共通としてよい。第１論理３０２は、アンテナ素子信号３０６（又は２進コード）００、０１、１０及び１１を、それぞれＥ１、Ｅ２、Ｅ３及びＥ４として示される（又はＥ＝０、１、２又は３のアンテナ素子ＩＤを有する）アンテナ素子に関連付けることができる。第２論理３０４は、試験ステップ信号３０８（又は２進コード）００、０１、１０及び１１を、それぞれＱ１、Ｑ２、Ｑ３及びＱ４として示される（又はＱ＝０、１、２又は３の試験シーケンスＩＤを有する）試験ステップに関連付けることができる。

コンバイナコンポーネント３１０は、各アンテナ素子及び各試験ステップに対して、（第１論理が生成した）対応アンテナ素子信号に（第２論理が与える）対応試験ステップ信号を乗算するべく構成された乗算器としてよい。行列４０６に示されるように、乗算の結果は、所与の試験ステップにおいて所与のアンテナ素子１１０を構成するべく、位相シフト値が取得される一以上のメモリレジスタ２１２のメモリ箇所のエントリ又は指標を示す試験信号を表すことができる。試験行列４０２ｃは、各アンテナ素子及び各試験ステップに対する、位相シフト値（又は試験信号）が、当該試験ステップ中に当該アンテナ素子１１０に適用されることを示す。図４Ａ〜図４Ｃの例４００ａ〜４００ｃが、試験シーケンス生成論理２１４の実装説明例として示される。試験シーケンス生成論理２１４、第１論理３０２、第２論理３０４、又はこれらの任意の組み合わせの他の実装も、本開示により企図される。例えば、様々な試験ステップにおける様々なアンテナ素子に対する試験信号は、アンテナ素子ＩＤ及び試験ステップＩＤに基づく様々な方法で生成することができる。

図２及び図３に戻ると、試験制御論理２１６は、動作モードの指標（又は試験制御値）をメモリレジスタ２０４から取得して試験状態信号３１２を試験シーケンス生成論理２１４から受信することにより、試験状態ＩＤが識別する試験状態の間にアンテナ素子ＩＤが識別するアンテナ素子１１０の対応試験状態を識別することができる。試験制御論理２１６は、動作モードが試験モードであって公称又は通常動作モードでない場合、試験状態信号３１２に対応する試験状態を決定することができる。試験制御論理２１６により、アンテナ素子ＩＤが識別するアンテナ素子１１０は、識別された試験モードに関連付けられた試験パラメータ（例えば利得，時間遅延又は位相シフト）を有するように構成され得る。公称又は通常動作モードの場合において、試験制御論理２１６は、さらなるアクションを取らなくてもよく、又は対応試験パラメータによってアンテナ素子の構成を防止してもよい。

インクリメント条件検出器２１８は、後続する試験ステップＩＤを参照してメモリレジスタ２１０における試験ステップＩＤをインクリメント（又は修正若しくは更新）する条件を検出する回路又はデバイスを含み得る。例えば、インクリメント条件検出器２１８により、試験ステップＩＤは、試験ステップの最大数を法として１だけインクリメントされ得る。インクリメント条件検出器２１８により、試験ステップＩＤは、可能な対応値すべてを試験ステップＩＤが通るように巡回する限り、試験ステップの最大数を法として様々な数だけインクリメント（又はデクリメント）され得る。

図５を参照すると、本開示の発明概念に係る試験ステップＩＤのインクリメントプロセス５００の一例を説明するブロック図が示される。インクリメントプロセス５００は、集積回路（例えばビーム形成器ＩＣ１１２）の既存の信号を使用して試験ステップＩＤをインクリメント又は更新する条件を定義及び検出することを含み得る。インクリメント条件検出器２１８は、ＳＣＬＫ（例えばクロック）信号、ＦＲＡＭＥ信号、及びマスターアウトスレーブイン（ＭＯＳＩ）信号を受信して試験ステップＩＤのためのインクリメント条件を定義及び検出することができる。例えば、インクリメント条件検出器２１８は、ＳＬＣＫ信号及びＦＲＡＭＥ信号双方が低状態である間にＭＯＳＩ信号が低から高へと遷移するときにインクリメント（又は更新）条件を検出することができる。インクリメントプロセス５００は、別個のインクリメント信号を入力として要求することなしに試験ステップＩＤをインクリメントするメカニズムを許容する。試験ステップＩＤをインクリメントする他のアプローチは、インクリメント条件検出器２１８又はレジスタ２１０への別個のインクリメント入力信号を使用すること、又は別個のレジスタブロックを使用して当該別個のレジスタブロックにおける値が固有（又は所定）値に等しいときに試験ステップＩＤをインクリメントすることを含み得る。

図６を参照すると、本開示の発明概念に係るフェーズドアンテナアレイを試験する方法６００のフローチャートが示される。方法６００は、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、対応アンテナ素子識別子（ＩＤ）を格納することを含み得る（ブロック６０２）。方法６００は、一シーケンスの試験ステップの一試験ステップを示す試験ステップ識別子（ＩＤ）を格納することを含み得る（ブロック６０４）。方法６００は、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、対応アンテナ素子ＩＤ及び試験ステップＩＤを使用して、試験ステップＩＤが示す試験ステップ中の当該アンテナ素子の試験状態を示す対応試験信号を決定することを含み得る（ブロック６０６）。方法６００は、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子を、試験ステップＩＤが示す試験ステップ中に対応試験信号に従うように構成させることを含み得る（ブロック６０６）。

方法６００は、フェーズドアンテナアレイのビーム形成器（例えば図１に示すビーム形成器ＩＣ１１２又は試験回路１１２）に関連付けられたＩＣのような集積回路（ＩＣ）が、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対して対応アンテナ素子識別子（ＩＤ）を格納することを含み得る（ブロック６０２）。ＩＣは、各アンテナ素子１１０に対して対応アンテナ素子ＩＤを格納するように構成されたメモリレジスタ（又はメモリ素子）を含み得る。各アンテナ素子に対するアンテナ素子ＩＤは、数字、文字又は他の形態の識別子としてよい。

方法６００は、ＩＣが、試験ステップの一シーケンスの一試験ステップを示す試験ステップ識別子（ＩＤ）を格納することを含み得る（ブロック６０４）。例えば、ＩＣは、メモリレジスタ（又はメモリ素子）が現行の試験ステップのＩＤを格納することを含み得る。各試験のステップＩＤは、数字、文字又は他の形態の識別子としてよい。試験ステップＩＤは、例えば、図５に関して上述したように、ＩＣが一の試験ステップから他の試験ステップにスイッチされるときに順次インクリメント（又は修正）されてよい。

方法６００は、ＩＣが、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、対応アンテナ素子ＩＤ及び試験ステップＩＤを使用して、試験ステップＩＤが示す試験ステップ中のアンテナ素子の試験状態を示す対応試験信号を決定することを含み得る（ブロック６０６）。ＩＣは、一以上の論理（例えば一以上の論理演算又は機能を行う回路、実行可能命令、又はこれらの組み合わせ）が、アンテナ素子ＩＤ及び試験シーケンスＩＤを含む各ＩＤ対に対して試験信号を生成することを含み得る。一以上の論理は、例えば、図２〜図５に関して述べたように演算することができる。各アンテナ素子・試験ステップ対に対し、対応試験信号は、当該試験ステップにおけるアンテナ素子の試験状態（又は利得、位相シフト、時間遅延若しくはこれらの組み合わせのような構成パラメータ）を示すことができる。

方法６００は、ＩＣが、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子を、試験ステップＩＤが示す試験ステップ中に対応試験信号に従うように構成させることを含み得る（ブロック６０６）。ＩＣは、各アンテナ素子・試験ステップ対に対し、試験ステップにおいてアンテナ素子１１０に適用される構成パラメータ（例えば利得、位相シフト、時間遅延、又はこれらの組み合わせ）を決定するべく、試験信号を使用することができる。ＩＣは、決定された構成パラメータを当該試験ステップ中にアンテナ素子に構成することができる。

方法６００は、フェーズドアンテナアレイ１０４（図１に示す）、又はその集積回路、例えば図１〜図５に関して上述したビーム形成器ＩＣ１１２又はフェーズドアンテナアレイ試験回路１１４（図１に示す）、によって行うことができる。方法６００において、フェーズドアンテナアレイ１０４（図１に示す）、又はフェーズドアンテナアレイ１０４に関連付けられたＩＣ（例えばビーム形成器ＩＣ１１２又は試験回路１１４）、試験シーケンス生成論理２１４は、一つの論理として、又は複数の論理の組み合わせ（例えば図３〜図４Ｃに関して説明された第１論理３０２と第２論理３０４との組み合わせ）として実装することができる。本開示における実施形態が、フェーズドアンテナアレイに関して記載されているが、これらの実施形態はまた、アンテナ素子が利得値のみ（例えば位相シフトなし）で構成されるアンテナアレイにも当てはまり得る。

システム及び方法の構成及び配列は、説明例としてここに記載されており、限定的に解釈されるべきではない。本開示においていくつかの実施形態のみが詳細に記載されたが、多くの修正例が可能である（例えば、様々な素子のサイズ、寸法、構造、形状及び比率、パラメータの値、取り付け配列、材料の使用、色彩、配向のバリエーション）。例えば、素子の位置を逆転し又は他の態様で変えてよく、別個の素子又は位置の性質又は数を改変又は変更してよい。したがって、このような修正例すべてが、ここに開示される本発明概念の範囲内に含まれることが意図される。任意の動作フロー又は動作方法の順序又はシーケンスを、代替実施形態に応じて変更又は再シーケンス化してよい。典型的な実施形態の設計、動作条件及び配列において、ここに開示される本発明概念の広い範囲から逸脱することなく、他の代替、修正、変更及び省略がなし得る。

Claims (20)

1. フェーズドアンテナアレイを試験するアンテナアレイ試験回路であって、
   複数のメモリレジスタと、
   試験シーケンス生成論理と、
   試験制御論理と
   を含み、
   前記複数のメモリレジスタは、
   フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対する対応アンテナ素子識別子（ＩＤ）を格納することと、
   一シーケンスの試験ステップの一試験ステップを示す試験ステップ識別子（ＩＤ）を格納することと
   を行い、
   前記試験シーケンス生成論理は、前記フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、前記対応アンテナ素子ＩＤ及び前記試験ステップＩＤの組み合わせを使用して、前記試験ステップＩＤが示す試験ステップ中の前記アンテナ素子の試験状態を示す対応試験信号を決定するべく構成され、
   前記試験制御論理は、前記フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子を、前記試験ステップＩＤが示す試験ステップ中に対応試験信号に従うように構成するように構成される、アンテナアレイ試験回路。
2. 前記試験シーケンス生成論理は、
   前記フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、前記対応アンテナ素子ＩＤを使用して対応アンテナ素子信号を決定する第１論理と、
   前記試験ステップのシーケンスの各試験ステップに対し、前記試験ステップＩＤを使用して対応試験ステップ信号を決定する第２論理と
   を含み、
   前記試験シーケンス生成論理は、前記対応試験ステップ信号及び前記対応アンテナ素子信号を使用して、前記試験ステップＩＤが示す試験ステップ中の前記アンテナ素子の試験状態を示す対応試験信号を生成する、請求項１のアンテナアレイ試験回路。
3. 前記試験ステップのシーケンスの各試験ステップに対し及び前記複数のアンテナ素子の各アンテナ素子に対し、前記試験ステップ中の前記アンテナ素子の試験状態の対応指標を格納するメモリをさらに含み、
   前記試験シーケンス生成論理は、前記複数のアンテナ素子の各アンテナ素子に対し、前記試験ステップのシーケンスの各試験ステップにおいて、前記アンテナ素子の試験状態の対応指標を前記メモリから取得し、前記試験ステップ中の前記アンテナ素子の試験状態の対応指標を使用して、前記アンテナ素子の試験状態を示す対応試験信号を生成する、請求項１のアンテナアレイ試験回路。
4. 前記試験シーケンス生成論理が生成して前記試験ステップのシーケンスにわたる前記複数のアンテナ素子の試験状態を示す試験信号が試験行列を表す、請求項１のアンテナアレイ試験回路。
5. 前記フェーズドアンテナアレイのビーム形成器集積回路に統合されるように構成される、請求項１のアンテナアレイ試験回路。
6. 前記アンテナ素子の試験状態は、前記アンテナ素子に適用される利得、時間遅延及び位相シフトの少なくとも一つを示す、請求項１のアンテナアレイ試験回路。
7. 前記複数のメモリレジスタは、前記フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、対応試験位相、対応時間遅延及び対応試験利得の少なくとも一つを格納する、請求項１のアンテナアレイ試験回路。
8. 前記複数のメモリレジスタは、各アンテナ素子が試験状態にあるか否かを示す試験制御値を格納する、請求項１のアンテナアレイ試験回路。
9. 前記試験制御論理は、
   前記試験制御値を受信することと、
   前記試験制御値が試験状態を示す場合に前記フェーズドアンテナアレイの複数のアンテナ素子の構成を許容し、他の場合に前記フェーズドアンテナアレイの複数のアンテナ素子の構成を防止することと
   を行うように構成される、請求項８のアンテナアレイ試験回路。
10. インクリメント条件検出器論理をさらに含み、
    前記インクリメント条件検出器論理は、
    所定の条件の発生を検出することと、
    前記所定の条件の発生を検出したときに前記試験ステップＩＤを、前記複数の試験ステップの他の試験ステップを参照して修正することと
    を行うように構成される、請求項１のアンテナアレイ試験回路。
11. フェーズドアンテナアレイを試験する方法であって、
    複数のメモリレジスタが、フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、対応アンテナ素子識別子（ＩＤ）を格納することと、
    前記複数のメモリレジスタが、一シーケンスの試験ステップの一試験ステップを示す試験ステップ識別子（ＩＤ）を格納することと、
    集積回路が、前記フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、前記対応アンテナ素子ＩＤ及び前記試験ステップＩＤの組み合わせを使用して、前記試験ステップＩＤが示す試験ステップ中の前記アンテナ素子の試験状態を示す対応試験信号を決定することと、
    前記集積回路が、前記フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子を、前記試験ステップＩＤが示す試験ステップ中に、前記対応試験信号に従うように構成することと
    を含む方法。
12. 前記集積回路が、前記試験ステップのシーケンスの各試験ステップに対し、前記試験ステップＩＤを使用して対応試験ステップ信号を決定することと、
    前記集積回路が、前記フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、前記対応アンテナ素子ＩＤを使用して対応アンテナ素子信号を決定することと
    をさらに含み、
    前記試験ステップＩＤが示す試験ステップ中の前記アンテナ素子の試験状態を示す対応試験信号を生成することが、前記対応試験ステップ信号及び前記対応アンテナ素子信号を使用して前記対応試験信号を生成することを含む、請求項１１の方法。
13. 前記試験ステップのシーケンスの各試験ステップ及び前記複数のアンテナ素子の各アンテナ素子に対し、前記試験ステップ中の前記アンテナ素子の試験状態の対応指標をメモリに格納することと、
    前記集積回路が、前記複数のアンテナ素子の各アンテナ素子に対し、前記試験ステップのシーケンスの各試験ステップにおいて、前記アンテナ素子の試験状態の対応指標を前記メモリから取得することと、
    前記集積回路が、前記アンテナ素子の試験状態を示す対応試験信号を、前記試験ステップ中に、前記アンテナ素子の試験状態の対応指標を使用して生成することと
    をさらに含む、請求項１１の方法。
14. 前記集積回路は、前記フェーズドアンテナアレイのビーム形成器集積回路を含む、請求項１１の方法。
15. 前記試験状態は、前記アンテナ素子に適用されるべき利得、時間遅延及び位相シフトの少なくとも一つを示す、請求項１１の方法。
16. 前記複数のメモリレジスタが、前記フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、対応位相シフト、対応時間遅延及び対応利得の少なくとも一つを格納することをさらに含む、請求項１１の方法。
17. 前記複数のメモリレジスタが、各アンテナ素子が試験状態にあるか否かを示す試験制御値を格納することをさらに含む、請求項１１の方法。
18. 前記試験制御値を前記複数のメモリレジスタから取得することと、
    前記試験制御値が試験状態を示す場合に前記フェーズドアンテナアレイの複数のアンテナ素子の構成を許容し、他の場合に前記フェーズドアンテナアレイの複数のアンテナ素子の構成を防止することと
    をさらに含む、請求項１７の方法。
19. 前記集積回路が所定の条件を検出することと、
    前記集積回路が、前記所定の条件の発生を検出するときに前記試験ステップＩＤを、前記複数の試験ステップの他の試験ステップを参照して修正することと
    をさらに含む、請求項１１の方法。
20. フェーズドアンテナアレイであって、
    複数のアンテナ素子と、
    複数のメモリレジスタと、
    前記フェーズドアンテナアレイの集積回路に統合された試験シーケンス生成論理と、
    前記フェーズドアンテナアレイの集積回路に統合された試験制御論理と
    を含み、
    前記複数のメモリレジスタは、
    前記フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、対応アンテナ素子識別子（ＩＤ）を格納することと、
    一シーケンスの試験ステップの一試験ステップを示す試験ステップ識別子（ＩＤ）を格納することと
    を行い、
    前記試験シーケンス生成論理は、前記フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子に対し、前記対応アンテナ素子ＩＤ及び前記試験ステップＩＤの組み合わせを使用して、前記試験ステップＩＤが示す試験ステップ中の前記アンテナ素子の試験状態を示す対応試験信号を決定するように構成され、
    前記試験制御論理は、前記フェーズドアンテナアレイの複数のアンテナ素子の各アンテナ素子を、前記試験ステップＩＤが示す試験ステップ中に前記対応試験信号に従うように構成するように構成される、フェーズドアンテナアレイ。

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