JP6914825B2 - ゲートドライブ回路 - Google Patents

Description

本発明は、ゲートドライブ回路に関する。

近年、電力変換器の小型化のため、パワー半導体デバイスのスイッチング周波数が高速化している。特に、大電力かつ高周波化可能なＳｉＣ−ＭＯＳＦＥＴは、次世代のパワー半導体デバイスとして注目されている。但し、ＳｉＣ−ＭＯＳＦＥＴはＳｉ−ＭＯＳＦＥＴよりも、印加すべきゲート−ソース間電圧（以下、ゲート駆動電圧という。）が高くなっている（例えば、１５〜２０Ｖ）。

高いゲート駆動電圧と高速なスイッチング周波数とを両立させ、かつ、スイッチング損失を低減するために、ゲート駆動電圧の急速な立ち上がりと立ち下がりが可能なゲートドライブ回路が求められている。また、スイッチング周波数をｆ_ｓｗ、入力容量をＣ_ｉｓｓ、ゲート駆動電圧をＶ_ｇとすると、ゲート駆動に必要な電力Ｐ_ｇは、Ｐ_ｇ＝Ｃ_ｉｓｓ×Ｖ_ｇ ^２×ｆ_ｓｗで表され、スイッチング周波数に比例し、ゲート駆動電圧の２乗に比例する。従って、スイッチング周波数とゲート駆動電圧の上昇によってゲート駆動に必要な電力が増大し、放熱器が大型になる。

そこで、ＬＣ共振を用いて急速な立ち上がりと立ち下がりを可能にし、また、電力回生によってゲート駆動に必要な電力を抑制するゲートドライブ回路が提案されている（非特許文献１〜２及び特許文献１〜３参照。）。

特開２００６−５４９５４号公報 国際公開ＷＯ２００７／１２７３７８ 特開２００８−１３１６６８号公報

Wilson Eberle, et al., "A current source gate driver achieving switching loss savings and gate energy recovery at 1-MHz," IEEE Trans. Power Electron., vol.23, no.2, pp.678-691, ２００８年３月 Jaya Venkata Phani Sekhar, et al., "An energy recovery based low loss resonant gate driver circuit for silicon carbide MOSFETs," IEEE International Conference on Power Electronics, Drives and Energy Systems, pp.1-5, ２０１６年１２月

しかしながら、これらの先行技術文献に開示されたゲートドライブ回路では、ゲート駆動電圧はゲートドライブ回路の電源電圧と等しいか、又は、２倍程度までである。必要なゲート駆動電圧は例えば１５〜２０Ｖであるが、一般に制御回路に使用する制御電源の電圧は３．３Ｖや５Ｖといった比較的低電圧である。すなわち、ゲート駆動電圧は、制御電源の電圧の３〜６倍にもなる。従って、ゲート駆動用の電源を制御電源とは別に用意するのが一般的であり、そのため、部品点数の増加による大型化やコスト増加を招く、という問題点があった。

かかる問題点に鑑み、本発明はゲート駆動電圧の迅速な立ち上がりと立ち下がり及び回生動作を可能とし、かつ、ゲート駆動用の別電源が不要となるゲートドライブ回路を提供することを目的とする。

本開示は、以下の発明を含む。但し、本発明は、特許請求の範囲によって定められるものである。

本発明の一表現に係るゲートドライブ回路は、電源から与えられる直流の入力電圧を変圧してパワー半導体デバイスのゲートに制御電圧を与えるゲートドライブ回路であって、第１の相互接続点で互いに直列に接続される第１スイッチ及び第２スイッチによりスイッチ直列体を構成し、当該直列体の両端に前記入力電圧が与えられる入力側スイッチ直列体と、前記第１スイッチと並列に存在し、アノードが前記第１の相互接続点側にある第１ダイオードと、前記第２スイッチと並列に存在し、カソードが前記第１の相互接続点側にある第２ダイオードと、第２の相互接続点で互いに直列に接続される第３スイッチ及び第４スイッチによりスイッチ直列体が構成され、当該スイッチ直列体の両端に現れる出力電圧が前記制御電圧となる出力側スイッチ直列体と、前記第３スイッチと並列に存在し、カソードが前記第２の相互接続点側にある第３ダイオードと、前記第４スイッチと並列に存在し、アノードが前記第２の相互接続点側にある第４ダイオードと、一端が前記第１の相互接続点に、他端が前記第２の相互接続点に、それぞれ接続されたインダクタと、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、及び、前記第４スイッチの開閉を制御することにより、入力電流を前記インダクタに流す第１段階、続いて、前記インダクタから前記ゲートに電流を流して前記出力電圧を立ち上げる第２段階、その後、前記ゲートから前記インダクタに電流を戻して前記出力電圧を立ち下げる第３段階、続いて、前記インダクタから前記電源に電流を回生する第４段階、を実行する制御部と、を備えている。

本発明によれば、ゲート駆動電圧の迅速な立ち上がりと立ち下がり及び回生動作を可能とし、かつ、ゲート駆動用の別電源が不要となるゲートドライブ回路を提供することができる。

第１実施形態に係るゲートドライブ回路の回路構成の一例を示す回路図である。 制御部の制御による、第１スイッチ〜第４スイッチのオン（Ｈレベル）／オフ（Ｌレベル）動作と、ゲート駆動電圧Ｖ_ＧＳの変化とを例示するタイムチャートである。 図１から説明上必要な部分のみを抜き出した回路図であり、図２中のゲート駆動状態が状態Ｃ’の回路図である。 図２中のゲート駆動状態が、状態Ａの回路図である。 図２中のゲート駆動状態が、状態Ｂの回路図である。 図２中のゲート駆動状態が、状態Ｃの回路図である。 図２中のゲート駆動状態が、状態Ｂ’の回路図である。 図２中のゲート駆動状態が、状態Ａ’の回路図である。 シミュレーションした結果を示すグラフである。 シミュレーションした結果を示すグラフである。 第２実施形態にかかるゲートドライブ回路において、制御部の制御による、第１スイッチ〜第４スイッチのオン（Ｈレベル）／オフ（Ｌレベル）動作と、ゲート駆動電圧Ｖ_ＧＳの変化とを例示するタイムチャートである。 図１１中のゲート駆動状態が、状態Ｂ２の回路図である。 シミュレーションした結果を示すグラフである。 シミュレーションした結果を示すグラフである。 第３実施形態にかかるゲートドライブ回路において、制御部１ｃの制御による、第１スイッチ〜第４スイッチのオン（Ｈレベル）／オフ（Ｌレベル）動作と、ゲート駆動電圧Ｖ_ＧＳの変化とを例示するタイムチャートである。 図１５中のゲート駆動状態が、状態Ｃ３’の回路図である。 図１５中のゲート駆動状態が、状態Ａ３の回路図である。 図１５中のゲート駆動状態が、状態Ａ３’の回路図である。 シミュレーションした結果を示すグラフである。 シミュレーションした結果を示すグラフである。 上記各実施形態によるゲートドライブ回路の使用形態の２例を示すブロック図である。

［実施形態の要旨］
本発明の実施形態の要旨としては、少なくとも以下のものが含まれる。

（１）これは、電源から与えられる直流の入力電圧を変圧してパワー半導体デバイスのゲートに制御電圧を与えるゲートドライブ回路であって、第１の相互接続点で互いに直列に接続される第１スイッチ及び第２スイッチによりスイッチ直列体を構成し、当該直列体の両端に前記入力電圧が与えられる入力側スイッチ直列体と、前記第１スイッチと並列に存在し、アノードが前記第１の相互接続点側にある第１ダイオードと、前記第２スイッチと並列に存在し、カソードが前記第１の相互接続点側にある第２ダイオードと、第２の相互接続点で互いに直列に接続される第３スイッチ及び第４スイッチによりスイッチ直列体が構成され、当該スイッチ直列体の両端に現れる出力電圧が前記制御電圧となる出力側スイッチ直列体と、前記第３スイッチと並列に存在し、カソードが前記第２の相互接続点側にある第３ダイオードと、前記第４スイッチと並列に存在し、アノードが前記第２の相互接続点側にある第４ダイオードと、一端が前記第１の相互接続点に、他端が前記第２の相互接続点に、それぞれ接続されたインダクタと、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、及び、前記第４スイッチの開閉を制御することにより、入力電流を前記インダクタに流す第１段階、続いて、前記インダクタから前記ゲートに電流を流して前記出力電圧を立ち上げる第２段階、その後、前記ゲートから前記インダクタに電流を戻して前記出力電圧を立ち下げる第３段階、続いて、前記インダクタから前記電源に電流を回生する第４段階、を実行する制御部と、を備えている。

上記のように構成されたゲートドライブ回路では、インダクタのインダクタンスと、パワー半導体デバイスのゲート−ソース間のキャパシタンスとで、電流の受け渡しをするので、ＬＣ共振の共振周波数の（１／４）周期の時間で、出力電圧すなわちゲート駆動電圧の立ち上げ及び立ち下げを実現することができる。また、インダクタに電流を流す時間の設定により、入力電圧から所望のゲート駆動電圧への変圧（昇降圧）を行い、かつ、回生を行うことができる。このようにして、ゲート駆動電圧の迅速な立ち上がりと立ち下がりを可能とし、かつ、ゲート駆動用の別電源が不要となるゲートドライブ回路を提供することができる。

（２）また、（１）のゲートドライブ回路において例えば、前記第１段階において前記制御部は、前記第１スイッチ及び前記第２スイッチを共に開路し、かつ、前記第３スイッチが閉路している状態から、前記第１スイッチを閉路した状態として所定時間経過させ、前記第２段階において前記制御部は、前記第１段階の帰着状態から、前記第１スイッチを開路した後、前記第３スイッチを開路した状態とし、前記第３段階において前記制御部は、前記第１スイッチ、前記第３スイッチ、前記第４スイッチをそれぞれ開路し、かつ、前記第２スイッチを閉路した状態から、前記第４スイッチを閉路した状態とし、前記第４段階において前記制御部は、前記第３段階の帰着状態から、前記第２スイッチを開路した状態とすることができる。
各スイッチをこのように動作させることで、入力電圧から所望のゲート駆動電圧への変圧（昇降圧）を行い、かつ、回生を行うことができる。

（３）また、（２）のゲートドライブ回路において、前記第２段階において前記制御部は、前記第１スイッチを開路した後、前記第２スイッチを閉路し、かつ、前記第３スイッチを開路した状態としてもよい。
この場合、第１スイッチを開路してから第２スイッチを閉路することにより、電源の電圧をバイアス電圧とせずに、必要なゲート駆動電圧を与えることができる。

（４）また、（２）又は（３）のゲートドライブ回路において、前記入力電圧をＶ_ｉｎ、前記インダクタのインダクタンスをＬ、前記パワー半導体デバイスの入力容量のキャパシタンスをＣ_ＧＳ、前記出力電圧をＶ_ｏｕｔとして、前記第１段階から前記第２段階までの間において前記インダクタに電流を流す時間Ｔ_Ａは、

であることが好ましい。
このような時間設定により、所望のゲート駆動電圧を正確に出力することができる。

（５）また、（１）のゲートドライブ回路において例えば、前記第１段階において前記制御部は、前記第１スイッチ及び前記第２スイッチを共に開路し、かつ、前記第３スイッチが閉路している状態から、前記第１スイッチを閉路した状態として所定時間経過させ、前記第２段階において前記制御部は、前記第１段階の帰着状態から、前記第３スイッチを開路した状態とし、前記第３段階において前記制御部は、前記第１スイッチ、前記第３スイッチ、前記第４スイッチをそれぞれ開路し、かつ、前記第２スイッチを閉路した状態から、前記第４スイッチを閉路した状態とし、前記第４段階において前記制御部は、前記第３段階の帰着状態から、前記第２スイッチを開路した状態とすることができる。
各スイッチをこのように動作させることで、入力電圧から所望のゲート駆動電圧への変圧（昇圧）を行い、かつ、回生を行うことができる。なお、この場合、電源の電圧がバイアス電圧となり、高い電圧を得るには好適である。但し、昇圧のみの動作となる。

（６）また、（５）のゲートドライブ回路において、前記入力電圧をＶ_ｉｎ、前記インダクタのインダクタンスをＬ、前記パワー半導体デバイスの入力容量のキャパシタンスをＣ_ＧＳ、前記出力電圧をＶ_ｏｕｔとして、前記第１段階から前記第２段階までの間において前記インダクタに電流を流す時間Ｔ_Ａは、

であることが好ましい。
このような時間設定により、電源の電圧をバイアス電圧とする場合に、所望のゲート駆動電圧を正確に出力することができる。

（７）また、（２）〜（６）のいずれかのゲートドライブ回路において、前記第４段階において前記制御部は、前記第３段階の帰着状態から、前記第４スイッチを開路してから前記第２スイッチを開路するまでの間、又は、前記第２スイッチを開路した後に前記第３スイッチを閉路するようにしてもよい。
この場合、第３スイッチが、第３ダイオードの順方向電圧による損失を低減することができる。

（８）また、（２）〜（７）のいずれかのゲートドライブ回路において、前記制御部は、前記出力電圧を立ち下げる際に、前記出力電圧が０Ｖ近傍まで低下してから前記出力電圧が立ち上がり始めるまでの間に前記第３スイッチ及び前記第４スイッチを共に閉路する期間を設けるようにしてもよい。
この場合、ゲートがＧＮＤ接続されるので、ゲート電圧がノイズ等に影響されること無く安定する。

［実施形態の詳細］
以下、本発明の実施形態に係るゲートドライブ回路について、図面を参照して説明する。

〈第１実施形態〉
《回路構成》
図１は、第１実施形態に係るゲートドライブ回路１の回路構成の一例を示す回路図である。
ゲートドライブ回路１には、電源２から直流の入力電圧Ｖ_ｉｎ（例えば５Ｖ）が与えられる。ゲートドライブ回路１の出力側には、当該ゲートドライブ回路１の駆動制御対象であるパワー半導体デバイスＱ_１が接続されている。パワー半導体デバイスＱ_１は、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）であり、ゲートドライブ回路１の出力電圧は、ゲートーソース間の電圧すなわち、ゲート駆動電圧Ｖ_ＧＳ（例えば２０Ｖ）として与えられる。ゲートドライブ回路１は、機能的に大別すると、スイッチング部１ａと、制御部１ｃとによって構成されている。

制御部１ｃは例えば、ＣＰＵ（Central Processing Unit）を含み、ソフトウェアをＣＰＵが実行することで、必要な制御機能を実現する。ソフトウェアは、制御部１ｃの記憶装置（図示せず。）に格納される。但し、ＣＰＵを含まないハードウェアのみのアナログ回路で制御部１ｃを構成することも可能である。制御部１ｃを動作させるための制御電源電圧（例えば５Ｖ）は、電源２から与えることができる。

詳細には、ゲートドライブ回路１のスイッチング部１ａは、入力ポートＰ_１と、出力ポートＰ_２との間に、第１スイッチＳ_１，第２スイッチＳ_２，第３スイッチＳ_３，第４スイッチＳ_４と、第１ダイオードＤ_１，第２ダイオードＤ_２，第３ダイオードＤ_３，第４ダイオードＤ_４と、インダクタＬ（インダクタンスもＬとする。）と、を備えている。第１〜第４の各スイッチＳ_１〜Ｓ_４としては、例えば、ＭＯＳＦＥＴ又はＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いることができる。第１〜第４ダイオードＤ_１〜Ｄ_４としては、ＭＯＳＦＥＴのボディダイオードを用いてもよいし、外付けでダイオードを接続してもよい。

入力ポートＰ_１には電源２が接続され、出力ポートＰ_２にはパワー半導体デバイスＱ_１のゲートが接続される。電源２、スイッチＳ_２、スイッチＳ_３、及び、パワー半導体デバイスＱ_１は、ＧＮＤ（グラウンド）側が共通の電路となっている。パワー半導体デバイスＱ_１のゲート−ソース間にはキャパシタンスＣ_ＧＳが存在する。電圧Ｖ_ＧＳは、このキャパシタンスＣ_ＧＳに印加されている。

上記のゲートドライブ回路１の回路構成を、包括的に表現すると、例えば、電源２から与えられる直流の入力電圧を、インダクタＬを用いて変圧（昇降圧）してパワー半導体デバイスＱ_１のゲートに制御電圧を与えるゲートドライブ回路１である。

そして、図１におけるゲートドライブ回路１のスイッチング部１ａは、第１の相互接続点Ｃ_Ｎ１で互いに直列に接続される第１スイッチＳ_１及び第２スイッチＳ_２によりスイッチ直列体を構成し、当該直列体の両端に入力電圧が与えられる入力側スイッチ直列体Ｓ_Ｂ１と、第１スイッチＳ_１と並列に存在し、アノードが第１の相互接続点Ｃ_Ｎ１側にある第１ダイオードＤ_１と、第２スイッチＳ_２と並列に存在し、カソードが第１の相互接続点Ｃ_Ｎ１側にある第２ダイオードＤ_２と、第２の相互接続点Ｃ_Ｎ２で互いに直列に接続される第３スイッチＳ_３及び第４スイッチＳ_４によりスイッチ直列体が構成され、当該スイッチ直列体の両端に現れる出力電圧が制御電圧となる出力側スイッチ直列体Ｓ_Ｂ２と、第３スイッチＳ_３と並列に存在し、カソードが第２の相互接続点Ｃ_Ｎ２側にある第３ダイオードＤ３と、第４スイッチＳ_４と並列に存在し、アノードが第２の相互接続点Ｃ_Ｎ２側にある第４ダイオードＤ_４と、一端が第１の相互接続点Ｃ_Ｎ１に、他端が第２の相互接続点Ｃ_Ｎ２に、それぞれ接続されたインダクタＬと、を備えている。

《ゲートドライブ回路の動作》
次に、上記のように構成されたゲートドライブ回路１の動作について説明する。
図２は、制御部１ｃの制御による、第１スイッチＳ_１〜第４スイッチＳ_４のオン（Ｈレベル）／オフ（Ｌレベル）動作と、ゲート駆動電圧Ｖ_ＧＳの変化とを例示するタイムチャートである。上端のＣ’，Ａ，Ｂ，Ｃ，Ｂ’，Ａ’，Ｃ’は、後述の状態を文字で表している。各状態の対応する期間が、それぞれ、下端の期間Ｔ_Ｃ’，Ｔ_Ａ，Ｔ_Ｂ，Ｔ_Ｃ，Ｔ_Ｂ’，Ｔ_Ａ’，Ｔ_Ｃ’となる。

まず、状態Ｃ’から状態Ｃにする場合（ゲート駆動電圧Ｖ_ＧＳの立ち上がり）の動作について説明する。

（初期状態）
図３は、図１から説明上必要な部分のみを抜き出した回路図であり、図２中のゲート駆動状態が状態Ｃ’の回路図である。図３において、出力ポートＰ_２に接続されたキャパシタンスＣ_ＧＳは、図１中のパワー半導体デバイスＱ_１のゲート−ソース間容量を示している（以下、図４〜８，図１１，１５も同様。）。

図３に示す状態Ｃ’では、第１スイッチＳ_１，第２スイッチＳ_２，第４スイッチＳ_４がそれぞれ開路しており、第３スイッチＳ_３のみが閉路している。なお、第２スイッチＳ_２及び第３スイッチＳ_３は、共に、閉路／開路のどちらでもよいが、次の状態Ａでは第２スイッチＳ_２は開路、第３スイッチＳ_３は閉路する必要があるため、予め図３の状態にしておくことが望ましい。

（第１段階）
図４は、図２中のゲート駆動状態が、状態Ａの回路図である。すなわち、ゲートドライブ開路１は、図３の状態Ｃ’から図４の状態Ａに遷移する。制御部１ｃは、図３の状態Ｃ’から第１スイッチＳ_１を閉路する（なお、状態Ｃ’で第３スイッチＳ_３を開路していた場合は、第１スイッチＳ_１を閉路するより前に第３スイッチＳ_３を閉路しておく。）。

図４の状態Ａでは、入力ポートＰ_１に接続された電源２（入力電圧Ｖ_ｉｎ）から第１スイッチＳ_１、インダクタＬ、第３スイッチＳ_３を介して電源２に戻る閉ループが構成される。これにより、電源２からインダクタＬに電流Ｉ_０を流し、電流を蓄える。理論的には、Ｉ_０はインダクタＬに電流を流す時間Ｔ_Ａに比例して増加するため、時間Ｔ_Ａの長さを制御することによって電流Ｉ_０を所望の値に制御することができる。電流Ｉ_０が所望の値に達したとき、状態Ａから次の状態Ｂに遷移させる。

（第２段階）
図５は、図２中のゲート駆動状態が、状態Ｂの回路図である。すなわち、ゲートドライブ回路１は、図４の状態Ａから図５の状態Ｂに遷移する。具体的には、状態Ａから第１スイッチＳ_１を開路したのち、第２スイッチＳ_２を閉路し、その後、第３スイッチＳ_３を開路して状態Ｂに遷移させる。なお、第２スイッチＳ_２は閉路／開路のどちらでもよいが、立ち下がり時には閉路する必要があり、かつ、ダイオードＤ_２の順方向電圧による損失を低減するために閉路しておくことが望ましい。第２スイッチＳ_２を閉路するタイミングは第３スイッチＳ_３を開路した後でもよい。

図５の状態Ｂでは、状態ＡでインダクタＬに蓄えた電流を出力ポートＰ_２に接続されたパワー半導体デバイスＱ_１のゲート−ソース間のキャパシタンスＣ_ＧＳに供給してこれを充電する。このとき、インダクタンスＬとキャパシタンスＣ_ＧＳは共振しており、ゲート駆動電圧Ｖ_ＧＳの立ち上がり波形は、インダクタンスＬとキャパシタンスＣ_ＧＳの共振周波数のｓｉｎ波の１／４周期分（位相０→π／２）と等しくなる。最終的にキャパシタンスＣ_ＧＳに印加されるゲート駆動電圧Ｖ_ＧＳは電流Ｉ_０に比例する。すなわち、電流Ｉ_０を制御することで、ゲート駆動電圧Ｖ_ＧＳを所望の値に制御することが可能となる。

ゲート駆動電圧Ｖ_ＧＳが所望の値になると、ゲートドライブ回路１は、状態Ｂから状態Ｃに遷移する。
図６は、図２中のゲート駆動状態が、状態Ｃの回路図である。状態Ｂから状態Ｃへは自動的に切り替わるため、各スイッチを制御する必要はない。すなわち、図５と同様に、第１スイッチＳ_１が開路、第２スイッチＳ_２が閉路、第３スイッチＳ_３が開路、第４スイッチＳ_４が開路のままである。なお、第２スイッチＳ_２及び第３スイッチＳ_３は、閉路／開路のどちらでもよいが、次の状態では第２スイッチＳ_２は閉路、第３スイッチＳ_３は開路にする必要があるため、図６の状態にしておくことが望ましい。

次に、状態Ｃから再び状態Ｃ’に戻す場合（ゲート駆動電圧Ｖ_ＧＳの立ち下がり）の動作について説明する。

（初期状態）
まず、図６の状態Ｃ、すなわち第１スイッチＳ_１が開路、第２スイッチＳ_２が閉路、第３スイッチＳ_３が開路、第４スイッチＳ_４が開路の状態（なお、第２スイッチＳ_２が開路若しくは第３スイッチＳ_３が閉路、又は、その両方の場合は、遷移前に予め図６の状態にする。）から、状態Ｂ’に遷移させる。

（第３段階）
図７は、図２中のゲート駆動状態が、状態Ｂ’の回路図である。ゲートドライブ回路１は、状態Ｃから第４スイッチＳ_４を閉路して状態Ｂ’に遷移する。状態Ｂ’では、キャパシタンスＣ_ＧＳに蓄えられた電力によりインダクタＬに電流を流して、電力をインダクタＬに戻す。このとき、インダクタンスＬとキャパシタンスＣ_ＧＳは共振しており、ゲート駆動電圧Ｖ_ＧＳの立ち下がり波形は、インダクタンスＬとキャパシタンスＣ_ＧＳの共振周波数のｓｉｎ波の１／４周期分（位相π／２→π）と等しくなる。

（第４段階）
ゲート駆動電圧Ｖ_ＧＳが０Ｖになったとき、ゲートドライブ回路１は、状態Ｂ’から状態Ａ’に遷移する。
図８は、図２中のゲート駆動状態が、状態Ａ’の回路図である。すなわち、図７の状態Ｂ’から第４スイッチＳ_４を開路したのち、第３スイッチＳ_３を閉路し、その後、第２スイッチＳ_２を開路して、状態Ａ’に遷移させる。なお、第３スイッチＳ_３は閉路／開路のどちらでもよいが、立ち上がり時に閉路する必要があり、かつ、ダイオードＤ_３の順方向電圧による損失を低減するために閉路しておくことが望ましい。第３スイッチＳ_３を閉路するタイミングは、第２スイッチＳ_２を開路した後でもよい。

図８の状態Ａ’では、状態Ｂ’でインダクタＬに蓄えた電流を入力ポートＰ_１に接続された電源２に流して回生する。
その後、回生し終えると図３の状態Ｃ’となる。

各スイッチを上述のように動作させることで、入力電圧から所望のゲート駆動電圧への変圧（昇降圧）を行い、かつ、回生を行うことができる。

（具体的な回路定数設計）
上記のような所望の動作を実現するための回路定数設計について説明する。まず、インダクタンスＬの設計方法から説明する。
所望のゲート駆動電圧を例えばＶ_ｏｕｔとし、所望の立ち上がり時間（状態Ｂの時間）をＴ_Ｂとする。ここで、立ち上がり時間Ｔ_Ｂはゲート駆動電圧Ｖ_ＧＳが０ＶからＶ_ｏｕｔに遷移する時間と定義する。従って、立ち上がり時間は状態Ｂの時間となる。立ち上がり時間Ｔ_Ｂは、インダクタンスＬとキャパシタンスＣ_ＧＳの共振周波数のｓｉｎ波の１／４周期分（位相０→π／２）であるため、共振周波数をｆｒとすると、以下の関係となる。

２πｆ_ｒＴ_Ｂ＝π／２ ・・・（１）
ここで、ｆ_ｒ＝１／√（ＬＣ_ＧＳ）を代入してＬについて解くと、
Ｌ＝４Ｔ_Ｂ ^２/（π^２Ｃ_ＧＳ） ・・・（２）
となる。
式（２）より、所望のＴ_Ｂと出力ポートＰ_２に接続するパワー半導体デバイスＱ_１のキャパシタンスＣ_ＧＳよりインダクタンスＬを設計することができる。なお、立ち下がり時間（状態Ｂ’の時間）Ｔ_Ｂ’は、立ち上がり時間Ｔ_Ｂと等しいため、
Ｔ_Ｂ’＝Ｔ_Ｂ＝（π/２）√（ＬＣ_ＧＳ） ・・・（３）
である。

次に、状態Ａの時間Ｔ_Ａの設計方法について説明する。
状態Ａが開始してから時間Ｔ_Ａ経過後にインダクタンスＬに流れる電流をＩ_０とすると、Ｉ_０は、
Ｉ_０＝（Ｖ_ｉｎ／Ｌ）Ｔ_Ａ ・・・（４）
となる。時間Ｔ_Ａ経過後に状態Ｂに遷移したとき、インダクタンスＬからキャパシタンスＣに流れる電流Ｉ_Ｃは、状態Ｂに遷移した時からの時間をｔとすると、
Ｉ_Ｃ＝Ｉ_０ｃｏｓ（ω_ｒｔ） ・・・（５）
となるため、ゲート駆動電圧Ｖ_ＧＳは前記電流Ｉ_Ｃと前記共振周波数ｆ_ｒを用いて以下の式（６）となる。

・・・（６）

ここで、状態ＣのＶ_ＧＳ（＝Ｖ_ｏｕｔ）は前記状態Ｂ終了時、つまり

・・・（７）
のときであるため、以下の式（８）及び式（９）の関係となる。

・・・（８）

・・・（９）

従って、インダクタンスＬ、キャパシタンスＣ_ＧＳ、入力電圧Ｖ_ｉｎ及び所望のゲート駆動電圧Ｖ_ｏｕｔより、状態Ａの時間Ｔ_Ａを算出することができる。なお、回路が無損失であると仮定すると、状態ＡにおいてキャパシタンスＣ_ＧＳに供給される電力と、状態Ａ’においてキャパシタンスＣ_ＧＳから回生される電力とは相等しいので、

・・・（１０）
である。このような時間設定により、所望のゲート駆動電圧を正確に出力することができる。

次に、状態Ｃの時間Ｔ_Ｃ、及び、状態Ｃ’の時間Ｔ_Ｃ’の設計方法について説明する。
所望のデューティ比をＤ（０≦Ｄ≦１）とし、ゲート駆動電圧の周波数（スイッチング周波数）をｆ_ｓｗとすると、所望の閉路時間Ｔ_ｏｎと、開路時間Ｔｏｆｆとは、それぞれ以下のようになる。
Ｔ_ｏｎ＝Ｄ／ｆ_ｓｗ
Ｔ_ｏｆｆ＝（１−Ｄ）／ｆ_ｓｗ

ゲート駆動電圧が０Ｖでない期間は、状態Ｂ、Ｂ’、Ｃを足した期間すなわち、Ｔ_ｏｎ＝Ｔ_Ｂ＋Ｔ_Ｂ’＋Ｔ_Ｃであるから、時間Ｔ_Ｃは、
Ｔ_Ｃ＝（Ｄ／ｆ_ｓｗ）−２Ｔ_Ｂ ・・・（１１）
となる。また、ゲート駆動電圧が０Ｖの期間は、状態Ａ、Ａ’、Ｃ’を足した期間すなわち、Ｔ_ｏｆｆ＝Ｔ_Ａ＋Ｔ_Ａ’＋Ｔ_Ｃ’であるから、時間Ｔ_Ｃ’は、

Ｔ_Ｃ’＝｛（１−Ｄ）／ｆ_ｓｗ｝−Ｔ_Ａ−Ｔ_Ａ’ ・・・（１２）
となる。

次に、ゲートドライブ回路の動作を、シミュレーションにて確認した。条件として、入力電圧Ｖ_ｉｎ＝５Ｖ、ゲート駆動電圧Ｖ_ｏｕｔ＝２０Ｖ、ゲート駆動電圧の周波数すなわちスイッチング周波数ｆ_ｓｗ＝１ＭＨｚ、ゲート−ソース間のキャパシタンスＣ_ＧＳ＝１ｎＦ、立ち上がり時間Ｔ_Ｂ＝５０ｎｓ（＝Ｔ_Ｂ’）、デューティ比Ｄ＝０．５とした。そして、上述の設計方法を用いて設計した結果、インダクタンスＬ＝１μＨ、時間Ｔ_Ａ＝１３０ｎｓ（＝Ｔ_Ａ’）、時間Ｔ_Ｃ＝４００ｎｓ、時間Ｔ_Ｃ’＝２４０ｎｓとなった。

図９及び図１０は、上記設計でシミュレーションした結果を示すグラフである。まず、図９はゲート駆動電圧Ｖ_ＧＳの１周期分の波形である。所望の立ち上がり時間及び立ち下がり時間（５０ｎｓ）、所望のゲート駆動電圧（約２０Ｖ）が実現されていることがわかる。ゲート駆動電圧が２０Ｖよりも若干低い原因は、回路内の損失である。
図１０は、入力電流Ｉ_ｉｎの１周期分の波形である。電流を供給する際の向きを正、回生する際の向きを負、としている。図１０により、回生が行われていることがわかる。正の電流（供給）よりも負の電流（回生）が若干小さい原因は、回路内の損失である。

〈第２実施形態〉
次に、第２実施形態にかかるゲートドライブ回路について説明する。
図１１は、第２実施形態にかかるゲートドライブ回路において、制御部１ｃの制御による、第１スイッチＳ_１〜第４スイッチＳ_４のオン（Ｈレベル）／オフ（Ｌレベル）動作と、ゲート駆動電圧Ｖ_ＧＳの変化とを例示するタイムチャートである。第２実施形態にかかるゲートドライブ回路の回路構成は、第１実施形態と同じであるが、制御のタイミングが少し異なる。すなわち、図１に示すゲートドライブ回路のままで、回路中のスイッチの制御タイミングを変更することにより、状態Ａの期間Ｔ_Ａを短縮することが可能である。具体的には、図１１では、図２には無い状態Ｂ２が、状態Ａと状態Ｃとの間にある。

（初期状態）
まず、状態Ｃ’の状態（初期状態）は第１実施形態と同じであり、図３に示される。すなわち、第１スイッチＳ１、第２スイッチＳ２、第４スイッチＳ４がそれぞれ開路であり、第３スイッチＳ３が閉路である。なお、第１実施形態と同様に、第２スイッチＳ２及び第３スイッチＳ３は閉路／開路のどちらでもよいが、次の状態では第２スイッチＳ２は開路に、第３スイッチＳ３は閉路にする必要があるため、予め図３の状態にしておくことが望ましい。

（第１段階）
次に、ゲートドライブ回路１は、状態Ｃ’（図３）から状態Ａ（図４）に遷移する。制御部１ｃは第１実施形態と同様に、状態Ｃ’から第１スイッチＳ１を閉路して状態Ａに遷移させる（なお、状態Ｃ’で第３スイッチＳ３を開路していた場合は、第１スイッチＳ１を閉路するより前に第３スイッチＳ３を閉路しておく）。時間Ｔ_Ａの長さを制御することによって電流Ｉ_０を、所望の値に制御することができる。電流Ｉ_０が所望の値に達したとき、状態Ａから状態Ｂ２（Ｂではない。）に遷移させる。

（第２段階）
図１２は、図１１中のゲート駆動状態が、状態Ｂ２の回路図である。状態Ａ（図４）から、制御部１ｃは、第１スイッチＳ１及び第２スイッチＳ２についてはそれぞれ閉路及び開路のままとし、第３スイッチＳ３を開路して状態Ｂ２（図１２）に遷移させる。

このような制御にすることにより、ゲート駆動電圧Ｖ_ＧＳの立ち上がり波形は、インダクタンスＬとキャパシタンスＣ_ＧＳの共振周波数のｓｉｎ波の１／４周期分（位相０→π／２）に入力電圧Ｖ_ｉｎが加わった波形と等しくなる。従って、ｓｉｎ波の振幅はＶ_ｉｎの分だけ小さくてよいため、状態Ａで蓄える電流が小さくて済み、結果的に、第１実施形態よりも時間Ｔ_Ａを短縮することが可能となる。

ゲート駆動電圧Ｖ_ＧＳが所望の値になると、各スイッチを制御しなくても出力電流は０になる。このとき、第１スイッチＳ１が閉路、第２スイッチＳ２が開路、第３スイッチＳ３が開路、第４スイッチＳ４が開路のままである。しかし、立ち下がり時には入力電圧Ｖ_ｉｎを切り離しておく必要があるため、第１スイッチＳ１は開路することが望ましい。また、第１スイッチＳ１を開路したとは第２スイッチＳ２及び第３スイッチＳ３は閉路／開路のどちらでもよいが、次の状態では第２スイッチＳ２は閉路、第３スイッチＳ３は開路にする必要があるため、状態Ｃ（図６）にしておくことが望ましい。図１１は、状態Ｂ２の終了時に状態Ｃに遷移する例を示している。

その後の、ゲート駆動電圧の立ち下がり（状態Ｃから状態Ｃ’までの遷移）は第１実施形態と同様であるため、説明を省略する。
各スイッチを上記第２実施形態のように動作させることで、入力電圧から所望のゲート駆動電圧への変圧（昇圧）を行い、かつ、回生を行うことができる。なお、この場合、電源２の電圧がバイアス電圧となり、高い電圧を得るには好適である。但し、昇圧のみの動作となる。

第２実施形態の所望の動作を実現するための回路定数設計について説明する。
まず、インダクタンスＬの設計方法は、立ち上がり時間Ｔ_Ｂが第１実施形態と概ね同じであるため、省略する。
次に、状態Ａの時間Ｔ_Ａの設計方法について説明する。
状態Ａが開始してから時間Ｔ_Ａ経過後にインダクタンスＬに流れる電流をＩ_０及び時間Ｔ_Ａ経過後に状態Ｂに遷移したとき、ＬからＣに流れる電流Ｉ_Ｃは実施例１と同様に、式（４）及び式（５）で表される。

従って、ゲート駆動電圧Ｖ_ＧＳは前記Ｉｃと前記ｆｒ、及び、入力電圧Ｖｉｎを用いて以下のように表される。

・・・（１３）

ここで、状態Ｃのゲート駆動電圧Ｖ_ＧＳ（＝Ｖ_ｏｕｔ）は、状態Ｂの終了時、つまり前述の式（７）のときであるため、

・・・（１４）
となり、時間Ｔ_Ａは以下のようになる。

・・・（１５）
式（１５）の時間設定により、電源２の電圧をバイアス電圧とする場合に、所望のゲート駆動電圧を正確に出力することができる。

式（１５）の分子は、式（９）と比較すると、Ｖ_ｏｕｔが、（Ｖ_ｏｕｔ−Ｖ_ｉｎ）になっているため、インダクタンスＬ、キャパシタンスＣ_ＧＳ、出力電圧Ｖ_ｏｕｔ、入力電圧Ｖ_ｉｎが全て同じ条件であれば、第２実施形態の制御の方が時間Ｔ_Ａを短縮することができる。
但し、Ｖ_ｏｕｔ＜Ｖ_ｉｎのとき、Ｔ_Ａ＜０となるため、降圧はできず、昇圧のみである。

その他、時間Ｔ_Ａ’は式（１０）と同じであるため説明を省略する。また、状態Ｃの時間Ｔ_Ｃ及び状態Ｃ’の時間Ｔ_Ｃ’の設計はそれぞれ第１実施形態と同様であるため、説明を省略する。

第２実施形態のゲートドライブ回路の動作を、シミュレーションにて確認した。条件として、入力電圧Ｖ_ｉｎ＝５Ｖ、ゲート駆動電圧Ｖ_ｏｕｔ＝２０Ｖ、ゲート駆動電圧の周波数すなわちｆ_ｓｗ＝１ＭＨｚ、ゲート−ソース間のキャパシタンスＣ_ＧＳ＝１ｎＦ、立ち上がり時間Ｔ_Ｂ＝５０ｎｓ（＝Ｔ_Ｂ’）、デューティ比Ｄ＝０．５とした。そして、上述の設計方法を用いて設計した結果、インダクタンスＬ＝１μＨ、時間Ｔ_Ａ＝９５ｎｓ、時間Ｔ_Ａ’＝１３０ｎｓ、時間Ｔ_Ｃ＝４００ｎｓ、時間Ｔ_Ｃ’＝２７５ｎｓとなった。

図１３及び図１４は、上記設計でシミュレーションした結果を示すグラフである。まず、図１３はゲート駆動電圧Ｖ_ＧＳの１周期分の波形である。所望の立ち上がり時間（５５ｎｓ）及び立ち下がり時間（５０ｎｓ）、所望のゲート駆動電圧（約２０Ｖ）が実現されていることがわかる。ゲート駆動電圧が２０Ｖよりも若干低い原因は回路内の損失である。
図１４は、入力電流Ｉ_ｉｎの１周期分の波形である。電流を供給する際の向きを正、回生する際の向きを負、としている。図１４により、第１実施形態と同様に回生が行われていることがわかる。正の電流（供給）よりも負の電流（回生）が小さい原因は、回路内の損失である。

〈第３実施形態〉
次に、第３実施形態にかかるゲートドライブ回路について説明する。
図１５は、第３実施形態にかかるゲートドライブ回路において、制御部１ｃの制御による、第１スイッチＳ_１〜第４スイッチＳ_４のオン（Ｈレベル）／オフ（Ｌレベル）動作と、ゲート駆動電圧Ｖ_ＧＳの変化とを例示するタイムチャートである。第３実施形態にかかるゲートドライブ回路の回路構成も、第１実施形態と同じであるが、制御のタイミングが少し異なる。すなわち、図１に示すゲートドライブ回路のままで、回路中のスイッチの制御タイミングを変更することにより、ポートＰ_２の電位をＧＮＤに落とし、ノイズ耐性を向上させることが可能である。具体的には、図１５は、図２と比較して、期間Ｃ３’，Ａ３，Ａ３’が異なる。

（初期状態）
図１６は、図１５中のゲート駆動状態が、状態Ｃ３’の回路図である。この状態では第１スイッチＳ１、第２スイッチＳ２が共に開路であり、第３スイッチＳ３、第４スイッチＳ４が共に閉路である。第３スイッチＳ３及び第４スイッチＳ４が閉路であるとき、出力ポートＰ_２がＧＮＤに接続されるため電位が安定し、ノイズ耐性を向上させることができる。第２スイッチＳ２及び第３スイッチＳ３は閉路／開路でもどちらでもよいが、次の状態では第２スイッチＳ２は開路、第３スイッチＳ３は閉路にする必要があるため、図１６の状態にしておくことが望ましい。

（第１段階）
図１７は、図１５中のゲート駆動状態が、状態Ａ３の回路図である。ゲートドライブ回路１は、状態Ｃ３’（図１６）から状態Ａ３に遷移する。すなわち、制御部１ｃは、状態Ｃ３’（図１６）から第１スイッチＳ_１を閉路させる（なお、状態Ｃ３’で第３スイッチＳ３を開路していた場合は第１スイッチＳ１を閉路するより前に第３スイッチＳ３を閉路しておく）。時間Ｔ_Ａの長さを制御することによって電流Ｉ_０を所望の値に制御可能である。

（第２段階）
電流Ｉ_０が所望の値に達したとき、ゲートドライブ回路１は、状態Ａ３（図１７）から状態Ｂ（図５）に遷移する。第１実施形態と同様に、制御部１ｃは、状態Ａ３から第１スイッチＳ１を開路したのち、第２スイッチＳ２を閉路し、その後、第３スイッチＳ３を開路にして状態Ｂに遷移させる。その後、ゲート駆動電圧が所望の電圧になるまでに第４スイッチＳ４を開路する。第２スイッチＳ２は閉路／開路のどちらでもよいが、立ち下がり時に閉路にする必要があり、かつダイオードの順方向電圧による損失を低減するために閉路にしておくことが望ましい。第２スイッチＳ２を閉路にするタイミングは第３スイッチＳ３を開路した後でもよい。

状態Ｂでは、状態Ａ３でインダクタＬに蓄えた電流をキャパシタンスＣ_ＧＳに供給して充電する。このとき、インダクタンスＬとキャパシタンスＣ_ＧＳは共振しており、ゲート駆動電圧Ｖ_ＧＳの立ち上がり波形はインダクタンスＬとキャパシタンスＣ_ＧＳの共振周波数のｓｉｎ波の１／４周期分（位相０→π／２）と等しくなる。最終的にキャパシタンスＣ_ＧＳに印加されるゲート駆動電圧Ｖ_ＧＳはＩ_０に比例する。すなわち、電流Ｉ_０を制御することでＶ_ＧＳを所望の値に制御することが可能となる。

ゲート駆動電圧Ｖ_ＧＳが所望の値になると、状態Ｂから状態Ｃに自動的に遷移する。そのため、各スイッチを制御する必要はない。すなわち、第１スイッチＳ１が開路、第２スイッチＳ２が閉路、第３スイッチＳ３が開路、第４スイッチＳ４が開路のままである。第２スイッチＳ２及び第３スイッチＳ３は閉路でも開路でもどちらでもよいが、次の状態では第２スイッチＳ２は閉路、第３スイッチＳ３は開路にする必要があるため、上記状態にしておくことが望ましい。

次に、状態Ｃから再び状態Ｃ３’に戻す場合（ゲート駆動電圧Ｖ_ＧＳの立ち下がり）の動作について説明する。

（第３段階）
まず、状態Ｃ、すなわち第１スイッチＳ１が開路、第２スイッチＳ２が閉路、第３スイッチＳ３が開路、第４スイッチＳ４が開路（もし、第２スイッチＳ２が開路若しくは第３スイッチＳ３が閉路、又はその両方の場合は、上記状態Ｃにする。）から、状態Ｂ’に遷移させる。すなわち、状態Ｃから第４スイッチＳ４を閉路して状態Ｂ’に遷移させる。状態Ｂ’では、キャパシタンスＣ_ＧＳに蓄えられた電力をインダクタンスＬに流して、電力をインダクタンスＬに戻す。このとき、インダクタンスＬとキャパシタンスＣ_ＧＳは共振しており、ゲート駆動電圧Ｖ_ＧＳの立ち下がり波形はインダクタンスＬとキャパシタンスＣ_ＧＳの共振周波数のｓｉｎ波の１／４周期分（位相π／２→π）と等しくなる。

（第４段階）
続いて、ゲート駆動電圧Ｖ_ＧＳが０Ｖになったとき、状態Ｂ’から状態Ａ３’に遷移させる。
図１８は、図１５中のゲート駆動状態が、状態Ａ３’の回路図である。すなわち制御部１ｃは、状態Ｂ’から第３スイッチＳ３を閉路し、その後、第２スイッチＳ２を開路にして状態Ａ３’に遷移させる。第３スイッチＳ３は閉路／開路のどちらでもよいが、立ち上がり時に閉路にする必要があり、かつダイオードＤ_３の順方向電圧による損失を低減するために閉路にしておくことが望ましい。第３スイッチＳ３を閉路にするタイミングは第２スイッチＳ２を開路した後でもよい。状態Ａ３’では、状態Ｂ’でインダクタＬに蓄えた電流を入力ポートＰ_１に接続された電源２に流して回生する。
その後、回生し終えると状態Ｃ３’（図１６）となる。

上記第３実施形態は、いわば第１実施形態の制御の変形例とも言えるが、同様に、第２実施形態の制御の変形例としても適用することができる。すなわち、出力電圧を立ち下げる際に出力電圧が０Ｖ付近まで低下してから、出力電圧が立ち上がり始めるまでの間に、第３スイッチＳ_３及び第４スイッチＳ_４が共に閉路している期間を設けることで、その期間は出力ポートＰ_２がＧＮＤに接続されるため、電位が安定する。

なお、第３実施形態において所望の動作を実現するための設計については、第１実施形態又は第２実施形態と同様であるため説明を省略する。シミュレーションの条件は第１実施形態と同じであるが、第４スイッチＳ_４の切替タイミングを、図１５に合わせた。

図１９及び図２０は、第３実施形態の設計でシミュレーションした結果を示すグラフである。図１９は、ゲート駆動電圧Ｖ_ＧＳの１周期分の波形である。第１実施形態と同様に所望の立ち上がり時間（５０ｎｓ）、立ち下がり時間（５０ｎｓ）、所望のゲート駆動電圧（約２０Ｖ）を実現している。ゲート駆動電圧が２０Ｖよりも若干低い原因は回路内の損失である。
図２０は入力電流Ｉ_ｉｎの１周期分の波形である。電流を供給する際の向きを正、回生する際の向きを負、としている。図２０より、第１実施形態と同様に回生が行われていることがわかる。正の電流（供給）よりも負の電流（回生）が小さい原因は回路内の損失である。

〈使用形態〉
図２１は、上記各実施形態によるゲートドライブ回路の使用形態の２例を示すブロック図である。（ａ）の例では、電源２から入力電圧５Ｖが、ゲートドライブ回路１に与えられ、スイッチング部１ａは、５Ｖを昇圧して得た２０Ｖを、パワー半導体デバイスＱ_１のゲート駆動電圧として与える。このようにして、５Ｖの電源２から、５Ｖの制御電源電圧と、２０Ｖのゲート駆動電圧とを得ることができる。すなわち、ゲート駆動用の別電源は不要である。また、（ｂ）の例では、制御電源電圧としての入力電圧２４Ｖが、ゲートドライブ回路１に与えられ、スイッチング部１ａは、２４Ｖを降圧して得た２０Ｖを、パワー半導体デバイスＱ_１のゲート駆動電圧として与える。このようにして、２４Ｖの制御電源電圧から、２０Ｖのゲート駆動電圧を得ることができる。すなわち、ゲート駆動用の別電源は不要である。

〈開示のまとめ〉
上記各実施形態により例示したゲートドライブ回路１は、図１に示す回路構成に基づいて、制御部１ｃが、第１スイッチＳ_１、第２スイッチＳ_２、第３スイッチＳ_３、及び、第４スイッチＳ_４の開閉を制御することにより、入力電流をインダクタＬに流す第１段階、続いて、インダクタＬからゲートに電流を流して出力電圧を立ち上げる第２段階、その後、ゲートからインダクタＬに電流を戻して出力電圧を立ち下げる第３段階、続いて、インダクタＬから電源２に電流を回生する第４段階、を実行する。この第１〜第４段階が、パワー半導体デバイスがターンオンしてからターンオフし、次のターンオンに備えるまでの１サイクルである。

上記のように構成されたゲートドライブ回路１では、インダクタＬのインダクタンスと、パワー半導体デバイスＱ_１のゲート‐ソース間のキャパシタンスＱ_ＧＳとで、電流の受け渡しをするので、ＬＣ共振の共振周波数の（１／４）周期の時間で、出力電圧すなわちゲート駆動電圧Ｖ_ＧＳの立ち上げ及び立ち下げを実現することができる。また、インダクタＬに電流を流す時間の設定により、入力電圧から所望のゲート駆動電圧への変圧（昇降圧）を行い、かつ、回生を行うことができる。このようにして、ゲート駆動電圧の迅速な立ち上がりと立ち下がりを可能とし、かつ、ゲート駆動用の別電源が不要となるゲートドライブ回路１を提供することができる。

また、第２段階において、第１スイッチＳ１を開路した後、第２スイッチＳ２を閉路し、かつ、第３スイッチＳ３を開路した状態とすることにより、電源の電圧をバイアス電圧とせずに、必要なゲート駆動電圧を与えることができる。さらに、第１スイッチＳ１を閉路したまま、第２スイッチＳ２を閉路し、かつ、第３スイッチＳ３を開路した状態とすることにより、電源の電圧をバイアス電圧として、必要なゲート駆動電圧を与えることができる。この場合は、電源の電圧がバイアス電圧となり、高い電圧を得るには好適である。

〈その他〉
なお、上述の各実施形態については、その少なくとも一部を、相互に任意に組み合わせてもよい。例えば、前述のように、第３実施形態における第４スイッチの制御の要領を、第２実施形態に取り入れてもよい。

〈補記〉
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。

１ ゲートドライブ回路
１ａ スイッチング部
１ｃ 制御部
２ 電源
Ｃ_Ｎ１ 相互接続点
Ｃ_Ｎ２ 相互接続点
Ｃ_ＧＳ ゲート−ソース間容量（キャパシタンス）
Ｄ_１ ダイオード
Ｄ_２ ダイオード
Ｄ_３ ダイオード
Ｄ_４ ダイオード
Ｌ インダクタ（インダクタンス）
Ｑ_１ パワー半導体デバイス
Ｐ_１ 入力ポート
Ｐ_２ 出力ポート
Ｓ_１ 第１スイッチ
Ｓ_２ 第２スイッチ
Ｓ_３ 第３スイッチ
Ｓ_４ 第４スイッチ
Ｓ_Ｂ１ 入力側スイッチ直列体
Ｓ_Ｂ２ 出力側スイッチ直列体

Claims (8)

1. 電源から与えられる直流の入力電圧を変圧してパワー半導体デバイスのゲートに制御電圧を与えるゲートドライブ回路であって、
   第１の相互接続点で互いに直列に接続される第１スイッチ及び第２スイッチによりスイッチ直列体を構成し、当該直列体の両端に前記入力電圧が与えられる入力側スイッチ直列体と、
   前記第１スイッチと並列に存在し、アノードが前記第１の相互接続点側にある第１ダイオードと、
   前記第２スイッチと並列に存在し、カソードが前記第１の相互接続点側にある第２ダイオードと、
   第２の相互接続点で互いに直列に接続される第３スイッチ及び第４スイッチによりスイッチ直列体が構成され、当該スイッチ直列体の両端に現れる出力電圧が前記制御電圧となる出力側スイッチ直列体と、
   前記第３スイッチと並列に存在し、カソードが前記第２の相互接続点側にある第３ダイオードと、
   前記第４スイッチと並列に存在し、アノードが前記第２の相互接続点側にある第４ダイオードと、
   一端が前記第１の相互接続点に、他端が前記第２の相互接続点に、それぞれ接続されたインダクタと、
   前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、及び、前記第４スイッチの開閉を制御することにより、入力電流を前記インダクタに流す第１段階、続いて、前記インダクタから前記ゲートに電流を流して前記出力電圧を立ち上げる第２段階、その後、前記ゲートから前記インダクタに電流を戻して前記出力電圧を立ち下げる第３段階、続いて、前記インダクタから前記電源に電流を回生する第４段階、を実行する制御部と、
   を備えているゲートドライブ回路。
2. 前記第１段階において前記制御部は、前記第１スイッチ及び前記第２スイッチを共に開路し、かつ、前記第３スイッチが閉路している状態から、前記第１スイッチを閉路した状態として所定時間経過させ、
   前記第２段階において前記制御部は、前記第１段階の帰着状態から、前記第１スイッチを開路した後、前記第３スイッチを開路した状態とし、
   前記第３段階において前記制御部は、前記第１スイッチ、前記第３スイッチ、前記第４スイッチをそれぞれ開路し、かつ、前記第２スイッチを閉路した状態から、前記第４スイッチを閉路した状態とし、
   前記第４段階において前記制御部は、前記第３段階の帰着状態から、前記第２スイッチを開路した状態とする
   請求項１に記載のゲートドライブ回路。
3. 前記第２段階において前記制御部は、前記第１スイッチを開路した後、前記第２スイッチを閉路し、かつ、前記第３スイッチを開路した状態とする請求項２に記載のゲートドライブ回路。
4. 前記入力電圧をＶ_ｉｎ、前記インダクタのインダクタンスをＬ、前記パワー半導体デバイスの入力容量のキャパシタンスをＣ_ＧＳ、前記出力電圧をＶ_ｏｕｔとして、前記第１段階から前記第２段階までの間において前記インダクタに電流を流す時間Ｔ_Ａは、
   

   

   
   である請求項２又は請求項３に記載のゲートドライブ回路。
5. 前記第１段階において前記制御部は、前記第１スイッチ及び前記第２スイッチを共に開路し、かつ、前記第３スイッチが閉路している状態から、前記第１スイッチを閉路した状態として所定時間経過させ、
   前記第２段階において前記制御部は、前記第１段階の帰着状態から、前記第３スイッチを開路した状態とし、
   前記第３段階において前記制御部は、前記第１スイッチ、前記第３スイッチ、前記第４スイッチをそれぞれ開路し、かつ、前記第２スイッチを閉路した状態から、前記第４スイッチを閉路した状態とし、
   前記第４段階において前記制御部は、前記第３段階の帰着状態から、前記第２スイッチを開路した状態とする
   請求項１に記載のゲートドライブ回路。
6. 前記入力電圧をＶ_ｉｎ、前記インダクタのインダクタンスをＬ、前記パワー半導体デバイスの入力容量のキャパシタンスをＣ_ＧＳ、前記出力電圧をＶ_ｏｕｔとして、前記第１段階から前記第２段階までの間において前記インダクタに電流を流す時間Ｔ_Ａは、
   

   

   
   である請求項５に記載のゲートドライブ回路。
7. 前記第４段階において前記制御部は、前記第３段階の帰着状態から、前記第４スイッチを開路してから前記第２スイッチを開路するまでの間、又は、前記第２スイッチを開路した後に前記第３スイッチを閉路する請求項２〜請求項６のいずれか１項に記載のゲートドライブ回路。
8. 前記制御部は、前記出力電圧を立ち下げる際に、前記出力電圧が０Ｖ近傍まで低下してから前記出力電圧が立ち上がり始めるまでの間に前記第３スイッチ及び前記第４スイッチを共に閉路する期間を設ける請求項２〜請求項７に記載のゲートドライブ回路。

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