JP6910739B2 - 評価解析対象メモリ装置及びメモリ評価解析システム - Google Patents
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Description
20 ホストコントローラ
21 LSI
22 インタフェース部
30 デバイスコントローラ
31 インタフェース部
32 メモリコントローラ
40 設定用コンピュータ
50 物理メモリ空間
55 仮想メモリ空間
60 仮想メモリ空間制御手段
321 アドレス回路
322 制御回路
323 入出力回路
324 エラーコレクト回路
Claims (7)
- ホストコントローラからアクセスされるデバイスコントローラを備え、
前記デバイスコントローラに、
FPGAにより実現され、NANDメモリセル部をアクセスするメモリコントローラと、
FPGAにより実現され、前記メモリコントローラと前記デバイスコントローラの外部との間の入出力部として機能するインタフェース部と、
前記メモリコントローラに接続され前記NANDメモリセル部を実現するDIMM(Dual Inline Memory Module)と、
が備えられている評価解析対象メモリ装置であって、
前記インタフェース部には、当該評価解析対象メモリ装置へ不具合設定と戻入解析データを設定する設定用コンピュータが接続され、
不具合設定と戻入解析データを受けて、不具合状態となる回路構成を前記FPGAにより実現すること
を特徴とする評価解析対象メモリ装置。 - 前記インタフェース部と前記メモリコントローラ間は、トグルNAND規格のインタフェース部であることを特徴とする請求項1に記載の評価解析対象メモリ装置。
- 前記インタフェース部にコンピュータを接続可能であることを特徴とする請求項1または2に記載の評価解析対象メモリ装置。
- 前記メモリコントローラには、エラーコレクト回路が備えられることを特徴とする請求項1乃至3のいずれか1項に記載の評価解析対象メモリ装置。
- 前記メモリコントローラには、FPGAにより実現された、前記DIMMのメモリ空間を仮想メモリ空間として管理する仮想メモリ空間制御手段が備えられることを特徴とする請求項1乃至4のいずれか1項に記載の評価解析対象メモリ装置。
- メモリの評価解析用のプログラムを実行する評価解析用コンピュータと、
請求項1乃至5のいずれか1項に記載の評価解析対象メモリ装置と、
前記評価解析用コンピュータと前記評価解析対象メモリ装置との間に接続され、前記評価解析用コンピュータの制御により前記評価解析対象メモリ装置をNANDメモリとして評価解析するホストコントローラと
を具備することを特徴とするメモリ評価解析システム。 - 前記評価解析対象メモリ装置のインタフェース部に、前記評価解析対象メモリ装置へ不具合設定と戻入解析データを設定する設定用コンピュータを接続したことを特徴とする請求項6に記載のメモリ評価解析システム。
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