JP6906427B2 - Nitride semiconductor device and its manufacturing method - Google Patents

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Description

本明細書が開示する技術は、窒化物半導体装置とその製造方法に関する。 The techniques disclosed herein relate to nitride semiconductor devices and methods of manufacturing them.

縦型の窒化物半導体装置の開発が進められている。一例として、ｎ型のＪＦＥＴ領域に隣接してｐ型の埋め込み領域が埋め込まれている縦型の窒化物半導体装置が知られている。ｐ型の埋め込み領域が電流障壁層として機能し、電流はｎ型のＪＦＥＴ領域を縦方向に流れる。また、このような埋め込み領域は、アバランシェ時に発生した正孔を排出するための経路としても機能することができる。 Development of vertical nitride semiconductor devices is underway. As an example, a vertical nitride semiconductor device in which a p-type embedded region is embedded adjacent to an n-type JFET region is known. The p-type embedded region functions as a current barrier layer, and the current flows in the n-type JFET region in the vertical direction. In addition, such an embedded region can also function as a path for discharging holes generated during avalanche.

このような埋め込み領域では、ｐ型不純物としてマグネシウムが導入されている。ｐ型不純物として導入されているマグネシウムの一部は、水素と結合して水素化マグネシウムの複合体となることがある。このため、このような埋め込み領域では、水素の残留によって活性化率が低下するという問題がある。 Magnesium is introduced as a p-type impurity in such an embedded region. Some of the magnesium introduced as a p-type impurity may combine with hydrogen to form a magnesium hydride complex. Therefore, in such an embedded region, there is a problem that the activation rate is lowered due to the residual hydrogen.

特許文献１は、窒化物半導体層の表面から埋め込み領域に達する溝を形成し、その溝の底面に埋め込み領域が露出した状態でアニール処理を実施し、埋込み領域から水素を除去する技術を開示する。 Patent Document 1 discloses a technique of forming a groove reaching an embedded region from the surface of a nitride semiconductor layer, performing an annealing treatment with the embedded region exposed on the bottom surface of the groove, and removing hydrogen from the embedded region. ..

特開２０１５−１９０７０号公報Japanese Unexamined Patent Publication No. 2015-19070

埋込み領域から水素を良好に除去するためには、溝内に露出する埋め込み領域の面積を増やす必要がある。特許文献１の技術では、窒化物半導体層の表面から埋め込み領域に達する複数の溝を形成し、溝内に露出する埋め込み領域の面積を増やしている。しかしながら、特許文献１の技術では、このような複数の溝を形成するためのスペースを必要とし、窒化物半導体装置のチップ面積を増加させてしまう。本明細書は、チップ面積の増加を抑えながら、p型の埋め込み領域から水素を除去する技術を提供する。 In order to satisfactorily remove hydrogen from the embedded region, it is necessary to increase the area of the embedded region exposed in the groove. In the technique of Patent Document 1, a plurality of grooves extending from the surface of the nitride semiconductor layer to the embedded region are formed, and the area of the embedded region exposed in the grooves is increased. However, the technique of Patent Document 1 requires a space for forming such a plurality of grooves, and increases the chip area of the nitride semiconductor device. The present specification provides a technique for removing hydrogen from a p-type embedded region while suppressing an increase in chip area.

本明細書が開示する窒化物半導体装置の製造方法は、窒化物半導体層形成工程、溝形成工程及びアニール工程を備えることができる。窒化物半導体層形成工程は、基板上に窒化物半導体層を形成する。溝形成工程は、基板の裏面から溝を形成する。アニール工程は、溝形成工程の後に、窒化物半導体層をアニール処理する。窒化物半導体層は、ｎ型のドリフト領域及びｐ型の埋め込み領域を有することができる。ドリフト領域は、ドリフト層と、ドリフト層の表面から突出して設けられているＪＦＥＴ領域と、を有する。埋め込み領域は、ＪＦＥＴ領域に隣接しており、窒化物半導体層内に埋め込まれている。溝は、窒化物半導体層の表面に直交する方向から観測したときに、埋め込み領域の存在範囲内において、基板及びドリフト層を貫通して埋め込み領域に達する。この窒化物半導体装置の製造方法では、埋め込み領域の下方に溝が形成されており、その溝を介して埋め込み領域から水素が除去される。埋め込み領域の下方の領域は、実質的に電流が流れる領域ではないことから、このような領域に溝が形成されていても、窒化物半導体装置の電気的特性に大きな影響は与えない。一方、埋め込み領域の下方に溝を形成することで、溝を形成するためのスペースをわざわざ確保する必要がなく、チップ面積の増加が抑えられる。上記窒化物半導体装置の製造方法は、チップ面積の増加を抑えながら、p型の埋め込み領域から水素を除去することができる。 The method for manufacturing a nitride semiconductor device disclosed in the present specification can include a nitride semiconductor layer forming step, a groove forming step, and an annealing step. The nitride semiconductor layer forming step forms a nitride semiconductor layer on the substrate. The groove forming step forms a groove from the back surface of the substrate. In the annealing step, the nitride semiconductor layer is annealed after the groove forming step. The nitride semiconductor layer can have an n-type drift region and a p-type embedded region. The drift region includes a drift layer and a JFET region provided so as to project from the surface of the drift layer. The embedded region is adjacent to the JFET region and is embedded in the nitride semiconductor layer. When observed from a direction orthogonal to the surface of the nitride semiconductor layer, the groove penetrates the substrate and the drift layer and reaches the embedded region within the existence range of the embedded region. In this method for manufacturing a nitride semiconductor device, a groove is formed below the embedded region, and hydrogen is removed from the embedded region through the groove. Since the region below the embedded region is not a region in which a current actually flows, even if a groove is formed in such a region, the electrical characteristics of the nitride semiconductor device are not significantly affected. On the other hand, by forming the groove below the embedded region, it is not necessary to bother to secure a space for forming the groove, and an increase in the chip area can be suppressed. The above-mentioned method for manufacturing a nitride semiconductor device can remove hydrogen from a p-type embedded region while suppressing an increase in chip area.

上記窒化物半導体装置の製造方法では、溝は、基板の裏面に向けて先細りのテーパ状であってもよい。このような形態の溝を形成することで、埋め込み領域が溝内に広く露出することができる。このため、埋め込み領域から水素を良好に除去することができる。一方、基板の面積を大きく減らすことなく残存させることができるので、窒化物半導体装置の動作中に発生した熱は、その基板を介して外部に良好に放熱される。このような形態の溝を形成することで、埋め込み領域からの良好な水素除去と高い放熱特性を両立させることができる。 In the method for manufacturing a nitride semiconductor device, the groove may be tapered toward the back surface of the substrate. By forming the groove of such a form, the embedded region can be widely exposed in the groove. Therefore, hydrogen can be satisfactorily removed from the embedded region. On the other hand, since the area of the substrate can be left without being significantly reduced, the heat generated during the operation of the nitride semiconductor device is satisfactorily dissipated to the outside through the substrate. By forming the groove having such a shape, it is possible to achieve both good hydrogen removal from the embedded region and high heat dissipation characteristics.

本明細書が開示する窒化物半導体装置は、基板と、基板上に設けられている窒化物半導体層と、を備えることができる。窒化物半導体層は、ｎ型のドリフト領域及びｐ型の埋め込み領域を有する。ドリフト領域は、ドリフト層と、ドリフト層の表面から突出して設けられているＪＦＥＴ領域と、を有する。埋め込み領域は、ＪＦＥＴ領域に隣接しており、窒化物半導体層内に埋め込まれている。窒化物半導体層の表面に直交する方向から観測したときに、埋め込み領域の存在範囲内において、基板及びドリフト層を貫通して埋め込み領域に達する溝が形成されている。 The nitride semiconductor device disclosed in the present specification can include a substrate and a nitride semiconductor layer provided on the substrate. The nitride semiconductor layer has an n-type drift region and a p-type embedded region. The drift region includes a drift layer and a JFET region provided so as to project from the surface of the drift layer. The embedded region is adjacent to the JFET region and is embedded in the nitride semiconductor layer. When observed from a direction orthogonal to the surface of the nitride semiconductor layer, a groove is formed within the existence range of the embedded region, penetrating the substrate and the drift layer and reaching the embedded region.

上記窒化物半導体装置では、溝が、基板の裏面に向けて先細りのテーパ状であってもよい。 In the above-mentioned nitride semiconductor device, the groove may be tapered toward the back surface of the substrate.

上記窒化物半導体装置はさらに、窒化物半導体層の表面の一部に設けられている絶縁ゲート部、窒化物半導体層の表面の他の一部に設けられているソース電極、及び、基板の裏面に設けられているドレイン電極を備えていてもよい。この場合、窒化物半導体層は、ｐ型のチャネル領域とｎ型のソース領域をさらに有していてもよい。チャネル領域は、埋め込み領域上に設けられており、窒化物半導体層の表面に露出しており、埋め込み領域よりも不純物濃度が薄い。ソース領域は、チャネル領域によってＪＦＥＴ領域から隔てられており、窒化物半導体層の表面に露出する。絶縁ゲート部は、ＪＦＥＴ領域とソース領域を隔てているチャネル領域に対向している。ソース電極は、ソース領域に接している。 The nitride semiconductor device further includes an insulating gate portion provided on a part of the surface of the nitride semiconductor layer, a source electrode provided on another part of the surface of the nitride semiconductor layer, and a back surface of the substrate. The drain electrode provided in the above may be provided. In this case, the nitride semiconductor layer may further have a p-type channel region and an n-type source region. The channel region is provided on the embedded region and is exposed on the surface of the nitride semiconductor layer, and the impurity concentration is lower than that of the embedded region. The source region is separated from the JFET region by the channel region and is exposed on the surface of the nitride semiconductor layer. The insulated gate portion faces the channel region that separates the JFET region and the source region. The source electrode is in contact with the source region.

窒化物半導体装置の要部断面図を模式的に示す。The cross-sectional view of the main part of the nitride semiconductor device is schematically shown. 窒化物半導体装置の一製造過程における窒化物半導体装置の要部断面図を模式的に示す。A cross-sectional view of a main part of the nitride semiconductor device in one manufacturing process of the nitride semiconductor device is schematically shown. 窒化物半導体装置の一製造過程における窒化物半導体装置の要部断面図を模式的に示す。A cross-sectional view of a main part of the nitride semiconductor device in one manufacturing process of the nitride semiconductor device is schematically shown. 窒化物半導体装置の一製造過程における窒化物半導体装置の要部断面図を模式的に示す。A cross-sectional view of a main part of the nitride semiconductor device in one manufacturing process of the nitride semiconductor device is schematically shown. 窒化物半導体装置の一製造過程における窒化物半導体装置の要部断面図を模式的に示す。A cross-sectional view of a main part of the nitride semiconductor device in one manufacturing process of the nitride semiconductor device is schematically shown. 窒化物半導体装置の一製造過程における窒化物半導体装置の要部断面図を模式的に示す。A cross-sectional view of a main part of the nitride semiconductor device in one manufacturing process of the nitride semiconductor device is schematically shown. 窒化物半導体装置の一製造過程における窒化物半導体装置の要部断面図を模式的に示す。A cross-sectional view of a main part of the nitride semiconductor device in one manufacturing process of the nitride semiconductor device is schematically shown. 変形例の窒化物半導体装置の要部断面図を模式的に示す。The cross-sectional view of the main part of the nitride semiconductor device of the modified example is schematically shown.

図１に示されるように、窒化物半導体装置１は、ｎ+型の窒化ガリウム（ＧａＮ）の窒化物半導体基板１０、窒化物半導体基板１０の表面上に積層した窒化ガリウム（ＧａＮ）の窒化物半導体層２０、窒化物半導体基板１０の裏面の一部を被覆するドレイン電極３２、窒化物半導体層２０の表面上の一部を被覆するソース電極３４、窒化物半導体層２０の表面上の一部に設けられている絶縁ゲート部３６、及び、ボディ電極３８を備えている。窒化物半導体層２０は、ｎ-型のドリフト領域２２、ｐ型のボディ領域２４、及び、ｎ+型のソース領域２６を有している。 As shown in FIG. 1, the nitride semiconductor device 1 includes an n + type gallium nitride (GaN) nitride semiconductor substrate 10 and a gallium nitride (GaN) nitride laminated on the surface of the nitride semiconductor substrate 10. The semiconductor layer 20, the drain electrode 32 that covers a part of the back surface of the nitride semiconductor substrate 10, the source electrode 34 that covers a part of the surface of the nitride semiconductor layer 20, and a part of the surface of the nitride semiconductor layer 20. The insulating gate portion 36 and the body electrode 38 provided in the above are provided. The nitride semiconductor layer 20 has an n - type drift region 22, a p-type body region 24, and an n + -type source region 26.

窒化物半導体基板１０は、ｎ型不純物を高濃度に含む窒化ガリウム（ＧａＮ）を材料とする。ドレイン電極３２が窒化物半導体基板１０の裏面の一部を被覆しており、ドレイン電極３２と窒化物半導体基板１０がオーミック接触している。窒化物半導体基板１０は、窒化物半導体層２０がエピタキシャル成長するための下地基板である。 The nitride semiconductor substrate 10 is made of gallium nitride (GaN) containing a high concentration of n-type impurities. The drain electrode 32 covers a part of the back surface of the nitride semiconductor substrate 10, and the drain electrode 32 and the nitride semiconductor substrate 10 are in ohmic contact with each other. The nitride semiconductor substrate 10 is a base substrate for epitaxially growing the nitride semiconductor layer 20.

ドリフト領域２２は、窒化物半導体基板１０の表面上に設けられており、ドリフト層２２ａとＪＦＥＴ領域２２ｂを有している。ドリフト層２２ａは、窒化物半導体基板１０の表面上に設けられている。ＪＦＥＴ領域２２ｂは、ドリフト層２２ａの表面から縦方向に突出した凸状の形態を有するように、ドリフト層２２ａの表面上に設けられており、窒化物半導体層２０の表面の一部に露出する。ＪＦＥＴ領域２２ｂは、窒化物半導体層２０の表面に直交する方向から見たときに、直線状に伸びている。 The drift region 22 is provided on the surface of the nitride semiconductor substrate 10 and has a drift layer 22a and a JFET region 22b. The drift layer 22a is provided on the surface of the nitride semiconductor substrate 10. The JFET region 22b is provided on the surface of the drift layer 22a so as to have a convex shape protruding in the vertical direction from the surface of the drift layer 22a, and is exposed on a part of the surface of the nitride semiconductor layer 20. .. The JFET region 22b extends linearly when viewed from a direction orthogonal to the surface of the nitride semiconductor layer 20.

ボディ領域２４は、ドリフト層２２ａの表面上に設けられており、ＪＦＥＴ領域２２ｂの両側に隣接して配置されており、ｐ+型の埋め込み領域２４ａとｐ-型のチャネル領域２４ｂを有している。 The body region 24 is provided on the surface of the drift layer 22a, is arranged adjacent to both sides of the JFET region 22b, and has a p + type embedded region 24a and a p - type channel region 24b. There is.

埋め込み領域２４ａは、ＪＦＥＴ領域２２ｂの両側に隣接して配置されており、ドリフト層２２ａとチャネル領域２４ｂの間に設けられている。埋め込み領域２４ａは、チャネル領域２４ｂよりもｐ型不純物（マグネシウム）を高濃度に含んでおり、電流遮蔽領域として機能するとともに、アバランシェ時に発生した正孔を排出するための経路としても機能することができる。また、埋め込み領域２４ａは、オフのときにチャネル領域２４ｂがパンチスルーするのを抑える機能も有する。 The embedded region 24a is arranged adjacent to both sides of the JFET region 22b, and is provided between the drift layer 22a and the channel region 24b. The embedded region 24a contains a higher concentration of p-type impurities (magnesium) than the channel region 24b, and can function as a current shielding region and also as a path for discharging holes generated during avalanche. can. Further, the embedded region 24a also has a function of suppressing punch-through of the channel region 24b when it is off.

チャネル領域２４ｂは、埋め込み領域２４ａの表面上に配置されており、ＪＦＥＴ領域２２ｂの両側に隣接して配置されているとともに、窒化物半導体層２０の表面に露出する。チャネル領域２４ｂのｐ型不純物（マグネシウム）の濃度は、窒化物半導体装置１のゲート閾値電圧及びチャネル移動度が所望の値となるように、低く設定されている。 The channel region 24b is arranged on the surface of the embedded region 24a, is arranged adjacent to both sides of the JFET region 22b, and is exposed on the surface of the nitride semiconductor layer 20. The concentration of the p-type impurity (magnesium) in the channel region 24b is set low so that the gate threshold voltage and the channel mobility of the nitride semiconductor device 1 become desired values.

ソース領域２６は、チャネル領域２４ｂの表層部に配置されており、チャネル領域２４ｂによってＪＦＥＴ領域２２ｂから隔てられているとともに、窒化物半導体層２０の表面に露出する。ソース領域２６は、ｎ型不純物を高濃度に含んでおり、ソース電極３４にオーミック接触している。ソース領域２６は、イオン注入技術を利用して、窒化物半導体層２０の表面に向けてシリコンを照射することで形成されている。 The source region 26 is arranged on the surface layer portion of the channel region 24b, is separated from the JFET region 22b by the channel region 24b, and is exposed on the surface of the nitride semiconductor layer 20. The source region 26 contains a high concentration of n-type impurities and is in ohmic contact with the source electrode 34. The source region 26 is formed by irradiating the surface of the nitride semiconductor layer 20 with silicon using an ion implantation technique.

絶縁ゲート部３６は、窒化物半導体層２０の表面上の一部に設けられており、酸化シリコンのゲート絶縁膜３６ａ及びポリシリコンのゲート電極３６ｂを有する。ゲート電極３６ｂは、ＪＦＥＴ領域２２ｂとソース領域２６を隔てる部分のチャネル領域２４ｂの表面にゲート絶縁膜３６ａを介して対向している。 The insulating gate portion 36 is provided on a part of the surface of the nitride semiconductor layer 20, and has a silicon oxide gate insulating film 36a and a polysilicon gate electrode 36b. The gate electrode 36b faces the surface of the channel region 24b of the portion separating the JFET region 22b and the source region 26 via the gate insulating film 36a.

ボディ電極３８は、窒化物半導体層２０の表面上に設けられているボディ表面電極３８ａ及び窒化物半導体層２０の表面から深部に向けて伸びる溝３８Ｔ内に充填されているボディ充填電極３８ｂを有している。ボディ充填電極３８ｂは、チャネル領域２４ｂを貫通して伸びており、一端がボディ表面電極３８ａに接しており、他端が埋め込み領域２４ａに接している。ボディ充填電極３８ｂは、埋め込み領域２４ａにオーミック接触している。ボディ表面電極３８ａの材料は例えばアルミニウムであり、ボディ充填電極３８ｂの材料は例えばニッケルと金の積層である。 The body electrode 38 has a body surface electrode 38a provided on the surface of the nitride semiconductor layer 20 and a body filling electrode 38b filled in a groove 38T extending from the surface of the nitride semiconductor layer 20 toward a deep portion. is doing. The body filling electrode 38b extends through the channel region 24b, one end of which is in contact with the body surface electrode 38a and the other end of which is in contact with the embedded region 24a. The body filling electrode 38b is in ohmic contact with the embedded region 24a. The material of the body surface electrode 38a is, for example, aluminum, and the material of the body filling electrode 38b is, for example, a laminate of nickel and gold.

窒化物半導体装置１では、窒化物半導体基板１０の裏面から窒化物半導体基板１０及びドリフト層２２ａを貫通して埋め込み領域２４ａに達する溝４２が形成されている。溝４２は、窒化物半導体層２０の表面に直交する方向から観測したときに、埋め込み領域２４ａの存在範囲内に位置している。換言すると、溝４２は、窒化物半導体層２０の表面に直交する方向から観測したときに、ＪＦＥＴ領域２２ｂに重複していない。また、溝４２は、窒化物半導体基板１０の裏面に向けて先細りのテーパ状に形成されている。溝４２の内壁面には、絶縁膜４４が被膜している。 In the nitride semiconductor device 1, a groove 42 is formed from the back surface of the nitride semiconductor substrate 10 through the nitride semiconductor substrate 10 and the drift layer 22a to reach the embedded region 24a. The groove 42 is located within the existing range of the embedded region 24a when observed from a direction orthogonal to the surface of the nitride semiconductor layer 20. In other words, the groove 42 does not overlap the JFET region 22b when observed from a direction orthogonal to the surface of the nitride semiconductor layer 20. Further, the groove 42 is formed in a tapered shape toward the back surface of the nitride semiconductor substrate 10. The inner wall surface of the groove 42 is coated with an insulating film 44.

次に、窒化物半導体装置１の動作を説明する。使用時には、ドレイン電極３２に正電圧が印加され、ソース電極３４及びボディ電極３８が接地される。ゲート電極３６ｂにゲート閾値よりも高い正電圧が印加されると、ＪＦＥＴ領域２２ｂとソース領域２６を隔てる部分のチャネル領域２４ｂに反転層が形成され、窒化物半導体装置１がターンオンする。このとき、反転層を経由してソース領域２６からＪＦＥＴ領域２２ｂに電子が流入する。ＪＦＥＴ領域２２ｂに流入した電子は、そのＪＦＥＴ領域２２ｂを縦方向に流れてドレイン電極３２に向かう。これにより、ドレイン電極３２とソース電極３４が導通する。 Next, the operation of the nitride semiconductor device 1 will be described. At the time of use, a positive voltage is applied to the drain electrode 32, and the source electrode 34 and the body electrode 38 are grounded. When a positive voltage higher than the gate threshold is applied to the gate electrode 36b, an inversion layer is formed in the channel region 24b of the portion separating the JFET region 22b and the source region 26, and the nitride semiconductor device 1 turns on. At this time, electrons flow from the source region 26 to the JFET region 22b via the inversion layer. The electrons that have flowed into the JFET region 22b flow vertically through the JFET region 22b and head toward the drain electrode 32. As a result, the drain electrode 32 and the source electrode 34 become conductive.

ゲート電極３６ｂが接地されると、反転層が消失し、窒化物半導体装置１がターンオフする。このとき、埋め込み領域２４ａ及びチャネル領域２４ｂからＪＦＥＴ領域２２ｂ内に空乏層が伸びてくる。ＪＦＥＴ領域２２ｂは、両側から伸びてくる空乏層が繋がってピンチオフの状態となる。ＪＦＥＴ領域２２ｂがピンチオフすることで、絶縁ゲート部３６のゲート絶縁膜３６ａに加わる電界が緩和され、ゲート絶縁膜３６ａの絶縁破壊が抑えられ、窒化物半導体装置１が高い耐圧を有することができる。 When the gate electrode 36b is grounded, the inversion layer disappears and the nitride semiconductor device 1 turns off. At this time, the depletion layer extends from the embedded region 24a and the channel region 24b into the JFET region 22b. In the JFET region 22b, depletion layers extending from both sides are connected to be in a pinch-off state. By pinching off the JFET region 22b, the electric field applied to the gate insulating film 36a of the insulating gate portion 36 is relaxed, the dielectric breakdown of the gate insulating film 36a is suppressed, and the nitride semiconductor device 1 can have a high withstand voltage.

また、窒化物半導体装置１のドレイン電極３２とソース電極３４の間に過電圧が印加されると、窒化物半導体層２０内でアバランシェ降伏が発生する。このアバランシェ時に発生した正孔は、埋め込み領域２４ａ及びボディ充填電極３８ｂを介してボディ表面電極３８ａに排出される。窒化物半導体装置１は、高いアバランシェ耐量を有することができる。 Further, when an overvoltage is applied between the drain electrode 32 and the source electrode 34 of the nitride semiconductor device 1, avalanche breakdown occurs in the nitride semiconductor layer 20. The holes generated during this avalanche are discharged to the body surface electrode 38a via the embedding region 24a and the body filling electrode 38b. The nitride semiconductor device 1 can have a high avalanche withstand capability.

次に、窒化物半導体装置１の製造方法を説明する。まず、図２Ａに示されるように、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）を利用して、窒化物半導体基板１０の表面からドリフト層２２ａ、埋め込み領域２４ａ及びチャネル領域２４ｂを順に積層して窒化物半導体層２０を形成する。 Next, a method of manufacturing the nitride semiconductor device 1 will be described. First, as shown in FIG. 2A, the drift layer 22a, the embedded region 24a, and the channel region 24b are formed from the surface of the nitride semiconductor substrate 10 by using the metal organic chemical vapor deposition (MOCVD) method. The nitride semiconductor layer 20 is formed by laminating in this order.

次に、図２Ｂに示されるように、ドライエッチング技術を利用して、チャネル領域２４ｂと埋め込み領域２４ａを貫通してドリフト層２２ａに達するトレンチ２２Ｔを形成する。このトレンチ２２Ｔによって分断された埋め込み領域２４ａとチャネル領域２４ｂがボディ領域２４となる。 Next, as shown in FIG. 2B, a dry etching technique is used to form a trench 22T that penetrates the channel region 24b and the embedded region 24a and reaches the drift layer 22a. The embedded region 24a and the channel region 24b separated by the trench 22T become the body region 24.

次に、図２Ｃに示されるように、有機金属気相成長法を利用して、トレンチ２２Ｔ内にｎ-型の窒化ガリウム（ＧａＮ）を再成長させてＪＦＥＴ領域２２ｂを形成する。図２Ａ〜図２Ｃの工程を特に、窒化物半導体層形成工程という。なお、図２Ｂ及び図２ＣのＪＦＥＴ領域２２ｂを形成する工程は、後述するアニール工程の後に実施してもよい。 Next, as shown in FIG. 2C, the metalorganic vapor phase growth method is used to re-grow n- type gallium nitride (GaN) in the trench 22T to form the JFET region 22b. The steps of FIGS. 2A to 2C are particularly referred to as a nitride semiconductor layer forming step. The step of forming the JFET region 22b of FIGS. 2B and 2C may be performed after the annealing step described later.

次に、図２Ｄに示されるように、ドライエッチング技術を利用して、窒化物半導体基板１０の裏面から窒化物半導体基板１０及びドリフト層２２ａを貫通して埋め込み領域２４ａに達する溝４２を形成する（溝形成工程）。なお、逆テーパの溝４２を形成する製造方法は特に限定されないが、例えば、ドライエッチングの自己バイアスを低く調整し、側壁デポ物ができない条件でエッチングすることで、逆テーパの溝４２が形成され得る。 Next, as shown in FIG. 2D, a groove 42 is formed from the back surface of the nitride semiconductor substrate 10 through the nitride semiconductor substrate 10 and the drift layer 22a to reach the embedded region 24a by using the dry etching technique. (Groove formation process). The manufacturing method for forming the reverse-tapered groove 42 is not particularly limited. For example, the reverse-tapered groove 42 is formed by adjusting the self-bias of dry etching to a low level and etching under conditions where side wall depots cannot be formed. obtain.

次に、図２Ｅに示されるように、窒化物半導体基板１０及び窒化物半導体層２０を８５０°以上に加熱するアニール処理を実施する（アニール工程）。これにより、埋め込み領域２４ａ内のマグネシウムに結合していた水素は、溝４２を介して外部に排出される。埋め込み領域２４ａから水素が除去されるので、埋め込み領域２４ａは高い活性化率を有することができる。これにより、埋め込み領域２４ａは、電流遮蔽層及び正孔排出経路としての機能を良好に発揮することができる。 Next, as shown in FIG. 2E, an annealing process is performed in which the nitride semiconductor substrate 10 and the nitride semiconductor layer 20 are heated to 850 ° or higher (annealing step). As a result, the hydrogen bonded to the magnesium in the embedded region 24a is discharged to the outside through the groove 42. Since hydrogen is removed from the embedded region 24a, the embedded region 24a can have a high activation rate. As a result, the embedded region 24a can satisfactorily exert a function as a current shielding layer and a hole discharge path.

次に、図２Ｆに示されるように、窒化物半導体基板１０の裏面及び溝４２の内壁面に絶縁膜４４を成膜し、ＪＦＥＴ領域２２ｂの下方の窒化物半導体基板１０の裏面を被膜する絶縁膜４４を選択的に除去する。 Next, as shown in FIG. 2F, an insulating film 44 is formed on the back surface of the nitride semiconductor substrate 10 and the inner wall surface of the groove 42, and the back surface of the nitride semiconductor substrate 10 below the JFET region 22b is coated. The film 44 is selectively removed.

最後に、イオン注入技術を利用してソース領域２６を形成した後に、既知の製造技術を利用して、ドレイン電極３２、ソース電極３４、絶縁ゲート部３６及びボディ電極３８を形成する。これにより、図１に示す窒化物半導体装置１が完成する。 Finally, after the source region 26 is formed by using the ion implantation technique, the drain electrode 32, the source electrode 34, the insulating gate portion 36, and the body electrode 38 are formed by using a known manufacturing technique. As a result, the nitride semiconductor device 1 shown in FIG. 1 is completed.

上記の窒化物半導体装置１の製造方法では、埋め込み領域２４ａの下方に溝４２が形成されており、その溝４２を介して埋め込み領域２４ａから水素が除去される。埋め込み領域２４ａの下方の領域は、実質的に電流が流れる領域ではないことから、このような領域に溝４２が形成されていても、窒化物半導体装置１の電気的特性に大きな影響は与えない。一方、埋め込み領域２４ａの下方に溝４２を形成することで、水素除去用の溝４２を形成するためのスペースをわざわざ確保する必要がなく、チップ面積の増加が抑えられる。上記の窒化物半導体装置１の製造方法は、チップ面積の増加を抑えながら、ｐ型の埋め込み領域２４ａから水素を除去することができる。 In the method for manufacturing the nitride semiconductor device 1 described above, a groove 42 is formed below the embedded region 24a, and hydrogen is removed from the embedded region 24a through the groove 42. Since the region below the embedded region 24a is not a region in which a current actually flows, even if a groove 42 is formed in such a region, the electrical characteristics of the nitride semiconductor device 1 are not significantly affected. .. On the other hand, by forming the groove 42 below the embedded region 24a, it is not necessary to bother to secure a space for forming the groove 42 for removing hydrogen, and an increase in the chip area can be suppressed. The above-mentioned manufacturing method of the nitride semiconductor device 1 can remove hydrogen from the p-type embedded region 24a while suppressing an increase in the chip area.

また、上記の窒化物半導体装置１の製造方法では、溝４２が逆テーパの形態となるように形成されている。これにより、埋め込み領域２４ａは、溝４２内に広く露出することができる。このため、埋め込み領域２４ａから水素が良好に除去される。一方、窒化物半導体基板１０の面積を大きく減らすことなく残存させることができるので、窒化物半導体装置１の動作中に発生した熱は、その窒化物半導体基板１０を介して外部に良好に放熱される。このように、逆テーパ状の溝４２を形成することで、埋め込み領域２４ａからの良好な水素除去と高い放熱特性を両立させることができる。 Further, in the above-mentioned manufacturing method of the nitride semiconductor device 1, the groove 42 is formed so as to have a reverse taper shape. As a result, the embedded region 24a can be widely exposed in the groove 42. Therefore, hydrogen is satisfactorily removed from the embedded region 24a. On the other hand, since the area of the nitride semiconductor substrate 10 can be left without being significantly reduced, the heat generated during the operation of the nitride semiconductor device 1 is satisfactorily dissipated to the outside through the nitride semiconductor substrate 10. NS. By forming the inverted tapered groove 42 in this way, it is possible to achieve both good hydrogen removal from the embedded region 24a and high heat dissipation characteristics.

また、上記の窒化物半導体装置１では、溝４２が逆テーパの形態となるように形成されていることで、ＪＦＥＴ領域２２ｂの下方のドリフト層２２ａ及び窒化物半導体基板１０が、窒化物半導体基板１０の裏面に向けて広がるテーパ状に形成されている。ＪＦＥＴ領域２２ｂの下方の領域は電流が流れる経路であり、この電流経路の断面積が大きくなることで、窒化物半導体装置１のオン抵抗が低下することができる。 Further, in the above-mentioned nitride semiconductor device 1, since the groove 42 is formed so as to have a reverse taper shape, the drift layer 22a below the JFET region 22b and the nitride semiconductor substrate 10 are formed of the nitride semiconductor substrate. It is formed in a tapered shape that extends toward the back surface of the 10. The region below the JFET region 22b is a path through which a current flows, and the on-resistance of the nitride semiconductor device 1 can be reduced by increasing the cross-sectional area of this current path.

図３に示されるように、溝１４２の内壁面のうちの側面が曲面で形成されていてもよい。このような窒化物半導体装置２では、溝１４２の側面側に位置するドリフト層２２ａの端部の電界が緩和される。これは、べベル構造と同様に、ドリフト層２２ａの端部の等電位面が溝１４２の側面側で曲がることにより、ドリフト層２２ａの端部の電界が緩和される。なお、側面が曲面となる溝１４２を形成する製造方法は特に限定されないが、例えば、ドライエッチングで加工した後に、アンモニア雰囲気中の加熱処理によるマストランスポート現象を利用することで、その側面が曲面となる溝１４２が形成され得る。 As shown in FIG. 3, the side surface of the inner wall surface of the groove 142 may be formed by a curved surface. In such a nitride semiconductor device 2, the electric field at the end of the drift layer 22a located on the side surface side of the groove 142 is relaxed. Similar to the bevel structure, the equipotential surface at the end of the drift layer 22a bends on the side surface side of the groove 142, so that the electric field at the end of the drift layer 22a is relaxed. The manufacturing method for forming the groove 142 having a curved side surface is not particularly limited. For example, by using the mass transport phenomenon by heat treatment in an ammonia atmosphere after processing by dry etching, the side surface is curved. A groove 142 can be formed.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Although specific examples of the present invention have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples illustrated above. In addition, the technical elements described in the present specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques illustrated in this specification or drawings can achieve a plurality of purposes at the same time, and achieving one of the purposes itself has technical usefulness.

１：窒化物半導体装置
２０：窒化物半導体層
２２：ドリフト領域
２２ａ：ドリフト層
２２ｂ：ＪＦＥＴ領域
２４：ボディ領域
２４ａ：埋め込み領域
２４ｂ：チャネル領域
２６：ソース領域
３２：ドレイン電極
３４：ソース電極
３６：絶縁ゲート部
３６ａ：ゲート絶縁膜
３６ｂ：ゲート電極
３８：ボディ電極
３８Ｔ：溝
３８ａ：ボディ表面電極
３８ｂ：ボディ充填電極
４２：溝
４４：絶縁膜 1: Nitride semiconductor device 20: Nitride semiconductor layer 22: Drift region 22a: Drift layer 22b: JFET region 24: Body region 24a: Embedded region 24b: Channel region 26: Source region 32: Drain electrode 34: Source electrode 36: Insulated gate 36a: Gate insulating film 36b: Gate electrode 38: Body electrode 38T: Groove 38a: Body surface electrode 38b: Body filling electrode 42: Groove 44: Insulating film

Claims (5)

基板上に窒化物半導体層を形成する窒化物半導体層形成工程と、
前記基板の裏面から溝を形成する溝形成工程と、
前記溝形成工程の後に、前記窒化物半導体層をアニール処理するアニール工程と、を備えており、
前記窒化物半導体層は、
ドリフト層と、前記ドリフト層の表面から突出して設けられているＪＦＥＴ領域と、を有するｎ型のドリフト領域と、
前記ＪＦＥＴ領域に隣接しており、前記窒化物半導体層内に埋め込まれているｐ型の埋め込み領域と、を有しており、
前記溝は、前記窒化物半導体層の表面に直交する方向から観測したときに、前記埋め込み領域の存在範囲内において、前記基板及び前記ドリフト層を貫通して前記埋め込み領域に達する、窒化物半導体装置の製造方法。 A nitride semiconductor layer forming process for forming a nitride semiconductor layer on a substrate,
A groove forming step of forming a groove from the back surface of the substrate, and
After the groove forming step, an annealing step of annealing the nitride semiconductor layer is provided.
The nitride semiconductor layer is
An n-type drift region having a drift layer and a JFET region protruding from the surface of the drift layer, and an n-type drift region.
It has a p-type embedded region that is adjacent to the JFET region and is embedded in the nitride semiconductor layer.
A nitride semiconductor device in which the groove penetrates the substrate and the drift layer and reaches the embedded region within the existence range of the embedded region when observed from a direction orthogonal to the surface of the nitride semiconductor layer. Manufacturing method. 前記溝は、前記基板の裏面に向けて先細りのテーパ状である、請求項１に記載の窒化物半導体装置の製造方法。 The method for manufacturing a nitride semiconductor device according to claim 1, wherein the groove is tapered toward the back surface of the substrate. 基板と、
前記基板上に設けられている窒化物半導体層と、を備えており、
前記窒化物半導体層は、
ドリフト層と、前記ドリフト層の表面から突出して設けられているＪＦＥＴ領域と、を有するｎ型のドリフト領域と、
前記ＪＦＥＴ領域に隣接しており、前記窒化物半導体層内に埋め込まれているｐ型の埋め込み領域と、を有しており、
前記窒化物半導体層の表面に直交する方向から観測したときに、前記埋め込み領域の存在範囲内において、前記基板及び前記ドリフト層を貫通して前記埋め込み領域に達する溝が形成されている、窒化物半導体装置。 With the board
It is provided with a nitride semiconductor layer provided on the substrate.
The nitride semiconductor layer is
An n-type drift region having a drift layer and a JFET region protruding from the surface of the drift layer, and an n-type drift region.
It has a p-type embedded region that is adjacent to the JFET region and is embedded in the nitride semiconductor layer.
Nitride A nitride having a groove formed in the presence range of the embedded region, which penetrates the substrate and the drift layer and reaches the embedded region when observed from a direction orthogonal to the surface of the nitride semiconductor layer. Semiconductor device. 前記溝は、前記基板の裏面に向けて先細りのテーパ状である、請求項３に記載の窒化物半導体装置。 The nitride semiconductor device according to claim 3, wherein the groove is tapered toward the back surface of the substrate. 前記窒化物半導体層の前記表面の一部に設けられている絶縁ゲート部と、
前記窒化物半導体層の前記表面の他の一部に設けられているソース電極と、
前記基板の裏面に設けられているドレイン電極と、をさらに備えており、
前記窒化物半導体層は、
前記埋め込み領域上に設けられており、前記窒化物半導体層の前記表面に露出しており、前記埋め込み領域よりも不純物濃度が薄いｐ型のチャネル領域と、
前記チャネル領域によって前記ＪＦＥＴ領域から隔てられており、前記窒化物半導体層の前記表面に露出するｎ型のソース領域と、をさらに有しており、
前記絶縁ゲート部は、前記ＪＦＥＴ領域と前記ソース領域を隔てている前記チャネル領域に対向しており、
前記ソース電極は、前記ソース領域に接している、請求項３又は４に記載の窒化物半導体装置。 An insulating gate portion provided on a part of the surface of the nitride semiconductor layer and
A source electrode provided on the other part of the surface of the nitride semiconductor layer, and
A drain electrode provided on the back surface of the substrate is further provided.
The nitride semiconductor layer is
A p-type channel region provided on the embedded region, exposed on the surface of the nitride semiconductor layer, and having a lower impurity concentration than the embedded region, and a p-type channel region.
It is further separated from the JFET region by the channel region and further has an n-type source region exposed on the surface of the nitride semiconductor layer.
The insulated gate portion faces the channel region that separates the JFET region and the source region.
The nitride semiconductor device according to claim 3 or 4, wherein the source electrode is in contact with the source region.
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