JP6889138B2 - 格納装置及び格納方法 - Google Patents
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Description
[構成と動作]
図1は、本実施形態のプログラマブルデバイスの例であるFPGA101の構成を表す概念図である。ここで、FPGAはfield−programmable gate arrayの略である。
[効果]
本実施形態のプログラマブルデバイスは、冗長性を有する複数の演算部のレジスタ群が格納するデータ列の同期が失われたことを検出した場合に、まず、各演算部が備える各レジスタを所定の順序で直列に接続させる。「同期」は、格納されるデータの演算による推移についての順序が設定されたレジスタからなるレジスタ群(シフトレジスタ)に格納されたデータ列が互いに等しいことをいう。そして、前記プログラマブルデバイスは、まだ同期が失われていない最多数の演算部のレジスタ群が格納するデータ列に等しい、多数決部から出力されるデータ列を各演算部のレジスタ群に、同じクロックタイミング(CT)で、順次格納させる。そのため、前記最多数の演算部のレジスタ群に、そのレジスタ群が格納していたデータ列に等しいデータ列が格納されたCTでは、前記同期が失われた演算部のレジスタ群にも、同じデータ列が格納される。つまり、当該CTでは、すべての演算部の同期が回復した再同期状態にある。
(付記1)
複数のシフトレジスタの各々に含まれる所定のレジスタから連続する所定の数のレジスタに同時に保持されるデータ列の種類の単複を検出する検出部と、
前記種類が二以上であると検出された場合に、前記同時に保持するシフトレジスタが最多の前記種類の前記データ列と等しいものを、前記複数のシフトレジスタのうち前記最多の前記種類の前記データ列を前記同時に保持しない前記シフトレジスタに格納させる処理部と
を備える格納装置。
(付記2)
前記複数のシフトレジスタは正常時に冗長構成を有する、付記1に記載された格納装置。
(付記3)
前記保持情報が所定の演算に係る途中演算の結果であり、前記複数の前記シフトレジスタの各々は、正常時においては入力データに対して互いに同等の前記演算による結果を出力し得る、前記複数の演算部の各々に含まれる、付記2に記載された格納装置。
(付記4)
前記演算部は、前記演算を行う第一モードと、前記シフトレジスタを構成する各レジスタを所定の序列に従い前記演算を行う演算回路を介さずに直列に接続する第二モードとを前記処理部からの指示信号により切り替え、前記処理部は、前記演算部の各々へ、その前記演算部を前記第二モードにさせる第二モード化信号を送付した後に、前記格納を行わせる、付記3に記載された格納装置。
(付記5)
前記演算部は、前記第二モード化信号により、入力配線を、前記入力データを入力するためのものから、前記同時に保持するシフトレジスタが最多の前記種類の前記データ列を保持する最多数シフトレジスタから出力される前記データ列と同等の前記データ列を入力するためのものへ切り替える、初段入力切替部をさらに備え、前記処理部は、前記送付の対象に、前記初段入力切替部への前記第二モード化信号を含める、付記4に記載された格納装置。
(付記6)
前記処理部は前記入力データの前記演算部の各々への入力を停止する入力停止部をさらに備え、前記処理部は、前記入力停止部により前記停止を行った後に、前記格納を行わせる、付記5に記載された格納装置。
(付記7)
前記演算部は、前記各レジスタの各々の前段に、その前記各レジスタへの入力を、前段の前記各レジスタからのものと、前記前段の前記各レジスタから前記途中演算を行う途中演算部を介してのものとを切り替える後段入力切替部をさらに備え、前記処理部は、前記送付の対象に、前記後段入力切替部への前記第二モード化信号を含める、付記4乃至付記6のうちのいずれか一に記載された格納装置。
(付記8)
前記演算部の前記途中演算を行う部分は、所定の論理素子又はその組合せからなる回路を含む、付記3乃至付記7のうちのいずれか一に記載された格納装置。
(付記9)
前記処理部は、前記最多数シフトレジスタから出力される、前記演算部から出力されるデータである第一出力データ、に等しいデータである第二出力データの出力先を外部と前記演算部の各々とで切り替える出力切替部を備え、前記出力切替部により前記出力先を前記演算部の各々に切り替えた後に、前記格納を行わせる、付記3乃至付記8のうちのいずれか一に記載された格納装置。
(付記10)
前記演算部の各々からの前記第一出力データから、前記第二出力データを導出する多数決部をさらに備える、付記9に記載された格納装置。
(付記11)
付記3乃至付記10のうちのいずれか一に記載された格納装置と、前記演算部とを備える、演算装置。
(付記12)
プログラマブルデバイスである、付記11に記載された演算装置。
(付記13)
field−programmable gate array(FPGA)である、付記11又は付記12に記載された演算装置。
(付記14)
前記不一致が、ソフトエラーによるものである、付記11乃至付記13のうちのいずれか一に記載された演算装置。
(付記15)
前記ソフトエラーが、前記演算部に含まれる素子群の接続状態を表す情報である構成情報を記憶する構成情報格納部で生じ、前記不一致が、当該構成情報の異常を検出したことにより、前記異常を検出した前記構成情報に係る前記演算部について行われた、前記接続状態の訂正又は再構築により生じたものである、付記14に記載された演算装置。
(付記16)
前記ソフトエラーが、前記演算部で生じたものである、付記14に記載された演算装置。
(付記17)
複数のシフトレジスタの各々に含まれる所定のレジスタから連続する所定の数のレジスタに同時に保持されるデータ列の種類の単複を検出し、
前記種類が二以上であると検出された場合に、前記同時に保持するシフトレジスタが最多の前記種類の前記データ列と等しいものを、前記複数のシフトレジスタのうち前記最多の前記種類の前記データ列を前記同時に保持しない前記シフトレジスタに格納させる
格納方法。
111、112、113 モジュール
214 多数決部
215 処理部
215x 格納装置
215ax 検出部
215bx 処理部
216 記憶部
217 CRAM
310、311、312、313 演算部
321、322、323、32m セレクタ
331、332、333、334、33m レジスタ
341、342、34(m−1) 組合せ回路
E、F、G 端子群
H、I、L、M 端子
J 入力端子
K 出力端子
Claims (7)
- 複数のシフトレジスタの各々に含まれる所定のレジスタから連続する所定の数のレジスタに同時に保持されるデータ列の種類の単複を検出する検出部と、
前記種類が二以上であると検出された場合に、前記同時に保持するシフトレジスタが最多の前記種類の前記データ列と等しいものを、前記複数のシフトレジスタのうち前記最多の前記種類の前記データ列を前記同時に保持しない前記シフトレジスタに格納させる処理部と
を備え、
前記複数のシフトレジスタは正常時に冗長構成を有し、
前記シフトレジスタが保持する情報が所定の演算に係る途中演算の結果であり、前記複数の前記シフトレジスタの各々は、正常時においては入力データに対して互いに同等の前記演算による結果を出力し得る、前記シフトレジスタの数と同じ数の演算部の各々に含まれ、
前記演算部は、前記演算を行う第一モードと、前記シフトレジスタを構成する各レジスタを所定の序列に従い前記演算を行う演算回路を介さずに直列に接続する第二モードとを前記処理部からの指示信号により切り替え、前記処理部は、前記演算部の各々へ、その前記演算部を前記第二モードにさせる第二モード化信号を送付した後に、前記格納を行わせる、格納装置。 - 前記演算部は、前記第二モード化信号により、入力配線を、前記入力データを入力するためのものから、前記同時に保持するシフトレジスタが最多の前記種類の前記データ列を保持する最多数シフトレジスタから出力される前記データ列と同等の前記データ列を入力するためのものへ切り替える、初段入力切替部をさらに備え、前記処理部は、前記送付の対象に、前記初段入力切替部への前記第二モード化信号を含める、請求項1に記載された格納装置。
- 前記処理部は前記入力データの前記演算部の各々への入力を停止する入力停止部をさらに備え、前記処理部は、前記入力停止部により前記停止を行った後に、前記格納を行わせる、請求項2に記載された格納装置。
- 前記演算部は、前記各レジスタの各々の前段に、その前記各レジスタへの入力を、前段の前記各レジスタからのものと、前記前段の前記各レジスタから前記途中演算を行う途中演算部を介してのものとを切り替える後段入力切替部をさらに備え、前記処理部は、前記送付の対象に、前記後段入力切替部への前記第二モード化信号を含める、請求項1乃至請求項3のうちのいずれか一に記載された格納装置。
- 前記演算部の前記途中演算を行う部分は、所定の論理素子又はその組合せからなる回路を含む、請求項1乃至請求項4のうちのいずれか一に記載された格納装置。
- 前記処理部は、前記最多数シフトレジスタから出力される、前記演算部から出力されるデータである第一出力データ、に等しいデータである第二出力データの出力先を外部と前記演算部の各々とで切り替える出力切替部を備え、前記出力切替部により前記出力先を前記演算部の各々に切り替えた後に、前記格納を行わせる、請求項2又は請求項3に記載された格納装置。
- 検出部が、複数のシフトレジスタの各々に含まれる所定のレジスタから連続する所定の数のレジスタに同時に保持されるデータ列の種類の単複を検出し、
処理部が、前記種類が二以上であると検出された場合に、前記同時に保持するシフトレジスタが最多の前記種類の前記データ列と等しいものを、前記複数のシフトレジスタのうち前記最多の前記種類の前記データ列を前記同時に保持しない前記シフトレジスタに格納させ、
前記複数のシフトレジスタは正常時に冗長構成を有し、
前記シフトレジスタが保持する情報が所定の演算に係る途中演算の結果であり、前記複数の前記シフトレジスタの各々は、正常時においては入力データに対して互いに同等の前記演算による結果を出力し得る、前記シフトレジスタの数と同じ数の演算部の各々に含まれ、
前記演算部は、前記演算を行う第一モードと、前記シフトレジスタを構成する各レジスタを所定の序列に従い前記演算を行う演算回路を介さずに直列に接続する第二モードとを前記処理部からの指示信号により切り替え、前記処理部は、前記演算部の各々へ、その前記演算部を前記第二モードにさせる第二モード化信号を送付した後に、前記格納を行わせる、
格納方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018194763A JP6889138B2 (ja) | 2018-10-16 | 2018-10-16 | 格納装置及び格納方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2018194763A JP6889138B2 (ja) | 2018-10-16 | 2018-10-16 | 格納装置及び格納方法 |
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JP2020064382A JP2020064382A (ja) | 2020-04-23 |
JP6889138B2 true JP6889138B2 (ja) | 2021-06-18 |
Family
ID=70388326
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2018194763A Active JP6889138B2 (ja) | 2018-10-16 | 2018-10-16 | 格納装置及び格納方法 |
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JP2009253023A (ja) * | 2008-04-07 | 2009-10-29 | Oki Semiconductor Co Ltd | 半導体集積回路の設計方法 |
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-
2018
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