JP6871338B2 - Discrete parts - Google Patents

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Description

この発明は、ディスクリート部品に関する。 This invention also relates to a discrete unit products.

ディスクリート部品としてのチップ抵抗器は、従来、セラミック等の絶縁基板と、その表面に材料ペーストをスクリーン印刷して形成された抵抗膜と、抵抗膜に接続された電極とを含む構成をしている。そして、チップ抵抗器の抵抗値を目標値に合わせるために、抵抗膜に対してレーザー光線を照射してトリミング溝を刻設するレーザートリミングが行われていた(特許文献1参照)。 Conventionally, a chip resistor as a discrete component has a configuration including an insulating substrate such as ceramic, a resistance film formed by screen-printing a material paste on the surface thereof, and an electrode connected to the resistance film. .. Then, in order to match the resistance value of the chip resistor with the target value, laser trimming is performed by irradiating the resistance film with a laser beam to engrave a trimming groove (see Patent Document 1).

特開2001−76912号公報Japanese Unexamined Patent Publication No. 2001-76912

従来のチップ抵抗器は、レーザートリミングによって抵抗値が目標値になるように合わ
せ込まれるため、幅広い抵抗値に対応することができない。
また、チップ抵抗器は、年々小型化が進行しているので、高抵抗品を開発しようとして
も、抵抗膜の配置面積の制約から、高抵抗化が困難であった。
この発明は、かかる背景のもとになされたもので、抵抗値を適切に調節できるディスクリート部品を提供することを主たる目的とする。
Conventional chip resistors cannot handle a wide range of resistance values because the resistance value is adjusted to the target value by laser trimming.
Further, since chip resistors are becoming smaller year by year, even if a high resistance product is to be developed, it is difficult to increase the resistance due to the limitation of the arrangement area of the resistor film.
The present invention has been made based on this background, and an object of the present invention is to provide a discrete component whose resistance value can be appropriately adjusted.

第1局面に係るディスクリート部品は、実装時において実装対象に対向する対向面となる一方の表面に回路形成面が設定され、前記回路形成面には複数のトレンチが平行な筋状に形成されたシリコン製の基板と、一端部および他端部を有し、前記基板の前記回路形成面に形成された抵抗回路網であって、前記抵抗回路網は、多数個の単位抵抗体Rを含み、各単位抵抗体Rは、所定幅で長手の抵抗体膜と、前記抵抗体膜上に積層され、前記抵抗体膜を長さ方向に所定長さを残して短絡している前記抵抗体膜と等しい幅の導体膜片とを含み、前記各トレンチにおいて、トレンチの一方側面、底面および他方側面に沿ってトレンチを横断する方向に前記単位抵抗体Rにおける前記短絡されずに残っている抵抗体膜が絶縁膜を介して配置されており、それによって、等比数列状に設定された抵抗値をそれぞれ有する複数の抵抗回路が備えられ、前記複数の抵抗回路に切り離し可能にそれぞれ接続され、任意の抵抗回路を電気的に取り込み、または、任意の抵抗回路を電気的に分離する複数のヒューズと、前記基板の前記回路形成面上に形成され、前記抵抗回路網を被覆する保護層と、前記抵抗回路網の前記一端部に接続されるように前記保護層を貫通して形成され、前記保護層を被覆する被覆部を有し、前記基板の前記回路形成面上のみに形成された第1接続電極と、前記抵抗回路網の前記他端部に接続されるように前記保護層を貫通して形成され、前記保護層を被覆する被覆部を有し、前記基板の前記回路形成面上のみに形成された第2接続電極とを含み、前記複数の抵抗回路は、ライン状に延びる抵抗体膜ラインをそれぞれ含み、前記複数のヒューズ膜は、前記第2接続電極の内側辺沿いに、配列領域および配列方向が直線状になるように配列されている In the discrete component according to the first aspect, a circuit forming surface is set on one surface which is a facing surface facing the mounting target at the time of mounting, and a plurality of trenches are formed in a parallel streak on the circuit forming surface. A resistance network having a silicon substrate, one end and the other end, and formed on the circuit forming surface of the substrate, wherein the resistance network includes a large number of unit resistors R. Each unit resistor R is a resistor film having a predetermined width and a length, and the resistor film which is laminated on the resistor film and short-circuited with the resistor film left a predetermined length in the length direction. A resistor film comprising a conductor film piece of equal width and remaining unshortened in the unit resistor R in each of the trenches in a direction across the trench along one side surface, bottom surface and the other side surface of the trench. Are arranged via an insulating film, whereby a plurality of resistance circuits each having resistance values set in an equivalence sequence are provided, and the plurality of resistance circuits are detachably connected to each of the plurality of resistance circuits. A plurality of fuses that electrically incorporate a resistance circuit or electrically separate an arbitrary resistance circuit, a protective layer formed on the circuit forming surface of the substrate and covering the resistance network, and the resistance. A first connection formed through the protective layer so as to be connected to the one end of the network, having a coating portion covering the protective layer, and formed only on the circuit forming surface of the substrate. It has an electrode and a covering portion formed through the protective layer so as to be connected to the other end of the resistance network and covering the protective layer, and is provided only on the circuit forming surface of the substrate. Each of the plurality of resistance circuits includes a resistor film line extending in a line shape, and the plurality of fuse films include an arrangement region along the inner side of the second connection electrode. And they are arranged so that the arrangement direction is linear .

図1Aは、第1発明の一実施形態に係るチップ抵抗器10の外観構成を示す図解的な斜視図であり、図1Bは、チップ抵抗器10が基板上に実装された状態を示す側面図である。FIG. 1A is a schematic perspective view showing an external configuration of a chip resistor 10 according to an embodiment of the first invention, and FIG. 1B is a side view showing a state in which the chip resistor 10 is mounted on a substrate. Is. 図2は、チップ抵抗器10の平面図であり、第1接続電極12、第2接続電極13および抵抗回路網14の配置関係ならびに抵抗回路網14の平面視の構成を示す図である。FIG. 2 is a plan view of the chip resistor 10, and is a diagram showing the arrangement relationship of the first connection electrode 12, the second connection electrode 13, and the resistance network 14 and the configuration of the resistance network 14 in a plan view. 図3Aは、図2に示す抵抗回路網14の一部分を拡大して描いた平面図である。FIG. 3A is an enlarged plan view of a part of the resistance network 14 shown in FIG. 図3Bは、図3AのB−B線に沿う断面図である。FIG. 3B is a cross-sectional view taken along the line BB of FIG. 3A. 図3Cは、図3AのC−C線に沿う断面図である。FIG. 3C is a cross-sectional view taken along the line CC of FIG. 3A. 図4A、図4Bおよび図4Cは、抵抗体膜ライン20および導体膜21の電気的特徴を回路記号および電気回路図で示した図である。4A, 4B and 4C are diagrams showing the electrical features of the resistor membrane line 20 and the conductor membrane 21 with circuit symbols and electrical circuit diagrams. 図5Aは、図2に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズ膜Fを含む領域の部分拡大平面図であり、図5Bは、図5AのB−Bに沿う断面構造を示す図である。5A is a partially enlarged plan view of a region including the fuse film F drawn by enlarging a part of the plan view of the chip resistor shown in FIG. 2, and FIG. 5B is a cross-sectional structure along BB of FIG. 5A. It is a figure which shows. 図6は、図2に示す抵抗回路網14における複数種類の抵抗単位体を接続する接続用導体膜Cおよびヒューズ膜Fの配列関係と、その接続用導体膜Cおよびヒューズ膜Fに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。FIG. 6 shows the arrangement relationship of the connecting conductor film C and the fuse film F connecting a plurality of types of resistance units in the resistance network 14 shown in FIG. 2, and being connected to the connecting conductor film C and the fuse film F. It is a figure which graphically shows the connection relationship with a plurality of types of resistance units. 図7は、抵抗回路網14の電気回路図である。FIG. 7 is an electric circuit diagram of the resistance network 14. 図8は、チップ抵抗器30の平面図であり、第1接続電極12、第2接続電極13および抵抗回路網14の配置関係ならびに抵抗回路網14の平面視の構成を示す図である。FIG. 8 is a plan view of the chip resistor 30, which shows the arrangement relationship of the first connection electrode 12, the second connection electrode 13, and the resistance network 14, and the configuration of the resistance network 14 in a plan view. 図9は、図8に示す抵抗回路網14における複数種類の抵抗単位体を接続する接続用導体膜Cおよびヒューズ膜Fの配置関係と、その接続用導体膜Cおよびヒューズ膜Fに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。FIG. 9 shows the arrangement relationship of the connecting conductor film C and the fuse film F connecting the plurality of types of resistance units in the resistance network 14 shown in FIG. 8 and the connection relationship between the connecting conductor film C and the fuse film F. It is a figure which graphically shows the connection relationship with a plurality of types of resistance units. 図10は、抵抗回路網14の電気回路図である。FIG. 10 is an electric circuit diagram of the resistance network 14. 図11Aおよび図11Bは、図10に示す電気回路の変形例を示す電気回路図である。11A and 11B are electric circuit diagrams showing a modification of the electric circuit shown in FIG. 図12は、第1発明のさらに他の実施形態に係る抵抗回路網14の電気回路図である。FIG. 12 is an electric circuit diagram of the resistance network 14 according to still another embodiment of the first invention. 図13は、具体的な抵抗値を表示したチップ抵抗器における抵抗回路網の構成例を示す電気回路図である。FIG. 13 is an electric circuit diagram showing a configuration example of a resistance network in a chip resistor displaying a specific resistance value. 図14Aおよび図14Bは、第1発明のさらに他の実施形態に係るチップ抵抗器90の要部構造を説明するための図解的な平面図である。14A and 14B are schematic plan views for explaining the main structure of the chip resistor 90 according to still another embodiment of the first invention. 図15Aは、第1発明のさらに他の実施形態に係るチップ抵抗器100の要部構造を示す図解的な断面図であり、図15Bは、図15Aの矢印Bに沿って見た図解的な部分平面図である。FIG. 15A is a schematic cross-sectional view showing the main structure of the chip resistor 100 according to still another embodiment of the first invention, and FIG. 15B is a schematic view taken along the arrow B of FIG. 15A. It is a partial plan view. 図16は、第1発明の一実施例にかかるディスクリート部品1の回路図である。FIG. 16 is a circuit diagram of a discrete component 1 according to an embodiment of the first invention. 図17は、ウエハからチップ抵抗器が切り出されることを説明する図解図である。FIG. 17 is an illustrated diagram illustrating that the chip resistor is cut out from the wafer. 図18Aは、第2発明の一実施形態に係るチップ抵抗器210の外観構成を示す図解的な斜視図であり、図18Bは、チップ抵抗器210が基板上に実装された状態を示す側面図である。FIG. 18A is a schematic perspective view showing an external configuration of the chip resistor 210 according to the embodiment of the second invention, and FIG. 18B is a side view showing a state in which the chip resistor 210 is mounted on a substrate. Is. 図19は、チップ抵抗器210の平面図であり、第1接続電極212、第2接続電極213および抵抗回路網214の配置関係ならびに抵抗回路網214の平面視の構成を示す図である。FIG. 19 is a plan view of the chip resistor 210, showing the arrangement relationship of the first connection electrode 212, the second connection electrode 213, and the resistance network 214, and the configuration of the resistance network 214 in a plan view. 図20Aは、図19に示す抵抗回路網214の一部分を拡大して描いた平面図である。FIG. 20A is an enlarged plan view of a part of the resistance network 214 shown in FIG. 図20Bは、図20AのB−B線に沿う断面図である。FIG. 20B is a cross-sectional view taken along the line BB of FIG. 20A. 図20Cは、図20AのC−C線に沿う断面図である。FIG. 20C is a cross-sectional view taken along the line CC of FIG. 20A. 図21A、図21Bおよび図21Cは、抵抗体膜ライン220および導体膜221の電気的特徴を回路記号および電気回路図で示した図である。21A, 21B and 21C are diagrams showing the electrical characteristics of the resistor film line 220 and the conductor film 221 with circuit symbols and electrical circuit diagrams. 図22Aは、図19に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズ膜Fを含む領域の部分拡大平面図であり、図22Bは、図22AのB−Bに沿う断面構造を示す図である。22A is a partially enlarged plan view of a region including the fuse film F drawn by enlarging a part of the plan view of the chip resistor shown in FIG. 19, and FIG. 22B is a cross-sectional structure along BB of FIG. 22A. It is a figure which shows. 図23は、図19に示す抵抗回路網214における複数種類の抵抗単位体を接続する接続用導体膜Cおよびヒューズ膜Fの配列関係と、その接続用導体膜Cおよびヒューズ膜Fに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。FIG. 23 shows the arrangement relationship of the connecting conductor film C and the fuse film F connecting the plurality of types of resistance units in the resistance network 214 shown in FIG. 19, and being connected to the connecting conductor film C and the fuse film F. It is a figure which graphically shows the connection relationship with a plurality of types of resistance units. 図24は、抵抗回路網214の電気回路図である。FIG. 24 is an electric circuit diagram of the resistance network 214. 図25は、チップ抵抗器230の平面図であり、第1接続電極212、第2接続電極213および抵抗回路網214の配置関係ならびに抵抗回路網214の平面視の構成を示す図である。FIG. 25 is a plan view of the chip resistor 230, showing the arrangement relationship of the first connection electrode 212, the second connection electrode 213, and the resistance network 214, and the configuration of the resistance network 214 in a plan view. 図26は、図25に示す抵抗回路網214における複数種類の抵抗単位体を接続する接続用導体膜Cおよびヒューズ膜Fの配置関係と、その接続用導体膜Cおよびヒューズ膜Fに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。FIG. 26 shows the arrangement relationship of the connecting conductor film C and the fuse film F for connecting a plurality of types of resistance units in the resistance network 214 shown in FIG. 25, and the connection to the connecting conductor film C and the fuse film F. It is a figure which graphically shows the connection relationship with a plurality of types of resistance units. 図27は、抵抗回路網214の電気回路図である。FIG. 27 is an electric circuit diagram of the resistance network 214. 図28Aおよび図28Bは、図27に示す電気回路の変形例を示す電気回路図である。28A and 28B are electric circuit diagrams showing a modification of the electric circuit shown in FIG. 27. 図29は、第2発明のさらに他の実施形態に係る抵抗回路網214の電気回路図である。FIG. 29 is an electric circuit diagram of the resistance network 214 according to still another embodiment of the second invention. 図30は、具体的な抵抗値を表示したチップ抵抗器における抵抗回路網の構成例を示す電気回路図である。FIG. 30 is an electric circuit diagram showing a configuration example of a resistance network in a chip resistor displaying a specific resistance value. 図31Aは、第2発明のさらに他の実施形態に係るチップ抵抗器260の要部構造を示す図解的な断面図であり、図31Bは、図31Aの図解的な平面図であり、図31Cは、図31Aのチップ抵抗器260の回路図である。31A is a schematic cross-sectional view showing the main structure of the chip resistor 260 according to still another embodiment of the second invention, FIG. 31B is a schematic plan view of FIG. 31A, and FIG. 31C. Is a circuit diagram of the chip resistor 260 of FIG. 31A. 図32は、第2発明のさらに他の実施形態に係るチップ抵抗器270の要部の構造を表わす図解的な縦断面図である。FIG. 32 is a schematic vertical sectional view showing the structure of a main part of the chip resistor 270 according to still another embodiment of the second invention. 図33は、第2発明のさらに他の実施形態に係るチップ抵抗器270の要部の構造を表わす図解的な縦断面図である。FIG. 33 is a schematic vertical cross-sectional view showing the structure of a main part of the chip resistor 270 according to still another embodiment of the second invention. 図34は、第2発明のさらに他の実施形態に係るチップ抵抗器280の平面図である。FIG. 34 is a plan view of the chip resistor 280 according to still another embodiment of the second invention. 図35は、図34のA−Aに沿う断面構造を図解的に示した断面図である。FIG. 35 is a cross-sectional view schematically showing a cross-sectional structure along AA of FIG. 34. 図36は、第2発明の一実施例にかかるディスクリート部品21の回路図である。FIG. 36 is a circuit diagram of a discrete component 21 according to an embodiment of the second invention. 図37は、ウエハからチップ抵抗器が切り出されることを説明する図解図である。FIG. 37 is an illustrated diagram illustrating that the chip resistor is cut out from the wafer.

以下では、第1発明および第2発明の実施の形態を、添付図面を参照して詳細に説明す
る。
[1]第1発明について
第1発明の実施の形態を、添付図面を参照して詳細に説明する。
図1Aは、第1発明の一実施形態に係るチップ抵抗器10の外観構成を示す図解的な斜
視図であり、図1Bは、チップ抵抗器10が基板上に実装された状態を示す側面図である
Hereinafter, embodiments of the first invention and the second invention will be described in detail with reference to the accompanying drawings.
[1] First Invention An embodiment of the first invention will be described in detail with reference to the accompanying drawings.
FIG. 1A is a schematic perspective view showing an external configuration of a chip resistor 10 according to an embodiment of the first invention, and FIG. 1B is a side view showing a state in which the chip resistor 10 is mounted on a substrate. Is.

図1Aを参照して、第1発明の一実施形態に係るチップ抵抗器10は、基板11上に形
成された第1接続電極12と、第2接続電極13と、抵抗回路網14とを備えている。基
板11は、平面視略長方形状の直方体形状で、一例として、長辺方向の長さL=0.3m
m、短辺方向の幅W=0.15mm、厚みT=0.1mm程度の大きさの微少なチップで
ある。基板11は、たとえばシリコン、ガラス、セラミック等で形成することができる。
以下の実施形態では、基板11がシリコン基板の場合を例にとって説明する。
With reference to FIG. 1A, the chip resistor 10 according to the embodiment of the first invention includes a first connection electrode 12 formed on the substrate 11, a second connection electrode 13, and a resistance network 14. ing. The substrate 11 has a rectangular parallelepiped shape that is substantially rectangular in a plan view, and as an example, the length L in the long side direction = 0.3 m.
It is a minute chip having a size of m, a width W = 0.15 mm in the short side direction, and a thickness T = 0.1 mm. The substrate 11 can be made of, for example, silicon, glass, ceramic, or the like.
In the following embodiment, the case where the substrate 11 is a silicon substrate will be described as an example.

チップ抵抗器10は、図17に示すように、ウエハWa(シリコンウエハなどの半導体
ウエハ、あるいは導体ウエハや非導電性のウエハなどでもよい)上に格子状に多数個のチ
ップ抵抗器10が形成され、ウエハWaが切断されて個々のチップ抵抗器10に分離され
ることにより得られる。
シリコン基板11上において、第1接続電極12はシリコン基板11の一方短辺111
に沿って設けられた短辺111方向に長手の矩形電極である。第2接続電極13は、シリ
コン基板11上の他方短辺112に沿って設けられた短辺112方向に長手の矩形電極で
ある。抵抗回路網14は、シリコン基板11上の第1接続電極12と第2接続電極13と
で挟まれた中央領域(回路形成面または素子形成面)に設けられている。そして、抵抗回
路網14の一端側は第1接続電極12に電気的に接続されており、抵抗回路網14の他端
側は第2接続電極13に電気的に接続されている。これら第1接続電極12、第2接続電
極13および抵抗回路網14は、たとえば一例として、シリコン基板11上に半導体製造
プロセスを用いて設けることができる。
As shown in FIG. 17, the chip resistor 10 has a large number of chip resistors 10 formed in a grid pattern on a wafer Wa (a semiconductor wafer such as a silicon wafer, or a conductor wafer or a non-conductive wafer). It is obtained by cutting the wafer Wa and separating it into individual chip resistors 10.
On the silicon substrate 11, the first connection electrode 12 is one short side 111 of the silicon substrate 11.
It is a rectangular electrode long in the direction of the short side 111 provided along the above. The second connection electrode 13 is a rectangular electrode provided along the other short side 112 on the silicon substrate 11 and long in the direction of the short side 112. The resistance network 14 is provided in a central region (circuit forming surface or element forming surface) sandwiched between the first connection electrode 12 and the second connection electrode 13 on the silicon substrate 11. One end side of the resistance network 14 is electrically connected to the first connection electrode 12, and the other end side of the resistance network 14 is electrically connected to the second connection electrode 13. The first connection electrode 12, the second connection electrode 13, and the resistance network 14 can be provided on the silicon substrate 11 by using a semiconductor manufacturing process, for example.

第1接続電極12および第2接続電極13は、それぞれ、外部接続電極として機能する
。チップ抵抗器10が回路基板15に実装された状態においては、図1Bに示すように、
第1接続電極12および第2接続電極13が、それぞれ、回路基板15の回路(図示せず
)と半田16により電気的かつ機械的に接続される。なお、外部接続電極として機能する
第1接続電極12および第2接続電極13は、半田濡れ性の向上および信頼性の向上のた
めに、金(Au)で形成するか、または表面に金メッキを施すことが望ましい。
The first connection electrode 12 and the second connection electrode 13 function as external connection electrodes, respectively. In the state where the chip resistor 10 is mounted on the circuit board 15, as shown in FIG. 1B, as shown in FIG. 1B.
The first connection electrode 12 and the second connection electrode 13 are electrically and mechanically connected to the circuit (not shown) of the circuit board 15 by the solder 16. The first connection electrode 12 and the second connection electrode 13 that function as external connection electrodes are formed of gold (Au) or gold-plated on the surface in order to improve solder wettability and reliability. Is desirable.

図2は、チップ抵抗器10の平面図であり、第1接続電極12、第2接続電極13およ
び抵抗回路網14の配置関係ならびに抵抗回路網14の平面視の構成(レイアウトパター
ン)が示されている。
図2を参照して、チップ抵抗器10は、シリコン基板上面の一方短辺111に長辺が沿
うように配置された平面視略矩形をした第1接続電極12と、シリコン基板上面の他方短
辺112に長辺が沿うように配置された平面視略矩形をした第2接続電極13と、第1接
続電極12および第2接続電極13間の平面視矩形の領域に設けられた抵抗回路網14と
を含んでいる。
FIG. 2 is a plan view of the chip resistor 10, and shows the arrangement relationship of the first connection electrode 12, the second connection electrode 13, and the resistance network 14, and the configuration (layout pattern) of the resistance network 14 in a plan view. ing.
With reference to FIG. 2, the chip resistor 10 has a first connection electrode 12 having a substantially rectangular shape in a plan view arranged along one short side 111 on the upper surface of the silicon substrate and the other short side on the upper surface of the silicon substrate. A resistance network provided in a region of a rectangular shape in a plan view between a second connection electrode 13 having a substantially rectangular shape in a plan view arranged along a side 112 along a long side and a rectangular area in a plan view between the first connection electrode 12 and the second connection electrode 13. 14 and are included.

抵抗回路網14には、シリコン基板11上にマトリックス状に配列された等しい抵抗値
を有する多数個の単位抵抗体R(図2の例では、行方向(シリコン基板の長手方向)に沿
って8個の単位抵抗体Rが配列され、列方向(シリコン基板の幅方向)に沿って44個の
単位抵抗体Rが配列され、合計352個の単位抵抗体Rを含む構成)を有している。そし
て、これら多数個の単位抵抗体Rの1〜64個の所定の個数が電気的に接続されて、接続
された単位抵抗体Rの数に応じた複数種類の抵抗回路が形成されている。形成された複数
種類の抵抗回路は導体膜C(導体で形成された配線膜)で所定の態様に接続されている。
In the resistance network 14, a large number of unit resistors R having equal resistance values arranged in a matrix on the silicon substrate 11 (in the example of FIG. 2, 8 along the row direction (longitudinal direction of the silicon substrate)). The unit resistors R are arranged, 44 unit resistors R are arranged along the row direction (width direction of the silicon substrate), and the structure includes a total of 352 unit resistors R). .. Then, a predetermined number of 1 to 64 of these large number of unit resistors R are electrically connected to form a plurality of types of resistance circuits according to the number of connected unit resistors R. The formed plurality of types of resistance circuits are connected in a predetermined manner by a conductor film C (wiring film formed of a conductor).

さらに、抵抗回路を抵抗回路網14に電気的に組み込んだり、または、抵抗回路網14
から電気的に分離したりするために溶断可能な。複数のヒューズ膜Fは、第2接続電極1
3の内側辺沿いに、配置領域複数のヒューズ膜Fが設けられているが直線状になるように
配列されている。より具体的には、複数のヒューズ膜Fおよび接続用導体膜Cが隣接する
ように配列され、その配列方向が直線状になるように配置されている。
Further, the resistance circuit may be electrically incorporated into the resistance network 14 or the resistance network 14 may be incorporated.
Can be blown to electrically separate from. The plurality of fuse films F are the second connection electrode 1.
Along the inner side of No. 3, fuse films F having a plurality of arrangement areas are provided, but are arranged so as to be linear. More specifically, the plurality of fuse films F and the connecting conductor films C are arranged so as to be adjacent to each other, and the arrangement directions thereof are linear.

図3Aは、図2に示す抵抗回路網14の一部分を拡大して描いた平面図であり、図3B
および図3Cは、それぞれ、抵抗回路網14における単位抵抗体Rの構造を説明するため
に描いた長さ方向の縦断面図(図3AのB−B線に沿う断面図)および幅方向の縦断面図
(図3AのC−C線に沿う断面図)である。
図3A、図3Bおよび図3Cを参照して、単位抵抗体Rの構成について説明をする。
FIG. 3A is an enlarged plan view of a part of the resistance network 14 shown in FIG. 2, and is a plan view of FIG. 3B.
3C and 3C are a longitudinal sectional view (cross-sectional view taken along line BB of FIG. 3A) and a longitudinal sectional view in the width direction drawn to explain the structure of the unit resistor R in the resistance network 14, respectively. It is a top view (cross-sectional view taken along the line CC of FIG. 3A).
The configuration of the unit resistor R will be described with reference to FIGS. 3A, 3B and 3C.

基板としてのシリコン基板11の上面には絶縁層(SiO)19が形成され、絶縁層
19上に抵抗体膜20が配置されている。抵抗体膜20は、TiN、TiONまたはTi
SiONにより形成される。この抵抗体膜20は、第1接続電極12と第2接続電極13
との間を平行に直線状に延びる複数本の抵抗体膜(以下「抵抗体膜ライン」という)とさ
れており、抵抗体膜ライン20は、ライン方向に所定の位置で切断されている場合がある
。抵抗体膜ライン20上には、導体膜片21としてのアルミニウム膜が積層されている。
各導体膜片21は、抵抗体膜ライン20上に、ライン方向に一定間隔Rを開けて積層され
ている。
An insulating layer (SiO 2 ) 19 is formed on the upper surface of the silicon substrate 11 as a substrate, and a resistor film 20 is arranged on the insulating layer 19. The resistor film 20 is TiN, TiON or Ti.
Formed by SiON. The resistor film 20 has a first connection electrode 12 and a second connection electrode 13.
A plurality of resistor membranes (hereinafter referred to as "resistor membrane lines") extending in a straight line in parallel with each other, and the resistor membrane line 20 is cut at a predetermined position in the line direction. There is. An aluminum film as a conductor film piece 21 is laminated on the resistor film line 20.
Each conductor film piece 21 is laminated on the resistor film line 20 at regular intervals R in the line direction.

この構成の抵抗体膜ライン20および導体膜片21の電気的特徴を回路記号で示すと、
図4A〜図4Cの通りである。すなわち、図4Aに示すように、所定間隔Rの領域の抵抗
体膜ライン20部分が、それぞれ、一定の抵抗値rの単位抵抗体Rを形成している。導体
膜片21が積層された領域は、当該導体膜片21で抵抗体膜ライン20が短絡されている
。よって、図4Bに示す抵抗rの単位抵抗体Rの直列接続からなる抵抗回路が形成されて
いる。
The electrical characteristics of the resistor film line 20 and the conductor film piece 21 having this configuration are indicated by circuit symbols.
It is as shown in FIGS. 4A to 4C. That is, as shown in FIG. 4A, the resistor film line 20 portions in the region of the predetermined interval R each form a unit resistor R having a constant resistance value r. In the region where the conductor film pieces 21 are laminated, the resistor film line 20 is short-circuited by the conductor film pieces 21. Therefore, a resistance circuit is formed in which the unit resistor R of the resistor r shown in FIG. 4B is connected in series.

また、隣接する抵抗体膜ライン20同士は抵抗体膜ライン20および導体膜片21で接
続されているから、図3Aに示す抵抗回路網は、図4Cに示す抵抗回路を構成している。
ここで、抵抗回路網14の製造プロセスの一例を簡単に説明する。(1)シリコン基板
11の表面を熱酸化し、絶縁層19としての二酸化シリコン(SiO)層を形成する。
(2)そして、スパッタリングにより、絶縁層19の上にTiN、TiONまたはTiS
iONの抵抗体膜20を全面に形成する。(3)さらに、スパッタリングにより、抵抗体
膜20の上にアルミニウム(Al)の導体膜21を積層する。(4)その後、フォトリソ
グラフィプロセスを用い、たとえばドライエッチングにより導体膜21および抵抗体膜2
0を選択的に除去し、図3Aに示すように、平面視で、行方向に延びる一定幅の抵抗体膜
ライン20および導体膜21が一定間隔をあけて列方向に配列される構成を得る。このと
き、部分的に抵抗体膜ライン20および導体膜21が切断された領域も形成される。(5
)続いて、抵抗体膜ライン20の上に積層された導体膜21を選択的に除去する。この結
果、抵抗体膜ライン20上に一定間隔Rをあけて導体膜片21が積層された構成が得られ
る。(6)その後、保護膜としてのSiN膜22が堆積され、さらにその上に保護層であ
るポリイミド層23が積層される。
Further, since the adjacent resistor film lines 20 are connected to each other by the resistor film line 20 and the conductor film piece 21, the resistance network shown in FIG. 3A constitutes the resistance circuit shown in FIG. 4C.
Here, an example of the manufacturing process of the resistance network 14 will be briefly described. (1) The surface of the silicon substrate 11 is thermally oxidized to form a silicon dioxide (SiO 2) layer as an insulating layer 19.
(2) Then, by sputtering, TiN, TiON or TiS is placed on the insulating layer 19.
The iON resistor film 20 is formed on the entire surface. (3) Further, the aluminum (Al) conductor film 21 is laminated on the resistor film 20 by sputtering. (4) After that, the conductor film 21 and the resistor film 2 are subjected to, for example, dry etching using a photolithography process.
0s are selectively removed to obtain a configuration in which the resistor film line 20 having a constant width extending in the row direction and the conductor film 21 are arranged in the column direction at regular intervals in a plan view as shown in FIG. 3A. .. At this time, a region in which the resistor film line 20 and the conductor film 21 are partially cut is also formed. (5
) Subsequently, the conductor film 21 laminated on the resistor film line 20 is selectively removed. As a result, a structure in which the conductor film pieces 21 are laminated on the resistor film line 20 at regular intervals R is obtained. (6) After that, a SiN film 22 as a protective film is deposited, and a polyimide layer 23 as a protective layer is further laminated on the SiN film 22.

この実施形態では、シリコン基板上11に形成された抵抗回路網14に含まれる単位抵
抗体Rは、抵抗体膜ライン20と、抵抗体膜ライン20上に、ライン方向に一定間隔をあ
けて積層された複数の導体膜片21とを含み、導体膜片21が積層されていない一定間隔
R部分の抵抗体膜ライン20が、1個の単位抵抗体Rを構成している。単位抵抗体Rを構
成している抵抗体膜ライン20は、その形状および大きさが全て等しい。よって、基板上
に作り込んだ同形同大の抵抗体膜は、ほぼ同値になるという特性に基づき、シリコン基板
11上にマトリックス状に配列された多数個の単位抵抗体Rは、等しい抵抗値を有してい
る。
In this embodiment, the unit resistors R included in the resistance network 14 formed on the silicon substrate 11 are laminated on the resistor film line 20 and the resistor film line 20 at regular intervals in the line direction. A resistor film line 20 at a fixed interval R portion including the plurality of conductor film pieces 21 and the conductor film pieces 21 are not laminated constitutes one unit resistor R. The resistor film lines 20 constituting the unit resistor R are all the same in shape and size. Therefore, based on the characteristic that the resistors films of the same shape and the same size formed on the substrate have almost the same value, a large number of unit resistors R arranged in a matrix on the silicon substrate 11 have the same resistance value. have.

抵抗体膜ライン20上に積層された導体膜片21は、単位抵抗体Rを形成するとともに
、複数個の単位抵抗体Rを接続して抵抗回路を構成するための接続用導体膜の役目も果た
している。
図5Aは、図2に示すチップ抵抗器10の平面図の一部分を拡大して描いたヒューズ膜
Fを含む領域の部分拡大平面図であり、図5Bは、図5AのB−Bに沿う断面構造を示す
図である。
The conductor film piece 21 laminated on the resistor film line 20 forms a unit resistor R and also serves as a connecting conductor film for connecting a plurality of unit resistors R to form a resistance circuit. I'm playing.
5A is a partially enlarged plan view of a region including the fuse film F drawn by enlarging a part of the plan view of the chip resistor 10 shown in FIG. 2, and FIG. 5B is a cross section taken along the line BB of FIG. 5A. It is a figure which shows the structure.

図5Aおよび図5Bに示すように、ヒューズ膜Fも、抵抗体膜20上に積層された導体
膜21により形成されている。すなわち、単位抵抗体Rを形成する抵抗体膜ライン20上
に積層された導体膜片21と同じレイヤーに、導体膜片21と同じ金属材料であるアルミ
ニウム(Al)により形成されている。なお、導体膜片21は、前述したように、抵抗回
路を形成するために、複数個の単位抵抗体Rを電気的に接続する接続用導体膜Cとしても
用いられている。
As shown in FIGS. 5A and 5B, the fuse film F is also formed of the conductor film 21 laminated on the resistor film 20. That is, it is formed of aluminum (Al), which is the same metal material as the conductor film piece 21, on the same layer as the conductor film piece 21 laminated on the resistor film line 20 forming the unit resistor R. As described above, the conductor film piece 21 is also used as a connecting conductor film C for electrically connecting a plurality of unit resistors R in order to form a resistance circuit.

つまり、抵抗体膜20上に積層された同一レイヤーにおいて、単位抵抗体R形成用の導
体膜、抵抗回路を形成するための接続用導体膜、抵抗回路網14を構成するための接続用
導体膜、ヒューズ膜、ならびに抵抗回路網14を第1接続電極12および第2接続電極1
3に接続するための導体膜が、同一の金属材料(たとえばアルミニウム)を用いて、同じ
製造プロセス(たとえばスパッタリングおよびフォトリソグラフィプロセス)によって形
成されている。これにより、このチップ抵抗器10の製造プロセスが簡略化され、また、
各種導体膜を共通のマスクを利用して同時に形成できる。さらに、抵抗体膜20とのアラ
イメント性も向上する。
That is, in the same layer laminated on the resistor film 20, a conductor film for forming a unit resistor R, a connecting conductor film for forming a resistance circuit, and a connecting conductor film for forming a resistance network 14. , The fuse film, and the resistance network 14, the first connection electrode 12 and the second connection electrode 1.
The conductor film for connecting to 3 is formed by the same manufacturing process (eg sputtering and photolithography process) using the same metal material (eg aluminum). This simplifies the manufacturing process of the chip resistor 10 and also
Various conductor films can be formed at the same time using a common mask. Further, the alignment with the resistor film 20 is also improved.

図6は、図2に示す抵抗回路網14における複数種類の抵抗回路を接続する接続用導体
膜Cおよびヒューズ膜Fの配列関係と、その接続用導体膜Cおよびヒューズ膜Fに接続さ
れた複数種類の抵抗回路との接続関係を図解的に示す図である。
図6を参照して、第1接続電極12には、抵抗回路網14に含まれる基準抵抗回路R8
の一端が接続されている。基準抵抗回路R8は、8個の単位抵抗体Rの直列接続からなり
、その他端はヒューズ膜F1に接続されている。
FIG. 6 shows the arrangement relationship of the connecting conductor film C and the fuse film F connecting the plurality of types of resistance circuits in the resistance network 14 shown in FIG. 2, and the plurality connected to the connecting conductor film C and the fuse film F. It is a figure which shows the connection relation with the kind of resistance circuit graphically.
With reference to FIG. 6, the first connection electrode 12 has a reference resistance circuit R8 included in the resistance network 14.
One end of is connected. The reference resistance circuit R8 is composed of eight unit resistors R connected in series, and the other ends are connected to the fuse film F1.

ヒューズ膜F1と接続用導体膜C2とには、64個の単位抵抗体Rの直列接続からなる
抵抗回路R64の一端および他端が接続されている。
接続用導体膜C2とヒューズ膜F4とには、32個の単位抵抗体Rの直列接続からなる
抵抗回路R32の一端および他端が接続されている。
ヒューズ膜F4と接続用導体膜C5とには、32個の単位抵抗体Rの直列接続からなる
抵抗回路体R32の一端および他端が接続されている。
One end and the other end of a resistance circuit R64 composed of a series connection of 64 unit resistors R are connected to the fuse film F1 and the connecting conductor film C2.
One end and the other end of a resistance circuit R32 composed of a series connection of 32 unit resistors R are connected to the connecting conductor film C2 and the fuse film F4.
One end and the other end of a resistance circuit body R32 composed of a series connection of 32 unit resistors R are connected to the fuse film F4 and the connection conductor film C5.

接続用導体膜C5とヒューズ膜F6とには、16個の単位抵抗体Rの直列接続からなる
抵抗回路R16の一端および他端が接続されている。
ヒューズ膜F7および接続用導体膜C9には、8個の単位抵抗体Rの直列接続からなる
抵抗回路R8の一端および他端が接続されている。
接続用導体膜C9およびヒューズ膜F10には、4個の単位抵抗体Rの直列接続からな
る抵抗回路R4の一端および他端が接続されている。
One end and the other end of a resistance circuit R16 formed by connecting 16 unit resistors R in series are connected to the connecting conductor film C5 and the fuse film F6.
One end and the other end of a resistance circuit R8 composed of eight unit resistors R connected in series are connected to the fuse film F7 and the connecting conductor film C9.
One end and the other end of a resistance circuit R4 composed of a series connection of four unit resistors R are connected to the connecting conductor film C9 and the fuse film F10.

ヒューズ膜F11および接続用導体膜C12には、2個の単位抵抗体Rの直列接続から
なる抵抗回路R2の一端および他端が接続されている。
接続用導体膜C12およびヒューズ膜F13には、1個の単位抵抗体Rからなる抵抗回
路体R1の一端および他端が接続されている。
ヒューズ膜F13および接続用導体膜C15には、2個の単位抵抗体Rの並列接続から
なる抵抗回路R/2の一端および他端が接続されている。
One end and the other end of a resistance circuit R2 composed of a series connection of two unit resistors R are connected to the fuse film F11 and the connecting conductor film C12.
One end and the other end of a resistance circuit body R1 composed of one unit resistor R are connected to the connecting conductor film C12 and the fuse film F13.
One end and the other end of a resistance circuit R / 2 composed of two unit resistors R connected in parallel are connected to the fuse film F13 and the connecting conductor film C15.

接続用導体膜C15およびヒューズ膜F16には、4個の単位抵抗体Rの並列接続から
なる抵抗回路R/4の一端および他端が接続されている。
ヒューズ膜F16および接続用導体膜C18には、8個の単位抵抗体Rの並列接続から
なる抵抗回路R/8の一端および他端が接続されている。
接続用導体膜C18およびヒューズ膜F19には、16個の単位抵抗体Rの並列接続か
らなる抵抗回路R/16の一端および他端が接続されている。
One end and the other end of a resistance circuit R / 4 composed of four unit resistors R connected in parallel are connected to the connecting conductor film C15 and the fuse film F16.
One end and the other end of a resistance circuit R / 8 composed of eight unit resistors R connected in parallel are connected to the fuse film F16 and the connecting conductor film C18.
One end and the other end of a resistance circuit R / 16 composed of parallel connections of 16 unit resistors R are connected to the connecting conductor film C18 and the fuse film F19.

ヒューズ膜F19および接続用導体膜C22には、32個の単位抵抗体Rの並列接続か
らなる抵抗回路R/32が接続されている。
複数のヒューズ膜Fおよび接続用導体膜Cは、それぞれ、ヒューズ膜F1、接続用導体
膜C2、ヒューズ膜F3、ヒューズ膜F4、接続用導体膜C5、ヒューズ膜F6、ヒュー
ズ膜F7、接続用導体膜C8、接続用導体膜C9、ヒューズ膜F10、ヒューズ膜F11
、接続用導体膜C12、ヒューズ膜F13、ヒューズ膜F14、接続用導体膜C15、ヒ
ューズ膜F16、ヒューズ膜F17、接続用導体膜C18、ヒューズ膜F19、ヒューズ
膜F20、接続用導体膜C21、接続用導体膜C22が、直線状に配置されて直列に接続
されている。各ヒューズ膜Fが溶断されると、ヒューズ膜Fに隣接接続された接続用導体
膜Cとの間の電気的接続が遮断される構成である。
A resistor circuit R / 32 composed of 32 unit resistors R connected in parallel is connected to the fuse film F19 and the connecting conductor film C22.
The plurality of fuse films F and the connecting conductor film C are a fuse film F1, a connecting conductor film C2, a fuse film F3, a fuse film F4, a connecting conductor film C5, a fuse film F6, a fuse film F7, and a connecting conductor, respectively. Film C8, connecting conductor film C9, fuse film F10, fuse film F11
, Connection conductor film C12, fuse film F13, fuse film F14, connection conductor film C15, fuse film F16, fuse film F17, connection conductor film C18, fuse film F19, fuse film F20, connection conductor film C21, connection The conductor film C22 is arranged in a straight line and connected in series. When each fuse film F is blown, the electrical connection between the fuse film F and the connecting conductor film C adjacent to the fuse film F is cut off.

この構成を、電気回路図で示すと図7の通りである。すなわち、全てのヒューズ膜Fが
溶断されていない状態では、抵抗回路網14は、第1接続電極12および第2接続電極1
3間に設けられた8個の単位抵抗体Rの直列接続からなる基準抵抗回路R8(抵抗値8r
)の抵抗回路を構成している。たとえば、1個の単位抵抗体Rの抵抗値rをr=80Ωと
すれば、8r=640Ωの抵抗回路により、第1接続電極12および第2接続電極13が
接続されたチップ抵抗器10が構成されている。
This configuration is shown in FIG. 7 in an electric circuit diagram. That is, in a state where all the fuse films F are not blown, the resistance network 14 has the first connection electrode 12 and the second connection electrode 1.
Reference resistance circuit R8 (resistance value 8r) consisting of eight unit resistors R connected in series between three.
)) Resistance circuit is configured. For example, if the resistance value r of one unit resistor R is r = 80Ω, a chip resistor 10 to which the first connection electrode 12 and the second connection electrode 13 are connected is configured by a resistance circuit of 8r = 640Ω. Has been done.

そして、基準抵抗回路R8以外の複数種類の抵抗回路には、それぞれ、ヒューズ膜Fが
並列的に接続され、各ヒューズ膜Fによりこれら複数種類の抵抗回路は短絡された状態と
なっている。つまり、基準抵抗回路R8には、12種類13個の抵抗回路R64〜R/3
2が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズ膜Fに
より短絡されているので、電気的にみると、各抵抗回路は抵抗回路網14に組み込まれて
はいない。
A fuse film F is connected in parallel to each of the plurality of types of resistance circuits other than the reference resistance circuit R8, and the plurality of types of resistance circuits are short-circuited by each fuse film F. That is, the reference resistance circuit R8 has 13 resistance circuits R64 to R / 3 of 12 types.
Although 2 are connected in series, each resistance circuit is short-circuited by a fuse film F connected in parallel. Therefore, from an electrical point of view, each resistance circuit should be incorporated into the resistance network 14. Not in.

この実施形態に係るチップ抵抗器10は、要求される抵抗値に応じて、ヒューズ膜Fを
選択的に、たとえばレーザー光で溶断する。それにより、並列的に接続されたヒューズ膜
Fが溶断された抵抗回路は、抵抗回路網14に組み込まれることになる。よって、抵抗回
路網14の全体の抵抗値を、溶断されたヒューズ膜Fに対応する抵抗回路が直列に接続さ
れて組み込まれた抵抗値を有する抵抗回路網とすることができる。
The chip resistor 10 according to this embodiment selectively blows the fuse film F with, for example, laser light, according to the required resistance value. As a result, the resistance circuit in which the fuse film F connected in parallel is blown is incorporated into the resistance network 14. Therefore, the entire resistance value of the resistance network 14 can be set to a resistance network having a resistance value in which resistance circuits corresponding to the blown fuse film F are connected in series and incorporated.

換言すれば、この実施形態に係るチップ抵抗器10は、複数種類の抵抗回路に対応して
設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路(たとえば、
F1、F4、F13が溶断されると、抵抗回路R64、R32、R1の直列接続)を抵抗
回路網に組み込むことができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値
が決まっているので、いわばデジタル的に抵抗回路網14の抵抗値を調整して、要求され
る抵抗値を有するチップ抵抗器10とすることができる。
In other words, the chip resistor 10 according to this embodiment selectively blows a fuse film provided corresponding to a plurality of types of resistance circuits, thereby causing a plurality of types of resistance circuits (for example, for example).
When F1, F4, and F13 are blown, the resistance circuits R64, R32, and R1 are connected in series) can be incorporated into the resistance network. Since the resistance value of each of the plurality of types of resistance circuits is determined, the resistance value of the resistance network 14 is digitally adjusted to obtain the chip resistor 10 having the required resistance value. Can be done.

また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Rが、直列に1個、2
個、4個、8個、16個、32個、および64個と、等比数列的に単位抵抗体Rの個数が
増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Rが並
列に2個、4個、8個、16個、および32個と、等比数列的に単位抵抗体Rの個数が増
加されて接続された複数種類の並列抵抗回路を備えている。そして、これらがヒューズ膜
Fで短絡された状態で直列に接続されている。よって、ヒューズ膜Fを選択的に溶断する
ことにより、抵抗回路網14全体の抵抗値を、小さな抵抗値から大きな抵抗値まで、広範
囲の間で、任意の抵抗値に設定することができる。
Further, in a plurality of types of resistance circuits, one unit resistor R having the same resistance value is provided in series, and two.
Multiple types of series resistance circuits connected by increasing the number of unit resistors R in geometric progression, such as 4, 4, 16, 32, and 64, and unit resistors with equal resistance values. It is provided with a plurality of types of parallel resistance circuits in which the body R is connected in parallel with 2, 4, 8, 16, and 32 units, and the number of unit resistors R is increased in a geometric progression. .. Then, these are connected in series in a state of being short-circuited by the fuse film F. Therefore, by selectively blowing the fuse film F, the resistance value of the entire resistance network 14 can be set to an arbitrary resistance value in a wide range from a small resistance value to a large resistance value.

図8は、第1発明の他の実施形態に係るチップ抵抗器30の平面図であり、第1接続電
極12、第2接続電極13および抵抗回路網14の配置関係ならびに抵抗回路網14の平
面視の構成が示されている。
チップ抵抗器30が、前述したチップ抵抗器10と異なるところは、抵抗回路網14に
おける単位抵抗体Rの接続態様である。
FIG. 8 is a plan view of the chip resistor 30 according to another embodiment of the first invention, and shows the arrangement relationship of the first connection electrode 12, the second connection electrode 13, and the resistance network 14 and the plane of the resistance network 14. The visual composition is shown.
The difference between the chip resistor 30 and the chip resistor 10 described above is the connection mode of the unit resistor R in the resistance network 14.

すなわち、チップ抵抗器30の抵抗回路網14には、シリコン基板上にマトリックス状
に配列された等しい抵抗値を有する多数個の単位抵抗体R(図8の構成では、行方向(シ
リコン基板の長手方向)に沿って8個の単位抵抗体Rが配列され、列方向(シリコン基板
の幅方向)に沿って44個の単位抵抗体Rが配列され、合計352個の単位抵抗体Rを含
む構成)を有している。そして、これら多数個の単位抵抗体Rの1〜128個の所定個数
が電気的に接続されて、複数種類の抵抗回路が形成されている。形成された複数種類の抵
抗回路は、回路網接続手段としての導体膜およびヒューズ膜Fにより並列態様で接続され
ている。複数のヒューズ膜Fは、第2接続電極13の内側辺沿いに、配置領域が直線状に
なるように配列されており、ヒューズ膜Fが溶断されると、ヒューズ膜に接続された抵抗
回路が抵抗回路網14から電気的に分離される構成である。
That is, in the resistance network 14 of the chip resistor 30, a large number of unit resistors R having equal resistance values arranged in a matrix on a silicon substrate (in the configuration of FIG. 8, the row direction (longitudinal length of the silicon substrate). Eight unit resistors R are arranged along the direction), 44 unit resistors R are arranged along the row direction (width direction of the silicon substrate), and a total of 352 unit resistors R are included. )have. Then, a predetermined number of 1 to 128 of these a large number of unit resistors R are electrically connected to form a plurality of types of resistance circuits. The formed plurality of types of resistance circuits are connected in parallel by a conductor film and a fuse film F as network connection means. The plurality of fuse films F are arranged along the inner side of the second connection electrode 13 so that the arrangement region is linear, and when the fuse film F is blown, the resistance circuit connected to the fuse film is formed. It is configured to be electrically separated from the resistance network 14.

なお、抵抗回路網14を構成する多数個の単位抵抗体Rの構造や、接続用導体膜、ヒュ
ーズ膜Fの構造は、先に説明したチップ抵抗器10における対応する部位の構造と同様で
あるから、ここでの説明については省略する。
図9は、図8に示す抵抗回路網における複数種類の抵抗回路の接続態様と、それらを接
続するヒューズ膜Fの配列関係ならびにヒューズ膜Fに接続された複数種類の抵抗回路の
接続関係を図解的に示す図である。
The structures of a large number of unit resistors R constituting the resistance network 14, the connecting conductor film, and the fuse film F are the same as the structures of the corresponding portions in the chip resistor 10 described above. Therefore, the description here will be omitted.
FIG. 9 illustrates the connection modes of a plurality of types of resistance circuits in the resistance network shown in FIG. 8, the arrangement relationship of the fuse film F connecting them, and the connection relationship of the plurality of types of resistance circuits connected to the fuse film F. It is a figure which shows.

図9を参照して、第1接続電極12には、抵抗回路網14に含まれる基準抵抗回路R/
16の一端が接続されている。基準抵抗回路R/16は、16個の単位抵抗体Rの並列接
続からなり、その他端は残りの抵抗回路が接続される接続用導体膜Cに接続されている。
ヒューズ膜F1と接続用導体膜Cとには、128個の単位抵抗体Rの直列接続からなる
抵抗回路R128の一端および他端が接続されている。
With reference to FIG. 9, the first connection electrode 12 has a reference resistance circuit R / included in the resistance network 14.
One end of 16 is connected. The reference resistance circuit R / 16 is composed of 16 unit resistors R connected in parallel, and the other end is connected to a connecting conductor film C to which the remaining resistance circuits are connected.
One end and the other end of a resistance circuit R128 composed of 128 unit resistors R connected in series are connected to the fuse film F1 and the connecting conductor film C.

ヒューズ膜F5と接続用導体膜Cとには、64個の単位抵抗体Rの直列接続からなる抵
抗回路R64の一端および他端が接続されている。
ヒューズ膜F6と接続用導体膜Cとには、32個の単位抵抗体Rの直列接続からなる抵
抗回路R32の一端および他端が接続されている。
ヒューズ膜F7と接続用導体膜Cとには、16個の単位抵抗体Rの直列接続からなる抵
抗回路R16の一端および他端が接続されている。
One end and the other end of a resistance circuit R64 composed of a series connection of 64 unit resistors R are connected to the fuse film F5 and the connecting conductor film C.
One end and the other end of a resistance circuit R32 composed of a series connection of 32 unit resistors R are connected to the fuse film F6 and the connecting conductor film C.
One end and the other end of a resistance circuit R16 formed by connecting 16 unit resistors R in series are connected to the fuse film F7 and the connecting conductor film C.

ヒューズ膜F8と接続用導体膜Cとには、8個の単位抵抗体Rの直列接続からなる抵抗
回路R8の一端および他端が接続されている。
ヒューズ膜F9と接続用導体膜Cとには、4個の単位抵抗体Rの直列接続からなる抵抗
回路R4の一端および他端が接続されている。
ヒューズ膜F10と接続用導体膜Cとには、2個の単位抵抗体Rの直列接続からなる抵
抗回路R2の一端および他端が接続されている。
One end and the other end of a resistance circuit R8 composed of eight unit resistors R connected in series are connected to the fuse film F8 and the connecting conductor film C.
One end and the other end of a resistance circuit R4 composed of a series connection of four unit resistors R are connected to the fuse film F9 and the connecting conductor film C.
One end and the other end of a resistance circuit R2 formed by connecting two unit resistors R in series are connected to the fuse film F10 and the connecting conductor film C.

ヒューズ膜F11と接続用導体膜Cとには、1個の単位抵抗体Rの直列接続からなる抵
抗回路R1の一端および他端が接続されている。
ヒューズ膜F12と接続用導体膜Cとには、2個の単位抵抗体Rの並列接続からなる抵
抗回路R/2の一端および他端が接続されている。
ヒューズ膜F13と接続用導体膜Cとには、4個の単位抵抗体Rの並列接続からなる抵
抗回路R/4の一端および他端が接続されている。
One end and the other end of a resistance circuit R1 formed by connecting one unit resistor R in series are connected to the fuse film F11 and the connecting conductor film C.
One end and the other end of a resistance circuit R / 2, which is a parallel connection of two unit resistors R, are connected to the fuse film F12 and the connecting conductor film C.
One end and the other end of a resistance circuit R / 4 composed of four unit resistors R connected in parallel are connected to the fuse film F13 and the connecting conductor film C.

ヒューズ膜F14、F15、F16は電気的に接続されており、これらヒューズ膜F1
4、F15、F16と接続用導体Cとには、8個の単位抵抗体Rの並列接続からなる抵抗
回路R/8の一端および他端が接続されている。
ヒューズ膜F17、F18、F19、F20、F21は電気的に接続されており、これ
らヒューズ膜F17〜F21と接続用導体膜Cとには、16個の単位抵抗体Rの並列接続
からなる抵抗回路R/16の一端および他端が接続されている。
The fuse films F14, F15, and F16 are electrically connected, and these fuse films F1
4, F15, F16 and the connecting conductor C are connected to one end and the other end of a resistance circuit R / 8 composed of eight unit resistors R connected in parallel.
The fuse films F17, F18, F19, F20, and F21 are electrically connected, and the fuse films F17 to F21 and the connecting conductor film C are connected to a resistance circuit composed of 16 unit resistors R connected in parallel. One end and the other end of R / 16 are connected.

ヒューズ膜Fは、ヒューズ膜F1〜F21の21個備えられていて、これらは全て第2
接続電極13に接続されている。
かかる構成であるから、抵抗回路の一端が接続されたいずれかのヒューズ膜Fが溶断さ
れると、そのヒューズ膜Fに一端が接続された抵抗回路は、抵抗回路網14から電気的に
切り離される。
The fuse film F is provided with 21 fuse films F1 to F21, all of which are second.
It is connected to the connection electrode 13.
With this configuration, when any fuse film F to which one end of the resistance circuit is connected is blown, the resistance circuit to which one end is connected to the fuse film F is electrically disconnected from the resistance network 14. ..

図9の構成、すなわちチップ抵抗器30に備えられた抵抗回路網14の構成を、電気回
路図で示すと図10の通りである。全てのヒューズ膜Fが溶断されていない状態では、抵
抗回路網14は、第1接続電極14および第2接続電極13間に、基準抵抗回路R/16
と、12種類の抵抗回路R/16、R/8、R/4、R/2、R1、R2、R4、R8、
R16、R32、R64、R128の並列接続回路との直列接続回路を構成している。
The configuration of FIG. 9, that is, the configuration of the resistance network 14 provided in the chip resistor 30, is shown in an electric circuit diagram as shown in FIG. In a state where all the fuse films F are not blown, the resistance network 14 has a reference resistance circuit R / 16 between the first connection electrode 14 and the second connection electrode 13.
And 12 types of resistance circuits R / 16, R / 8, R / 4, R / 2, R1, R2, R4, R8,
It constitutes a series connection circuit with the parallel connection circuit of R16, R32, R64, and R128.

そして、基準抵抗回路R/16以外の12種類の抵抗回路には、それぞれ、ヒューズ膜
Fが直列に接続されている。よって、この抵抗回路網14を有するチップ抵抗器30では
、要求される抵抗値に応じて、ヒューズ膜Fを選択的に、たとえばレーザー光で溶断すれ
ば、溶断されたヒューズ膜Fに対応する抵抗回路(ヒューズ膜Fが直列に接続された抵抗
回路)は、抵抗回路網14から電気的に分離され、チップ抵抗器30の抵抗値を調整する
ことができる。
A fuse film F is connected in series to each of the 12 types of resistance circuits other than the reference resistance circuit R / 16. Therefore, in the chip resistor 30 having the resistance network 14, if the fuse film F is selectively blown by, for example, laser light according to the required resistance value, the resistance corresponding to the blown fuse film F is obtained. The circuit (resistor circuit in which the fuse film F is connected in series) is electrically separated from the resistance network 14, and the resistance value of the chip resistor 30 can be adjusted.

換言すれば、この実施形態に係るチップ抵抗器30も、複数種類の抵抗回路に対応して
設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路を抵抗回路網
から電気的に分離することができる。そして、複数種類の抵抗回路は、それぞれ、その抵
抗値が決まっているので、いわばデジタル的に抵抗回路網14の抵抗値を調整して、要求
される抵抗値を有するチップ抵抗器30とすることができる。
In other words, the chip resistor 30 according to this embodiment also electrically blows a plurality of types of resistance circuits from the resistance network by selectively blowing a fuse film provided corresponding to the plurality of types of resistance circuits. Can be separated into. Since the resistance value of each of the plurality of types of resistance circuits is determined, the resistance value of the resistance network 14 is digitally adjusted to obtain the chip resistor 30 having the required resistance value. Can be done.

また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Rが、直列に1個、2
個、4個、8個、16個、32個、64個および128個と、等比数列的に単位抵抗体R
の個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗
体Rが並列に2個、4個、8個、16個と、等比数列的に単位抵抗体Rの個数が増加され
て接続された複数種類の並列抵抗回路を備えている。よって、ヒューズ膜Fを選択的に溶
断することにより、抵抗回路網14全体の抵抗値を、細かく、かつデジタル的に、任意の
抵抗値に設定することができる。
Further, in a plurality of types of resistance circuits, one unit resistor R having the same resistance value is provided in series, and two.
Unit resistor R in geometric progression with 1, 4, 8, 16, 32, 64 and 128
Multiple types of series resistance circuits connected by increasing the number of resistors and unit resistors R with the same resistance value are in parallel, 2, 4, 8, 16 and so on. It is equipped with multiple types of parallel resistance circuits that are connected in an increased number. Therefore, by selectively blowing the fuse film F, the resistance value of the entire resistance network 14 can be finely and digitally set to an arbitrary resistance value.

なお、図10に示す電気回路においては、基準抵抗回路R/16および、並列接続され
た抵抗回路のうち、抵抗値の小さな抵抗回路には、過電流が流れる傾向があり、抵抗設定
時に、抵抗に流せる定格電流を大きく設計しなければならない。
そこで、電流を分散させるために、図10に示す電気回路を、図11Aに示す電気回路
構成となるように、抵抗回路網の接続構造を変更してもよい。すなわち、基準抵抗回路R
/16を無くし、かつ、並列接続される抵抗回路は、最小の抵抗値をrとし、抵抗値rの
抵抗単位体R1を複数組並列に接続した構成140を含む回路に変えるのである。
In the electric circuit shown in FIG. 10, an overcurrent tends to flow in the reference resistance circuit R / 16 and the resistance circuit having a small resistance value among the resistance circuits connected in parallel, and the resistance is set when the resistance is set. The rated current that can be passed through the circuit must be designed to be large.
Therefore, in order to disperse the current, the connection structure of the resistance network may be changed so that the electric circuit shown in FIG. 10 has the electric circuit configuration shown in FIG. 11A. That is, the reference resistance circuit R
The resistance circuit that eliminates / 16 and is connected in parallel is changed to a circuit that includes a configuration 140 in which a plurality of sets of resistance unit bodies R1 having a resistance value r are connected in parallel, with the minimum resistance value being r.

図11Bは、具体的な抵抗値を示した電気回路図であり、80Ωの単位抵抗体とヒュー
ズ膜Fとの直列接続を複数組並列に接続した構成140を含む回路とされている。これに
より、流れる電流の分散を図ることができる。
図12は、第1発明のさらに他の実施形態に係るチップ抵抗器に備えられる抵抗回路網
14の回路構成を電気回路図で示した図である。図12に示す抵抗回路網14の特徴は、
複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された
回路構成となっていることである。
FIG. 11B is an electric circuit diagram showing a specific resistance value, and is a circuit including a configuration 140 in which a plurality of sets of 80Ω unit resistors and fuse film F are connected in series in parallel. Thereby, the flowing current can be dispersed.
FIG. 12 is a diagram showing a circuit configuration of a resistance network 14 provided in a chip resistor according to still another embodiment of the first invention in an electric circuit diagram. The feature of the resistance network 14 shown in FIG. 12 is
The circuit configuration is such that a series connection of a plurality of types of resistance circuits and a parallel connection of a plurality of types of resistance circuits are connected in series.

直列接続される複数種類の抵抗回路には、先の実施形態と同様、各抵抗回路毎に、並列
にヒューズ膜Fが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズ
膜Fで短絡状態とされている。従って、ヒューズ膜Fを溶断すると、そのヒューズ膜Fで
短絡されていた抵抗回路が、抵抗回路網14に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズ膜Fが接続
されている。従って、ヒューズ膜Fを溶断することにより、ヒューズ膜Fが直列に接続さ
れている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
Similar to the previous embodiment, the fuse film F is connected in parallel to each of the plurality of types of resistance circuits connected in series, and the plurality of types of resistance circuits connected in series are all fuse films. F is short-circuited. Therefore, when the fuse film F is blown, the resistance circuit short-circuited by the fuse film F is electrically incorporated into the resistance network 14.
On the other hand, a fuse film F is connected in series to each of a plurality of types of resistance circuits connected in parallel. Therefore, by blowing the fuse film F, the resistance circuit to which the fuse film F is connected in series can be electrically disconnected from the parallel connection of the resistance circuits.

かかる構成とすれば、たとえば、1kΩ以下の小抵抗は並列接続側で作り、1kΩ以上
の抵抗回路を直列接続側で作ることができる。よって、数Ωの小抵抗から数MΩの大抵抗
までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗回路網14を用いて作る
ことができる。
また、より精度良く抵抗値を設定する場合は、要求抵抗値に近い直列接続側抵抗回路の
ヒューズ膜を予めカットしておけば、細かな抵抗値の調整を並列接続側の抵抗回路のヒュ
ーズ膜を溶断することにより行うことができ、所望の抵抗値への合わせ込みの精度が上が
る。
With such a configuration, for example, a small resistor of 1 kΩ or less can be made on the parallel connection side, and a resistance circuit of 1 kΩ or more can be made on the series connection side. Therefore, a resistance circuit in a wide range from a small resistance of several Ω to a large resistance of several MΩ can be made by using the resistance network 14 configured with the same basic design.
If you want to set the resistance value more accurately, cut the fuse film of the resistance circuit on the series connection side close to the required resistance value in advance, and finely adjust the resistance value. This can be done by fusing, and the accuracy of fitting to the desired resistance value is improved.

図13は、10Ω〜1MΩの抵抗値を有するチップ抵抗器における抵抗回路網14の具
体的な構成例を示す電気回路図である。
図13に示す抵抗回路網14も、ヒューズ膜Fで短絡された複数種類の抵抗回路の直列
接続と、ヒューズ膜Fが直列接続された複数種類の抵抗回路の並列接続とが直列に接続さ
れた回路構成となっている。
FIG. 13 is an electric circuit diagram showing a specific configuration example of the resistance network 14 in a chip resistor having a resistance value of 10Ω to 1MΩ.
In the resistance network 14 shown in FIG. 13, a series connection of a plurality of types of resistance circuits short-circuited by the fuse film F and a parallel connection of a plurality of types of resistance circuits in which the fuse film F is connected in series are connected in series. It has a circuit configuration.

図13の抵抗回路によれば、並列接続側において、10〜1kΩの任意の抵抗値を、精
度1%以内で設定できる。また、直列接続側の回路で、1k〜1MΩの任意の抵抗値を、
精度1%以内で設定できる。直列接続側の回路を使用する場合は、所望の抵抗値に近い抵
抗回路のヒューズ膜Fを予め溶断し、所望の抵抗値に合わせ込んでおくことで、より精度
良く抵抗値を設定できるという利点がある。
According to the resistance circuit of FIG. 13, an arbitrary resistance value of 10 to 1 kΩ can be set within an accuracy of 1% on the parallel connection side. Also, in the circuit on the series connection side, an arbitrary resistance value of 1k to 1MΩ can be used.
The accuracy can be set within 1%. When using a circuit on the series connection side, there is an advantage that the resistance value can be set more accurately by blowing the fuse film F of the resistance circuit close to the desired resistance value in advance and adjusting it to the desired resistance value. There is.

なお、ヒューズ膜Fは、接続用導体膜Cと同一のレイヤーを用いる場合のみを説明した
が、接続用導電膜C部分は、その上に更に別の導体膜を積層するようにし、導体膜の抵抗
値を下げるようにしてもよい。また、抵抗体膜をなくして、接続用導体膜Cのみとしても
良い。なお、この場合であっても、ヒューズ膜Fの上に導体膜を積層しなければ、ヒュー
ズ膜Fの溶断性が悪くなることはない。
Although the fuse film F has been described only when the same layer as the connecting conductor film C is used, the connecting conductive film C portion is formed by laminating another conductor film on the fuse film F. The resistance value may be lowered. Further, the resistor film may be eliminated and only the connecting conductor film C may be used. Even in this case, if the conductor film is not laminated on the fuse film F, the fusing property of the fuse film F does not deteriorate.

図14Aおよび図14Bは、第1発明のさらに他の実施形態に係るチップ抵抗器90の
要部構造を説明するための図解的な平面図である。
たとえば、前述したチップ抵抗器10(図1、図2参照)や、チップ抵抗器30(図8
参照)では、抵抗回路を構成する抵抗体膜ライン20と導体膜片21の関係を平面視で表
わすと、図14Aに示す構成になっている。すなわち、図14Aに示すように、所定間隔
Rの領域の抵抗体膜ライン20部分が、一定の抵抗値rの単位抵抗体Rを形成している。
そして単位抵抗体Rの両側には導体膜片21が積層され、当該導体膜片21で抵抗体膜ラ
イン20が短絡されている。
14A and 14B are schematic plan views for explaining the main structure of the chip resistor 90 according to still another embodiment of the first invention.
For example, the above-mentioned chip resistor 10 (see FIGS. 1 and 2) and the chip resistor 30 (see FIG. 8).
In (see), the relationship between the resistor film line 20 and the conductor film piece 21 constituting the resistance circuit is shown in FIG. 14A in a plan view. That is, as shown in FIG. 14A, the resistor film line 20 portion in the region of the predetermined interval R forms the unit resistor R having a constant resistance value r.
A conductor film piece 21 is laminated on both sides of the unit resistor R, and the resistor film line 20 is short-circuited by the conductor film piece 21.

ここで、前述したチップ抵抗器10およびチップ抵抗器30では、単位抵抗体Rを形成
している抵抗体膜ライン20部分の長さは、たとえば12μmであり、抵抗体膜ライン2
0の幅は、たとえば1.5μmであり、単位抵抗(シート抵抗)は10Ω/□である。こ
のため、単位抵抗体Rの抵抗値rは、r=80Ωである。
ところで、たとえば図1、図2に示すチップ抵抗器10において、抵抗回路網14の配
置領域を拡げることなく、抵抗回路網14の抵抗値を高めて、チップ抵抗器10の高抵抗
化を図りたいといった要望がある。
Here, in the chip resistor 10 and the chip resistor 30 described above, the length of the resistor film line 20 portion forming the unit resistor R is, for example, 12 μm, and the resistor film line 2
The width of 0 is, for example, 1.5 μm, and the unit resistance (sheet resistance) is 10 Ω / □. Therefore, the resistance value r of the unit resistor R is r = 80Ω.
By the way, in the chip resistor 10 shown in FIGS. 1 and 2, for example, it is desired to increase the resistance value of the resistance network 14 without expanding the arrangement area of the resistance network 14 to increase the resistance of the chip resistor 10. There is a request such as.

そこで、この実施形態に係るチップ抵抗器90では、抵抗回路網14のレイアウトを変
更するとともに、抵抗回路網に含まれる抵抗回路を構成する単位抵抗体を、平面視におい
て、図14Bに示す形状および大きさとした。
図14Bを参照して、抵抗体膜ライン20は、幅1.5μmで直線状に延びるライン状
の抵抗体膜ライン20を含む。そして、抵抗体膜ライン20において、所定間隔R’の抵
抗体膜ライン20部分が、一定の抵抗値r’の単位抵抗体R’を形成している。単位抵抗
体R’の長さは、たとえば17μmにする。こうすれば、単位抵抗体R’の抵抗値r’は
、図14Aに示す単位抵抗体Rに比べて、ほぼ2倍のr’=160Ωの単位抵抗体とする
ことができる。
Therefore, in the chip resistor 90 according to this embodiment, the layout of the resistance network 14 is changed, and the unit resistors constituting the resistance circuit included in the resistance network have the shape and shape shown in FIG. 14B in a plan view. I made it the size.
With reference to FIG. 14B, the resistor membrane line 20 includes a linear resistor membrane line 20 having a width of 1.5 μm and extending linearly. Then, in the resistor film line 20, the portion of the resistor film line 20 having a predetermined interval R'forms a unit resistor R'with a constant resistance value r'. The length of the unit resistor R'is set to, for example, 17 μm. In this way, the resistance value r'of the unit resistor R'can be made into a unit resistor of r'= 160Ω, which is almost twice as large as that of the unit resistor R shown in FIG. 14A.

また、抵抗体膜ライン20上に積層される導体膜片21の長さは、図14Aに示すもの
においても、図14Bに示すものにおいても、同じ長さで構成することができる。それゆ
え、抵抗回路網14に含まれる抵抗回路を構成する各単位抵抗体R’のレイアウトパター
ンを変更し、単位抵抗体R’が直列状に接続できるレイアウトパターンとすることにより
、チップ抵抗器90は高抵抗化が実現されたものとなる。
Further, the length of the conductor film piece 21 laminated on the resistor film line 20 can be the same in both the one shown in FIG. 14A and the one shown in FIG. 14B. Therefore, the chip resistor 90 is formed by changing the layout pattern of each unit resistor R'that constitutes the resistance circuit included in the resistance network 14 so that the unit resistors R'can be connected in series. Is a high resistance.

図15Aは、第1発明のさらに他の実施形態に係るチップ抵抗器100の要部構造を示
す図解的な断面図であり、図15Bは、図15Aの矢印Bに沿って見た図解的な部分平面
図である。
まず、図15Aを参照して、チップ抵抗器100は、基板としてのシリコン基板11を
有し、シリコン基板11の上面に絶縁層(SiO)19が形成されている。絶縁層19
の表面は回路形成面となっている。チップ抵抗器100では、回路形成面である絶縁層1
9の表面から、シリコン基板11に向かって所定の深さまで掘り下げられたトレンチ10
1がドライエッチング等により形成され、トレンチ101の内壁面および底面は、たとえ
ば熱酸化によりSiOの絶縁膜102で覆われている。絶縁膜102は、シリコン基板
11の上面に形成された絶縁層19とつながって一体的になっている。
FIG. 15A is a schematic cross-sectional view showing the main structure of the chip resistor 100 according to still another embodiment of the first invention, and FIG. 15B is a schematic view taken along the arrow B of FIG. 15A. It is a partial plan view.
First, referring to FIG. 15A, the chip resistor 100 has a silicon substrate 11 as a substrate, and an insulating layer (SiO 2 ) 19 is formed on the upper surface of the silicon substrate 11. Insulation layer 19
The surface of is a circuit forming surface. In the chip resistor 100, the insulating layer 1 which is a circuit forming surface
Trench 10 dug from the surface of 9 toward the silicon substrate 11 to a predetermined depth.
1 is formed by dry etching or the like, and the inner wall surface and bottom surface of the trench 101 are covered with an insulating film 102 of SiO 2 by, for example, thermal oxidation. The insulating film 102 is connected to and integrated with the insulating layer 19 formed on the upper surface of the silicon substrate 11.

シリコン基板11上面の絶縁層19およびトレンチ101内の絶縁膜102上に、抵抗
体膜103が形成されている。抵抗体膜103は、TiN、TiONまたはTiSiON
により形成される。
抵抗体膜103は、各トレンチ101を横断するように、トレンチ101の内壁面およ
び底面に沿って、絶縁膜102の上に設けられている。
A resistor film 103 is formed on the insulating layer 19 on the upper surface of the silicon substrate 11 and the insulating film 102 in the trench 101. The resistor film 103 is TiN, TiON or TiSiON.
Is formed by.
The resistor film 103 is provided on the insulating film 102 along the inner wall surface and the bottom surface of the trench 101 so as to cross each trench 101.

図15Bを参照して、トレンチ101は、シリコン基板11の面方向に長手に延びてお
り、複数のトレンチ101が等間隔で平行に、直線状に形成されている。そして、絶縁層
19の上面およびトレンチ101を横断するようにトレンチ101の内壁面に沿って、絶
縁膜102の上に形成された抵抗体膜103は、トレンチ101を順に横断して延びてい
る。また、抵抗体膜103は、トレンチ101の長さ方向に直交方向に延びている。抵抗
体膜103は、平行に延びる複数本の抵抗体膜(以下「抵抗体膜ライン」という)とされ
ており、平行に延びる複数の抵抗体膜ライン103を含んでいる。
With reference to FIG. 15B, the trench 101 extends longitudinally in the plane direction of the silicon substrate 11, and a plurality of trenches 101 are formed in a straight line at equal intervals in parallel. The resistor film 103 formed on the insulating film 102 extends along the inner wall surface of the trench 101 so as to cross the upper surface of the insulating layer 19 and the trench 101 in order. Further, the resistor film 103 extends in a direction orthogonal to the length direction of the trench 101. The resistor film 103 is a plurality of resistor films extending in parallel (hereinafter referred to as “resistor film lines”), and includes a plurality of resistor film lines 103 extending in parallel.

そして、絶縁層19上に配置される部分の抵抗体膜ライン103には、導体膜片21と
してのアルミニウム膜が積層されている。抵抗体膜103における導体膜片21が積層さ
れた部分では、抵抗体膜103の抵抗は導体膜片21で短絡されている。
従って、図15Aおよび図15Bに示すチップ抵抗器100では、トレンチ101の内
壁面および底面に沿って延びる抵抗体膜ライン103部分が、単位抵抗体R”を形成して
いる。単位抵抗体R”を形成する抵抗体膜ライン103の長さは、トレンチ101の深さ
を調整す
ることにより所定の長さに設定できる(たとえば、トレンチ101の深さは、数10μm
〜100μmとすることができる。)。このため、単位抵抗体R”の抵抗値を高くするこ
とができる。その結果、チップ抵抗器100は、全体として、高抵抗化が図られたチップ
抵抗器となる。
An aluminum film as the conductor film piece 21 is laminated on the resistor film line 103 of the portion arranged on the insulating layer 19. In the portion of the resistor film 103 where the conductor film pieces 21 are laminated, the resistance of the resistor film 103 is short-circuited by the conductor film piece 21.
Therefore, in the chip resistor 100 shown in FIGS. 15A and 15B, the resistor film line 103 portion extending along the inner wall surface and the bottom surface of the trench 101 forms the unit resistor R ”. The length of the resistor film line 103 forming the above can be set to a predetermined length by adjusting the depth of the trench 101 (for example, the depth of the trench 101 is several tens of μm).
It can be ~ 100 μm. ). Therefore, the resistance value of the unit resistor R "can be increased. As a result, the chip resistor 100 becomes a chip resistor with high resistance as a whole.

なお、この実施形態では、抵抗値精度の向上のために、導電膜21を設けているが、高
抵抗化を優先させる場合には、導電膜21を設けない構成とすることもできる。
第1発明は、以上説明した高抵抗化を図ったチップ抵抗器において、各高抵抗化のため
の構成を適宜組み合わせて作ったより高抵抗なチップ抵抗器とすることも可能である。
図16は、上述したチップ抵抗器に他の回路を組み込んだディスクリート部品1の回路
構成を示す図である。
In this embodiment, the conductive film 21 is provided in order to improve the resistance value accuracy, but when giving priority to increasing the resistance, the conductive film 21 may not be provided.
According to the first invention, in the chip resistor with high resistance described above, it is also possible to obtain a higher resistance chip resistor made by appropriately combining the configurations for increasing the resistance.
FIG. 16 is a diagram showing a circuit configuration of a discrete component 1 in which another circuit is incorporated in the above-mentioned chip resistor.

ディスクリート部品1は、たとえば、ダイオード55と抵抗回路14とを直列接続した
ものである。このディスクリート部品1は、ダイオード55を含むチップ型ディスクリー
ト部品となっている。なお、この例のようなチップ型に限らず、上述した抵抗回路14を
有するディスクリート部品として第1発明は適用できる。
第1発明は、以上説明した実施形態に限定されるものではなく、特許請求の範囲に記載
された事項の範囲内で種々の設計変更を施すことが可能である。例えば、トレンチの代わ
りに、基板上に凸版パターンを形成し、その表面に沿って抵抗体膜を形成するようにし、
抵抗体膜の長さを長くして高抵抗化を図るようにしてもよい。
[2]第2発明について
第2発明は、次のような特徴を有している。
The discrete component 1 is, for example, a diode 55 and a resistance circuit 14 connected in series. The discrete component 1 is a chip-type discrete component including a diode 55. The first invention can be applied not only to the chip type as in this example but also as a discrete component having the resistance circuit 14 described above.
The first invention is not limited to the embodiments described above, and various design changes can be made within the scope of the matters described in the claims. For example, instead of a trench, a letterpress pattern is formed on the substrate, and a resistor film is formed along the surface thereof.
The length of the resistor film may be increased to increase the resistance.
[2] Second Invention The second invention has the following features.

A1.回路形成面を有する基板と、前記基板上に形成された第1接続電極および第2接
続電極と、前記基板上に形成され、一端側が前記第1接続電極に接続され、他端側が前記
第2接続電極に接続されている抵抗回路網とを含み、前記抵抗回路網は、前記基板上に形
成された第1抵抗体膜で構成される第1抵抗回路と、前記第1抵抗回路の上に層間絶縁膜
を介して積層形成された第2抵抗体膜で構成される第2抵抗回路と、前記第1抵抗回路お
よび前記第2抵抗回路を直列的に接続するための接続回路とを含み、さらに、前記抵抗回
路網に含まれる任意の抵抗回路を前記抵抗回路網に電気的に組み込み、または、前記抵抗
回路網から電気的に分離するために溶断可能なヒューズ膜を含むことを特徴とする、チッ
プ抵抗器。
A1. A substrate having a circuit forming surface, a first connection electrode and a second connection electrode formed on the substrate, formed on the substrate, one end side is connected to the first connection electrode, and the other end side is the second connection electrode. The resistance network includes a resistance network connected to a connection electrode, and the resistance network is formed on a first resistance circuit composed of a first resistor film formed on the substrate and the first resistance circuit. It includes a second resistance circuit composed of a second resistor film laminated and formed via an interlayer insulating film, and a connection circuit for connecting the first resistance circuit and the second resistance circuit in series. Further, it is characterized by including a fuse film that can be blown in order to electrically incorporate an arbitrary resistance circuit included in the resistance network into the resistance network or electrically separate it from the resistance network. , Chip resistor.

A2.前記第1抵抗体膜および前記第2抵抗体膜は、一定の幅を有し、直線状に延びる
ライン状の抵抗体膜ラインを含むことを特徴とする、「A1.」に記載のチップ抵抗器。
A3.前記第1抵抗回路および前記第2抵抗回路は、平面視において同一レイアウトパ
ターンに形成されていることを特徴とする、「A1.」または「A2.」に記載のチップ
抵抗器である。
A2. The chip resistor according to "A1.", wherein the first resistor film and the second resistor film have a constant width and include a linear resistor film line. vessel.
A3. The chip resistor according to "A1." Or "A2.", wherein the first resistance circuit and the second resistance circuit are formed in the same layout pattern in a plan view.

A4.前記第1抵抗回路および前記第2抵抗回路のうちの少なくとも一方は、前記抵抗
体膜ライン上に、ライン方向に一定間隔を開けて積層された複数の導体膜片を含み、前記
導体膜片が積層されていない前記一定間隔を開けた部分の抵抗体膜ライン部分が1つの単
位抵抗体を構成していることを特徴とする、「A2.」に記載のチップ抵抗器。
A5.前記第1抵抗回路は、前記複数の導体膜片を含み、前記導体膜片の積層レイヤー
と同一レイヤーに、前記導体膜片と同一材料で前記ヒューズ膜が形成されていることを特
徴とする、「A4.」に記載のチップ抵抗器。
A4. At least one of the first resistance circuit and the second resistance circuit includes a plurality of conductor film pieces laminated on the resistor film line at regular intervals in the line direction, and the conductor film pieces are laminated. The chip resistor according to "A2.", wherein the resistor film line portions of the non-stacked portions at regular intervals form one unit resistor.
A5. The first resistance circuit includes the plurality of conductor film pieces, and the fuse film is formed on the same layer as the laminated layer of the conductor film pieces with the same material as the conductor film pieces. The chip resistor according to "A4.".

A6.前記抵抗回路網は、互いに抵抗値の異なる複数種類の抵抗回路を含むことを特徴
とする、「A1.」〜「A5.」のいずれかに記載のチップ抵抗器。
A7.前記ヒューズ膜は、前記抵抗回路網に含まれる複数種類の抵抗回路を、選択的に
前記抵抗回路網に電気的に組み込み、または、前記抵抗回路網から電気的に分離するため
に溶断可能なものであることを特徴とする、「A6.」に記載のチップ抵抗器。
A6. The chip resistor according to any one of "A1." To "A5.", wherein the resistance network includes a plurality of types of resistance circuits having different resistance values from each other.
A7. The fuse film is capable of being blown in order to selectively incorporate a plurality of types of resistance circuits included in the resistance network into the resistance network or to electrically separate them from the resistance network. The chip resistor according to "A6."

A8.前記第1抵抗回路は、前記第1抵抗体膜で形成された複数の単位抵抗体を有し、
前記第2抵抗回路は、前記第2抵抗体膜で形成された複数の単位抵抗体を有し、前記第1
抵抗回路に含まれる各単位抵抗体に対し、前記第2抵抗回路に含まれる各単位抵抗体が前
記接続回路により直列に接続されていることを特徴とする、「A1.」に記載のチップ抵
抗器。
A8. The first resistance circuit has a plurality of unit resistors formed of the first resistor film, and has a plurality of unit resistors.
The second resistance circuit has a plurality of unit resistors formed of the second resistor film, and the first resistance circuit has a plurality of unit resistors.
The chip resistor according to "A1.", wherein each unit resistor included in the second resistance circuit is connected in series to each unit resistor included in the resistance circuit by the connection circuit. vessel.

A9.前記第1抵抗体膜および第2抵抗体膜は、TiN、TiONまたはTiSiON
で形成されていることを特徴とする、「A1.」〜「A8.」のいずれかに記載のチップ
抵抗器。
A10.素子形成面を有する基板と、前記素子形成面に形成された第1抵抗体膜と、前
記第1抵抗体膜を覆う層間絶縁膜と、前記層間絶縁膜上に形成された第2抵抗体膜と、前
記第1抵抗体膜および第2抵抗体膜を直列接続するためのビアと、前記素子形成面に配置
され、前記第1抵抗体膜または第2抵抗体膜と接続される一対の外部接続電極と、を含む
ことを特徴とするチップ抵抗器。
A9. The first resistor film and the second resistor film are TiN, TiON or TiSiON.
The chip resistor according to any one of "A1." To "A8.", Which is characterized by being formed of.
A10. A substrate having an element forming surface, a first resistor film formed on the element forming surface, an interlayer insulating film covering the first resistor film, and a second resistor film formed on the interlayer insulating film. And a via for connecting the first resistor film and the second resistor film in series, and a pair of external surfaces arranged on the element forming surface and connected to the first resistor film or the second resistor film. A chip resistor characterized by including a connecting electrode.

A11.前記第1抵抗体膜および前記第2抵抗体膜が、前記素子形成面を見下ろす平面
視において、重なり合った重なり領域を有しており、当該重なり領域において前記ビアに
より両抵抗体膜が互いに電気的に接続されていることを特徴とする、「A10.」に記載
のチップ抵抗器。
A12.前記第1抵抗体膜および前記第2抵抗体膜は、TiN、TiONまたはTiS
iONで形成されていることを特徴とする、「A10.」または「A11.」に記載のチ
ップ抵抗器。
A11. The first resistor film and the second resistor film have overlapping overlapping regions in a plan view overlooking the device forming surface, and in the overlapping regions, the vias cause both resistor films to be electrically connected to each other. The chip resistor according to "A10.", Which is connected to.
A12. The first resistor film and the second resistor film are TiN, TiON or TiS.
The chip resistor according to "A10." Or "A11.", Which is formed of iON.

A13.前記第1抵抗体膜および前記第2抵抗体膜は、それぞれ、所定の抵抗回路形態
にパターニングされていることを特徴とする、「A10.」〜「A12.」のいずれかに
記載のチップ抵抗器。
A14.回路形成面を有する基板と、前記基板上に形成された第1接続電極および第2
接続電極と、前記基板上に形成され、一端側が前記第1接続電極に接続され、他端側が前
記第2接続電極に接続されている抵抗回路網とを含み、前記抵抗回路網は、前記基板上の
前記第1接続電極および第2接続電極間に位置する回路形成面に形成された第1抵抗回路
と、前記第1接続電極および第2接続電極の少なくとも一方の下に形成された第2抵抗回
路と、前記第1抵抗回路および前記第2抵抗回路を直列的に接続するための接続回路とを
含むことを特徴とする、チップ抵抗器。
A13. The chip resistor according to any one of "A10." To "A12.", wherein the first resistor film and the second resistor film are each patterned in a predetermined resistance circuit form. vessel.
A14. A substrate having a circuit forming surface, and a first connection electrode and a second connection electrode formed on the substrate.
The resistance network includes a connection electrode and a resistance network formed on the substrate, one end side of which is connected to the first connection electrode, and the other end side of which is connected to the second connection electrode. The resistance network is the substrate. A first resistance circuit formed on a circuit forming surface located between the first connection electrode and the second connection electrode, and a second resistance circuit formed under at least one of the first connection electrode and the second connection electrode. A chip resistor comprising a resistance circuit and a connection circuit for connecting the first resistance circuit and the second resistance circuit in series.

A15.前記抵抗回路網に含まれる任意の抵抗回路を前記抵抗回路網に電気的に組み込
み、または、前記抵抗回路網から電気的に分離するために溶断可能なヒューズ膜を含むこ
とを特徴とする、「A14.」に記載のチップ抵抗器。
A16.前記チップ抵抗器を平面視で見たときに、前記抵抗回路網が形成された領域の
面積と、前記第1接続電極および第2接続電極または前記一対の外部接続電極が配置され
た領域の面積とがほぼ等しい面積比であることを特徴とする、「A1.」〜「A15.」
のいずれかに記載のチップ抵抗器。
A15. A fuse film that can be blown to electrically incorporate any resistance circuit included in the resistance network into the resistance network or to electrically separate it from the resistance network is included. A14. ”.
A16. When the chip resistor is viewed in a plan view, the area of the region where the resistance network is formed and the area of the region where the first connection electrode and the second connection electrode or the pair of external connection electrodes are arranged. "A1." To "A15."
The chip resistor described in any of.

「A1.」に記載の発明によれば、抵抗回路網が、層間絶縁膜を介して積層形成された
第1抵抗回路および第2抵抗回路を含んでおり、チップ抵抗器の小型化および高抵抗化を
達成することができる。
また、複数のヒューズ膜の任意のヒューズ膜を溶断して、任意の抵抗回路を抵抗回路網
に電気的に組み込んだり、抵抗回路網から電気的に分離したりすることにより、抵抗回路
網の抵抗値の調整が行えるとともに、チップ抵抗器の抵抗値を、基本設計を変えることな
く、複数種類の要求抵抗値に合致させることができる。これにより、同一の基本設計のチ
ップ抵抗器であって、その抵抗値を、要求される抵抗値としたチップ抵抗器を提供するこ
とができる。しかも、要求される抵抗値が高抵抗であった場合にも、好適に対処すること
ができる。
According to the invention described in "A1.", The resistance network includes a first resistance circuit and a second resistance circuit laminated and formed via an interlayer insulating film, and the chip resistor is miniaturized and has high resistance. Can be achieved.
In addition, the resistance of the resistance network is obtained by blowing an arbitrary fuse film of a plurality of fuse films and electrically incorporating an arbitrary resistance circuit into the resistance network or electrically separating it from the resistance network. The value can be adjusted, and the resistance value of the chip resistor can be matched to a plurality of types of required resistance values without changing the basic design. Thereby, it is possible to provide a chip resistor having the same basic design and having the resistance value as the required resistance value. Moreover, even when the required resistance value is high resistance, it can be suitably dealt with.

「A2.」に記載の発明では、抵抗体膜ラインを用いて、第1抵抗回路および第2抵抗
回路を、それぞれ、高抵抗化することができる。
「A3.」に記載の発明によれば、第1層の第1抵抗回路の設計および第2層の第2抵
抗回路の設計を同じ設計とすることができる。よって、回路設計が容易で、製造の容易な
高抵抗化されたチップ抵抗器とすることができる。
In the invention described in "A2.", The resistance of the first resistance circuit and the second resistance circuit can be increased by using the resistor film line.
According to the invention described in "A3.", The design of the first resistance circuit of the first layer and the design of the second resistance circuit of the second layer can be the same design. Therefore, it is possible to obtain a chip resistor having a high resistance, which is easy to design a circuit and easy to manufacture.

「A4.」に記載の発明によれば、抵抗値を正確に設定でき、かつ、抵抗値の調整が容
易な高抵抗化されたチップ抵抗器とすることができる。
「A5.」に記載の発明によれば、製造が容易で、比較的少ないプロセスにより簡単に
複数種類の金属膜(導体膜)を一度に形成することができる。
「A6.」に記載の発明によれば、抵抗値の調整がし易い高抵抗化されたチップ抵抗器
とすることができる。
According to the invention described in "A4.", It is possible to obtain a high resistance chip resistor in which the resistance value can be set accurately and the resistance value can be easily adjusted.
According to the invention described in "A5.", It is easy to manufacture, and a plurality of types of metal films (conductor films) can be easily formed at one time by a relatively small number of processes.
According to the invention described in "A6.", It is possible to obtain a high resistance chip resistor whose resistance value can be easily adjusted.

「A7.」に記載の発明によれば、「A6.」に記載の発明と同様に、抵抗値の調整が
容易な高抵抗化されたチップ抵抗器とすることができる。
「A8.」に記載の発明によれば、高抵抗化されたチップ抵抗器を提供できる。
「A9.」に記載の発明によれば、抵抗体膜を良好に形成できるチップ抵抗器を提供で
きる。
According to the invention described in "A7.", Similar to the invention described in "A6.", It is possible to obtain a high resistance chip resistor whose resistance value can be easily adjusted.
According to the invention described in "A8.", It is possible to provide a chip resistor having a high resistance.
According to the invention described in "A9.", It is possible to provide a chip resistor capable of forming a resistor film satisfactorily.

「A10.」に記載の発明によれば、小型化と高抵抗化の双方を実現可能なチップ抵抗
器を提供することができる。
「A11.」に記載の発明によれば、第1抵抗体膜および第2抵抗体膜を、ビアを利用
して容易に直列接続可能なチップ抵抗器とすることができる。
「A12.」に記載の発明によれば、抵抗体膜を良好に形成できるチップ抵抗器とする
ことができる。
According to the invention described in "A10.", It is possible to provide a chip resistor capable of achieving both miniaturization and high resistance.
According to the invention described in "A11.", The first resistor film and the second resistor film can be made into a chip resistor that can be easily connected in series by using a via.
According to the invention described in "A12.", It is possible to obtain a chip resistor capable of forming a resistor film satisfactorily.

「A13.」に記載の発明によれば、第1抵抗体膜および第2抵抗体膜を、それぞれの
抵抗回路に適したパターニングとすることができ、所望の高抵抗値を有するチップ抵抗器
を提供することができる。
「A14.」に記載の発明によれば、従来抵抗回路の配置対象外であった外部電極下方
を利用して、高抵抗化を実現したチップ抵抗器を提供することができる。
According to the invention described in "A13.", The first resistor film and the second resistor film can be patterned suitable for each resistance circuit, and a chip resistor having a desired high resistance value can be obtained. Can be provided.
According to the invention described in "A14.", It is possible to provide a chip resistor having a high resistance by utilizing the lower part of the external electrode, which has not been the object of arrangement of the resistance circuit in the past.

「A15.」に記載の発明によれば、抵抗体膜を良好に形成できるチップ抵抗器とする
ことができる。
「A16.」に記載の発明によれば、極小型のチップ抵抗器であって、高抵抗化された
チップ抵抗器を提供することができる。
第2発明の実施の形態を、添付図面を参照して詳細に説明する。
According to the invention described in "A15.", It is possible to obtain a chip resistor capable of forming a resistor film satisfactorily.
According to the invention described in "A16.", It is possible to provide an extremely small chip resistor having a high resistance.
Embodiments of the second invention will be described in detail with reference to the accompanying drawings.

図18Aは、第2発明の一実施形態に係るチップ抵抗器210の外観構成を示す図解的
な斜視図であり、図18Bは、チップ抵抗器210が基板上に実装された状態を示す側面
図である。
図18Aを参照して、第2発明の一実施形態に係るチップ抵抗器210は、基板211
上に形成された第1接続電極212と、第2接続電極213と、抵抗回路網214とを備
えている。基板211は、平面視略長方形状の直方体形状で、一例として、長辺方向の長
さL=0.3mm、短辺方向の幅W=0.15mm、厚みT=0.1mm程度の大きさの
微少なチップである。基板211は、たとえばシリコン、ガラス、セラミック等で形成す
ることができる。以下の実施形態では、基板211がシリコン基板の場合を例にとって説
明する。
FIG. 18A is a schematic perspective view showing an external configuration of the chip resistor 210 according to the embodiment of the second invention, and FIG. 18B is a side view showing a state in which the chip resistor 210 is mounted on a substrate. Is.
With reference to FIG. 18A, the chip resistor 210 according to the embodiment of the second invention is the substrate 211.
The first connection electrode 212 formed above, the second connection electrode 213, and the resistance network 214 are provided. The substrate 211 has a rectangular parallelepiped shape that is substantially rectangular in a plan view. As an example, the substrate 211 has a length L = 0.3 mm in the long side direction, a width W = 0.15 mm in the short side direction, and a thickness T = 0.1 mm. It is a minute chip of. The substrate 211 can be made of, for example, silicon, glass, ceramic, or the like. In the following embodiment, the case where the substrate 211 is a silicon substrate will be described as an example.

チップ抵抗器210は、図37に示すように、ウエハWa(シリコンウエハなどの半導
体ウエハ、あるいは導体ウエハや非導電性のウエハなどでもよい)上に格子状に多数個の
チップ抵抗器210が形成され、ウエハWaが切断されて個々のチップ抵抗器210に分
離されることにより得られる。
シリコン基板211上において、第1接続電極212はシリコン基板211の一方短辺
311に沿って設けられた短辺311方向に長手の矩形電極である。第2接続電極213
は、シリコン基板211上の他方短辺312に沿って設けられた短辺312方向に長手の
矩形電極である。抵抗回路網214は、シリコン基板211上の第1接続電極212と第
2接続電極213とで挟まれた中央領域(回路形成面または素子形成面)に設けられてい
る。そして、抵抗回路網214の一端側は第1接続電極212に電気的に接続されており
、抵抗回路網214の他端側は第2接続電極213に電気的に接続されている。これら第
1接続電極212、第2接続電極213および抵抗回路網214は、たとえば一例として
、シリコン基板211上に半導体製造プロセスを用いて設けることができる。
As shown in FIG. 37, in the chip resistor 210, a large number of chip resistors 210 are formed in a grid pattern on a wafer Wa (a semiconductor wafer such as a silicon wafer, or a conductor wafer or a non-conductive wafer). It is obtained by cutting the wafer Wa and separating it into individual chip resistors 210.
On the silicon substrate 211, the first connection electrode 212 is a rectangular electrode provided along one short side 311 of the silicon substrate 211 and long in the short side 311 direction. Second connection electrode 213
Is a rectangular electrode provided along the other short side 312 on the silicon substrate 211 and long in the short side 312 direction. The resistance network 214 is provided in a central region (circuit forming surface or element forming surface) sandwiched between the first connection electrode 212 and the second connection electrode 213 on the silicon substrate 211. One end side of the resistance network 214 is electrically connected to the first connection electrode 212, and the other end side of the resistance network 214 is electrically connected to the second connection electrode 213. The first connection electrode 212, the second connection electrode 213, and the resistance network 214 can be provided, for example, on the silicon substrate 211 by using a semiconductor manufacturing process.

第1接続電極212および第2接続電極213は、それぞれ、外部接続電極として機能
する。チップ抵抗器210が回路基板215に実装された状態においては、図18Bに示
すように、第1接続電極212および第2接続電極213が、それぞれ、回路基板215
の回路(図示せず)と半田216により電気的かつ機械的に接続される。なお、外部接続
電極として機能する第1接続電極212および第2接続電極213は、半田濡れ性の向上
および信頼性の向上のために、金(Au)で形成するか、または表面に金メッキを施すこ
とが望ましい。
The first connection electrode 212 and the second connection electrode 213 function as external connection electrodes, respectively. In the state where the chip resistor 210 is mounted on the circuit board 215, as shown in FIG. 18B, the first connection electrode 212 and the second connection electrode 213 are respectively the circuit board 215.
(Not shown) and solder 216 are electrically and mechanically connected. The first connection electrode 212 and the second connection electrode 213 that function as external connection electrodes are formed of gold (Au) or gold-plated on the surface in order to improve solder wettability and reliability. Is desirable.

図19は、チップ抵抗器210の平面図であり、第1接続電極212、第2接続電極2
13および抵抗回路網214の配置関係ならびに抵抗回路網214の平面視の構成(レイ
アウトパターン)が示されている。
図19を参照して、チップ抵抗器210は、シリコン基板上面の一方短辺311に長辺
が沿うように配置された平面視略矩形をした第1接続電極212と、シリコン基板上面の
他方短辺312に長辺が沿うように配置された平面視略矩形をした第2接続電極213と
、第1接続電極212および第2接続電極213間の平面視矩形の領域に設けられた抵抗
回路網214とを含んでいる。
FIG. 19 is a plan view of the chip resistor 210, which is a first connection electrode 212 and a second connection electrode 2.
13 and the arrangement relationship of the resistance network 214 and the configuration (layout pattern) of the resistance network 214 in a plan view are shown.
With reference to FIG. 19, the chip resistor 210 includes a first connection electrode 212 having a substantially rectangular shape in a plan view arranged along one short side 311 of the upper surface of the silicon substrate and the other short side of the upper surface of the silicon substrate. A resistance network provided in a region of a rectangular shape in a plan view between a second connection electrode 213 having a substantially rectangular shape in a plan view arranged along a side 312 along a long side and a rectangular shape in a plan view between the first connection electrode 212 and the second connection electrode 213. Includes 214 and.

抵抗回路網214には、シリコン基板211上にマトリックス状に配列された等しい抵
抗値を有する多数個の単位抵抗体R(図19の例では、行方向(シリコン基板の長手方向
)に沿って8個の単位抵抗体Rが配列され、列方向(シリコン基板の幅方向)に沿って4
4個の単位抵抗体Rが配列され、合計352個の単位抵抗体Rを含む構成)を有している
。そして、これら多数個の単位抵抗体Rの1〜64個の所定の個数が電気的に接続されて
、接続された単位抵抗体Rの数に応じた複数種類の抵抗回路が形成されている。形成され
た複数種類の抵抗回路は導体膜C(導体で形成された配線膜)で所定の態様に接続されて
いる。
The resistance network 214 includes a large number of unit resistors R having equal resistance values arranged in a matrix on the silicon substrate 211 (in the example of FIG. 19, along the row direction (longitudinal direction of the silicon substrate) 8). The unit resistors R are arranged and 4 along the row direction (width direction of the silicon substrate).
It has a configuration in which four unit resistors R are arranged and includes a total of 352 unit resistors R). Then, a predetermined number of 1 to 64 of these large number of unit resistors R are electrically connected to form a plurality of types of resistance circuits according to the number of connected unit resistors R. The formed plurality of types of resistance circuits are connected in a predetermined manner by a conductor film C (wiring film formed of a conductor).

さらに、抵抗回路を抵抗回路網214に電気的に組み込んだり、または、抵抗回路網2
14から電気的に分離したりするために溶断可能な複数のヒューズ膜Fが設けられている
。複数のヒューズ膜Fは、第2接続電極213の内側辺沿いに、配置領域が直線状になる
ように配列されている。より具体的には、複数のヒューズ膜Fおよび接続用導体膜Cが隣
接するように配列され、その配列方向が直線状になるように配置されている。
Further, the resistance circuit may be electrically incorporated into the resistance network 214, or the resistance network 2 may be incorporated.
A plurality of fuse films F that can be blown are provided so as to be electrically separated from 14. The plurality of fuse films F are arranged along the inner side of the second connection electrode 213 so that the arrangement region is linear. More specifically, the plurality of fuse films F and the connecting conductor films C are arranged so as to be adjacent to each other, and the arrangement directions thereof are linear.

図20Aは、図19に示す抵抗回路網214の一部分を拡大して描いた平面図であり、
図20Bおよび図20Cは、それぞれ、抵抗回路網214における単位抵抗体Rの構造を
説明するために描いた長さ方向の縦断面図(図20AのB−B線に沿う断面図)および幅
方向の縦断面図(図20AのC−C線に沿う断面図)である。
図20A、図20Bおよび図20Cを参照して、単位抵抗体Rの構成について説明をす
る。
FIG. 20A is an enlarged plan view of a part of the resistance network 214 shown in FIG.
20B and 20C are a longitudinal sectional view (cross-sectional view taken along the line BB of FIG. 20A) and a width direction drawn to explain the structure of the unit resistor R in the resistance network 214, respectively. It is a vertical cross-sectional view (cross-sectional view along the line CC of FIG. 20A).
The configuration of the unit resistor R will be described with reference to FIGS. 20A, 20B and 20C.

基板としてのシリコン基板211の上面には絶縁層(SiO)219が形成され、絶
縁層219上に抵抗体膜220が配置されている。抵抗体膜220は、TiN、TiON
またはTiSiONにより形成される。この抵抗体膜220は、第1接続電極212と第
2接続電極213との間を平行に直線状に延びる複数本の抵抗体膜(以下「抵抗体膜ライ
ン」という)とされており、抵抗体膜ライン220は、ライン方向に所定の位置で切断さ
れている場合がある。抵抗体膜ライン220上には、導体膜片221としてのアルミニウ
ム膜が積層されている。各導体膜片221は、抵抗体膜ライン220上に、ライン方向に
一定間隔Rを開けて積層されている。
An insulating layer (SiO 2 ) 219 is formed on the upper surface of the silicon substrate 211 as a substrate, and a resistor film 220 is arranged on the insulating layer 219. The resistor film 220 includes TiN and TiON.
Or it is formed by TiSiON. The resistor film 220 is a plurality of resistor films (hereinafter referred to as “resistor film lines”) extending linearly in parallel between the first connection electrode 212 and the second connection electrode 213, and is a resistor. The body membrane line 220 may be cut at a predetermined position in the line direction. An aluminum film as a conductor film piece 221 is laminated on the resistor film line 220. Each conductor film piece 221 is laminated on the resistor film line 220 at regular intervals R in the line direction.

この構成の抵抗体膜ライン220および導体膜片221の電気的特徴を回路記号で示す
と、図21A〜図21Cの通りである。すなわち、図21Aに示すように、所定間隔Rの
領域の抵抗体膜ライン220部分が、それぞれ、一定の抵抗値rの単位抵抗体Rを形成し
ている。導体膜片221が積層された領域は、当該導体膜片221で抵抗体膜ライン22
0が短絡されている。よって、図21Bに示す抵抗rの単位抵抗体Rの直列接続からなる
抵抗回路が形成されている。
The electrical characteristics of the resistor film line 220 and the conductor film piece 221 having this configuration are shown by circuit symbols as shown in FIGS. 21A to 21C. That is, as shown in FIG. 21A, the resistor film line 220 portions in the region of the predetermined interval R each form a unit resistor R having a constant resistance value r. The region where the conductor film pieces 221 are laminated is the resistor film line 22 at the conductor film piece 221.
0 is short-circuited. Therefore, a resistance circuit is formed in which the unit resistor R of the resistor r shown in FIG. 21B is connected in series.

また、隣接する抵抗体膜ライン220同士は抵抗体膜ライン220および導体膜片22
1で接続されているから、図20Aに示す抵抗回路網は、図21Cに示す抵抗回路を構成
している。
ここで、抵抗回路網214の製造プロセスの一例を簡単に説明する。(1)シリコン基
板211の表面を熱酸化し、絶縁層219としての二酸化シリコン(SiO)層を形成
する。(2)そして、スパッタリングにより、絶縁層219の上にTiN、TiONまた
はTiSiONの抵抗体膜220を全面に形成する。(3)さらに、スパッタリングによ
り、抵抗体膜220の上にアルミニウム(Al)の導体膜221を積層する。(4)その
後、フォトリソグラフィプロセスを用い、たとえばドライエッチングにより導体膜221
および抵抗体膜220を選択的に除去し、図20Aに示すように、平面視で、行方向に延
びる一定幅の抵抗体膜ライン220および導体膜221が一定間隔をあけて列方向に配列
される構成を得る。このとき、部分的に抵抗体膜ライン220および導体膜221が切断
された領域も形成される。(5)続いて、抵抗体膜ライン220の上に積層された導体膜
221を選択的に除去する。この結果、抵抗体膜ライン220上に一定間隔Rをあけて導
体膜片221が積層された構成が得られる。(6)その後、保護膜としてのSiN膜22
2が堆積され、さらにその上に保護層であるポリイミド層223が積層される。
Further, the adjacent resistor film lines 220 are connected to each other with the resistor film line 220 and the conductor film piece 22.
Since they are connected by 1, the resistance network shown in FIG. 20A constitutes the resistance circuit shown in FIG. 21C.
Here, an example of the manufacturing process of the resistance network 214 will be briefly described. (1) The surface of the silicon substrate 211 is thermally oxidized to form a silicon dioxide (SiO 2) layer as an insulating layer 219. (2) Then, a resistance film 220 of TiN, TiON or TiSiON is formed on the entire surface of the insulating layer 219 by sputtering. (3) Further, the conductor film 221 of aluminum (Al) is laminated on the resistor film 220 by sputtering. (4) After that, the conductor film 221 is used by a photolithography process, for example, by dry etching.
And the resistor film 220 is selectively removed, and as shown in FIG. 20A, the resistor film line 220 and the conductor film 221 having a constant width extending in the row direction are arranged in the column direction at regular intervals in a plan view. Get the configuration. At this time, a region in which the resistor film line 220 and the conductor film 221 are partially cut is also formed. (5) Subsequently, the conductor film 221 laminated on the resistor film line 220 is selectively removed. As a result, a structure is obtained in which the conductor film pieces 221 are laminated on the resistor film line 220 at regular intervals R. (6) After that, the SiN film 22 as a protective film
2 is deposited, and a polyimide layer 223, which is a protective layer, is further laminated on it.

この実施形態では、シリコン基板上211に形成された抵抗回路網214に含まれる単
位抵抗体Rは、抵抗体膜ライン220と、抵抗体膜ライン220上に、ライン方向に一定
間隔をあけて積層された複数の導体膜片221とを含み、導体膜片221が積層されてい
ない一定間隔R部分の抵抗体膜ライン220が、1個の単位抵抗体Rを構成している。単
位抵抗体Rを構成している抵抗体膜ライン220は、その形状および大きさが全て等しい
。よって、基板上に作り込んだ同形同大の抵抗体膜は、ほぼ同値になるという特性に基づ
き、シリコン基板211上にマトリックス状に配列された多数個の単位抵抗体Rは、等し
い抵抗値を有している。
In this embodiment, the unit resistors R included in the resistance network 214 formed on the silicon substrate 211 are laminated on the resistor film line 220 and the resistor film line 220 at regular intervals in the line direction. A resistor film line 220 at a fixed interval R portion including the plurality of conductor film pieces 221 and the conductor film pieces 221 are not laminated constitutes one unit resistor R. The resistor film lines 220 constituting the unit resistor R are all the same in shape and size. Therefore, based on the characteristic that the resistors films of the same shape and the same size formed on the substrate have almost the same value, a large number of unit resistors R arranged in a matrix on the silicon substrate 211 have the same resistance value. have.

抵抗体膜ライン220上に積層された導体膜片221は、単位抵抗体Rを形成するとと
もに、複数個の単位抵抗体Rを接続して抵抗回路を構成するための接続用導体膜の役目も
果たしている。
図22Aは、図19に示すチップ抵抗器210の平面図の一部分を拡大して描いたヒュ
ーズ膜Fを含む領域の部分拡大平面図であり、図22Bは、図22AのB−Bに沿う断面
構造を示す図である。
The conductor film piece 221 laminated on the resistor film line 220 forms a unit resistor R and also serves as a connecting conductor film for connecting a plurality of unit resistors R to form a resistance circuit. I'm playing.
22A is a partially enlarged plan view of a region including the fuse film F drawn by enlarging a part of the plan view of the chip resistor 210 shown in FIG. 19, and FIG. 22B is a cross section taken along the line BB of FIG. 22A. It is a figure which shows the structure.

図22Aおよび図22Bに示すように、ヒューズ膜Fも、抵抗体膜220上に積層され
た導体膜221により形成されている。すなわち、単位抵抗体Rを形成する抵抗体膜ライ
ン220上に積層された導体膜片221と同じレイヤーに、導体膜片221と同じ金属材
料であるアルミニウム(Al)により形成されている。なお、導体膜片221は、前述し
たように、抵抗回路を形成するために、複数個の単位抵抗体Rを電気的に接続する接続用
導体膜Cとしても用いられている。
As shown in FIGS. 22A and 22B, the fuse film F is also formed of the conductor film 221 laminated on the resistor film 220. That is, it is formed of aluminum (Al), which is the same metal material as the conductor film piece 221, on the same layer as the conductor film piece 221 laminated on the resistor film line 220 forming the unit resistor R. As described above, the conductor film piece 221 is also used as a connecting conductor film C for electrically connecting a plurality of unit resistors R in order to form a resistance circuit.

つまり、抵抗体膜220上に積層された同一レイヤーにおいて、単位抵抗体R形成用の
導体膜、抵抗回路を形成するための接続用導体膜、抵抗回路網214を構成するための接
続用導体膜、ヒューズ膜、ならびに抵抗回路網214を第1接続電極212および第2接
続電極213に接続するための導体膜が、同一の金属材料(たとえばアルミニウム)を用
いて、同じ製造プロセス(たとえばスパッタリングおよびフォトリソグラフィプロセス)
によって形成されている。これにより、このチップ抵抗器210の製造プロセスが簡略化
され、また、各種導体膜を共通のマスクを利用して同時に形成できる。さらに、抵抗体膜
220とのアライメント性も向上する。
That is, in the same layer laminated on the resistor film 220, the conductor film for forming the unit resistor R, the connecting conductor film for forming the resistance circuit, and the connecting conductor film for forming the resistance network 214. , The fuse film, and the conductor film for connecting the resistor network 214 to the first connection electrode 212 and the second connection electrode 213 are the same manufacturing process (eg sputtering and photo) using the same metal material (eg aluminum). Lithography process)
Is formed by. This simplifies the manufacturing process of the chip resistor 210, and various conductor films can be formed at the same time by using a common mask. Further, the alignment with the resistor film 220 is also improved.

図23は、図19に示す抵抗回路網214における複数種類の抵抗回路を接続する接続
用導体膜Cおよびヒューズ膜Fの配列関係と、その接続用導体膜Cおよびヒューズ膜Fに
接続された複数種類の抵抗回路との接続関係を図解的に示す図である。
図23を参照して、第1接続電極212には、抵抗回路網214に含まれる基準抵抗回
路R8の一端が接続されている。基準抵抗回路R8は、8個の単位抵抗体Rの直列接続か
らなり、その他端はヒューズ膜F1に接続されている。
FIG. 23 shows the arrangement relationship of the connecting conductor film C and the fuse film F connecting the plurality of types of resistance circuits in the resistance circuit network 214 shown in FIG. 19, and the plurality connected to the connecting conductor film C and the fuse film F. It is a figure which shows the connection relation with the kind of resistance circuit graphically.
With reference to FIG. 23, one end of the reference resistance circuit R8 included in the resistance network 214 is connected to the first connection electrode 212. The reference resistance circuit R8 is composed of eight unit resistors R connected in series, and the other ends are connected to the fuse film F1.

ヒューズ膜F1と接続用導体膜C2とには、64個の単位抵抗体Rの直列接続からなる
抵抗回路R64の一端および他端が接続されている。
接続用導体膜C2とヒューズ膜F4とには、32個の単位抵抗体Rの直列接続からなる
抵抗回路R32の一端および他端が接続されている。
ヒューズ膜F4と接続用導体膜C5とには、32個の単位抵抗体Rの直列接続からなる
抵抗回路体R32の一端および他端が接続されている。
One end and the other end of a resistance circuit R64 composed of a series connection of 64 unit resistors R are connected to the fuse film F1 and the connecting conductor film C2.
One end and the other end of a resistance circuit R32 composed of a series connection of 32 unit resistors R are connected to the connecting conductor film C2 and the fuse film F4.
One end and the other end of a resistance circuit body R32 composed of a series connection of 32 unit resistors R are connected to the fuse film F4 and the connection conductor film C5.

接続用導体膜C5とヒューズ膜F6とには、16個の単位抵抗体Rの直列接続からなる
抵抗回路R16の一端および他端が接続されている。
ヒューズ膜F7および接続用導体膜C9には、8個の単位抵抗体Rの直列接続からなる
抵抗回路R8の一端および他端が接続されている。
接続用導体膜C9およびヒューズ膜F10には、4個の単位抵抗体Rの直列接続からな
る抵抗回路R4の一端および他端が接続されている。
One end and the other end of a resistance circuit R16 formed by connecting 16 unit resistors R in series are connected to the connecting conductor film C5 and the fuse film F6.
One end and the other end of a resistance circuit R8 composed of eight unit resistors R connected in series are connected to the fuse film F7 and the connecting conductor film C9.
One end and the other end of a resistance circuit R4 composed of a series connection of four unit resistors R are connected to the connecting conductor film C9 and the fuse film F10.

ヒューズ膜F11および接続用導体膜C12には、2個の単位抵抗体Rの直列接続から
なる抵抗回路R2の一端および他端が接続されている。
接続用導体膜C12およびヒューズ膜F13には、1個の単位抵抗体Rからなる抵抗回
路体R1の一端および他端が接続されている。
ヒューズ膜F13および接続用導体膜C15には、2個の単位抵抗体Rの並列接続から
なる抵抗回路R/2の一端および他端が接続されている。
One end and the other end of a resistance circuit R2 composed of a series connection of two unit resistors R are connected to the fuse film F11 and the connecting conductor film C12.
One end and the other end of a resistance circuit body R1 composed of one unit resistor R are connected to the connecting conductor film C12 and the fuse film F13.
One end and the other end of a resistance circuit R / 2 composed of two unit resistors R connected in parallel are connected to the fuse film F13 and the connecting conductor film C15.

接続用導体膜C15およびヒューズ膜F16には、4個の単位抵抗体Rの並列接続から
なる抵抗回路R/4の一端および他端が接続されている。
ヒューズ膜F16および接続用導体膜C18には、8個の単位抵抗体Rの並列接続から
なる抵抗回路R/8の一端および他端が接続されている。
接続用導体膜C18およびヒューズ膜F19には、16個の単位抵抗体Rの並列接続か
らなる抵抗回路R/16の一端および他端が接続されている。
One end and the other end of a resistance circuit R / 4 composed of four unit resistors R connected in parallel are connected to the connecting conductor film C15 and the fuse film F16.
One end and the other end of a resistance circuit R / 8 composed of eight unit resistors R connected in parallel are connected to the fuse film F16 and the connecting conductor film C18.
One end and the other end of a resistance circuit R / 16 composed of parallel connections of 16 unit resistors R are connected to the connecting conductor film C18 and the fuse film F19.

ヒューズ膜F19および接続用導体膜C22には、32個の単位抵抗体Rの並列接続か
らなる抵抗回路R/32が接続されている。
複数のヒューズ膜Fおよび接続用導体膜Cは、それぞれ、ヒューズ膜F1、接続用導体
膜C2、ヒューズ膜F3、ヒューズ膜F4、接続用導体膜C5、ヒューズ膜F6、ヒュー
ズ膜F7、接続用導体膜C8、接続用導体膜C9、ヒューズ膜F10、ヒューズ膜F11
、接続用導体膜C12、ヒューズ膜F13、ヒューズ膜F14、接続用導体膜C15、ヒ
ューズ膜F16、ヒューズ膜F17、接続用導体膜C18、ヒューズ膜F19、ヒューズ
膜F20、接続用導体膜C21、接続用導体膜C22が、直線状に配置されて直列に接続
されている。各ヒューズ膜Fが溶断されると、ヒューズ膜Fに隣接接続された接続用導体
膜Cとの間の電気的接続が遮断される構成である。
A resistor circuit R / 32 composed of 32 unit resistors R connected in parallel is connected to the fuse film F19 and the connecting conductor film C22.
The plurality of fuse films F and the connecting conductor film C are a fuse film F1, a connecting conductor film C2, a fuse film F3, a fuse film F4, a connecting conductor film C5, a fuse film F6, a fuse film F7, and a connecting conductor, respectively. Film C8, connecting conductor film C9, fuse film F10, fuse film F11
, Connection conductor film C12, fuse film F13, fuse film F14, connection conductor film C15, fuse film F16, fuse film F17, connection conductor film C18, fuse film F19, fuse film F20, connection conductor film C21, connection The conductor film C22 is arranged in a straight line and connected in series. When each fuse film F is blown, the electrical connection between the fuse film F and the connecting conductor film C adjacent to the fuse film F is cut off.

この構成を、電気回路図で示すと図24の通りである。すなわち、全てのヒューズ膜F
が溶断されていない状態では、抵抗回路網214は、第1接続電極212および第2接続
電極213間に設けられた8個の単位抵抗体Rの直列接続からなる基準抵抗回路R8(抵
抗値8r)の抵抗回路を構成している。たとえば、1個の単位抵抗体Rの抵抗値rをr=
80Ωとすれば、8r=640Ωの抵抗回路により、第1接続電極212および第2接続
電極213が接続されたチップ抵抗器210が構成されている。
This configuration is shown in FIG. 24 in an electric circuit diagram. That is, all fuse films F
In the state where is not blown, the resistance network 214 is a reference resistance circuit R8 (resistance value 8r) composed of eight unit resistors R provided in series between the first connection electrode 212 and the second connection electrode 213. )) Resistance circuit is configured. For example, the resistance value r of one unit resistor R is r =
If it is 80Ω, a chip resistor 210 to which the first connection electrode 212 and the second connection electrode 213 are connected is configured by a resistance circuit of 8r = 640Ω.

そして、基準抵抗回路R8以外の複数種類の抵抗回路には、それぞれ、ヒューズ膜Fが
並列的に接続され、各ヒューズ膜Fによりこれら複数種類の抵抗回路は短絡された状態と
なっている。つまり、基準抵抗回路R8には、12種類13個の抵抗回路R64〜R/3
2が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズ膜Fに
より短絡されているので、電気的にみると、各抵抗回路は抵抗回路網214に組み込まれ
てはいない。
A fuse film F is connected in parallel to each of the plurality of types of resistance circuits other than the reference resistance circuit R8, and the plurality of types of resistance circuits are short-circuited by each fuse film F. That is, the reference resistance circuit R8 has 13 resistance circuits R64 to R / 3 of 12 types.
Although 2 are connected in series, each resistance circuit is short-circuited by a fuse film F connected in parallel. Therefore, from an electrical point of view, each resistance circuit should not be incorporated in the resistance network 214. Not in.

この実施形態に係るチップ抵抗器210は、要求される抵抗値に応じて、ヒューズ膜F
を選択的に、たとえばレーザー光で溶断する。それにより、並列的に接続されたヒューズ
膜Fが溶断された抵抗回路は、抵抗回路網214に組み込まれることになる。よって、抵
抗回路網214の全体の抵抗値を、溶断されたヒューズ膜Fに対応する抵抗回路が直列に
接続されて組み込まれた抵抗値を有する抵抗回路網とすることができる。
The chip resistor 210 according to this embodiment has a fuse film F according to a required resistance value.
Is selectively blown by, for example, laser light. As a result, the resistance circuit in which the fuse film F connected in parallel is blown is incorporated into the resistance network 214. Therefore, the entire resistance value of the resistance network 214 can be set to a resistance network having a resistance value in which resistance circuits corresponding to the blown fuse film F are connected in series and incorporated.

換言すれば、この実施形態に係るチップ抵抗器210は、複数種類の抵抗回路に対応し
て設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路(たとえば
、F1、F4、F13が溶断されると、抵抗回路R64、R32、R1の直列接続)を抵
抗回路網に組み込むことができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗
値が決まっているので、いわばデジタル的に抵抗回路網214の抵抗値を調整して、要求
される抵抗値を有するチップ抵抗器210とすることができる。
In other words, the chip resistor 210 according to this embodiment selectively blows a fuse film provided corresponding to a plurality of types of resistance circuits, thereby causing a plurality of types of resistance circuits (for example, F1, F4, etc.). When F13 is blown, the resistor circuits R64, R32, and R1 are connected in series) can be incorporated into the resistor network. Since the resistance value of each of the plurality of types of resistance circuits is determined, the resistance value of the resistance network 214 is digitally adjusted to obtain the chip resistor 210 having the required resistance value. Can be done.

また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Rが、直列に1個、2
個、4個、8個、16個、32個、および64個と、等比数列的に単位抵抗体Rの個数が
増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Rが並
列に2個、4個、8個、16個、および32個と、等比数列的に単位抵抗体Rの個数が増
加されて接続された複数種類の並列抵抗回路を備えている。そして、これらがヒューズ膜
Fで短絡された状態で直列に接続されている。よって、ヒューズ膜Fを選択的に溶断する
ことにより、抵抗回路網214全体の抵抗値を、小さな抵抗値から大きな抵抗値まで、広
範囲の間で、任意の抵抗値に設定することができる。
Further, in a plurality of types of resistance circuits, one unit resistor R having the same resistance value is provided in series, and two.
Multiple types of series resistance circuits connected by increasing the number of unit resistors R in geometric progression, such as 4, 4, 16, 32, and 64, and unit resistors with equal resistance values. It is provided with a plurality of types of parallel resistance circuits in which the body R is connected in parallel with 2, 4, 8, 16, and 32 units, and the number of unit resistors R is increased in a geometric progression. .. Then, these are connected in series in a state of being short-circuited by the fuse film F. Therefore, by selectively blowing the fuse film F, the resistance value of the entire resistance network 214 can be set to an arbitrary resistance value in a wide range from a small resistance value to a large resistance value.

図25は、第2発明の他の実施形態に係るチップ抵抗器230の平面図であり、第1接
続電極212、第2接続電極213および抵抗回路網214の配置関係ならびに抵抗回路
網214の平面視の構成が示されている。
チップ抵抗器230が、前述したチップ抵抗器210と異なるところは、抵抗回路網2
14における単位抵抗体Rの接続態様である。
FIG. 25 is a plan view of the chip resistor 230 according to another embodiment of the second invention, and shows the arrangement relationship of the first connection electrode 212, the second connection electrode 213, and the resistance network 214, and the plane of the resistance network 214. The visual composition is shown.
The difference between the chip resistor 230 and the chip resistor 210 described above is that the resistance network 2
14 is a connection mode of the unit resistor R in 14.

すなわち、チップ抵抗器230の抵抗回路網214には、シリコン基板上にマトリック
ス状に配列された等しい抵抗値を有する多数個の単位抵抗体R(図25の構成では、行方
向(シリコン基板の長手方向)に沿って8個の単位抵抗体Rが配列され、列方向(シリコ
ン基板の幅方向)に沿って44個の単位抵抗体Rが配列され、合計352個の単位抵抗体
Rを含む構成)を有している。そして、これら多数個の単位抵抗体Rの1〜128個の所
定個数が電気的に接続されて、複数種類の抵抗回路が形成されている。形成された複数種
類の抵抗回路は、回路網接続手段としての導体膜およびヒューズ膜Fにより並列態様で接
続されている。複数のヒューズ膜Fは、第2接続電極213の内側辺沿いに、配置領域が
直線状になるように配列されており、ヒューズ膜Fが溶断されると、ヒューズ膜に接続さ
れた抵抗回路が抵抗回路網214から電気的に分離される構成である。
That is, in the resistance network 214 of the chip resistor 230, a large number of unit resistors R having equal resistance values arranged in a matrix on a silicon substrate (in the configuration of FIG. 25, the row direction (longitudinal length of the silicon substrate). Eight unit resistors R are arranged along the direction), 44 unit resistors R are arranged along the row direction (width direction of the silicon substrate), and a total of 352 unit resistors R are included. )have. Then, a predetermined number of 1 to 128 of these a large number of unit resistors R are electrically connected to form a plurality of types of resistance circuits. The formed plurality of types of resistance circuits are connected in parallel by a conductor film and a fuse film F as network connection means. The plurality of fuse films F are arranged along the inner side of the second connection electrode 213 so that the arrangement region is linear, and when the fuse film F is blown, the resistance circuit connected to the fuse film is formed. It is configured to be electrically separated from the resistance network 214.

なお、抵抗回路網214を構成する多数個の単位抵抗体Rの構造や、接続用導体膜、ヒ
ューズ膜Fの構造は、先に説明したチップ抵抗器210における対応する部位の構造と同
様であるから、ここでの説明については省略する。
図26は、図25に示す抵抗回路網における複数種類の抵抗回路の接続態様と、それら
を接続するヒューズ膜Fの配列関係ならびにヒューズ膜Fに接続された複数種類の抵抗回
路の接続関係を図解的に示す図である。
The structure of a large number of unit resistors R constituting the resistance network 214, the structure of the connecting conductor film, and the structure of the fuse film F are the same as the structures of the corresponding portions in the chip resistor 210 described above. Therefore, the description here will be omitted.
FIG. 26 illustrates the connection modes of a plurality of types of resistance circuits in the resistance network shown in FIG. 25, the arrangement relationship of the fuse film F connecting them, and the connection relationship of the plurality of types of resistance circuits connected to the fuse film F. It is a figure which shows.

図26を参照して、第1接続電極212には、抵抗回路網214に含まれる基準抵抗回
路R/16の一端が接続されている。基準抵抗回路R/16は、16個の単位抵抗体Rの
並列接続からなり、その他端は残りの抵抗回路が接続される接続用導体膜Cに接続されて
いる。
ヒューズ膜F1と接続用導体膜Cとには、128個の単位抵抗体Rの直列接続からなる
抵抗回路R128の一端および他端が接続されている。
With reference to FIG. 26, one end of the reference resistance circuit R / 16 included in the resistance network 214 is connected to the first connection electrode 212. The reference resistance circuit R / 16 is composed of 16 unit resistors R connected in parallel, and the other end is connected to a connecting conductor film C to which the remaining resistance circuits are connected.
One end and the other end of a resistance circuit R128 composed of 128 unit resistors R connected in series are connected to the fuse film F1 and the connecting conductor film C.

ヒューズ膜F5と接続用導体膜Cとには、64個の単位抵抗体Rの直列接続からなる抵
抗回路R64の一端および他端が接続されている。
ヒューズ膜F6と接続用導体膜Cとには、32個の単位抵抗体Rの直列接続からなる抵
抗回路R32の一端および他端が接続されている。
ヒューズ膜F7と接続用導体膜Cとには、16個の単位抵抗体Rの直列接続からなる抵
抗回路R16の一端および他端が接続されている。
One end and the other end of a resistance circuit R64 composed of a series connection of 64 unit resistors R are connected to the fuse film F5 and the connecting conductor film C.
One end and the other end of a resistance circuit R32 composed of a series connection of 32 unit resistors R are connected to the fuse film F6 and the connecting conductor film C.
One end and the other end of a resistance circuit R16 formed by connecting 16 unit resistors R in series are connected to the fuse film F7 and the connecting conductor film C.

ヒューズ膜F8と接続用導体膜Cとには、8個の単位抵抗体Rの直列接続からなる抵抗
回路R8の一端および他端が接続されている。
ヒューズ膜F9と接続用導体膜Cとには、4個の単位抵抗体Rの直列接続からなる抵抗
回路R4の一端および他端が接続されている。
ヒューズ膜F10と接続用導体膜Cとには、2個の単位抵抗体Rの直列接続からなる抵
抗回路R2の一端および他端が接続されている。
One end and the other end of a resistance circuit R8 composed of eight unit resistors R connected in series are connected to the fuse film F8 and the connecting conductor film C.
One end and the other end of a resistance circuit R4 composed of a series connection of four unit resistors R are connected to the fuse film F9 and the connecting conductor film C.
One end and the other end of a resistance circuit R2 formed by connecting two unit resistors R in series are connected to the fuse film F10 and the connecting conductor film C.

ヒューズ膜F11と接続用導体膜Cとには、1個の単位抵抗体Rの直列接続からなる抵
抗回路R1の一端および他端が接続されている。
ヒューズ膜F12と接続用導体膜Cとには、2個の単位抵抗体Rの並列接続からなる抵
抗回路R/2の一端および他端が接続されている。
ヒューズ膜F13と接続用導体膜Cとには、4個の単位抵抗体Rの並列接続からなる抵
抗回路R/4の一端および他端が接続されている。
One end and the other end of a resistance circuit R1 formed by connecting one unit resistor R in series are connected to the fuse film F11 and the connecting conductor film C.
One end and the other end of a resistance circuit R / 2, which is a parallel connection of two unit resistors R, are connected to the fuse film F12 and the connecting conductor film C.
One end and the other end of a resistance circuit R / 4 composed of four unit resistors R connected in parallel are connected to the fuse film F13 and the connecting conductor film C.

ヒューズ膜F14、F15、F16は電気的に接続されており、これらヒューズ膜F1
4、F15、F16と接続用導体Cとには、8個の単位抵抗体Rの並列接続からなる抵抗
回路R/8の一端および他端が接続されている。
ヒューズ膜F17、F18、F19、F20、F21は電気的に接続されており、これ
らヒューズ膜F17〜F21と接続用導体膜Cとには、16個の単位抵抗体Rの並列接続
からなる抵抗回路R/16の一端および他端が接続されている。
The fuse films F14, F15, and F16 are electrically connected, and these fuse films F1
4, F15, F16 and the connecting conductor C are connected to one end and the other end of a resistance circuit R / 8 composed of eight unit resistors R connected in parallel.
The fuse films F17, F18, F19, F20, and F21 are electrically connected, and the fuse films F17 to F21 and the connecting conductor film C are connected to a resistance circuit composed of 16 unit resistors R connected in parallel. One end and the other end of R / 16 are connected.

ヒューズ膜Fは、ヒューズ膜F1〜F21の21個備えられていて、これらは全て第2
接続電極213に接続されている。
かかる構成であるから、抵抗回路の一端が接続されたいずれかのヒューズ膜Fが溶断さ
れると、そのヒューズ膜Fに一端が接続された抵抗回路は、抵抗回路網214から電気的
に切り離される。
The fuse film F is provided with 21 fuse films F1 to F21, all of which are second.
It is connected to the connection electrode 213.
With this configuration, when any fuse film F to which one end of the resistance circuit is connected is blown, the resistance circuit to which one end is connected to the fuse film F is electrically disconnected from the resistance network 214. ..

図26の構成、すなわちチップ抵抗器230に備えられた抵抗回路網214の構成を、
電気回路図で示すと図27の通りである。全てのヒューズ膜Fが溶断されていない状態で
は、抵抗回路網214は、第1接続電極214および第2接続電極213間に、基準抵抗
回路R/16と、12種類の抵抗回路R/16、R/8、R/4、R/2、R1、R2、
R4、R8、R16、R32、R64、R128の並列接続回路との直列接続回路を構成
している。
The configuration of FIG. 26, that is, the configuration of the resistance network 214 provided in the chip resistor 230,
It is as shown in FIG. 27 in the electric circuit diagram. In a state where all the fuse films F are not blown, the resistance network 214 has a reference resistance circuit R / 16 and 12 types of resistance circuits R / 16 between the first connection electrode 214 and the second connection electrode 213. R / 8, R / 4, R / 2, R1, R2,
It constitutes a series connection circuit with a parallel connection circuit of R4, R8, R16, R32, R64, and R128.

そして、基準抵抗回路R/16以外の12種類の抵抗回路には、それぞれ、ヒューズ膜
Fが直列に接続されている。よって、この抵抗回路網214を有するチップ抵抗器230
では、要求される抵抗値に応じて、ヒューズ膜Fを選択的に、たとえばレーザー光で溶断
すれば、溶断されたヒューズ膜Fに対応する抵抗回路(ヒューズ膜Fが直列に接続された
抵抗回路)は、抵抗回路網214から電気的に分離され、チップ抵抗器230の抵抗値を
調整することができる。
A fuse film F is connected in series to each of the 12 types of resistance circuits other than the reference resistance circuit R / 16. Therefore, the chip resistor 230 having this resistance network 214
Then, if the fuse film F is selectively blown by, for example, laser light according to the required resistance value, a resistance circuit corresponding to the blown fuse film F (a resistance circuit in which the fuse film F is connected in series). ) Is electrically separated from the resistance network 214, and the resistance value of the chip resistor 230 can be adjusted.

換言すれば、この実施形態に係るチップ抵抗器230も、複数種類の抵抗回路に対応し
て設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路を抵抗回路
網から電気的に分離することができる。そして、複数種類の抵抗回路は、それぞれ、その
抵抗値が決まっているので、いわばデジタル的に抵抗回路網214の抵抗値を調整して、
要求される抵抗値を有するチップ抵抗器30とすることができる。
In other words, the chip resistor 230 according to this embodiment also electrically blows a plurality of types of resistance circuits from the resistance network by selectively blowing a fuse film provided corresponding to the plurality of types of resistance circuits. Can be separated into. Since the resistance value of each of the plurality of types of resistance circuits is determined, the resistance value of the resistance network 214 is adjusted digitally, so to speak.
The chip resistor 30 has the required resistance value.

また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Rが、直列に1個、2
個、4個、8個、16個、32個、64個および128個と、等比数列的に単位抵抗体R
の個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗
体Rが並列に2個、4個、8個、16個と、等比数列的に単位抵抗体Rの個数が増加され
て接続された複数種類の並列抵抗回路を備えている。よって、ヒューズ膜Fを選択的に溶
断することにより、抵抗回路網214全体の抵抗値を、細かく、かつデジタル的に、任意
の抵抗値に設定することができる。
Further, in a plurality of types of resistance circuits, one unit resistor R having the same resistance value is provided in series, and two.
Unit resistor R in geometric progression with 1, 4, 8, 16, 32, 64 and 128
Multiple types of series resistance circuits connected by increasing the number of resistors and unit resistors R with the same resistance value are in parallel, 2, 4, 8, 16 and so on. It is equipped with multiple types of parallel resistance circuits that are connected in an increased number. Therefore, by selectively blowing the fuse film F, the resistance value of the entire resistance network 214 can be finely and digitally set to an arbitrary resistance value.

なお、図27に示す電気回路においては、基準抵抗回路R/16および、並列接続され
た抵抗回路のうち、抵抗値の小さな抵抗回路には、過電流が流れる傾向があり、抵抗設定
時に、抵抗に流せる定格電流を大きく設計しなければならない。
そこで、電流を分散させるために、図27に示す電気回路を、図28Aに示す電気回路
構成となるように、抵抗回路網の接続構造を変更してもよい。すなわち、基準抵抗回路R
/16を無くし、かつ、並列接続される抵抗回路は、最小の抵抗値をrとし、抵抗値rの
抵抗単位体R1を複数組並列に接続した構成340を含む回路に変えるのである。
In the electric circuit shown in FIG. 27, an overcurrent tends to flow in the reference resistance circuit R / 16 and the resistance circuit having a small resistance value among the resistance circuits connected in parallel, and the resistance is set when the resistance is set. The rated current that can be passed through the circuit must be designed to be large.
Therefore, in order to disperse the current, the connection structure of the resistance network may be changed so that the electric circuit shown in FIG. 27 has the electric circuit configuration shown in FIG. 28A. That is, the reference resistance circuit R
The resistance circuit that eliminates / 16 and is connected in parallel is changed to a circuit that includes a configuration 340 in which a plurality of sets of resistance units R1 having a resistance value r are connected in parallel, with the minimum resistance value being r.

図28Bは、具体的な抵抗値を示した電気回路図であり、80Ωの単位抵抗体とヒュー
ズ膜Fとの直列接続を複数組並列に接続した構成340を含む回路とされている。これに
より、流れる電流の分散を図ることができる。
図29は、この発明のさらに他の実施形態に係るチップ抵抗器に備えられる抵抗回路網
214の回路構成を電気回路図で示した図である。図29に示す抵抗回路網214の特徴
は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続さ
れた回路構成となっていることである。
FIG. 28B is an electric circuit diagram showing a specific resistance value, and is a circuit including a configuration 340 in which a plurality of sets of 80Ω unit resistors and fuse film F are connected in series in parallel. Thereby, the flowing current can be dispersed.
FIG. 29 is a diagram showing a circuit configuration of a resistance network 214 provided in a chip resistor according to still another embodiment of the present invention in an electric circuit diagram. The feature of the resistance network 214 shown in FIG. 29 is that the series connection of a plurality of types of resistance circuits and the parallel connection of a plurality of types of resistance circuits are connected in series.

直列接続される複数種類の抵抗回路には、先の実施形態と同様、各抵抗回路毎に、並列
にヒューズ膜Fが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズ
膜Fで短絡状態とされている。従って、ヒューズ膜Fを溶断すると、そのヒューズ膜Fで
短絡されていた抵抗回路が、抵抗回路網214に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズ膜Fが接続
されている。従って、ヒューズ膜Fを溶断することにより、ヒューズ膜Fが直列に接続さ
れている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
Similar to the previous embodiment, the fuse film F is connected in parallel to each of the plurality of types of resistance circuits connected in series, and the plurality of types of resistance circuits connected in series are all fuse films. F is short-circuited. Therefore, when the fuse film F is blown, the resistance circuit short-circuited by the fuse film F is electrically incorporated into the resistance network 214.
On the other hand, a fuse film F is connected in series to each of a plurality of types of resistance circuits connected in parallel. Therefore, by blowing the fuse film F, the resistance circuit to which the fuse film F is connected in series can be electrically disconnected from the parallel connection of the resistance circuits.

かかる構成とすれば、たとえば、1kΩ以下の小抵抗は並列接続側で作り、1kΩ以上
の抵抗回路を直列接続側で作ることができる。よって、数Ωの小抵抗から数MΩの大抵抗
までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗回路網214を用いて作
ることができる。
また、より精度良く抵抗値を設定する場合は、要求抵抗値に近い直列接続側抵抗回路の
ヒューズ膜を予めカットしておけば、細かな抵抗値の調整を並列接続側の抵抗回路のヒュ
ーズ膜を溶断することにより行うことができ、所望の抵抗値への合わせ込みの精度が上が
る。
With such a configuration, for example, a small resistor of 1 kΩ or less can be made on the parallel connection side, and a resistance circuit of 1 kΩ or more can be made on the series connection side. Therefore, a wide range of resistance circuits from a small resistance of several Ω to a large resistance of several MΩ can be made by using the resistance network 214 configured with the same basic design.
If you want to set the resistance value more accurately, cut the fuse film of the resistance circuit on the series connection side close to the required resistance value in advance, and finely adjust the resistance value. This can be done by fusing, and the accuracy of fitting to the desired resistance value is improved.

図30は、10Ω〜1MΩの抵抗値を有するチップ抵抗器における抵抗回路網214の
具体的な構成例を示す電気回路図である。
図30に示す抵抗回路網214も、ヒューズ膜Fで短絡された複数種類の抵抗回路の直
列接続と、ヒューズ膜Fが直列接続された複数種類の抵抗回路の並列接続とが直列に接続
された回路構成となっている。
FIG. 30 is an electric circuit diagram showing a specific configuration example of the resistance network 214 in a chip resistor having a resistance value of 10Ω to 1MΩ.
In the resistance network 214 shown in FIG. 30, a series connection of a plurality of types of resistance circuits short-circuited by the fuse film F and a parallel connection of a plurality of types of resistance circuits in which the fuse film F is connected in series are connected in series. It has a circuit configuration.

図30の抵抗回路によれば、並列接続側において、10〜1kΩの任意の抵抗値を、精
度1%以内で設定できる。また、直列接続側の回路で、1k〜1MΩの任意の抵抗値を、
精度1%以内で設定できる。直列接続側の回路を使用する場合は、所望の抵抗値に近い抵
抗回路のヒューズ膜Fを予め溶断し、所望の抵抗値に合わせ込んでおくことで、より精度
良く抵抗値を設定できるという利点がある。
According to the resistance circuit of FIG. 30, any resistance value of 10 to 1 kΩ can be set within an accuracy of 1% on the parallel connection side. Also, in the circuit on the series connection side, an arbitrary resistance value of 1k to 1MΩ can be used.
The accuracy can be set within 1%. When using a circuit on the series connection side, there is an advantage that the resistance value can be set more accurately by blowing the fuse film F of the resistance circuit close to the desired resistance value in advance and adjusting it to the desired resistance value. There is.

なお、ヒューズ膜Fは、接続用導体膜Cと同一のレイヤーを用いる場合のみを説明した
が、接続用導電膜C部分は、その上に更に別の導体膜を積層するようにし、導体膜の抵抗
値を下げるようにしてもよい。なお、この場合であっても、ヒューズ膜Fの上に導体膜を
積層しなければ、ヒューズ膜Fの溶断性が悪くなることはない。
図31Aは、第2発明のさらに他の実施形態に係るチップ抵抗器260の要部構造を示
す図解的な断面図である。図31Bは、図31Aの図解的な平面図である。図31Cは、
図31Aのチップ抵抗器260の回路図である。
Although the fuse film F has been described only when the same layer as the connecting conductor film C is used, the connecting conductive film C portion is formed by laminating another conductor film on the fuse film F. The resistance value may be lowered. Even in this case, if the conductor film is not laminated on the fuse film F, the fusing property of the fuse film F does not deteriorate.
FIG. 31A is a schematic cross-sectional view showing the main structure of the chip resistor 260 according to still another embodiment of the second invention. 31B is a schematic plan view of FIG. 31A. FIG. 31C shows
It is a circuit diagram of the chip resistor 260 of FIG. 31A.

このチップ抵抗器260の特徴は、抵抗回路網214が、第1抵抗回路261および第
2抵抗回路262の2層構造を有していることである。
すなわち、チップ抵抗器260は、たとえばシリコン基板211を有し、その上面に絶
縁層(SiO)219が形成され、絶縁層219上に第1抵抗体膜263が配置されて
いる。第1抵抗体膜263は、TiN、TiONまたはTiSiONにより形成される。
第1抵抗体膜263は、所定の幅(たとえば1.5μm程度)と長さ(たとえば8〜15
μm程度)の平面視長手短冊状の単位抵抗体膜が一定間隔を隔てて長さ方向に配列された
レイアウト構成を有している。この第1抵抗体膜263を覆うように絶縁層(SiO
264が形成されている。そして、絶縁層264上に、第1抵抗体膜263と互い違いに
なるように、第2抵抗体膜265が設けられている。第2抵抗体膜265も、TiN、T
iONまたはTiSiONにより形成される。
The feature of this chip resistor 260 is that the resistance network 214 has a two-layer structure of a first resistance circuit 261 and a second resistance circuit 262.
That is, the chip resistor 260 has, for example, a silicon substrate 211, an insulating layer (SiO 2 ) 219 is formed on the upper surface thereof, and a first resistor film 263 is arranged on the insulating layer 219. The first resistor film 263 is formed of TiN, TiON or TiSiON.
The first resistor film 263 has a predetermined width (for example, about 1.5 μm) and a length (for example, 8 to 15).
It has a layout configuration in which unit resistor films in the shape of long strips in a plan view (about μm) are arranged in the length direction at regular intervals. An insulating layer (SiO 2 ) so as to cover the first resistor film 263.
264 is formed. A second resistor film 265 is provided on the insulating layer 264 so as to alternate with the first resistor film 263. The second resistor film 265 is also TiN, T.
Formed by iON or TiSiON.

第2抵抗体膜265は、第1抵抗体膜263と等しい幅および長さの平面視長手短冊状
の単位抵抗体膜が、その長さ方向に一定間隔を開けて配列されたレイアウトを備える。そ
して図31A〜図31Cに示されるチップ抵抗器260の場合は、第1抵抗体膜263の
存在しない位置の上方に第2抵抗体膜265が位置するように積層されている。抵抗体膜
の長さ方向に見ると、第1抵抗体膜263と第2抵抗体膜265とは互い違いに配列され
ている。なお、第1抵抗体膜263と第2抵抗体膜265とは、交差したり、並走するよ
うに配置するのが好ましい。
The second resistor film 265 has a layout in which unit resistor films having a width and length equal to those of the first resistor film 263 and having a long strip-like shape in a plan view are arranged at regular intervals in the length direction thereof. In the case of the chip resistors 260 shown in FIGS. 31A to 31C, the second resistor film 265 is laminated so as to be located above the position where the first resistor film 263 does not exist. When viewed in the length direction of the resistor film, the first resistor film 263 and the second resistor film 265 are arranged alternately. The first resistor film 263 and the second resistor film 265 are preferably arranged so as to intersect or run in parallel.

そして、第1抵抗体膜263の長さ方向両端部と、第2抵抗体膜265の長さ方向両端
部とは、上下方向に対向する端部領域を有し、その端部領域同士は、絶縁層264に形成
されたビア266によって電気的に接続されている。ビア266内には、たとえばアルミ
ニウムが充填されている。
第2抵抗体膜265上は、保護膜としてのたとえばSiN膜222で覆われ、さらにそ
の上に、保護層であるポリイミド層223が積層されている。
Then, both ends in the length direction of the first resistor film 263 and both ends in the length direction of the second resistor film 265 have end regions facing each other in the vertical direction, and the end regions are opposed to each other. It is electrically connected by a via 266 formed on the insulating layer 264. The via 266 is filled with, for example, aluminum.
The second resistor film 265 is covered with, for example, a SiN film 222 as a protective film, and a polyimide layer 223, which is a protective layer, is laminated on the second resistor film 265.

かかる構成であるから、たとえば第1抵抗体膜263および第2抵抗体膜265が、そ
れぞれ、抵抗値rの単位抵抗体Rを形成している場合、図31Aおよび図31Bに示すチ
ップ抵抗器260の部分的な抵抗回路は、図31Cに示す回路図として表わされる。
このように、チップ抵抗器260の抵抗回路網214を、第1抵抗回路261および第
2抵抗回路262の2層構造を有するものにすることにより、チップ抵抗器260の抵抗
値を、抵抗回路網214の配置面積を増加することなく約2倍まで高めることができる。
Therefore, for example, when the first resistor film 263 and the second resistor film 265 form a unit resistor R having a resistance value r, respectively, the chip resistor 260 shown in FIGS. 31A and 31B has such a configuration. The partial resistance circuit of is represented as the circuit diagram shown in FIG. 31C.
In this way, by making the resistance network 214 of the chip resistor 260 have a two-layer structure of the first resistance circuit 261 and the second resistance circuit 262, the resistance value of the chip resistor 260 can be set to the resistance network. The arrangement area of 214 can be increased up to about twice without increasing.

より具体的には、下層に配置された第1抵抗体膜263と、上層に配置された第2抵抗
体膜265とを、順次直列に接続することにより、抵抗回路網214の抵抗値を約2倍に
することができる。
なお、図31A〜図31Cに示されるチップ抵抗器260では、抵抗回路網214が第
1抵抗回路261および第2抵抗回路262の2層構成を有する旨説明した。しかし、抵
抗回路網214は、抵抗回路の2層構成に限らず、3層以上の多層構成とすることも可能
である。それにより、抵抗回路網214の抵抗値を、単層の抵抗回路の場合に比べ、飛躍
的に高めることができる。
More specifically, by sequentially connecting the first resistor film 263 arranged in the lower layer and the second resistor film 265 arranged in the upper layer in series, the resistance value of the resistance network 214 can be reduced. Can be doubled.
In the chip resistor 260 shown in FIGS. 31A to 31C, it was explained that the resistance network 214 has a two-layer structure of the first resistance circuit 261 and the second resistance circuit 262. However, the resistance network 214 is not limited to the two-layer structure of the resistance circuit, and may have a multi-layer structure of three or more layers. As a result, the resistance value of the resistance network 214 can be dramatically increased as compared with the case of the single-layer resistance circuit.

チップ抵抗器260におけるその他の構成、すなわちヒューズ膜を有すること等は、図
19、図22、図23等を参照して説明した先の実施形態に係るチップ抵抗器210の構
成と同様である。
図32および図33は、第2発明のさらに他の実施形態に係るチップ抵抗器270の要
部の構造を表わす図解的な縦断面図である。図32および図33は、それぞれ、図20B
および図20Cと対比して描いた縦断面図であり、図19に示すチップ抵抗器210との
構造上の違いを示している。
The other configuration of the chip resistor 260, that is, having a fuse film and the like, is the same as the configuration of the chip resistor 210 according to the previous embodiment described with reference to FIGS. 19, 22, 23 and the like.
32 and 33 are schematic vertical cross-sectional views showing the structure of the main part of the chip resistor 270 according to still another embodiment of the second invention. 32 and 33 are FIGS. 20B, respectively.
It is a vertical cross-sectional view drawn in comparison with FIG. 20C, and shows a structural difference from the chip resistor 210 shown in FIG.

図32および図33を参照して、チップ抵抗器270の特徴は、抵抗回路網214に含
まれる抵抗体膜が、単層構成ではなく、2層構成となっていることである。
すなわち、基板としてのたとえばシリコン基板211の上面には絶縁層(SiO)2
19が形成され、絶縁層219上に第1抵抗体膜220が配置されている。第1抵抗体膜
220は、TiN、TiONまたはTiSiONにより形成される。第1抵抗体膜220
は、平行に直線状に延びる複数本の抵抗体膜(以下「抵抗体膜ライン」という)とされて
おり、第1抵抗体膜ライン220は、ライン方向に所定の位置で切断されている場合があ
る。第1抵抗体膜ライン220上には、第1導体膜片221としてのアルミニウム膜が積
層されている。各第1導体膜片221は、第1抵抗体膜ライン220上に、ライン方向に
一定間隔Rを開けて積層されている。
With reference to FIGS. 32 and 33, the feature of the chip resistor 270 is that the resistor film included in the resistance network 214 has a two-layer structure instead of a single-layer structure.
That is, the insulating layer (SiO 2 ) 2 is placed on the upper surface of, for example, the silicon substrate 211 as a substrate.
19 is formed, and the first resistor film 220 is arranged on the insulating layer 219. The first resistor film 220 is formed of TiN, TiON or TiSiON. First resistor membrane 220
Is a plurality of resistor films extending in a straight line in parallel (hereinafter referred to as "resistor film line"), and the first resistor film line 220 is cut at a predetermined position in the line direction. There is. An aluminum film as the first conductor film piece 221 is laminated on the first resistor film line 220. Each of the first conductor film pieces 221 is laminated on the first resistor film line 220 at regular intervals R in the line direction.

そして、第1抵抗体膜ライン220および第1導体膜片221上を覆うように層間絶縁
膜としてのSiOの絶縁層271が形成されている。この絶縁層271上には、第2抵
抗体膜272が配置されている。第2抵抗体膜272も、TiN、TiONまたはTiS
iONにより形成される。第2抵抗体膜272のレイアウトは、第1抵抗体膜220のレ
イアウトと全く同じにされており、平面視では両者はオーバラップするレイアウト配置と
なっている。第2抵抗体膜272も、平行に直線状に延びる複数本の抵抗体膜(以下「抵
抗体膜ライン」という)とされており、第2抵抗体膜ライン272は、第1抵抗体膜ライ
ン220と同様、ライン方向に所定の位置で切断されている場合がある。第2抵抗体膜ラ
イン272上には、第2導体膜片273としてのアルミニウム膜が積層されている。各第
2導体膜片273は、第2抵抗体膜ライン272上に、ライン方向に一定間隔Rを開けて
積層されている。
Then, the insulating layer 271 of SiO 2 as an interlayer insulating film is formed so as to cover the first resistor film line 220 and the first conductor film piece 221. A second resistor film 272 is arranged on the insulating layer 271. The second resistor film 272 is also TiN, TiON or TiS.
Formed by iON. The layout of the second resistor film 272 is exactly the same as the layout of the first resistor film 220, and the layout arrangement is such that the two overlap each other in a plan view. The second resistor film 272 is also referred to as a plurality of resistor films (hereinafter referred to as “resistor film lines”) extending linearly in parallel, and the second resistor film line 272 is the first resistor film line. Like 220, it may be cut at a predetermined position in the line direction. An aluminum film as a second conductor film piece 273 is laminated on the second resistor film line 272. Each second conductor film piece 273 is laminated on the second resistor film line 272 at regular intervals R in the line direction.

そして、第2抵抗体膜ライン272および第2導体膜片273上には、保護膜としての
SiN膜222が堆積され、さらにその上に、保護層であるポリイミド層223が積層さ
れている。
チップ抵抗器270は、かかる構造を有するので、抵抗回路網214に含まれる複数種
類の抵抗回路が、第1抵抗体膜ライン220および第1導体膜片221からなる第1層と
、第2抵抗体膜ライン272および第2導体膜片273からなる第2層との2層構造を含
んでいる。第1層の抵抗回路と第2層の抵抗回路とは、全く同じレイアウトパターンを有
している。よって、複数種類の抵抗回路が、それぞれ対をなすように、上下に積層された
構成をしている。そして、複数種類の抵抗回路は、単位抵抗体R毎に第1層と第2層との
抵抗体が直列接続されているのではなく、抵抗回路毎に、第1層の抵抗回路と第2層の抵
抗回路とが直列に接続されている。
Then, a SiN film 222 as a protective film is deposited on the second resistor film line 272 and the second conductor film piece 273, and a polyimide layer 223 as a protective layer is further laminated on the SiN film 222.
Since the chip resistor 270 has such a structure, a plurality of types of resistance circuits included in the resistance network 214 include a first layer composed of a first resistor film line 220 and a first conductor film piece 221 and a second resistor. It includes a two-layer structure with a second layer composed of a body film line 272 and a second conductor film piece 273. The resistance circuit of the first layer and the resistance circuit of the second layer have exactly the same layout pattern. Therefore, a plurality of types of resistance circuits are stacked one above the other so as to form a pair. In the plurality of types of resistance circuits, the resistors of the first layer and the second layer are not connected in series for each unit resistor R, but the resistance circuit of the first layer and the second layer are connected for each resistance circuit. The layer resistance circuit is connected in series.

その結果、抵抗回路網214に含まれる複数種類の抵抗回路は、図19〜図24を参照
して説明した第1の実施形態(チップ抵抗器210)に比べて、それぞれ2倍の抵抗値を
有する抵抗回路となっている。
これにより、チップ抵抗器270は、第1の実施形態のチップ抵抗器210に比べて、
2倍の抵抗値を有するチップ抵抗器270とすることができる。チップ抵抗器270は、
高抵抗で、かつ抵抗値を所望の抵抗値にデジタル的に調整できるチップ抵抗器とすること
ができる。
As a result, each of the plurality of types of resistance circuits included in the resistance network 214 has twice the resistance value as compared with the first embodiment (chip resistor 210) described with reference to FIGS. 19 to 24. It is a resistance circuit that has.
As a result, the chip resistor 270 is compared with the chip resistor 210 of the first embodiment.
It can be a chip resistor 270 having twice the resistance value. The chip resistor 270 is
It can be a chip resistor having high resistance and whose resistance value can be digitally adjusted to a desired resistance value.

図32および図33を参照して説明したチップ抵抗器270において、さらに抵抗値を
高める場合には、第1層の第1導体膜片221、または、第2層の第2導体膜片273を
設けない構成とすることもできる。
すなわち、たとえば第1層の第1抵抗体膜ライン220において、第1導体膜片221
を設けない場合、第1抵抗体膜ラインが長く延びた抵抗値の高い抵抗体膜ライン220と
することができる。よって、単位抵抗体Rが直列に接続されたものよりも、抵抗値を上げ
ることができる。
In the chip resistor 270 described with reference to FIGS. 32 and 33, when the resistance value is further increased, the first conductor film piece 221 of the first layer or the second conductor film piece 273 of the second layer is used. It may be configured not to be provided.
That is, for example, in the first resistor film line 220 of the first layer, the first conductor film piece 221
If this is not provided, the first resistor film line may be extended to form a resistor film line 220 having a high resistance value. Therefore, the resistance value can be increased as compared with the one in which the unit resistors R are connected in series.

同様に、第2抵抗体膜ライン272に対し、第2導体膜片273を設けない構成とする
ことによっても、第2層の抵抗回路の抵抗値を高くすることができる。
そして、全体としてみると、チップ抵抗器270の高抵抗化を実現することができる。
上述した実施形態に係るチップ抵抗器270は、第1層および第2層の2層構造の抵抗
回路に限定されるものではない。3層以上の多層構造の抵抗回路を設け、チップ抵抗器2
70をより高抵抗化することも可能である。
Similarly, the resistance value of the resistance circuit of the second layer can be increased by configuring the second conductor film piece 273 not to be provided with respect to the second resistor film line 272.
And, as a whole, it is possible to realize a high resistance of the chip resistor 270.
The chip resistor 270 according to the above-described embodiment is not limited to a resistor circuit having a two-layer structure of a first layer and a second layer. A chip resistor 2 is provided with a multi-layered resistor circuit with three or more layers.
It is also possible to increase the resistance of 70.

図34は、この発明のさらに他の実施形態に係るチップ抵抗器280の平面図であり、
図35は、図34のA−Aに沿う断面構造を図解的に示した断面図である。
チップ抵抗器280の特徴は、抵抗値を高めるために、第1接続電極212および第2
接続電極213の下に、抵抗回路281が形成されていることである。チップ抵抗器28
0においては、一対の外部接続電極としての第1接続電極212および第2接続電極21
3が必須である。これら外部接続電極212、213を設けるための配置面積は、チップ
抵抗器280を平面視で観察した場合、全面積の約2分の1が外部電極配置用に用いられ
る。
FIG. 34 is a plan view of the chip resistor 280 according to still another embodiment of the present invention.
FIG. 35 is a cross-sectional view schematically showing a cross-sectional structure along AA of FIG. 34.
The feature of the chip resistor 280 is that the first connection electrode 212 and the second are used to increase the resistance value.
The resistance circuit 281 is formed under the connection electrode 213. Chip resistor 28
At 0, the first connection electrode 212 and the second connection electrode 21 as a pair of external connection electrodes
3 is essential. As for the arrangement area for providing the external connection electrodes 212 and 213, about half of the total area is used for the arrangement of the external electrodes when the chip resistor 280 is observed in a plan view.

それゆえ、この実施形態では、第1接続電極212および第2接続電極213間の、本
来の抵抗回路網214の配置領域に加えて、第1接続電極212および第2接続電極21
3の下方に、抵抗回路281を設ける構造を有している。
図35を参照して、第1接続電極212下に設けられる抵抗回路281は、抵抗回路網
214に含まれる抵抗回路と同様に、シリコン基板211の上に絶縁層(SiO)21
9が形成され、その上に配置された抵抗体膜282を含んでいる。この実施形態において
も、抵抗体膜282は、TiN、TiONまたはTiSiONにより形成される。抵抗体
膜282は、紙面に直交方向に延びており、その上には間欠的に導体膜片283が積層さ
れている。導体膜片283はアルミニウム膜である。
Therefore, in this embodiment, in addition to the original arrangement region of the resistance network 214 between the first connection electrode 212 and the second connection electrode 213, the first connection electrode 212 and the second connection electrode 21
It has a structure in which a resistance circuit 281 is provided below 3.
With reference to FIG. 35, the resistance circuit 281 provided under the first connection electrode 212 has an insulating layer (SiO 2 ) 21 on the silicon substrate 211, similarly to the resistance circuit included in the resistance network 214.
9 is formed and contains a resistor film 282 placed on it. Also in this embodiment, the resistor film 282 is formed of TiN, TiON or TiSiON. The resistor film 282 extends in a direction orthogonal to the paper surface, and a conductor film piece 283 is intermittently laminated on the resistor film 282. The conductor film piece 283 is an aluminum film.

そして、その上には、抵抗回路281を第1接続電極212と電気的に接続するために
、接続用アルミニウム膜284が設けられている。図では、アルミニウム膜284が、紙
面に直交方向に延びて形成された抵抗体膜282の上に間欠的に設けられた特定の導体膜
片283とのみ接続されているので、抵抗回路281の抵抗値を所望の値にすることがで
きる。
An aluminum film 284 for connection is provided on the resistance circuit 281 in order to electrically connect the resistance circuit 281 to the first connection electrode 212. In the figure, the resistance of the resistance circuit 281 because the aluminum film 284 is connected only to a specific conductor film piece 283 intermittently provided on the resistor film 282 formed so as to extend in the direction perpendicular to the paper surface. The value can be the desired value.

アルミニウム膜284上には、第1接続電極212が積層されている。第1接続電極2
12は、Niで形成された拡散防止層321と、ニッケルと金とを良好に接合するために
、Ni層321上に積層されたパラジウム(Pd)層322と、Pd層322上に積層さ
れた金(Au)のパッド層323を含んでいる。
チップ抵抗器280は、第1接続電極212および第2接続電極213、すなわち外部
接続電極の下に設けられた抵抗回路281を有している。チップ抵抗器280は、基板2
11の上面の素子形成領域全面に、抵抗回路が備えられた構成をしている。よって、抵抗
回路を多く設けることができ、高抵抗化を図ることができる。
The first connection electrode 212 is laminated on the aluminum film 284. First connection electrode 2
Reference numeral 12 denotes a palladium (Pd) layer 322 laminated on the Ni layer 321 and a palladium (Pd) layer 322 laminated on the Pd layer 322 in order to satisfactorily bond the anti-diffusion layer 321 formed of Ni with nickel and gold. It contains a gold (Au) pad layer 323.
The chip resistor 280 has a first connection electrode 212 and a second connection electrode 213, that is, a resistance circuit 281 provided under the external connection electrode. The chip resistor 280 is a substrate 2
A resistance circuit is provided on the entire surface of the element forming region on the upper surface of the eleven. Therefore, many resistance circuits can be provided, and high resistance can be achieved.

なお、外部接続電極212、213の少なくとも一方の下に抵抗回路を設けることによ
り、高抵抗化を実現できる。
第2発明は、以上説明した高抵抗化を図ったチップ抵抗器において、各高抵抗化のため
の構成を適宜組み合わせて作ったより高抵抗なチップ抵抗器とすることも可能である。
図36は、上述したチップ抵抗器に他の回路を組み込んだディスクリート部品201の
回路構成を示す図である。
By providing a resistance circuit under at least one of the external connection electrodes 212 and 213, high resistance can be realized.
According to the second invention, in the chip resistor with high resistance described above, it is also possible to obtain a higher resistance chip resistor made by appropriately combining the configurations for increasing the resistance.
FIG. 36 is a diagram showing a circuit configuration of a discrete component 201 in which another circuit is incorporated in the above-mentioned chip resistor.

ディスクリート部品201は、たとえば、ダイオード255と抵抗回路214とを直列
接続したものである。このディスクリート部品201は、ダイオード255を含むチップ
型ディスクリート部品となっている。なお、この例のようなチップ型に限らず、上述した
抵抗回路214を有するディスクリート部品としてこの発明は適用できる。
この明細書および図面から抽出される特徴の例を以下に示す。
The discrete component 201 is, for example, a diode 255 and a resistance circuit 214 connected in series. The discrete component 201 is a chip-type discrete component including a diode 255. The present invention is not limited to the chip type as in this example, and the present invention can be applied as a discrete component having the resistance circuit 214 described above.
Examples of features extracted from this specification and drawings are shown below.

[項1]一方の表面に回路形成面を有する基板と、前記基板における回路形成面側の表
面上に形成された第1接続電極および第2接続電極と、前記基板における回路形成面側の
表面上に形成され、一端側が前記第1接続電極に接続され、他端側が前記第2接続電極に
接続されている抵抗回路網とを含み、前記基板の回路形成面には、当該回路形成面から所
定の深さまで掘り下げられたトレンチが形成されており、前記抵抗回路網は、前記トレン
チを横断するように前記トレンチの内壁面に沿って設けられた抵抗体膜を有する抵抗回路
を含み、前記基板における回路形成面側の表面が実装対象に対向するように配置された状
態で、前記実装対象に実装されることを特徴とする、チップ抵抗器。
[Item 1] A substrate having a circuit forming surface on one surface, a first connection electrode and a second connecting electrode formed on the surface of the substrate on the circuit forming surface side, and a surface of the substrate on the circuit forming surface side. A resistance network formed on the top, one end side connected to the first connection electrode, and the other end side connected to the second connection electrode is included, and the circuit formation surface of the substrate is formed from the circuit formation surface. A trench dug down to a predetermined depth is formed, and the resistance network includes a resistance circuit having a resistor film provided along the inner wall surface of the trench so as to cross the trench, and the substrate. A chip resistor, characterized in that it is mounted on the mounting target in a state where the surface on the circuit forming surface side is arranged so as to face the mounting target.

項1に記載のチップ抵抗器によれば、基板の回路形成面にトレンチが形成されており、
そのトレンチの内壁面に沿って延びる抵抗体膜を有する抵抗回路が備えられている。従っ
て、抵抗回路に備えられる抵抗体膜の長さを長くでき、抵抗値を上げることができる。ま
た、高抵抗化を図るために、回路形成面を拡げなくてもよいから、チップ抵抗器の小型化
および高抵抗化の両方を達成することができる。
According to the chip resistor according to Item 1, a trench is formed on the circuit forming surface of the substrate.
A resistor circuit having a resistor film extending along the inner wall surface of the trench is provided. Therefore, the length of the resistor film provided in the resistance circuit can be increased, and the resistance value can be increased. Further, since it is not necessary to expand the circuit forming surface in order to increase the resistance, both the miniaturization and the high resistance of the chip resistor can be achieved.

[項2]前記抵抗回路網は、複数の抵抗回路を含んでおり、任意の抵抗回路を前記抵抗
回路網に電気的に取り込み、または、前記抵抗回路網から電気的に分離するために溶断可
能なヒューズ膜をさらに含むことを特徴とする、項1に記載のチップ抵抗器。
項2に記載のチップ抵抗器によれば、ヒューズ膜を溶断して、任意の抵抗回路を抵抗回
路網に電気的に組み込んだり、抵抗回路網から電気的に分離することができる。よって、
抵抗回路網の抵抗値の調整が行えるとともに、チップ抵抗器の抵抗値を、基本設計を変え
ることなく、複数種類の要求抵抗値に合致させることができる。これにより、同一の基本
設計のチップ抵抗器であって、その抵抗値を、要求される抵抗値としたチップ抵抗器を提
供することができる。しかも、要求される抵抗値が高抵抗であった場合にも、好適に対処
することができる。
[Item 2] The resistance network includes a plurality of resistance circuits, and can be blown to electrically incorporate an arbitrary resistance circuit into the resistance network or electrically separate it from the resistance network. Item 2. The chip resistor according to Item 1, further comprising a fuse film.
According to the chip resistor according to Item 2, the fuse film can be blown to electrically incorporate an arbitrary resistance circuit into the resistance network or electrically separate it from the resistance network. Therefore,
The resistance value of the resistance network can be adjusted, and the resistance value of the chip resistor can be matched to a plurality of types of required resistance values without changing the basic design. Thereby, it is possible to provide a chip resistor having the same basic design and having the resistance value as the required resistance value. Moreover, even when the required resistance value is high resistance, it can be suitably dealt with.

[項3]前記抵抗体膜は、一定の幅を有し、直線状に延びるライン状の抵抗体膜ライン
を含むことを特徴とする、項1または2に記載のチップ抵抗器。
項3に記載のチップ抵抗器によれば、抵抗体膜ラインを用いて、抵抗回路の抵抗値を高
抵抗化することができる。
[項4]前記抵抗体膜は、前記トレンチの内側面から当該トレンチ外の前記回路形成面
にまで延びて形成されており、前記抵抗体膜において前記回路形成面に形成された部分に
接して形成された配線膜をさらに含むことを特徴とする、項1〜3のいずれかに記載のチ
ップ抵抗器。
Item 3. The chip resistor according to Item 1 or 2, wherein the resistor film has a constant width and includes a linear resistor film line.
According to the chip resistor according to Item 3, the resistance value of the resistance circuit can be increased by using the resistor film line.
[Item 4] The resistor film is formed so as to extend from the inner side surface of the trench to the circuit forming surface outside the trench, and is in contact with a portion of the resistor film formed on the circuit forming surface. Item 2. The chip resistor according to any one of Items 1 to 3, further comprising a formed wiring film.

項4に記載のチップ抵抗器によれば、トレンチ内に延びる抵抗体膜を、それぞれ、単位
抵抗体とすることができる。また、トレンチ内に延びる抵抗体膜を、容易にヒューズ膜や
第1接続電極または第2接続電極に接続することができる。
[項5]前記トレンチは、前記回路形成面を平面視で見たとき、所定の方向に延びてお
り、前記抵抗体膜は、前記トレンチを横断するように前記トレンチの内壁面に沿って設け
られるとともに前記トレンチが延びる長さ方向に直交方向に延びる、平行に配列された複
数の抵抗体膜ラインを含むことを特徴とする、項3に記載のチップ抵抗器。
According to the chip resistor according to Item 4, each resistor film extending into the trench can be used as a unit resistor. Further, the resistor film extending in the trench can be easily connected to the fuse film, the first connection electrode, or the second connection electrode.
[Item 5] The trench extends in a predetermined direction when the circuit forming surface is viewed in a plan view, and the resistor film is provided along the inner wall surface of the trench so as to cross the trench. Item 3. The chip resistor according to Item 3, wherein the chip resistor includes a plurality of resistor film lines arranged in parallel, which extend in a direction orthogonal to the length direction in which the trench extends.

項5に記載のチップ抵抗器によれば、高抵抗化を実現したチップ抵抗器とすることがで
きる。
[項6]前記抵抗体膜は、TiN、TiONまたはTiSiONで形成されていること
を特徴とする、項1〜5のいずれかに記載のチップ抵抗器。
項6に記載のチップ抵抗器によれば、抵抗体膜を良好に形成できるチップ抵抗器とする
ことができる。
According to the chip resistor according to Item 5, it is possible to obtain a chip resistor having a high resistance.
Item 6. The chip resistor according to any one of Items 1 to 5, wherein the resistor film is made of TiN, TiON or TiSiON.
According to the chip resistor according to Item 6, the chip resistor capable of forming a resistor film well can be used.

[項7]一方の表面に回路形成面を有する基板と、前記基板における回路形成面側の表
面上に形成された第1接続電極および第2接続電極と、前記基板における回路形成面側の
表面上に形成され、一端側が前記第1接続電極に接続され、他端側が前記第2接続電極に
接続されている抵抗回路網とを含み、前記抵抗回路網は、前記基板の回路形成面に形成さ
れ、一定の幅で直線状に延びるライン状の抵抗体膜ラインを有する抵抗回路を含み、前記
基板における回路形成面側の表面が実装対象に対向するように配置された状態で、前記実
装対象に実装されることを特徴とする、チップ抵抗器。
[Item 7] A substrate having a circuit forming surface on one surface, a first connection electrode and a second connecting electrode formed on the surface of the substrate on the circuit forming surface side, and a surface of the substrate on the circuit forming surface side. A resistance network formed on the top, one end side connected to the first connection electrode, and the other end side connected to the second connection electrode is included, and the resistance network is formed on the circuit forming surface of the substrate. The mounting target includes a resistance circuit having a line-shaped resistor film line extending linearly with a constant width, and the surface of the substrate on the circuit forming surface side is arranged so as to face the mounting target. A chip resistor characterized by being mounted on.

項7に記載のチップ抵抗器によれば、抵抗値を正確に設定でき、かつ、高抵抗化が可能
なチップ抵抗器とすることができる。
[項8]前記抵抗回路網は、複数の抵抗回路を含んでおり、
任意の抵抗回路を前記抵抗回路網に電気的に組み込み、または、前記抵抗回路網から電
気的に分離するために溶断可能なヒューズ膜をさらに含むことを特徴とする、項7に記載
のチップ抵抗器。
According to the chip resistor according to Item 7, the chip resistor can be used so that the resistance value can be set accurately and the resistance can be increased.
[Item 8] The resistance network includes a plurality of resistance circuits.
Item 7. The chip resistor according to Item 7, further comprising a fuse film that can be blown in order to electrically incorporate an arbitrary resistance circuit into the resistance network or electrically separate it from the resistance network. vessel.

項8に記載のチップ抵抗器によれば、抵抗値の調整が容易な高抵抗化されたチップ抵抗
器とすることができる。
[項9]前記抵抗体膜ライン上に、ライン方向に一定間隔を開けて積層された導体膜を
備え、前記導体膜が積層されていない前記一定間隔部分の抵抗体膜ラインが1個の単位抵
抗体を構成していることを特徴とする、項7または8に記載のチップ抵抗器。
According to the chip resistor according to Item 8, it is possible to obtain a high resistance chip resistor whose resistance value can be easily adjusted.
[Item 9] A unit in which a conductor film is provided on the resistor film line at regular intervals in the line direction, and the resistor film line at the fixed interval portion where the conductor film is not laminated is one unit. Item 7. The chip resistor according to Item 7 or 8, wherein the resistor constitutes a resistor.

項9に記載のチップ抵抗器によれば、単位抵抗体の直列接続により抵抗値を正確に設定
できるチップ抵抗器とすることができる。
[項10]前記抵抗体膜ライン上に積層された前記導体膜と、前記ヒューズ膜とは同一
レイヤーに形成された同一材料の金属膜を含むことを特徴とする、項9に記載のチップ抵
抗器。
According to the chip resistor according to Item 9, it is possible to obtain a chip resistor whose resistance value can be accurately set by connecting unit resistors in series.
Item 9. The chip resistor according to Item 9, wherein the conductor film laminated on the resistor film line and the fuse film include a metal film of the same material formed on the same layer. vessel.

項10に記載のチップ抵抗器によれば、製造が容易で、比較的少ないプロセスにより簡
単に複数種類の金属膜(導体膜)を一度に形成することができる。
[項11]前記抵抗回路は、前記単位抵抗体が複数個直列に接続されたものを含むこと
を特徴とする、項8〜10のいずれかに記載のチップ抵抗器。
項11に記載のチップ抵抗器によれば、抵抗値の調整がし易い高抵抗化されたチップ抵
抗器とすることができる。
According to the chip resistor according to Item 10, it is easy to manufacture, and a plurality of types of metal films (conductor films) can be easily formed at one time by a relatively small number of processes.
Item 7. The chip resistor according to any one of Items 8 to 10, wherein the resistance circuit includes a plurality of the unit resistors connected in series.
According to the chip resistor according to Item 11, it is possible to obtain a high resistance chip resistor whose resistance value can be easily adjusted.

[項12]前記抵抗体膜ラインは、TiN、TiONまたはTiSiONで形成されて
いることを特徴とする、項7〜11のいずれかに記載のチップ抵抗器。
項12に記載のチップ抵抗器によれば、抵抗体膜を良好に形成できるチップ抵抗器を提
供できる。
[項13]前記抵抗回路網の表面を覆うポリイミドからなる保護層をさらに含む、項1
〜12のいずれかに記載のチップ抵抗器。
Item 12. The chip resistor according to any one of Items 7 to 11, wherein the resistor film line is formed of TiN, TiON or TiSiON.
According to the chip resistor according to Item 12, it is possible to provide a chip resistor capable of forming a resistor film satisfactorily.
[Item 13] Item 1 further includes a protective layer made of polyimide that covers the surface of the resistance network.
The chip resistor according to any one of 12 to 12.

10,30,90,100 チップ抵抗器
11 基板
12 第1接続電極(外部接続電極)
13 第2接続電極(外部接続電極)
14 抵抗回路網
20,103 抵抗体膜(抵抗体膜ライン)
21 導体膜(配線膜)
101 トレンチ
102 絶縁膜
R,R’,R” 単位抵抗体
F ヒューズ膜
C 接続用導体膜
10, 30, 90, 100 Chip resistor 11 Substrate 12 First connection electrode (external connection electrode)
13 Second connection electrode (external connection electrode)
14 Resistor network 20,103 Resistor membrane (resistor membrane line)
21 Conductor film (wiring film)
101 Trench 102 Insulation film R, R', R "Unit resistor F Fuse film C Conductor film for connection

Claims (8)

実装時において実装対象に対向する対向面となる一方の表面に回路形成面が設定され、前記回路形成面には複数のトレンチが平行な筋状に形成されたシリコン製の基板と、
一端部および他端部を有し、前記基板の前記回路形成面に形成された抵抗回路網であって、前記抵抗回路網は、多数個の単位抵抗体Rを含み、各単位抵抗体Rは、所定幅で長手の抵抗体膜と、前記抵抗体膜上に積層され、前記抵抗体膜を長さ方向に所定長さを残して短絡している前記抵抗体膜と等しい幅の導体膜片とを含み、
前記各トレンチにおいて、トレンチの一方側面、底面および他方側面に沿ってトレンチを横断する方向に前記単位抵抗体Rにおける前記短絡されずに残っている抵抗体膜が絶縁膜を介して配置されており、
それによって、等比数列状に設定された抵抗値をそれぞれ有する複数の抵抗回路が備えられ、
前記複数の抵抗回路に切り離し可能にそれぞれ接続され、任意の抵抗回路を電気的に取り込み、または、任意の抵抗回路を電気的に分離する複数のヒューズと、
前記基板の前記回路形成面上に形成され、前記抵抗回路網を被覆する保護層と、
前記抵抗回路網の前記一端部に接続されるように前記保護層を貫通して形成され、前記保護層を被覆する被覆部を有し、前記基板の前記回路形成面上のみに形成された第1接続電極と、
前記抵抗回路網の前記他端部に接続されるように前記保護層を貫通して形成され、前記保護層を被覆する被覆部を有し、前記基板の前記回路形成面上のみに形成された第2接続電極とを含み、
前記複数の抵抗回路は、ライン状に延びる抵抗体膜ラインをそれぞれ含み、
前記複数のヒューズ膜は、前記第2接続電極の内側辺沿いに、配列領域および配列方向が直線状になるように配列されている、ディスクリート部品。
At the time of mounting, a circuit forming surface is set on one surface which is a facing surface facing the mounting target, and a plurality of trenches are formed in a parallel streak on the circuit forming surface, and a silicon substrate.
A resistance network having one end and the other end and formed on the circuit forming surface of the substrate. The resistance network includes a large number of unit resistors R, and each unit resistor R is , A conductor film piece having a width equal to that of the resistor film which is laminated on the resistor film and short-circuited with the resistor film having a predetermined length in the length direction. Including and
In each of the trenches, the resistor film remaining without being short-circuited in the unit resistor R is arranged via the insulating film in the direction across the trench along one side surface, the bottom surface and the other side surface of the trench. ,
As a result, a plurality of resistance circuits having resistance values set in a geometric progression are provided.
A plurality of fuse films that are detachably connected to the plurality of resistance circuits and electrically capture an arbitrary resistance circuit or electrically separate an arbitrary resistance circuit.
A protective layer formed on the circuit forming surface of the substrate and covering the resistance network, and
A second layer formed through the protective layer so as to be connected to the one end portion of the resistance network, having a coating portion covering the protective layer, and formed only on the circuit forming surface of the substrate. 1 connection electrode and
It is formed through the protective layer so as to be connected to the other end of the resistance network, has a coating portion that covers the protective layer, and is formed only on the circuit forming surface of the substrate. Including the second connection electrode
Each of the plurality of resistance circuits includes a resistor film line extending in a line shape.
A discrete component in which the plurality of fuse films are arranged along the inner side of the second connection electrode so that the arrangement region and the arrangement direction are linear.
前記複数の抵抗回路は、公比が2の等比数列状に設定された抵抗値をそれぞれ有している、請求項に記載のディスクリート部品。 The discrete component according to claim 1 , wherein each of the plurality of resistance circuits has resistance values set in a geometric progression having a common ratio of 2. 各前記抵抗回路は、複数の前記単位抵抗体が直列に接続された直列回路を含む、請求項1又は2に記載のディスクリート部品。 The discrete component according to claim 1 or 2 , wherein each resistance circuit includes a series circuit in which a plurality of the unit resistors R are connected in series. 前記複数のヒューズ膜は、金属膜をそれぞれ含み、
前記導体膜は、前記ヒューズ膜と同一の層に形成された同一の材料からなる金属膜を含む、請求項1〜3のいずれか一項に記載のディスクリート部品。
The plurality of fuse films include a metal film, respectively.
The conductor film piece comprises a metal film made of the same material formed on the fuse layer identical to layer, discrete component according to any one of claims 1 to 3.
前記複数の抵抗回路は、TiN、TiONまたはTiSiONをそれぞれ含む、請求項のいずれか一項に記載のディスクリート部品。 The discrete component according to any one of claims 1 to 4 , wherein the plurality of resistance circuits include TiN, TiON, or TiSiON, respectively. 前記保護層は、ポリイミドからなる、請求項のいずれか一項に記載のディスクリート部品。 The discrete component according to any one of claims 1 to 5 , wherein the protective layer is made of polyimide. 前記抵抗回路網に組み込まれた他の回路をさらに含む、請求項1〜のいずれか一項に記載のディスクリート部品。 The discrete component according to any one of claims 1 to 6 , further comprising another circuit incorporated in the resistance network. 前記抵抗回路網に直列接続されたダイオードをさらに含む、請求項1〜のいずれか一項に記載のディスクリート部品。 The discrete component according to any one of claims 1 to 6 , further comprising a diode connected in series to the resistance network.
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