JP6864548B2 - Semiconductor device - Google Patents
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Description
本発明はＥＳＤ保護回路が接続された増幅回路を有する半導体装置に関する。 The present invention relates to a semiconductor device having an amplifier circuit to which an ESD protection circuit is connected.
演算増幅回路の特性に影響を与える要素として入力バイアス電流がある。入力バイアス電流は演算増幅回路の入力端子に流れる電流であり、入力端子に入力する信号を増幅する場合の誤差要因の１つとなる。通常、入力バイアス電流の小さな演算増幅回路が要求されるときは、ＭＯＳ型半導体装置が使用される。ＭＯＳ型半導体装置はゲ一トが絶縁体で構成されており、ゲ一トには電流が流れないためである。 The input bias current is an element that affects the characteristics of the math amplifier circuit. The input bias current is a current flowing through the input terminal of the arithmetic amplifier circuit, and is one of the error factors when amplifying the signal input to the input terminal. Usually, when an arithmetic amplifier circuit having a small input bias current is required, a MOS type semiconductor device is used. This is because the gate of the MOS type semiconductor device is composed of an insulator, and no current flows through the gate.
しかし、ＭＯＳ型半導体装置で演算増幅回路を構成しても、入力バイアス電流をゼロにすることはできない。通常では、入力端子にはＥＳＤ破壊を防ぐためのＥＳＤ保護回路が接続されており、このＥＳＤ保護回路の２個のダイオードのリーク電流の差分がその入力端子に流れるためである。このリーク電流は温度に依存して高温になるほど指数関数的に大きくなる。そこで、ＥＳＤ保護回路に流れるリーク電流の影響を受けないようにする手法が提案されている。 However, even if the arithmetic amplifier circuit is configured by the MOS type semiconductor device, the input bias current cannot be made zero. Normally, an ESD protection circuit for preventing ESD destruction is connected to the input terminal, and the difference between the leakage currents of the two diodes of the ESD protection circuit flows to the input terminal. This leakage current increases exponentially as the temperature increases depending on the temperature. Therefore, a method has been proposed in which the leakage current flowing through the ESD protection circuit is not affected.
図９に従来のリーク電流補償回路を備えた半導体装置を示す。この半導体装置は、最高電位ＶＤＤが印加する高電位電源端子１と、最低電位ＶＳＳが印加する低電位電源端子４と、反転入力端子２に印加される電圧と非反転入力端子３に印加される電圧の差分を増幅して出力端子５に出力する第１演算増幅回路６と、第１、第２リーク電流補償回路１０Ｅ１、１０Ｅ２を有する。第１演算増幅回路６の反転入力端子２と出力端子５の間には帰還回路７が接続されている。
FIG. 9 shows a semiconductor device provided with a conventional leak current compensation circuit. This semiconductor device is applied to the high potential
第１リーク電流補償回路１０Ｅ１は、入力ノード１２が非反転入力端子３に接続され出力ノード１３が反転入力端子２に接続され、内部のＥＳＤ保護回路１４により反転入力端子２に印加するＥＳＤを吸収すると共に、その反転入力端子２にリーク電流が流れないようにしている。第２リーク電流補償回路１０Ｅ２は、第１リーク電流補償回路１０Ｅ１と同一構成であり、入力ノード１２が反転入力端子２に接続され出力ノード１３が非反転入力端子３に接続されている。
In the first leak current compensation circuit 10E1, the
このように、第１、第２リーク電流補償回路１０Ｅ１，１０Ｅ２によって、反転入力端子２と非反転入力端子３をＥＳＤから保護すると共に、そこにリーク電流が流れないようにしている。
In this way, the first and second leakage current compensation circuits 10E1 and 10E2 protect the inverting
第１リーク電流補償回路１０Ｅ１は、非反転入力端子が入力ノード１２に接続された第２演算増幅回路１１を有する。その第２演算増幅回路１１の出力端子と高電位電源端子１との間に接続されたダイオードＤ１及び低電位電源端子４との間に接続されたダイオードＤ２により、ＥＳＤ回路１４が構成されている。また、第２演算増幅回路１１の反転入力端子と出力端子の間に第１アンチパラレルダイオードＤ３，Ｄ４が接続され、第２演算増幅回路１１の出力端子と出力ノード１３の間に第２アンチパラレルダイオードＤ５，Ｄ６が接続されている。ダイオードＤ３とダイオードＤ５、ダイオードＤ４とダイオードＤ６はそれぞれ同一特性である。出力ノード１３に印加される静電気は、第２アンチパラレルダイオードＤ５，Ｄ６を介してＥＳＤ保護回路１４によって電源端子１，４へ放出される。第２リーク電流補償回路１０Ｅ２も同じ構成であり、同様に動作する。
The first leak current compensation circuit 10E1 has a second
図１０は図９の第１リーク電流補償回路１０Ｅ１をＰ型半導体基板上に作成したときの等価回路である。この場合、Ｐ型半導体基板が低電位電源端子４に接続されるので、ダイオードＤ４のカソードとＰ型半導体基板との間に寄生ダイオーＤａが生成され、ダイオードＤ６のカソードとＰ型半導体基板との間にも寄生ダイオードＤｂが生成される。なお、キャパシタＣａは寄生素子で、ダイオードＤ４のカソードとＰ型半導体基板との間に生成される空乏層容量や、第２演算増幅回路１１の入力容量及び配線容量で生成される。また、キャパシタＣｂも寄生素子で、ダイオードＤ６のカソードとＰ型半導体基板との間に生成される空乏層容量や配線容量、出力ノード１３に接続される容量等で生成される。第２リーク電流補償回路１０Ｅ２も同じＰ型半導体基板上に作成されるので、同様である。
FIG. 10 is an equivalent circuit when the first leakage current compensation circuit 10E1 of FIG. 9 is formed on a P-type semiconductor substrate. In this case, since the P-type semiconductor substrate is connected to the low-potential
第１演算増幅回路６は、反転入力端子２と出力端子５との間に帰還回路７が接続されるので、負帰還作用によってその反転入力端子２と非反転入力端子３は同電位となる。また、第２演算増幅回路１１は、出力端子と反転入力端子の間に第１アンチパラレルダイオードＤ３，Ｄ４が接続されているので、同様に、負帰還作用によってその反転入力端子と非反転入力端子は同電位となる。以上から、第１演算増幅回路６の反転入力端子２、非反転入力端子３、第２演算増幅回路１１の反転入力端子、非反転入力端子はすべて同電位となる。
In the first
このため、出力ノード１３に接続される第２寄生ダイオードＤｂに印加される電圧と、第２演算増幅回路１１の反転入力端子に接続される第１寄生ダイオードＤａに印加される電圧は等しくなる。
Therefore, the voltage applied to the second parasitic diode Db connected to the
第１寄生ダイオードＤａで発生するリーク電流は、第１アンチパラレルダイオードＤ３，Ｄ４を介して供給される。このとき、第１アンチパラレルダイオードＤ３，Ｄ４の両端に発生する電圧と等しい電圧が、第２アンチパラレルダイオードＤ５，Ｄ６の両端に印加される。このため、第１寄生ダイオードＤａに流れるリーク電流と等しい電流が、第２アンチパラレルダイオードＤ５，Ｄ６を介して第２寄生ダイオードＤｂへ供給される。 The leak current generated in the first parasitic diode Da is supplied via the first antiparallel diodes D3 and D4. At this time, a voltage equal to the voltage generated across the first antiparallel diodes D3 and D4 is applied to both ends of the second antiparallel diodes D5 and D6. Therefore, a current equal to the leakage current flowing through the first parasitic diode Da is supplied to the second parasitic diode Db via the second antiparallel diodes D5 and D6.
図１０に示すように、ダイオードＤ３の逆方向電流をＩａ１、ダイオードＤ４の順方向電流をＩａ２、寄生ダイオードＤａの逆方向電流をＩａ３、寄生キャパシタＣａの電流をＩａ４とすると、ダイオードＤ３のアノードのノードの電流は、キルヒホッフの法則によって、
Ｉａ１＋Ｉａ２＋Ｉａ３＋Ｉａ４＝０ （１）
となる。
As shown in FIG. 10, assuming that the reverse current of the diode D3 is Ia1, the forward current of the diode D4 is Ia2, the reverse current of the parasitic diode Da is Ia3, and the current of the parasitic capacitor Ca is Ia4, the anode of the diode D3 The current of the node is determined by Kirchhoff's law.
Ia1 + Ia2 + Ia3 + Ia4 = 0 (1)
Will be.
また、ダイオードＤ５の逆方向電流をＩｂ１、ダイオードＤ６の順方向電流をＩｂ２、寄生ダイオードＤｂの逆方向電流をＩｂ３、寄生キャパシタＣｂの電流をＩｂ４とし、出力ノード１３に流れるリーク電流をＩｒとすると、ダイオードＤ５のアノードのノードの電流は、キルヒホッフの法則によって、
Ｉｂ１＋Ｉｂ２＋Ｉｂ３＋Ｉｂ４＋Ｉｒ＝０ （２）
となる。
Further, assuming that the reverse current of the diode D5 is Ib1, the forward current of the diode D6 is Ib2, the reverse current of the parasitic diode Db is Ib3, the current of the parasitic capacitor Cb is Ib4, and the leak current flowing through the
Ib1 + Ib2 + Ib3 + Ib4 + Ir = 0 (2)
Will be.
ダイオードＤ３〜Ｄ６，Ｄａ，Ｄｂは同一特性、つまりＤ３＝Ｄ５、Ｄ４＝Ｄ６、Ｄａ＝Ｄｂであるので、Ｉａ１＝Ｉｂ１、Ｉａ２＝Ｉｂ２、Ｉａ３＝Ｉｂ３、Ｉａ４＝Ｉｂ４であり、この結果リーク電流Ｉｒ＝０となり、出力ノード１３に流れるリーク電流を０にすることができる。なお、ＥＳＤ保護回路１４のダイオードＤ１に付随する図示しない寄生ダイオードによりリーク電流が流れるが、このリーク電流は第２演算増幅回路１１の出力端子で吸収され出力ノード１３には影響を与えない。
Since the diodes D3 to D6, Da, and Db have the same characteristics, that is, D3 = D5, D4 = D6, and Da = Db, Ia1 = Ib1, Ia2 = Ib2, Ia3 = Ib3, and Ia4 = Ib4, and as a result, the leakage current. Ir = 0, and the leak current flowing through the
ところで、図９の構成では、第１リーク電流補償回路１０Ｅ１において第２演算増幅回路１１に第１アンチパラレルダイオードＤ３，Ｄ４で構成される負帰還ループが形成され、第２演算増幅回路１１の出力信号の位相が第１アンチパラレルダイオードＤ３，Ｄ４と反転入力端子の寄生容量Ｃａによって遅らされ、この遅れた信号が反転入力端子に帰還されるので、負帰還ループシステムの安定性が悪化して発振するおそれがあった。第２リーク電流補償回路１０Ｅ２においても同様であった。
By the way, in the configuration of FIG. 9, in the first leakage current compensation circuit 10E1, a negative feedback loop composed of the first antiparallel diodes D3 and D4 is formed in the second
この安定性の悪化は、図１１に示すように、第１リーク電流補償回路１０Ｅ１の第１アンチパラレルダイオードＤ３，Ｄ４に並列に第１キャパシタＣ１を接続した第１リーク電流補償回路１０Ｆによって解決することができる。第２リーク電流補償回路１０Ｅ２についても同様にして解決することができる。
As shown in FIG. 11, this deterioration in stability is solved by the first leakage
このように第１キャパシタＣ１を接続した場合は、出力ノード１３に静的な電圧が入力されたときは、第２演算増幅回路１１の出力端子の電圧も静的で、第１キャパシタＣ１に電流は流れないため、第１アンチパラレルダイオードＤ３，Ｄ４と同一構造の第２アンチパラレルダイオードＤ５，Ｄ６により、出力ノード１３のリーク電流Ｉｒを０に補償することができる。
When the first capacitor C1 is connected in this way, when a static voltage is input to the
しかしながら、矩形波等の動的な電圧が出力ノード１３に入力する場合は、リーク電流Ｉｒを０に補償することができない問題があった。それは、第２演算増幅回路１１の出力電圧が動的になるため、図１２に示すように、キャパシタＣ１に流れる電流Ｉａ５が動的な電流となるためである。この電流Ｉａ５は補償されないため、リーク電流Ｉｒが動的に増加する。矩形波電圧が入力された時の動的なリーク電流Ｉｒは次に示す手順により導くことができる。
However, when a dynamic voltage such as a square wave is input to the
ダイオードＤ３のアノードのノードの電流は、キルヒホッフの法則によって、
Ｉａ１＋Ｉａ２＋Ｉａ３＋Ｉａ４＋Ｉａ５＝０ （３）
となる。
The current at the anode node of diode D3 is determined by Kirchhoff's law.
Ia1 + Ia2 + Ia3 + Ia4 + Ia5 = 0 (3)
Will be.
出力ノード１３に入力する矩形電圧の非連続点（時刻ｔ＝０）後の直流信号として扱うことができる時刻において、第２演算増幅回路１１の反転入力端子の寄生キャパシタＣａ及び出力ノード１３の寄生キャパシタＣｂには電流が流れないため、式（２）と式（３）を引算すると、Ｉａ５＝｜−Ｉｒ｜であり、電流の方向に注意して、リーク電流Ｉｒは、
Ｉａ５＝Ｉｒ （４）
となる。
At a time that can be treated as a DC signal after the discontinuous point (time t = 0) of the rectangular voltage input to the
Ia5 = Ir (4)
Will be.
このリーク電流Ｉｒを求めるには、電流Ｉａ５を求めればよく、時刻ｔ＞０において電流Ｉａ５は、各ダイオードの飽和電流Ｉｓを用いて、以下のように表される。Ｉｓ１はダイオードＤ３の飽和電流、Ｉｓ２はダイオードＤ４の飽和電流、Ｉｓ４は寄生ダイオードＤａの飽和電流である。
Ｉａ５＋Ｉｓ２・ｅｘｐ[（ｑ／ｋＴ）×（１／Ｃ１）∫Ｉａ５・ｄｔ−１]
＝−（Ｉｓ１＋Ｉｓ４） （５）
To obtain this leak current Ir, the current Ia5 may be obtained, and at time t> 0, the current Ia5 is expressed as follows using the saturation current Is of each diode. Is1 is the saturation current of the diode D3, Is2 is the saturation current of the diode D4, and Is4 is the saturation current of the parasitic diode Da.
Ia5 + Is2 ・ exp [(q / kT) × (1 / C1) ∫Ia5 ・ dt-1]
=-(Is1 + Is4) (5)
この式（５）の解であるＩａ５が位相補償用キャパシタＣ１に流れる電流である。式（４）によりリーク電流Ｉｒの動的な変化を表している。図１３は図１２の出力ノード１３に矩形波電圧を入力した時のリーク電流Ｉｒの動的な変化のシミュレーション結果である。式（４）で示した通り、リーク電流Ｉｒと位相補償用キャパシタＣ１の電流Ｉａ５は一致しており、式（５）で示された電流の変化の様子を表している。
Ia5, which is the solution of the equation (5), is the current flowing through the phase compensation capacitor C1. Equation (4) represents the dynamic change of the leak current Ir. FIG. 13 is a simulation result of a dynamic change of the leak current Ir when a rectangular wave voltage is input to the
以上のように、図１１に示したような位相補償用キャパシタＣ１を接続したリーク電流補償回路１０Ｆでは、出力ノード１３に入力する信号が動的な電圧であるときに、リーク電流が動的に変動する問題点があった。
As described above, in the leak
本発明の目的はこのような問題点を解消し、静的な入力電圧だけでなく動的な入力電圧に対してもリーク電流を補償した半導体装置を提供することである。 An object of the present invention is to solve such a problem and to provide a semiconductor device in which a leakage current is compensated not only for a static input voltage but also for a dynamic input voltage.
上記目的を達成するために、請求項１にかかる発明は、反転入力端子と非反転入力端子を備え前記反転入力端子と出力端子との間に帰還回路が接続される第１演算増幅回路と、該第１演算増幅回路の前記反転入力端子と前記非反転入力端子の一方に入力ノードが接続され他方に出力ノードが接続されるリーク電流補償回路と、を備える半導体装置において、前記リーク電流補償回路は、非反転入力端子が前記入力ノードに接続される第２演算増幅回路と、該第２演算増幅回路の出力端子と高電位電源端子及び低電位電源端子との間に接続されるＥＳＤ保護回路と、前記第２演算増幅回路の反転入力端子に一端が接続され前記第２演算増幅回路の前記出力端子に他端が接続される第１アンチパラレルダイオードと、前記出力ノードに一端が接続され前記第２演算増幅回路の前記出力端子に他端が接続され且つ前記第１アンチパラレルダイオードと同一特性の第２アンチパラレルダイオードと、一端が前記第２演算増幅回路の前記反転入力端子に接続され他端が前記第２演算増幅回路の前記出力端子に接続される第１キャパシタと、一端が前記出力ノードに接続され他端が前記第２演算増幅回路の前記出力端子に接続され前記第１キャパシタと同一特性の第２キャパシタと、を備え、前記ＥＳＤ保護回路は、カソードが前記高電位電源端子に接続される第１ダイオードと、アノードが前記低電位電源端子に接続される第２ダイオードとからなり、前記第１ダイオードのアノードと前記第２ダイオードのカソードの共通接続点が前記第２演算増幅回路の前記出力端子に接続されていることを特徴とする。
請求項２にかかる発明は、請求項１に記載の半導体装置において、前記第１キャパシタは前記一端が第１抵抗を介して前記第２演算増幅回路の前記反転入力端子に接続され、前記第２キャパシタは前記一端が第２抵抗を介して前記出力ノードに接続されていることを特徴とする。
請求項３にかかる発明は、請求項２に記載の半導体装置において、前記第１キャパシタは前記他端が第３抵抗を介して前記第２演算増幅回路の前記出力端子に接続され、前記第２キャパシタは前記他端が第４抵抗を介して前記第２演算増幅回路の前記出力端子に接続されていることを特徴とする。
請求項４にかかる発明は、請求項２に記載の半導体装置において、前記第２演算増幅回路の前記出力端子と前記ＥＳＤ保護回路の前記共通接続点との間に第５抵抗が挿入接続され、前記第１アンチパラレルダイオードの前記他端と前記第２アンチパラレルダイオードの前記他端が前記ＥＳＤ保護回路の前記共通接続点に接続され、前記第１キャパシタの前記他端と前記第２キャパシタの前記他端が前記第２演算増幅回路の前記出力端子に接続されていることを特徴とする。
請求項５にかかる発明は、請求項１乃至４の何れか１つに記載の半導体装置において、前記リーク電流補償回路は、前記入力ノードが前記第１演算増幅回路の前記非反転入力端子に接続され、前記出力ノードが前記第１演算増幅回路の前記反転入力端子に接続されていることを特徴とする。
請求項６にかかる発明は、請求項１乃至４の何れか１つに記載の半導体装置において、前記リーク電流補償回路は、前記入力ノードが前記第１演算増幅回路の前記反転入力端子に接続され、前記出力ノードが前記第１演算増幅回路の前記非反転入力端子に接続されていることを特徴とする。
請求項７は、請求項１乃至４の何れか１つに記載の半導体装置において、前記リーク電流補償回路として、前記入力ノードが前記第１演算増幅回路の前記非反転入力端子に接続され、前記出力ノードが前記第１演算増幅回路の前記反転入力端子に接続されている第１リーク電流補償回路と、前記入力ノードが前記第１演算増幅回路の前記反転入力端子に接続され、前記出力ノードが前記第１演算増幅回路の前記非反転入力端子に接続されている第２リーク電流補償回路が用いられていることを特徴とする。
In order to achieve the above object, the invention according to
According to the second aspect of the present invention, in the semiconductor device according to the first aspect, one end of the first capacitor is connected to the inverting input terminal of the second arithmetic amplifier circuit via a first resistor. The capacitor is characterized in that one end thereof is connected to the output node via a second resistor.
According to the third aspect of the present invention, in the semiconductor device according to the second aspect, the other end of the first capacitor is connected to the output terminal of the second arithmetic amplifier circuit via a third resistor. The other end of the capacitor is connected to the output terminal of the second arithmetic amplifier circuit via a fourth resistor.
According to the fourth aspect of the present invention, in the semiconductor device according to the second aspect, a fifth resistor is inserted and connected between the output terminal of the second arithmetic amplifier circuit and the common connection point of the ESD protection circuit. The other end of the first antiparallel diode and the other end of the second antiparallel diode are connected to the common connection point of the ESD protection circuit, and the other end of the first capacitor and the other end of the second capacitor. The other end is connected to the output terminal of the second arithmetic amplifier circuit.
The invention according to
The invention according to
According to
本発明によれば、第１キャパシタと第２キャパシタに同一電流が流れるので、出力ノードに入力する電圧が静的な電圧ばかりでなく動的な電圧であっても、そこに流れるリーク電流を補償することができる。 According to the present invention, since the same current flows through the first capacitor and the second capacitor, even if the voltage input to the output node is not only a static voltage but also a dynamic voltage, the leakage current flowing there is compensated. can do.
＜第１実施例＞
図１は本発明の第１実施例の第１リーク電流補償回路１０Ａ１と第２リーク電流補償回路１０Ａ２を有する半導体装置を示す回路図である。第１リーク電流補償回路１０Ａ１は、最高電位ＶＤＤが印加する高電位電源端子１と、最低電位ＶＳＳが印加する低電位電源端子４と、非反転入力端子が入力ノード１２に接続された第２演算増幅回路１１と、その第２演算増幅回路１１の反転入力端子と出力端子の間に接続された第１アンチパラレルダイオードＤ３，Ｄ４と、第２演算増幅回路１１の出力端子と出力ノード１３の間に接続された第２アンチパラレルダイオードＤ５，Ｄ６と、第２演算増幅回路１１の出力端子と高電位電源端子１との間に接続されたダイオードＤ１及び第２演算増幅回路１１の出力端子と低電位電源端子４との間に接続されたダイオードＤ２により構成されるＥＳＤ保護回路１４とを備える。ダイオードＤ３とダイオードＤ５、ダイオードＤ４とダイオードＤ６はそれぞれ同一特性である。さらに、第１アンチパラレルダイオードＤ３，Ｄ４には並列に位相補償用キャパシタＣ１が接続され、第２アンチパラレルダイオードＤ５，Ｄ６には並列にリーク電流補償用キャパシタＣ２が接続されている。リーク電流補償用キャパシタＣ２は位相補償用キャパシタＣ１と同一特性、つまり同一構造同一容量である。第１リーク電流補償回路１０Ａ２も第１リーク電流補償回路１０Ａ１と同じ構成である。
<First Example>
FIG. 1 is a circuit diagram showing a semiconductor device having a first leakage current compensation circuit 10A1 and a second leakage current compensation circuit 10A2 according to a first embodiment of the present invention. In the first leakage current compensation circuit 10A1, the high potential
第１リーク電流補償回路１０Ａ１の入力ノード１２は非反転入力端子３に接続され、出力ノード１３は反転入力端子２に接続される。また、第２リーク電流補償回路１０Ａ２の入力ノード１２は反転入力端子２に接続され、出力ノード１３は非反転入力端子３に接続される。反転入力端子２に印加されるＥＳＤは、第１リーク電流補償回路１０Ａ１の出力ノード１３と第１リーク電流補償回路１０Ａ１の第２アンチパラレルダイオードＤ５，Ｄ６を介してＥＳＤ保護回路１４によって電源端子１，４へ放出される。非反転入力端子３に印加されるＥＳＤは、第２リーク電流補償回路１０Ａ２の出力ノード１３と第２リーク電流補償回路１０Ａ２の第２アンチパラレルダイオードＤ５，Ｄ６を介してＥＳＤ保護回路１４によって電源端子１，４へ放出される。
The
図２は図１の半導体装置の第１リーク電流補償回路１０Ａ１をＰ型半導体基板上に作成したときの等価回路である。このとき、ダイオードＤ４とＰ型半導体基板との間に寄生ダイオーＤａが生成され、ダイオードＤ６とＰ型半導体基板との間に寄生ダイオードＤｂが生成される。なお、キャパシタＣａは寄生素子で、ダイオードＤ４のカソードとＰ型半導体基板との間に生成される空乏層容量や、第２演算増幅回路１１の入力容量及び配線容量で生成される。また、キャパシタＣｂも寄生素子で、ダイオードＤ６のカソードとＰ型半導体基板との間に生成される空乏層容量や配線容量、出力ノード１３に接続される容量等で生成される。第２リーク電流補償回路１０Ａ２も同様であるので、以下では第１リーク電流補償回路１０Ａ１を代表して説明する。
FIG. 2 is an equivalent circuit when the first leakage current compensation circuit 10A1 of the semiconductor device of FIG. 1 is formed on a P-type semiconductor substrate. At this time, a parasitic diode Da is generated between the diode D4 and the P-type semiconductor substrate, and a parasitic diode Db is generated between the diode D6 and the P-type semiconductor substrate. The capacitor Ca is a parasitic element, and is generated by the depletion layer capacitance generated between the cathode of the diode D4 and the P-type semiconductor substrate, and the input capacitance and the wiring capacitance of the second
入力ノード１２には、そこに前記した第１演算増幅回路６の反転入力端子２が接続され、出力ノード１３には非反転入力端子３が接続されているので、その第１演算増幅回路６の負帰還作用によってその入力ノード１２と出力ノード１３は同電位となる。また、第２演算増幅回路１１は、出力端子と反転入力端子の間に第２アンチパラレルダイオードＤ３，Ｄ４が接続されているので、同様に、負帰還作用によってその第２演算増幅回路１１の反転入力端子と非反転入力端子も同電位となる。
Since the inverting
このため、第１演算増幅回路６の反転入力端子２に接続される第２寄生ダイオードＤｂに印加される電圧と第２演算増幅回路１１の反転入力端子に接続される第１寄生ダイオードＤａに印加される電圧は等しくなる。
Therefore, the voltage applied to the second parasitic diode Db connected to the inverting
第１寄生ダイオードＤａで発生するリーク電流は、第１アンチパラレルダイオードＤ３，Ｄ４を介して供給される。このとき、第１アンチパラレルダイオードＤ３，Ｄ４の両端に発生する電圧と等しい電圧が、第２アンチパラレルダイオードＤ５，Ｄ６の両端に印加される。このため、第１寄生ダイオードＤａに流れるリーク電流と等しい電流が、第２アンチパラレルダイオードＤ５，Ｄ６を介して第２寄生ダイオードＤｂへ供給される。 The leak current generated in the first parasitic diode Da is supplied via the first antiparallel diodes D3 and D4. At this time, a voltage equal to the voltage generated across the first antiparallel diodes D3 and D4 is applied to both ends of the second antiparallel diodes D5 and D6. Therefore, a current equal to the leakage current flowing through the first parasitic diode Da is supplied to the second parasitic diode Db via the second antiparallel diodes D5 and D6.
ここで、図２に示すように、ダイオードＤ３の逆方向電流をＩａ１，ダイオードＤ４の順方向電流をＩａ２、寄生ダイオードＤａの逆方向電流をＩａ３、寄生キャパシタＣａの電流をＩａ４、キャパシタＣ１の電流をＩａ５とする。また、ダイオードＤ５の逆方向電流をＩｂ１、ダイオードＤ６の順方向電流をＩｂ２、寄生ダイオードＤｂの逆方向電流をＩｂ３、寄生キャパシタＣｂの電流をＩｂ４、キャパシタＣ２に流れる電流をＩｂ５とし、出力ノード１３に流れるリーク電流をＩｒとする。 Here, as shown in FIG. 2, the reverse current of the diode D3 is Ia1, the forward current of the diode D4 is Ia2, the reverse current of the parasitic diode Da is Ia3, the current of the parasitic capacitor Ca is Ia4, and the current of the capacitor C1. Let be Ia5. Further, the reverse current of the diode D5 is Ib1, the forward current of the diode D6 is Ib2, the reverse current of the parasitic diode Db is Ib3, the current of the parasitic capacitor Cb is Ib4, and the current flowing through the capacitor C2 is Ib5. Let Ir be the leak current flowing through.
これによって、ダイオードＤ３のアノードのノードの電流は、キルヒホッフの法則によって、
Ｉａ１＋Ｉａ２＋Ｉａ３＋Ｉａ４＋Ｉａ５＝０ （６）
となり、ダイオードＤ５のアノードのノードの電流は、キルヒホッフの法則によって、
Ｉｂ１＋Ｉｂ２＋Ｉｂ３＋Ｉｂ４＋Ｉｂ５＋Ｉｒ＝０ （７）
となる。ダイオードＤ３〜Ｄ６、Ｄａ，Ｄｂは同一特性であり、Ｉａ１＝Ｉｂ１、Ｉａ２＝Ｉｂ２、Ｉａ３＝Ｉｂ３、Ｉａ４＝Ｉｂ４、Ｉａ５＝Ｉｂ５であるので、リーク電流Ｉｒ＝０となり、出力ノード１３から反転入力端子２に流れるリーク電流をキャンセルすることができる。
Thereby, the current at the anode node of the diode D3 is, according to Kirchhoff's law.
Ia1 + Ia2 + Ia3 + Ia4 + Ia5 = 0 (6)
Therefore, the current at the anode node of the diode D5 is determined by Kirchhoff's law.
Ib1 + Ib2 + Ib3 + Ib4 + Ib5 + Ir = 0 (7)
Will be. Since the diodes D3 to D6, Da, and Db have the same characteristics, and Ia1 = Ib1, Ia2 = Ib2, Ia3 = Ib3, Ia4 = Ib4, and Ia5 = Ib5, the leak current is Ir = 0, and the inverting input is performed from the
出力ノード１３で発生する動的なリーク電流は、第１アンチパラレルダイオードＤ３，Ｄ４及びキャパシタＣ１に動的に流れる電流と、第２アンチパラレルダイオードＤ５，Ｄ６及びキャパシタＣ２に動的に流れる電流の差により発生するが、その差をなくすことでリーク電流を補償できる。
The dynamic leakage current generated at the
静的および動的な電圧に対して、第２演算増幅回路１１の反転入力端子に接続される位相補償用キャパシタＣ１とリーク電流補償回路１０Ａ１の出力ノード１３に接続されるリーク電流補償キャパシタＣ２の両端電圧が等しくなる。キャパシタＣ１とキャパシタＣ２が同一構造であれば、キャパシタＣ１に流れる過渡電流Ｉａ５とキャパシタＣ２に流れる過渡電流Ｉｂ５は等しくなる。
For static and dynamic voltages, the phase compensation capacitor C1 connected to the inverting input terminal of the second
図３に入力信号として矩形波電圧を入力したときのリーク電流ＩｒとキャパシタＣ１，Ｃ２の電流Ｉａ５，Ｉｂ５の波形を示す。リーク電流Ｉｒ＝０となり、キャパシタＣ１に流れる電流Ｉａ５とキャパシタＣ２に流れる電流Ｉｂ５は同じである。 FIG. 3 shows the waveforms of the leak current Ir and the currents Ia5 and Ib5 of the capacitors C1 and C2 when a square wave voltage is input as an input signal. The leak current Ir = 0, and the current Ia5 flowing through the capacitor C1 and the current Ib5 flowing through the capacitor C2 are the same.
以上のことから、図１の第１リーク電流補償回路１０Ａ１を持つ半導体装置は、同一構造の位相補償用のキャパシタＣ１とリーク電流補償用のキャパシタＣ２を備えることによって、静的な電圧だけでなく、動的な電圧に対しても反転入力端子２のリーク電流を補償できる。第２リーク電流補償回路１０Ａ２も同様に動作して、非反転入力端子３のリーク電流を補償できる。
From the above, the semiconductor device having the first leakage current compensation circuit 10A1 of FIG. 1 includes not only a static voltage but also a static voltage by providing a capacitor C1 for phase compensation and a capacitor C2 for leakage current compensation having the same structure. , The leakage current of the inverting
なお、Ｎ型基板上に半導体装置を構成した場合は、高電位電源端子１をカソードとする寄生ダイオードがダイオードＤ３，Ｄ５のアノード側にそれぞれ生成される。しかしこの場合でも、入力ノード１２、出力ノード１３、第２演算増幅回路１１の反転入力端子と非反転入力端子は同一電位に制御されるので、ダイオードＤ３のアノード側の寄生ダイオードと、ダイオードＤ５のアノード側の寄生ダイオードに同じリーク電流が流れ、Ｐ型基板上に半導体装置を構成した場合と同様に、出力ノード１３のリーク電流を補償できる。
When the semiconductor device is configured on the N-type substrate, parasitic diodes having the high potential
＜第２実施例＞
図４は第２実施例のリーク電流補償回路１０Ｂを示す。本実施例では、位相補償用キャパシタＣ１と第２演算増幅回路１１の反転入力端子との間に保護抵抗Ｒ１を挿入し、リーク電流補償用キャパシタＣ２と出力ノード１３との間に保護抵抗Ｒ２を挿入している。保護抵抗Ｒ１，Ｒ２は同一構造同一抵抗値である。このように保護抵抗Ｒ１，Ｒ２を挿入接続することにより、ＥＳＤ印加によるキャパシタＣ１，Ｃ２の絶縁破壊や容量変動を防ぐことができる。
<Second Example>
FIG. 4 shows the leak
このリーク電流補償回路１０Ｂも、図１の半導体装置に適用するときは、入力ノード１２を非反転入力端子３に接続し、出力ノード１３を反転入力端子２に接続する第１リーク電流補償回路と、入力ノード１２を反転入力端子２に接続し、出力ノード１３を非反転入力端子２に接続する第２リーク電流補償回路として使用することができる。
When applied to the semiconductor device of FIG. 1, the leak
＜第３実施例＞
図５は第３実施例のリーク電流補償回路１０Ｃを示す。本実施例では、位相補償用キャパシタＣ１の両側に直列に保護抵抗Ｒ１，Ｒ３を挿入し、リーク電流補償用キャパシタＣ２の両側に直列に保護抵抗Ｒ２，Ｒ４を挿入している。保護抵抗Ｒ１，Ｒ２は同一構造同一抵抗値である。また、保護抵抗Ｒ３，Ｒ４も同一構造同一抵抗値である。
<Third Example>
FIG. 5 shows the leak current compensation circuit 10C of the third embodiment. In this embodiment, the protection resistors R1 and R3 are inserted in series on both sides of the phase compensation capacitor C1, and the protection resistors R2 and R4 are inserted in series on both sides of the leakage current compensation capacitor C2. The protection resistors R1 and R2 have the same structure and the same resistance value. Further, the protection resistors R3 and R4 also have the same structure and the same resistance value.
このように保護抵抗Ｒ１〜Ｒ４を挿入接続することにより、ＥＳＤ印加によるキャパシタＣ１，Ｃ２の絶縁破壊や容量変動をより効果的に防ぐことができる。本実施例では、キャパシタＣ１，Ｃ２のＥＳＤ耐性を第２実施例よりも高めることができる。 By inserting and connecting the protection resistors R1 to R4 in this way, it is possible to more effectively prevent dielectric breakdown and capacitance fluctuation of the capacitors C1 and C2 due to the application of ESD. In this embodiment, the ESD resistance of the capacitors C1 and C2 can be increased as compared with the second embodiment.
このリーク電流補償回路１０Ｃも、図１の半導体装置に適用するときは、入力ノード１２を非反転入力端子３に接続し、出力ノード１３を反転入力端子２に接続する第１リーク電流補償回路と、入力ノード１２を反転入力端子２に接続し、出力ノード１３を非反転入力端子２に接続する第２リーク電流補償回路として使用することができる。
When applied to the semiconductor device of FIG. 1, the leak current compensation circuit 10C is also a first leak current compensation circuit in which the
＜第４実施例＞
図６は第４実施例のリーク電流補償回路１０Ｄを示す。本実施例では、図４で説明したリーク電流補償回路１０Ｂにおいて、演算増幅回路１１の出力端子とＥＳＤ保護回路１４の間に直列に保護抵抗Ｒ５を挿入接続する。また、位相補償用キャパシタＣ１とリーク電流補償用キャパシタＣ２の共通接続点を、抵抗Ｒ５と第２演算増幅回路１１の出力端子の共通接続点に接続する。さらに、第１及び第２アンチパラレルダイオードＤ３〜Ｄ６の共通接続点を、抵抗Ｒ５とＥＳＤ保護回路１４との共通接続点に接続する。
<Fourth Example>
FIG. 6 shows the leak
本実施例によれば、ＥＳＤ印加による第２演算増幅回路１１の出力トランジスタの破壊および特性変動を防ぐことができる。また、図５のリーク電流補償回路１０Ｃにおける保護抵抗Ｒ３，Ｒ４を保護抵抗Ｒ５によって共通化できるので、素子数を削減して回路面積を小さくすることができる。
According to this embodiment, it is possible to prevent the output transistor of the second
このリーク電流補償回路１０Ｄも、図１の半導体装置に適用するときは、入力ノード１２を非反転入力端子３に接続し、出力ノード１３を反転入力端子２に接続する第１リーク電流補償回路と、入力ノード１２を反転入力端子２に接続し、出力ノード１３を非反転入力端子２に接続する第２リーク電流補償回路として使用することができる。
When applied to the semiconductor device of FIG. 1, the leak
＜第５実施例＞
図７は第５実施例の半導体装置を示す。本実施例は、反転入力端子２のＥＳＤ保護を第１リーク電流補償回路１０Ａ１内のＥＳＤ保護回路１４によって行い、非反転入力端子３のＥＳＤ保護はＥＳＤ保護回路８によって行うようにしたものである。ＥＳＤ保護回路８は、カソードが高電位電源端子１に接続されアノードが非反転入力端子３に接続されたダイオードＤ７と、カソードが非反転入力端子３に接続されアノードが低電位電源端子４に接続されたダイオードＤ８とで構成されている。
<Fifth Example>
FIG. 7 shows the semiconductor device of the fifth embodiment. In this embodiment, the ESD protection of the inverting
本実施例は、非反転入力端子３のリーク電流補償が不要な場合に適用できる。なお、リーク電流補償回路１０Ａ１に代えて、図４のリーク電流補償回路１０Ｂ、図５のリーク電流補償回路１０Ｃ、図６のリーク電流補償回路１０Ｄを使用することもできる。
This embodiment can be applied when the leakage current compensation of the
＜第６実施例＞
図８は第６実施例の半導体装置を示す。本実施例は、非反転入力端子３のＥＳＤ保護を第２リーク電流補償回路１０Ａ２内のＥＳＤ保護回路１４によって行い、反転入力端子２のＥＳＤ保護はＥＳＤ保護回路９によって行うようにしたものである。ＥＳＤ保護回路９は、カソードが高電位電源端子１に接続されアノードが反転入力端子２に接続されたダイオードＤ９と、カソードが反転入力端子２に接続されアノードが低電位電源端子４に接続されたダイオードＤ１０とで構成されている。
<Sixth Example>
FIG. 8 shows the semiconductor device of the sixth embodiment. In this embodiment, the ESD protection of the
本実施例は、反転入力端子２のリーク電流補償が不要な場合に適用できる。なお、リーク電流補償回路１０Ａ２に代えて、図４のリーク電流補償回路１０Ｂ、図５のリーク電流補償回路１０Ｃ、図６のリーク電流補償回路１０Ｄを使用することもできる。
This embodiment can be applied when the leakage current compensation of the inverting
１：高電位電源端子、２：反転入力端子、３：非反転入力端子、４：低電位電源端子、５：出力端子、６：演算増幅回路、７：帰還回路、８，９：ＥＳＤ保護回路
１０Ａ〜１０Ｆ：リーク電流補償回路、１１：演算増幅回路、１２：入力ノード、１３：出力ノード、１４：ＥＳＤ保護回路
1: High potential power supply terminal 2: Inverted input terminal 3: Non-inverting input terminal 4: Low potential power supply terminal 5: Output terminal, 6: Computational amplification circuit, 7: Feedback circuit, 8, 9: ESD protection circuit 10A-10F: Leakage current compensation circuit, 11: Computational amplification circuit, 12: Input node, 13: Output node, 14: ESD protection circuit
Claims (7)
前記リーク電流補償回路は、非反転入力端子が前記入力ノードに接続される第２演算増幅回路と、該第２演算増幅回路の出力端子と高電位電源端子及び低電位電源端子との間に接続されるＥＳＤ保護回路と、前記第２演算増幅回路の反転入力端子に一端が接続され前記第２演算増幅回路の前記出力端子に他端が接続される第１アンチパラレルダイオードと、前記出力ノードに一端が接続され前記第２演算増幅回路の前記出力端子に他端が接続され且つ前記第１アンチパラレルダイオードと同一特性の第２アンチパラレルダイオードと、一端が前記第２演算増幅回路の前記反転入力端子に接続され他端が前記第２演算増幅回路の前記出力端子に接続される第１キャパシタと、一端が前記出力ノードに接続され他端が前記第２演算増幅回路の前記出力端子に接続され前記第１キャパシタと同一特性の第２キャパシタと、を備え
前記ＥＳＤ保護回路は、カソードが前記高電位電源端子に接続される第１ダイオードと、アノードが前記低電位電源端子に接続される第２ダイオードとからなり、前記第１ダイオードのアノードと前記第２ダイオードのカソードの共通接続点が前記第２演算増幅回路の前記出力端子に接続されていることを特徴とする半導体装置。 A first arithmetic amplification circuit having an inverting input terminal and a non-inverting input terminal and a feedback circuit connected between the inverting input terminal and an output terminal, and the inverting input terminal and the non-inverting input of the first arithmetic amplification circuit. In a semiconductor device comprising a leak current compensation circuit in which an input node is connected to one of the terminals and an output node is connected to the other.
The leak current compensation circuit is connected between a second arithmetic amplification circuit in which a non-inverting input terminal is connected to the input node, and an output terminal of the second arithmetic amplification circuit, a high potential power supply terminal, and a low potential power supply terminal. To the ESD protection circuit, the first antiparallel diode whose one end is connected to the inverting input terminal of the second arithmetic amplification circuit and the other end is connected to the output terminal of the second arithmetic amplification circuit, and the output node. A second antiparallel diode having one end connected to the output terminal of the second arithmetic amplification circuit and having the same characteristics as the first antiparallel diode, and one end to the inverting input of the second arithmetic amplification circuit. A first capacitor connected to a terminal and the other end connected to the output terminal of the second arithmetic amplification circuit, and one end connected to the output node and the other end connected to the output terminal of the second arithmetic amplification circuit. The ESD protection circuit includes a second capacitor having the same characteristics as the first capacitor, a first diode having a cathode connected to the high potential power supply terminal, and a second diode having an anode connected to the low potential power supply terminal. A semiconductor device including a diode, wherein a common connection point between the anode of the first diode and the cathode of the second diode is connected to the output terminal of the second arithmetic amplification circuit.
前記第１キャパシタは前記一端が第１抵抗を介して前記第２演算増幅回路の前記反転入力端子に接続され、前記第２キャパシタは前記一端が第２抵抗を介して前記出力ノードに接続されていることを特徴とする半導体装置。 In the semiconductor device according to claim 1,
One end of the first capacitor is connected to the inverting input terminal of the second arithmetic amplifier circuit via a first resistor, and one end of the second capacitor is connected to the output node via a second resistor. A semiconductor device characterized by being present.
前記第１キャパシタは前記他端が第３抵抗を介して前記第２演算増幅回路の前記出力端子に接続され、前記第２キャパシタは前記他端が第４抵抗を介して前記第２演算増幅回路の前記出力端子に接続されていることを特徴とする半導体装置。 In the semiconductor device according to claim 2,
The other end of the first capacitor is connected to the output terminal of the second arithmetic amplifier circuit via a third resistor, and the other end of the second capacitor is connected to the output terminal of the second arithmetic amplifier circuit via a fourth resistor. A semiconductor device, characterized in that it is connected to the output terminal of the above.
前記第２演算増幅回路の前記出力端子と前記ＥＳＤ保護回路の前記共通接続点との間に第５抵抗が挿入接続され、前記第１アンチパラレルダイオードの前記他端と前記第２アンチパラレルダイオードの前記他端が前記ＥＳＤ保護回路の前記共通接続点に接続され、前記第１キャパシタの前記他端と前記第２キャパシタの前記他端が前記第２演算増幅回路の前記出力端子に接続されていることを特徴とする半導体装置。 In the semiconductor device according to claim 2,
A fifth resistor is inserted and connected between the output terminal of the second arithmetic amplifier circuit and the common connection point of the ESD protection circuit, and the other end of the first antiparallel diode and the second antiparallel diode are connected. The other end is connected to the common connection point of the ESD protection circuit, and the other end of the first capacitor and the other end of the second capacitor are connected to the output terminal of the second arithmetic amplifier circuit. A semiconductor device characterized by this.
前記リーク電流補償回路は、前記入力ノードが前記第１演算増幅回路の前記非反転入力端子に接続され、前記出力ノードが前記第１演算増幅回路の前記反転入力端子に接続されていることを特徴とする半導体装置。 In the semiconductor device according to any one of claims 1 to 4.
The leak current compensation circuit is characterized in that the input node is connected to the non-inverting input terminal of the first arithmetic amplifier circuit, and the output node is connected to the inverting input terminal of the first arithmetic amplifier circuit. Semiconductor device.
前記リーク電流補償回路は、前記入力ノードが前記第１演算増幅回路の前記反転入力端子に接続され、前記出力ノードが前記第１演算増幅回路の前記非反転入力端子に接続されていることを特徴とする半導体装置。 In the semiconductor device according to any one of claims 1 to 4.
The leak current compensation circuit is characterized in that the input node is connected to the inverting input terminal of the first arithmetic amplifier circuit, and the output node is connected to the non-inverting input terminal of the first arithmetic amplifier circuit. Semiconductor device.
前記リーク電流補償回路として、前記入力ノードが前記第１演算増幅回路の前記非反転入力端子に接続され、前記出力ノードが前記第１演算増幅回路の前記反転入力端子に接続されている第１リーク電流補償回路と、前記入力ノードが前記第１演算増幅回路の前記反転入力端子に接続され、前記出力ノードが前記第１演算増幅回路の前記非反転入力端子に接続されている第２リーク電流補償回路が用いられていることを特徴とする半導体装置。
In the semiconductor device according to any one of claims 1 to 4.
As the leak current compensation circuit, a first leak in which the input node is connected to the non-inverting input terminal of the first arithmetic amplifier circuit and the output node is connected to the inverting input terminal of the first arithmetic amplifier circuit. The current compensation circuit and the second leak current compensation in which the input node is connected to the inverting input terminal of the first arithmetic amplifier circuit and the output node is connected to the non-inverting input terminal of the first arithmetic amplifier circuit. A semiconductor device characterized in that a circuit is used.
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