JP6853093B2 - Counter circuit - Google Patents
Counter circuit Download PDFInfo
- Publication number
- JP6853093B2 JP6853093B2 JP2017068954A JP2017068954A JP6853093B2 JP 6853093 B2 JP6853093 B2 JP 6853093B2 JP 2017068954 A JP2017068954 A JP 2017068954A JP 2017068954 A JP2017068954 A JP 2017068954A JP 6853093 B2 JP6853093 B2 JP 6853093B2
- Authority
- JP
- Japan
- Prior art keywords
- divider
- slow
- signal
- fast
- chrono
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000006870 function Effects 0.000 claims description 21
- 238000005259 measurement Methods 0.000 claims description 11
- 230000010355 oscillation Effects 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 102100032392 Circadian-associated transcriptional repressor Human genes 0.000 description 234
- 101710130150 Circadian-associated transcriptional repressor Proteins 0.000 description 234
- 230000003111 delayed effect Effects 0.000 description 14
- 238000005070 sampling Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 6
- 238000012937 correction Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000009191 jumping Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Images
Landscapes
- Electric Clocks (AREA)
Description
この発明は、時刻を計時するための時刻用分周信号よりも周期が短い機能用分周信号に基づいてカウントをおこなうカウンタ回路に関する。 The present invention relates to a counter circuit that counts based on a functional frequency divider signal having a shorter period than a time frequency frequency divider signal for measuring time.
クロノグラフ機能を備えた電子時計において、電気的に帰零したりデジタル表示をおこなったりするために計時値を電子的に管理する場合、IC内に、時刻用のカウンタと別にクロノグラフ用のカウンタを備えたものがある。1秒未満の精度で計測が可能なクロノグラフ用のカウンタは、時刻を計時するための時刻用分周信号よりも周期が短い機能用分周信号に基づいてカウントをおこなう。 In an electronic clock equipped with a chronograph function, when the timekeeping value is electronically managed for electrical reduction or digital display, a counter for chronograph is installed in the IC separately from the counter for time. There is one equipped with. The chronograph counter, which can measure with an accuracy of less than 1 second, counts based on the functional frequency divider signal whose period is shorter than the time frequency divider signal for clocking the time.
従来、このような電子時計において、クロノグラフの最大計測時間が長い場合、クロノグラフのカウンタに時刻系と同様の論理周波数調整(以下「DF調」という。)を適用し時刻とクロノグラフ計時とにずれが生じないようにした技術があった。関連する技術として、従来、たとえば、クロノグラフなどの表示に用いるモータの動作を安定化するため、クロノグラフ用のカウンタを構成する分周器のうち、短い周期の信号を出力する一つの分周器に対して論理緩急動作を分散させて付与するようにした技術があった(たとえば、下記特許文献1を参照。)。
Conventionally, in such an electronic clock, when the maximum measurement time of the chronograph is long, the same logical frequency adjustment as the time system (hereinafter referred to as "DF adjustment") is applied to the counter of the chronograph to adjust the time and the chronograph time. There was a technique to prevent the deviation from occurring. As a related technology, in order to stabilize the operation of a motor used for displaying a chronograph, for example, one of the dividers constituting a counter for a chronograph, which outputs a signal having a short cycle, is used. There has been a technique for imparting a logical slow-and-fast motion to a device in a distributed manner (see, for example,
しかしながら、上述した従来の技術は、1/1000秒などのように最小桁が小さい、すなわち、クロノグラフによる計測時間の表示の分解能が細かいために、DF調によるクロノグラフ用分周期の出力信号の調整幅がクロノグラフによる経過時間の表示の分解能の幅を超えてしまった場合、DF調が反映される瞬間に、クロノグラフによる経過時間として表示される数字が飛んでしまう懸念があった。具体的には、たとえば、クロノグラフ用のカウンタ回路を構成する複数の分周器のうち、最小桁である1/1000秒よりも長い周期の信号を出力する分周器がDF調によりセットされると、DF調の反映の瞬間に1/1000秒よりも多い緩急量の補正がおこなわれる。その結果、1/1000秒の桁に表示されない数字が発生して不自然な表示動作をおこなうという懸念があった。 However, in the above-mentioned conventional technique, the minimum digit is small, such as 1/1000 second, that is, the resolution of displaying the measurement time by the chronograph is fine, so that the output signal of the chronograph minute period in DF style is used. If the adjustment range exceeds the resolution range of the elapsed time displayed by the chronograph, there is a concern that the number displayed as the elapsed time by the chronograph will be skipped at the moment when the DF tone is reflected. Specifically, for example, among a plurality of dividers constituting a counter circuit for a chronograph, a divider that outputs a signal having a period longer than the minimum digit of 1/1000 second is set by DF key. Then, at the moment when the DF tone is reflected, the correction of the slow / fast amount more than 1/1000 second is performed. As a result, there is a concern that a number that is not displayed in the digit of 1/1000 second is generated and an unnatural display operation is performed.
この対策として、1/1000秒クロノグラフにおいて、たとえば、水晶振動子の規格を−100〜0ppmとしてDF調によるクロノグラフ用の分周器の出力信号の調整幅を狭めるように制限することによって、1/1000秒の桁の数字が飛んでしまう問題を解決することが考えられる。しかしながら、この場合、水晶の歩留まりが低下し、また、DF調機能の有効範囲が制限されてしまうため非効率的であるという問題があった。 As a countermeasure for this, in the 1/1000 second chronograph, for example, by setting the standard of the crystal oscillator to -100 to 0 ppm and limiting the adjustment range of the output signal of the chronograph frequency divider by DF adjustment so as to narrow it. It is conceivable to solve the problem that the digit of 1/1000 second is skipped. However, in this case, there is a problem that the yield of the crystal is lowered and the effective range of the DF adjustment function is limited, which is inefficient.
また、時刻用とクロノグラフ用のカウンタ回路のうち、数字が飛ぶ後者のカウンタ回路に特許文献1の論理緩急動作を適用すると、論理緩急回路が複雑になるという問題があった。すなわち、時刻用のカウンタ回路は、通常のDF調によって、複数の分周器に緩急を付与できるのに対し、クロノグラフ用のカウンタ回路は、1つの分周器に時分割で緩急を付与することとなり、両者の緩急付与回路が独立した全く異なる構成になるためである。
Further, when the logic slow / fast operation of
さらに、時刻用とクロノグラフ用のカウンタ回路に特許文献1の論理緩急動作を適用して両者の論理緩急回路を共通化した場合は、本来、複数の分周器に一度に緩急を付与する簡素な回路構成とする論理緩急回路の利点が失われる。
Further, when the logic slow / fast operation of
この発明は、上述した従来技術による問題点を解消するため、歩留まりを低下させることなく、より、簡素な緩急付与回路によって、時刻用分周信号よりも周期が短い機能用分周信号に基づいてカウントされるカウンタ値の飛びを回避することができるカウンタ回路を提供することを目的とする。 In order to solve the above-mentioned problems caused by the prior art, the present invention is based on a functional frequency divider signal having a shorter period than the time frequency divider signal by a simpler slow / fast addition circuit without lowering the yield. It is an object of the present invention to provide a counter circuit capable of avoiding skipping of counted counter values.
上述した課題を解決し、目的を達成するため、この発明にかかるカウンタ回路は、複数段の第1分周器を備え、発振回路から出力される基準信号を前記複数段の第1分周器によって順次分周することにより時刻系の報知に用いられる時刻用分周信号を生成する第1カウンタ回路と、前記第1分周器と分周比が等しい複数段の第2分周器を備え、前記基準信号を前記複数段の第2分周器によって順次分周することにより前記時刻用分周信号よりも周期が短い機能用分周信号を生成する第2カウンタ回路と、前記第1カウンタ回路と前記第2カウンタ回路とに対して、各カウンタ回路が生成する各分周信号に緩急を付与する緩急信号を出力する緩急付与回路と、を備え、前記緩急付与回路が、前記複数段の第2分周器に含まれて前記機能用分周信号を出力する複数段の第2分周器のうちの2段目以降の第2分周器より前段に設けられた第2分周器に対して、該第2分周器が出力する信号のn倍(n=自然数)の周期の信号を出力する第1分周器に出力する緩急信号を、n倍の頻度で出力する、ことを特徴とする。 In order to solve the above-mentioned problems and achieve the object, the counter circuit according to the present invention includes a plurality of stages of the first divider, and the reference signal output from the oscillation circuit is subjected to the plurality of stages of the first divider. It is provided with a first counter circuit that generates a time frequency divider signal used for time system notification by sequentially dividing the frequency according to the frequency system, and a plurality of stages of second dividers having the same frequency division ratio as the first frequency divider. A second counter circuit that generates a functional frequency divider signal having a shorter period than the time frequency divider signal by sequentially dividing the reference signal by the plurality of stages of the second divider, and the first counter. The circuit and the second counter circuit are provided with a slow / fast giving circuit that outputs a slow / fast signal that gives slow / fast to each frequency dividing signal generated by each counter circuit, and the slow / fast giving circuit has the plurality of stages. A second divider provided in front of the second and subsequent second dividers of the multiple-stage second dividers included in the second divider and outputting the functional divider signal. On the other hand, the slow / fast signal output to the first frequency divider, which outputs a signal having a period n times (n = natural number) of the signal output by the second frequency divider, is output at a frequency of n times. It is characterized by.
また、この発明にかかるカウンタ回路は、上記の発明において、前記緩急付与回路が、出力する信号が前記n倍となる前記第1分周器と前記第2分周器とには、互いに異なるタイミングで前記緩急信号を出力する、ことを特徴とする。 Further, in the counter circuit according to the present invention, in the above invention, the timing of the first frequency divider and the second frequency divider in which the output signal is multiplied by n is different from each other. It is characterized in that the slow / fast signal is output.
また、この発明にかかるカウンタ回路は、上記の発明において、前記緩急付与回路が、前記2段目以降の第2分周器よりも前段の各第2分周器には、当該各第2分周器とそれぞれ同じ周期の信号を出力する各第1分周器に出力する緩急信号を、当該各第1分周器と同じ頻度で出力する、ことを特徴とする。 Further, in the counter circuit according to the present invention, in the above invention, the slow / fast applying circuit is applied to each of the second dividers in the second and subsequent stages before the second divider in the second and subsequent stages. It is characterized in that a slow / fast signal output to each first frequency divider, which outputs a signal having the same period as that of the peripheral device, is output at the same frequency as each first frequency divider.
また、この発明にかかるカウンタ回路は、上記の発明において、温度計測手段による計測結果に基づいて、前記第1カウンタ回路および前記第2カウンタ回路に対して、各カウンタ回路が生成する各分周信号に緩急を付与する温度補償用の緩急信号を出力する温度補償回路を備え、前記温度補償回路が、前記n倍の頻度で緩急信号が出力される前記第2分周器のうちの最前段の第2分周器には、前記温度補償用の緩急信号に加えて調整用の緩急信号を出力する、ことを特徴とする。 Further, the counter circuit according to the present invention is the frequency division signal generated by each counter circuit with respect to the first counter circuit and the second counter circuit based on the measurement result by the temperature measuring means in the above invention. A temperature compensation circuit for outputting a slow / fast signal for temperature compensation is provided, and the temperature compensation circuit is the frontmost stage of the second frequency divider that outputs a slow / fast signal at a frequency of n times. The second frequency divider is characterized in that it outputs a slow / fast signal for adjustment in addition to the slow / fast signal for temperature compensation.
この発明にかかるカウンタ回路によれば、時刻用分周信号よりも周期が短い機能用分周信号に基づいてカウントされるカウンタ値の飛びを回避することができるという効果を奏する。 According to the counter circuit according to the present invention, it is possible to avoid skipping of the counter value counted based on the functional frequency division signal having a shorter period than the time frequency division signal.
また、この発明にかかるカウンタ回路によれば、歩留まりを低下させることなく、時刻用分周信号よりも周期が短い機能用分周信号に基づいてカウントされるカウンタ値の飛びを回避することができるという効果を奏する。 Further, according to the counter circuit according to the present invention, it is possible to avoid skipping of the counter value counted based on the functional frequency dividing signal having a shorter period than the time frequency dividing signal without lowering the yield. It plays the effect.
以下に添付図面を参照して、この発明にかかるカウンタ回路を備える電子時計の好適な実施の形態を詳細に説明する。 Hereinafter, preferred embodiments of the electronic timepiece including the counter circuit according to the present invention will be described in detail with reference to the accompanying drawings.
(電子時計の外観)
図1は、この発明にかかる実施の形態の電子時計の外観の一例を示す説明図である。図1において、腕時計型の電子時計は、本体100と、本体100をたとえば腕に装着するためのバンド101とから構成される。本体100の外周には、りゅうず102および複数の操作ボタン103(103a、103b、103c)を備えている。
(Appearance of electronic clock)
FIG. 1 is an explanatory diagram showing an example of the appearance of the electronic clock according to the embodiment of the present invention. In FIG. 1, a wristwatch-type electronic watch is composed of a
本体100の表示部分には、通常時刻を示す通常指針(時針104、分針105、秒針106)とを備える。通常指針は、時針104が時周期で回転、すなわち12時間で1回転(1周)する。分針105が分周期で回転、すなわち60分で1回転(1周)する。秒針106が秒周期で回転、すなわち60秒で1回転(1周)するこれらの指針(時針104、分針105、秒針106)によって通常時刻を表示する。
The display portion of the
また、本体100の表示部分には、通常指針のほかに、クロノグラフ用の12時間積算計(12時間計)107、クロノグラフ用の60分積算計(60分計)108、クロノグラフ用の1/10秒および1/100秒計(1/10秒、1/100秒計)109、クロノグラフ用の1/1000秒計(1/1000秒計)110をそれぞれ備えている。秒針106は、通常時刻を表示するとともに、クロノグラフ用の1秒計としても機能する。
In addition to the normal pointer, the display portion of the
12時間計107は、12時間針111を備え、12時間針111が12時間で1周する。また、60分計108は、60分針112を備え、60分針112が60分で1周する。1/10秒、1/100秒計109は、1/10秒の桁を表示する短針113と1/100秒の桁を表示する長針114とから構成される。
The 12-
1/10秒、1/100秒計109は、1/10秒の桁と1/100秒の桁を同時に表示する。短針113が、内側の目盛り(「.0」〜「.9」)を指し示し、スタートと同時に回転を開始し、0.1秒ごとに10分割された1目盛り分だけ回転し、1秒間で1回転(1周)するとともに、ストップによっていずれかの目盛りで停止することで、1/10秒の桁を表示する。また、長針114が、外側の目盛り(「.00」〜「.09」)を指し示し、スタートと同時に回転を開始し、0.1秒間で1回転(1周)するとともに、ストップによっていずれかの目盛りで停止することで、1/100秒の桁を表示する。
The 1/10 second and 1/100 second total 109 displays the 1/10 second digit and the 1/100 second digit at the same time. The
1/10秒、1/100秒計109の短針113および長針114は、電池の節約のため、スタートから所定時間(たとえば30秒)が経過すると自動的に停止するように構成してもよい。その場合は、短針113および長針114は、ストップが検知された場合に、計測された所定の目盛りまで時計回り(または反時計回り)により移動する。
The
1/1000秒計110は、10個の目盛りと数字(「.000」、「2(.002を示している)」、「4(.004を示している)」、「6(.006を示している)」、「8(.008を示している)」と、1/1000秒指針115と、から構成される。1/1000秒指針115が、目盛りの間を移動し、いずれかの目盛りにおいて停止することで、1/1000秒の桁を表示する。1/1000秒指針115は、通常、「.000」の位置で停止しており、スタートと同時には回動せず、ストップを検知した場合に計測された所定の目盛りまで反時計回りにより移動して停止する。
The 1/1000
また、リスタートを検知した場合には、1/1000秒指針115はそのまま移動せず、再びストップを検知した場合、計測された所定の目盛りまで反時計回りまたは時計回りにより移動して停止する。1/1000秒指針115は、リスタート/ストップを繰り返す間、同様の動作を繰り返す。そして、リセットされると再び「.000」の位置まで、時計回りで移動して停止する。
When a restart is detected, the 1/1000
通常時刻を表示中に、操作ボタン(モード変更ボタン)103cが押下されるなどの操作によって、クロノグラフモードに設定されると、秒針106が12時の位置に高速に移動するとともに、12時間計107の12時間針111が12時の位置(「12」の数字の位置)へ、60分計108の60分針112が12時の位置(「60」の数字の位置)へ、1/10秒、1/100秒計109の短針113が12時の位置(「.0」の位置)」へ、長針114が12時の位置(「.00」の位置)へ、高速で移動する。1/1000秒計110の1/1000秒指針115は、元々「.000」の位置にあるので、移動はしない。
When the chronograph mode is set by an operation such as pressing the operation button (mode change button) 103c while displaying the normal time, the
クロノグラフモードに設定されている状態において、操作ボタン103aが押下されるなどの操作がおこなわれるとクロノグラフ機能を動作させ、操作ボタン103aが押下されるごとに、秒以下までの時間の計測のスタート(またはリスタート)とストップを繰り返す。秒針106、12時間針111、60分針112、短針113および長針114を時計機能と同一のモータの駆動力によって動作させ、これらの針を自由に動かして止めることにより、1/1000秒の桁までの計時結果を表示することが可能なクロノグラフ機能を実現することができる。
In the state of being set to the chronograph mode, when an operation such as pressing the
図1では、12時間計107の12時間針111が「5(時間)」を示し、60分計108の60分針112が「50(分)」を示し、秒針106が「38秒」を示している。また、1/10秒、1/100秒計109の短針113が1/10秒、1/100秒計109内側の数字の「.2」を示すとともに、長針114が1/10秒、1/100秒計109の外側の数字の「.01」を示しており、1/1000秒計110の1/1000秒指針115が「.004」を示している。このことから、計時結果は、「5時間50分38.214秒」であることがわかる。
In FIG. 1, the 12-
クロノグラフモードでの計時にかかる、クロノグラフ用の12時間積算計(12時間計)107、60分積算計(60分計)108、1/10秒および1/100秒計(1/10秒、1/100秒計)109、1/1000秒計110、および、秒針106によって実現されるクロノグラフ用のカウント値(クロノカウント値)は、電子時計100が備えるカウンタ回路によってカウントされる。以下に実施の形態1のカウンタ回路について説明する。
12-hour counter (12-hour counter) 107, 60-minute counter (60-minute counter) 108, 1/10 second and 1/100 second counter (1/10 second) for chronograph timekeeping in chronograph mode , 1/100 second total) 109, 1/1000
<実施の形態1>
(実施の形態1のカウンタ回路の構成)
つぎに、この発明にかかる実施の形態1のカウンタ回路の構成について説明する。図2は、この発明にかかる実施の形態1のカウンタ回路の構成を示す説明図である。
<
(Structure of Counter Circuit of Embodiment 1)
Next, the configuration of the counter circuit of the first embodiment according to the present invention will be described. FIG. 2 is an explanatory diagram showing the configuration of the counter circuit of the first embodiment according to the present invention.
図2において、実施の形態1のカウンタ回路200は、メインカウンタ201と、クロノスイッチ202と、クロノカウンタ203と、緩急付与回路204と、を備えており、クロノグラフ機能を実現する。図2においては、発振回路から出力される基準信号の源発振周波数(源信)が、8kHz、すなわち、1/16000秒のH/Lカウンタを用いる例を示している。
In FIG. 2, the
メインカウンタ201は、複数段の第1分周器205を備えており、この発明にかかる第1カウンタ回路を実現する。複数段の第1分周器205は、直列に接続されており、それぞれ、入力される信号の周波数を1/nに分周して出力する。第1分周器205は、たとえば、フリップフロップなどの論理回路によって構成することができる。
The
この実施の形態1において、第1分周器205は、入力される信号の周波数を1/2(周期を2倍)に分周して出力する。メインカウンタ201は、発振回路から出力される基準信号を複数段の第1分周器205によって順次分周することにより、時刻系の報知に用いられる時刻用分周信号を生成する。メインカウンタ201は、時刻用分周信号に基づいて時刻カウント値をカウントする。
In the first embodiment, the
具体的に、1段目すなわち最前段の第1分周器205(以下、適宜「メインF1」という)には、発振回路から出力される周期が1/16000秒の基準信号が入力される。メインF1は、入力される周期が1/16000秒の信号の周期を1/8000秒に分周して出力する。2段目の第1分周器205(以下、適宜「メインF2」という)は、メインF1から出力される周期が1/8000秒の信号の周期を1/4000秒に分周して、3段目の第1分周器205(以下、適宜「メインF3」という)に出力する。
Specifically, a reference signal having a period of 1/16000 seconds output from the oscillation circuit is input to the first stage divider 205 (hereinafter, appropriately referred to as “main F1”) in the first stage, that is, the frontmost stage. The main F1 outputs a signal cycle having an input cycle of 1/16000 seconds divided by 1/8000 seconds. The second-stage first frequency divider 205 (hereinafter, appropriately referred to as “main F2”) divides the period of the signal output from the main F1 from 1/8000 seconds into 1/4000 seconds, and 3 The output is output to the
以下、同様に、メインF3は入力される信号の周期を1/2000秒に分周し、4段目の第1分周器205(以下、適宜「メインF4」という)は入力される信号の周期を1/1000秒に分周し、5段目の第1分周器205(以下、適宜「メインF5」という)は入力される信号の周期を1/500秒に分周する。6段目以降の第1分周器205(以下、適宜「メインF6」、「メインF7」、・・・という)も同様に、入力される信号の周期を2倍に分周する。
Hereinafter, similarly, the main F3 divides the period of the input signal by 1/2000 seconds, and the
クロノスイッチ202は、クロノカウンタ203のON/OFF状態を切り替える。クロノスイッチ202は、たとえば、クロノグラフモードに設定されている状態において、操作ボタン103aが押下されるなどの操作がおこなわれるごとに、クロノカウンタ203のON/OFF状態を切り替える。また、クロノスイッチ202は、クロノグラフモードに設定されている状態において、操作ボタン103bが押下されるなどの操作がおこなわれた場合にクロノカウンタ203をリセット状態にする。
The
クロノカウンタ203は、クロノスイッチ202がON状態になるとカウント動作を開始し、クロノスイッチ202がOFF状態になるとカウント動作を停止する。また、クロノカウンタ203は、リセット信号が供給されると、カウント動作を停止するとともに、カウンタをリセットして計測時間を初期化する。また、クロノカウンタ203は、時計仕様の上限値(最大計測時間)に達するまで連続してカウント動作を続ける。クロノカウンタ203は、計測時間が最大計測時間に達した場合、計測実行状態から計測停止状態もしくはリセット状態になる。
The
クロノカウンタ203は、複数段の第2分周器206を備えており、この発明にかかる第2カウンタ回路を実現する。複数段の第2分周器206の分周比は、それぞれ、第1分周器205と等しい。複数段の第2分周器206は、直列に接続されており、それぞれ、入力される信号の周波数を1/2(周期を2倍)に分周して出力する。第2分周器206は、上記の第1分周器205と同様に、たとえば、フリップフロップなどの論理回路によって構成することができる。
The
クロノカウンタ203は、発振回路から出力される基準信号を複数段の第2分周器206によって順次分周することにより機能用分周信号を生成する。クロノカウンタ203は、生成した機能用分周信号に基づいて、クロノカウント値をカウントする。機能用分周信号は、メインカウンタ201が生成する時刻用分周信号よりも周期が短い。機能用分周信号は、複数段の第2分周器206(クロノF4、F5、F6、F7、F8、・・・)から出力される。
The
具体的に、1段目すなわち最前段の第2分周器206(以下、適宜「クロノF1」という)には、発振回路から出力される周期が1/16000秒の基準信号が入力される。クロノF1は、入力される周期1/16000秒の信号の周期を1/8000秒に分周して出力する。2段目の第2分周器206(以下、適宜「クロノF2」という)は、クロノF1から出力される周期が1/8000秒の信号の周期を1/4000秒に分周して、3段目の第2分周器206(以下、適宜「クロノF3」という)に出力する。
Specifically, a reference signal having a period of 1/16000 seconds output from the oscillation circuit is input to the first stage, that is, the second stage divider 206 (hereinafter, appropriately referred to as “chrono F1”). The chrono F1 divides the input period of a signal having a period of 1/16000 seconds into 1/8000 seconds and outputs the signal. The second stage divider 206 (hereinafter, appropriately referred to as “chrono F2”) divides the cycle of the signal output from the chrono F1 from 1/8000 seconds to 1/4000 seconds, and 3 The output is output to the
以下、同様に、クロノF3は入力される信号の周期を1/2000秒に分周し、4段目の第2分周器206(以下、適宜「クロノF4」という)は入力される信号の周期を1/1000秒に分周し、5段目の第2分周器206(以下、適宜「クロノF5」という)は入力される信号の周期を1/500秒に分周する。6段目以降の第2分周器206(以下、適宜「クロノF6」、「クロノF7」、・・・という)も同様に、入力される信号の周期を2倍に分周する。 Hereinafter, similarly, the chrono F3 divides the period of the input signal by 1/2000 seconds, and the second stage divider 206 (hereinafter, appropriately referred to as “chrono F4”) of the fourth stage is the input signal. The period is divided into 1/1000 seconds, and the fifth-stage second frequency divider 206 (hereinafter, appropriately referred to as “chrono F5”) divides the period of the input signal into 1/500 seconds. Similarly, the second frequency divider 206 (hereinafter, appropriately referred to as "chrono F6", "chrono F7", ...) Of the sixth and subsequent stages also divides the period of the input signal by a factor of two.
図2においては、メインカウンタ201およびクロノカウンタ203は、ともに、5段目の分周器F5までを示しているが、実際のカウンタ回路200においては、メインカウンタ201における第1分周器205およびクロノカウンタ203における第2分周器206は、いずれも、F6、F7、・・・と続く。メインカウンタ201における第1分周器205およびクロノカウンタ203における第2分周器206は、たとえば、15段(メインF15、クロノF15など)程度まで接続される。
In FIG. 2, both the
緩急付与回路204は、DF調を実行するタイミングを示すDF調設定値を記憶するメモリを備えている。DF調は、メインカウンタ201における第1分周器205およびクロノカウンタ203における第2分周器206が生成する各分周信号のうち該当する分周信号を本来のタイミング以外に追加して変化させることにより、カウンタ全体の動きを前倒しさせる調整であって、DF調をおこなった場合、DF調をおこなった分周器の次段以降の分周器も連動して前倒しされる。
The slow / fast assign
この実施の形態において、DF調には、カウンタ全体の動きを前倒しさせる調整の他、メインカウンタ201における第1分周器205およびクロノカウンタ203における第2分周器206が生成する各分周信号のうち該当する分周信号を出力する分周器にリセット信号を出力して出力信号をLにマスクし、本来の出力信号の変化をさせずに、カウンタ全体の動きを遅くする遅れDF調(間引き)も含む。遅れDF調をおこなった場合、遅れDF調をおこなった分周器の次段以降の分周器にはマスクした分の信号が消失して入力されないため全体が遅れる。
In this embodiment, in the DF tone, in addition to the adjustment to advance the movement of the entire counter, each frequency divider signal generated by the
DF調設定値は、たとえば、各第1分周器205および各第2分周器206に対して論理緩急をおこなう周期やタイミング、緩急の頻度などによって定められる調整量、進みまたは遅れの調整方向などを指定する情報を含む。緩急付与回路204は、DF調設定値に基づいて、第1緩急信号出力回路207を介して、メインカウンタ201が備える複数段の第1分周器205のそれぞれに対応する緩急信号を出力する。
The DF adjustment setting value is, for example, the adjustment amount, the advance or delay adjustment direction determined by the cycle and timing of logical slowing and slowing for each of the
第1緩急信号出力回路207は、複数段の第1分周器205のそれぞれに対応して複数設けられており、緩急付与回路204から出力された緩急信号が、対応する第1分周器205に対して、たとえば「10秒ごと」などの所定の周期で入力されるよう、緩急信号の出力タイミングを調整する。これにより、各第1分周器205に対して10秒ごとにDF調をおこない、それぞれの第1分周器205が分周して出力する信号の周波数(分周周波数)を調整することができる。
A plurality of first slow / fast
各第1分周器205に対するDF調は、たとえば、メインカウンタ201が10秒をカウントする間の4.5秒のタイミングで10秒周期でおこなう。これにより、メインカウンタ201における各第1分周器205による分周周波数を調整することができる。なお、メインカウンタ201がカウントする10秒は、りゅうず102が2段引きの状態から押込まれる等により、メインカウンタ201がカウント動作を開始したタイミングが基準となる。
The DF adjustment for each
また、緩急付与回路204は、複数段の第2分周器206に含まれて機能用分周信号を出力する複数段の第2分周器206のうちの2段目以降の第2分周器206より前段に設けられた第2分周器206に対して、該第2分周器206が出力する信号のn倍(n=自然数)の周期の信号を出力する第1分周器205に出力する緩急信号を、n倍の頻度で出力する。
Further, the slow / fast assigning
図2においては、機能用分周信号を出力する複数段の第2分周器206はクロノF4、F5、F6、・・・であって、2段目以降の第2分周器206はクロノF5、F6、・・・である。また、図2においては、2段目以降の第2分周器206より前段に設けられた第2分周器206はクロノF1、F2、F3、F4である。
In FIG. 2, the plurality of stages of the
また、図2においては、第1分周器205および第2分周器206は分周比が等しく1/2であるため、機能用分周信号を出力する複数段の第2分周器206のうちの2段目以降の第2分周器206であるクロノF5、F6、・・・より前段に設けられた第2分周器206がクロノF1、F2、F3、F4である場合、クロノF1、F2、F3、F4が出力する信号の1/2倍の周期の信号を出力する第1分周器205は、メインF2、F3、F4、F5である。
Further, in FIG. 2, since the
クロノグラフの表示(付加機能の動作)に用いられる複数段の第2分周器206における機能用分周信号を出力する複数段の第2分周器206のうちの2段目以降の分周器(クロノF5、F6、・・・)は、論理緩急をおこなう条件によって、クロノカウント値の桁飛びの原因となり得る。このため、換言すると、緩急付与回路204は、クロノカウント値の桁飛びの原因となり得る第2分周器206における機能用分周信号を出力する複数段の第2分周器206のうちの2段目以降の第2分周器206より前段に設けられた第2分周器206に対して緩急信号を出力する。緩急付与回路204は、該当する第2分周器206に対して、DF調設定値に基づき、第2緩急信号出力回路208を介して緩急信号を出力する。
Dividing the second and subsequent stages of the multi-stage
実施の形態1の緩急付与回路204は、クロノグラフの表示(付加機能の動作)に用いられる複数段の第2分周器206(クロノF4、F5、F6、・・・)のうちの2段目以降の第2分周器206(クロノF5、F6、・・・)より前段に設けられた第2分周器206(クロノF1〜F4)に対して、それぞれ、クロノF1〜F4の2倍の周期の信号を出力する第1分周器205(メインF2〜F5)に出力する緩急信号を、メインF2〜F5へ出力する頻度の2倍の頻度で出力する。
The slow / fast assigning
これにより、クロノF1〜F4に対して、メインF2〜F5に出力する緩急信号に基づいて、メインF2〜F5に対してDF調をおこなう周期の2倍の周期でDF調をおこなうことができる。この実施の形態1において、クロノF1〜F4に対して、メインF2〜F5に対しておこなうDF調の10秒周期の2倍の頻度となる5秒周期でDF調をおこなう。 As a result, the DF adjustment can be performed on the chrono F1 to F4 in a cycle twice as long as the cycle in which the DF adjustment is performed on the main F2 to F5 based on the slow / fast signal output to the main F2 to F5. In the first embodiment, the DF adjustment is performed on the chrono F1 to F4 in a 5-second cycle, which is twice the frequency of the DF adjustment performed on the main F2 to F5.
具体的には、クロノF4に対応する第2緩急信号出力回路208は、メインF5に対応する第1緩急信号出力回路207に対して出力される緩急信号が分岐して入力され、クロノF4に対して5秒ごとにDF調をおこなう。クロノF3に対応する第2緩急信号出力回路208は、メインF4に対応する第1緩急信号出力回路207に対して出力される緩急信号が分岐して入力され、クロノF3に対して5秒ごとにDF調をおこなう。
Specifically, in the second slow / fast
クロノF2に対応する第2緩急信号出力回路208は、メインF3に対応する第1緩急信号出力回路207に対して出力される緩急信号が分岐して入力され、クロノF2に対して5秒ごとにDF調をおこなう。クロノF1に対応する第2緩急信号出力回路208は、メインF2に対応する第1緩急信号出力回路207に対して出力される緩急信号が分岐して入力され、クロノF1に対して5秒ごとにDF調をおこなう。
In the second slow / fast
これにより、第1分周器205におけるメインF5に対して1/500秒周期の出力信号が10秒ごとに調整される調整量と、第2分周器206におけるクロノF4に対して1/1000秒周期の出力信号が5秒ごとに調整される調整量とが等しくなる。第1分周器205におけるメインF2〜F4の出力信号の調整量と、第2分周器206におけるクロノF1〜F3の出力信号の調整量も同様に等しくなる。
As a result, the output signal with a cycle of 1/500 second is adjusted every 10 seconds with respect to the main F5 in the
すなわち、第1分周器205におけるメインF2〜F5の出力信号に対しておこなうDF調と同じ調整量の緩急を、クロノカウント値の桁飛びの原因とはならない第2分周器206におけるクロノF2〜F5を用いて付与することができる。
That is, the same amount of adjustment as the DF adjustment performed on the output signals of the main F2 to F5 in the
第2分周器206(クロノF1〜F4)に対して5秒ごとにDF調をおこなうことにより、メインカウンタ201における第1分周器205(メインF2〜F5)に対しておこなうDF調の2倍の周期でDF調をおこなって分周周波数を調整することができる。
By performing DF adjustment to the second frequency divider 206 (chrono F1 to F4) every 5 seconds, DF adjustment to the first frequency divider 205 (main F2 to F5) in the
また、緩急付与回路204は、出力する信号がn倍となる第1分周器205と第2分周器206とに対して、互いに異なるタイミングで緩急信号を出力する。具体的に、緩急付与回路204は、クロノF1〜F4に対して、それぞれ、メインF2〜F5に対する緩急信号の出力タイミングとは異なるタイミングで緩急信号を出力する。クロノF1〜F4に対して緩急信号を出力するタイミングは、たとえば、クロノカウンタ203が10秒をカウントする間の2.5秒および7.5秒のタイミングとする。
Further, the slow / fast assigning
クロノF1〜F4に対するDF調を2.5秒および7.5秒のタイミングでおこなうことにより、メインカウンタ201における第1分周器205に対するDF調のタイミングとずらすことができる。これにより、クロノカウンタ203におけるカウント値の桁飛びを回避することができる。クロノカウンタ203にかかるDF調は、たとえば、クロノカウンタ203が10秒をカウントする間の4.5秒および9.5秒のタイミングで5秒周期でおこなってもよい。
By performing the DF adjustment for the chronos F1 to F4 at the timings of 2.5 seconds and 7.5 seconds, the timing of the DF adjustment for the
クロノF1〜F4に対する緩急信号は、メインカウンタ201の出力信号のタイミングに基づいて付与することにより、メインカウンタ201の出力信号によって動作するマイコン(腕時計型の電子時計の動作を制御する制御部)が、容易にクロノグラフ用の各指針の駆動タイミング等を管理することができる。
By applying the slow / fast signals to the chronographs F1 to F4 based on the timing of the output signal of the
クロノF1〜F4に対する緩急信号は、クロノカウンタ203のカウント値に基づいて出力することもできるが、その場合は、メインカウンタ201の出力信号によって動作するマイコンは、クロノF1〜F4に対する緩急信号の出力タイミングを把握できず、クロノF1〜F4に対する緩急信号の出力タイミングからずらして、クロノグラフ用の各指針の駆動を制御することが難しくなる。
The slow / fast signal for the chrono F1 to F4 can be output based on the count value of the
(クロノカウンタ203のカウント方法)
つぎに、クロノカウンタ203による1/1000秒の桁のカウント方法について説明する。図3は、クロノカウンタ203による1/1000秒の桁のカウント値を示す説明図である。
(Counting method of chrono counter 203)
Next, a method of counting digits of 1/1000 second by the
図3において、クロノF4〜クロノF7は、クロノグラフの1/1000秒の桁の値をあらわす信号を出力する。クロノF5〜F7は、機能用分周信号を出力する複数段の第2分周器206のうちの2段目以降の第2分周器206に対応する。カウンタ回路200において、クロノF5にDF調をおこなわない場合、2進数にしたがったカウント値は、図3に示すように、クロノF4〜F7の波形に基づき、クロノF3が出力する分周周波数の周期に同期して、「0000」→「0001」→「0010」→「0011」→「0100」→・・・とカウントアップする。
In FIG. 3, the chrono F4 to the chrono F7 output a signal representing a value in the order of 1/1000 second of the chronograph. The chrono F5 to F7 correspond to the second and subsequent second-
これにより、クロノカウンタ203による1/1000秒の桁のカウント値は、クロノF3が出力する分周周波数の周期に同期して、「0」→「1」→「2」→「3」→「4」・・・・と、カウント値が飛ぶことなく1ずつカウントアップする。1/1000秒指針115は、ストップを検知した場合、ストップを検知した時点において計測されているカウント値に該当する目盛りまで回動して停止する。
As a result, the count value of 1/1000 second digit by the
(従来のカウンタ回路の構成)
ここで、従来のカウンタ回路の構成および当該カウンタ回路を用いた運針方法について説明する。図4は、従来のカウンタ回路の構成を示す説明図である。図4において、従来のカウンタ回路400は、複数段の第1分周器205を備えたメインカウンタ201と、複数段の第2分周器206を備えたクロノカウンタ203と、を備えている。各第1分周器205および各第2分周器206は、それぞれ、入力される信号の周波数を1/2に分周して出力する。
(Conventional counter circuit configuration)
Here, a configuration of a conventional counter circuit and a hand movement method using the counter circuit will be described. FIG. 4 is an explanatory diagram showing the configuration of a conventional counter circuit. In FIG. 4, the
従来のカウンタ回路400は、DF調設定値を記憶するメモリを備えた緩急付与回路204から、同じ段数の第1分周器205および第2分周器206に対応して設けられた共通の緩急信号出力回路401を介して、緩急信号を出力する。従来のカウンタ回路400によれば、各段の第1分周器205および第2分周器206に対して共通の緩急信号出力回路401から緩急信号を出力しているため、各段の第1分周器205および第2分周器206に対して同じ周期(たとえば「10秒」)でDF調がおこなわれる。
In the
従来のカウンタ回路400によってクロノカウンタ203による1/1000秒の桁をカウントする場合、1/1000秒の桁をカウントするクロノF4よりも分周周波数が低いクロノF5に対してDF調をおこなわない状態では、上記の図3と同様に、クロノF3が出力する分周周波数の周期に同期して、「0」→「1」→「2」→「3」→「4」・・・・と、カウント値が飛ぶことなく1ずつカウントアップする。
When the
一方、従来のカウンタ回路400では、たとえば、クロノF5のように、クロノF4よりも分周周波数が低い第2分周器206に対してDF調をおこなうと、以下に示すように1/1000秒の桁のカウント値が飛んでしまうことがあった。以下に、従来のカウンタ回路400による問題点について説明する。
On the other hand, in the
(従来のカウンタ回路400による問題点)
図5は、従来のカウンタ回路400においてDF調をおこなった場合の、クロノカウンタ203による1/1000秒の桁のカウント値を示す説明図である。図5においては、従来のカウンタ回路400におけるクロノF5に対してDF調をおこなった場合の、クロノカウンタ203による1/1000秒の桁のカウント値について示している。
(Problems with the conventional counter circuit 400)
FIG. 5 is an explanatory diagram showing a count value of 1/1000 second digit by the
図5において、クロノF5に対して、10秒周期でDF調をおこなった場合、クロノF5から出力される分周周波数がDF調をおこなったタイミングで変化する。具体的には、DF調をおこなうことにより、クロノF5の波形は、本来「H」レベルである位置において強制的に「L」レベルとされる。この場合、クロノF5から出力される分周周波数が、本来の位置とはタイミングがずれた位置において立ち下がるため、2進数のカウント値において、「1010」のつぎのカウント値であるカウント値「1011」が存在しなくなる。 In FIG. 5, when the DF adjustment is performed on the chrono F5 in a cycle of 10 seconds, the frequency division frequency output from the chrono F5 changes at the timing when the DF adjustment is performed. Specifically, by performing DF adjustment, the waveform of the chrono F5 is forcibly set to the "L" level at the position where it is originally the "H" level. In this case, since the frequency division frequency output from the chrono F5 falls at a position whose timing deviates from the original position, the count value "1011" which is the next count value after "1010" in the binary count value. "Does not exist.
1/1000秒の桁のカウント値「10」を示す2進数のカウント値「1010」のつぎのカウント値であるカウント値「1011」が存在しなくなると、2進数のカウント値「1011」が示す1/1000秒の桁のカウント値(10進数のカウント値)「11」を飛び越してカウントしてしまい(カウント値の飛びが発生し)、クロノカウンタ203における1/1000秒の桁のカウント値に「11」が存在しない状況が発生する。
When the count value "1011", which is the next count value after the binary count value "1010" indicating the count value "10" in the digit of 1/1000 second, does not exist, the binary count value "1011" indicates. The count value of the digit of 1/1000 second (decimal number count value) "11" is skipped and counted (the count value is skipped), and the count value of the digit of 1/1000 second in the
このように、機能用分周信号を出力する複数段の第2分周器206のうちの2段目以降の第2分周器206(たとえば、1/1000秒の桁のカウントにかかるクロノF4)よりも分周周波数が低い第2分周器206(たとえば、クロノF5)にDF調をおこなうことによって「11」のように存在しない値が生じる、すなわち、1/1000秒の桁のカウント値に追従して、1/1000秒指針115を駆動する場合には、カウント値の飛びが発生すると、アナログ時計においてクロノF3に同期してクロノF4の変化タイミングで1/1000秒指針115が運針する場合に運針回数が足りなくなってしまう。この結果、運針に際しての基準位置がずれて(クロノカウンタ203のカウント値に対し、1/1000秒指針115の位置がずれて)しまう。
In this way, the second and subsequent stages of the second-
なお、メインカウンタ201は、時刻系の表示に用いられ、1/1000秒のような短い周期の分周器205の出力信号に基づいて指針を駆動しないため、このようなカウント値の飛びが発生しない。
Since the
このようなカウント値の飛びが発生することによる不具合は、遅れDF調をおこなう場合にも同様に生じる。以下に、従来のカウンタ回路400において遅れDF調をおこなう場合のカウント値の飛びの発生について説明する。
The problem caused by the occurrence of such a jump in the count value also occurs when the delayed DF adjustment is performed. Hereinafter, the occurrence of skipping of the count value when the delayed DF adjustment is performed in the
図6は、従来のカウンタ回路400において遅れDF調をおこなった場合の、クロノカウンタ203による1/1000秒の桁のカウント値を示す説明図である。図6においては、従来のカウンタ回路400におけるクロノF5に対してDF調をおこなった場合の、クロノカウンタ203による1/1000秒の桁のカウント値について示している。
FIG. 6 is an explanatory diagram showing a count value of 1/1000 second digit by the
図6において、クロノF5に対して、5秒周期で遅れDF調をおこなった場合、クロノF5から出力される分周周波数が遅れDF調をおこなったタイミングで変化し、本来の信号に対して、マスクした分の信号が消失する。この場合、途中のビットが0に固定され、1/1000秒の桁のカウント値「4」および「5」を示す2進数のカウント値「0100」および「0101」が複数回生成されてしまい、1/1000秒の桁のカウント値に戻りが生じてしまう。 In FIG. 6, when the delayed DF adjustment is performed on the chrono F5 in a cycle of 5 seconds, the frequency division frequency output from the chrono F5 changes at the timing when the delayed DF adjustment is performed, and the original signal is compared with the original signal. The masked signal disappears. In this case, the bit in the middle is fixed to 0, and the binary count values "0100" and "0101" indicating the count values "4" and "5" in the digit of 1/1000 second are generated multiple times. There will be a return to the count value in the order of 1/1000 second.
このようなカウント値の戻りが生じた場合、10進数のカウント値においては、「4」および「5」のように、同じカウント値が何度も繰り返して出現してしまうことになる。この「4」および「5」のような『繰り返す値』が生じると、アナログ時計においてF4の変化タイミング(クロノF4の出力信号が変化した直後のクロノF3の出力信号の立ち上がりタイミングに同期)で運針する場合には、運針回数だけが増えてしまう。この結果、運針に際しての基準位置がずれてしまう。 When such a return of the count value occurs, the same count value will appear repeatedly in the decimal number count value, such as "4" and "5". When these "repeating values" such as "4" and "5" occur, the hands are moved at the change timing of F4 in the analog clock (synchronized with the rising timing of the output signal of the chrono F3 immediately after the output signal of the chrono F4 changes). If you do, only the number of hand movements will increase. As a result, the reference position for hand movement is deviated.
これに対し、この実施の形態のカウンタ回路は、メインF5に対して出力される緩急信号に基づいて、1/1000秒の桁をカウントするクロノF4に対してDF調をおこなう。上述したように、緩急付与回路204は、クロノF1〜F4に対して、それぞれ、メインカウンタ201における1段後段のメインF2〜F5に対して出力する緩急信号が、メインF2〜F5にDF調信号を入力する周期の2倍の周期で入力される。
On the other hand, the counter circuit of this embodiment performs DF adjustment to the chrono F4 that counts the digits of 1/1000 second based on the slow / fast signal output to the main F5. As described above, in the slow / fast assigning
(この発明にかかるクロノカウンタ203の動作と運針動作との関係)
つぎに、この発明にかかるクロノカウンタ203の動作と運針動作との関係について説明する。図7および図8は、この発明にかかるクロノカウンタ203の動作と運針動作との関係を示す説明図である。図7および図8においては、機能用分周信号のタイミングチャートと、クロノカウント値および運針状態との関係を示している。また、図7および図8においては、たとえばクロノF4の値が1/1000秒の桁に相当する場合のクロノF3〜F7の各分周波形の相関関係を示している。
(Relationship between the operation of the
Next, the relationship between the operation of the
この場合、クロノカウンタ203は、1/1000秒の桁のカウントを、クロノF4〜F7による分周信号に基づいておこなう。クロノカウンタ203は、2進数にしたがってカウントをおこない、カウンタアップするごとに1/1000秒の桁のクロノカウント値を1つずつカウントアップする。図7および図8においては、2進数にしたがってカウントされたカウント値と、当該2進数にしたがったカウント値を10進数にしたがって変換した、1/1000秒の桁のカウント値と、が示されている。
In this case, the
図7に示すように、クロノF5に対してDF調をおこなわず、クロノF4に対して、クロノF4より1段後段のメインF5に対するDF調の周期の2倍の周期でDF調をおこなうことにより、カウント値の最終的な値(図7においては「17」)はそのままで、2進数(F4〜F7)のカウンタ値の飛びを回避することができ、クロノカウンタ203におけるカウント値の抜けを防止することができる。
As shown in FIG. 7, the DF adjustment is not performed on the chrono F5, but the DF adjustment is performed on the chrono F4 at a cycle twice the DF adjustment cycle for the main F5, which is one step after the chrono F4. , The final value of the count value (“17” in FIG. 7) can be left as it is, and the jump of the counter value of the binary number (F4 to F7) can be avoided, and the count value of the
たとえば、2.5秒タイミングにおけるクロノF4〜F7が、2進数「0100」、カウント値「04」をカウントしている状態で、DF調によりクロノF4の出力信号が、「1」から「0」に変化しても、クロノF4の出力信号の変化は後段のクロノF5,F6,F7に伝わる。したがって、このDF調による動作は、クロノF4の出力信号が「1」から「0」に変化するタイミングが、クロノF3の出力信号に同期せずに早められたにすぎず、クロノF4〜F7によるカウント値は、1つずつカウントアップされる。 For example, while the chrono F4 to F7 at the 2.5 second timing are counting the binary number "0100" and the count value "04", the output signal of the chrono F4 is changed from "1" to "0" by the DF key. Even if it changes to, the change in the output signal of the chrono F4 is transmitted to the chrono F5, F6, F7 in the subsequent stage. Therefore, in this DF-like operation, the timing at which the output signal of the chrono F4 changes from "1" to "0" is merely accelerated without being synchronized with the output signal of the chrono F3, and is performed by the chrono F4 to F7. The count value is counted up one by one.
7.5秒タイミングにおけるDF調の動作も同様である。このように、1/1000秒のクロノグラフ情報を表示する場合に、1/1000秒に対応した周期の分周器にDF調をおこなうこととなるため、DF調の一度の調整量は、1/1000秒のカウント値を飛び越さない範囲となる。 The same applies to the DF-like operation at the 7.5 second timing. In this way, when displaying the chronograph information of 1/1000 second, the DF adjustment is performed on the frequency divider with the cycle corresponding to 1/1000 second, so the amount of adjustment of the DF adjustment at one time is 1. It is a range that does not jump over the count value of / 1000 seconds.
これにより、アナログ時計においてクロノF3に同期してクロノF4の変化タイミングで運針する場合にも、運針回数の不足を回避することができる。また、これにより、運針回数の不足による運針に際しての基準位置のずれを防止できる。 As a result, it is possible to avoid an insufficient number of hand movements even when the analog clock moves hands at the change timing of the chrono F4 in synchronization with the chrono F3. Further, this makes it possible to prevent the reference position from shifting due to the insufficient number of hand movements.
このように、クロノF4に対して、クロノF4より1段後段のメインF5に対するDF調の周期の2倍の周期でDF調をおこなうことによるカウント値の飛びの発生防止および基準位置のずれ防止は、遅れDF調をおこなう場合にも同様に効果を生じる。以下に、実施の形態1のカウンタ回路において遅れDF調をおこなう場合について説明する。 In this way, by performing the DF adjustment with respect to the chrono F4 at a cycle twice the DF adjustment cycle with respect to the main F5 one step after the chrono F4, it is possible to prevent the occurrence of skipping of the count value and the prevention of the deviation of the reference position. , The same effect is produced when the delayed DF tone is performed. The case where the delayed DF adjustment is performed in the counter circuit of the first embodiment will be described below.
図8に示すように、クロノF5に対して遅れDF調をおこなわず、クロノF4に対して、クロノF4の1段後段のメインF5に対する遅れDF調の周期の2倍の周期で遅れDF調をおこなうことにより、カウント値の最終的な値(図8においては「11」)はそのままで、2進数(F4〜F7)のカウンタ値の戻りを回避することができ、クロノカウンタ203におけるカウント値の抜けを防止することができる。
As shown in FIG. 8, the delayed DF adjustment is not performed on the chrono F5, and the delayed DF adjustment is performed on the chrono F4 at a cycle twice the cycle of the delayed DF adjustment with respect to the main F5 one step after the chrono F4. By doing so, the final value of the count value (“11” in FIG. 8) can be kept as it is, and the return of the counter value of the binary number (F4 to F7) can be avoided, and the count value of the
たとえば、2.5秒タイミングにおけるクロノF4〜F7が、2進数「0100」、カウント値「04」をカウントしている状態で、DF調によりクロノF4の出力信号が、「0」から「1」に変化せずに「0」に維持されたとする。この場合、クロノF4の出力信号が「0」に維持された状態は、後段のクロノF5,F6,F7に伝わる。したがって、DF調による動作は、クロノF4の出力信号の状態がそのまま後段のクロノF4〜F7に伝わることとなる。 For example, in a state where the chrono F4 to F7 at the 2.5 second timing are counting the binary number "0100" and the count value "04", the output signal of the chrono F4 is changed from "0" to "1" by the DF key. It is assumed that it is maintained at "0" without changing to. In this case, the state in which the output signal of the chrono F4 is maintained at "0" is transmitted to the chrono F5, F6, and F7 in the subsequent stage. Therefore, in the operation by the DF tone, the state of the output signal of the chrono F4 is directly transmitted to the chrono F4 to F7 in the subsequent stage.
これは、2進数「0100」、カウント値「04」の状態が遅延された状態にすぎない。7.5秒タイミングにおけるDF調の動作も同様である。この場合も、1/1000秒のクロノグラフ情報を表示する場合に、1/1000秒に対応した周期の分周器にDF調をおこなうこととなる。従って、DF調の一度の調整量は、1/1000秒のカウント値を飛び越さない範囲となる。 This is merely a delayed state of the binary number "0100" and the count value "04". The same applies to the DF-like operation at the 7.5 second timing. In this case as well, when displaying the chronograph information of 1/1000 second, the DF adjustment is performed on the frequency divider corresponding to 1/1000 second. Therefore, the amount of one-time adjustment of the DF tone is within the range that does not jump over the count value of 1/1000 second.
これにより、アナログ時計においてクロノF3に同期してクロノF4の変化タイミングで運針する場合にも、運針回数の不足を回避することができる。また、これにより、運針回数の不足による運針に際しての基準位置のずれを防止できる。 As a result, it is possible to avoid an insufficient number of hand movements even when the analog clock moves hands at the change timing of the chrono F4 in synchronization with the chrono F3. Further, this makes it possible to prevent the reference position from shifting due to the insufficient number of hand movements.
このように、実施の形態1のカウンタ回路は、時刻系のカウントをおこなうメインカウンタ201に対して出力する緩急信号をクロノカウンタ203に反映する際に、当該緩急信号の出力先を1段ずつ前段にシフトする。また、実施の形態1のカウンタ回路は、1段ずつ前段へのシフトを、メインカウンタ201において緩急信号を反映する頻度(10秒ごと)の2倍の頻度(5秒ごと)で反映させる。
As described above, when the slow / fast signal output to the
これにより、クロノF4に対する1回のDF調によって反映される補正量が、クロノF5に対する1回のDF調によって反映される補正量の1/2(5秒分)になるため、クロノグラフ値の飛びを回避することができる。しかも、一度の補正量はクロノF5の1/2になるが、DF調の頻度は、クロノF5に対して2倍になるため、クロノF5に対してDF調で補正する場合と同じ補正量の補正ができる。 As a result, the correction amount reflected by one DF adjustment for chrono F4 becomes 1/2 (5 seconds) of the correction amount reflected by one DF adjustment for chrono F5. You can avoid flying. Moreover, although the amount of correction at one time is 1/2 of that of Chrono F5, the frequency of DF adjustment is twice that of Chrono F5, so the amount of correction is the same as when correcting for Chrono F5 with DF adjustment. Can be corrected.
さらに、実施の形態1のカウンタ回路は、緩急信号を出力する緩急付与回路204を、メインカウンタ201とクロノカウンタ203とで共通化しやすい。すなわち、クロノカウンタ203に緩急信号を付与するタイミングを調整する程度で、これ以外の回路構成は、メインカウンタ201とクロノカウンタ203とで共通利用可能である。また、さらに、メインカウンタ201およびクロノカウンタ203に対して、本来のDF調の利点である複数の分周器に対する一度の緩急付与を適用することができる。
Further, in the counter circuit of the first embodiment, the slow / fast assigning
なお、上述したように、メインカウンタ201に対して出力する緩急信号をクロノカウンタ203に反映する際に、当該緩急信号の出力先を1段ずつ前段にシフトした結果、最前段の第2分周器206に対するDF調は、それよりも前段の第2分周器206は存在せず、より、前段の第2分周器には付与することができない。
As described above, when the slow / fast signal output to the
しかしながら、最前段の第2分周器206の出力信号は、クロノグラフの動作に用いるクロノF4,F5,F6,F7,・・・の出力信号と比較すると、周期が非常に短い。このため、所望の精度でクロノグラフが動作すれば、最前段の第2分周器206よりも前段の第2分周器に付与すべきDF調は、おこなわなくてもよい。
However, the output signal of the
<実施の形態2>
つぎに、この発明にかかる実施の形態2のカウンタ回路について説明する。実施の形態2においては、上述した実施の形態1と同一部分は同一符号で示し、説明を省略する。
<
Next, the counter circuit of the second embodiment according to the present invention will be described. In the second embodiment, the same parts as those in the first embodiment described above are indicated by the same reference numerals, and the description thereof will be omitted.
(実施の形態2のカウンタ回路の構成)
図9は、この発明にかかる実施の形態2のカウンタ回路の構成を示す説明図である。図9において、実施の形態2のカウンタ回路900は、緩急付与回路204が、機能用分周信号を出力する複数段の第2分周器206のうちの2段目以降の第2分周器206よりも前段の第2分周器206に対して、当該第2分周器206とそれぞれ同じ周期の信号を出力する第1分周器205に出力する緩急信号を、当該各第1分周器205と同じ頻度で出力する。この構成および動作は、実施の形態1と同様であるため、説明を省略する。
(Structure of Counter Circuit of Embodiment 2)
FIG. 9 is an explanatory diagram showing a configuration of a counter circuit according to a second embodiment of the present invention. In FIG. 9, in the
実施の形態1との違いは、図9において、緩急付与回路204は、2段目以降の第2分周器206に該当するクロノF5よりも前段の第2分周器206であるクロノF1〜F4のうちのクロノF1に対して、クロノF1と同じ周期の信号を出力するメインF1に出力する緩急信号を、メインF1に入力する頻度と同じ頻度で出力することである。
The difference from the first embodiment is that in FIG. 9, the slow / fast assigning
クロノF1に対して、メインF1に出力する10秒周期の緩急信号を反映させるタイミングは、5秒周期の緩急信号を反映させるタイミングとずらしておく。具体的には、たとえば、メインF1に出力する10秒周期の緩急信号をクロノF1に対して出力するタイミングをメインカウンタ201が10秒をカウントする間の4.5秒のタイミングとし、メインF2へ出力する頻度の2倍の頻度で出力する5秒周期の緩急信号をクロノカウンタ203が10秒をカウントする間の2.5秒および7.5秒のタイミングとする。
The timing of reflecting the slow / fast signal of the 10-second cycle output to the main F1 with respect to the chrono F1 is shifted from the timing of reflecting the slow / fast signal of the 5-second cycle. Specifically, for example, the timing of outputting the slow / fast signal having a cycle of 10 seconds to be output to the main F1 to the chrono F1 is set to the timing of 4.5 seconds while the
これにより、実施の形態1のカウンタ回路200による効果に加えて、クロノカウンタ203の出力信号の精度を高くすることができる。
As a result, in addition to the effect of the
<実施の形態3>
つぎに、この発明にかかる実施の形態3のカウンタ回路について説明する。実施の形態3においては、上述した実施の形態1、2と同一部分は同一符号で示し、説明を省略する。
<
Next, the counter circuit of the third embodiment according to the present invention will be described. In the third embodiment, the same parts as those of the first and second embodiments described above are indicated by the same reference numerals, and the description thereof will be omitted.
(実施の形態3のカウンタ回路の構成)
図10は、この発明にかかる実施の形態3のカウンタ回路の構成を示す説明図である。図10において、実施の形態3のカウンタ回路1000は、緩急付与回路204が、機能用分周信号を出力する複数段の第2分周器206のうちの2段目以降の第2分周器206よりも前段の各第2分周器206に対して、当該各第2分周器206とそれぞれ同じ周期の信号を出力する各第1分周器205に出力する緩急信号を、当該各第1分周器205と同じ頻度で出力する。
(Structure of Counter Circuit of Embodiment 3)
FIG. 10 is an explanatory diagram showing a configuration of a counter circuit according to a third embodiment of the present invention. In FIG. 10, in the
すなわち、図10においては、緩急付与回路204は、2段目以降の第2分周器206よりも前段の各第2分周器206であるクロノF1〜F4に対して、クロノF1〜F4とそれぞれ同じ周期の信号を出力するメインF1〜F4に出力する緩急信号を、メインF1〜F4に出力する頻度と同じ頻度で出力する。
That is, in FIG. 10, the slow / fast applying
図10において、第2緩急信号出力回路208は、クロノF4のみに対応して設けられている。メインF5に対して出力された緩急信号は、メインF5に対応する第1緩急信号出力回路207に入力される前に分岐され、クロノF4に対応して設けられた第2緩急信号出力回路208を介してクロノF4に入力される。クロノF4は、メインF4に対応する第1緩急信号出力回路207から10秒周期で出力される緩急信号と、クロノF4に対応して設けられた第2緩急信号出力回路208から5秒周期で出力される緩急信号と、に基づいてDF調をおこなう。この部分における緩急信号に関する構成と動作は、実施の形態1と同様である。
In FIG. 10, the second slow / fast
実施の形態1との違いは、クロノF1〜F4におけるDF調の動作である。クロノF1〜F4は、入力される緩急信号に基づいて、クロノカウンタ203が10秒をカウントする間の4.5秒のタイミングで、10秒周期でDF調をおこなう。前述の通り、クロノF4は、さらに、クロノカウンタ203が10秒をカウントする間の2.5秒および7.5秒のタイミングで、5秒周期でDF調をおこなう。
The difference from the first embodiment is the DF-like operation in the chrono F1 to F4. The chrono F1 to F4 perform DF adjustment in a 10-second cycle at a timing of 4.5 seconds while the
メインF5に対して10秒周期でおこなわれる1回のDF調と同じ調整量のDF調は、5秒周期で行われる2回のDF調によって、同じ調整量の調整がおこなわれる。メインカウンタ201では、さらに、メインF4に対して10秒周期でDF調がおこなわれる。これに対応するDF調として、クロノF4に対して10秒周期でメインF4と同様なDF調がおこなわれる。これにより、メインF4とメインF5とでおこなっていたDF調と同じ調整量のDF調を、クロノF4でおこなうことができる。
The adjustment amount of the same adjustment amount as one DF adjustment performed in a 10-second cycle with respect to the main F5 is adjusted by the two DF adjustments performed in a 5-second cycle. In the
このように、クロノF4に対して、メインF5に出力する緩急信号を2倍の頻度で出力するとともに、メインF5に出力する緩急信号をクロノF4に対して10秒周期で出力される緩急信号の出力タイミングとは別のタイミングで出力することにより、クロノカウンタ203における1/1000秒の桁のカウント値の抜けを防止するとともに、カウンタ値の戻りを回避することができる。
In this way, the slow / fast signal output to the main F5 is output twice as frequently as the chrono F4, and the slow / fast signal output to the main F5 is output to the chrono F4 at a cycle of 10 seconds. By outputting at a timing different from the output timing, it is possible to prevent the
これにより、図4に示した従来のカウンタ回路400から最小限の変更で実現することができ、カウンタ回路900の回路構成も、より、簡素化することができる。
As a result, it can be realized with a minimum change from the
<実施の形態4>
つぎに、この発明にかかる実施の形態4のカウンタ回路について説明する。実施の形態4においては、上述した実施の形態1〜3と同一部分は同一符号で示し、説明を省略する。
<
Next, the counter circuit of the fourth embodiment according to the present invention will be described. In the fourth embodiment, the same parts as those in the first to third embodiments described above are indicated by the same reference numerals, and the description thereof will be omitted.
(実施の形態4のカウンタ回路の構成)
図11は、この発明にかかる実施の形態4のカウンタ回路の構成を示す説明図である。図11において、実施の形態4のカウンタ回路1100は、メインカウンタ201と、クロノスイッチ202と、クロノカウンタ203と、緩急付与回路204と、温度補償回路1101と、を備えている。
(Structure of Counter Circuit of Embodiment 4)
FIG. 11 is an explanatory diagram showing a configuration of a counter circuit according to a fourth embodiment according to the present invention. In FIG. 11, the
緩急付与回路204によるメインカウンタ201およびクロノカウンタ203への緩急信号の出力に関して、構成および動作は、実施の形態1と同様である。実施の形態1との違いは、第1分周器205に対し、n倍の頻度で緩急信号が出力される第2分周器206クロノF1、F2、F3、・・・のうちの最前段の第2分周器206であるクロノF1に対して、温度補償回路1101が、温度補償用の緩急信号に加えて調整用の緩急信号を出力することである。
Regarding the output of the slow / fast signal to the
温度補償回路1101は、温度補償用のDF調を実行するタイミングを示す温度補償設定値を記憶するメモリを備えている。温度補償設定値は、DF調設定値と同様に、たとえば、各第1分周器205および各第2分周器206に対して論理緩急をおこなう周期やタイミング、緩急の頻度などによって定められる調整量、進みまたは遅れの調整方向などを指定する情報を含む。
The
電子時計は、使用環境における温度に応じて源信の周波数が変化する。この使用環境の温度に基づく周波数の変化を補償してカウンタ回路1100が動作するように、温度補償回路1101が設けられている。
In an electronic clock, the frequency of the source changes according to the temperature in the usage environment. The
温度補償回路1101は、サーミスタなどの温度計測手段による計測結果に基づいて、メインカウンタ201およびクロノカウンタ203に対して、各カウンタ回路201、203が生成する各分周信号に緩急を付与する温度補償用の緩急信号を出力する。温度補償回路1101は、温度補償設定値に基づき、第3緩急信号出力回路1102を介して、メインカウンタ201およびクロノカウンタ203に対して温度補償用の緩急信号を出力する。
The
第3緩急信号出力回路1102は、機能用分周信号を出力する複数段の第2分周器206であるクロノF4、F5、F6、・・・のうちの2段目以降の第2分周器206であるクロノF5、F6、・・・より前段に設けられた第2分周器206であるクロノF1〜F4のそれぞれに対応して複数設けられている。第3緩急信号出力回路1102は、温度補償回路1101から出力された温度補償用の緩急信号が、クロノF1〜F4のそれぞれに対して、たとえば「10秒ごと」などの所定の周期で入力されるよう、温度補償用の緩急信号の出力タイミングを調整する。
The third slow / fast
これにより、クロノF1〜F4に対して10秒ごとにDF調をおこない、クロノF1〜F4がそれぞれ分周して出力する信号の周波数(分周周波数)の調整、すなわち、温度補償をおこなうことができる。 As a result, the DF adjustment is performed on the chrono F1 to F4 every 10 seconds, and the frequency (divided frequency) of the signal output by the chrono F1 to F4 divided by each is adjusted, that is, the temperature is compensated. it can.
また、温度補償回路1101は、第3緩急信号出力回路1102を介して、クロノF1〜F4のそれぞれに出力する温度補償用の緩急信号を、クロノF1〜F4のそれぞれと同じ段数のメインF1〜F4に対して、クロノF1〜F4と同じタイミングでそれぞれ出力する。温度補償回路1101は、メインF1〜F4のそれぞれに対して、たとえば「10秒ごと」など、クロノF1〜F4に対応する頻度と同じ頻度で温度補償用の緩急信号を出力する。
Further, the
具体的には、温度補償回路1101は、たとえばクロノカウンタ203が10秒をカウントする間の9.5秒のタイミングで10秒周期で温度補償の緩急信号を出力する。これにより、クロノカウンタ203におけるDF調のタイミングとずらすことができ、かつ、メインF1〜F4に対して10秒ごとに温度補償用のDF調をおこない、メインF1〜F4が分周して出力する信号の周波数(分周周波数)の調整、すなわち、温度補償をおこなうことができる。
Specifically, the
また、温度補償回路1101は、第1の分周期205に対して、n倍の頻度で緩急信号が出力される第2分周器206のうちの最前段の第2分周器206に対して、温度補償用の緩急信号に加えて調整用の緩急信号を出力する。図11に示したように、第1の分周期205に対して、n倍の頻度で緩急信号が出力される第2分周器206は、クロノF1、F2、F3、・・・であり、これらの第2分周器206のうちの最前段の第2分周器206はクロノF1である。
Further, the
これにより、本来、『クロノF1』に10秒周期でおこなわれるべきDF調を、温度補償の調整量に足しこむことができる。温度補償のDF調は小さいので、温度補償の調整量に足しこむことにより繰上げが発生しても『クロノF4』より大きいDF調には干渉しない。 As a result, the DF adjustment that should be performed on the "Chrono F1" at a cycle of 10 seconds can be added to the adjustment amount of the temperature compensation. Since the DF tone of the temperature compensation is small, it does not interfere with the DF tone larger than the "Chrono F4" even if the carry occurs by adding it to the adjustment amount of the temperature compensation.
すなわち、緩急付与回路204がメインF2とメインF1とにおこなうDF調と同じ調整量の調整を、クロノF1に対して、緩急付与回路204と温度補償回路1101とでおこなうことができる。
That is, the same amount of adjustment as the DF adjustment performed by the slow /
また、温度補償回路1101は、対応する第1分周器205に対して、第1緩急信号出力回路207が緩急信号を出力する頻度と同じ頻度であって、かつ、第1緩急信号出力回路207が緩急信号を出力するタイミングとは異なるタイミングで、温度補償の緩急信号を出力する。具体的には、第3緩急信号出力回路1102は、たとえばメインカウンタ201が10秒をカウントする間の9.5秒のタイミングで10秒周期で温度補償の緩急信号を出力する。これにより、メインカウンタ201における各第1分周器205による分周動作の合間であって、DF調に干渉することなく温度補償をおこなうことができる。
Further, the
この場合、緩急付与回路204は、クロノF1〜F4に対して、クロノカウンタ203が10秒をカウントする間の2.5秒および7.5秒のタイミングのように、メインカウンタ201に対するDF調のタイミング、および、メインカウンタ201およびクロノカウンタ203に対する温度補償用のDF調のタイミングのそれぞれをずらしたタイミングでおこなう。
In this case, the slow / fast giving
これにより、メインカウンタ201に対するDF調のタイミングや、メインカウンタ201およびクロノカウンタ203に対する温度補償用のDF調のタイミングが干渉することを回避し、この干渉によるカウント値の飛びを回避することができる。
As a result, it is possible to avoid interference between the DF adjustment timing with respect to the
(温度補償機能を備えた従来のカウンタ回路の構成)
ここで、温度補償機能を備えた従来のカウンタ回路の構成について説明する。図12は、温度補償機能を備えた従来のカウンタ回路の構成を示す説明図である。図12において、温度補償機能を備えた従来のカウンタ回路1200は、メインカウンタ201と、クロノカウンタ203と、温度補償回路1101と、を備えている。
(Construction of conventional counter circuit with temperature compensation function)
Here, the configuration of a conventional counter circuit having a temperature compensation function will be described. FIG. 12 is an explanatory diagram showing the configuration of a conventional counter circuit having a temperature compensation function. In FIG. 12, the
緩急付与回路204は、メインF1〜F5およびクロノF1〜F5に対して、それぞれ、第1緩急信号出力回路207を介して、4.5秒のタイミングで10秒周期で緩急信号を出力する。緩急付与回路204は、それぞれ分周周波数が等しいメインF1〜F5およびクロノF1〜F5に対して緩急信号を出力する。温度補償回路1101は、メインF1〜F3およびクロノF1〜F3に対して、それぞれ、第3緩急信号出力回路1102を介して、9.5秒のタイミングで10秒周期で緩急信号を出力する。
The slow / fast giving
このように温度補償をおこなうことにより、温度補償機能を備えた従来のカウンタ回路1200においてもカウント精度を高めることができるものの、クロノカウンタ203のカウント精度の向上にともなって、温度補償をおこなわない従来のカウント回路と同様の、カウント値の飛びや繰り返しに起因する運針の不具合が生じる。
By performing temperature compensation in this way, the counting accuracy can be improved even in the
これに対し、実施の形態4のカウンタ回路1100によれば、緩急付与回路204から第2の分周器206の1/n倍の周期の信号を出力する第1分周器205に出力する緩急信号をn倍の頻度で出力することによって溢れてしまう第2分周器206の最前段のクロノF1に対するDF調の効き量を、温度補償のDF量に加算することができる。
On the other hand, according to the
これにより、DF調をおこなう第2分周器206の桁を第1分周器205の段数よりも前段にシフトさせた場合にも、図12に示す従来のカウンタ回路1200に対して大きな回路変更を加えることなく、高いカウント精度を維持することができる。具体的には、たとえば、温度補償によるDF調は、元の最大値が小さい(5.72ppm)ため、溢れ分が加算されてもクロノグラフの値が飛ぶような幅になる懸念がない。
As a result, even when the digit of the
このように、緩急付与回路204からメインF1に対応する第1緩急信号出力回路207に対して出力される緩急信号を温度補償回路1101に入力する方法は、たとえば、マイコンを用いて温度補償を計算によりおこなう場合に、本来、クロノF1に10秒周期でおこなわれるべきDF調による緩急の調整量を、温度補償の調整量に容易に足しこむことができる。
As described above, in the method of inputting the slow / fast signal output from the slow / fast giving
すなわち、実施の形態1で示した構成に加えて、温度補償回路1101を用いることを前提とした時計の場合は、実施形態2よりも、クロノF1に緩急を付与する回路か簡素化でき、従来から用いられている温度補償回路1101の緩急量を調整するだけで、クロノカウンタの正確なDF調が実現できる。
That is, in the case of a timepiece on the premise that the
上記実施の形態は、いずれも、クロノF4のほかに、クロノF1〜F3に対してDF調をおこなう例であるが、クロノグラフ機能で許容される精度が確保されるのであれば、クロノF1〜F3にDF調をおこなわなくてもよい。 In each of the above embodiments, in addition to the chrono F4, the DF adjustment is performed on the chrono F1 to F3. However, if the accuracy permitted by the chronograph function is ensured, the chrono F1 to 1 It is not necessary to perform DF tone on F3.
また、上記実施の形態は、いずれも、緩急付与回路204が、メインF5に出力する緩急信号を2倍の頻度でクロノF4に出力する例であるが、本発明はこれに限るものではない。たとえば、緩急付与回路204が、メインF5に出力する緩急信号を、4倍の頻度でクロノF3に出力したり、8倍の頻度でクロノF2に出力してもよい。前者の場合は、クロノF3の出力信号の周期は、メインF5の出力信号の周期の1/4である。
Further, in each of the above embodiments, the slow / fast giving
したがって、クロノF3における一度のDF調の調整量は、メインF5における一度のDF調の調整量の1/4の量の関係にあるが、クロノF3におけるDF調の頻度を、メインF5に対して4倍に設定することにより、メインF3で調整されるDF調の調整量と同じ量のDF調の調整が、クロノF3でおこなうことができる。後者の場合も、クロノF2におけるDF調の頻度をメインF5に対して8倍に設定することにより、同様な調整をおこなうことができる。 Therefore, the one-time DF-tone adjustment amount in the chrono F3 is 1/4 of the one-time DF-tone adjustment amount in the main F5, but the frequency of the DF-tone adjustment in the chrono F3 is set with respect to the main F5. By setting it to 4 times, the DF tone can be adjusted by the chrono F3 by the same amount as the DF tone adjustment amount adjusted by the main F3. In the latter case as well, the same adjustment can be made by setting the frequency of the DF tone in the chrono F2 to 8 times that of the main F5.
上記実施の形態においては、入力される信号の周波数を1/2倍(周期を2倍)に分周して出力する第1分周器205および第2分周器206を用いた例について説明したが、これに限るものではない。たとえば、4分の1などのように、周波数を整数分の1で分周する分周回路を用いてもよい。
In the above embodiment, an example using the
(利用例)
つぎに、この発明にかかるカウンタ回路の別の利用例について説明する。上述した各実施の形態のカウンタ回路200、900、1000、1100は、クロノグラフに限らず、時計でタイミングを作って処理をする場面に転用することができる。具体的には、たとえば、図13に示すように、任意の信号波形をサンプリングして解析するような場合に、この発明にかかるカウンタ回路を用いることにより、時刻精度とサンプリング回数の確保とを両立することができる。
(Usage example)
Next, another usage example of the counter circuit according to the present invention will be described. The
図13は、この発明にかかるカウンタ回路の別の利用例を示す説明図である。図13においては、任意の信号波形をサンプリングする利用例を示している。この場合、クロノグラフ値を出力する代わりに、サンプリングタイミングを出力するようにする他は、上述した各実施の形態のカウンタ回路とほぼ同じ構成のカウンタ回路によって実現することができる。 FIG. 13 is an explanatory diagram showing another usage example of the counter circuit according to the present invention. FIG. 13 shows a usage example of sampling an arbitrary signal waveform. In this case, it can be realized by a counter circuit having substantially the same configuration as the counter circuit of each of the above-described embodiments, except that the sampling timing is output instead of outputting the chronograph value.
具体的には、たとえば、0.1秒間に10回のサンプリングをおこなって信号レベルのH/Lを判定するため、1/100秒周期の信号を出力する分周器と後段の分周器との出力信号でサンプリングのタイミング信号を出力する場合、後段の分周器に対してDF調をおこなうことによってサンプリングタイミングに飛びが発生する。これによってサンプリング回数が減ると、誤判定のおそれがある。このような不具合は、たとえば、「10回のサンプリング中5回以上のサンプリング値が閾値を超えればHレベルと判定する」などの条件式を用いて判定をおこなう場合に生じる。 Specifically, for example, in order to determine the signal level H / L by sampling 10 times in 0.1 second, a frequency divider that outputs a signal with a period of 1/100 second and a frequency divider in the subsequent stage When the sampling timing signal is output from the output signal of, the sampling timing is skipped by performing DF adjustment to the frequency divider in the subsequent stage. If the number of samplings is reduced as a result, there is a risk of erroneous determination. Such a problem occurs when the determination is made using a conditional expression such as "If the sampling value of 5 or more times out of 10 samplings exceeds the threshold value, it is determined to be the H level".
これに対し、この発明にかかるカウンタ回路を用いて、サンプリングタイミングの出力に用いられる機能用分周信号を出力する複数段の分周器うちの2段目以降の分周器に、メインカウンタを構成する分周器に対して、n倍の頻度で1/nのDF調をおこなうことにより、より細かい桁に飛びが生じることを回避できる。この発明にかかるカウンタ回路によれば、サンプリングタイミングに桁飛びが生じることがないため、サンプリングの回数が不足することを回避できる。これにより、誤判定を回避することができ、時刻精度とサンプリング回数の確保とを両立することができる。 On the other hand, using the counter circuit according to the present invention, a main counter is used for the second and subsequent stage dividers of the plurality of stages of dividers that output the functional divider signal used for sampling timing output. By performing 1 / n DF adjustment with respect to the constituent frequency dividers at a frequency of n times, it is possible to avoid the occurrence of jumps in finer digits. According to the counter circuit according to the present invention, since the sampling timing does not skip digits, it is possible to avoid an insufficient number of samplings. As a result, erroneous determination can be avoided, and both time accuracy and securing of the number of samplings can be achieved at the same time.
なお、この場合にも、DF調をおこなう周期は一定でなくてもよい。具体的には、上述した各実施の形態のカウンタ回路においては、5秒周期でDF調をおこなうようにしたが、たとえば、10秒をカウントするうちの1.5秒や2.5秒のタイミングにおいて集中的にDF調をおこなうようにしてもよい。 Also in this case, the cycle of performing the DF adjustment does not have to be constant. Specifically, in the counter circuit of each of the above-described embodiments, the DF adjustment is performed in a cycle of 5 seconds, but for example, the timing of 1.5 seconds or 2.5 seconds out of counting 10 seconds. You may try to perform DF tone intensively in.
このように、この発明にかかる実施の形態のカウンタ回路によれば、時刻用分周信号よりも周期が短い機能用分周信号に基づいてカウントされるカウンタ値の飛びを回避することができる。 As described above, according to the counter circuit of the embodiment according to the present invention, it is possible to avoid skipping of the counter value counted based on the functional frequency division signal having a shorter period than the time frequency division signal.
また、この発明にかかる実施の形態のカウンタ回路によれば、歩留まりを低下させることなく、時刻用分周信号よりも周期が短い機能用分周信号に基づいてカウントされるカウンタ値の飛びを回避することができる。しかも、時刻用分周信号を生成する第1カウンタ回路と機能用分周信号を生成する第2カウンタ回路とで緩急付与回路を共通化しやすい。 Further, according to the counter circuit of the embodiment according to the present invention, skipping of the counter value counted based on the functional frequency dividing signal having a shorter period than the time frequency dividing signal is avoided without lowering the yield. can do. Moreover, it is easy to standardize the slow / fast assigning circuit between the first counter circuit that generates the frequency division signal for time and the second counter circuit that generates the frequency division signal for function.
さらに、時刻用分周信号を生成する第1カウンタ回路や機能用分周信号を生成する第2カウンタ回路に対し、本来のDF調の利点である複数の分周器に対する一度の緩急付与を適用することができる。 Furthermore, for the first counter circuit that generates the frequency division signal for time and the second counter circuit that generates the frequency division signal for function, the one-time slow / fast addition to multiple frequency dividers, which is the original advantage of DF tone, is applied. can do.
以上のように、この発明にかかるカウンタ回路は、時刻を計時するための時刻用分周信号よりも周期が短い機能用分周信号に基づいてカウントをおこなうカウンタ回路に有用であり、特に、クロノグラフ機能を実現するカウンタ回路に適している。 As described above, the counter circuit according to the present invention is useful for a counter circuit that counts based on a functional frequency divider signal having a shorter period than a time frequency divider signal for measuring time, and is particularly useful for a chronograph. Suitable for counter circuits that realize graph functions.
100 電子時計(本体)
106 秒針
107 12時間計
108 60分計
109 1/10秒、1/100秒計
111 12時間針
112 60分針
113 1/10秒の桁を表示する短針
114 1/100秒の桁を表示する長針
200、900、1000、1100 カウンタ回路
201 メインカウンタ
202 クロノスイッチ
203 クロノカウンタ
204 緩急付与回路
205 第1分周器
206 第2分周器
1101 温度補償回路
100 electronic clock (main body)
106
Claims (5)
前記第1分周器と分周比が等しい複数段の第2分周器を備え、前記基準信号を前記複数段の第2分周器によって順次分周することにより前記時刻用分周信号よりも周期が短い機能用分周信号を生成する第2カウンタ回路と、
前記第1カウンタ回路と前記第2カウンタ回路とに対して、各カウンタ回路が生成する各分周信号に緩急を付与する緩急信号を出力する緩急付与回路と、
を備え、
前記緩急付与回路は、
前記複数段の第2分周器のうち所定の第2分周器に対して、少なくとも当該第2分周器が出力する信号のn倍(n=2以上の自然数)の周期の信号を出力する第1分周器に出力する緩急信号を、当該第1分周器に出力する緩急信号と比較して前記n倍の頻度で出力し、
前記所定の第2分周器よりも後段の第2分周器に対して緩急信号を印加せず、
前記所定の第2分周器は、論理周波数調整に伴う機能用カウンタのカウント値の飛びの原因となり得る第2分周器のうちの1段目の第2分周器の1段前に設けられた第2分周器である、
ことを特徴とするカウンタ回路。 A multi-stage first divider is provided, and the reference signal output from the oscillation circuit is sequentially divided by the multi-stage first divider to generate a time frequency divider signal used for time system notification. 1st counter circuit to oscillate
A plurality of stages of second frequency dividers having the same frequency division ratio as the first frequency divider are provided, and the reference signal is sequentially divided by the plurality of stages of the second frequency divider to obtain the time frequency divider signal. A second counter circuit that generates a frequency division signal for functions with a short period,
With respect to the first counter circuit and the second counter circuit, a slow / fast giving circuit that outputs a slow / fast signal that gives slow / fast to each frequency dividing signal generated by each counter circuit, and a slow / fast giving circuit.
With
The slow / fast grant circuit
A signal having a period of at least n times (n = 2 or more natural numbers) the signal output by the second divider is output to a predetermined second divider among the plurality of stages of the second divider. The slow / fast signal output to the first frequency divider is output n times more frequently than the slow / fast signal output to the first frequency divider.
No slow / fast signal is applied to the second divider after the predetermined second divider, without applying a slow / fast signal.
The predetermined second divider is provided one step before the second divider of the first stage of the second divider which may cause the count value of the functional counter to jump due to the logical frequency adjustment. The second frequency divider,
A counter circuit characterized by that.
出力する信号が前記n倍となる前記第1分周器と前記第2分周器とには、互いに異なるタイミングで前記緩急信号を出力する、
ことを特徴とする請求項1に記載のカウンタ回路。 The slow / fast grant circuit
The slow / fast signal is output to the first divider and the second divider whose output signals are n times as large as those of the first divider and the second divider at different timings.
The counter circuit according to claim 1.
前記所定の第2分周器よりも前段の各第2分周期には、当該各第2分周器が出力する信号のm倍(m=自然数)の周期の信号を出力する各第1分周器に出力する緩急信号を、当該第1分周器に出力する緩急信号と比較して前記m倍の頻度で出力する、
ことを特徴とする請求項1または2に記載のカウンタ回路。 The slow / fast grant circuit
In each second division cycle prior to the predetermined second divider, each first minute that outputs a signal having a period m times (m = natural number) of the signal output by each second divider. The slow / fast signal output to the peripheral device is output at a frequency of m times that of the slow / fast signal output to the first frequency divider.
The counter circuit according to claim 1 or 2.
前記所定の第2分周器よりも前段の各第2分周器には、当該各第2分周器とそれぞれ同じ周期の信号を出力する各第1分周器に出力する緩急信号を、当該各第1分周器と同じ頻度で出力する、
ことを特徴とする請求項3に記載のカウンタ回路。 The slow / fast grant circuit
Each second divider in front of the predetermined second divider is provided with a slow / fast signal to be output to each first divider that outputs a signal having the same period as each second divider. Output with the same frequency as each first frequency divider,
The counter circuit according to claim 3.
前記温度補償回路は、
前記n倍の頻度で緩急信号が出力される前記第2分周器のうちの最前段の第2分周器には、前記温度補償用の緩急信号に加えて調整用の緩急信号を出力する、
ことを特徴とする請求項1〜4のいずれか一つに記載のカウンタ回路。 Based on the measurement result by the temperature measuring means, the temperature at which the first counter circuit and the second counter circuit output a slow / fast signal for temperature compensation that gives slow / fast to each frequency dividing signal generated by each counter circuit. Equipped with a compensation circuit
The temperature compensation circuit
A slow / fast signal is output at a frequency n times higher. A slow / fast signal for adjustment is output to the second divider in the front stage of the second divider in addition to the slow / fast signal for temperature compensation. ,
The counter circuit according to any one of claims 1 to 4.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017068954A JP6853093B2 (en) | 2017-03-30 | 2017-03-30 | Counter circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017068954A JP6853093B2 (en) | 2017-03-30 | 2017-03-30 | Counter circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018169362A JP2018169362A (en) | 2018-11-01 |
JP6853093B2 true JP6853093B2 (en) | 2021-03-31 |
Family
ID=64017942
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017068954A Active JP6853093B2 (en) | 2017-03-30 | 2017-03-30 | Counter circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6853093B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7070593B2 (en) * | 2020-02-25 | 2022-05-18 | カシオ計算機株式会社 | Pointer control device and pointer control method |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50104065A (en) * | 1974-01-18 | 1975-08-16 | ||
GB1513941A (en) * | 1975-04-23 | 1978-06-14 | Suisse Horlogerie | Electronic timepiece for time of day and chronograph functions |
JPS54130160A (en) * | 1978-03-31 | 1979-10-09 | Citizen Watch Co Ltd | Regulation adjuster of electronic watches |
JPS5753681A (en) * | 1980-09-18 | 1982-03-30 | Seiko Epson Corp | Electronic watch with temperature detecting function |
JPS60139292U (en) * | 1984-02-25 | 1985-09-14 | オリエント時計株式会社 | Electronic clock with temperature compensation function |
JP3180494B2 (en) * | 1992-04-17 | 2001-06-25 | セイコーエプソン株式会社 | Logic device |
JP5119002B2 (en) * | 2008-02-29 | 2013-01-16 | シチズン時計株式会社 | Clock circuit and electronic clock |
KR20140089774A (en) * | 2013-01-07 | 2014-07-16 | 삼성전자주식회사 | Apparatus and method for frequency compensation |
-
2017
- 2017-03-30 JP JP2017068954A patent/JP6853093B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2018169362A (en) | 2018-11-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH1073673A (en) | Function indicator | |
US10372084B2 (en) | Analog electronic watch | |
GB2126383A (en) | Analog electronic timepiece | |
US4270197A (en) | Analog display electronic stopwatch | |
JP2716449B2 (en) | Pointer type display device | |
US4245338A (en) | Time correction system for an electronic timepiece | |
JP6853093B2 (en) | Counter circuit | |
JPS6045383B2 (en) | electronic watch body | |
US8253456B2 (en) | Time correction circuit and electronic apparatus | |
JP2011191220A (en) | Analog electronic timepiece | |
JP6138529B2 (en) | Electronic clock | |
JPH0347718B2 (en) | ||
JPS60224088A (en) | Hand type timer | |
WO1997045776A1 (en) | Analog electronic timepiece | |
JP5119002B2 (en) | Clock circuit and electronic clock | |
JP6498031B2 (en) | Frequency divider, frequency divider control method, and analog electronic timepiece | |
JP3745052B2 (en) | Pointer-type electronic watch | |
JPH058995B2 (en) | ||
JP2013253786A (en) | Analog electronic chronometer | |
JP2007232569A (en) | Radio-controlled timepiece | |
JPH06265646A (en) | Analog electronic watch with chronograph function | |
JP2020173149A (en) | Timepiece | |
JPS6024434B2 (en) | electronic clock | |
JPS585396B2 (en) | densid cay | |
SU1112340A1 (en) | Electrionic wrist watch having correction device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20191203 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20201030 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20201110 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20201222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210119 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210203 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210302 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210311 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6853093 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |