JP6852471B2 - Inrush current suppression circuit and power supply circuit - Google Patents

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本発明は、突入電流防止回路および当該突入電流防止回路を含む電源回路に関する。 The present invention relates to an inrush current prevention circuit and a power supply circuit including the inrush current prevention circuit.

各種の電子装置は電源回路を有している。一般的な電源回路は、コイル（インダクタ）やコンデンサ（キャパシタ）などの素子を有している。電源回路に対して電源を投入すると、このような素子などに起因して、通常動作時に流れる電流よりはるかに大きな電流が瞬間的に流れることが知られている。このような電源投入時に流れる大きな電流は突入電流などと称される。 Various electronic devices have a power supply circuit. A general power supply circuit has elements such as a coil (inductor) and a capacitor (capacitor). It is known that when a power is turned on to a power supply circuit, a current far larger than the current flowing during normal operation flows instantaneously due to such an element or the like. Such a large current that flows when the power is turned on is called an inrush current or the like.

従来から、このような突入電流を抑制するための回路構成がいくつか提案されている。
特開２００１−１２７６１３号公報（特許文献１）は、直流電源と、負荷回路と、ＭＯＳＦＥＴを直列に接続した回路において、スイッチオン直後はＭＯＳＦＥＴのオン電圧を高くし、スイッチオン設定時間後にＭＯＳＦＥＴのオン電圧を低くする、突入電流防止回路を開示する。 Conventionally, some circuit configurations for suppressing such an inrush current have been proposed.
Japanese Patent Application Laid-Open No. 2001-127613 (Patent Document 1) describes that in a circuit in which a DC power supply, a load circuit, and a MOSFET are connected in series, the on-voltage of the MOSFET is increased immediately after the switch is turned on, and the MOSFET is set after the switch-on set time. A rush current prevention circuit that lowers the on-voltage is disclosed.

特開平１１−２８９６５７号公報（特許文献２）は、定常的に動作している場合の損失を、抵抗のみを使用した場合に比較して小さくした突入電流抑止装置を開示する。 Japanese Unexamined Patent Publication No. 11-289657 (Patent Document 2) discloses an inrush current suppressing device in which the loss in the case of steady operation is smaller than that in the case of using only a resistor.

特開２０１３−２２２６０７号公報（特許文献３）は、入力電源が短時間遮断後に復帰した場合でも、突入電流を抑制できる電源回路を開示する。 Japanese Unexamined Patent Publication No. 2013-222607 (Patent Document 3) discloses a power supply circuit capable of suppressing an inrush current even when the input power supply is restored after being cut off for a short time.

特開２００１−１２７６１３号公報Japanese Unexamined Patent Publication No. 2001-127613 特開平１１−２８９６５７号公報Japanese Unexamined Patent Publication No. 11-289657 特開２０１３−２２２６０７号公報Japanese Unexamined Patent Publication No. 2013-222607

汎用的な電子装置は、様々な用途および場所で使用されることがあり、様々な使用環境に適応しておくことが重要である。ところで、上述したような突入電流抑制回路を構成する回路素子の物理定数は温度特性を有しており、環境温度に応じて、特性値が大きく変化することもある。 General-purpose electronic devices may be used in various applications and locations, and it is important to adapt them to various usage environments. By the way, the physical constants of the circuit elements constituting the inrush current suppression circuit as described above have temperature characteristics, and the characteristic values may change significantly depending on the environmental temperature.

上述の特許文献１〜特許文献３は、いずれも環境温度などについて何ら考慮されていない。本発明は、耐環境性を高めた突入電流抑制回路、および、その突入電流抑制回路を用いた電子装置を提供することを目的とする。 None of the above-mentioned Patent Documents 1 to 3 considers the environmental temperature or the like. An object of the present invention is to provide an inrush current suppression circuit having improved environmental resistance and an electronic device using the inrush current suppression circuit.

本発明のある局面によれば、電源と負荷回路との間に配置される突入電流抑制回路が提供される。突入電流抑制回路は、電源電位およびグランド電位の一方と電気的に接続される第１のラインと、電源電位およびグランド電位の他方と電気的に接続される第２のラインと、第１のラインに介挿されるリアクトルと、第２のラインに介挿されるトランジスタと、トランジスタに並列接続されるサーミスタと、第１のラインと第２のラインとの間に電気的に接続されるとともに、第１のラインと第２のラインとの間に生じる電圧を分圧してトランジスタのゲートに与える分圧抵抗と、トランジスタの負荷回路側のノードとリアクトルの電源側のノードとを電気的に接続するダイオードとを含む。 According to certain aspects of the invention, an inrush current suppression circuit is provided that is located between the power supply and the load circuit. The inrush current suppression circuit includes a first line that is electrically connected to one of the power supply potential and the ground potential, a second line that is electrically connected to the other of the power supply potential and the ground potential, and a first line. The reactor inserted in the second line, the transistor inserted in the second line, the thermista connected in parallel to the transistor, and the first line and the second line are electrically connected to each other and the first line. A voltage dividing resistor that divides the voltage generated between the first line and the second line and gives it to the gate of the transistor, and a diode that electrically connects the node on the load circuit side of the transistor and the node on the power supply side of the reactor. including.

好ましくは、ダイオードの順方向電圧は、トランジスタの端子間に印加される電圧が電源電位とグランド電位との間の電圧を超えないように設定される。 Preferably, the forward voltage of the diode is set so that the voltage applied between the terminals of the transistor does not exceed the voltage between the power supply potential and the ground potential.

好ましくは、突入電流抑制回路は、トランジスタに並列接続されるキャパシタをさらに含む。 Preferably, the inrush current suppression circuit further includes a capacitor connected in parallel with the transistor.

本発明の別の局面によれば、源からの電力を負荷へ供給する電源回路が提供される。電源回路は、電源電位およびグランド電位の一方と電気的に接続される第１のラインと、電源電位およびグランド電位の他方と電気的に接続される第２のラインと、第１のラインに介挿されるリアクトルと、第２のラインに介挿されるトランジスタと、トランジスタに並列接続されるサーミスタと、第１のラインと第２のラインとの間に電気的に接続されるとともに、第１のラインと第２のラインとの間に生じる電圧を分圧してトランジスタのゲートに与える分圧抵抗と、第１のラインと第２のラインとの間に電気的に接続されるキャパシタと、トランジスタの負荷回路側のノードとリアクトルの電源側のノードとを電気的に接続するダイオードとを含む。 According to another aspect of the invention, there is provided a power supply circuit that supplies power from the source to the load. The power supply circuit is routed through a first line that is electrically connected to one of the power supply potential and the ground potential, a second line that is electrically connected to the other of the power supply potential and the ground potential, and a first line. The reactor to be inserted, the transistor to be inserted in the second line, the thermista connected in parallel to the transistor, and the first line are electrically connected between the first line and the second line, and the first line. The voltage dividing resistance that divides the voltage generated between the first line and the second line and gives it to the gate of the transistor, the capacitor that is electrically connected between the first line and the second line, and the load of the transistor. It includes a diode that electrically connects the node on the circuit side and the node on the power supply side of the reactor.

本発明によれば、耐環境性を高めた突入電流抑制回路、および、その突入電流抑制回路を用いた電子装置を実現できる。 According to the present invention, it is possible to realize an inrush current suppression circuit having improved environmental resistance and an electronic device using the inrush current suppression circuit.

本発明の関連技術に係る突入電流抑制回路を含む電源回路の回路構成を示す模式図である。It is a schematic diagram which shows the circuit structure of the power supply circuit including the inrush current suppression circuit which concerns on the related technique of this invention. 図１に示す電源回路の電源投入直後の動作例を説明するためのタイムチャートである。It is a time chart for demonstrating the operation example immediately after power-on of the power supply circuit shown in FIG. 図１に示す電源回路の低温環境下においてトランジスタがオフ状態に遷移したときの動作例を説明するためのタイムチャートである。It is a time chart for demonstrating the operation example when a transistor transitions to an off state in the low temperature environment of the power supply circuit shown in FIG. 本実施の形態に係る突入電流抑制回路を含む電源回路の回路構成を示す模式図である。It is a schematic diagram which shows the circuit structure of the power supply circuit including the inrush current suppression circuit which concerns on this embodiment. 図４に示す電源回路の低温環境下においてトランジスタがオフ状態に遷移したときの動作例を説明するためのタイムチャートである。It is a time chart for demonstrating the operation example when a transistor transitions to an off state in the low temperature environment of the power supply circuit shown in FIG. 本実施の形態の変形例に係る突入電流抑制回路を含む電源回路の回路構成を示す模式図である。It is a schematic diagram which shows the circuit structure of the power supply circuit including the inrush current suppression circuit which concerns on the modification of this Embodiment.

本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。 Embodiments of the present invention will be described in detail with reference to the drawings. The same or corresponding parts in the drawings are designated by the same reference numerals and the description thereof will not be repeated.

＜Ａ．関連技術に係る突入電流抑制回路＞
まず、本発明の関連技術に係る突入電流抑制回路について説明する。図１は、本発明の関連技術に係る突入電流抑制回路を含む電源回路２００の回路構成を示す模式図である。 <A. Inrush current suppression circuit related to related technology>
First, an inrush current suppression circuit according to a related technique of the present invention will be described. FIG. 1 is a schematic diagram showing a circuit configuration of a power supply circuit 200 including an inrush current suppression circuit according to a related technique of the present invention.

図１を参照して、電源回路２００は、任意の負荷に電力を供給する回路構成であり、電力供給部１０と、突入電流抑制回路２０＃と、負荷回路３０とを含む。 With reference to FIG. 1, the power supply circuit 200 has a circuit configuration for supplying electric power to an arbitrary load, and includes a power supply unit 10, an inrush current suppression circuit 20 #, and a load circuit 30.

電力供給部１０は、直流電力を供給する回路であり、所定の電源電位に維持される電源ノード１２（ＤＣ）と、グランド電位に接続されるグランドノード１４とを含む。電力供給部１０は、電源ノード１２とグランドノード１４との間に、所定の直流電圧を印加する。電源ノード１２とグランドノード１４との間に負荷が電気的に接続される。図示していないが、電力供給部１０は、ブリッジ回路などの交流電力を直流電力に変換するための整流回路を含んでいてもよい。 The power supply unit 10 is a circuit for supplying DC power, and includes a power supply node 12 (DC) maintained at a predetermined power supply potential and a ground node 14 connected to the ground potential. The power supply unit 10 applies a predetermined DC voltage between the power supply node 12 and the ground node 14. A load is electrically connected between the power node 12 and the ground node 14. Although not shown, the power supply unit 10 may include a rectifier circuit for converting AC power such as a bridge circuit into DC power.

突入電流抑制回路２０＃は、電力供給部１０からの電力供給が開始された直後に、過大な電流が流れないように制限する回路であり、電源ノード１２と電気的に接続される電源ライン２２と、グランドノード１４と電気的に接続されるグランドライン２４とを含む。 The inrush current suppression circuit 20 # is a circuit that restricts an excessive current from flowing immediately after the power supply from the power supply unit 10 is started, and is a power supply line 22 that is electrically connected to the power supply node 12. And a ground line 24 that is electrically connected to the ground node 14.

電源ライン２２には、リアクトルＬ１が直列に介挿されており、グランドライン２４には、トランジスタＴＲ１が直列に介挿されている。リアクトルＬ１は、高調波成分を抑制するための、一種のラインフィルタとして機能する。このラインフィルタは、コモンチョークモードのフィルタとして機能してもよい。トランジスタＴＲ１は、バイパストランジスタとして機能し、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が用いられる。 A reactor L1 is inserted in series in the power supply line 22, and a transistor TR1 is inserted in series in the ground line 24. The reactor L1 functions as a kind of line filter for suppressing harmonic components. This line filter may function as a filter in common choke mode. The transistor TR1 functions as a bypass transistor, and for example, an IGBT (Insulated Gate Bipolar Transistor) or a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) is used.

電源ライン２２とグランドライン２４との間には、直列接続された２つの抵抗Ｒ１およびＲ２が配置されており、抵抗Ｒ１と抵抗Ｒ２との接続ノードがトランジスタＴＲ１のゲートＧと電気的に接続されている。すなわち、トランジスタＴＲ１のゲートＧには、グランドライン２４と電源ライン２２との間に生じる電圧を抵抗Ｒ１と抵抗Ｒ２との抵抗値の比率で分圧された電圧が与えられることになる。 Two resistors R1 and R2 connected in series are arranged between the power supply line 22 and the ground line 24, and the connection node between the resistors R1 and R2 is electrically connected to the gate G of the transistor TR1. ing. That is, the gate G of the transistor TR1 is given a voltage obtained by dividing the voltage generated between the ground line 24 and the power supply line 22 by the ratio of the resistance values of the resistors R1 and R2.

トランジスタＴＲ１のソースＳ−ドレインＤ間と並列に制限抵抗Ｒｔｈが電気的に接続される。制限抵抗Ｒｔｈは、サーミスタを用いて構成されることが好ましい。サーミスタを用いることで、電流が流れることになる発熱によって温度上昇を生じ、それによって抵抗値を漸減させることができるからである。すなわち、本明細書において、「サーミスタ」は、温度が高くなるほど抵抗値を低減させるような、温度−抵抗値特性を有する素子を包含する。そのため、狭義の「サーミスタ」に限らず、同様の温度−抵抗値特性を有する素子を用いることができる。 The limiting resistor Rth is electrically connected in parallel with the source S and drain D of the transistor TR1. The limiting resistor Rth is preferably configured using a thermistor. This is because by using a thermistor, the temperature rises due to the heat generated by which the current flows, and the resistance value can be gradually reduced accordingly. That is, in the present specification, the "thermistor" includes an element having a temperature-resistance value characteristic that reduces the resistance value as the temperature rises. Therefore, not only the "thermistor" in the narrow sense but also an element having the same temperature-resistance value characteristic can be used.

負荷回路３０の一例として、例えば、スイッチングにより必要な電圧を供給するような構成を例示する。より具体的には、負荷回路３０は、キャパシタＣ１と、ドライバ回路３２と、負荷３４とを含む。 As an example of the load circuit 30, for example, a configuration in which a required voltage is supplied by switching will be illustrated. More specifically, the load circuit 30 includes a capacitor C1, a driver circuit 32, and a load 34.

ドライバ回路３２は、スイッチングレギュレータのような直流電圧をチョッピングして昇圧動作または降圧動作を行うようなものであってもよいし、インバータのような直流電圧から交流電圧を生成するようなものであってもよい。キャパシタＣ１は、電源ライン２２とグランドノード１４との間に電気的に接続され、ドライバ回路３２に供給される直流電力を平滑化する。負荷３４は、電力消費を行う任意の回路またはエレメントを含む。 The driver circuit 32 may be such that a DC voltage is chopped to perform a step-up operation or a step-down operation such as a switching regulator, or an AC voltage is generated from a DC voltage such as an inverter. You may. The capacitor C1 is electrically connected between the power supply line 22 and the ground node 14 to smooth the DC power supplied to the driver circuit 32. The load 34 includes any circuit or element that consumes power.

図２は、図１に示す電源回路２００の電源投入直後の動作例を説明するためのタイムチャートである。図２には、電力供給部１０からの電力供給が開始された直後の動作例を示す。図２（ａ）に示すように、電力供給部１０の電源ノード１２とグランドノード１４との間に印加される電圧Ｖｉｎが時刻ｔ０に所定値まで増加したとする。すると、図２（ｂ）に示すように、電源ノード１２とグランドノード１４との間に電気的に接続されるキャパシタＣ１への充電が開始され、キャパシタＣ１の充電電圧ＶＣ１は、所定の時定数で増加する。 FIG. 2 is a time chart for explaining an operation example of the power supply circuit 200 shown in FIG. 1 immediately after the power is turned on. FIG. 2 shows an operation example immediately after the power supply from the power supply unit 10 is started. As shown in FIG. 2 (a), a voltage V in applied between the power supply node 12 and ground node 14 of the power supply unit 10 is increased to a predetermined value at time t0. Then, as shown in FIG. 2B, charging of the capacitor C1 electrically connected between the power supply node 12 and the ground node 14 is started, and the charging voltage VC1 of the capacitor C1 is set to a predetermined time. It increases with a constant.

電源投入直後（時刻ｔ０）においては、トランジスタＴＲ１のゲートＧに印加される電圧（ソースＳ−ゲートＧ間電圧）は、トランジスタＴＲ１のしきい値より低いので、トランジスタＴＲ１はオフ状態（非導通状態）を維持する。そのため、キャパシタＣ１を充電するための電流は、制限抵抗Ｒｔｈを流れることになる。 Immediately after the power is turned on (time t0), the voltage applied to the gate G of the transistor TR1 (voltage between the source S and the gate G) is lower than the threshold value of the transistor TR1, so that the transistor TR1 is in the off state (non-conducting state). ) Is maintained. Therefore, the current for charging the capacitor C1 flows through the limiting resistor Rth.

制限抵抗Ｒｔｈは、サーミスタであり、電源投入直後（時刻ｔ０）においては、ほぼ周囲温度に応じた相対的に大きな抵抗値を有しており、この相対的に大きな抵抗値によって、電源投入直後（時刻ｔ０）に、電源ノード１２からグランドノード１４へ流れる過大な電流を制限する。 The limiting resistor Rth is a thermistor, and immediately after the power is turned on (time t0), it has a relatively large resistance value substantially corresponding to the ambient temperature, and due to this relatively large resistance value, immediately after the power is turned on (time t0). At time t0), the excessive current flowing from the power supply node 12 to the ground node 14 is limited.

その後、制限抵抗Ｒｔｈに流れる電流に応じた発熱によって抵抗値が徐々に小さくなる。その結果、電力供給部１０の印加電圧の大部分がキャパシタＣ１に印加されることになる。その後、キャパシタＣ１が十分に充電されると、トランジスタＴＲ１のゲートＧに印加される電圧（ソースＳ−ゲートＧ間電圧）がしきい値を超えて、トランジスタＴＲ１は活性化してオン状態（導通状態）に遷移する（時刻ｔ１）。 After that, the resistance value gradually decreases due to heat generation corresponding to the current flowing through the limiting resistor Rth. As a result, most of the applied voltage of the power supply unit 10 is applied to the capacitor C1. After that, when the capacitor C1 is sufficiently charged, the voltage applied to the gate G of the transistor TR1 (voltage between the source S and the gate G) exceeds the threshold value, and the transistor TR1 is activated and turned on (conducting state). ) (Time t1).

トランジスタＴＲ１がオン状態に遷移すると、グランドライン２４を流れる電流は、トランジスタＴＲ１および制限抵抗Ｒｔｈを分流して流れることになるが、トランジスタＴＲ１の抵抗値の方が制限抵抗Ｒｔｈの抵抗値より低いので、大部分の電流はトランジスタＴＲ１を流れることになる（図２（ｃ）のドレインＤ−ソースＳ間を流れる電流ＩＤＳおよび図２（ｄ）の制限抵抗Ｒｔｈを流れる電流ＩＲｔｈの時間的変化を参照）。 When the transistor TR1 transitions to the ON state, the current flowing through the ground line 24 flows by dividing the transistor TR1 and the limiting resistance Rth, but the resistance value of the transistor TR1 is lower than the resistance value of the limiting resistance Rth. Most of the current flows through the transistor TR1 (temporal change of the current I DS flowing between the drain D and the source S in FIG. 2C and the current I Rth flowing through the limiting resistance Rth in FIG. 2D). See).

その結果、図２（ｅ）に示すように、トランジスタＴＲ１のソースＳ−ドレインＤ間には電圧ＶＤＳは、トランジスタＴＲ１がオン状態において生じる順方向電圧に相当する電圧が生じるようになる。 As a result, as shown in FIG. 2 (e), the voltage V DS between the source S- drain D of the transistor TR1, so the voltage corresponding to the forward voltage transistor TR1 occurs in the ON state occurs.

以上のように、図１に示す突入電流抑制回路２０＃を含む電源回路２００においては、電源投入直後の突入電流を制限抵抗Ｒｔｈの抵抗値によって制限するとともに、その後の定常動作時には、電流損失の少ないトランジスタＴＲ１を用いることで、突入電流の抑制および高効率化を実現する。また、図１に示す突入電流抑制回路２０＃を用いることで、補助電源などを付加する必要がないため、低コスト化を実現できる。 As described above, in the power supply circuit 200 including the inrush current suppression circuit 20 # shown in FIG. 1, the inrush current immediately after the power is turned on is limited by the resistance value of the limiting resistor Rth, and the current loss is reduced during the subsequent steady operation. By using a small number of transistors TR1, the inrush current can be suppressed and the efficiency can be improved. Further, by using the inrush current suppression circuit 20 # shown in FIG. 1, it is not necessary to add an auxiliary power supply or the like, so that cost reduction can be realized.

＜Ｂ．新たな課題の発見＞
本願発明者らは、図１に示すような突入電流抑制回路２０＃に対する新たな課題を見出した。図１に示す突入電流抑制回路２０＃においては、サーミスタが有する抵抗値の温度特性を利用できるように、制限抵抗Ｒｔｈとしてサーミスタが用いられている。 <B. Discovery of new issues ＞
The inventors of the present application have found a new problem with the inrush current suppression circuit 20 # as shown in FIG. In the inrush current suppression circuit 20 # shown in FIG. 1, a thermistor is used as the limiting resistor Rth so that the temperature characteristic of the resistance value of the thermistor can be utilized.

低温環境下において、サーミスタは比較的大きな抵抗値を示す。例えば、常温環境下において１０Ω程度のサーミスタは、−４０℃において２００Ω程度を示す場合がある。すなわち、抵抗値は約２０倍の変化を生じる。 In a low temperature environment, thermistors show a relatively large resistance value. For example, a thermistor of about 10Ω in a normal temperature environment may show about 200Ω at −40 ° C. That is, the resistance value changes about 20 times.

一方で、トランジスタＴＲ１としてＩＧＢＴやＭＯＳＦＥＴなどを用いた場合には、順方向電圧の温度特性は小さく、常温環境下および低温環境下のいずれにおいても、ほぼ同様の順方向電圧の特性を示す。 On the other hand, when an IGBT, MOSFET, or the like is used as the transistor TR1, the temperature characteristics of the forward voltage are small, and the characteristics of the forward voltage are almost the same in both the normal temperature environment and the low temperature environment.

低温環境下の動作を想定すると、トランジスタＴＲ１がオン状態において、制限抵抗Ｒｔｈにはほとんど電流が流れないので、制限抵抗Ｒｔｈの温度は上昇せず、相対的に大きな抵抗値を示した状態になっている。このような状態において、トランジスタＴＲ１がオン状態からオフ状態に遷移すると、それまでトランジスタＴＲ１を流れていた電流が制限抵抗Ｒｔｈを流れるようになる。 Assuming operation in a low temperature environment, when the transistor TR1 is on, almost no current flows through the limiting resistor Rth, so the temperature of the limiting resistor Rth does not rise and the resistance value is relatively large. ing. In such a state, when the transistor TR1 transitions from the on state to the off state, the current flowing through the transistor TR1 until then flows through the limiting resistor Rth.

トランジスタＴＲ１がオン状態からオフ状態への遷移は、例えば、図示しない保護回路の動作に起因する場合、あるいは、ドライバ回路３２や負荷３４での電力消費量の増大によるキャパシタＣ１に蓄えられていた電荷が急速に放電された場合などが想定される。典型的には、トランジスタＴＲ１のゲートＧに与えられる電圧がしきい値を下回ることで、トランジスタＴＲ１がオフ状態になる。 The transition from the on state to the off state of the transistor TR1 is caused by, for example, the operation of a protection circuit (not shown), or the electric charge stored in the capacitor C1 due to the increase in power consumption in the driver circuit 32 and the load 34. Is assumed to be rapidly discharged. Typically, when the voltage applied to the gate G of the transistor TR1 falls below the threshold value, the transistor TR1 is turned off.

制限抵抗Ｒｔｈの抵抗値はトランジスタＴＲ１の抵抗値（ドレインＤ−ソースＳ間の抵抗値）より十分に大きい。また、トランジスタＴＲ１から制限抵抗Ｒｔｈへの電流経路の変化に伴う電流値の変化に応じて、ラインフィルタとして機能するリアクトルＬ１は、その電流値の変化を妨げる方向に誘導起電力を生じる。その結果、トランジスタＴＲ１のドレインＤには、電力供給部１０の電源ノード１２から印加される電位より高い電位が生じることになる。 The resistance value of the limiting resistor Rth is sufficiently larger than the resistance value of the transistor TR1 (the resistance value between the drain D and the source S). Further, the reactor L1 functioning as a line filter generates an induced electromotive force in a direction that hinders the change in the current value in response to the change in the current value accompanying the change in the current path from the transistor TR1 to the limiting resistor Rth. As a result, a potential higher than the potential applied from the power supply node 12 of the power supply unit 10 is generated in the drain D of the transistor TR1.

図３は、図１に示す電源回路２００の低温環境下においてトランジスタＴＲ１がオフ状態に遷移したときの動作例を説明するためのタイムチャートである。図３には、トランジスタＴＲ１がオン状態において、図示しない保護回路がトランジスタＴＲ１をオフ状態に遷移した例を示す。 FIG. 3 is a time chart for explaining an operation example when the transistor TR1 transitions to the off state in the low temperature environment of the power supply circuit 200 shown in FIG. FIG. 3 shows an example in which a protection circuit (not shown) transitions the transistor TR1 to the off state while the transistor TR1 is in the on state.

図３（ａ）に示すように、電力供給部１０の電源ノード１２とグランドノード１４との間に印加される電圧Ｖｉｎは所定値に維持されるとともに、図３（ｂ）に示すように、キャパシタＣ１の充電電圧ＶＣ１も所定値に維持されているとする。 As shown in FIG. 3 (a), with a voltage V in applied between the power supply node 12 and ground node 14 of the power supply unit 10 is maintained at a predetermined value, as shown in FIG. 3 (b) , the charging voltage V C1 of the capacitor C1 is also maintained at a predetermined value.

図３（ｃ）に示すように、何らかの理由によって、時刻ｔ３において、トランジスタＴＲ１がオン状態からオフ状態に遷移したとする。すると、図３（ｄ）に示すように、トランジスタＴＲ１のドレインＤ−ソースＳ間を流れる電流ＩＤＳは、時刻ｔ３においてゼロとなり、図３（ｅ）に示すように、制限抵抗Ｒｔｈを流れる電流ＩＲｔｈは、電流ＩＤＳを補うように増加する。 As shown in FIG. 3C, it is assumed that the transistor TR1 transitions from the on state to the off state at time t3 for some reason. Then, as shown in FIG. 3 (d), the current I DS flowing between the drain D and the source S of the transistor TR1 becomes zero at time t3, and as shown in FIG. 3 (e), the current flowing through the limiting resistor Rth. I Rth increases to compensate for the current I DS.

このとき、トランジスタＴＲ１の状態変化に伴う電流の時間的変化によって、ラインフィルタとして機能するリアクトルＬ１において誘導起電力が発生し、その発生した誘導起電力がトランジスタＴＲ１のドレインＤに印加させることになる。その結果、図３（ｅ）に示すように、トランジスタＴＲ１のソースＳ−ドレインＤ間には電圧ＶＤＳは、制限抵抗Ｒｔｈに生じる電圧降下分に加えて、リアクトルＬ１が発生した誘導起電力に相当する電圧が印加されることになる。 At this time, an induced electromotive force is generated in the reactor L1 that functions as a line filter due to a temporal change in the current accompanying the state change of the transistor TR1, and the generated induced electromotive force is applied to the drain D of the transistor TR1. .. As a result, as shown in FIG. 3 (e), the voltage V DS between the source S- drain D of the transistor TR1, in addition to the voltage drop that occurs limiting resistor Rth, the induced electromotive force Reactor L1 has occurred A corresponding voltage will be applied.

このように、トランジスタＴＲ１のソースＳ−ドレインＤ間に印加される電圧ＶＤＳは、電力供給部１０が印加する電圧Ｖｉｎを超えるまでの大きさになり得る。ソースＳ−ドレインＤ間に印加される電圧がトランジスタＴＲ１の耐圧電圧を超えると、トランジスタＴＲ１は破損してしまう可能性がある。 Thus, the voltage V DS that is applied between the source S- drain D of the transistor TR1 may be as large as up to over voltage V in the power supply unit 10 is applied. If the voltage applied between the source S and the drain D exceeds the withstand voltage of the transistor TR1, the transistor TR1 may be damaged.

本願発明者らは、上述したような、ラインフィルタを有するとともに、制限抵抗としてサーミスタを用いた突入電流抑制回路において、低温環境下において生じ得る素子破損の可能性という新たな課題を見出した。そして、本願発明者らは、このような新たな課題に対して、以下のような改良された回路構成を発明するに至った。 The inventors of the present application have found a new problem of the possibility of element damage that may occur in a low temperature environment in an inrush current suppression circuit having a line filter and using a thermistor as a limiting resistor as described above. Then, the inventors of the present application have invented the following improved circuit configuration for such a new problem.

＜Ｃ．本実施の形態に係る突入電流抑制回路＞
図４は、本実施の形態に係る突入電流抑制回路２０を含む電源回路１００の回路構成を示す模式図である。図４を参照して、本実施の形態に係る電源回路１００は、電力供給部１０と、突入電流抑制回路２０と、負荷回路３０とを含む。電力供給部１０および負荷回路３０は、図１に示す電源回路２００の電力供給部１０および負荷回路３０と同様であるので、詳細な説明は繰返さない。 <C. Inrush current suppression circuit according to this embodiment>
FIG. 4 is a schematic diagram showing a circuit configuration of a power supply circuit 100 including an inrush current suppression circuit 20 according to the present embodiment. With reference to FIG. 4, the power supply circuit 100 according to the present embodiment includes a power supply unit 10, an inrush current suppression circuit 20, and a load circuit 30. Since the power supply unit 10 and the load circuit 30 are the same as the power supply unit 10 and the load circuit 30 of the power supply circuit 200 shown in FIG. 1, detailed description will not be repeated.

突入電流抑制回路２０は、電源である電力供給部１０と負荷回路３０との間に配置される。突入電流抑制回路２０は、電源電位にある電源ノード１２と電気的に接続される電源ライン２２と、グランド電位にあるグランドノード１４と電気的に接続されるグランドライン２４とを含む。電源ライン２２には、ラインフィルタとして機能するリアクトルＬ１が介挿されており、グランドライン２４には、トランジスタＴＲ１が介挿されている。さらに、突入電流抑制回路２０は、トランジスタＴＲ１と並列接続されるサーミスタである制限抵抗Ｒｔｈを含む。さらに、突入電流抑制回路２０は、電源ライン２２とグランドライン２４との間に電気的に接続されるとともに、電源ライン２２とグランドライン２４との間に生じる電圧を分圧してトランジスタＴＲ１のゲートに与える分圧抵抗（抵抗Ｒ１および抵抗Ｒ２）を含む。このような基本的な構成については、図１に示す突入電流抑制回路２０＃と同様である。 The inrush current suppression circuit 20 is arranged between the power supply unit 10 which is a power source and the load circuit 30. The inrush current suppression circuit 20 includes a power supply line 22 that is electrically connected to the power supply node 12 at the power supply potential and a ground line 24 that is electrically connected to the ground node 14 at the ground potential. A reactor L1 functioning as a line filter is inserted in the power supply line 22, and a transistor TR1 is inserted in the ground line 24. Further, the inrush current suppression circuit 20 includes a limiting resistor Rth which is a thermistor connected in parallel with the transistor TR1. Further, the inrush current suppression circuit 20 is electrically connected between the power supply line 22 and the ground line 24, and divides the voltage generated between the power supply line 22 and the ground line 24 to form the gate of the transistor TR1. The voltage dividing resistance (resistor R1 and resistance R2) to be given is included. Such a basic configuration is the same as that of the inrush current suppression circuit 20 # shown in FIG.

さらに、突入電流抑制回路２０は、図１に示す突入電流抑制回路２０＃に対して、トランジスタＴＲ１のドレインＤと電源ノード１２との間に電気的に接続されたダイオードＤ１を含んでいる。すなわち、突入電流抑制回路２０は、トランジスタＴＲ１の負荷回路３０側のノード（図４に示す例では、ドレインＤ）とリアクトルＬ１の電源側（電力供給部１０側）のノードとを電気的に接続するダイオードＤ１を含む。 Further, the inrush current suppression circuit 20 includes a diode D1 electrically connected between the drain D of the transistor TR1 and the power supply node 12 with respect to the inrush current suppression circuit 20 # shown in FIG. That is, the inrush current suppression circuit 20 electrically connects the node on the load circuit 30 side of the transistor TR1 (drain D in the example shown in FIG. 4) and the node on the power supply side (power supply unit 10 side) of the reactor L1. Includes diode D1.

ダイオードＤ１は、トランジスタＴＲ１のドレインＤから電力供給部１０の電源ノード１２に向けて順方向回路を形成している。電力供給部１０が電源ノード１２とグランドノード１４との間に電圧Ｖｉｎを印加している通常の状態においては、トランジスタＴＲ１のドレインＤに比較して電源ノード１２の電位が高いので、ダイオードＤ１はオフ状態を維持する。 The diode D1 forms a forward circuit from the drain D of the transistor TR1 toward the power supply node 12 of the power supply unit 10. In a normal state in which the power supply unit 10 applies a voltage Vin between the power supply node 12 and the ground node 14, the potential of the power supply node 12 is higher than that of the drain D of the transistor TR1, so that the diode D1 Stays off.

一方、図３に示すような、低温環境下においてトランジスタＴＲ１がオン状態からオフ状態に遷移した直後等では、トランジスタＴＲ１のドレインＤには、電源ノード１２より高い電位が印加されることがある。このような状態において、ダイオードＤ１はオン状態に遷移し、トランジスタＴＲ１のドレインＤと電源ノード１２とを電気的に接続する。 On the other hand, immediately after the transistor TR1 transitions from the on state to the off state in a low temperature environment as shown in FIG. 3, a potential higher than that of the power supply node 12 may be applied to the drain D of the transistor TR1. In such a state, the diode D1 transitions to the on state, and the drain D of the transistor TR1 and the power supply node 12 are electrically connected.

すなわち、ダイオードＤ１は、トランジスタＴＲ１のソースＳとドレインＤとの間に印加される電圧ＶＤＳを、実質的に、電力供給部１０の電源ノード１２とグランドノード１４との間に印加される電圧Ｖｉｎまでに制限するリミッタ回路あるいはクリップ回路として機能する。言い換えれば、ダイオードＤ１は、トランジスタＴＲ１のドレインＤに対して過大に供給される電流をリアクトルＬ１に還流させる回路とみなすこともできる。 In other words, diode D1, the voltage V DS that is applied between the source S and the drain D of the transistor TR1, substantially, the voltage applied between the power supply node 12 and ground node 14 of the power supply unit 10 to function as a limiter circuit or a clip circuit is limited to V in. In other words, the diode D1 can also be regarded as a circuit that recirculates the current excessively supplied to the drain D of the transistor TR1 to the reactor L1.

図５は、図４に示す電源回路１００の低温環境下においてトランジスタＴＲ１がオフ状態に遷移したときの動作例を説明するためのタイムチャートである。図５には、図３と同様に、トランジスタＴＲ１がオン状態において、図示しない保護回路がトランジスタＴＲ１をオフ状態に遷移した例を示す。 FIG. 5 is a time chart for explaining an operation example when the transistor TR1 transitions to the off state in the low temperature environment of the power supply circuit 100 shown in FIG. FIG. 5 shows an example in which a protection circuit (not shown) transitions the transistor TR1 to the off state while the transistor TR1 is in the on state, as in FIG.

図５（ａ）に示すように、電力供給部１０の電源ノード１２とグランドノード１４との間に印加される電圧Ｖｉｎは所定値に維持されるとともに、図５（ｂ）に示すように、キャパシタＣ１の充電電圧ＶＣ１も所定値に維持されているとする。 As shown in FIG. 5 (a), with a voltage V in applied between the power supply node 12 and ground node 14 of the power supply unit 10 is maintained at a predetermined value, as shown in FIG. 5 (b) , the charging voltage V C1 of the capacitor C1 is also maintained at a predetermined value.

図５（ｃ）に示すように、何らかの理由によって、時刻ｔ３において、トランジスタＴＲ１がオン状態からオフ状態に遷移したとする。すると、図５（ｄ）に示すように、トランジスタＴＲ１のドレインＤ−ソースＳ間を流れる電流ＩＤＳは、時刻ｔ３においてゼロとなり、図５（ｅ）に示すように、制限抵抗Ｒｔｈを流れる電流ＩＲｔｈは、電流ＩＤＳを補うように増加する。 As shown in FIG. 5C, it is assumed that the transistor TR1 transitions from the on state to the off state at time t3 for some reason. Then, as shown in FIG. 5 (d), the current I DS flowing between the drain D and the source S of the transistor TR1 becomes zero at time t3, and as shown in FIG. 5 (e), the current flowing through the limiting resistor Rth. I Rth increases to compensate for the current I DS.

このとき、トランジスタＴＲ１の状態変化に伴う電流の時間的変化によって、ラインフィルタとして機能するリアクトルＬ１において誘導起電力が発生し、その発生した誘導起電力がトランジスタＴＲ１のドレインＤに印加させることになる。その結果、図５（ｅ）に示すように、トランジスタＴＲ１のソースＳ−ドレインＤ間には電圧ＶＤＳは、制限抵抗Ｒｔｈに生じる電圧降下分に加えて、リアクトルＬ１が発生した誘導起電力に相当する電圧が印加されることになる。 At this time, an induced electromotive force is generated in the reactor L1 that functions as a line filter due to a temporal change in the current accompanying the state change of the transistor TR1, and the generated induced electromotive force is applied to the drain D of the transistor TR1. .. As a result, as shown in FIG. 5 (e), the voltage V DS between the source S- drain D of the transistor TR1, in addition to the voltage drop that occurs limiting resistor Rth, the induced electromotive force Reactor L1 has occurred A corresponding voltage will be applied.

ここで、トランジスタＴＲ１のドレインＤの電位が電源ノード１２の電位に対して高くなり、ダイオードＤ１の順方向電圧を超えると、ダイオードＤ１がオン状態に遷移する。すると、トランジスタＴＲ１のドレインＤの電位は、電源ノード１２の電位とほぼ同じ値に制限される。その結果、トランジスタＴＲ１のソースＳ−ドレインＤの電圧ＶＤＳについても、電力供給部１０により供給される電圧Ｖｉｎとほぼ同じ大きさに維持される。 Here, when the potential of the drain D of the transistor TR1 becomes higher than the potential of the power supply node 12 and exceeds the forward voltage of the diode D1, the diode D1 transitions to the ON state. Then, the potential of the drain D of the transistor TR1 is limited to a value substantially the same as the potential of the power supply node 12. Consequently, for the voltage V DS of the source S- drain D of the transistor TR1, it is maintained at substantially the same size as the voltage V in supplied by the power supply unit 10.

このように、ダイオードＤ１の順方向電圧は、トランジスタＴＲの端子間（ソースＳ−ドレインＤ間）に印加される電圧が電源電位（電源ノード１２）とグランド電位（グランドノード１４）との間の電圧を超えないように設定される。このようなダイオードＤ１を配置することで、トランジスタＴＲ１のソースＳとドレインＤとの間に生じる電圧ＶＤＳが過大になることはなく、トランジスタＴＲ１の破損を確実に防止できる。 As described above, the forward voltage of the diode D1 is such that the voltage applied between the terminals of the transistor TR (between the source S and the drain D) is between the power supply potential (power supply node 12) and the ground potential (ground node 14). It is set not to exceed the voltage. Such diodes By disposing the D1, rather than the voltage V DS that occurs between the source S and the drain D of the transistor TR1 becomes excessive, can be reliably prevented from being damaged transistor TR1.

＜Ｄ．変形例＞
上述の実施の形態に係る突入電流抑制回路２０および突入電流抑制回路２０を含む電源回路１００に対して、以下のような変形を行ってもよい。 <D. Modification example>
The power supply circuit 100 including the inrush current suppression circuit 20 and the inrush current suppression circuit 20 according to the above-described embodiment may be modified as follows.

（ｄ１：キャパシタの付加）
図４に示す電源回路１００の突入電流抑制回路２０において、ダイオードＤ１と並列にキャパシタを電気的に接続してもよい。 (D1: Addition of capacitor)
In the inrush current suppression circuit 20 of the power supply circuit 100 shown in FIG. 4, a capacitor may be electrically connected in parallel with the diode D1.

図６は、本実施の形態の変形例に係る突入電流抑制回路２０Ａを含む電源回路１００Ａの回路構成を示す模式図である。図６を参照して、本実施の形態に係る電源回路１００Ａは、電力供給部１０と、突入電流抑制回路２０Ａと、負荷回路３０とを含む。電力供給部１０および負荷回路３０は、図４に示す電源回路１００の電力供給部１０および負荷回路３０と同様であるので、詳細な説明は繰返さない。 FIG. 6 is a schematic diagram showing a circuit configuration of a power supply circuit 100A including an inrush current suppression circuit 20A according to a modified example of the present embodiment. With reference to FIG. 6, the power supply circuit 100A according to the present embodiment includes a power supply unit 10, an inrush current suppression circuit 20A, and a load circuit 30. Since the power supply unit 10 and the load circuit 30 are the same as the power supply unit 10 and the load circuit 30 of the power supply circuit 100 shown in FIG. 4, detailed description will not be repeated.

突入電流抑制回路２０Ａは、ダイオードＤ１に並列接続されるキャパシタＣ２をさらに含む。キャパシタＣ２は、電力供給部１０の電源ノード１２とトランジスタＴＲ１のドレインＤとの間を容量結合する。キャパシタＣ２による容量結合によって、ダイオードＤ１の両端に印加される電圧の変化が緩和されるため、ダイオードＤ１のオン状態とオフ状態との間の状態遷移を安定化することができる。これによって、トランジスタＴＲ１のドレインＤに対して過大に供給される電流をリアクトルＬ１に還流させる動作を安定して行うことができる。 The inrush current suppression circuit 20A further includes a capacitor C2 connected in parallel to the diode D1. The capacitor C2 capacitively couples between the power supply node 12 of the power supply unit 10 and the drain D of the transistor TR1. Capacitive coupling by the capacitor C2 alleviates the change in voltage applied to both ends of the diode D1, so that the state transition between the on state and the off state of the diode D1 can be stabilized. As a result, the operation of refluxing the current excessively supplied to the drain D of the transistor TR1 to the reactor L1 can be stably performed.

（ｄ２：トランジスタの極性）
図４および図６に示す電源回路の構成においては、グランドライン２４にトランジスタＴＲ１および制限抵抗Ｒｔｈが配置される例を示すが、電源ライン２２側に配置してもよい。 (D2: Transistor polarity)
In the configuration of the power supply circuit shown in FIGS. 4 and 6, an example in which the transistor TR1 and the limiting resistor Rth are arranged on the ground line 24 is shown, but they may be arranged on the power supply line 22 side.

また、リアクトルＬ１を電源ライン２２に直列配置する例を示すが、グランドライン２４にリアクトルを配置してもよいし、電源ライン２２およびグランドライン２４の両方にリアクトルを配置してもよい。 Further, although an example in which the reactor L1 is arranged in series with the power supply line 22 is shown, the reactor may be arranged on the ground line 24, or the reactor may be arranged on both the power supply line 22 and the ground line 24.

本実施の形態に係る電源回路において、リアクトルは、負荷回路３０へ供給される電流に含まれるノイズ成分を低減するためのラインフィルタとして用いられるため、特に、配置される極性について限定されるものではない。 In the power supply circuit according to the present embodiment, the reactor is used as a line filter for reducing the noise component contained in the current supplied to the load circuit 30, and therefore, the polarity to be arranged is not particularly limited. Absent.

＜Ｅ．利点＞
本実施の形態に係る突入電流抑制回路およびその突入電流抑制回路を含む電源回路を用いることで、周囲環境に影響されることなく、バイパストランジスタに対して過大な電圧が印加させることを防止できる。すなわち、本実施の形態に係る突入電流抑制回路を採用することで、低温環境下などにおいて生じ得る過渡的な過電圧からトランジスタの破損を防止することができる。 <E. Advantages>
By using the inrush current suppression circuit according to the present embodiment and the power supply circuit including the inrush current suppression circuit, it is possible to prevent an excessive voltage from being applied to the bypass transistor without being affected by the surrounding environment. That is, by adopting the inrush current suppression circuit according to the present embodiment, it is possible to prevent the transistor from being damaged from the transient overvoltage that may occur in a low temperature environment or the like.

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiments disclosed this time should be considered to be exemplary and not restrictive in all respects. The scope of the present invention is shown by the scope of claims rather than the above description, and it is intended to include all modifications within the meaning and scope equivalent to the scope of claims.

１０ 電力供給部、１２ 電源ノード、１４ グランドノード、２０，２０Ａ 突入電流抑制回路、２２ 電源ライン、２４ グランドライン、３０ 負荷回路、３２ ドライバ回路、３４ 負荷、１００，１００Ａ，２００ 電源回路、Ｃ１，Ｃ２ キャパシタ、Ｄ ドレイン、Ｄ１ ダイオード、Ｇ ゲート、Ｌ１ リアクトル、Ｒ１，Ｒ２ 抵抗、Ｒｔｈ 制限抵抗、Ｓ ソース、ＴＲ１ トランジスタ。 10 power supply unit, 12 power supply node, 14 ground node, 20, 20A inrush current suppression circuit, 22 power supply line, 24 ground line, 30 load circuit, 32 driver circuit, 34 load, 100, 100A, 200 power supply circuit, C1, C2 capacitor, D drain, D1 diode, G gate, L1 reactor, R1, R2 resistor, Rth limiting resistor, S source, TR1 transistor.

Claims (3)

電源と負荷回路との間に配置される突入電流抑制回路であって、
電源電位およびグランド電位の一方と電気的に接続される第１のラインと、
前記電源電位および前記グランド電位の他方と電気的に接続される第２のラインと、
前記第１のラインに介挿されるリアクトルと、
前記第２のラインに介挿されるトランジスタと、
前記トランジスタに並列接続されるサーミスタと、
前記第１のラインと前記第２のラインとの間に電気的に接続されるとともに、前記第１のラインと前記第２のラインとの間に生じる電圧を分圧して前記トランジスタのゲートに与える分圧抵抗と、
前記トランジスタの前記負荷回路側のノードと前記リアクトルの電源側のノードとを電気的に接続するダイオードとを備える、突入電流抑制回路。 An inrush current suppression circuit located between the power supply and load circuit.
The first line, which is electrically connected to one of the power potential and the ground potential,
A second line that is electrically connected to the other of the power supply potential and the ground potential,
The reactor inserted in the first line and
The transistor inserted in the second line and
The thermistor connected in parallel to the transistor
It is electrically connected between the first line and the second line, and the voltage generated between the first line and the second line is divided and applied to the gate of the transistor. With voltage dividing resistance
An inrush current suppression circuit including a diode that electrically connects a node on the load circuit side of the transistor and a node on the power supply side of the reactor. 前記ダイオードに並列接続されるキャパシタをさらに備える、請求項１に記載の突入電流抑制回路。 Further comprising a capacitor connected in parallel to said diode, rush current suppression circuit of claim 1. 電源からの電力を負荷へ供給する電源回路であって、
電源電位およびグランド電位の一方と電気的に接続される第１のラインと、
前記電源電位および前記グランド電位の他方と電気的に接続される第２のラインと、
前記第１のラインに介挿されるリアクトルと、
前記第２のラインに介挿されるトランジスタと、
前記トランジスタに並列接続されるサーミスタと、
前記第１のラインと前記第２のラインとの間に電気的に接続されるとともに、前記第１のラインと前記第２のラインとの間に生じる電圧を分圧して前記トランジスタのゲートに与える分圧抵抗と、
前記第１のラインと前記第２のラインとの間に電気的に接続されるキャパシタと、
前記トランジスタの前記負荷回路側のノードと前記リアクトルの電源側のノードとを電気的に接続するダイオードとを備える、電源回路。 A power supply circuit that supplies power from the power supply to the load.
The first line, which is electrically connected to one of the power potential and the ground potential,
A second line that is electrically connected to the other of the power supply potential and the ground potential,
The reactor inserted in the first line and
The transistor inserted in the second line and
The thermistor connected in parallel to the transistor
It is electrically connected between the first line and the second line, and the voltage generated between the first line and the second line is divided and applied to the gate of the transistor. With voltage dividing resistance
A capacitor electrically connected between the first line and the second line,
A power supply circuit including a diode that electrically connects a node on the load circuit side of the transistor and a node on the power supply side of the reactor.
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Publication number Priority date Publication date Assignee Title
JP3430420B2 (en) * 1993-07-15 2003-07-28 松下電工株式会社 Power supply
JPH10108358A (en) * 1996-09-26 1998-04-24 Nec Eng Ltd Power unit
JP3564694B2 (en) * 1998-04-03 2004-09-15 横河電機株式会社 Inrush current suppressor
JP2000092695A (en) * 1998-09-11 2000-03-31 Murata Mfg Co Ltd Rush current suppression circuit and element
JP4182170B2 (en) * 2003-03-28 2008-11-19 株式会社村田製作所 Inrush current suppression circuit
JP4186739B2 (en) * 2003-07-24 2008-11-26 三菱電機株式会社 Inrush current prevention circuit
US8035938B2 (en) * 2005-01-31 2011-10-11 Georgia Tech Research Corporation Active current surge limiters
JP5956330B2 (en) * 2012-12-28 2016-07-27 株式会社Ｎｔｔファシリティーズ Grid connection control device
US9588528B2 (en) * 2014-12-01 2017-03-07 Honeywell International Inc. Inrush current suppression circuit and method for controlling when a load may be fully energized
JP6291432B2 (en) * 2015-02-04 2018-03-14 矢崎総業株式会社 Inrush current suppression circuit

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