JP6848745B2 - Optical writing device and image forming device - Google Patents
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Description
本発明は、光書込装置及び画像形成装置に関する。 The present invention relates to an optical writing device and an image forming device.
レーザプリンタ、デジタル複写機などに用いられる光書込装置として、複数の光源を有し、各光源からの光により感光体上を複数ライン同時に走査して静電画像を書き込むものが知られている。 As an optical writing device used in a laser printer, a digital copying machine, etc., a device having a plurality of light sources and simultaneously scanning a plurality of lines on a photoconductor with light from each light source to write an electrostatic image is known. ..
また、上記光書込装置においては、実際の走査速度を測定し、測定値と設定値との誤差に基づいて画素クロックの周波数を補正する画素クロック生成機能を有するものが知られている(特許文献1)。上述した画素クロックは、単位クロックΔTを整数倍して出力される。しかしながら、補正した画素クロックの周波数が単位クロックΔTの整数倍でない場合、以下の問題が生じている。 Further, the optical writing device is known to have a pixel clock generation function of measuring an actual scanning speed and correcting the frequency of the pixel clock based on an error between a measured value and a set value (patented). Document 1). The pixel clock described above is output by multiplying the unit clock ΔT by an integer. However, when the frequency of the corrected pixel clock is not an integral multiple of the unit clock ΔT, the following problems occur.
即ち、補正した画素クロックの周波数が単位クロックΔTの例えば、24.5倍であれば、1走査中に24×ΔTの画素クロックと25×ΔTの画素クロックとを交互に出力する必要がある。ところで、下記の(1)、(2)のように、1画素クロック毎に黒、白の印字データが交互に出力される場合、同じ濃度の画像になることが望ましい。しかしながら、(1)の場合の方が濃く見え、濃度ムラが発生する恐れがあった。
(1)画素クロック周期の長いところ(25×ΔT)に印字データ(黒)があり、画素クロック周期の短いところ(24×ΔT)に印字データ(白)がある場合
(2)画素クロック周期の長いところ(24×ΔT)に印字データ(白)があり、画素クロック周期の短いところ(25×ΔT)に印字データ(黒)がある場合
That is, if the frequency of the corrected pixel clock is, for example, 24.5 times the unit clock ΔT, it is necessary to alternately output the pixel clock of 24 × ΔT and the pixel clock of 25 × ΔT during one scan. By the way, when black and white print data are output alternately for each pixel clock as in (1) and (2) below, it is desirable that the images have the same density. However, the case of (1) looks darker, and there is a risk that density unevenness may occur.
(1) When there is print data (black) in the place where the pixel clock cycle is long (25 × ΔT) and there is print data (white) in the place where the pixel clock cycle is short (24 × ΔT) When there is print data (white) in the long part (24 x ΔT) and print data (black) in the short part (25 x ΔT) of the pixel clock cycle
本発明は、以上の背景に鑑みてなされたものであり、濃度ムラを低減した光書込装置及び画像形成装置を提供することを目的としている。 The present invention has been made in view of the above background, and an object of the present invention is to provide an optical writing device and an image forming device with reduced density unevenness.
上述した課題を解決するためになされた請求項1記載の発明は、2以上の光源を持つ光書込装置において、前記2以上の光源のうち1つの走査速度を計測し、当該計測された走査速度に応じて補正した周期の画素クロックを生成する画素クロック生成部と、前記画素クロック生成部により生成された前記画素クロック毎のパルス幅情報を生成し、前記光源毎に出力するパルス情報生成・出力部と、前記2以上の光源毎に設けられ、前記パルス幅情報に応じたパルス幅を有する画像パルスを生成して出力する複数の画像パルス生成・出力部と、を備え、前記パルス情報生成・出力部は、前記2以上の光源のうち一部に対して出力する前記パルス幅情報を1画素クロック遅延して出力し、前記画像パルス生成・出力部は、前記2以上の光源のうち前記一部を除いた残りに対して出力する前記画像パルスを1画素クロック遅延して出力することを特徴とする。
The invention according to
以上説明したように請求項1記載の発明によれば、パルス情報生成・出力部は、2以上の光源のうち一部に対して出力するパルス幅情報を1画素クロック遅延して出力し、画像パルス生成・出力部は、2以上の光源のうち前記一部を除いた残りに対して出力する画像パルスを1画素クロック遅延して出力する。これにより、濃度ムラを低減できる。
As described above, according to the invention of
本発明の一実施形態を、図1〜図6に基づいて説明する。図1に示すように、画像形成装置1は、感光体2と、光書込装置3と、光学系4と、を備えている。
An embodiment of the present invention will be described with reference to FIGS. 1 to 6. As shown in FIG. 1, the
感光体2は、略円柱状に形成され、軸を中心に回転する。感光体2は、マイナスに帯電され、光書込装置3により光が照射された部分のマイナス電荷が打ち消されることにより、静電画像が書き込まれる。光書込装置3は、感光体2に静電画像を書き込むための光を照射する装置であり、詳細については後述する。
The
光学系4は、光書込装置3からの光を感光体2の表面(光走査面)上に走査させるために設けられる。光学系4は、コリメータレンズ41と、シリンダレンズ42と、ポリゴンミラー43と、fθレンズ44と、ミラー45と、トロイダルレンズ46と、フォトディテクタPD1及びPD2と、を備えている。
The
光書込装置3からのレーザ光は、上記コリメータレンズ41及びシリンダレンズ42を透過することで整形された後、回転するポリゴンミラー43に入射される。ポリゴンミラー43は、入射されたレーザ光が感光体2上を直線状に走査するように反射する。ポリゴンミラー43で反射されたレーザ光は、fθレンズ44、ミラー45及びトロイダルレンズ46を介して感光体2上に照射され、光スポットを形成する。
The laser beam from the
上記ミラー45の両端には、フォトディテクタPD1、フォトディテクタPD2がそれぞれ配置されており、後述する光書込装置3から照射される複数のレーザ光のうち1つの走査の開始と終了とが検出される。つまり、ポリゴンミラー43により反射されたレーザ光は、感光体2上を1ライン走査する前にフォトディテクタPD1に入射され、走査後にフォトディテクタPD2に入射される。それぞれのフォトディテクタPD1及びPD2では入射されたレーザ光をそれぞれ第1の同期信号SPSYNC及び第2の同期信号EPSYNCに変換し、後述する光書込装置3に供給する。
Photodetectors PD1 and photodetectors PD2 are arranged at both ends of the
光書込装置3は、1ch〜Nchの複数(2以上)の光源31a1〜31aN(図2)を搭載した光源基板31と、複数の光源31a1〜31aNの点灯を制御する制御する書込制御部32と、を備えている。光源基板31からは、複数の光源31a1〜31a(以下光源31aと略す場合もある)から複数のレーザ光が出射され、上記光学系4により複数のラインを同時に走査できるようになっている。なお、図1に示す点線は、光源基板31に搭載された複数の光源31a1〜31aNのうち1つのレーザ光を代表して示している。
The
複数の光源31aは、図2に示すように、光源31aの書込走査方向と直交する副走査方向に沿って離間して設置されている。もちろん光源31aを走査方向と副走査方向とに沿ってマトリクス状に並べてもよい。 As shown in FIG. 2, the plurality of light sources 31a are installed apart from each other along the sub-scanning direction orthogonal to the writing scanning direction of the light source 31a. Of course, the light sources 31a may be arranged in a matrix along the scanning direction and the sub-scanning direction.
書込制御部32は、図3に示すように、多相クロック生成部としてのPLL321と、4分周部322と、画素クロック生成部323と、1つのパルス情報生成・出力部324と、複数の画像パルス生成・出力部325と、を備えている。
As shown in FIG. 3, the
PLL321は、周知のPLLから構成され、基準クロックCLKREFを基に、周期T、相数Pで、位相差(単位クロック)ΔT=T/Pずつ互いに位相をずらした多相クロックclk_v0、clk_v1、clk_v2、clk_v3を生成する(図4)。なお、図4では、P=4に設定されているが、任意の整数であればよい。
The
4分周部322は、周知の分周器から構成され、多相クロックclk_v0〜clk_v3の1つを4分周し内部動作用クロックclk_g(図4)を生成する。本実施形態では、4分周部322は、多相クロックclk_v0を4分周して内部動作用クロックclk_gを生成している。
The 4-divided
画素クロック生成部323は、光源基板31に搭載された複数の光源31aのうち1つの走査速度を測定し、測定された走査速度に応じて補正した周期の画素クロック情報及び画素クロックパルスを生成する。画素クロック生成部323は、画素クロック情報生成部323Aと、画素クロックPWM生成部323Bと、シリアライザ323Cと、から構成されている。
The pixel
画素クロック情報生成部323Aは、光源基板31に搭載された複数の光源31aのうち1つの走査速度を測定し、測定された走査速度に応じて補正した周波数の画素クロック情報を生成する。画素クロック情報生成部323Aには、上述した第1の同期信号SPSYNC及び第2の同期信号EPSYNC、多相クロックclk_v0〜clk_v3及び内部動作用クロックclk_gが供給されている。第1の同期信号SPSYNC及び第2の同期信号EPSYNCの時間差は、複数の光源31aのうち1つの走査速度に応じた値である。
The pixel clock information generation unit 323A measures the scanning speed of one of the plurality of light sources 31a mounted on the
また、画素クロック情報生成部323Aには、予め設定された1走査中に出力される画素クロック数の目標値が入力されている。画素クロック情報生成部323Aは、測定した時間差(走査速度)と目標値とを比較し、1走査中に出力される画素クロック数が目標値となるような画素クロックの周波数を設定する。なお、目標値は、CPU326によってCPUIFレジスタ327に記憶され、CPUIFレジスタ327から画素クロック情報生成部323Aに入力される。このとき、画素クロック情報生成部323Aは、画素クロックの周波数が多相クロックclk_v0〜clk_v3の位相差ΔTの整数倍となるように設定する。
Further, the pixel clock information generation unit 323A is input with a preset target value of the number of pixel clocks to be output during one scan. The pixel clock information generation unit 323A compares the measured time difference (scanning speed) with the target value, and sets the frequency of the pixel clock so that the number of pixel clocks output during one scan becomes the target value. The target value is stored in the
しかしながら、画素クロック情報生成部323Aにより設定された画素クロックの周波数が、位相差ΔTの整数倍になるとは限らない。例えば、上記設定された画素クロックの周波数が、位相差ΔTのN倍(Nは任意の整数)より大きく、かつ、位相差ΔTの(N+1)倍より小さく、整数倍にならない場合について考える。このとき、画素クロック情報生成部323Aは、位相差ΔTのN倍の周期の画素クロックと、位相差ΔTの(N+1)倍の周期の画素クロックと、を混在して出力する。 However, the frequency of the pixel clock set by the pixel clock information generation unit 323A is not always an integral multiple of the phase difference ΔT. For example, consider a case where the frequency of the pixel clock set above is larger than N times the phase difference ΔT (N is an arbitrary integer) and smaller than (N + 1) times the phase difference ΔT, and is not an integral multiple. At this time, the pixel clock information generation unit 323A outputs a mixture of a pixel clock having a period N times the phase difference ΔT and a pixel clock having a period (N + 1) times the phase difference ΔT.
図5では、上記設定された画素クロックclk_wの周波数が位相差ΔTの24.5倍であった場合を示す。同図の上から2番目、7番目に示すように、画素クロックclk_wは、位相差ΔTの24倍の周期と、25倍の周期と、が交互に出力される。図5は一例であり、画素クロックclk_wの周期は、第1の同期信号SPSYNC及び第2の同期信号EPSYNCの時間差に応じて設定される。
FIG. 5 shows a case where the frequency of the pixel clock clk_w set above is 24.5 times the phase difference ΔT. As shown in the second and seventh positions from the top of the figure, the pixel clock clk_w alternately outputs a
次に、上述した異なる周期の画素クロックclk_wが出力される毎にH、Lが切り替わる画像パルスを複数の光源31aに出力する場合について考える。この場合、画像パルスの出力タイミングによっては、図5の上段P1に示す画像パルスが出力されることも、図5の下段P2に示す画像パルスが出力されることもある。図5の上段P1に示す画像パルスは、位相差ΔTの24倍の短い周期でH、位相差ΔTの25倍の長い周期でLとなる。一方、図5の下段P2に示す画像パルスは、位相差ΔTの24倍の短い周期でL、位相差ΔTの25倍の長い周期でHとなる。なお、入力される画像パルスがHのとき、光源31aが点灯して例えば黒色が印字される。入力される画像パルスがLのとき、光源31aが消灯して例えば白色が印字される。
Next, consider a case where an image pulse in which H and L are switched each time the pixel clock clk_w having a different cycle described above is output is output to a plurality of light sources 31a. In this case, depending on the output timing of the image pulse, the image pulse shown in the upper P1 of FIG. 5 may be output, or the image pulse shown in the lower P2 of FIG. 5 may be output. The image pulse shown in the upper part P1 of FIG. 5 becomes H in a
このため、図5の下段P2に示す画像パルスが光源31aに入力された場合の方が、図5の上段P1に示す画像パルスが光源31aに入力された場合よりも濃くなり、画像パルスの出力タイミングによって濃度ムラが生じる問題がある。本実施形態の画像形成装置1は、このような濃度ムラを抑制する。
Therefore, when the image pulse shown in the lower part P2 of FIG. 5 is input to the light source 31a, the image pulse shown in the upper part P1 of FIG. 5 becomes darker than when it is input to the light source 31a, and the output of the image pulse is increased. There is a problem that density unevenness occurs depending on the timing. The
上記画素クロック情報生成部323Aは、生成した画素クロックclk_wに関する情報を画素クロック情報として出力する。画素クロック情報は、例えばPLS、EDG、WDから構成されている。PLSは、今回の内部動作用クロックclk_gの中に画素クロックclk_wのエッジが含まれるか否かを示す情報である。EDGは、1内部動作用クロックclk_g内のどの位置に画素クロックclk_wの立ち上がりがあるかを示す情報である。WDは、画素クロックclk_wの周期は位相差ΔTの何倍かを示す情報である。 The pixel clock information generation unit 323A outputs information about the generated pixel clock clk_w as pixel clock information. The pixel clock information is composed of, for example, PLS, EDG, and WD. The PLS is information indicating whether or not the edge of the pixel clock clk_w is included in the internal operation clock clk_g this time. The EDG is information indicating at which position in the internal operation clock clk_g the pixel clock clk_w rises. WD is information indicating how many times the period of the pixel clock clk_w is the phase difference ΔT.
画素クロックPWM生成部323Bは、上記PLS、EDG、WDが供給され、これに基づ位相差ΔT毎のH、Lを示す画素クロックclk_wのビット列を内部動作用クロックclk_g毎に順次、並列出力する。即ち、画素クロックPWM生成部323Bでは、内部動作用クロックclk_g毎に、画素クロックclk_wの16ビット分のビット列が順次、並列に出力される。
The pixel clock
詳しく説明する。1内部動作クロックclk_gが出力されるとき、例えば、図6に示すような画素クロックclk_wを出力する場合、そのビット列は「HHHHHHHHHHHHLLLL」となる。画素クロックPWM生成部323Bには16ビットの出力端子が設けられ、上記16ビット分のビット列を並列出力する。シリアライザ323Cは、多相クロックclk_v0〜clk_v3が供給され、位相差ΔT毎に16ビットのビット列を順次出力することにより、画素クロックclk_wを出力する。
explain in detail. 1 When the internal operation clock clk_g is output, for example, when the pixel clock clk_w as shown in FIG. 6 is output, the bit string is “HHHHHHHHHHHLLLL”. The pixel clock
図3に示すように、パルス情報生成・出力部324は、パルス情報生成部324Aと、パルス情報IF部324Bと、を備えている。
As shown in FIG. 3, the pulse information generation /
パルス情報生成部324Aには、画素クロックclk_wが供給され、画素クロックclk_w毎の画像データに応じた画像パルスのパルス幅情報、位相情報及びシフト量情報が出力される。これらパルス幅情報、位相情報及びシフト量情報は、全ての光源31aについて順次、出力される。パルス幅情報は、1画素クロックclk_w中に画像パルスをHにする時間を示す情報である。
The pixel clock clk_w is supplied to the pulse
画素クロックclk_wが高速の場合、パルス情報生成・出力部324は、1画素クロックclk_wの全幅(1画素クロックclk_w全部でH)を示す情報と、0(1画素クロックclk_w全部でL)を示す情報と、の2種類だけをパルス幅情報として出力するようにしてもよい。また、パルス情報生成・出力部324は、この2種類に加えて、1画素クロックclk_wの半分を示す情報の3種類をパルス幅情報として出力するようにしてもよい。
When the pixel clock clk_w is high speed, the pulse information generation /
位相情報は、画素クロックclk_wと画像パルスとの位相差を示す情報である。位相情報は、上述したようにパルス幅情報として、1画素クロックclk_wの全幅、0を示す情報の2種類しか出力しない場合は必要ない。しかしながら、1画素クロックclk_w中の前半でHかつ後半でL、1画素クロックclk_w中の前半でLかつ後半でHとなる画像パルスを出力して、画素クロックclk_wの2倍の精度で画像を形成したい場合は、位相情報が必要となる。即ち、パルス幅情報として1画素クロックclk_wの半分を示す情報を出力し、位相情報として0を示す情報を出力すると、後述する画像パルス生成・出力部325が、1画素クロックclk_w中の前半でHかつ後半でLとなる画像パルスを出力する。また、パルス幅情報として1画素クロックclk_wの半分を示す情報を出力し、位相情報として1画素クロックclk_wの半分を示す情報を出力すると、1画素クロックclk_w中の前半でLかつ後半でHとなる画像パルスを出力することができる。
The phase information is information indicating the phase difference between the pixel clock clk_w and the image pulse. As described above, the phase information is not necessary when only two types of pulse width information, the full width of the 1-pixel clock clk_w and the information indicating 0, are output. However, an image pulse that is H in the first half of the 1-pixel clock clk_w and L in the second half and L in the first half and H in the first half of the 1-pixel clock clk_w is output to form an image with twice the accuracy of the pixel clock clk_w. If you want to, you need phase information. That is, when the information indicating half of the 1-pixel clock clk_w is output as the pulse width information and the information indicating 0 is output as the phase information, the image pulse generation /
シフト量情報は、光源31a毎の走査ラインの長さを揃えるために、画素クロックclk_w毎の画像パルスのシフト量を示す情報であり、位相差ΔTの整数倍に設定されている。上述したように同一の画素クロックclk_wで複数の光源31aを制御した場合、光源31aと感光体2との距離の差に起因して、光源31a毎に感光体2に照射される光スポットの幅が異なり、走査ラインの長さが異なる。後述するPWM生成部325Aが、シフト量情報に応じたシフト量だけ画像パルスをシフトすることにより、光源31aと感光体2との距離に差があっても、走査ラインの長さのばらつきを抑制できる。
The shift amount information is information indicating the shift amount of the image pulse for each pixel clock clk_w in order to make the lengths of the scanning lines for each light source 31a uniform, and is set to an integral multiple of the phase difference ΔT. When a plurality of light sources 31a are controlled by the same pixel clock clk_w as described above, the width of the light spot irradiated to the
パルス情報生成部324Aは、CPU326により予め指定された光源31aのパルス幅情報、位相情報及びシフト量情報については1画素クロックclk_wだけ遅延して、後述するパルス情報IF部324Bに出力することができる。
The pulse
パルス情報IF部324Bは、パルス情報生成部324Aからのパルス幅情報、位相情報、シフト量情報(以下、「各種情報」と略記)を、光源31a毎に並列に出力する。
The pulse information IF
画像パルス生成・出力部325は、光源31a毎に設けられる。画像パルス生成・出力部325は、PWM生成部325Aと、シリアライザ325Bと、を備えている。PWM生成部325Aには、画素クロック情報生成部323Aからの画素クロック情報(WD、EDG、PLS)が供給されている。また、PWM生成部325Aには、パルス情報IF部324Bから1画素クロック毎のパルス幅情報、位相情報及びシフト量情報が供給されている。PWM生成部325Aは、パルス幅情報に応じたパルス幅を有し、シフト量情報に応じてタイミングがシフトされた画像パルスを生成する。PWM生成部325Aには、多相クロックclk_v0〜clk_v3が供給され、画像パルスのパルス幅はその位相差ΔTの整数倍に設定される。また、シフト量もその位相差ΔTの整数倍に設定される。
The image pulse generation /
また、PWM生成部325Aは、位相差ΔT毎のH、Lを示す画像パルスのビット列を内部動作用クロックclk_g毎に順次、並列出力する。即ち、PWM生成部325Aでは、内部動作用クロックclk_g毎に、画像パルスの16ビット分のビット列が順次、並列に出力される。
Further, the
詳しく説明する。1内部動作クロックclk_gが出力されるとき、例えば、図6に示すような画像パルスを出力する場合、そのビット列は「HHHHHHHHHHHHHHHH」となる。PWM生成部325Aにはそれぞれ16ビットの出力端子が設けられ、上記16ビット分のビット列を並列出力する。シリアライザ325Bには、多相クロックclk_v0〜clk_v3が供給され、位相差ΔT毎に16ビットのビット列を順次出力することにより、画像パルスが出力される。
explain in detail. 1 When the internal operation clock clk_g is output, for example, when an image pulse as shown in FIG. 6 is output, the bit string is “HHHHHHHHHHHHHHH”. Each of the
シリアライザ325Bには、多相クロックclk_v0〜clk_v3が供給され、位相差ΔT毎に16ビットのビット列(画像パルス)を順次出力する。シリアライザ325Bには、シフトレジスタ機能が内蔵されている。これにより、シリアライザ325Bは、CPU326により遅延が設定されると、上記ビット列を1画素クロックclk_wだけ遅延して、光源31aの駆動部に出力する。一方、シリアライザ325Bは、CPU326により遅延が設定されなければ、上記ビット列を遅延させず、光源31aの駆動部に出力する。
Multiphase clocks clk_v0 to clk_v3 are supplied to the
次に、上述した構成の画像形成装置1の動作について図7及び図8を参照して以下説明する。CPU326は、パルス情報生成部324Aに対して、並び方向において奇数番目に配置された光源31a1、31a3…を1画素クロックclk_wだけ遅延して、パルス幅情報、位相情報及びシフト量情報を出力する光源として指定する。即ち、奇数番目に配置された光源31a1、31a3…が「一部の光源」に相当する。
Next, the operation of the
さらに、CPU326は、並び方向において奇数番目に配置された光源31a1、31a3…に対応したシリアライザ323Cに対して、遅延を設定しない。また、CPU326は、並び方向において偶数番目に配置された光源31a2、31a4…に対応したシリアライザ323Cに対して、遅延を設定する。即ち、偶数番目に配置された光源31a2、31a4…が「残りの光源」に相当する。
Further, the
その後、CPU326は走査を開始する。画素クロック情報生成部323Aは、光源基板31に搭載された複数の光源31aのうち1つの走査速度を測定し、測定された走査速度に応じて補正した周波数の画素クロック情報を生成する。今、補正した画素クロックclk_wの周波数が、位相差ΔTの24.5倍であった場合を示す。この場合、図7に示すように、画素クロック生成部323からは24×ΔTの画素クロックclk_wと25×ΔTの画素クロックclk_wとが交互に出力される。
After that, the
ここで、説明を簡単にするため、画素クロックclk_wが出力される毎にH、Lが切り替わる画像パルスを複数の光源31aに出力する場合について考える。この場合、パルス情報生成・出力部324から出力される情報から生成される画像パルス(以下、仮想画像パルス)は、図7に示すようになる。即ち、本実施形態では、奇数番目に配置された光源31a1、31a3…に対応する1ch、3chの仮想画像パルスは、図7に示すように、パルス情報生成部324Aにより1画素クロックclk_wだけ遅延される。このため、奇数番目(1ch、3ch…)の仮想画像パルスは、位相差ΔTの24倍の短い周期でL、位相差ΔTの25倍の長い周期でHとなる。一方、偶数番目(2ch、4ch…)の仮想画像パルスは、位相差ΔTの24倍の短い周期でH、位相差ΔTの25倍の長い周期でLとなる。奇数番目(1ch、3ch…)の仮想画像パルスと偶数番目(2ch、4ch…)の仮想画像パルスとは1画素クロックclk_wだけ位相がずれる。
Here, in order to simplify the explanation, a case where an image pulse in which H and L are switched each time the pixel clock clk_w is output is output to a plurality of light sources 31a will be considered. In this case, the image pulse (hereinafter, virtual image pulse) generated from the information output from the pulse information generation /
パルス情報生成・出力部324からは、図7に示すような仮想画像パルスの情報が出力され、画像パルス生成・出力部325に入力される。複数のPWM生成部325Aは、パルス情報生成・出力部324からの情報に基づいて生成した画像パルスをシリアライザ325Bに出力する。本実施形態では、図8に示すように、偶数番目(2ch、4ch…)のシリアライザ325Bの出力は、1画素クロックclk_wだけ遅延される。
Virtual image pulse information as shown in FIG. 7 is output from the pulse information generation /
このため、奇数番目(1ch、3ch…)の画像パルスと偶数番目(2ch、4ch…)の画像パルスとの位相が一致する。しかも、奇数番目(1ch、3ch…)の画像パルスは、位相差ΔTの24倍の短い周期でL、位相差ΔTの25倍の長い周期でHとなり、偶数番目(2ch、4ch…)の仮想画像パルスは、位相差ΔTの24倍の短い周期でH、位相差ΔTの25倍の長い周期でLとなる。位相差ΔTの24倍の短い周期でH、または、位相差ΔTの25倍の長い周期でHとなる画像パルスが全ての光源31aに対して供給されることがないため、濃度ムラを抑制することができる。 Therefore, the phases of the odd-numbered (1ch, 3ch ...) Image pulse and the even-numbered (2ch, 4ch ...) Image pulse match. Moreover, the odd-numbered (1ch, 3ch ...) image pulse becomes L in a short cycle of 24 times the phase difference ΔT and H in a long cycle of 25 times the phase difference ΔT, and the even-numbered (2ch, 4ch ...) virtual pulse. The image pulse becomes H in a short cycle of 24 times the phase difference ΔT and L in a long cycle of 25 times the phase difference ΔT. Since the image pulse that becomes H in a period that is 24 times shorter than the phase difference ΔT or H in a period that is 25 times longer than the phase difference ΔT is not supplied to all the light sources 31a, density unevenness is suppressed. be able to.
なお、上述した実施形態によれば、パルス情報生成・出力部324で遅延させた画像パルスを出力する光源31a(一部の光源)と、画像パルス生成・出力部325で遅延させた画像パルスを出力する光源31a(残りの光源)と、が交互に並ぶようにしていたが、これに限ったものではない。例えば、ランダム発生器などを用いて、ランダム発生器により発生した乱数に対応する光源31aについて、パルス情報生成・出力部324で遅延させた画像パルスを出力するようにしてもよい。即ち、CPU326は、設定部として働き、パルス情報生成・出力部324で遅延させた画像パルスを出力する光源31aをランダムに設定するようにしてもよい。これによれば、光源31aの走査方向に周期性のある画像データ入力されても濃度ムラを抑制することができる。
According to the above-described embodiment, the light source 31a (some light sources) that outputs the image pulse delayed by the pulse information generation /
また、上述した実施形態によれば、パルス情報生成部324Aは、画像パルスのシフト量情報を出力していたが、これに限ったものではない。シフト量情報は必須ではなく、出力しなくてもよい。
Further, according to the above-described embodiment, the pulse
また、上述した実施形態によれば、パルス情報生成部324Aから出力される情報が、指定された光源31aに対応する情報のみ1画素クロックclk_wだけ遅延されるようにしていたが、これに限ったものではない。例えば、図9に示すように、パルス情報IF部324Bと画像パルス生成・出力部325との間にシフトレジスタ324Cと、切換スイッチ324Dと、を設けることも考えられる。
Further, according to the above-described embodiment, the information output from the pulse
シフトレジスタ324Cは、光源31a毎に設けられ、パルス情報IF部324Bから出力される各種情報を1画素クロックclk_wだけ遅延して、後述する画像パルス生成・出力部325に出力する。
The
切換スイッチ324Dは、シフトレジスタ324C毎に設けられる。切換スイッチ324Dは、パルス情報IF部324Bから出力される各種情報についてシフトレジスタ324Cを通して1画素クロックclk_wだけ遅延させて出力するか、シフトレジスタ324Cを通さないでそのままして出力するか、を切り替える。切換スイッチ324Dは、CPU326により切替が制御される。
The
CPU326は、指定した光源31aに対応する切換スイッチ324Dをシフトレジスタ324Cを通す側に切り替える。この場合も、上述した実施形態と同様の効果を得ることができる。
The
なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。 The present invention is not limited to the above embodiment. That is, it can be modified in various ways without departing from the gist of the present invention.
1 画像形成装置
3 光書込装置
4 光学系
7 光学系
31a 光源
31a1〜31aN 光源
323 画素クロック生成部
324 パルス情報生成・出力部
325 画像パルス生成・出力部
326 CPU(設定部)
1 Image forming
Claims (6)
前記2以上の光源のうち1つの走査速度を計測し、当該計測された走査速度に応じて補正した周期の画素クロックを生成する画素クロック生成部と、
前記画素クロック生成部により生成された前記画素クロック毎のパルス幅情報を生成し、前記光源毎に出力するパルス情報生成・出力部と、
前記2以上の光源毎に設けられ、前記パルス幅情報に応じたパルス幅を有する画像パルスを生成して出力する複数の画像パルス生成・出力部と、を備え、
前記パルス情報生成・出力部は、前記2以上の光源のうち一部に対して出力する前記パルス幅情報を1画素クロック遅延して出力し、
前記画像パルス生成・出力部は、前記2以上の光源のうち前記一部を除いた残りに対して出力する前記画像パルスを1画素クロック遅延して出力することを特徴とする光書込装置。 In an optical writing device having two or more light sources
A pixel clock generator that measures the scanning speed of one of the two or more light sources and generates a pixel clock with a period corrected according to the measured scanning speed.
A pulse information generation / output unit that generates pulse width information for each pixel clock generated by the pixel clock generation unit and outputs the pulse width information for each light source.
It is provided for each of the two or more light sources, and includes a plurality of image pulse generation / output units that generate and output an image pulse having a pulse width corresponding to the pulse width information.
The pulse information generation / output unit outputs the pulse width information to be output to a part of the two or more light sources with a delay of one pixel clock.
The image pulse generation / output unit is an optical writing device characterized in that the image pulse to be output to the rest of the two or more light sources excluding a part thereof is output with a clock delay of one pixel.
前記画素クロック生成部は、前記画素クロックの周期が前記位相差T/Pの整数倍となるように補正することを特徴とする請求項1に記載の光書込装置。 A multi-phase clock generator that generates a multi-phase clock that is out of phase with each other by a phase difference T / P with a period T and a number of phases P is provided.
The optical writing device according to claim 1, wherein the pixel clock generation unit corrects the period of the pixel clock so as to be an integral multiple of the phase difference T / P.
前記光源からの光を、光走査面上に光走査させるための光学系と、を有する画像形成装置。 The optical writing device according to any one of claims 1 to 5.
An image forming apparatus comprising an optical system for light scanning light from the light source onto an optical scanning surface.
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