JP6825232B2 - 画像読取装置 - Google Patents
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Description
前記2次元イメージセンサアレイと、前記切り替え回路又は前記第1及び第2の切り替え回路とは、同一基板上に形成されたことを特徴とする。
以下に、本発明の実施形態について図面を参照して説明する。
図4に、トップ読込型読取部202のより詳細な断面構造を示す。303は透明薄型基板であり、基板との接合面を光入射面とする受光素子302が、透明薄型基板303を挟んで被読取媒体204に対向している。301は読取部の一部である透明な保護層であり、光源部203に接している。光源から出射した光304は、透明保護層301を透過し、受光素子302を含む基板上の遮光物の間隙を通過し、被読取媒体204表面に到達後、被読取媒体204表面の描画物に起因した反射光305を生じ検出光として受光素子302に入射する。
図4に示す受光素子302はDGTrであり、図5にその等価回路図を示す。DGTrは4端子素子であり、トップゲート端子410、ボトムゲート端子413、ソースまたはドレイン端子411、412から構成される。ソースとドレインの属性は相対的な電位で決まり、ゲート電流を構成する主たるキャリアが電子の場合、相対的に負電位の端子がソースとなり、ゲート電流を構成する主たるキャリアが正孔の場合、相対的に正電位の端子がソースとなる。図4に示すDGTrはアモルファスSiTFTを用いており、主たるキャリアは電子であり、nch型トランジスタとなる。
図6に、トップ読込型読取部のトップ読込DGTrの構造を説明する。チャンネルを構成するa−Si半導体層403を挟んで基板側にボトムゲート電極401と対向してトップゲート電極408を有する。a−Si半導体層403とブロッキングレイヤー絶縁膜404の界面領域は、受光素子が光検出状態においてトップゲート電極が加える負電界が形成する感光部となる。a−Si半導体層403のボトムゲート絶縁膜402の界面領域は、受光素子がデータ読出し状態において時ボトムゲート電極から加える正電界が形成するチャンネル部となる。
図7に、DGTrを用いた、4行×4列のイメージセンサの概略回路図を示す。
図8に、読出しゲート周期内で繰り返すデータドライバのシークエンスを説明する図を示す。
図9に、本発明の第1の実施形態に係る画像読取装置の、TFTによる切り替え回路部のTFT回路図を示す。本実施形態では、6本の制御線502とTFTによる切り替え回路501を用いることで、データドライバ414に接続するセンサアレイエリアをAからFに逐次入力を切り替えることが可能になる。すなわち、制御線502−1〜502−6の各々は、エリアA〜Fに対応するそれぞれ異なる8つのTFTのゲートに並列接続されており、データドライバ414の8つの端子の各々は、エリアA〜Fに対応する6つのTFTのソースまたはドレインと接続されている。これにより、例えば制御線502−1を選択すると、データドライバ414の8つの端子をエリアAの8本のデータ線とのみ接続することができる。
[走査行分割]
図13に、本発明の第2の実施形態に係る画像読取装置において、48列データ×48行走査のセンシングアレイエリアにおいて、TFTによる切り替え回路を設け、走査行を6エリア分割して制御する構成図を示す。第1の実施形態と同様のTFTによる切り替え回路501を、ボトムゲートドライバ415、トップゲートドライバ416とセンサアレイとの間にそれぞれ設ける。
[データ列・走査行分割]
図14に、本発明の第3の実施形態に係る画像読取装置において、48列データ×48行走査のセンシングアレイエリアにおいて、TFTによる切り替え回路を設けデータ列と走査行をそれぞれ6エリア分割して制御する構成図を示す。第1および第2の実施形態と同様のTFTによる切り替え回路501を、データドライバ414、ボトムゲートドライバ415およびトップゲートドライバ416とセンサアレイとの間にそれぞれ設ける。
201 制御部
202 画像読取部
203 光源部
204 被読取媒体
209 表示部
211 スマートフォン又はタブレットPCなどの携帯端末
212 スマートフォン又はタブレットPCのケース
301 透明保護層
302 受光素子
302a 受光素子 読出し/検出状態
302b 受光素子 非読出し/検出状態
302c 受光素子 非読出し/初期化状態
303 透明薄型基板
304 光源出射光
305 媒体反射光
401 ボトムゲート電極
402 ボトムゲート絶縁膜
403 半導体層
404 ブロッキングレイヤー絶縁膜
405 オーミックコンタクト層
406 ソース又はドレイン電極
407 オーバーコート絶縁膜
408 トップゲート電極
409 保護膜
410 トップゲート端子
411 ソース又はドレイン端子
412 ソース又はドレイン端子
413 ボトムゲート端子
414 データドライバ
415 ボトムゲートドライバ
416 トップゲートドライバ
417 データ線
418 ボトムゲート制御線
419 トップゲート制御線
420 ソース線
421 蓄積容量
501 TFTによるエリア切り替え回路
502 データ列エリア切り替え制御線
502−1 Aエリア選択線
502−2 Bエリア選択線
502−3 Cエリア選択線
502−4 Dエリア選択線
502−5 Eエリア選択線
502−6 Fエリア選択線
503 センサアレイエリア
Claims (4)
- 薄膜トランジスタを用いたデータ列m×走査行nの2次元イメージセンサアレイと、
端子数aのデータドライバと、
端子数nの走査ドライバと、
前記2次元イメージセンサアレイと前記データドライバとの間に設けたm個の切り替え用薄膜トランジスタからなる切り替え回路であって、m個の前記切り替え用薄膜トランジスタの一方のソースまたはドレインが前記2次元イメージセンサアレイのm本のデータ線と接続され、m個の前記切り替え用薄膜トランジスタの他方のソースまたはドレインが、m/a個毎に、前記データドライバの各端子と並列接続され、m個の前記切り替え用薄膜トランジスタのゲートが、a個毎に、m/a本の制御線と並列接続された、前記切り替え回路と、
を備え、前記制御線を1つずつ選択することにより、前記データドライバが前記2次元イメージセンサアレイに対し、a列毎にデータ取得、もしくはデータ取得および初期化を行い、
前記走査ドライバは、ボトムゲート制御線と接続するボトムゲートドライバと、トップゲート制御線と接続するトップゲートドライバを備え、
前記ボトムゲート制御線が前記トップゲート制御線に遅れて走査を開始するとき、前記切り替え用薄膜トランジスタに対応する各受光素子にはその遅れ分の選択周期分の検出状態が与えられ、ボトムゲート走査からトップゲート走査の遅れ行数分が蓄積時間となることを特徴する画像読取装置。 - 薄膜トランジスタを用いたデータ列m×走査行nの2次元イメージセンサアレイと、
端子数mのデータドライバと、
端子数aの走査ドライバと、
前記2次元イメージセンサアレイと前記走査ドライバとの間に設けたn個の切り替え用薄膜トランジスタからなる切り替え回路であって、n個の前記切り替え用薄膜トランジスタの一方のソースまたはドレインが前記2次元イメージセンサアレイのn本の走査線と接続され、n個の前記切り替え用薄膜トランジスタの他方のソースまたはドレインが、n/a個毎に、前記走査ドライバの各端子と並列接続され、n個の前記切り替え用薄膜トランジスタのゲートが、a個毎に、n/a本の制御線と並列接続された、前記切り替え回路と、
を備え、前記制御線を1つずつ選択することにより、前記走査ドライバが前記2次元イメージセンサアレイに対し、a行毎に選択走査線の制御を行い、
前記走査ドライバは、ボトムゲート制御線と接続するボトムゲートドライバと、トップゲート制御線と接続するトップゲートドライバを備え、
前記ボトムゲート制御線が前記トップゲート制御線に遅れて走査を開始するとき、前記切り替え用薄膜トランジスタに対応する各受光素子にはその遅れ分の選択周期分の検出状態が与えられ、ボトムゲート走査からトップゲート走査の遅れ行数分が蓄積時間となることを特徴する画像読取装置。 - 薄膜トランジスタを用いたデータ列m×走査行nの2次元イメージセンサアレイと、
端子数aのデータドライバと、
端子数bの走査ドライバと、
前記2次元イメージセンサアレイと前記データドライバとの間に設けたm個の第1の切り替え用薄膜トランジスタからなる第1の切り替え回路であって、m個の前記第1の切り替え用薄膜トランジスタの一方のソースまたはドレインが前記2次元イメージセンサアレイのm本のデータ線と接続され、m個の前記第1の切り替え用薄膜トランジスタの他方のソースまたはドレインが、m/a個毎に、前記データドライバの各端子と並列接続され、m個の前記第1の切り替え用薄膜トランジスタのゲートが、a個毎に、m/a本の制御線と並列接続された、前記第1の切り替え回路と、
前記2次元イメージセンサアレイと前記走査ドライバとの間に設けたn個の第2の切り替え用薄膜トランジスタからなる第2の切り替え回路であって、n個の前記第2の切り替え用薄膜トランジスタの一方のソースまたはドレインが前記2次元イメージセンサアレイのn本の走査線と接続され、n個の前記第2の切り替え用薄膜トランジスタの他方のソースまたはドレインが、n/b個毎に、前記走査ドライバの各端子と並列接続され、n個の前記第2の切り替え用薄膜トランジスタのゲートが、b個毎に、n/b本の制御線と並列接続された、前記第2の切り替え回路と、
を備え、前記第2の切り替え回路の制御線を1つずつ選択することにより、前記走査ドライバが前記2次元イメージセンサアレイに対し、b行毎に選択走査線の制御を行い、前記第1の切り替え回路の制御線を1つずつ選択することにより、前記データドライバが前記2次元イメージセンサアレイに対し、a列毎にデータ取得、もしくはデータ取得および初期化を行い、
前記走査ドライバは、ボトムゲート制御線と接続するボトムゲートドライバと、トップゲート制御線と接続するトップゲートドライバを備え、
前記ボトムゲート制御線が前記トップゲート制御線に遅れて走査を開始するとき、前記第2の切り替え用薄膜トランジスタに対応する各受光素子にはその遅れ分の選択周期分の検出状態が与えられ、ボトムゲート走査からトップゲート走査の遅れ行数分が蓄積時間となることを特徴する画像読取装置。 - 前記2次元イメージセンサアレイと、前記切り替え回路又は前記第1及び第2の切り替え回路とは、同一基板上に形成されたことを特徴とする請求項1乃至3のいずれかに記載の画像読取装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2016105642A JP6825232B2 (ja) | 2016-05-26 | 2016-05-26 | 画像読取装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2016105642A JP6825232B2 (ja) | 2016-05-26 | 2016-05-26 | 画像読取装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017212652A JP2017212652A (ja) | 2017-11-30 |
JP6825232B2 true JP6825232B2 (ja) | 2021-02-03 |
Family
ID=60476329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2016105642A Active JP6825232B2 (ja) | 2016-05-26 | 2016-05-26 | 画像読取装置 |
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Country | Link |
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JP (1) | JP6825232B2 (ja) |
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2016
- 2016-05-26 JP JP2016105642A patent/JP6825232B2/ja active Active
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JP2017212652A (ja) | 2017-11-30 |
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