JP6823114B1 - Oscillator circuit - Google Patents
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Abstract
【課題】振動子の種類が変わった場合にもクロック信号の出力を可能にし、かつ消費電力を抑え得る発振回路を提供する。【解決手段】発振回路150は、振動子5に並列接続され、第一直流電流の入力により、振動子5からの発振電圧に同期する増幅された出力電圧を出力するバッファ回路1と、出力電圧のレベルを出力電圧について予め設定された設定電圧から減じた差分電圧に応じた電流値の第二直流電流を前記第一直流電流に加える電流調整回路9と、を備える。設定電圧は、出力電圧から出力電圧に同期するクロック信号を生成するクロック信号出力回路10がクロック信号を出力できる値に設定されている。【選択図】図2PROBLEM TO BE SOLVED: To provide an oscillation circuit capable of outputting a clock signal even when the type of an oscillator is changed and capable of suppressing power consumption. SOLUTION: An oscillation circuit 150 is connected in parallel to an oscillator 5, and a buffer circuit 1 that outputs an amplified output voltage synchronized with an oscillation voltage from the oscillator 5 by inputting a first DC current, and an output voltage. A current adjusting circuit 9 is provided, which applies a second DC current having a current value corresponding to a difference voltage obtained by subtracting the level of the output voltage from a preset set voltage to the first DC current. The set voltage is set to a value at which the clock signal output circuit 10 that generates a clock signal synchronized with the output voltage from the output voltage can output the clock signal. [Selection diagram] Fig. 2
Description
本発明はクロック信号の出力に関する。 The present invention relates to the output of a clock signal.
水晶発振回路はディジタル回路用のクロック信号発生器として広く用いられている。 Crystal oscillator circuits are widely used as clock signal generators for digital circuits.
図1は、一般的な発振回路の例である発振回路150の構成を表す概念図である。発振回路150は、バッファ回路1と、直流帰還用抵抗2と、負荷容量3及び4と、振動子5と、定電流源6と、クロック信号出力回路10とを備える。
FIG. 1 is a conceptual diagram showing the configuration of an oscillator circuit 150, which is an example of a general oscillator circuit. The oscillation circuit 150 includes a buffer circuit 1, a
振動子5は固有の周波数で振動する電圧を発生する。振動子5は典型的には水晶振動子である。
The
バッファ回路1は一般的にはインバータである。バッファ回路1は、振動子5が発生する振動電圧と同じ周波数の、増幅された正弦波電圧を出力する。当該出力はクロック信号出力回路10に入力されるとともに、正帰還により振動子5に入力される。当該入力により振動子5の振動が持続される。
The buffer circuit 1 is generally an inverter. The buffer circuit 1 outputs an amplified sinusoidal voltage having the same frequency as the vibration voltage generated by the
定電流源6は、バッファ回路1に所定の電流値の直流の供給電流を入力する。当該供給電流は、バッファ回路1の備えるトランジスタに信号の増幅動作を行わせるとともに、バッファ回路1を流れる貫通電流(特許文献1の背景技術参照)を制限し、消費電力を抑える。 The constant current source 6 inputs a DC supply current having a predetermined current value to the buffer circuit 1. The supply current causes the transistor included in the buffer circuit 1 to perform a signal amplification operation, limits the through current flowing through the buffer circuit 1 (see the background technology of Patent Document 1), and suppresses power consumption.
負荷容量3及び4は、振動子5が発生する振動電圧の周波数を調整する。
The
クロック信号出力回路10は図示されないインバータ回路を備えている。そして、クロック信号出力回路10は、当該インバータ回路により、バッファ回路1から入力された正弦波電圧を方形波形に変換し、クロック信号として、端子11に出力する。
The clock
ここで、特許文献1は、圧電振動子と、振動電圧を増幅するインバータと、インバータの出力を波形整形して発振出力信号を出力するシュミットトリガー回路と、それらの電源に電流供給する定電流源とを備える発振回路を開示する。 Here, Patent Document 1 describes a piezoelectric vibrator, an inverter that amplifies the vibration voltage, a Schmidt trigger circuit that shapes the output of the inverter into a waveform and outputs an oscillation output signal, and a constant current source that supplies current to those power supplies. An oscillation circuit including the above is disclosed.
また、特許文献2は、反転増幅回路の出力電圧に含まれる交流信号成分の振幅に対応した直流電圧を発生する制御回路を有し、直流電圧によって反転増幅回路の負荷駆動能力が連続的な値を取りながら常時制御される発振回路を有する集積回路装置を開示する。
Further,
図1に表される発振回路150においては、定電流源6がバッファ回路1に供給する電流の電流値は、クロック信号出力回路10によるクロック信号の出力が継続的、安定的に行われ、かつ発振回路150の消費電力が小さい値に最適化されている。しかしながら、当該最適化された電流値は、振動子5の種類により異なる値になる。その理由は、振動子5の種類によりその寄生容量が異なる場合があり、前記電流は当該寄生容量の充電にも使われることになるため、寄生容量の違いにより必要な電流が異なるためである。
In the oscillation circuit 150 shown in FIG. 1, the current value of the current supplied by the constant current source 6 to the buffer circuit 1 is such that the clock signal output by the clock
当該寄生容量が大きいと、定電流源6からバッファ回路1への供給電流が一定の場合には、バッファ回路1の利得が低下する。その理由は概念的には次の通りである。すなわち、当該供給電流は、背景技術の項で説明したようにバッファ回路1が備えるトランジスタによる信号の増幅にも使われる。そして、供給電流が一定の場合、供給電流のうち寄生容量の充電に使われる分が増えると、トランジスタによる信号の増幅に用いられる分が減少する。そのため、バッファ回路1の利得が減少する。従い、バッファ回路1から出力される正弦波電圧の振幅が減少する。そして、正弦波電圧の振幅が小さすぎると、クロック信号出力回路10はクロック信号を出力しない。クロック信号出力回路10は、インバータ回路により、正弦波電圧がゼロレベルになるタイミングで電源電圧をオンオフすることによりクロック信号を生成する。しかしながら、よく知られているように、入力される正弦波電圧のレベルが低すぎると、インバータ回路は、正弦波電圧がゼロレベルになるタイミングで電源電圧をオンオフすることができなくなる。その場合、クロック信号出力回路10は、クロック信号を出力しなくなる。
When the parasitic capacitance is large, the gain of the buffer circuit 1 decreases when the supply current from the constant current source 6 to the buffer circuit 1 is constant. The reason is conceptually as follows. That is, the supply current is also used for signal amplification by the transistor included in the buffer circuit 1 as described in the section of background technology. When the supply current is constant, the portion of the supply current used for charging the parasitic capacitance increases, and the portion used for signal amplification by the transistor decreases. Therefore, the gain of the buffer circuit 1 is reduced. Therefore, the amplitude of the sinusoidal voltage output from the buffer circuit 1 decreases. If the amplitude of the sinusoidal voltage is too small, the clock
この問題を解決するためには、定電流源6からバッファ回路1に供給される電流の値を、振動子5の寄生容量の想定される値に合わせて、大き目に設定することが有効である。しかしながら、その場合、振動子5の寄生容量が小さい場合には、バッファ回路に不必要に大きい供給電流が入力されることになる。供給電流のうち不必要に大きい分の直流電流は、単に、発振回路150内において消費される。そのため、発振回路150の消費電力は不必要に大きくなる。
In order to solve this problem, it is effective to set the value of the current supplied from the constant current source 6 to the buffer circuit 1 to a large value according to the assumed value of the parasitic capacitance of the
本発明は、振動子の種類が変わった場合にもクロック信号の出力を可能にし、かつ消費電力を抑え得る発振回路等の提供を目的とする。 An object of the present invention is to provide an oscillation circuit or the like that enables output of a clock signal even when the type of oscillator is changed and can suppress power consumption.
本発明の発振回路は、振動子に並列接続され、第一直流電流の入力により、前記振動子からの発振電圧に同期する増幅された出力電圧を出力するバッファ回路と、前記出力電圧のレベルを前記出力電圧について予め設定された設定電圧から減じた差分電圧に応じた電流値の第二直流電流を前記第一直流電流に加える電流調整回路と、を備え、前記設定電圧は、前記出力電圧から前記出力電圧に同期するクロック信号を生成するクロック信号出力回路が前記クロック信号を出力できる値に設定されている。 The oscillation circuit of the present invention has a buffer circuit that is connected in parallel to the transducer and outputs an amplified output voltage synchronized with the oscillation voltage from the transducer by inputting the first DC current, and the level of the output voltage. The output voltage includes a current adjusting circuit that applies a second DC current having a current value corresponding to a differential voltage subtracted from a preset set voltage to the first DC current, and the set voltage is derived from the output voltage. The clock signal output circuit that generates a clock signal synchronized with the output voltage is set to a value capable of outputting the clock signal.
本発明の発振回路等は、振動子の種類が変わった場合にもクロック信号の出力を可能にし、かつ消費電力を抑え得る。 The oscillation circuit or the like of the present invention can output a clock signal even when the type of oscillator is changed, and can suppress power consumption.
本実施形態の発振回路は、接続された振動子の寄生容量が基準値よりも大きい場合は、バッファ回路からクロック信号出力回路に出力される出力信号の振幅の設定電圧からの差に応じた電流を、バッファ回路への供給電流に加える。そして、前記発振回路は、前記出力信号の振幅を設定電圧に等しくする。それにより、前記発振回路は、接続された振動子の寄生容量が大きすぎる場合にも、前記クロック信号出力回路からのクロック信号の出力を可能にする。 In the oscillation circuit of the present embodiment, when the parasitic capacitance of the connected oscillator is larger than the reference value, the current corresponding to the difference from the set voltage of the amplitude of the output signal output from the buffer circuit to the clock signal output circuit. Is added to the supply current to the buffer circuit. Then, the oscillation circuit makes the amplitude of the output signal equal to the set voltage. As a result, the oscillation circuit enables the output of the clock signal from the clock signal output circuit even when the parasitic capacitance of the connected oscillator is too large.
前記発振回路は、また、接続された振動子の寄生容量が基準値よりも小さい場合には、バッファ回路からクロック信号出力回路に出力される出力信号の振幅の設定電圧からの差に応じた電流を、バッファ回路への供給電流から差し引く。そして、前記発振回路は、前記出力信号の振幅を設定電圧に等しくする。それにより、前記発振回路は、接続された振動子の寄生容量が小さすぎる場合に、供給電流の不必要に大きい分により消費される電力を抑え、省電力化を図る。
[構成と動作]
図2は、本実施形態の発振回路の例である発振回路150の構成を表す概念図である。図2に表される発振回路150は、図1に表される発振回路150が備える構成に加えて、電圧レベル設定回路8と、電流調整回路9とを備える。
The oscillation circuit also has a current corresponding to the difference from the set voltage of the amplitude of the output signal output from the buffer circuit to the clock signal output circuit when the parasitic capacitance of the connected oscillator is smaller than the reference value. Is subtracted from the supply current to the buffer circuit. Then, the oscillation circuit makes the amplitude of the output signal equal to the set voltage. As a result, when the parasitic capacitance of the connected oscillator is too small, the oscillation circuit suppresses the power consumed by the unnecessarily large supply current to save power.
[Configuration and operation]
FIG. 2 is a conceptual diagram showing the configuration of the oscillation circuit 150, which is an example of the oscillation circuit of the present embodiment. The oscillation circuit 150 shown in FIG. 2 includes a voltage
端子12には設定電圧が入力される。当該設定電圧は、バッファ回路1からクロック信号出力回路10へ出力される端子Aの正弦波電圧の電圧レベルである。当該設定電圧は、例えば、振動子5の寄生容量が標準的な値の場合に、クロック信号出力回路10が安定的、継続的にクロック信号を出力し、かつ、定電流源6からバッファ回路1への供給電流が高すぎないように設定されている。
A set voltage is input to the
電圧レベル設定回路8は、前記設定電圧から端子Aの正弦波電圧の振幅を減じた差分電圧に応じた電圧を電流調整回路9に入力する。
The voltage
電流調整回路9は、前記正弦波電圧の振幅が前記設定電圧より大きい場合は、定電流源6からバッファ回路1に供給される電流の一部を、電流調整回路9を通してグランドに流す。それにより、電流調整回路9は、バッファ回路1への供給電流を減らす。供給電流はバッファ回路1からの正弦波電圧の増幅に用いられるものであり、供給電流が小さいほど、正弦波電圧の振幅は小さくなる。そのため、電流調整回路9は、バッファ回路1への供給電流を減らすことにより、正弦波電圧の振幅を低下させる。それにより、電流調整回路9は、前記正弦波電圧が前記設定電圧に等しくなるようにする。
When the amplitude of the sinusoidal voltage is larger than the set voltage, the current adjusting
一方、電流調整回路9は、前記正弦波電圧が前記設定電圧より小さい場合は、定電流源6からバッファ回路1に供給される電流に電流調整回路9からバッファ回路1に供給される電流を加える。それにより、電流調整回路9は、正弦波電圧の振幅を増大させる。それにより、電流調整回路9は、正弦波電圧の振幅が前記設定電圧に等しくなるようにする。
On the other hand, when the sinusoidal voltage is smaller than the set voltage, the
図3は、図2に表す電圧レベル設定回路8及び電流調整回路9の構成例を表す概念図である。
FIG. 3 is a conceptual diagram showing a configuration example of the voltage
電圧レベル設定回路8は、ピークホールド回路85と加減算回路84とを備える。ピークホールド回路85は、増幅回路81とダイオード82と容量83と加減算回路84とを備える。増幅回路81はオペアンプである。ピークホールド回路85の構成は周知の構成であり、良く知られているように、負帰還の作用により,図2に表すA端子を介してバッファ回路1から入力された正弦波電圧の振幅に相当する電荷を容量83に蓄える。その結果、容量83から、正弦波電圧の振幅に等しい値の直流電圧が、加減算回路84に入力される。
The voltage
ピークホールド回路85は、図3に表される以外の他の構成であっても構わない。
The
加減算回路84は、端子12から入力された前述の設定電圧からピークホールド回路85からの正弦波電圧の振幅の電圧を減じた減算電圧を、さらに、前記設定電圧に加算した加算電圧を、電流調整回路9に入力する。加減算回路84としては、周知の構成を用いることができる。
The addition /
前記減算電圧は、前記設定電圧が前記振幅の電圧よりも大きい場合には、正の値になる。その場合、前記加算電圧は、前記設定電圧よりも大きくなる。一方、前記減算電圧は、前記設定電圧が前記レベルよりも小さい場合には、負の値になる。その場合、前記加算電圧は、前記設定電圧よりも小さくなる。 The subtraction voltage becomes a positive value when the set voltage is larger than the voltage of the amplitude. In that case, the added voltage becomes larger than the set voltage. On the other hand, the subtraction voltage becomes a negative value when the set voltage is smaller than the level. In that case, the added voltage becomes smaller than the set voltage.
電流調整回路9は、直流電流生成回路111及び112と、電流ミラー回路121、122及び123とを備える。端子103は、図示されない電流源に接続されている。
The
直流電流生成回路111は、増幅回路91とNチャネルMOSFET93と抵抗92とを備える。ここで、MOSFETは、metal−oxide−semiconductor field−effect transistorの略である。直流電流生成回路111の当該構成は周知のものである。直流電流生成回路111は、増幅回路91のプラス入力端子に、電圧レベル設定回路8の加減算回路84から入力された前述の加算電圧に応じた電流を下向きに流す。これにより、電流ミラー回路121のPチャネルMOSFET94にも同じ電流値の電流が下向きに流れる。
The DC
電流ミラー回路121は、PチャネルMOSFET94及び95を備える。電流ミラー回路121の図3に表される構成は周知のものである。電流ミラー回路121は、PチャネルMOSFET94を流れる電流と等しい電流値の電流を、PチャネルMOSFET95を、端子Cに向けて下向きに流す。
The
一方、直流電流生成回路112は、増幅回路102とNチャネルMOSFET101と抵抗100とを備える。直流電流生成回路112の当該構成は、直流電流生成回路111の構成と同様に、周知のものである。直流電流生成回路112は、増幅回路102のプラス入力端子に端子12から入力された前述の設定電圧の値に比例する電流値の電流を下向きに流す。これにより、電流ミラー回路122のPチャネルMOSFET97にも同じ電流値の電流が下向きに流れる。
On the other hand, the DC
電流ミラー回路122は、PチャネルMOSFET96及び97を備える。電流ミラー回路122の図3に表される構成は、電流ミラー回路121の構成と同様に、周知のものである。電流ミラー回路122は、PチャネルMOSFET97を流れる電流と等しい電流値の電流を、PチャネルMOSFET96を下向きに流す。
The
PチャネルMOSFET96を下向きに流れる電流は、電流ミラー回路123のNチャネルMOSFET99を下向きに流れる。
The current flowing downward through the P-
電流ミラー回路123は、NチャネルMOSFET98及び99を備える。電流ミラー回路123の図3に表される構成は、電流ミラー回路121及び122の構成と同様に、周知のものである。電流ミラー回路123は、NチャネルMOSFET99を流れる電流と等しい電流値の電流を、NチャネルMOSFET98を、端子Cから下向きに流す。
The
以上により、PチャネルMOSFET95は端子Cに向けて前記加算電圧に応じた電流を流し、NチャネルMOSFET98は端子Cからグランドに向けて前記設定電圧に応じた電流を流す。これにより、端子Cから図2に表される端子Bには、前記加算電圧と前記設定電圧との差である前記差分電圧に比例する電流が流れこむ。端子Bに流れ込む電流は、前記減算電圧が正の値の場合には、正の電流である。一方、端子Bに流れ込む電流は、前記減算電圧が負の値の場合には、負の電流である。ここで、端子Bに流れ込む電流が負であるということは、端子Bから電流が流れ出ることを意味する。端子Bから電流が流れ出た場合は、当該電流は、図3の端子Cを介して、NチャネルMOSFET98を通じて、グランドに流れる。
As described above, the P-
これらにより、図2に表す端子Bからバッファ回路1へは、定電流源から供給される電流に加えて、バッファ回路1からの正弦波電圧の振幅の電圧の設定電圧からの低下分に応じた電流値の電流が付加される。ここで、当該低下分が負の場合もあり得る。その場合は、図2に表す端子Bからバッファ回路1へは、定電流源から供給される電流から、前記低下分の絶対値に応じた電流値の電流が差し引かれる。 As a result, from the terminal B shown in FIG. 2 to the buffer circuit 1, in addition to the current supplied from the constant current source, the decrease in the amplitude of the sinusoidal voltage from the buffer circuit 1 from the set voltage is applied. The current of the current value is added. Here, the decrease may be negative. In that case, from the terminal B shown in FIG. 2 to the buffer circuit 1, a current having a current value corresponding to the absolute value of the decrease is subtracted from the current supplied from the constant current source.
図4は、図2に表す発振回路150において、寄生容量の値が基準値よりも大きい振動子5が図2のように接続され、定電流源6によるバッファ回路1への電流供給が開始された場合の、各電圧及び電流の時間変化の例を表すイメージ図である。前記基準値は、バッファ回路1への供給電流が定電流源6からの出力電流に等しい場合に、バッファ回路1からの出力電圧のレベルが設定電圧に等しくなる容量値である。
In FIG. 4, in the oscillation circuit 150 shown in FIG. 2, an
図5に表される「設定電圧」は、図2及び図3の端子12に入力される前述の設定電圧である。また、「バッファ回路1からの出力」は、図2に表すバッファ回路1からクロック信号出力回路10に出力される正弦波電圧であり、端子Aの電圧である。また、出力電圧の振幅は、当該正弦波電圧の極大値の包絡線の値であり、図3の端子Dの電圧である。
The “set voltage” shown in FIG. 5 is the above-mentioned set voltage input to the
また、「電流調整回路9からの出力電流」は、電流調整回路9から端子Bに流れる電流である。また、「バッファ回路1への入力電流」は、図2の端子Bからバッファ回路に入力される供給電流であり、定電流源6から端子Bに流れる電流と電流調整回路9から端子Bに流れる電流との和である。また、「クロック信号出力回路10からの出力電圧」は、図2のクロック信号出力回路10から端子11へ出力されるクロック信号の電圧である。
The "output current from the
図4に表される時刻taは、図2に表されるように振動子5が接続され、定電流源6からバッファ回路1への供給電流の入力が開始された直後の時刻である。時刻taでは「出力電圧の振幅」は「設定電圧」と比較して顕著に低くなっている。これは、振動子5の寄生容量の大きさに対し供給電流が小さすぎるためである。背景技術の項で説明したように、供給電流は、バッファ回路1のトランジスタによる信号増幅に用いられるとともに、寄生容量の充電にも割り当てられる。そのため、寄生容量が大きいと、トランジスタによる信号増幅に割り当てられる分の供給電流が減少し、出力電圧の振幅は低下する。
The time ta shown in FIG. 4 is the time immediately after the
時刻taでは、「出力電圧の振幅」は「設定電圧」と比較して顕著に低いため、クロック信号出力回路10は、「バッファ回路1からの出力電圧」からクロック信号を生成しない。そのため、「クロック信号出力回路10からの出力電圧」はローレベルである。
At time ta, the "output voltage amplitude" is significantly lower than the "set voltage", so that the clock
図2及び図3に表される電圧レベル設定回路8は、「設定電圧」から「出力電圧の振幅」を減じた差分電圧を「設定電圧」に加えた加算電圧を電流調整回路9に入力する。これにより、電流調整回路9は出力電流を増やす。これにより、「バッファ回路1への入力電流」は増加する。
The voltage
当該増加にともない、「出力電圧の振幅」は上昇する。 Along with this increase, the "output voltage amplitude" increases.
そして、時刻tbになると、「設定電圧」から「出力電圧の振幅」を減じた差分電圧が十分に小さくなり、クロック信号出力回路10から、「バッファ回路1からの出力電圧」の周期に等しい周期のクロック信号が出力される。そして、時刻tcにおいて、「出力電圧の振幅」が「設定電圧」に等しくなる。その後は、クロック信号出力回路10からのクロック信号の出力が継続される。
Then, at time tb, the differential voltage obtained by subtracting the "output voltage amplitude" from the "set voltage" becomes sufficiently small, and the cycle equal to the cycle of the "output voltage from the buffer circuit 1" from the clock
図5は、図2に表す発振回路150において、寄生容量が基準値より小さい振動子5が図2のように接続され、定電流源6によるバッファ回路1への電流供給が開始された場合の各電圧及び電流の時間変化の例を表すイメージ図である。ここで、基準値は、図4の場合と同じである。
FIG. 5 shows a case where the
ここで、図4に表される「設定電圧」は、図2及び図3の端子12に入力される前述の設定電圧である。また、「バッファ回路1からの出力」は、図2に表すバッファ回路からクロック信号出力回路10に出力される正弦波電圧であり、端子Aの電圧である。また、「出力電圧の振幅」は、当該正弦波電圧の極大値の包絡線の電圧値であり、図3の端子Dの電圧である。
Here, the "set voltage" shown in FIG. 4 is the above-mentioned set voltage input to the
また、「電流調整回路9からの出力電流」は、電流調整回路9から端子Bに流れる電流である。ただし、図5に表される場合は、当該電流はゼロレベル以下であるので、当該電流の絶対値の電流が、端子Bから電流調整回路9に流れ出る。
The "output current from the
また、「バッファ回路1への入力電流」は、図2の端子Bからバッファ回路に入力される電流であり、定電流源6から端子Bに流れる電流と電流調整回路9から端子Bに流れる電流との和である。また、「クロック信号出力回路10からの出力電圧」は、図2のクロック信号出力回路10から端子11へ出力されるクロック信号の電圧である。
The "input current to the buffer circuit 1" is a current input from the terminal B of FIG. 2 to the buffer circuit, and is a current flowing from the constant current source 6 to the terminal B and a current flowing from the
図5に表される時刻tdは、図2に表すように振動子5が接続され、定電流源6からバッファ回路1への供給電流の供給が開始された直後の時刻である。時刻tdでは、バッファ回路1への入力電流は十分に大きいため、「出力電圧の振幅」は「設定電圧」と比較して高くなっている。そのため、クロック信号出力回路10は、「バッファ回路1からの出力電圧」からクロック信号を生成し、クロック信号出力回路10からのはクロック信号が出力される。
The time td shown in FIG. 5 is the time immediately after the
ただし、時刻tdでは、バッファ回路1への入力電流は不必要に大きい。そのため、不必要に大きすぎる電流である余剰電流に図2に表すバッファ回路1の電流経路の抵抗値を乗じた電力が、当該電流経路において不必要に消費される。すなわち、時刻tdにおける状態は、発振回路150の消費電力が不必要に高い状態である。 However, at time td, the input current to the buffer circuit 1 is unnecessarily large. Therefore, the power obtained by multiplying the surplus current, which is an unnecessarily large current, by the resistance value of the current path of the buffer circuit 1 shown in FIG. 2 is unnecessarily consumed in the current path. That is, the state at time td is a state in which the power consumption of the oscillation circuit 150 is unnecessarily high.
図2及び図3に表される電圧レベル設定回路8は、「設定電圧」から「出力電圧の振幅」の電圧を減じた差分電圧を前記設定電圧に加えた加算電圧を電流調整回路9に送付する。そして、電流調整回路9は負の出力電流を負の方向に増やす。すなわち電流調整回路9は、端子Bから電流調整回路9を介してグランドに流れる電流を増やす。これにより、「バッファ回路1への入力電流」は減少する。
The voltage
当該減少にともない、「出力電圧の振幅」は減少する。 Along with this decrease, the "output voltage amplitude" decreases.
そして、時刻teにおいて、「出力電圧の振幅」が「設定電圧」に等しくなる。「出力電圧の振幅」が「設定電圧」に等しいので、クロック信号出力回路10からのクロック信号の出力は維持される。一方、時刻teにおいては、余剰電流はなくなっている。そのため、時刻teにおいては、発振回路150は、余剰電流による電力消費が抑えられ、消費電力が低い状態になっている。その後、クロック信号の出力と低消費電力とが両立する状態が持続される。
Then, at time te, the "amplitude of the output voltage" becomes equal to the "set voltage". Since the "output voltage amplitude" is equal to the "set voltage", the output of the clock signal from the clock
なお、端子Bから電流調整回路9を介してグランドに流れる電流は、図3の端子CからNチャネルMOSFET98を介してグランドに流れる。従い、NチャネルMOSFET98のソース−ドレイン間の抵抗に応じた電力が消費される。しかしながら、一般にMOSFETのソース−ドレイン間の抵抗は無視できるほど小さい。そのため、NチャネルMOSFET98のソース−ドレイン間の抵抗での消費電力は無視できる。
[効果]
本実施形態の発振回路は、接続された振動子の寄生容量が基準値よりも大きい場合は、バッファ回路からクロック信号出力回路に出力される出力信号の振幅の設定電圧からの差に応じた電流を、バッファ回路への供給電流に加える。それにより、前記発振回路は、前記出力信号の振幅を設定電圧に等しくする。そのため、前記発振回路は、接続された振動子の寄生容量が大きい場合にも、前記クロック信号出力回路からのクロック信号の出力を可能にする。
The current flowing from the terminal B to the ground via the
[effect]
In the oscillation circuit of the present embodiment, when the parasitic capacitance of the connected oscillator is larger than the reference value, the current corresponding to the difference from the set voltage of the amplitude of the output signal output from the buffer circuit to the clock signal output circuit. Is added to the supply current to the buffer circuit. As a result, the oscillator circuit makes the amplitude of the output signal equal to the set voltage. Therefore, the oscillation circuit enables the output of the clock signal from the clock signal output circuit even when the parasitic capacitance of the connected oscillator is large.
前記発振回路は、また、接続された振動子の寄生容量が基準値よりも小さい場合には、バッファ回路からクロック信号出力回路に出力される出力信号の振幅の設定電圧からの差に応じた電流を、バッファ回路への供給電流から差し引く。それにより、前記発振回路は、前記出力信号の振幅を設定電圧に等しくする。そのため、前記発振回路は、接続された振動子の寄生容量が小さい場合に、供給電流の不必要に大きい分により消費される電力を抑え、省電力化を図る。 The oscillation circuit also has a current corresponding to the difference from the set voltage of the amplitude of the output signal output from the buffer circuit to the clock signal output circuit when the parasitic capacitance of the connected oscillator is smaller than the reference value. Is subtracted from the supply current to the buffer circuit. As a result, the oscillator circuit makes the amplitude of the output signal equal to the set voltage. Therefore, in the oscillation circuit, when the parasitic capacitance of the connected oscillator is small, the power consumed by the unnecessarily large supply current is suppressed to save power.
図6は、実施形態の発振回路の最小限の構成である発振回路100xの構成を表すブロック図である。 FIG. 6 is a block diagram showing the configuration of the oscillation circuit 100x, which is the minimum configuration of the oscillation circuit of the embodiment.
発振回路150xは、バッファ回路1xと電流調整回路9xとを備える。
The oscillation circuit 150x includes a buffer circuit 1x and a
バッファ回路は、振動子に並列接続され、第一直流電流の入力により、前記振動子からの発振電圧に同期する増幅された出力電圧を出力する。 The buffer circuit is connected in parallel to the oscillator and outputs an amplified output voltage synchronized with the oscillation voltage from the oscillator by inputting the first direct current.
電流調整回路9xは、バッファ回路と、前記出力電圧のレベルを前記出力電圧について予め設定された設定電圧から減じた差分電圧に応じた電流値の第二直流電流を前記第一直流電流に加える。
The
前記設定電圧は、前記出力電圧に同期するクロック信号を出力するクロック信号出力部が前記クロック信号を前記出力電圧から出力できる値に設定されている。 The set voltage is set to a value at which the clock signal output unit that outputs a clock signal synchronized with the output voltage can output the clock signal from the output voltage.
発振回路150xは、上記構成により、前記出力電圧のレベルが前記設定電圧になるように前記第一直流電流の電流値を調整する。そのため、発振回路150xは、前記振動子の種類が変わった場合にも、前記クロック信号の出力を可能にする。 According to the above configuration, the oscillation circuit 150x adjusts the current value of the first direct current so that the level of the output voltage becomes the set voltage. Therefore, the oscillation circuit 150x enables the output of the clock signal even when the type of the oscillator is changed.
また、発振回路150xは、前記出力電圧の振幅が前記設定電圧より大きい場合は、前記第一直流電流の電流値を小さくする。これにより、発振回路150xは、消費電力を低下させる。 Further, when the amplitude of the output voltage is larger than the set voltage, the oscillation circuit 150x reduces the current value of the first direct current. As a result, the oscillation circuit 150x reduces the power consumption.
上記により、発振回路150xは、振動子5の種類が変わった場合にも前記クロック信号の出力を可能にし、かつ消費電力を抑え得る。
As described above, the oscillation circuit 150x can output the clock signal even when the type of the
そのため、発振回路150xは、前記構成により、[発明の効果]の項に記載した効果を奏する。 Therefore, the oscillation circuit 150x exhibits the effects described in the section [Effects of the Invention] according to the above configuration.
以上、本発明の各実施形態を説明したが、本発明は、前記した実施形態に限定されるものではなく、本発明の基本的技術的思想を逸脱しない範囲で更なる変形、置換、調整を加えることができる。例えば、各図面に示した要素の構成は、本発明の理解を助けるための一例であり、これらの図面に示した構成に限定されるものではない。 Although each embodiment of the present invention has been described above, the present invention is not limited to the above-described embodiment, and further modifications, substitutions, and adjustments can be made without departing from the basic technical idea of the present invention. Can be added. For example, the composition of the elements shown in each drawing is an example for assisting the understanding of the present invention, and is not limited to the composition shown in these drawings.
1、1x バッファ回路
2 直流帰還用抵抗
3、4 負荷容量
5 振動子
6 定電流源
8 電圧レベル設定回路
9、9x 電流調整回路
10 クロック信号出力回路
11、12、103 端子
81、91、102 増幅回路
82 ダイオード
83 容量
84 加減算回路
85 ピークホールド回路
92、100 抵抗
93、98、99、101 NチャネルMOSFET
94、95、96、97 PチャネルMOSFET
150、150x 発振回路
111、112 直流電流生成回路
121、122、123 電流ミラー回路
1,
94, 95, 96, 97 P-channel MOSFET
150,
Claims (5)
前記出力電圧のレベルを前記出力電圧のレベルについて予め設定された設定電圧から減じた差分電圧に応じた電流値の第二直流電流を前記第一直流電流に加える電流調整回路と、
を備え、
前記設定電圧は、前記出力電圧から前記出力電圧に同期するクロック信号を出力するクロック信号出力回路が前記クロック信号を出力できる値に設定されており、
前記電流調整回路は、前記設定電圧に前記差分電圧を加えた加算電圧に応じた電流値の第三直流電流を生成する第一直流電流生成部と、前記設定電圧に応じた電流値の第四直流電流を生成する第二直流電流生成部と、を備え、前記第三直流電流から前記第四直流電流を除外した前記第二直流電流を生成し、
前記第一直流電流生成部は、前記加算電圧に応じた電流値の第五直流電流を生成する第一生成部と、前記第五直流電流に等しい電流値の前記第三直流電流を生成する第一電流ミラー回路とを備え、
前記第二直流電流生成部は、前記設定電圧に応じた電流値の第六直流電流を生成する第二生成部と、前記第六直流電流に等しい電流値の第七直流電流を生成する第二電流ミラー回路と、前記第七直流電流に等しい電流値の前記第四直流電流を生成する第三電流ミラー回路とを備え、
前記差分電圧の絶対値に応じた前記電流値の前記第二直流電流を前記第三電流ミラー回路の備える電界効果トランジスタのソース−ドレイン間を経由してグランドに流す場合がある、
発振回路。
A buffer circuit that is connected in parallel to the oscillator and outputs an amplified output voltage that is synchronized with the oscillation voltage from the oscillator by inputting the first direct current.
A current adjusting circuit that applies a second DC current having a current value corresponding to a difference voltage obtained by subtracting the output voltage level from a preset voltage set for the output voltage level to the first DC current.
With
The set voltage is set to a value at which a clock signal output circuit that outputs a clock signal synchronized with the output voltage from the output voltage can output the clock signal.
The current adjusting circuit includes a first DC current generator that generates a third DC current having a current value corresponding to an added voltage obtained by adding the difference voltage to the set voltage, and a fourth current value corresponding to the set voltage. A second DC current generator for generating a DC current is provided, and the second DC current is generated by excluding the fourth DC current from the third DC current.
The first direct current generator includes a first generator that generates a fifth direct current with a current value corresponding to the added voltage, and a third direct current generator that generates a third direct current with a current value equal to the fifth direct current. Equipped with a one-current mirror circuit
The second direct current generator includes a second direct current generator that generates a sixth direct current with a current value corresponding to the set voltage, and a second direct current generator that generates a seventh direct current with a current value equal to the sixth direct current. A current mirror circuit and a third current mirror circuit that generates the fourth direct current with a current value equal to the seventh direct current are provided.
The second direct current of the current value corresponding to the absolute value of the difference voltage may be passed to the ground via the source and drain of the field effect transistor provided in the third current mirror circuit.
Oscillation circuit.
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