JP6813695B2 - Ｕｓｂ電力制御アナログ・サブシステムにおける電流センシング - Google Patents

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Description

関連出願
本願は、米国特許非仮出願第１５／９２４６８９号、２０１８年３月１９日出願の国際出願であり、この米国特許非仮出願は、米国特許仮出願第６２／５０８１４１号、２０１７年５月１８日出願により優先権を主張し、これらの特許出願はすべて、その全文を参照することによって本明細書に含める。
技術分野
本発明は電子回路の分野に関するものであり、特に、電力制御アナログ・サブシステムのプログラマブル電流センシング（検出）回路による電流センシングに関するものである。
電子回路は、導電線または導電トレースによって接続された、とりわけ抵抗器、トランジスタ、コンデンサ、インダクタ、及びダイオードといった個別の電子構成部品を含み、これらの導電線または導電トレースを通って電流が流れることができる。電子回路はディスクリート（個別）構成部品を用いて構成することができ、より一般的には集積回路内に集積することができ、集積回路内では構成部品及び相互接続体がシリコンのような共通の基板上に形成される。
本発明を、添付した図面中の各図に限定ではなく例として図示する。
一部の実施形態によるパワーデリバリーシステムのブロック図である。 一部の実施形態によるシリアルバス・パワーデリバリーシステムを示す回路図である。 一部の実施形態による電力制御アナログ・サブシステムを示す回路図である。 図４Ａ〜４Ｄは、一部の実施形態によるシリアルバス・パワーデリバリーシステム示す回路図である。 他の実施形態による、プログラマブル共通基準発生器を用いて複数の遮断機能を提供する方法の流れ図である。 一部の実施形態による電源アダプタ型パワーデリバリーシステムを示す回路図である。 一部の実施形態によるモバイルアダプタ型パワーデリバリーシステムを示す回路図である。 一部の実施形態による自動車充電器型パワーデリバリーシステムを示す回路図である。 図９Ａ、９Ｂは、一部の実施形態による電源バンク型パワーデリバリーシステムを示す回路図である。 一部の実施形態によるノートブック型パワーデリバリーシステムを示す回路図である。 一部の実施形態によるプログラマブル電流センシング回路を示す回路図である。 一部の実施形態による、図１１のプログラマブル電流センシング回路の副次的部分を示す回路図である。 一部の実施形態による、図１１のプログラマブル電流センシング回路の電流センス増幅器のプログラマブル入力端子及び対応する出力端子を示す回路図である。 一部の実施形態による、図１３の電流センス増幅器のより詳細な回路を示す回路図である。 一部の実施形態による、オフセット相殺回路を有する電流センス増幅器の回路図である。 一部の実施形態による、図１１〜１４のプログラマブル電流センシング回路の、図１５の電流センス増幅器及び複数部分を示す回路図である。 一部の実施形態による、図１１の電流センス増幅器の第１段増幅器の回路図である。 一部の実施形態による、図１１の電流センス増幅器の第２段増幅器の回路図である。 一部の実施形態による、図１３〜１４に示す電流センス増幅器の第１及び第２増幅器の調整可能なゲインを促進する回路の回路図である。 一部の実施形態による、複数のアナログ出力電圧を生じさせる開示した電流センス増幅器のステップ応答を示すグラフである。 図２１Ａは、一部の実施形態による、開示した電流センス増幅器へのステップ入力電圧を示すグラフであり、図２１Ｂは、一部の実施形態による、図２１Ａの設定入力電圧に応答した電流センス増幅器のアナログ出力電圧を示すグラフであり、図２１Ｃは、一部の実施形態による、図２１Ｂのアナログ出力電圧に応答した過電流保護用の比較器（コンパレータ）の出力を示すグラフであり、図２１Ｄは、一部の実施形態による、図２１Ｃの比較器への基準電圧入力を示すグラフである。 図２２Ａ及び２２Ｂは、一部の実施形態による、図１１のプログラマブル電流センシング回路のプログラマビリティのための基準電圧発生器の回路図である。 一部の実施形態による、図１４のプログラマブル電流センシング回路のマルチプレクサの代案としての、動的なスイッチゲイン選択肢の回路図である。 一部の実施形態による、チョッパ安定化アーキテクチャを用いたオフセット相殺の回路図である。 一実施形態による、電圧を検出して複数のアナログ出力電圧を同時比較用に発生する方法のフローチャートである。
詳細な説明
プログラマブル（プログラム可能な）回路は集積回路（ＩＣ：integrated circuit）のような電子回路とすることができ、こうしたＩＣは、種々の動作または機能を実行するように再構成可能な複数の構成部品を有する。固定機能の回路とは異なり、プログラマブル回路は、動作中に（例えば、フィールド・プログラマブルまたはダイナミック）、あるいは使用の前にプログラム（例えば、構成または再構成）して、一部の機能を実行して他の機能は実行しないことができる。それに加えて、プログラマブル回路は、動作中に、当該プログラマブル回路のプログラミングに基づいて構成または再構成する（例えば、ランタイム・コンフィギュアブル（実行中に構成可能）にする）ことができる。プログラマブル回路を複数回再プログラムして、異なる動作及び機能を実行することができる。
用途における要求が、多様な用途をサポート（支援）するフレキシビリティ（柔軟性）を増加させたプログラマブル回路の要望を増加させた。オフチップ（チップ外）構成部品で一部の動作をサポートするのではなく、設計者は、プログラマブル回路に機能を取り入れて、性能、コストを改善し、顧客の需要に応え、そして複数の機能を実行する目的を機能ブロックに持たせる任務を負う。例えば、プログラマブル回路は、複数の、調整可能なセンス（検出）及び遮断機能（例えば、過電圧（ＯＶ：over-voltage）、不足電圧（ＵＶ：under-voltage）、過電流、及び短絡検出）を必要とし得る。種々の機能はスタンドアロン（独立型）ブロックとして設計することができる。各スタンドアロン・ブロックは、それ自体の基準発生器及びプログラマブル設定を必要とし得る。例えば、プログラマブル回路は２つの回路を有することができ、その各々が当該回路自体の比較器（コンパレータ）及び基準発生器（例えば、電流センス増幅器（ＣＳＡ：current sense amplifier）及び不足電圧・過電圧（ＵＶＯＶ）検出回路）を有する。従来、基準発生器は、複数の、同時の機能（例えば、過電流保護（ＯＣＰ：over current protection）、短絡保護（ＳＣＰ：short circuit protection）、力率補正（ＰＦＣ：power factor correction）、及び同期整流（ＳＲ：synchronous rectification））用の複数の基準信号を供給しなかった。従来、構成部品はプログラマブル回路内で時分割多重化することができなかった（例えば、ＯＶ用の比較器はＰＦＣ用に用いることができなかった）。プログラマブル集積回路（ＩＣ）を用いて種々のアナログ機能を実現することは、一部の用途には適用することができないことがある。例えば、プログラマブル集積回路は、ユニバーサル・シリアルバス・パワーデリバリー（ＵＳＢ−ＰＤ：universal serial bus power delivery：ＵＳＢ電力供給）タイプＣ（ＵＳＢタイプＣ（登録商標）、ＵＳＢ−Ｃ（登録商標））に適用することができないことがある。
本明細書中に説明する実施形態は、複数の遮断機能を提供するために使用されるプログラマブル基準発生器、マルチプレクサ、及び比較器を有するシリアルバス・パワーデリバリー（ＳＢＰＤ：serial bus power delivery）装置のような電力制御アナログ・サブシステムを有するシリアルバス互換の電源装置を提供することによって、上述した挑戦及び他の挑戦に応えることができる。このＳＢＰＤ（本明細書中では「電源装置」とも称する）はＵＳＢ互換の電源装置とすることができる。
一部の実施形態では、ＳＢＰＤ装置が、基準電圧をプログラムするためのレジスタ値を記憶するレジスタ組を含むことができる。ＳＢＰＤ装置は中央処理装置（ＣＰＵ：central processing unit）を含むこともでき、このＣＰＵは上記レジスタ組に結合されて上記レジスタ値を当該レジスタ組に記憶する。このＣＰＵは、ＳＢＰＤ装置が行ったセンシング及び監視に基づくシステム割込みをＳＢＰＤから受信するための入力端子を含むことができる。ＳＢＰＤ装置は、ＣＰＵ及びレジスタ組に結合された電力制御アナログシステムを含むこともできる。この電力制御アナログシステムは、対応するレジスタ値に応答して対応する基準電圧を発生するためのプログラマブル基準発生器を含むことができる。この電力制御アナログシステムは、マルチプレクサを含むことができ、このマルチプレクサは第１電圧及び第２電圧に結合されて対応する選択した電圧を出力する。この電力制御アナログシステムは比較器を含むことができ、この比較器は、対応する基準電圧をプログラマブル基準発生器から受信し、対応する選択した電圧を対応するマルチプレクサから受信するように結合されている。各比較器は、対応する電圧状態に基づいて、対応するシステム割込みをＣＰＵに出力することができる。他の実施形態では、比較器の出力を、本明細書中に説明する放電回路のような他の回路を制御するための制御信号とすることができる。
関係する、あるいは別個の実施形態では、上記電力制御アナログ・サブシステムが、当該電力制御アナログ・サブシステムに結合されたプログラマブル電流センシング回路及び電流センス抵抗器を含む。上記電力制御アナログ・サブシステムは、電流センス抵抗器を通る電流を少なくとも３つの異なる基準値と同時に比較するように、例えば、検出（センス）した電圧を少なくとも３つの異なる基準電圧と比較するように構成することができる。電流センス抵抗器は、電力制御アナログ・サブシステムと、電源電圧バス（ＶＢＵＳ：voltage bus）端子または接地端子のいずれかとの間に結合することができる。接地端子はＶＢＵＳの大地帰路に結合することができる。
より具体的には、種々の実施形態では、上記プログラマブル電流センシング回路が、上記電流センス抵抗器に結合された電流センス増幅器を含むことができる。この電流センス増幅器は、電流センス抵抗器の端子間電圧を検出し、複数のゲイン（利得）選択肢を用いてこの電圧を増幅して、複数（少なくとも合計３つ）のアナログ出力電圧を発生することができる。上記電流センシング回路は複数（これも少なくとも合計３つ）の比較器をさらに含むことができ、これらの比較器は、それぞれのアナログ出力電圧を、少なくとも３つの異なる基準電圧から選択した基準電圧と比較する。これら複数の比較器のうちの第１比較器はデジタル信号を発生することができ、このデジタル信号は、複数のアナログ出力電圧のうちの第１アナログ出力電圧が複数の基準電圧のうちの対応する第１基準電圧を超えたことに応答したシステム割込みとして機能する。各比較器は、入力される基準電圧を当該用途向けの検出に適合させた用途に応じて異なる警告またはシステム割込みを出力することができる。例えば、これらの比較器のそれぞれは、ＯＣＰ，ＳＣＰ、ＰＦＣ、及びＳＲのような状態を示すシステム割込みをトリガすることができる。
図１は、パワーデリバリー（電力供給）システム１００（本明細書中では「システム」とも称する）１００のブロック図である。システム１００はシリアルバス互換の電源装置１１０を含む。シリアルバス互換の電源装置１１０は、シリアルバス・パワーデリバリー（ＳＢＰＤ）装置１１０またはＵＳＢ互換の電源装置を含むことができる。なお、本明細書中では、このシリアルバス・パワーデリバリー装置を例えばＳＢＰＤ装置と称する。一部の実施形態では、ＳＢＰＤ装置１１０は、ＵＳＢ−ＰＤ（USB-power delivery：ＵＳＢパワーデリバリー）規格、より一般的にはＵＳＢ規格と互換のＵＳＢ−ＰＤ装置である。例えば、ＳＢＰＤ装置１１０を用いて、入力電圧（例えば、電源電圧Vbus_in１２０）に基づく出力電圧（例えば、電源電圧Vbus_c１３０）を供給することができる。ＳＢＰＤ装置１１０を用いて、Vbus_c１３０を（例えば、３ボルト(V)〜２２V）の範囲内で、既定の許容誤差（例えば、５％の許容誤差）内で、かつ小さい増分（例えば、２０ミリボルト(mV)）で動的にプログラムする能力を提供することができる。動的なプログラム可能性とは、装置に給電しながら異なる出力電圧をプログラムする能力を称することができる。一部の実施形態では、ＳＢＰＤ装置１１０が供給する電流も設定可能かつプログラマブルにすることができ、５００ミリアンペア(mA)から５アンペア(A)までのようなある範囲の供給電流をサポートすることができる。なお、電圧バスとは、Vbus_c１３０を導く物理的接続体（例えば、バス）を称することができる。
ＳＢＰＤ１１０は、電力変換器（パワーコンバータ、例えば、ＡＣ／ＤＣ（alternate current：交流／direct current：直流）コンバータ）及び電力制御アナログ・サブシステム１６０（例えば、ＵＳＢ−ＰＤコントローラ）を含むことができる。電力制御アナログ・サブシステム１６０はプログラマブル基準発生器２３０を含むことができる。プログラマブル基準発生器２３０は、異なる機能（例えば、ＯＶ、ＵＶ、ＯＣＰ、ＳＣＰ、ＰＦＣ、ＳＲ、等）用の複数の基準電圧を発生することができる。実施形態では、ＳＢＰＤ装置１１０が電源１４０に接続されている。一部の実施形態では、電源１４０は、交流（ＡＣ）電力を供給する壁ソケット電源とすることができる。他の実施形態では、電源１４０は電池（バッテリ）のような異なる電源とすることができ、直流（ＤＣ）電力をＳＢＰＤ装置１１０に供給することができる。電力変換器１５０は、電源１４０から受電した電力を変換する（例えば、受電した電力をVbus_in１２０に変換する）ことができる。例えば、電力変換器１５０はＡＣ／ＤＣコンバータとすることができ、電源１４０からのＡＣ電力をＤＣ電力に変換することができる。一部の実施形態では、電力変換器１５０は、オプトカプラ（フォトカプラ、光結合器）系フライバック・コンバータのようなフライバック・コンバータであり、入力（例えば、一次側）と出力（例えば、二次側）との間の電気絶縁を行う。
一部の実施形態では、ＳＢＰＤ装置１１０がVbus_c１３０を（例えば、特定の出力電圧を指定し、場合によっては出力電流を指定する通信チャネル（ＣＣ：communication channel）経由で）シンク装置１７０に供給する。ＳＢＰＤ装置１１０は、シンク装置１７０に接地電位（例えば、接地１８０）へのアクセスを行わせることもできる。一部の実施形態では、Vbus_c１３０の供給がＵＳＢ−ＰＤ規格と互換である。電力制御アナログ・サブシステム１６０は、Vbus_in１２０を電力変換器１５０から受信することができる。電力制御アナログ・サブシステム１６０はVbus_in１３０を出力することができる。一部の実施形態では、電力制御アナログ・サブシステム１６０が、ＵＳＢタイプＣ（登録商標）規格と互換のＵＳＢタイプＣ（登録商標）コントローラである。以下の図においてさらに説明するように、電力制御アナログ・サブシステム１６０は、Vbus_in１２０及びVbus_c１３０に応答したシステム割込みを供給することができる。
一部の実施形態では、ＳＢＰＤ装置１１０の構成部品のいずれもＩＣの一部分とすることができ、あるいはその代わりに、ＳＢＰＤ装置１１０の構成部品のいずれも、当該構成部品自体をＩＣの形で実現することができる。例えば、電力変換器１５０及び電力制御アナログ・サブシステム１６０の各々を、別個のパッケージ及びピン配置を有するディスクリート（個別）ＩＣとすることができる。
一部の実施形態では、ＳＢＰＤ装置１１０が、完結したＵＳＢタイプＣ（登録商標）及びＵＳＢパワーデリバリー・ポート制御の解決策を、ノートブック型装置、ドングル、モニター、ドッキング・ステーション、電源アダプタ、自動車充電器、電源バンク、モバイルアダプタ、等に提供することができる。
図２は、一部の実施形態による、シリアルバス・パワーデリバリー装置を示す回路図である。ＳＢＰＤ装置２００は、図１に関して説明したＳＢＰＤ装置１１０と同様にすることができる。便宜上かつ明瞭にするために、図１中に用いる構成部品の番号を本図中に用いる。ＳＢＰＤ装置２００は、電力変換器１５０、電力制御アナログ・サブシステム１６０、Ｖbus_in１２０、Ｖbus_c１３０、及び接地１８０を含む。他の実施形態では、ＳＢＰＤ装置２００が同じ、またはより多数の、あるいはより少数の構成部品を含むことができる。限定ではなく例示の目的で、電力制御アナログ・サブシステム１６０はディスクリート装置（例えば、出力ピンを有する当該ＩＣ自体のパッケージ内のＩＣ）として図示する。
一部の実施形態では、ＳＢＰＤ装置２００が、電力変換器１５０、電力制御アナログ・サブシステム１６０、及びデジタル領域（デジタルドメイン）１９０を含むことができる。デジタル領域１９０は、レジスタ組２１０及び中央処理装置（ＣＰＵ）２２０を含むことができる。レジスタ組２１０は、基準電圧をプログラムするためのレジスタ値を記憶することができる。ＣＰＵ２２０はレジスタ組２１０に結合することができる。ＣＰＵ２２０はレジスタ値をレジスタ組２１０に記憶することができる。ＣＰＵ２２０は入力端子を含み、各入力端子は対応するシステム割込みを受信する。
電力制御アナログ・サブシステム１６０はレジスタ組２１０及びＣＰＵ ２２０を含むことができる。電力制御アナログ・サブシステム１６０は、プログラマブル基準発生器２３０、マルチプレクサ２４０、比較器２５０、電流センス増幅器（ＣＳＡ）２６０、抵抗分圧器２７０、及びプルダウン・トランジスタ２８０を含むことができる。一部の実施形態では、電力制御アナログ・サブシステム１６０がプロデューサー（生産者）電界効果トランジスタ（ＦＥＴ：field effect transistor）２９０を含む。一部の実施形態では、プロデューサーＦＥＴ２９０が電力制御アナログ・サブシステム１６０の外部にある。
プログラマブル基準発生器２３０は、抵抗値に応答して基準電圧を発生することができる。例えば、プログラマブル基準発生器２３０は、第１抵抗値に応答して第１基準電圧を発生し、第２抵抗値に応答して第２基準電圧を発生し、等をすることができる。プログラマブル基準発生器２３０は、共通電圧の基準信号発生器とすることができる（即ち、プログラマブル基準発生器２３０を用いて複数種類のシステム割込みを与えることができる）。各基準電圧は、対応する動作に対する対応のプログラマブル閾値を示すことができる（例えば、第１基準電圧は第１動作用の第１のプログラマブル閾値を示し、第２基準電圧は、第１動作とは異なる第２動作用の第２のプログラマブル閾値を示す、等である）。
抵抗分圧器２７０ａは第１Ｖbus電源上の電圧レベル（例えば、第１電圧Ｖbus_in１２０）を検出することができる。抵抗分圧器２７０ｂは第２Ｖbus電源上の電圧レベル（例えば、第２電圧Ｖbus_c１３０）を検出することができる。第１抵抗分圧器２７０ａはＶbus_in１２０を出力することができ、第２抵抗分圧器１２０ｂはＶbus_c１３０を出力することができる。マルチプレクサ２４０ａ〜ｄは、対応するＶbus_in１２０を第１抵抗分圧器２７０ｂから受信し、対応するＶbus_c１３０を第２抵抗分圧器２７０ｂから受信するように結合することができる。
マルチプレクサ２４０はアナログ・マルチプレクサとすることができる。マルチプレクサ２４０（例えば、マルチプレクサ２４０ａ〜ｄ）は、第１電圧（例えば、入力電圧Ｖbus_in１２０）及び第２電圧（例えば、出力電圧Ｖbus_c１３０）に結合することができる。各マルチプレクサ２４０は、Ｖbus_in１２０に結合された抵抗分圧器２７０ａに結合された第１入力端子、Ｖbus_c１３０に結合された抵抗分圧器２７０ｂに結合された第２入力端子、及び比較器２５０に結合された出力端子を有することができる。マルチプレクサ２４０ａ〜ｄは、プロデューサーＦＥＴの第１端子及び第２端子に結合されて、第１電圧（Ｖbus_in１２０）及び第２電圧（Ｖbus_c１３０）を受信して第２数の基準電圧を出力することができる。
比較器２５０の各々（比較器２５０ａ〜ｋ）は、対応する基準電圧をプログラマブル基準発生器２３０から受信するように結合することができる。比較器２５０の各々は、対応する選択した電圧を、マルチプレクサ２４０ａ〜ｄのうちの対応するマルチプレクサから受信するように結合することができる。比較器２５０ａ〜ｄは、対応する電圧状態に基づいて、対応するシステム割込みをＣＰＵ２２０に対して出力するように構成することができる。比較器２５０ｅは、対応する基準電圧をプログラマブル基準発生器２３０から受信し、Ｖbus_in１２０に結合された抵抗分圧器２７０ａから第１電圧を受信するように結合することができる。比較器２５０ｆ〜ｋ（例えば、少なくとも３つの比較器）は、対応する基準電圧をプログラマブル基準発生器２３０から受信し、対応する出力電圧をＣＳＡ２６０から受信するように結合することができる。以下の図中にさらに記載するように、比較器２５０ａ〜ｋは動作または機能（例えば、割込み機能、等）を提供することができる。
一部の実施形態では、プログラマブル基準発生器２３０を用いて、比較器２５０ａ〜ｋの各々を介して動作または機能を提供する。一部の実施形態では、プログラマブル基準発生器を用いて、比較器２５０ａ〜ｋの数よりも多数の動作または機能を（例えば、比較器２５０ａ〜ｋよりも多数の構成部品を介して）提供する。一部の実施形態では、プログラマブル基準発生器２３０を用いて、比較器２５０ａ〜ｋの数よりも少数の動作または機能（例えば、ＵＶ、ＯＶ、及びＯＣＰ）を提供する。統合型の基準発生器（即ち、プログラマブル基準発生器２３０）は、装置面積を最小にすることができ、そしてフレキシビリティを提供する（例えば、異なる特性を有する複数の回路の必要性を低減する）ことができる。比較器２５０のアレイは、ＳＢＰＤ装置２００内の電圧及び電流の同時の監視を可能にすることができる（例えば、こうした比較器のアレイはＵＳＢ−ＰＤ装置内の電圧及び電流の同時の監視を可能にすることができる）。アナログＭＵＸ（multiplexer：マルチプレクサ）のアレイは、ＳＢＰＤ装置２００を種々のＵＳＢ−ＰＤ用途において用いることを可能にすることができる。電力制御アナログ・サブシステム１６０は、２つの独立した入力基準電圧信号（例えば、Ｖbus_in１２０及びＶbus_c１３０）及びＣＳＡ２６０を含むことができる。
一部の実施形態では、単一の基準電圧を種々の機能ブロックへ送る。各ブロックは基準発生器及びプログラミングの選択肢を有することができる。一部の実施形態では、アナログ信号をデジタルに変換することができ、そしてすべてのフィルタ処理（フィルタリング）及び比較器の機能をデジタル領域で実行することができる（例えば、プログラマブル基準発生器２３０を必要でなくすることができる）。一部の実現では、すべての入力信号をあらゆる比較器２５０に接続（して、例えば、十分にプログラム可能なクロススイッチを作製）することができる。一部の実施形態では、ＳＢＰＤ装置２００を（例えば、ＵＳＢ−ＰＤ電源アダプタだけではなく）あらゆる電源アダプタシステムに応用することができる。
図３は、一部の実施形態による、アナログ・サブシステム３００を示す回路図である。電力制御アナログ・サブシステム３００は、図１〜２に関して説明した電力制御アナログ・サブシステム１６０といくつかの同様な構成部品を含むことができる。便宜上かつ明瞭にするために、図１〜２中の一部の構成部品を本図中に用いる。
概念的には、電力制御アナログ・サブシステム３００は図１〜２の電力制御アナログ・サブシステムと同様に動作する。複数の接続経路が、電力制御アナログ・サブシステム３００が複数の用途に適応することを可能にする。異なるＭＵＸセル形式（例えば、２０V、５V）を用いて、入力端子における種々の電圧レベルをサポートすることができる。
電力制御アナログ・サブシステム３００は、プログラマブル基準発生器２３０、ＭＵＸ（例えば、ＭＵＸ２４０ａ〜ｋ、ＭＵＸ３４０ａ〜ｃ、ＭＵＸ３４２ａ〜ｂ、ＭＵＸ３４４ａ〜ｅ、ＭＵＸ３４６ａ〜ｂ、ＭＵＸ３４８ａ〜ｂ、ＭＵＸ３５０、等）、比較器２５０ａ〜ｋ、抵抗分圧器２７０ａ〜ｂ、誤差増幅器（ＥＡ：error amplifier：エラーアンプ）３１０、アナログ−デジタル・コンバータ（ＡＤＣ：analog-to-digital converter）３２０、抵抗−コンデンサ（ＲＣ）フィルタ３３０ａ〜ｃ、及び論理回路（ロジック）フィルタまたはクロック動作フィルタ３６０ａ〜ｂを含むことができる。クロック動作フィルタ３６０ａ〜ｂは、閾値の長さを満足するパルスを送る（例えば、十分に長いパルスのみを送る）ことができる。クロック動作フィルタ３６０ａ〜ｂはＲＣフィルタのように動作するが、ＲＣフィルタよりも小さい面積を占める。クロック動作フィルタ３６０ａ〜ｂはクロックを用いて内部カウンタを実現することができる。
電力制御アナログ・サブシステム３００は、比較器２５０ａ〜ｋ及び誤差増幅器（ＥＡ）３１０に結合することができる。
抵抗分圧器２７０ａは、Ｖbus_in１２０の入力を受信することができ、そして異なる電圧（例えば、Ｖbus_in１２０の１００％、Ｖbus_in１２０の２０％、Ｖbus_in１２０の１０％、及びＶbus_in１２０の８％）を出力することができる。抵抗分圧器２７０ｂは、Ｖbus_c１３０の入力を受信することができ、そして異なる電圧（例えば、Ｖbus_c１３０の１００％、Ｖbus_c１３０の２０％、Ｖbus_c１３０の１０％、及びＶbus_c１３０の８％）を出力することができる。
ＭＵＸ３４０ａ〜ｃは、第１電圧（例えば、Ｖbus_in１２０の８％）を抵抗分圧器２７０ａから受信し、第２電圧（例えば、Ｖbus_c１３０の８％）を抵抗分圧器２７０ｂから受信することができる。
ＭＵＸ３４２ａ〜ｂは、第１電圧（例えば、Ｖbus_in１２０の１０％）を抵抗分圧器２７０ａから受信し、第２電圧（例えば、Ｖbus_c１３０の１０％）を抵抗分圧器２７０ｂから受信することができる。
ＭＵＸ３４４ａ〜ｅは、第１電圧（例えば、Ｖbus_in１２０の２０％）を抵抗分圧器２７０ａから受信し、第２電圧（例えば、Ｖbus_c１３０の２０％）を抵抗分圧器２７０ｂから受信することができる。
ＭＵＸ３４６ａは、ＭＵＸ３４４ａから、選択した電圧（例えば、Ｖbus_in１２０の２０％またはＶbus_c１３０の２０％）を受信し、ＭＵＸ３４０ａから、選択した電圧（例えば、Ｖbus_in１２０の８％またはＶbus_c１３０の８％）を受信することができる。ＭＵＸ３４６ｂは、ＭＵＸ３４４ｂから、選択した電圧（例えば、Ｖbus_in１２０の２０％）を受信し、ＭＵＸ３４２ａからの出力電圧（例えば、Ｖbus_inの１０％）を受信することができる。
ＭＵＸ３４８ａは、ＭＵＸ３４４ｅから、選択した電圧（例えば、Ｖbus_in１２０の２０％またはＶbus_c１３０の２０％）を受信し、ＭＵＸ３４０ｃから、選択した電圧（例えば、Ｖbus_in１２０の８％またはＶbus_c１３０の８％）を受信することができる。ＭＵＸ３４８ｂは、ＣＳＡ２６０からの出力電圧を（例えば、ＲＣフィルタ３３０ａを介して）受信し、ＭＵＸ３４８ａからの出力電圧を受信することができる。ＡＤＣ３２０はＭＵＸ３４８ｂからの出力電圧を受信することができる。
ＭＵＸ３５０は、プログラマブル基準発生器からの基準電圧を受信し、１．２Vのバンドギャップ基準電圧を受信することができる。ＥＡ３１０はＭＵＸ３５０からの出力電圧を受信することができる。
過電圧（ＯＶ）検出及び不足電圧（ＵＶ）検出は比較器２５０ａ〜ｂによって行うことができる。ＯＶ及びＵＶ検出は、２Vから２５Vまでの範囲の電圧で、いずれのＶbusピン上でも（即ち、Ｖbus_in上またはＶbus_c上のいずれでも）行うことができる。
比較器２５０ａは、第１基準電圧をプログラマブル基準発生器２３０から受信し、第１の選択した電圧をＭＵＸ２４０ａから受信するように結合することができる。ＭＵＸ２４０ａは（例えば、Ｖbus_in１２０の２０％を抵抗分圧器２７１ａから受信し、Ｖbus_c１３０の２０％を抵抗分圧器２７０ｂから受信する）ＭＵＸ３４４ｃから、選択した電圧を受信し、（例えば、Ｖbus_in１２０の１０％を抵抗分圧器２７０ａから受信し、Ｖbus_c１３０の１０％を抵抗分圧器２７０ｂから受信する）ＭＵＸ３４２ｂから、選択した電圧を受信することができる。比較器２５０ａは、Ｖbus_in１２０またはＶbus_c１３０のうちの１つ以上が第１電圧条件（例えば、第１の最小閾値電圧よりも小さいこと）を満足するものと判定したことに基づいて、ＵＶのシステム割込みを出力することができる。
比較器２５０ｂは、第２基準電圧をプログラマブル基準発生器から受信し、第２の選択した電圧をＭＵＸ２４０ｂから受信するように結合することができる。ＭＵＸ２４０ｂは、（例えば、Ｖbus_in１２０の２０％を抵抗分圧器２７０ａから受信し、Ｖbus_c１３０の２０％を抵抗分圧器２７０ｂから受信する）ＭＵＸ３４４ｄから、選択した電圧を受信し、（例えば、Ｖbus_in１２０の８％を抵抗分圧器２７０ａから受信し、Ｖbus_c１３０の８％を抵抗分圧器２７０ｂから受信する）ＭＵＸ３４０ｂから、選択した電圧を受信することができる。比較器２５０ｂは、Ｖbus_in１２０またはＶbus_c１３０のうちの１つ以上が第２電圧条件（例えば、第２の最大閾値電圧）を満足するものと判定したことに基づいて、ＯＶのシステム割込みを出力することができる。
Ｖbus_c１３０の監視は比較器２５０ｄによって行うことができる。Ｖbus_c監視のセンシングは、タイプＣ取り付けのいずれのＶbusピンから行うこともできる（Ｖbus_in１２０またはＶbus_cが０．８Vよりも大きいか否かを判定する）。
比較器２５０ｄは、第３基準電圧をプログラマブル基準発生器から受信し、第３の選択した電圧をＭＵＸ２４０ｄから受信するように結合することができる。ＭＵＸ２４０ｄは、（例えば、１００％の）第１Ｖbus_in１２０及び（例えば、１００％の）Ｖbus_c１３０を受信することができる。比較器２５０ｄは、上記第１電圧または上記第２電圧のうちの１つ以上が第３電圧条件（例えば、第３閾値電圧（例えば、０．８V）よりも大きいこと）を満足するものと判定したことに基づいて、Ｖbus監視のシステム割込みを出力することができる。
プログラマブルなＶbus_in放電制御は、比較器２５０ｅ及びプルダウン・トランジスタ２８０（図２参照）によって行うことができる。比較器２５０ｅは、目標電圧に達するとプルダウンを停止することができる。
比較器２５０ｅは、第４基準電圧をプログラマブル基準発生器２３０から受信し、Ｖbus_in１３０（例えば、Ｖbus_c１３０の１０％の）を第１抵抗分圧器から受信する。比較器２５０ｅは、Ｖbus_in１２０が第４電圧条件を満足するものと判定したことに基づいて（例えば、ＳＢＰＤ装置１１０がシャットダウン（電源遮断）されたことに基づいて、目標電圧を満足したものと判定したことに基づいて）Ｖbus_in１２０を放電するように構成することができる。
短絡保護（ＳＣＰ）及び過電流保護（ＯＣＰ）は、（例えば、ＯＣＰ及びＳＣＰ、過電流検出、及び短絡検出を行う）比較器２５０ｆ及び２５０ｇにより行うことができる。ＯＣＰ及びＳＣＰは、同じ基準発生源または独立した基準発生源（例えば、バンドギャップ（ＢＧ：bandgap）基準、ディープスリープ（ＤＳ：deep sleep：深い休眠）基準）を用いて、種々のユーザ定義のレベルで行うことができる。
比較器２５０ｆは、第５基準電圧をプログラマブル基準発生器２３０から受信し、第５出力電圧をＣＳＡ２６０から受信するように結合することができる。比較器２５０ｆは、第５出力電圧が第５電圧条件（例えば、第５閾値電圧よりも大きいこと）を満足するものと判定したことに基づいて、ＳＣＰのシステム割込みを出力するように構成することができる。
比較器２５０ｇは、第６基準電圧をプログラマブル基準発生器２３０から受信し、第６出力電圧をＣＳＡ２６０から受信するように結合することができる。比較器２５０ｇは、第６出力電圧が第６電圧条件（例えば、第６閾値電圧よりも大きいこと）を満足するものと判定したことに基づいて、ＯＣＰのシステム割込みを出力するように構成することができる。
力率補正（ＰＦＣ）及び同期整流（ＳＲ）は、比較器２５０ｆ〜ｋによって行うことができる。同時のＲＦＣ及びＳＲは、種々のユーザ定義のレベルで行うことができる。
比較器２５０ｈは、第７基準電圧をプログラマブル基準発生器２３０から受信し、第７出力電圧をＣＳＡ２６０から受信するように結合することができる。比較器２５０ｈは、第７電圧条件を満足するものと判定したことに基づいて、（例えば、ＰＦＣをイネーブル状態（有効）にするための）ＰＦＣのシステム割込みを出力するように構成することができる。クロック動作フィルタ３６０ａは、対応する閾値を満足することに応答して、比較器２５０ｈからの出力を受信することができる。
比較器２５０ｉは、第８基準電圧をプログラマブル基準発生器２３０から受信し、第８出力電圧をＣＳＡ２６０から受信するように結合することができる。比較器２５０ｉは、第８電圧条件を満足するものと判定したことに基づいて、（例えば、ＰＦＣをディスエーブル状態（無効）にするための）ＰＦＣのシステム割込みを出力するように構成することができる。対応するクロック動作フィルタは、第８電圧条件を満足することに応答して比較器２５０ｉからの出力を受信することができる。
比較器２５０ｊは、第９基準電圧をプログラマブル基準発生器２３０から受信し、第９出力電圧をＣＳＡ２６０から受信するように結合することができる。比較器２５０ｊは、第９電圧条件を満足するものと判定したことに基づいて、（例えば、ＳＲをイネーブル状態にするための）ＳＲのシステム割込みを出力するように構成することができる。クロック動作フィルタ３６０ｂは、第９電圧条件を満足することに応答して比較器２５０ｊからの出力を受信することができる。
比較器２５０ｋは、第１０基準電圧をプログラマブル基準発生器２３０から受信し、第１０出力電圧をＣＳＡ２６０から受信するように結合することができる。比較器２５０ｋは、第１０電圧条件を満足するものと判定したことに基づいて、（例えば、ＳＲをディスエーブル状態にするための）ＳＲのシステム割込みを出力するように構成することができる。対応するクロック動作フィルタは、第１０電圧条件を満足することに応答して比較器２５０ｋからの出力を受信することができる。
Ｖbus_in１２０及びＶbus_c１３０電圧の監視はＡＤＣ３２０によって行うことができる。ＡＤＣ３２０は、ＭＵＸ３４８ｂからの出力を受信するように結合することができる。ＭＵＸ３４８ｂは、ＣＳＡ２６０からの出力電圧を（例えば、ＲＣフィルタ３３０ａを介して）受信し、ＭＵＸ３４８ａから、選択した電圧を受信するように結合することができる。ＭＵＸ３４８ａは、（例えば、Ｖbus_in１２０の２０％及びＶbus_c１３０の２０％を受信する）ＭＵＸ３４４ｅから、選択した電圧を受信し、（例えば、Ｖbus_in１２０の８％及びＶbus_c１３０の８％を受信する）ＭＵＸ３４０ｃから、選択した電圧を受信することができる。
電源遷移（例えば、vsrc_new_p、vsrc_new_m）を制御するための、Ｖbus_in１２０またはＶbus_c１３０電圧レベルの追加的な監視は、比較器２５０ｃ＿ｐ及び２５０ｃ＿ｍによって行うことができる。比較器２５０ｃ＿ｐ及び２５０ｃ＿ｍは、電圧が閾値電圧を超えたか否か、あるいは閾値電圧範囲に達したか否かを判定することができる。
比較器２５０ｃ＿ｐは、対応する基準電圧をプログラマブル基準発生器から受信し、第３の選択した電圧をＭＵＸ２４０ｃ＿ｐから受信するように結合することができる。ＭＵＸ２４０ｃ＿ｐは、ＭＵＸ３４６ａから選択した電圧を受信し、ＣＳＡ２６０からの出力電圧を（ＲＣフィルタ３３０ｂを介して）受信することができる。ＭＵＸ３４６ａは、（例えば、Ｖbus_in１２０の２０％及びＶbus_c１３０の２０％を受信する）ＭＵＸ３４４ａから選択した電圧を受信し、（例えば、Ｖbus_in１２０の８％及びＶbus_c１３０の８％を受信する）ＭＵＸ３４０ａから選択した電圧を受信することができる。比較器２５０ｃ＿ｐは、Ｖbus_in１２０またはＶbus_c１３０のうちの１つ以上が対応する電圧条件（例えば、対応する値の範囲内にあること）を満足するものと判定したことに基づいて、電圧源（Ｖsrc）のシステム割込みを出力するように構成することができる。
比較器２５０ｃ＿ｍは、対応する基準電圧をプログラマブル基準発生器から受信し、ＭＵＸ２４０ｃ＿ｍから、選択した電圧を受信するように結合することができる。ＭＵＸ２４０ｃ＿ｍは、ＭＵＸ３４６ｂから、選択した電圧を受信し、ＣＳＡ２６０からの出力電圧を（ＲＣフィルタ３３ｂを介して）受信することができる。ＭＵＸ３４６ｂは、（例えば、Ｖbus_in１２０の２０％及びＶbus_c１３０の２０％を受信する）ＭＵＸ３４４ｂから、選択した電圧を受信し、（例えば、Ｖbus_in１２０の１０％及びＶbus_c１３０の１０％を受信する）ＭＵＸ３４２ａから、選択した電圧を受信することができる。比較器２５０ｃ＿ｐは、Ｖbus_in１２０またはＶbus_c１３０のうちの１つ以上が対応する電圧条件（例えば、対応する値の範囲内であること）を満足するものと判定したことに基づいて、Ｖsrcのシステム割込みを出力するように構成することができる。
ＥＡ３１０は、ＭＵＸ３５０から、選択した出力を受信するように結合することができる。ＭＵＸ３５０は、対応する基準電圧をプログラマブル基準発生器２３０から受信し、１．２Vの基準（例えば、代替の１．２Vの基準）を受信するように結合することができる。一実施形態では、１．２Vの基準が１．２Vのバンドギャップ基準に基づく。他の実施形態では、１．２Vの基準が０．７４Vのディープスリープ基準に基づく。
図４Ａ〜４Ｂは、一部の実施形態によるシリアルバス・パワーデリバリー装置を示す回路図である。ＳＢＰＤ装置４００は、図１〜２に関して説明したＳＢＰＤ装置１１０及び２００と同様ないくつかの構成部品を含むことができる。便宜上及び明瞭にするために、図１〜２中に用いる一部の構成部品を本図中に用いる。
概念的には、ＳＰＢＤ装置４００は、図１〜２のＳＢＰＤ装置１１０及び２００と同様に動作する。
ＳＢＰＤ装置４００は、電力変換器１５０及び電力制御アナログ・サブシステム１６０を含むことができる。電力変換器は電源１４０に結合することができる。
電力変換器１５０は、Ｖbus_in１２０を電力制御アナログ・サブシステムに供給することができる。電力変換器は、Ｖbus_in１３０をＣＳＡ電圧（例えば、電流センス正（ＣＳＰ：current sense positive）の電圧４２０）に変換するためのセンス抵抗器（Ｒsense）４１０を有することができる。ＣＳＰ４２０は、Ｖbus_in１２０よりも小さく、ＣＳＡ２６０によって増幅されるべき電圧とすることができる。ＣＳＡ２６０は、ＣＳＰ４２０をＲsense４１０から受信し、一組のレジスタ値（例えば、６つのレジスタ値）をレジスタ組２１０から受信するように結合することができる。ＣＳＡ２６０は、一組の出力値（例えば、７つの出力値）、比較器２５０ｆ〜ｋ毎に対応する出力値、及びＥＡ３１０に対応する出力値を出力することができる。
ＥＡ３１０は、レジスタ組２１０からレジスタ値を受信し、対応する基準電圧をプログラマブル基準発生器２３０から受信し、そしてＶbus_in１２０を受信するように結合することができる。ＥＡ３１０は、ＦＢ及びＣＡＴＨを電力変換器１５０に対して出力することができる。
電力制御アナログ・サブシステム１６０は、Ｖbus_in１２０に結合された１つ以上の静電放電（ＥＳＤ：electrostatic discharge）回路４３０（例えば、ＥＳＤ４３０ａ〜ｂ）を含むことができる。電力制御アナログ・サブシステム１６０は、Ｖbus_in１２０に結合された１つ以上のプルダウン・トランジスタ２８０（例えば、プルダウン・トランジスタ２８０ａ〜ｄ）を含むことができる。電力制御アナログ・サブシステム１６０は、Ｖbus_in１２０に結合されたレギュレータ（調整器）４４０を含むことができる。レギュレータ４４０は、電力制御アナログ・サブシステム１６０用の内部電源を提供することができる（例えば、レギュレータ４４０は３〜５Vを供給することができ、Ｖbus_in１２０は３〜２０Vとすることができる）。
図５に、他の実施形態による、共通のプログラマブル基準発生器を用いて複数の割込み機能を提供する方法の流れ図を示す。方法５００は、ハードウェア（例えば、回路、専用論理回路、プログラマブル論理回路、マイクロコード、等）を備えた処理論理回路によって実行することができる。一部の実施形態では、方法５００を全体的に、あるいは部分的にＳＢＰＤ装置１１０、２００によって実行する。一部の実施形態では、方法５００を電力制御アナログ・サブシステム１６０または３００によって実行する。一部の実施形態では、方法５００を、プログラマブル基準発生器２３０、マルチプレクサ２４０、及び比較器２５０によって実行する。
方法５００はブロック５０５で開始され、ブロック５０５では方法を実行する処理論理回路が、プログラマブル基準発生器２３０によって第１数の基準電圧を発生する。ブロック５１０では、処理論理回路が、プロデューサーＦＥＴ２９０の第１端子及び第２端子に結合された複数のマルチプレクサの各々によって、第１電圧（Ｖbus_in）及び第２電圧（Ｖbus_c）を受信する。ブロック５１５では、処理論理回路が、複数のマルチプレクサ（例えば、マルチプレクサ２４０ａ〜ｄ）によって、第２数の基準電圧を出力する。ブロック５２０では、処理論理回路が、複数の比較器（例えば、比較器２５０ａ〜ｄ）の各々によって、第１数の基準電圧のうちの対応する基準電圧をプログラマブル基準発生器２３０から受信し、第２数の基準電圧のうちの対応する選択した電圧を、複数のマルチプレクサ（例えば、マルチプレクサ２４０ａ〜ｄ）のうちの対応するマルチプレクサから受信する。ブロック５２５では、処理論理回路が、複数の比較器（例えば、比較器２５０ａ〜ｄ）の各々によって、対応する電圧条件に基づいて対応するシステム割込みを出力する。
一部の実施形態では、方法５００を、プログラマブル基準発生器２３０、マルチプレクサ２４０、及び比較器２５０によって実行する。ブロック５０５では、プログラマブル基準発生器２３０が第１数の基準電圧を発生する。ブロック５１０では、マルチプレクサ２４０（例えば、マルチプレクサ２４０ａ〜ｄ）が第２数の基準電圧を出力する。ブロック５１５では、複数の比較器２５０（例えば、比較器２５０ａ〜ｄ）が第１数の基準電圧のうちの対応する基準電圧をプログラマブル基準発生器２３０から受信し、第２数の基準電圧のうちの対応する選択した電圧を、複数のマルチプレクサ（例えば、マルチプレクサ２４０ａ〜ｄ）のうちの対応するマルチプレクサ２４０から受信する。ブロック５２０では、複数の比較器２５０（例えば、比較器２５０ａ〜ｄ）の各々が、対応する電圧条件に基づいて対応するシステム割込みを出力する。
図６は、一部の実施形態による電源アダプタ型パワーデリバリーシステム６００を示す回路図である。電力変換器は、変圧器６１０、オプトカプラ・デバイス６２０、及び補償回路網６３０を含むことができる。電力制御アナログ・サブシステム１６０は、ＵＳＢタイプＣ（登録商標）ポート６４０を含むことができる。電力制御アナログ・サブシスムは電源アダプタを制御することができる（例えば、電力制御アナログ・サブシステム１６０は、オプトカプラ・デバイス６２０を経由して一次側変圧器制御装置（図示せず）にフィードバック信号を送信することによって、電源のＤＣ電圧を制御することができる）。プロデューサーＦＥＴ２９０の両側の電圧（例えば、Ｖbus_in１２０及びＶbus_c１３０）を当該電圧の状態について監視して、適切な制御モードを決定することができる。一部の実施形態では、電力制御アナログ・サブシステム１６０がプロデューサーＦＥＴ２９０を含む。一部の実施形態では、プロデューサーＦＥＴ２９０が電力制御アナログ・サブシステムの外部にある。電力制御アナログ・サブシステム１６０はＣＳＡ２６０を含むことができ、ＣＳＡ２６０を用いて、ＵＳＢタイプＣ（登録商標）ポート６４０（例えば、タイプＣコネクタ）に接続されたあらゆる装置によって取り出される電流を監視することができる。
図７は、一部の実施形態によるモバイルアダプタ型パワーデリバリーシステム７００を示す回路図である。モバイルアダプタ型パワーデリバリーシステム７００は、直接フィードバック制御を含むことができる。外部集積回路（ＩＣ）（例えば、電力制御アナログ・サブシステム１６０）を用いて変圧器７１０（例えば、アダプタ変圧器）の一次側を制御することができる。この外部ＩＣは、変圧器７１０の二次巻線に接続された（例えば、図６に示すダイオードを置き換える）ＮＦＥＴ７２０（例えば、ｎ型ＪＦＥＴ（junction FET）トランジスタ、即ちｎ型の接合型電界効果トランジスタ）によって示される同期整流（ＳＲ）メカニズムを制御する能力を有することができる。
図８は、一部の実施形態による、自動車充電器型パワーデリバリーシステムを示す回路図である。一部の実施形態では、自動車充電器型パワーデリバリーシステム８００がタイプＣ／タイプＡ自動車充電器である。自動車充電器型パワーデリバリーシステム８００は、電力変換器１５０及び電力制御アナログ・サブシステム１６０を含むことができる。電力変換器１５０は、電源１４０及び電力制御アナログ・サブシステム１６０に結合されたレギュレータ８１０ａ及びレギュレータ８１０ｂを含むことができる。電力制御アナログ・サブシステム１６０は、プロバイダー（供給者）ＦＥＴ８２０、タイプＡレセプタクル８３０、及びタイプＣレセプタクル８４０を含むことができる。一部の実施形態では、電力制御アナログ・サブシステム１６０がプロバイダーＦＥＴ８２０を含む。一部の実施形態では、プロバイダーＦＥＴ８２０が電力制御アナログ・サブシステム１６０の外部にある。シリアルバス・パワーデリバリー装置４００は、バッテリ電源（例えば、電源１４０）に接続されると、（例えば、アダプタの代わりに）パワー・コントローラ（電力制御器）として機能する。電源１４０は、タイプＣシンク装置（例えば、シンク装置１７０）によってタイプＣレセプタクル８４０を通して取り出すことができる電力を供給する。
図９Ａは、一部の実施形態による、電源バンク型パワーデリバリーシステム９００を示す回路図である。電源バンク型パワーデリバリーシステム９００は、電源１４０（例えば、バッテリ）、電力変換器１５０、及び電力制御アナログ・サブシステム１６０を含むことができる。電源１４０はバッテリ電圧（例えば、Ｖbatery９８０）を供給することができる。電力変換器１５０は、電池充電器（バッテリチャージャー）９１０、レギュレータ９２０ａ、及びレギュレータ９２０ｂを含むことができる。一部の実施形態では、電力変換器１５０が低ドロップアウト線形（リニア）レギュレータ（ＬＤＯ：low-dropout）９３０を含む。電力制御アナログ・サブシステム１６０は、タイプＣレセプタクル９４０、タイプＡレセプタクル９５０、コンシューマー（消費者）ＦＥＴ９６０、及びプロバイダーＦＥＴ９７０を含むことができる。一部の実施形態では、電力制御アナログ・サブシステム１６０が、コンシューマーＦＥＴ９６０及び／またはプロバイダーＦＥＴ９７０を含む。一部の実施形態では、コンシューマーＦＥＴ９６０及び／またはプロバイダーＦＥＴ９７０が電力制御アナログ・サブシステム１６０の外部にある。
電源バンク型パワーデリバリーシステム９００は、電力制御アナログ・サブシステム１６０をタイプＣケーブルのいずれかの側に配置することができる方法を示す。電源バンク型パワーデリバリーシステム９００は電力供給状態を監視することができる。ケーブルの「シンク」側に配置されたことに応答して、電源１４０（例えば、バッテリ）を充電することができる。ケーブルの「電源」側に配置されたことに応答して、電源１４０（例えば、バッテリ）は電力を供給することができる。
図９Ｂは、一部の実施形態による、電源バンク型デリバリーシステム９００を示す回路図である。図９Ｂは、Ｖbus_in１２０、Ｖbus_c１３０、Ｖbattery９８０、及びＶregulator９９０を含む電力制御アナログ・サブシステム１６０を示す。電力制御アナログ・サブシステム１６０は、コンシューマーＦＥＴ９６０及びプロバイダーＦＥＴ９７０も含む。一部の実施形態では、電力制御アナログ・サブシステム１６０がコンシューマーＦＥＴ９６０及び／またはプロバイダーＦＥＴ９７０を含む。一部の実施形態では、コンシューマーＦＥＴ９６０及び／またはプロバイダーＦＥＴ９７０が電力制御アナログ・サブシステムの外部にある。
図１０は、一部の実施形態による、ノートブック型パワーデリバリーシステム１０００を示す回路図である。ノートブック型パワーデリバリーシステム１０００は、電源１４０及びＳＢＰＤ装置１１０を含むことができる。ＳＢＰＤ装置１１０は、電力変換器１５０、電力制御アナログ・サブシステム１６０、及びデジタル領域１９０を含むことができる。電力変換器１５０は、変圧器１０３０、一次側制御装置１０１０、及びＳＲ制御装置１０２０（例えば、二次側制御装置）を含むことができる。
図１１は、一部の実施形態による、プログラマブル電流センシング回路１１００を示す回路図である。この図にも示す電力変換器１５０は、電力システム内の、図１のＵＳＢ互換の電源装置１１０に至る電源バス（ＶＢＵＳ）１１８の一次側制御及び二次側制御を実行するチップを表し、本図中には特定の強調を付けた。電力制御アナログシステム１６０は、Ｖbus_in１２０電源電圧（例えば、ＶＢＵＳ信号）を監視し、特定の電流レベルに応答してシステム割込みをトリガし、そしてＶbus_in１２０の連続した電流制御を可能にするアナログ・フィードバックを供給するための回路を提供することができる。電力制御アナログシステム１６０はプログラマブル電流センシング回路１１００を含むことができ、プログラマブル電流センシング回路１１００は電力変換器１５０に結合することができる。
種々の実施形態では、プログラマブル電流センシング回路１１００が、電流センス抵抗器（Ｒsense）４１０（例えば、電力変換器１５０がＲsense４１０を欠く場合）、電流センス増幅器（ＣＳＡ）２６０、複数の（例えば、少なくとも３つの）比較器２５０ｆ〜ｋ、誤差増幅器（ＥＡ）３１０、プログラマブル基準発生器２３０、及びレジスタ組２１０を含むことができる。電流センス抵抗器４１０は、電力制御アナログ・サブシステム１６０と、電源電圧バス（ＶＢＵＳ）端子１１０３（例えば、ハイ側）または接地端子１１０５（例えば、図示するロー側）のいずれかとの間に結合することができる。接地端子１１０５は、ＶＢＵＳ１１８の大地帰路に結合することができ、この大地帰路はＶbus_in１２０を伝える。
一部の実施形態では、電力制御アナログ・サブシステム１６０を、例えば、プログラマブル電流センシング回路１１００により、Ｒsense４１０を通る電流を少なくとも２つの異なる基準値（例えば、少なくとも２つの異なる基準電圧）と同時に比較して、Ｖbus_in１２０の電流のレベルに関する故障検出及び監視を実行するように構成することができる。より具体的には、ＣＳＡ２６０は、Ｒsense４１０に結合された端子（例えば、ＣＳＰ４２０）を含んで、Ｒsense４１０の両端間の電圧、例えば、ＣＳＰ４２０と接地端子１１０５との間の電圧を検出することができる。ＣＳＡ２６０は、複数のゲイン選択肢を用いてこの電圧を増幅して、複数のアナログ出力電圧または信号を発生することができる。レジスタ組２１０は、上記複数のゲイン選択肢に応じた７つ（あるいはより多数またはより少数）のアナログ出力電圧を出力するようにＣＳＡ２６０をプログラムするためのゲイン選択信号１１０７を供給することができる。異なるアナログ出力電圧の各々は、Ｖbus_in１２０の電流の１つのレベルを示すことができるが、今度は増幅されたバージョンとして示し、これらのレベルと、異なる基準電圧のそれぞれとの比較を行う。図示するように、ＣＳＡ２６０は７つのアナログ出力電圧を発生し、これらのうちの６つは複数の比較器２５０ｆ〜ｋの各々のうちの１つに入力することができる。
それに加えて、あるいはその代わりに、７つのアナログ出力電圧のうちの１つを誤差増幅器３１０に入力してアナログ・フィードバック信号（ＦＢ（feedback）信号）を供給することができ、このことはより詳細に説明する。このアナログＦＢ信号は、定電流制御の能力を、ＶＢＵＳ１１８に結合された分圧器１１１１の中点における（例えば、ノードにおける）電源電流またはシンク電流に与えて、ＶＢＵＳの電圧を調整することができ、このことは間接的にＶbus_in１２０の電流を調整する。分圧器１１１１は、アナログＦＢ信号を、ＶＢＵＳ１１８に結合されたノードにおける電圧を調整する電流に変換することができる変換回路の一例に過ぎず、このことは、Ｖbus_in１２０信号のおよそ一定の電流を維持する。
種々の実施形態では、プログラマブル基準発生器２３０が、複数の基準電圧（例えば、少なくとも３つの基準電圧）を一斉に（例えば、同時に）発生することができ、このことは図２２Ａ〜２２Ｂを参照してより詳細に説明する。プログラマブル基準発生器２３０は、レジスタ値（例えば、verf_selx[m:0]）をレジスタ組２１０から取得して、複数の比較器２５０ｆ〜ｋ、ＳＲＳＳ１１１３、及びＥＡ３１０が使用する基準電圧をプログラムすることができる。このようにして、各基準電圧が異なる閾値電圧を供給することができ、これらの閾値電圧に対して、複数の比較器２５０ｆ〜ｋのそれぞれの比較器及び誤差増幅器３１０が同時に比較を行うことができ、この比較に基づいて、各比較器はデジタル出力（例えば、out_d<#>信号及び上記アナログＦＢ信号）を発生することができる。上記アナログ出力電圧（例えば、閾値電圧）の監視レベルは、軽負荷及び比較的高負荷の両方、例えば、ＶＢＵＳ１１８上の０．１Aの範囲内の小さい電流レベルから何十アンペアの範囲内の大きい電流レベルまでのカバーを行うことができる。ＳＲＳＳ１１１３はバンドギャップ基準電圧（ｖｂｇ）を供給することができ、プログラマブル基準発生器２３０はｖｂを用いて他のすべての基準出力電圧を発生することができる。
例えば、比較器のうちの１つが、その（ＣＳＡ２６０からの）アナログ出力電圧が、プログラマブル基準発生器２３０から入力したプログラムされた基準電圧を超えたものと判定すると、この比較器は、入力された基準電圧を当該用途における検出のために適合させる用途に応じて異なる警告またはシステム割込みをトリガするためのデジタル信号を出力することができる。Ｖbus_in１２０の電流レベル及び基準電圧のレベルに応じて、２つ以上の比較器が１つのデジタル信号を同時に出力してシステム割込みをトリガすることができる。例えば、これらの比較器のそれぞれが、ＯＣＰ、ＳＣＰ、ＰＦＣ、及びＳＲのような状態を示すシステム割込みをトリガすることができる。
図１２は、一部の実施形態による、図１１のプログラマブル電流センシング回路１１００の副次的部分を示す回路図である。例えば、これらの副次的部分は、ＣＳＡ２６０、ＥＡ３１０、及び複数の比較器２５０ｆ〜ｋを含み、それらのうち（短絡保護用の）ＳＣＰ比較器１２１２及び（同期整流を遮断するための）ＳＲ＿ＯＦＦ比較器１２１４を示す。短絡保護（ＳＣＰ）アナログ電圧（out_scp）も、Ｒsense両端間のＶsenseの固定ゲイン増幅により、独立して、かつ同時に発生することができ、このことは図１３及び表３を参照してより詳細に説明する。
一実施形態では、ＣＳＡ２６０は、Ｒsense４１０の両端間の電圧を検出し、この電圧を二段増幅構造で増幅して、アナログ出力電圧（out_a<#>）を比較器２５０ｆ〜ｋ及びＥＡ３１０に対して同時に出力する。ＳＣＰ比較器１２１２は、ＳＣＰアナログ出力電圧（out_p）をＳＣＰ基準電圧（vref_in<0>）と比較して、ＳＣＰデジタル出力信号（例えば、out_d[0]）を発生し、このことは、短絡検出に応答して装置１１０のシャットダウンをトリガすることができる。例えば、ＳＣＰデジタル出力信号は、ＳＣＰアナログ出力電圧がＳＣＰ基準電圧を超えたことに応答してＳＣＰシステム割込みをトリガすることができる。
比較器の機能の一例として、ＳＲ＿ＯＦＦ比較器１２１４は、アナログ出力信号（例えば、out_a<5>）を基準電圧（例えば、vref_in[5]）と比較してデジタル出力信号（例えば、out_d[5]）を発生することができ、前に説明したように、このことは比較器２５０ｊをトリガして同期整流を停止させることができる。比較器２５０ｆ〜ｋとＥＡ３１０とは同時に機能して、多数の異なるシステム割込みを発生するべき多数の異なる故障または警告状態を検出することができる。
一実施形態では、定電流モードにおいて、アナログ出力電圧のうちの１つ（out_d<#>）がＥＡ３１０への定電流制御入力（cc_ctrl_in）になる。ＥＡ３１０は、（例えば、ＥＡ比較器１２１８により）定電流制御入力を、プログラマブル基準発生器２３０からの電圧基準（例えば、vref_cc）と比較して、定電流制御入力とvref_ccの電圧基準との差を生成することができる。ＥＡ３１０はこの差を当該ＥＡ３１０のトランスコンダクタンス（Ｇm）によって増幅して、図１１を参照して説明した電力変換器１５０の分圧器１１１１のような変換回路に結合されたフィードバック線上にアナログＦＢ信号を発生することができる。従って、ＥＡ３１０は演算トランスコンダクタンス増幅器（ＯＴＡ：operational transconductance amplifier）または同様な増幅器とすることができ、その差動入力電圧が出力電流を生成する。フィードバック線上の調整された電流は、分圧器１１１１の下側抵抗器の両端間の電圧に変化を生じさせる。
図１３は、一部の実施形態による、図１１の電流センシング回路１１００の電流センス増幅器（ＣＳＡ）２６０のプログラマブル入力端子及び対応する出力端子を示す回路図である。図１４は、一部の実施形態による、図１３の電流センス増幅器２６０のより詳細な回路を示す回路図である。
図１３〜１４を参照すれば、ＣＳＡ２６０は２つの増幅器を有するアナログ段１３６０を含むことができ、これらの増幅器の各々は、（Ｒsense４１０を通るＩsenseからの）Ｖsenseをプログラマブルなゲイン分だけ（例えば、このゲインを乗じる乗算により）増幅してアナログ出力電圧を生成することによって動作することができ、アナログ出力電圧のうちの１つを出力用に選択する。種々の実施形態では、検出した電圧（Ｖsense）の増幅、オフセット、及びトリムを調整する入力信号（例えば、デジタル信号）により上記ゲインをプログラムして、複数の利用可能なアナログ出力電圧を同時に発生することができる。複数の利用可能なアナログ出力電圧からの選択を行って、少なくとも６つのアナログ出力電圧（out_a1〜out_a6）を出力することができる。短絡保護（ＳＣＰ）用のアナログ出力電圧（out_scp）も、Ｖsenseの固定ゲイン増幅により独立して、かつ同時に発生することができ、このことはより詳細に説明する。これらのアナログ出力電圧はすべて、比較器２５０ｆ〜ｋ及びＥＡ３１０にとって同時監視目的で同時に利用可能にされるので、ＣＳＡ２６０は、増幅毎に異なるゲインの選択肢を同時に、定電流モードにおいてＥＡ３１０が用いる別個のゲイン選択肢及び出力と共に提供することができる。
種々の実施形態では、ＣＳＡ２６０が広範囲のゲインを提供して、１ミリボルト（mV）〜約７０mV（以上）までのＶsenseの範囲をカバーすることができる。これらのゲインは、並列に配置された２つの増幅器から、即ち、第１増幅器１３０４及び第２増幅器１３０８から得ることができる。一実施形態では、第１増幅器１３０４が５〜３５の範囲内（例えば、５、１０、２０、及び３５）の低い方のゲインを提供することができ、第２増幅器は５０〜１５０の範囲内（例えば、５０、７５、１２５、及び１５０）の高い方のゲインを提供することができ、これについては図１９を参照してより詳細に説明する。
ＣＳＡ２６０はクロック分周器１３１２をさらに含むことができ、クロック分周器１３１２はクロックを分周して、アナログ段１３６０の増幅器、電流基準発生器（ＩrefＧｅｎ）１３１４の増幅器、及び別個の短絡保護（ＳＣＰ）増幅器１３２０が使用可能な周波数に分周し、ＳＣＰ増幅器１３２０は、固定ゲイン、複数ゲイン選択ビット１３２３、複数ゲイン選択ビット１３２７、複数ゲイン・トリムビット１３３１、及び複数ゲイン・トリムビット１３３３を有する。Ｉref発生器１３１４は、オンチップ（チップ上の）システム基準電流を受信して、２つの増幅器１３０４及び１３０８を起動するために必要な、及びＳＣＰ増幅器１３２０を起動するために必要なバイアス電流を生成する。第１増幅器１３０４及び第２増幅器１３０８は共に、それぞれ複数のオフセット・トリムビット１３３３及び複数のゲイン・トリムビット１３３１によりオフセット及びゲイン向けにトリムすることができ、このことは図１９を参照してより詳細に説明する。
第１増幅器１３０４及び第２増幅器１３０８をさらに参照すれば、直流（ＤＣ）ゲインは次式(1)によって与えられる抵抗器の比率とすることができる。
抵抗器Ｒf及びＲlは第１増幅器１３０４及び第２増幅器１３０４（図１３〜１４）に結合されている。従って、このゲインは抵抗器チェーン及び異なるタップ点（及び／またはゲインのトリム）により調整することができ、これについては図１９を参照してより詳細に説明する。
種々の実施形態では、第１増幅器１３０４が、検出した電圧（Ｖsense）を（例えば、低い方のゲイン値を用いて）増幅して第１数のアナログ出力電圧にする。第１組のマルチプレクサ１４２４を第１増幅器１３０４に結合し、これらのマルチプレクサを用いて、第１組のゲイン選択ビット１３２３Ａのうちの１つからの第１ゲイン制御信号に応答して、第１数のアナログ出力電圧のうちの１つを選択することができる。例えば、図１４では、第１組のマルチプレクサ１４２４が、左から右の順に、ＯＣＰ用に４つのゲインタップから選択するための第１ＭＵＸ、ＰＦＣの停止用に４つのゲインタップから選択するための第２ＭＵＸ、ＰＦＣの起動用に４つのゲインタップから選択するための第３ＭＵＸ、ＳＲの停止用に４つのゲインタップから選択するための第４ＭＵＸ、ＳＲの起動用に４つのタップから選択するための第５ＭＵＸ、及びＥＡ３１０へ行くアナログ出力電圧用に４つのゲインタップから選択するための第６ＭＵＸを含むことができる。ゲイン選択ビット１３２３Ａは、図１３のゲイン選択ビット１３２３中に用意されたものから選択することができる。
関係する種々の実施形態では、第２増幅器１３０８がＶsenseを増幅して同時に第２数のアナログ出力電圧にし、第２数のアナログ出力電圧はより高いゲインによって増幅されることにより第１数のアナログ出力電圧を超える。第２組のマルチプレクサ１４２６は第２増幅器１３０８に結合することができ、第２組のマルチプレクサ１４２６を用いて、第２組のゲイン選択ビット１３２３Ｂのうちの１つからの第２ゲイン制御信号に応答して、第２数のアナログ出力電圧を選択することができる。例えば、図１４では、第２組のマルチプレクサ１４２６が、左から右の順に、ＯＣＰ用に４つのゲインタップから選択するための第１ＭＵＸ、ＰＦＣの停止用に４つのゲインタップから選択するための第２ＭＵＸ、ＰＦＣの起動用に４つのゲインタップから選択するための第３ＭＵＸ、ＳＲの停止用に４つのタップから選択するための第４ＭＵＸ、ＳＲの起動用に４つのタップから選択するための第５ＭＵＸ、及びＥＡ３１０へ行くアナログ出力電圧用に４つのゲインタップから選択するための第６ＭＵＸを含むことができる。ゲイン選択ビット１３２３Ｂは、図１３のゲイン選択ビット１３２３中に用意されたものから選択することができる。
図１４をさらに参照すれば、ＣＳＡ２６０は、第１組のマルチプレクサ１４２４及び第２組のマルチプレクサ１４２６に結合された第３組のマルチプレクサ１４３６を含むことができる。第３組のマルチプレクサ１４２６の各々は、第１組のマルチプレクサ１４２４のうち特定の用途または動作、例えば、ＯＣＰ、ＰＦＣ、ＳＲ、またはＲＡ用の４つのゲインタップの組を有する第１ＭＵＸ、及び第２組のマルチプレクサ１４２６のうちの対応する第２ＭＵＸに結合することができ、第２ＭＵＸは、例えば同じ４つのゲインタップであるが第２増幅器１３０８に関連する高い方のゲインレベル用である。このようにして、ＣＳＡ２６０は、第３組のマルチプレクサ１４２６により、あらゆる所定の用途または動作用に、低い方のゲイン選択肢からの選択を選ぶことも、高い方のゲイン選択肢からの選択を選ぶことも提供することができる。例えば、第３組のマルチプレクサ１４３６のうちの各ＭＵＸは、ゲイン選択ビット１３２７のうちの１つからのアナログゲイン選択信号に応答して、（第１組のマルチプレクサ１４２４のうちの１つによって選択した）第１数のアナログ出力電圧のうちの１つ、及び（第２組のマルチプレクサ１４２６によって選択した）第２数のアナログ出力電圧のうちの１つの一方を、アナログ出力信号として選択することができる。このようにして、６つのアナログ出力信号（out_a1〜out_a6）を発生することができる。
一実施形態では、ＳＣＰ増幅器１３２０は、第１増幅器１３０４及び第２増幅器１３０８と別個にすることができ、そしてオフセット用の相殺及びトリムを有さないことができる。例えば、ゲインは５、１０、１５等に固定することができ、そして調整可能でなくすることができる。短絡における公称電流は１６Aであるように選定することができる。ＳＣＰ増幅器１３２０はＳＣＰ比較器１３２１を含むことができ、ＳＣＰ比較器１３２１でＳＣＰ出力（out_scp）をトリガする。
図１５は、一部の実施形態による、オフセット相殺回路１５００付きの電流センス増幅器（ＣＳＡ）２６０の回路図である。第１増幅器１３０４及び第２増幅器１３０８の各々を差動増幅器にして、抵抗器Ｒsense４１０の両端間に検出される電圧差を増幅することができる。説明したように、抵抗器Ｒsense４１０を通る電流はＣＳＰ４２０端子において検出され、プログラマブルなゲインを有する非反転構成を用いて増幅することができる。ＣＳＡ２６０は、入力制御バスav_<#>及びav_sel_<#>を通してその公称ゲインを設定する能力を提供する。
第１増幅器１３０４は、異なるゲイン選択肢を用いること以外は第２増幅器１３０８とほぼ同一である。従って、図１５は第１増幅器１３０４のみを参照して説明するが、第２増幅器１３０８は同様な構造及び機能を含むことを理解されたい。一実施形態では、第１増幅器１３０４が第１増幅段１５０４及び第２増幅段１５０８を含むことができ、その各々が、最良の動作のために相殺されるべき内部オフセット電圧を有し得る。第１増幅器１３０４及び第２増幅器１３０８の相殺回路１５００は、プログラマブル・クロック１５０５及びローパス（低域通過）フィルタ（ＬＰＦ：low pass filter）１５１５を含むことができる。第１増幅器１３０４及び第２増幅器１３０８は、相殺回路１５００を用いて、対応する（例えば、約０．６mV〜０．７mV、あるいはおよそ０．６５mVの）内部オフセット電圧を連続して相殺することができるが、代案の相殺回路が考えられることを理解されたい（図２４参照）。
種々の実施形態では、プログラマブル・クロック１５０５が、第１増幅段１５０４の入力端子に配置された第１クロックスイッチ１５０５Ａ及び第２増幅段１５０８の入力端子に配置された第２クロックスイッチ１５０５Ｂを含んで、第１増幅器１３０４の内部入力オフセット電圧を相殺（または実質的に相殺）することができる。一実施形態では、１５０５Ａ及び１５０５Ｂを含む同じ相殺を、第２増幅器１３０８について繰り返すことができる。各クロックスイッチ１５０５Ａ及び１５０５Ｂ（例えば、一組のクロックスイッチ）は、連続時間補正を用いて、ＣＳＡ２６０の内部オフセット電圧（Ｖosまたは−Ｖos）を低減することができ、このオフセット電圧は第１増幅器１３０４（及び第２増幅器１３０８）の入力オフセット電圧とも称する。この内部オフセット電圧はＣＳＡ２６０の精度に影響を与えるので、入力端子における内部オフセットを低減することは、ＣＳＡ２６０による良好な動作を保証することができる。
このオフセット相殺はクロック１５０２（例えば、プログラマブル・クロック１５０５への入力）を使用し、クロック１５０２はプログラマブル基準発生器２３０によって供給することができる。クロック１５０２は、内部発振器からも外部クロックからも供給することができる。内部発振器の周波数範囲は、およそ１〜６MHzとすることができる。ＣＳＡ２６０は、クロック分周器１３１２（図１３）内の４分の１構成を用いて、およそ０．２５〜１．５MHzの使用可能なクロック範囲を得ることができる。外部クロックを用いる際には、およそ２MHzを用いて、公称の０．５MHzクロックをクロック分周器１３１２の出力端子において得ることができる。
クロック１５０２は、クロックスイッチ１５０５Ａ及び１５０５Ｂをトリガして、第１増幅段１５０４に関連する内部オフセット電圧をより高い周波数に変換（例えば、チョップ（断続））することができ、次に、このより高い周波数をＬＰＦ１５１５によるフィルタ処理で除去する。このより高い周波数は、クロック１５０２（ｆch）と、クロック１５０２の相補クロック（ｆ_nch）との間で交互することができる。より具体的には、これらの相補的なクロック（ｆch及びｆ_nch）は、（例えば、各アナログ出力電圧の）出力信号を、期待されるＤＣ平均値の付近で、内部オフセット電圧と強い相関のあるレベルまで、いずれの向きにも、例えば、＋／−Ｖosだけスイング（振動）させることができる。このことは期待されるＤＣ平均値における電圧リップルを形成し、この電圧リップルはＬＰＦ１５１５によってフィルタ処理して除去することができる。このようにして、ＬＰＦ１５１５は、第１増幅器１３０４及び第２増幅器１３０８に関連する入力オフセット電圧をフィルタ処理して除去することができる。
種々の実施形態では、第１増幅段１５０４の内部オフセット電圧を、第１及び第２クロックスイッチ１５０５Ａ及び１５０５Ｂを用いて周波数ｆchに変換することができる際に、クロック発生はオフセット相殺イネーブル信号（例えば、図１３中に示すos1_en）によって制御することができる。上記２つの増幅段の出力は、期待する電圧レベルを中心とすることができ、クロック周波数を有する＋／−Ｖosのリップルを伴い、このことを図１５中の第２増幅器１３０８の上側に挿入グラフで示す。次に、上述したように、Ｖosなるリップルをローパスフィルタ１５１５で除去することができる。この方法はシステム内の低周波ノイズも除去する。
図１６は、図１５の電流センス増幅器（ＣＳＡ）２６０、及び図１１〜１４のプログラマブル電流センシング回路１１００のいくつかの部分を示す回路図である。プログラマブル電流センシング回路１１０は、対応するアナログ出力電圧out_a<6:0>毎の追加的なローパス抵抗−容量（ＲＣ：resistive-capacitive）フィルタ１６０１ａ＿１〜１６０１ａ＿ｎを示す。各ローパスＲＣフィルタは、各アナログ出力電圧が複数の比較器２５０ｆ〜ｋのそれぞれに至る前に、各アナログ出力電圧をさらにフィルタ処理することができる。
さらに、図１３を追加的に参照すれば、単に第１増幅器１３０４及び第２増幅器１３０８のゲイン抵抗器への接続用に、接地パッド（ｐａｄ＿ｖｇｎｄ）を別個に設けて、接地側のＩＲ（insulation resistance：絶縁抵抗）電圧降下によって挿入されるオフセット誤差を最小にすることができる。このパッドは接地端子ピンへ延ばして結合（ボンドアウト）することができる。
図１７は、一部の実施形態による、図１１の電流センス増幅器における１つの増幅器の第１段の回路図である。この増幅器は、第１増幅器１３０４のものとすることも第２増幅器１３０８のものとすることもできる。第１段１７０４は、入力のレベルを閾値分だけ上昇させるためのレベルシフタ１７０９を内蔵する完全差動段とすることができる。図１７のオフセット・トリム１７１３内に示すいずれかの側に追加した装置を用いて、アクティブ・カレントミラー負荷１７１０をオフセット補正向けにトリムすることができる。第１段１７０４は、第２段（図１８中の１８０８）に、必要なバイアスレベルでバイアスをかけることもできる。
図１８は、一部の実施形態による、図１１の電流センス増幅器における１つの増幅器の第２増幅段１８０８の回路図である。第２段１８０８は、ＰＭＯＳ（P-metal oxide semiconductor：Ｐ型金属酸化物半導体）フォールデッド（folded：折り畳み、折り返し）カスケードとすることができ、そしてシングルエンドにすることができる。出力抵抗器をＰＦＥＴ（ｐ型ＦＥＴ）で駆動して、最高ゲインをできる限り電源に近くすることができ、このことは増幅器１３０４及び１３０８がより高いＶSENSE値を飽和する前まで適正に増幅することを可能にする。
図１９は、一部の実施形態による、図１３〜１４に示す電流センス増幅器（ＣＳＡ）の第１及び第２増幅器１３０４及び１３０８の調整可能なゲインを促進するための回路の回路図である。図１３〜１４を追加的に参照すれば、第１増幅器１３０４は第１抵抗器チェーン１９０４を含むことができ、第１抵抗器チェーン１９０４は複数のタップ位置を有して複数の第１ゲイン、例えば５、１０、２０、及び３５を提供し、これらのゲインの全体が第１グループのアナログ出力電圧１９１０を発生する。トリム・ゲインを提供するために、第１可変抵抗器１９０５を第１抵抗器チェーン１９０４と直列に接続することができ、第１可変抵抗器１９０５への接続のフィードバック点は、複数のゲイン・トリムビット１３３１からの第１出力トリム・ゲイン信号（avl_tr[3:0]）に基づいて選択することができる。それに加えて、第２増幅器１３０８は第２抵抗器チェーン１９１４を含むことができ、第２抵抗器チェーン１９１４は複数のタップ位置を有して複数の第２ゲイン、例えば５０、７５、１２５、及び１５０を提供し、これらのゲインの全体が第２グループのアナログ出力電圧１９２０を発生する。第２可変抵抗器１９１４を第２抵抗器チェーン１９１４と直列に接続することができ、第２可変抵抗器１９１５への接続のフィードバック点は、複数のゲイン・トリムビット１３３１からの第２出力トリム・ゲイン信号（av2_tr[3:0]）に基づいて選択することができる。
種々の実施形態では、第１組のゲイン選択ビット１３２３Ａからの第１ゲイン制御信号（例えば、av_<#>[1:0]）が、第１組のマルチプレクサ１４２４のうちのマルチプレクサ１４２４Ａにより、第１グループのアナログ出力電圧１９１０のうちの第１アナログ出力電圧を選択することができ、第１グループのアナログ出力電圧１９１０のそれぞれは、第１抵抗器チェーン１９０４により得られる４つのゲインに対応することができる。第２組のゲイン選択ビット１３２３Ｂからの第２ゲイン制御信号（例えば、av_<#>[3:2]）が、第２組のマルチプレクサ１４２６のうちのマルチプレクサ１４２６Ａにより、第２グループのアナログ出力電圧１９２０のうちの第２アナログ出力電圧を選択することができ、第２グループのアナログ出力電圧１９２０のそれぞれは、第２抵抗器チェーン１９１４により得られる４つのゲインに対応することができる。次に、ゲイン選択ビット１３２７からのアナログ電圧ゲイン選択信号（例えば、av>sel_<#>）が、第１アナログ出力電圧または第２アナログ出力電圧の一方を、第３組のマルチプレクサ１４３６のうちのマルチプレクサ１４３６Ａにより選定することができる。これらの個別のマルチプレクサの各々は、ＣＳＡ２６０が出力する６つのアナログ出力電圧の全部について繰り返すことができる。
図１３〜１４及び図１９を続けて参照すれば、第１増幅器１３０４はさらに、複数のオフセット・トリムビット１３３３のうちの第１入力オフセット・トリム信号（os1_tr[4:0]）に基づいて、当該第１増幅器の入力オフセット電圧を量的に調整することができる。第２増幅器はさらに、複数のオフセット・トリムビット１３３３のうちの第２入力オフセット・トリム信号（os2_tr[4:0]）に基づいて、当該第２増幅器の入力オフセット電圧を量的に調整することができる。os1_en及びos2_en信号は、図１５を参照して説明した自動的なオフセット相殺の特徴をイネーブル（有効）またはディスエーブル（無効）にすることができる。帯域幅トリム（ｂｗ）（図１２）は、ＣＳＡ２６０のＡＣ動作を調整することができる。ＣＳＰ２４０が大きい帯域幅を必要としない際には、この選択肢を用いてＣＳＰ４２０端子に生じる高周波ノイズを最小にすることができる。
ａｖ＿＜＃＞レジスタは、６つの異なる用途毎の公称ゲイン設定制御を行うことができる。表１は、例えば、特定のアナログ出力電圧を生じさせるために対応するゲインを選択する制御ビットにより得られるゲイン及びレジスタのプログラミングを含む。
特定のＶSENSE用に用いることができるゲインは、ＣＳＡ２６０の物理的な飽和点によって制限され得る。表２に、各増幅器１３０４（増幅器１）及び１３０８（増幅器２）によって適正に増幅することができる最大のＶSENSEを示す。制限される場合は、Ｖdddが２．６Vの最小限可能な値である際である。
ＳＣＰ増幅器１３２０はプログラマブルでない一定のゲイン１０を有することができる。この増幅器はゲイン及びオフセットについてトリムすることができないことがある。表３に記すように、一定のゲイン１０はＳＣＰ比較器１３２１をトリガする高負荷の場合をカバーする。
出力ゲイン・トリム信号av1_tr[3:0]及びav2_tr[3:0]は、アナログ段１３６０内の増幅器のゲイン精度を制御する。一実施形態では、トリム・ステップは、第１増幅器１３０４については１％、第２増幅器１３０８については１．５％である。第１出力ゲイン・トリム信号av1_tr[3:0]におけるトリム機能を表４に一例として示す。
オフセット・トリム信号os1_tr[4:0]及びos2_tr[4:0]は、第１増幅器１３０４及び第２増幅器１３０８の入力オフセット・トリミングを制御することができる。一実施形態では、トリム・ステップは両増幅器においておよそ１mVであり、表５は第１増幅器１３０４の増幅器入力オフセットのトリム機能を一例として示す。
図２０は、一部の実施液体による、開示する電流センス増幅器（ＣＳＡ）２６０のステップ応答を示すグラフ２０００であり、ＣＳＡ２６０は複数のアナログ入力電圧を生じさせる。グラフ２０００上のデータプロットは、８つの可能なゲイン値を、２mVから１２mVまで直線的に増加（ランプアップ）する入力（Ｖsense）と共に示す。出力は、ゲインを選び変えた傾きを有する直線状のプロットである。
図２１Ａは、一部の実施形態による、開示する電流センス増幅器へのステップ入力電圧を示すグラフである。図２１Ｂは、図２１Ａのステップ入力電圧に応答した電流センス増幅器のアナログ出力電圧を示すグラフである。図２１Ｃは、一実施形態による、図２１Ｂのアナログ出力電圧に応答した、過電流保護用の比較器の出力を示すグラフである。図２１Ｄは、一実施形態による、図２１Ｃの比較器への基準電圧入力を示すグラフである。なお、１５０のゲイン（図２１Ｂ）におけるアナログ出力電圧は、約４５マイクロ秒の最悪の場合の遅延を有し、この遅延は縦の実線で示している。
図２２Ａ及び２２Ｂは、一部の実施形態による、図１１のプログラマブル電流センシング回路１１００のプログラム可能性（プログラマビリティ）のための、プログラマブル基準発生器２３０の回路図である。種々の実施形態では、プログラマブル基準発生器２３０がいくつかの電圧基準出力を生成して複数の特徴を提供する。１つの特徴は、電源Ｖref信号をバンドギャップ（１．２V）基準またはベータ乗算器（０．７４V）基準のいずれかにする共通の選択である。他の特徴は２つの電圧基準を提供することであり、一方が監視回路用であり、他方が調整回路用である。監視回路は必要とし得る精度がより低精度であり、ベータ乗算器（０．７４V）のディープスリープ基準を用いることができるのに対し、調整回路はより高精度を必要とし得るし、バンドギャップ（１．２V）基準を用いることができる。他の特徴は、内部発振器か外部の周辺クロックかを選定することであり、外部の周辺クロックはクロック分周器１３１２への入力として使用するために送ることができる。分周されたクロックは、プログラマブル・クロック１５０５（図１５）に関連するチョッピング・スイッチを動作させることができる。
図２２Ａは、例えば、内部発振器または外部周辺クロックに基づいて出力クロック（clk_out）を発生するためのクロック発生及び選択を示す。図２２Ｂは、プログラマブル基準発生器２３０が発生する１５個の電圧基準（vref_out<14:0）を示す。ＣＳＡ２６０の出力端子に結合された複数の比較器２５０ｋ〜ｆは監視側基準を用いることができ、監視側基準はおよそ０．１３Vから２．１２Vまでおよそ１０ミリボルト（mV）のステップで変化させることができる。各比較器のデジタル出力はＣＰＵ２２０（図２）によるトリガとして解釈することができる。
図２３は、一部の実施形態による、図１４のプログラマブル電流センシング回路のマルチプレクサの代案としての、動的なスイッチゲイン選択肢の回路図である。ゲイン選択肢を（静的な選択の代わりに）動的に切り換えて、より高いＶSENSE電圧、及び適切なＶSENSE範囲用のゲインを選択するに当たってのフレキシビリティを可能にすることができる。図２３の回路は、スイッチを追加するという代償を払って実現することができ、これらのスイッチは漏洩をもたらし面積を占め、また、広範囲のゲインを同時にプログラムすることができないことがある。より低いゲイン抵抗器を有するカスケード式の段は、同様なゲイン選択肢のアレイを提供することができる。監視出力端子毎に独立した増幅器を用いることができる。
図２４は、一部の実施形態による、チョッパ安定化のアーキテクチャを用いたオフセット相殺の回路図である。低い方のオフセットの精度は、チョッパ安定化法のような交互に連続する相殺技術によって得ることができる。この実現では、補助増幅器を主たる広帯域増幅器と並列に用いて、オフセット（Ｖosmまたは−Ｖosm）よりも大きい桁数の信号を効果的に増幅器、これにより、オフセットが、増幅された出力のより小さい割合になることを保証することができる。しかし、この方法は残留オフセットを生じさせ得る。独立した監視回路の各々は、別個の基準発生回路が発生する基準を用いることができる。
より具体的には、図２４の実施形態は第１増幅器２４０４及び第２増幅器２４０８を含むことができる。第１増幅器２４０４は第１入力オフセットＶosmを有することができる。第２増幅器２４０８は第１入力オフセットを相殺するように機能することができるが、それ自体の入力オフセットＶosnを有する。コンデンサはフィードフォワード信号を保持することができ、コンデンサＣ3及びＣ4はトリムすることができる。
図２５は、一実施形態による、電圧を検出して複数のアナログ出力電圧を同時比較用に発生する方法２５００のフローチャートである。方法２５００は、ハードウェア（例えば、回路、専用論理回路、プログラマブル論理回路、マイクロコード、等）を具えた処理論理回路によって実行することができる。一部の実施形態では、方法２５００を全体的に、あるいは部分的にＳＢＰＤ装置１１０、２００によって実行する。一部の実施形態では、方法５００を電力制御アナログ・サブシステム１６０または３００によって実行する。一部の実施形態では、方法２５００を、プログラマブル電流センス回路１１００、電流センス増幅器２６０、及び比較器２５０ｆ〜ｋによって実行する。
図２５を参照すれば、方法２５００は、処理論理回路により、ユニバーサル・シリアルバス（ＵＳＢ）互換の電源装置の電力制御アナログ・サブシステム、及びＶＢＵＳ端子または接地端子の一方に結合された電流センス抵抗器の両端の電圧を検出するステップから開始することができる（ブロック２５１０）。方法２５００は、処理論理回路により、上記電圧を少なくとも３つの異なるアナログ出力電圧に変換するステップに続くことができ、これらのアナログ出力電圧は、ＵＳＢ互換の電源装置の電源電圧バス（ＶＢＵＳ）のＶＢＵＳ信号における電流のレベルを示す（ブロック２５２０）。方法２５００は、処理論理回路により、上記少なくとも３つの異なるアナログ出力電圧の各々を、少なくとも３つの異なる基準電圧のうちの１つと比較するステップに続くことができる（ブロック２５３０）。方法２５００は、処理論理回路により、少なくとも３つの異なるデジタル信号を発生するステップに続くことができ、各デジタル信号はブロック２５３０における比較に応答して発生し、これらのデジタル信号はシステム割込みとすることができる。比較するステップの結果のそれぞれが、ＯＣＰ、ＳＣＰ、ＰＦＣ、及びＳＲのような状態を示すシステム割込みをトリガすることができる。
以上の説明では多数の細部を説明している。しかし、本発明の実施形態はこれらの特定の細部なしに実施することができることは、本発明を利用する当業者にとって明らかである。一部の例では、説明を曖昧にすることを避けるために、周知の構造及び装置は詳細に示すのではなくブロック図で示している。
詳細な説明のいくつかの部分は、アルゴリズムの観点から、そしてコンピュータメモリ内のデータビットに対する操作の記号的表現の観点から提示する。これらのアルゴリズム的記述及び記号的表現は、データ処理技術の当業者が自分の業績の実体を他の当業者に最も効果的に伝えるために用いる手段である。アリゴリズムは、ここでは一般に、所望の結果に導く首尾一貫した一連のステップであるものと考えられる。これらのステップは、物理的操作または物理量を必要とするものである。通常は、これらの量は電気信号または磁気信号の形をとり、これらの信号は、記憶、転送、結合、比較、さもなければ操作することができるが、必ずしもそうではない。時として、主に共通使用の理由で、これらの信号をビット、値、要素、シンボル（記号）、文字、項、数、等と称することが好都合であることが判明している。
しかし、これら及び同様な用語のすべてが適切な物理量に関連するべきであり、これらの量に付けられる好都合なラベルであることを念頭に置くべきである。特に断りのない限り、以上の説明から明らかなように、「受信する」、「調整する」、等のような用語を利用した記述、説明は、コンピュータシステム、あるいは同様な電子計算装置の動作及び処理を参照することは明らかであり、こうしたコンピュータシステム等は、当該コンピュータシステムのレジスタ及びメモリ内の物理的（例えば、電子的）な量として表されるデータを操作して、当該コンピュータシステムのメモリまたはレジスタ内、あるいは他のこうした情報記憶装置内、伝送または表示装置内の物理量として同様に表される他のデータに変換する。
「例」または「例示的な」とは、本明細書中では、例、事例、または例示を意味するために用いる。「例」または「例示的」として本明細書中に記載するあらゆる態様または設計は、必ずしも他の態様または設計に対して好適または有利であるものと考えるべきでない。むしろ、「例」または「例示的」を用いることは、概念を具体的様式で提示することを意図している。本願で用いる「または／あるいは」は、排他的な「または／あるいは」ではなく包含的な「または／あるいは」を意味することを意図している。即ち、特に断りのない限り、あるいは文脈から明らである場合を除いて、「ＸがＡまたはＢを含む」は、自然な包含的順列のあらゆるものを意味する。即ち、ＸがＡを含む場合；ＸがＢを含む場合；あるいはＸがＡ及びＢを共に含む場合、以上の事例のいずれの下でも「ＸがＡまたはＢを含む」を満足する。それに加えて、本願中及び添付した特許請求の範囲では、特に断りのない限り、あるいは文脈から明らである場合を除いて、各要素は一般に１つ以上存在するものと考えるべきである。さらに、全体を通して、「実施形態」または「一実施形態」は、そのような断りのない限り同じ実施形態を意味することは意図していない。
本明細書中に記載する実施形態は、本明細書中の動作を実行するための装置にも関係する。この装置は要求される目的用に具体的に構成することができ、あるいは汎用コンピュータを具えることができ、この汎用コンピュータは当該コンピュータ内に記憶されているコンピュータプログラムによって選択的に起動または再構成される。こうしたコンピュータプログラムは、非一時的なコンピュータ可読記憶媒体に記憶することができ、こうしたコンピュータ可読記憶媒体は、例えば、フロッピー（登録商標）ディスク、光ディスク、ＣＤ−ＲＯＭ（compact disc read-only memory：コンパクトディスク読出し専用メモリ）及び光磁気ディスク、読出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ：random access memory）、ＥＰＲＯＭ（erasable programmable ROM：消去可能ＲＯＭ）、ＥＥＰＲＯＭ（electrically erasable programmable ROM：電気的消去可能ＲＯＭ）、磁気または光カード、フラッシュメモリ、あるいは電子的命令を記憶するのに適したあらゆる種類の媒体であるが、それらに限定されない。「コンピュータ可読記憶媒体」とは、一組以上の命令を記憶する単一媒体または複数媒体（例えば、集中型または分散型データベース、及び／またはそれに関連するキャッシュ及びサーバー）を含むものと解釈するべきである。また、「コンピュータ可読媒体」とは、マシンによる実行用の、及び本発明の実施形態の方法のうち任意の１つ以上をマシンに実行させる一組の命令を記憶、符号化、あるいは搬送することができるあらゆる媒体を含むものとも解釈するべきである。従って、「コンピュータ可読記憶媒体」とは、半導体メモリ、光媒体、磁気媒体、マシンによる実行用の、及び本発明の実施形態の方法のうち任意の１つ以上をマシンに実行させる一組の命令を記憶することができるあらゆる媒体を含むものと解釈するべきであるが、これらの媒体に限定されない。
本明細書中に提示するアルゴリズム及び表示は、いずれの特定のコンピュータまたは他の装置にも固有のものとして関係しない。種々の汎用システムを、本明細書中の教示によるプログラムと共に用いることができ、あるいは必要な方法のステップを実行することにより特化した装置を構成することが好都合であるものと判明することがある。様々なこれらのシステムに要求される構造は、以下の説明より明らかになる。それに加えて、本発明の実施形態は、特定のプログラミング言語のいずれをも参照して説明していない。様々なプログラミング言語を用いて、本明細書中に記載する教示を実現することができることは明らかである。
以上の説明は、本発明のいくつかの実施形態の良い理解をもたらすために、具体的なシステム、構成部品、方法、等の例のような多数の具体的細部を説明している。しかし、本発明の少なくとも一部の実施形態はこれらの具体的細部なしに実施することができることは、当業者にとって明らかである。他の例では、本発明を無用に曖昧にすることを避けるために、周知の構成部品または方法は詳細に説明しておらず、あるいは簡単なブロック図形式で提示している。従って、以上に説明する具体的細部は例示に過ぎない。特定の実施形態はこれらの擬態的細部から変化していることがあるが、それでも本発明の範囲内に入るものと考えられる。
以上の説明は例示的であり限定的でないことを意図していることは明らかである。以上の説明を読んで理解すると、他の多数の実施形態は当業者にとって明らかである。従って、本発明の範囲は、添付した特許請求の範囲を、こうした特許請求の範囲を語る資格のある等価物の全範囲と共に参照して特定するべきである。
以上の説明では、説明目的で、本発明の完全な理解をもたらすために多数の具体的細部を説明している。しかし、本発明はこれらの具体的細部なしに実施することができることは、当業者にとって明白である。他の例では、こうした説明の理解を無用に曖昧にすることを避けるために、周知の回路、構造、及び技術は詳細に示しておらず、ブロック図で示している。
説明中の「一実施形態」または「実施形態」の参照は、当該実施形態に関連して説明した特定の特徴、構造、または特性が、本発明の少なくとも一実施形態に含まれることを意味する。本説明中の種々の箇所に置かれた「一実施形態では」とは、必ずしも同じ実施形態を参照しない。

Claims (17)

  1. ユニバーサル・シリアルバス・パワーデリバリー（ＵＳＢ−ＰＤ）互換の装置の電力制御アナログ・サブシステムと、
    前記電力制御アナログ・サブシステムに結合された電流センス抵抗器とを具えた装置であって、
    前記電力制御アナログ・サブシステムはプログラマブル電流センシング回路を具え、
    前記電力制御アナログ・サブシステムは、前記電流センス抵抗器を通る電流を少なくとも３つの異なる基準値と同時に比較するように構成され、
    前記プログラマブル電流センシング回路は、
    前記電流センス抵抗器に結合された端子と、
    前記端子に結合された電流センス増幅器と、
    前記電流センス増幅器に結合された少なくとも３つの比較器とを具え、
    前記電流センス増幅器は、
    前記電流センス抵抗器の両端間の電圧を検出し、
    該電圧を同時に複数のアナログ出力電圧に増幅し、該複数のアナログ出力電圧の各々は、異なるゲインに基づき、電源電圧バス（ＶＢＵＳ）信号の電流レベルを示す装置。
  2. 前記電流センス抵抗器は、前記電力制御アナログ・サブシステムと接地端子との間に結合され、前記接地端子はＶＢＵＳ信号の大地帰路に結合されている、請求項１に記載の装置。
  3. 前記電流センス増幅器が、
    前記電圧を同時に第１数のアナログ出力電圧に増幅する第１増幅器と、
    前記第１増幅器に結合され、第１ゲイン制御信号に応答して前記第１数のアナログ出力電圧のうちの１つを選択する第１マルチプレクサと、
    前記電圧を同時に第２数のアナログ出力電圧に増幅する第２増幅器であって、該第２数のアナログ出力電圧は前記第１数のアナログ出力電圧を超える第２増幅器と、
    前記第２増幅器に結合され、第２ゲイン制御信号に応答して前記第２数のアナログ出力電圧のうちの１つを選択する第２マルチプレクサと、
    前記第１マルチプレクサ及び前記第２マルチプレクサに結合され、アナログ電圧ゲイン選択信号に応答して、前記第１数のアナログ出力電圧のうちの１つ、及び前記第２数のアナログ出力電圧のうちの１つの一方を、第１アナログ出力電圧として選択する第３マルチプレクサと
    をさらに具えている、請求項１に記載の装置。
  4. 前記第１増幅器が、
    複数の第１ゲインを提供する第１抵抗器チェーンと、
    前記第１抵抗器チェーンと直列に接続された第１可変抵抗器とを具え、
    前記複数の第１ゲインの全体が前記第１数のアナログ出力電圧を発生し、
    前記第１可変抵抗器への接続のフィードバック点は、第１出力ゲイン・トリム信号に基づいて選択され、
    前記第２増幅器が、
    複数の第２ゲインを提供する第２抵抗器チェーンと、
    前記第２抵抗器チェーンと直列に接続された第２可変抵抗器とを具え、
    前記複数の第２ゲインの全体が前記第２数のアナログ出力電圧を発生し、前記複数の第２ゲインは前記複数の第１ゲインよりも大きく、
    前記第２可変抵抗器への接続のフィードバック点は、第２出力ゲイン・トリム信号に基づいて選択される、請求項３に記載の装置。
  5. 前記第１増幅器の内部オフセット相殺回路をさらに具えて、
    前記第１増幅器の入力オフセット電圧を１つのＤＣ電圧の付近の高周波オフセット信号に変換し、
    前記複数のアナログ出力電圧をローパスフィルタでフィルタ処理して、前記高周波オフセット信号を連続的にフィルタ処理で除去する、請求項３に記載の装置。
  6. 前記電流センス増幅器が、前記電圧を増幅して短絡保護（ＳＣＰ）アナログ出力電圧を発生するＳＣＰ増幅器をさらに具え、前記装置が少なくとも４つの比較器をさらに具えて、
    前記ＳＣＰアナログ出力電圧をＳＣＰ電圧基準と比較し、
    前記ＳＣＰアナログ出力電圧が前記ＳＣＰ電圧基準を超えることに応答して、ＳＣＰシステム割込みをトリガする、請求項１に記載の装置。
  7. 少なくとも３つの比較器が、前記複数のアナログ出力電圧のそれぞれを、同時に、複数の基準電圧のうちの対応するものと比較し、前記装置が前記電流センス増幅器に結合された基準発生器をさらに具え、該基準発生器は、複数の基準電圧を、およそ０．１３ボルトと２．１２ボルトとの間でおよそ１０ミリボルトのステップで発生するようにプログラム可能である、請求項１に記載の装置。
  8. 前記少なくとも３つの比較器が、前記複数のアナログ出力電圧のそれぞれを、同時に、複数の基準電圧のうちの対応するものと比較し、前記装置が、前記電流センス増幅器に結合された誤差増幅器をさらに具え、該誤差増幅器は、
    前記複数のアナログ出力電圧のうちの第２アナログ出力電圧と、前記複数の基準電圧のうちの第２基準電圧との差を決定し、
    前記誤差増幅器のトランスコンダクタンスによって前記差を増幅して、前記ＶＢＵＳ信号を搬送する電源バスに結合された分圧器の中点に結合されたフィードバック線上にアナログ・フィードバック信号を発生する、請求項１に記載の装置。
  9. ユニバーサル・シリアルバス・パワーデリバリー（ＵＳＢ−ＰＤ）互換の装置の電力制御アナログ・サブシステムを具えた回路であって、該電力制御アナログ・サブシステムがプログラマブル電流センシング回路を具え、該プログラマブル電流センシング回路は、
    当該プログラマブル電流センシング回路の端子に結合された、当該プログラマブル電流センシング回路の電流センス増幅器を用いて、前記電力制御アナログ・サブシステムに結合された電流センス抵抗器の両端間の電圧を検出し、前記端子は前記電流センス抵抗器に結合され、
    前記電圧を少なくとも３つのアナログ出力電圧に変換し、該アナログ出力電圧は、前記ＵＳＢ−ＰＤ互換の装置の電圧バス（ＶＢＵＳ）上のＶＢＵＳ信号における電流レベルを示し、前記端子に結合された前記電流センス増幅器が、前記電圧を同時に少なくとも３つの異なるアナログ出力電圧に増幅し、該少なくとも３つの異なるアナログ出力電圧の各々が異なるゲインに基づき、
    前記少なくとも３つの異なるアナログ出力電圧の各々を、少なくとも３つの異なる基準電圧のそれぞれと同時に比較する
    ように構成されている回路。
  10. 前記電流センス抵抗器が、前記電力制御アナログ・サブシステムと接地端子との間に結合され、前記接地端子は前記ＶＢＵＳ信号の大地帰路に結合されている、請求項９に記載の回路。
  11. 前記電流センス増幅器に結合された誤差増幅器をさらに具え、該誤差増幅器は、
    前記少なくとも３つの異なるアナログ出力電圧のうちの第１アナログ出力電圧と、前記少なくとも３つの基準電圧のうちの第１基準電圧との差を決定し、
    前記差を増幅してアナログ・フィードバック信号を発生し、
    前記アナログ・フィードバック信号を、前記ＶＢＵＳの電圧を間接的に調整する電流に変換して、前記ＶＢＵＳ上の電流をおよそ一定に維持する、請求項９に記載の回路。
  12. 前記プログラマブル電流センシング回路が、前記電流センス増幅器に結合された複数の比較器をさらに具え、該複数の比較器は、前記少なくとも３つの異なるアナログ出力電圧を、前記少なくとも３つの異なる基準電圧のそれぞれと同時に比較し、前記複数の比較器のうちの第１比較器は、前記少なくとも３つの異なるアナログ出力電圧のうちの第１アナログ出力電圧が、前記少なくとも３つの異なる基準電圧のうちの対応する基準電圧を超えることに応答して、システム割込みを含むデジタル信号を発生する、請求項９に記載の回路。
  13. 前記電流センス増幅器が、
    前記電圧を、同時に第１数のアナログ出力電圧に増幅する第１増幅器と、
    前記第１増幅器に結合され、第１ゲイン制御信号に応答して、前記第１数のアナログ出力電圧のうちの１つを選択する第１マルチプレクサと、
    前記電圧を、同時に第２数のアナログ出力電圧に増幅する第２増幅器であって、該第２数のアナログ出力電圧は前記第１数のアナログ出力電圧を超える第２増幅器と、
    前記第２増幅器に結合され、第２ゲイン制御信号に応答して、前記第２数のアナログ出力電圧のうちの１つを選択する第２マルチプレクサと、
    前記第１マルチプレクサ及び前記第２マルチプレクサに結合され、アナログ電圧ゲイン選択信号に応答して、前記第１数のアナログ出力電圧のうちの１つ、及び前記第２数のアナログ出力電圧のうちの１つの一方を、第１アナログ出力電圧として選択する第３マルチプレクサと
    をさらに具えている、請求項９に記載の回路。
  14. ユニバーサル・シリアルバス・パワーデリバリー（ＵＳＢ−ＰＤ）互換の装置の電力制御アナログ・サブシステム、及び電圧バス（ＶＢＵＳ）端子または接地端子の一方に結合された電流センス抵抗器の両端間の電圧を検出するステップと、
    プログラマブル電流センシング回路によって、前記電圧に基づく少なくとも３つの異なるアナログ出力電圧の各々を、少なくとも３つの異なる基準電圧のそれぞれと同時に比較するステップと
    を含み、
    前記同時に比較するステップが、前記電力制御アナログ・サブシステムの前記プログラマブル電流センシング回路によって、前記電圧を前記少なくとも３つの異なるアナログ出力電圧に変換するステップをさらに含み、該少なくとも３つの異なるアナログ出力電圧は、前記ＵＳＢ−ＰＤ互換の装置のＶＢＵＳ上のＶＢＵＳ信号における電流レベルを示し、
    前記変換するステップが、電流センス増幅器によって、前記電流センス抵抗器の両端間に検出される前記電圧を、前記少なくとも３つの異なるアナログ出力電圧に同時に増幅するステップを含み、前記少なくとも３つの異なるアナログ出力電圧の各々が異なるゲインに基づく方法。
  15. 前記電流センス増幅器に結合されたプログラマブル基準発生器を用いて、複数の基準電圧を発生するステップであって、該複数の基準電圧は少なくとも３つの異なる基準電圧を含むステップと、
    前記電流センス増幅器に結合された複数の比較器によって、前記少なくとも３つの異なるアナログ出力電圧のうちの１つを、前記複数の基準電圧のそれぞれと比較するステップと、
    前記複数の比較器のうちの第１比較器によって、前記少なくとも３つの異なるアナログ出力電圧のうちの第１アナログ出力電圧が、前記複数の基準電圧のうちの対応する第１基準電圧を超えることに応答して、システム割込みを含むデジタル信号を出力するステップと
    をさらに含む、請求項１４に記載の方法。
  16. 前記複数の基準電圧を、およそ０．１３ボルト〜２．１２ボルトの範囲内で、およそ１０ミリボルトのステップで発生する、請求項１５に記載の方法。
  17. 前記増幅するステップが、
    第１増幅器を用いて、前記電圧を、同時に第１数のアナログ出力電圧に増幅するステップと、
    前記第１増幅器に結合された第１マルチプレクサを用いて、第１ゲイン制御信号に応答して、前記第１数のアナログ出力電圧のうちの１つを選択するステップと、
    第２増幅器を用いて、前記電圧を、同時に第２数のアナログ出力電圧に増幅するステップであって、該第２数のアナログ出力電圧は前記第１数のアナログ出力電圧を超えるステップと、
    前記第２増幅器に結合された第２マルチプレクサを用いて、第２ゲイン制御信号に応答して、前記第２数のアナログ出力電圧のうちの１つを選択するステップと、
    前記第１マルチプレクサ及び前記第２マルチプレクサに結合された第３マルチプレクサを用いて、アナログ電圧ゲイン選択信号に応答して、前記第１数のアナログ出力電圧のうちの１つ、及び前記第２数のアナログ出力電圧のうちの１つの一方を、前記第１アナログ出力電圧として選択するステップと
    を含む、請求項１５に記載の方法。
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