JP6806956B1 - Thin film transistor substrate and display device - Google Patents
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Abstract
薄膜トランジスタ基板に関し、基板上にボトムゲート型の第1の薄膜トランジスタと、トップゲート型の第2の薄膜トランジスタとを備え、それぞれの半導体層が同一の半導体層で構成され、かつそれぞれの電極を含めた各層の構造が共通化できるように構成されている。第1の薄膜トランジスタのゲート電極と第2の薄膜トランジスタのドレイン電極は、連続した一体パターンで構成され、保持容量を形成する容量電極として機能し、容量電極と第1の薄膜トランジスタの第1のドレイン電極との間で保持容量が形成される。Regarding the thin film transistor substrate, a bottom gate type first thin film transistor and a top gate type second thin film transistor are provided on the substrate, each semiconductor layer is composed of the same semiconductor layer, and each layer including each electrode. It is configured so that the structure of can be standardized. The gate electrode of the first thin film transistor and the drain electrode of the second thin film transistor are composed of a continuous integrated pattern and function as a capacitive electrode forming a holding capacitance, and the capacitive electrode and the first drain electrode of the first thin film transistor A holding capacity is formed between them.
Description
本開示は薄膜トランジスタ(Thin Film Transistor;TFT)を有する薄膜トランジスタ基板およびそれを備えた表示装置に関する。 The present disclosure relates to a thin film transistor substrate having a thin film transistor (TFT) and a display device including the thin film transistor.
近年、表示素子として有機EL(Electro Luminescence;EL)素子およびLED(Light Emitting Diode;LED)素子のような発光体を用いたディスプレイが、自発光型表示装置の表示パネルのひとつとして一般に用いられるようになってきた。 In recent years, a display using a light emitting body such as an organic EL (Electro Luminescence; EL) element and an LED (Light Emitting Diode; LED) element as a display element has been generally used as one of the display panels of a self-luminous display device. It has become.
TFTをスイッチング素子として用いたアクティブマトリックス基板(以下、TFT基板と呼称)が、このような電気光学表示装置に利用されるものとして知られている。TFT基板を用いた電気光学表示装置では、表示性能の向上に必要なTFT特性の高性能化および高信頼性化が要求されるだけでなく、製造工程を簡略化して製造を効率的に行うことによる低コスト化も要求されている。 An active matrix substrate (hereinafter, referred to as a TFT substrate) using a TFT as a switching element is known to be used in such an electro-optical display device. An electro-optical display device using a TFT substrate is required not only to have high performance and high reliability of TFT characteristics necessary for improving display performance, but also to simplify the manufacturing process and efficiently perform manufacturing. There is also a demand for cost reduction.
有機EL素子とは、アノード電極とカソード電極の間に有機EL素子を含む電界発光層を挟んだ構造を基本構成とするものであり、アノード電極とカソード電極の間に電圧を加えることで、アノード側から正孔(ホール)が、カソード側から電子が注入される電流制御によって有機EL素子が発光する。 The organic EL element has a basic structure in which an electric field light emitting layer containing an organic EL element is sandwiched between an anode electrode and a cathode electrode, and an anode is formed by applying a voltage between the anode electrode and the cathode electrode. The organic EL element emits light by controlling the current in which holes are injected from the side and electrons are injected from the cathode side.
有機EL素子を平面状にアレイ状に複数形成して構成される有機ELディスプレイの場合、有機EL素子を駆動するための基本的な画素駆動回路は、2つのTFTと1つの保持容量で構成されている。 In the case of an organic EL display formed by forming a plurality of organic EL elements in a planar array, the basic pixel drive circuit for driving the organic EL elements is composed of two TFTs and one holding capacitance. ing.
2つのTFTのうち、1つは表示画素を選択するためのスイッチング(選択)TFTであり、もう1つは有機EL素子を発光させるための電流を供給する画素駆動TFTである。保持容量は、例えば画素駆動TFTのゲート電極を一方の電極とし、画素駆動TFTのソース電極またはドレイン電極をもう一方の電極として、絶縁層を挟んで互いに対向させた態様で構成される。選択TFTのゲート電極に接続された走査線(ゲート線)が選択されると選択TFTがオンとなり、選択TFTに接続された信号線(ソース線)から信号電圧が保持容量に蓄積される。保持容量に蓄積された信号電圧によって画素駆動TFTがオンとなり、設定された電流が画素駆動TFTのドレイン電極から出力され、さらに画素駆動TFTのドレイン電極に接続されたアノード電極(画素電極)から有機EL素子に供給されて発光状態となる。この発光状態は次の書き込みが行われるまで保持される。このような画素駆動回路の具体的な基本構成は、例えば特許文献1に開示されている。
Of the two TFTs, one is a switching (selection) TFT for selecting display pixels, and the other is a pixel-driven TFT that supplies a current for causing the organic EL element to emit light. The holding capacitance is configured such that, for example, the gate electrode of the pixel-driven TFT is used as one electrode and the source electrode or drain electrode of the pixel-driven TFT is used as the other electrode so as to face each other with an insulating layer interposed therebetween. When the scanning line (gate line) connected to the gate electrode of the selected TFT is selected, the selected TFT is turned on, and the signal voltage from the signal line (source line) connected to the selected TFT is accumulated in the holding capacitance. The pixel-driven TFT is turned on by the signal voltage stored in the holding capacitance, the set current is output from the drain electrode of the pixel-driven TFT, and the anode electrode (pixel electrode) connected to the drain electrode of the pixel-driven TFT is organic. It is supplied to the EL element and becomes a light emitting state. This light emitting state is maintained until the next writing is performed. A specific basic configuration of such a pixel drive circuit is disclosed in, for example,
従来の電気光学表示装置用TFT基板のTFTの半導体チャネル層には、一般的にアモルファス(非晶質)シリコン(a−Si)が用いられてきた。その主な理由として、アモルファスであるために大面積の基板上でも特性の均一性がよい膜が形成できること、また、比較的低温で形成できるので耐熱性に劣る安価なガラス基板上でも製造でき、表示装置用ディスプレイの製造コストを抑えることができること、さらには耐熱性に劣る樹脂製基板上でも製造できるので、折り曲げが可能な表示装置用ディスプレイを製造できること、などが挙げられる。 Amorphous silicon (a-Si) has generally been used for the semiconductor channel layer of the TFT of the conventional TFT substrate for an electro-optical display device. The main reasons for this are that a film with good uniformity of characteristics can be formed even on a large-area substrate because it is amorphous, and that it can be manufactured on an inexpensive glass substrate that is inferior in heat resistance because it can be formed at a relatively low temperature. The manufacturing cost of the display device display can be suppressed, and since it can be manufactured on a resin substrate having inferior heat resistance, a foldable display device display can be manufactured.
一方、近年になって、例えば、特許文献2および3、非特許文献1に開示されるように、酸化物半導体をチャネル層に用いたTFT(酸化物半導体TFT)が開発され、実用化が進められている。酸化物半導体としては、酸化亜鉛(ZnO)系、酸化亜鉛(ZnO)に酸化ガリウム(Ga2O3)および酸化インジウム(In2O3)を添加したInGaZnO系などが挙げられる。On the other hand, in recent years, for example, as disclosed in
酸化物半導体は、組成を適正化することによって、比較的低温でも均一性がよいアモルファス状態の膜が安定的に得られるだけでなく、従来のa−Siよりも高い移動度を有するため、小型で高性能なTFTを実現できるという利点がある。 By optimizing the composition of oxide semiconductors, not only can stable amorphous films with good uniformity be obtained even at relatively low temperatures, but also they have higher mobility than conventional a-Si, so they are compact. There is an advantage that a high-performance TFT can be realized.
しかし、酸化物半導体は、一般的に薬液耐性に乏しく、シュウ酸(Oxalic Acid)系のような弱酸系の薬液でも容易に溶けてしまうという性質がある。従って、a−Siで主流となっているBCE(バックチャネルエッチング)型TFTに酸化物半導体を用いる場合、酸薬液を用いたウエットエッチングを行うことによって、チャネル層の直上のソース電極およびドレイン電極を形成すると、チャネル層の酸化物半導体もエッチングされ、信頼性の高いチャネル領域を形成することができないという問題があった。 However, oxide semiconductors generally have poor chemical resistance and have the property of being easily dissolved even in weak acid chemicals such as oxalic acid. Therefore, when an oxide semiconductor is used for the BCE (back channel etching) type TFT that is the mainstream in a-Si, the source electrode and drain electrode directly above the channel layer are formed by performing wet etching using an acid chemical solution. When formed, the oxide semiconductor of the channel layer is also etched, and there is a problem that a highly reliable channel region cannot be formed.
特許文献1の例えばFig.2、Fig.3およびFig.5には、基板上に選択TFTと、選択TFT上に画素駆動TFTが配設された有機ELディスプレイ用のTFT基板が開示されている。TFT基板には、一部BCE型のTFTが含まれている。従って、これらのTFT基板のチャネル層に、高移動度を有する酸化物半導体を用いる場合は、薬液耐性および環境耐性を確保して高信頼性を得るために、すべてのTFTをES型TFTで構成する必要がある。このために、有機EL素子形成前までのTFT基板を完成させるためには、少なくとも以下に示される(1)〜(10)の10回の写真製版工程が必要であると考えられる。 For example, Fig. 2. Fig. 3 and Fig. No. 5 discloses a TFT substrate for an organic EL display in which a selection TFT is arranged on the substrate and a pixel-driven TFT is arranged on the selection TFT. The TFT substrate includes a part of BCE type TFT. Therefore, when an oxide semiconductor having high mobility is used for the channel layer of these TFT substrates, all TFTs are composed of ES type TFTs in order to secure chemical resistance and environmental resistance and obtain high reliability. There is a need to. Therefore, in order to complete the TFT substrate before the formation of the organic EL element, it is considered that at least 10 photoplate-making steps (1) to (10) shown below are required.
(1) 選択TFTのゲート電極の形成工程
(2) 選択TFTのチャネル層の形成工程
(3) 選択TFTのチャネル層上のエッチングストッパ(ES)層の形成工程
(4) 選択TFTのソース電極、ドレイン電極、駆動用TFTのゲート電極の形成工程
(5) 画素駆動TFTのチャネル層の形成工程
(6) 画素駆動TFTのチャネル層上のES層の形成工程
(7) 画素駆動TFTのソース電極(駆動電流供給電極)、ドレイン電極の形成工程
(8) 保護絶縁層のコンタクトホールの形成工程
(9) 画素電極の形成工程
(10) 画素分離層(バンク層)の画素開口部の形成工程(1) Step of forming the gate electrode of the selected TFT
(2) Step of forming the channel layer of the selected TFT
(3) Step of forming an etching stopper (ES) layer on the channel layer of the selected TFT
(4) Step of forming the source electrode, drain electrode, and gate electrode of the driving TFT of the selected TFT
(5) Pixel-driven TFT channel layer forming process
(6) Step of forming ES layer on channel layer of pixel-driven TFT
(7) Pixel drive TFT source electrode (drive current supply electrode), drain electrode forming process
(8) Process of forming contact holes in the protective insulating layer
(9) Pixel electrode forming process
(10) Step of forming a pixel opening of a pixel separation layer (bank layer)
また、特許文献4の例えばFig.7に開示される有機ELディスプレイ用のTFT基板の構成では、選択TFTおよび画素駆動TFTともにES型TFTで構成され、有機EL層形成前までのTFT基板を8回の写真製版工程で形成することができ、特許文献1の方法に比べて製造を効率よく行うことができるが、これ以上に写真製版工程を減らすことは難しい。
In addition, for example, Fig. In the configuration of the TFT substrate for the organic EL display disclosed in 7, both the selective TFT and the pixel-driven TFT are composed of the ES type TFT, and the TFT substrate before the formation of the organic EL layer is formed by eight photoplate making steps. However, it is difficult to further reduce the photoplate-making process, although the production can be performed more efficiently than the method of
本開示は上記のような問題を解決するためになされたものであり、TFTを有するTFT基板を、製造工程を簡略化して生産性よく低コストで得る技術を提供することを目的とする。 The present disclosure has been made in order to solve the above problems, and an object of the present invention is to provide a technique for obtaining a TFT substrate having a TFT with high productivity and low cost by simplifying a manufacturing process.
本開示に係る薄膜トランジスタ基板は、基板と、前記基板上に設けられた、ボトムゲート型の第1の薄膜トランジスタと、トップゲート型の第2の薄膜トランジスタと、を少なくとも備え、前記第1の薄膜トランジスタは、前記基板上に設けられた第1のゲート電極と、前記第1のゲート電極上に設けられた第1のゲート絶縁層と、前記第1のゲート絶縁層上に設けられた第1の半導体層と、前記第1の半導体層上に設けられた第1の保護絶縁層と、前記第1の保護絶縁層を貫通する第1の開口部および第2の開口部を通して前記第1の半導体層にそれぞれ接する、第1のソース電極および第1のドレイン電極と、を有し、前記第2の薄膜トランジスタは、前記基板上に設けられた第2のソース電極および第2のドレイン電極と、前記第2のソース電極および前記第2のドレイン電極上に設けられた第2の保護絶縁層と、前記第2の保護絶縁層上に設けられ、それぞれ前記第2の保護絶縁層を貫通する第3の開口部および第4の開口部を通して、前記第2のソース電極および前記第2のドレイン電極に接する第2の半導体層と、前記第2の半導体層上に設けられた第2のゲート絶縁層と、前記第2のゲート絶縁層上に設けられた第2のゲート電極と、を有し、少なくとも前記第1の薄膜トランジスタおよび前記第2の薄膜トランジスタを有した画素が前記基板上にマトリックス状に配置され、前記画素は、エレクトロルミネッセンス素子と、互いに直交するソース配線およびゲート配線と、前記ソース配線と平行し、前記エレクトロルミネッセンス素子に前記第1の薄膜トランジスタを介して駆動電流を供給する駆動電流配線と、前記第1のソース電極、前記第1のドレイン電極および前記第2のゲート電極上に設けられた第3の保護絶縁層と、前記第3の保護絶縁層上に設けられ、前記第3の保護絶縁層を貫通する第5の開口部を通して、前記第1のドレイン電極と接するアノード電極と、を備え、前記エレクトロルミネッセンス素子は、前記アノード電極上に設けられ、前記第1のゲート電極、前記第2のソース電極、前記第2のドレイン電極、前記ソース配線および前記駆動電流配線は、同層で同じ第1の導電膜で形成され、前記第2のソース電極は前記ソース配線の一部として形成され、前記第1のゲート電極と前記第2のドレイン電極は、連続した一体パターンで構成され、保持容量を形成する容量電極として機能し、前記第1のゲート絶縁層および前記第2の保護絶縁層は、同層で同じ第1の絶縁膜で形成され、前記第1の半導体層および前記第2の半導体層は、同層で同じ半導体膜で形成され、前記第1の保護絶縁層および前記第2のゲート絶縁層は、同層で同じ第2の絶縁膜で形成され、前記第1のソース電極、前記第1のドレイン電極、前記第2のゲート電極および前記ゲート配線は、同層で同じ第2の導電膜で形成され、前記第2のゲート電極は前記ゲート配線から延在して形成され、前記第1のソース電極と前記駆動電流配線は電気的に接続される。
The thin film substrate according to the present disclosure includes at least a substrate, a bottom gate type first thin film film provided on the substrate, and a top gate type second thin film thin film. A first gate electrode provided on the substrate, a first gate insulating layer provided on the first gate electrode, and a first semiconductor layer provided on the first gate insulating layer. To the first semiconductor layer through the first protective insulating layer provided on the first semiconductor layer and the first opening and the second opening penetrating the first protective insulating layer. It has a first source electrode and a first drain electrode that are in contact with each other, and the second thin film is a second source electrode and a second drain electrode provided on the substrate and the second drain electrode. A second protective insulating layer provided on the source electrode and the second drain electrode of the above, and a third opening provided on the second protective insulating layer and penetrating the second protective insulating layer, respectively. A second semiconductor layer in contact with the second source electrode and the second drain electrode through the portion and the fourth opening, and a second gate insulating layer provided on the second semiconductor layer. A second gate electrode provided on the second gate insulating layer, and pixels having at least the first thin film and the second thin film are arranged in a matrix on the substrate. The pixels include an electroluminescence element, source wiring and gate wiring orthogonal to each other, a drive current wiring that is parallel to the source wiring and supplies a drive current to the electroluminescence element via the first thin film, and the drive current wiring. A third protective insulating layer provided on the first source electrode, the first drain electrode, and the second gate electrode, and the third protective insulating layer provided on the third protective insulating layer. An anode electrode in contact with the first drain electrode through a fifth opening penetrating the layer is provided, the electroluminescence element is provided on the anode electrode, and the first gate electrode, the second. the source electrode of the second drain electrode, the source wiring and the drive current line is formed by the same first conductive film in the same layer, the second source electrode is formed as a part of the source wiring The first gate electrode and the second drain electrode are formed of a continuous integrated pattern, and serve as a capacitance electrode that forms a holding capacitance. The first gate insulating layer and the second protective insulating layer are formed of the same first insulating film in the same layer, and the first semiconductor layer and the second semiconductor layer are the same layer. The first protective insulating layer and the second gate insulating layer are formed of the same semiconductor film, and the first protective insulating layer and the second gate insulating layer are formed of the same second insulating film in the same layer, and the first source electrode and the first drain are formed. The electrode, the second gate electrode, and the gate wiring are formed of the same second conductive film in the same layer, and the second gate electrode is formed extending from the gate wiring, and the first source is formed. The electrodes and the drive current wiring are electrically connected.
本開示によれば、ボトムゲート型の第1の薄膜トランジスタおよびトップゲート型の第2の薄膜トランジスタの各層の構成が共通化されるので、製造工程を簡略化して生産性よく製造できるので、製造コストを低減できる。 According to the present disclosure, since the configurations of each layer of the bottom gate type first thin film transistor and the top gate type second thin film transistor are standardized, the manufacturing process can be simplified and the production can be carried out with high productivity, so that the manufacturing cost can be reduced. Can be reduced.
以下に説明する実施の形態におけるTFT基板は、表示素子として有機EL素子またはLED素子のような発光体を用いた自発光型表示装置用のアクティブマトリックス基板として用いることができるが、その他にも液晶表示装置(Liquid Crystal display;LCD)も含めた信号駆動回路を有するTFT基板にも適用することができる。 The TFT substrate according to the embodiment described below can be used as an active matrix substrate for a self-luminous display device using a light emitting body such as an organic EL element or an LED element as a display element, but other liquid crystals. It can also be applied to a TFT substrate having a signal drive circuit including a display device (Liquid Crystal display; LCD).
<実施の形態1>
<TFT基板の構成>
図1は、実施の形態1に係るTFT基板100の構成を概略的に示す断面図である。TFT基板100は、TFT101(第1の薄膜トランジスタ)およびTFT102(第2の薄膜トランジスタ)を備えている。図においては、TFT101が形成される第1のTFT部を図の右側に、TFT102が形成される第1のTFT部を図の左側に示している。TFT101およびTFT102は、透明絶縁性を有する同一の基板1、例えばガラス基板上に配設されている。<
<Construction of TFT substrate>
FIG. 1 is a cross-sectional view schematically showing the configuration of the
<第1のTFTの構成>
TFT101は、ボトムゲート逆スタガ構造でチャネルを保護する構成を採り、基板1上に、第1の導電膜で構成されるゲート電極2(第1のゲート電極)が設けられ、ゲート電極2を覆うように、第1の絶縁膜で構成されるゲート絶縁層5(第1のゲート絶縁層)が設けられている。そして、ゲート絶縁層5上のゲート電極2と重なる領域に、半導体膜で構成される半導体層9(第1の半導体層)が設けられている。さらに、ゲート絶縁層5上および半導体層9上に、第2の絶縁膜で構成される保護絶縁層11(第1の保護絶縁層)が設けられている。<Structure of the first TFT>
The
半導体層9と重なる領域の保護絶縁層11には、下層の半導体層9の表面が露出するように、それぞれ開口部13(第1の開口部)および開口部14(第2の開口部)が設けられている。
The protective insulating
開口部13は、半導体層9のソース領域となる表面を露出させるソース領域コンタクトホールであり、開口部14は、半導体層9のドレイン領域となる表面を露出させるドレイン領域コンタクトホールである。そして、保護絶縁層11上には、開口部13を通して半導体層9と接するように、第2の導電膜で構成されるソース電極15(第1のソース電極)が設けられ、開口部14を通して半導体層9と接するように、第2の導電膜で構成されるドレイン電極16(第1のドレイン電極)が設けられている。
The
ソース電極15とドレイン電極16は、半導体層9と重なる領域内で互いに分離して設けられており、半導体層9においてソース電極15とドレイン電極16とで挟まれる離間領域が、TFT101のチャネル領域CL1(第1のチャネル領域)として規定される。
The
チャネル領域CL1上の保護絶縁層11は、半導体層9のチャネル領域CL1をプロセスダメージ等から保護するチャネル保護層(第1のチャネル保護層)として機能する。従って、TFT101は、特性および信頼性に優れたTFTとなる。
The protective insulating
<第2のTFTの構成>
TFT102は、トップゲート順スタガ構造でチャネルを保護する構成を採り、ガラス基板1上に、第1の導電膜で構成されるソース電極3(第2のソース電極)とドレイン電極4(第2のドレイン電極)が互いに分離して設けられ、その上に第1の絶縁膜で構成される保護絶縁層6(第2の保護絶縁層)が設けられている。保護絶縁層6には、ソース電極3の表面の一部を露出させる開口部7(第3の開口部)と、ドレイン電極4の表面の一部を露出させる開口部8(第4の開口部)が設けられている。<Structure of second TFT>
The
保護絶縁層6上には、開口部7を通して下層のソース電極3と接するとともに、開口部8を通して下層のドレイン電極4と接するように、半導体膜で構成される半導体層10(第2の半導体層)が設けられている。下層のソース電極3およびドレイン電極4は、半導体層10と重なる領域内で互いに分離して設けられており、半導体層10においてソース電極3とドレイン電極4とで挟まれる離間領域が、TFT102のチャネル領域CL2(第2のチャネル領域)として規定される。
A semiconductor layer 10 (second semiconductor layer) formed of a semiconductor film is placed on the protective insulating
そして、保護絶縁層6上および半導体層10上に、第2の絶縁膜で構成されるゲート絶縁層12(第2のゲート絶縁層)が設けられ、さらに半導体層10のチャネル領域CL2と重なる領域のゲート絶縁層12上に、第2の導電膜で構成されるゲート電極17(第2のゲート電極)が設けられている。
Then, a gate insulating layer 12 (second gate insulating layer) composed of a second insulating film is provided on the protective insulating
チャネル領域CL2の保護絶縁層6は、半導体層10のチャネル領域CL2をプロセスダメージ等から保護するチャネル保護層(第2のチャネル保護層)として機能する。従って、TFT102は、特性および信頼性に優れたTFTとなる。
The protective
さらに、ゲート電極17を、下層のソース電極3およびドレイン電極4と重ならないように配設することで、ゲート電極とソース電極、ドレイン電極との間で形成される寄生容量をなくすことができ、応答性に優れた特性を得ることができる。
Further, by disposing the
以上説明したように、実施の形態1のTFT基板100によれば、ボトムゲート逆スタガ構造のチャネル保護型のTFT101と、トップゲート順スタガ構造のチャネル保護型のTFT102の異なる構造および特性を有するTFTを、同じ基板上に配設することができる。
As described above, according to the
<TFT基板の製造方法>
以下、実施の形態1に係るTFT基板100の製造方法について、図2〜図5を用いて説明する。なお、製造の最終工程図は、図1に対応している。<Manufacturing method of TFT substrate>
Hereinafter, the method for manufacturing the
<1回目の写真製版工程:図2>
まず、ガラス等の透明絶縁性を有する基板1を洗浄液または純水を用いて洗浄する。本実施の形態1では、厚さ0.5mmのガラス基板を基板1として用いた。そして、洗浄された基板1の一方の主面上に第1の導電膜を形成する。<First photoengraving process: Fig. 2>
First, the
第1の導電膜としては、例えばクロム(Cr)、モリブデン(Mo)、チタン(Ti)、銅(Cu)、タンタル(Ta)、タングステン(W)、アルミニウム(Al)等の金属、またはこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属または合金を2層以上含む積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が50μΩcm以下の低抵抗な導電膜を得ることができる。 Examples of the first conductive film include metals such as chromium (Cr), molybdenum (Mo), titanium (Ti), copper (Cu), tantalum (Ta), tungsten (W), and aluminum (Al), or these. An alloy or the like to which a small amount of other elements is added can be used. Further, a laminated structure containing two or more layers of these metals or alloys may be used. By using these metals and alloys, a low resistance conductive film having a specific resistance value of 50 μΩcm or less can be obtained.
本実施の形態1では、第1の導電膜としてMoを使用し、Ar(アルゴン)ガスを用いたスパッタリング法でMo膜を200nmの厚さに形成した。その後、Mo膜上にフォトレジスト材を塗布し、1回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Mo膜をエッチングによりパターニングする。ここでは、リン酸(Phosphoric Acid)、酢酸(Acetic Acid)および硝酸(Nitric Acid)を含む溶液(PAN薬液)によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図2に示すように、基板1上に、TFT101のゲート電極2およびTFT102のソース電極3およびドレイン電極4が同時に形成される。
In the first embodiment, Mo was used as the first conductive film, and a Mo film was formed to a thickness of 200 nm by a sputtering method using Ar (argon) gas. Then, a photoresist material is applied onto the Mo film, a photoresist pattern is formed in the first photoplate-making step, and the Mo film is patterned by etching using the photoresist pattern as a mask. Here, wet etching with a solution (PAN chemical solution) containing phosphoric acid (Phosphoric Acid), acetic acid (Acetic Acid) and nitric acid (Nitric Acid) was used. After that, by removing the photoresist pattern, as shown in FIG. 2, the
<2回目の写真製版工程:図3>
次に、基板1の主面上の全体に第1の絶縁膜を形成する。本実施の形態1では、化学的気相成膜(Chemical Vapor Deposition;CVD)法を用いて、第1の絶縁膜として酸化シリコン膜(SiO膜)を形成した。ここでは、厚さ300nmのSiO膜を、約300℃の基板加熱条件下で形成した。なお、第1の絶縁膜は、SiO膜に限ることなく、他にも例えば窒化シリコン膜(SiN膜)を用いることができる。SiN膜もSiO膜と同様にCVD法で成膜することができる。また、SiO膜とSiN膜との積層膜としてもよい。<Second photoengraving process: Fig. 3>
Next, the first insulating film is formed on the entire main surface of the
次に、2回目の写真製版工程で第1の絶縁膜であるSiO膜上にフォトレジストパターンを形成し、これをマスクとしてSiO膜をエッチングする。このエッチング工程では、フッ素(F)を含むガス、例えば六フッ化硫黄(SF6)ガスまたは四フッ化炭素(CF4)ガスを用いたドライエッチング法を用いることができる。Next, in the second photoplate making step, a photoresist pattern is formed on the SiO film which is the first insulating film, and the SiO film is etched using this as a mask. In this etching step, a dry etching method using a gas containing fluorine (F), for example, sulfur hexafluoride (SF 6 ) gas or carbon tetrafluoride (CF 4 ) gas can be used.
その後、フォトレジストパターンを除去することで、図3に示すように、TFT102において、ソース電極3の表面の一部を露出させる開口部7、およびドレイン電極4の表面の一部を露出させる開口部8がそれぞれ形成される。なお、第1のTFT部の第1の絶縁膜はゲート絶縁層5として機能し、第2のTFT部の第1の絶縁膜は、後の工程で形成される第2半導体層形成時に、第2半導体層をソース電極3およびドレイン電極4から受けるダメージから保護する保護絶縁層6(第2のチャネル保護層)として機能する。
After that, by removing the photoresist pattern, as shown in FIG. 3, in the
<3回目の写真製版工程:図4>
次に、第1の絶縁膜上に半導体膜を形成する。本実施の形態1では、半導体膜として酸化物半導体膜を形成する。具体的には、インジウム(In)とガリウム(Ga)と亜鉛(Zn)と酸素(O)を含む酸化物(InGaZnO)を用いる。ここでは、In:Ga:Zn:Oの原子組成比が1:1:1:4であるInGaZnOターゲットを用い、Arガスを用いたスパッタリング法で酸化物半導体膜(InGaZnO膜)を形成した。<Third photoengraving process: Fig. 4>
Next, a semiconductor film is formed on the first insulating film. In the first embodiment, an oxide semiconductor film is formed as the semiconductor film. Specifically, an oxide (InGaZnO) containing indium (In), gallium (Ga), zinc (Zn) and oxygen (O) is used. Here, an oxide semiconductor film (InGaZnO film) was formed by a sputtering method using Ar gas using an InGaZnO target having an atomic composition ratio of In: Ga: Zn: O of 1: 1: 1: 4.
この場合、通常は、Oの原子組成比が化学量論組成よりも少なく、Oイオン欠乏状態(上記の例ではOの組成比が4未満)の酸化物膜となってしまう。従って、Arガスに酸素(O2)ガスを混合させてスパッタリングすることが好ましい。本実施の形態1では、Arガスに対して分圧比で10%のO2ガスを添加した混合ガスを用いて、スパッタリングし、InGaZnO膜を50nmの厚さで形成した。InGaZnO膜は、アモルファス構造で形成される。アモルファス構造のInGaZnO膜は、一般的に結晶化温度が500℃超であり、常温では膜中の大部分がアモルファス構造のままで安定する。アモルファス構造は、一部が結晶化された微結晶構造や多結晶構造に比べて構造の均一性を高くすることができる。従って、基板が大型化した場合でも基板全体に特性のバラツキが小さい半導体膜を形成することができる利点がある。In this case, the atomic composition ratio of O is usually smaller than that of the stoichiometric composition, resulting in an oxide film in an O ion-deficient state (in the above example, the composition ratio of O is less than 4). Therefore, it is preferable to mix Ar gas with oxygen (O 2 ) gas and perform sputtering. In the first embodiment, an InGaZnO film was formed with a thickness of 50 nm by sputtering using a mixed gas in which O 2 gas having a partial pressure ratio of 10% was added to Ar gas. The InGaZnO film is formed with an amorphous structure. The InGaZnO film having an amorphous structure generally has a crystallization temperature of more than 500 ° C., and at room temperature, most of the film remains stable with an amorphous structure. The amorphous structure can have higher structural uniformity than a partially crystallized microcrystal structure or a polycrystalline structure. Therefore, even when the size of the substrate is increased, there is an advantage that a semiconductor film having a small variation in characteristics can be formed on the entire substrate.
次に、3回目の写真製版工程でInGaZnO膜上にフォトレジストパターンを形成し、これをマスクとしてInGaZnO膜をエッチングする。このエッチング工程では、シュウ酸(Oxalic Acid)薬液によるウエットエッチングを用いることができる。その後、フォトレジストパターンを除去することで、図4に示すように、第1のTFT部においては、ゲート絶縁層5上のゲート電極2と重なる領域に半導体層9が形成される。
Next, a photoresist pattern is formed on the InGaZnO film in the third photoplate-making step, and the InGaZnO film is etched using this as a mask. In this etching step, wet etching with an oxalic acid chemical solution can be used. After that, by removing the photoresist pattern, as shown in FIG. 4, in the first TFT portion, the
また、第2のTFT部においては、保護絶縁層6上に半導体層10が形成される。半導体層10は、保護絶縁層6の開口部7を通して下層のソース電極3と接するとともに、保護絶縁層6の開口部8を通して下層のドレイン電極4と接するように形成される。ソース電極3およびドレイン電極4は、半導体層10と重なる領域内で互いに分離して離間領域を有するように形成されており、半導体層10において、この離間領域がTFT102のチャネル領域(第2のチャネル領域)CL2として規定される。
Further, in the second TFT portion, the
半導体層10の材料である酸化物半導体膜をスパッタリング法で形成する場合、下層にソース電極3およびドレイン電極4のような金属膜が露出していると、スパッタリング中に酸化物半導体が金属と反応し、還元(Oイオン欠乏)状態の特性が劣化した酸化物半導体膜が形成されてしまう場合がある。しかしながら、本実施の形態1のTFT102の場合は、開口部7および開口部8を除く基板1全体が保護絶縁層6で覆われているので、この影響を防止することができる。すなわち、チャネル領域CL2の保護絶縁層6は、半導体層10のチャネル保護層6(第2のチャネル保護層)として機能する。
When the oxide semiconductor film which is the material of the
その後、ガラス基板1を大気雰囲気下で400℃の温度で熱処理する。この熱処理によって半導体層9および半導体層10の非晶質のInGaZnO膜が構造緩和を起こし、半導体特性をさらに安定させることができる。なお、構造緩和とは、膜形成およびウエットエッチング等のプロセスダメージに起因する構成原子の格子欠陥を減らし、非晶質構造がより安定化する現象である。
Then, the
非晶質のInGaZnO膜に上記の構造緩和を起こさせるための熱処理の温度は、少なくとも300℃以上であることが好ましい。一方、500℃を超えると膜全体で結晶化が始まり半導体特性が大きく変化し、例えばキャリア密度増大により導体化してしまう。従って、ここでは少なくともガラス基板1を300℃以上500℃以下の温度で熱処理することが好ましい。なお、このような熱処理は、製造工程の最後に実施するようにしてもよい。
The temperature of the heat treatment for causing the above-mentioned structural relaxation of the amorphous InGaZnO film is preferably at least 300 ° C. or higher. On the other hand, when the temperature exceeds 500 ° C., crystallization starts in the entire film and the semiconductor characteristics change significantly, and for example, it becomes a conductor due to an increase in carrier density. Therefore, here, it is preferable to heat-treat at least the
<4回目の写真製版工程:図5>
次に、基板1の主面上の全体に第2の絶縁膜を形成する。本実施の形態1では、第2の絶縁膜として、CVD法で厚さ300nmのSiO膜を約200℃の基板加熱条件下で形成した。なお、第2の絶縁膜は、SiO膜に限ることなく、他にも例えばSiN膜を用いることができる。また、SiO膜とSiN膜との積層膜としてもよい。<Fourth photoengraving process: Fig. 5>
Next, a second insulating film is formed on the entire main surface of the
次に、4回目の写真製版工程で第2の絶縁膜であるSiO膜上にフォトレジストパターンを形成し、これをマスクとしてSiO膜をエッチングする。このエッチング工程では、SF6ガスまたはCF4ガスを用いたドライエッチング法を用いることができる。Next, in the fourth photoplate making step, a photoresist pattern is formed on the SiO film which is the second insulating film, and the SiO film is etched using this as a mask. In this etching step, a dry etching method using SF 6 gas or CF 4 gas can be used.
その後、フォトレジストパターンを除去することで、図5に示すように、第1のTFT部の第2の絶縁膜に、半導体層9の表面の一部を露出させる開口部13および開口部14が形成される。第1のTFT部の第2の絶縁膜は、後の工程で形成されるソース電極15およびドレイン電極16からの加工プロセスダメージを防止する保護絶縁層11(第1のチャネル保護層)として機能する。また、第2のTFT部の第2の絶縁膜は、ゲート絶縁層12として機能する。
After that, by removing the photoresist pattern, as shown in FIG. 5, the
<5回目の写真製版工程:図1>
次に、第2の絶縁膜上に第2の導電膜を形成する。第2の導電膜としては、第1の導電膜と同じように、例えばCr、Mo、Ti、Cu、Ta、W、Al等の金属、またはこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属または合金を2層以上含む積層構造としてもよい。これらの金属または合金を用いることによって、比抵抗値が50μΩcm以下の低抵抗な導電膜を得ることができる。<Fifth photoengraving process: Fig. 1>
Next, a second conductive film is formed on the second insulating film. As the second conductive film, as in the case of the first conductive film, for example, a metal such as Cr, Mo, Ti, Cu, Ta, W, Al, or an alloy obtained by adding a small amount of other elements to these is used. Can be used. Further, a laminated structure containing two or more layers of these metals or alloys may be used. By using these metals or alloys, a low resistance conductive film having a specific resistance value of 50 μΩcm or less can be obtained.
本実施の形態1では、第2の導電膜としてMo膜を用い、Arガスを用いたスパッタリング法でMo膜を200nmの厚さに形成した。その後、Mo膜上にフォトレジスト材を塗布し、5回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Mo膜をエッチングによりパターニングする。ここでは、PAN薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図1に示すように、基板1上に、TFT101のソース電極15およびドレイン電極16が形成され、同時にTFT102のゲート電極17が形成される。
In the first embodiment, a Mo film was used as the second conductive film, and the Mo film was formed to a thickness of 200 nm by a sputtering method using Ar gas. Then, a photoresist material is applied onto the Mo film, a photoresist pattern is formed in the fifth photoplate-making step, and the Mo film is patterned by etching using the photoresist pattern as a mask. Here, wet etching with a PAN chemical solution was used. After that, by removing the photoresist pattern, as shown in FIG. 1, the
TFT101のソース電極15は、開口部13を通して半導体層9と接するように形成される。また、ドレイン電極16は、開口部14を通して半導体層9と接するように形成される。ソース電極15とドレイン電極16は、半導体層9と重なる領域内で互いに分離して設けられており、半導体層9においてソース電極15とドレイン電極16とで挟まれる離間領域が、TFT101のチャネル領域CL1として規定されている。
The source electrode 15 of the
一般的に酸化物半導体膜は薬液耐性に乏しく、半導体層9の材料であるInGaZnO膜は、第2の導電膜のウエットエッチングに用いられるPAN薬液にも容易に溶けてしまう。しかしながら、TFT101では、開口部13および開口部14を除くガラス基板1の全面が絶縁膜で構成される保護絶縁層11で覆われており、特に半導体層9のチャネル領域CL1上では保護絶縁層11はチャネル保護層(エッチングストッパ;ES)として機能する。従って、プロセスダメージのない信頼性の高いTFTを得ることができる。
Generally, the oxide semiconductor film has poor chemical resistance, and the InGaZnO film, which is the material of the
TFT102のゲート電極17は、下層の第2半導体層のチャネル領域CL2と重なるように形成される。また下層のソース電極3およびドレイン電極4と重ならないように形成することで、ゲート電極17とソース電極3およびドレイン電極4との間で形成される寄生容量をなくすことができ、応答性に優れた高速応答のTFTを得ることができる。さらに、半導体層10のチャネル領域CL2は、保護絶縁層6で保護されているので、TFT101と同様に、プロセスダメージのない信頼性の高いTFTを得ることができる。
The
以上のように、本実施の形態1に係るTFT基板100は、第1のTFTと第2のTFTとが、互いにゲート電極とソース電極およびドレイン電極との位置(上下層)関係は異なるものの、両者の半導体層が同一の半導体層で構成され、かつそれぞれの電極を含めた各層の構造が共通化できるように構成されている。従って、動作安定性および信頼性に優れるボトムゲート逆スタガ構造でチャネル保護型の第1のTFTと、信頼性に優れるとともに電極間の寄生容量が小さく応答性に優れたトップゲート順スタガ構造でチャネル保護型の第2のTFTとの、異なる構造および特性を有するTFTを、5回の写真製版工程を用いて生産性よく低コストで製造することができる。
As described above, in the
また、各層の構造を共通化しているので、例えば、TFT101のゲート電極2とTFT102のソース電極3もしくはドレイン電極4のいずれかと、を接続するようにTFT101とTFT102とを組み合わせたTFT回路を形成する場合には、ゲート電極2とソース電極3もしくはドレイン電極4を連続した一体パターンとすることで、例えば、両者を別体で形成し、コンタクトホールを介して電気的に接続した構成に比べると、TFT102からTFT101への信号の伝達不良による欠陥の発生率を低く抑えることができる。さらに、ゲート電極2とドレイン電極4に限らず、ゲート電極17とソース電極15もしくはドレイン電極16のいずれかを接続する場合でも、これらを連続した一体パターンとすることで同じ効果を得ることができる。
Further, since the structure of each layer is standardized, for example, a TFT circuit in which the
<実施の形態2>
<装置構成>
図6は、実施の形態2に係るTFT基板110の全体構成を模式的に示す平面図である。図6に示すように、TFT基板110は、基板1上に少なくともTFT101、TFT102および画素領域PXを含む画素がマトリックス状に配列された表示領域150と、表示領域150に隣接する額縁領域160とに大きく分けられる。画素領域PXには例えば有機系の材料で構成されるEL素子44(エレクトロルミネッセンス素子)が配設されており、有機ELディスプレイを備えた自発光型表示装置用のTFT基板として好適に用いることができる。なお、図6において、TFT基板110の輪郭形状は四角形で示されているが、これに限ることはなく例えば円形または楕円形のような曲線を含む形状であってもよい。また、TFT基板110は、平坦に限ることはなく湾曲していてもよい。<
<Device configuration>
FIG. 6 is a plan view schematically showing the overall configuration of the
図6に示すように、表示領域150には、複数のゲート配線32と複数のソース配線34とが互いに直交するように交差して配設され、ゲート配線32とソース配線34で規定される領域に画素が設けられ、画素内には画素の駆動のための画素部駆動回路ELC1が設けられている。また、表示領域150には、複数の駆動電流配線36(第1の配線)が、複数のソース配線34と隣接して平行に配設されている。
As shown in FIG. 6, in the
画素部駆動回路ELC1は、ゲート配線32とソース配線34との交差部に設けられたTFT102と、ゲート配線32と駆動電流配線36との交差部に設けたれたTFT101とを有している。TFT102のゲート電極17はゲート配線32と電気的に接続され、TFT102のソース電極3はソース配線34と電気的に接続されている。TFT102は、ゲート配線とソース配線の信号に対応して表示画素を選択するための選択TFTとして機能する。
The pixel unit drive circuit ELC1 has a
TFT101のゲート電極2は、TFT102のドレイン電極4と電気的に接続される。また、TFT101のソース電極15は駆動電流配線36と電気的に接続され、ドレイン電極16はEL素子44を駆動させるためのアノード電極41と電気的に接続されている。EL素子44のカソード電極45は接地電位に接続されている。
The
また、TFT101には、ゲート電極2とドレイン電極16との間に接続された保持容量CsAが設けられている。TFT102のドレイン電極4から出力された選択信号が保持容量CsAに書き込まれると、書き込まれた電圧によってTFT101が動作して、駆動電流配線36からの信号電流が、駆動電流としてTFT101からアノード電極41を通してEL素子44に供給され、EL素子44が発光する。
Further, the
額縁領域160には、ゲート配線32に信号電圧を与える走査信号駆動回路170が、ゲート配線32の端部に設けられたゲート端子33に接続され、また、ソース配線34および駆動電流配線36に駆動信号を与える表示信号駆動回路180が、ソース配線34の端部および駆動電流配線36の端部にそれぞれ設けられたソース端子35(第2のソース端子)およびソース端子37(第1のソース端子)に接続されて配設されている。また、基板1の四隅には、位置合わせのためのアライメントマークAMが設けられている。
In the
なお、本実施の形態2では、TFT基板110上の額縁領域160に走査信号駆動回路170および表示信号駆動回路180を配設するようにしたが、これらをTFT基板110上に配設せずに、外部の駆動IC(Integrated Circuit)を、TAB(Tape Automated Bonding)方式またはCOG(Chip On Glass)方式等でTFT基板110上のゲート端子33上、ソース端子35上およびソース端子37上に実装するようにしてもよい。
In the second embodiment, the scanning
次に、図7および図8を参照して、本実施の形態2に係るTFT基板110のより詳細な構成について説明する。図7は、TFT基板110の表示領域150(図6)に設けられたTFT101、TFT102、保持容量CsAおよび画素領域PXを含む画素の平面構成を示す部分平面図であり、図8は、画素の断面構成を示す部分断面図である。
Next, a more detailed configuration of the
図7におけるX1−X2線は、TFT101、TFT102および保持容量CsAに渡り、Y1−Y2線は、TFT101のドレイン電極16から画素領域PXに渡るように設けられており、X1−X2線での矢示方向断面図およびY1−Y2線での矢示方向断面図を、それぞれ図8の左側および右側に示す。
The X1-X2 line in FIG. 7 is provided so as to extend over the
なお、本実施の形態2のTFT101およびTFT102は、実施の形態1のTFT101およびTFT102と基本的に同じ構成であるため、これらと同じ構成要素には同一符号を付し、重複する説明は省略する。
Since the
TFT基板110は透明絶縁性の基板1の一方の主面上に各種の要素が配設されている。基板1は、例えばガラス、プラスチックまたは樹脂等の透明かつ絶縁性の材料で構成される。なお、基板1の平面形状は、図6に例示した四角形に限定されるものではない。
In the
図8のX1−X2線に沿った断面図に示すように、基板1上の第1のTFT部には、第1の導電膜で構成されるゲート電極2(第1のゲート電極)および駆動電流配線36(第1の配線)が設けられ、これらを覆うように第1の絶縁膜で構成されるゲート絶縁層5(第1のゲート絶縁層)が設けられている。
As shown in the cross-sectional view taken along the line X1-X2 of FIG. 8, the first TFT portion on the
また、第2のTFT部には、ソース電極3(第2のソース電極)およびドレイン電極4(第2のドレイン電極)が設けられ、これらを覆うように第1の絶縁膜で構成される保護絶縁層6(第2の保護絶縁層)が設けられている。保護絶縁層6には、ソース電極3の表面の一部を露出させる開口部7(第3の開口部)と、ドレイン電極4の表面の一部を露出させる開口部8(第4の開口部)が設けられている。
Further, the second TFT portion is provided with a source electrode 3 (second source electrode) and a drain electrode 4 (second drain electrode), and is protected by a first insulating film so as to cover them. An insulating layer 6 (second protective insulating layer) is provided. The protective
また、図7に示されるように、平面視で、TFT101のゲート電極2とTFT102のドレイン電極4は、連続した一体パターンで設けられている。駆動電流配線36は縦方向(Y方向)に延在するように配設され、ソース配線34が駆動電流配線36と隣接するように縦方向に平行して延在するように配設されている。TFT102のソース電極3は、ソース配線34の一部分である。すなわち、ソース配線34は、第1の導電膜で構成され、ソース配線34におけるTFT102側に延在する部分がソース電極3となっている。ソース電極3が設けられた部分は、ソース配線34の他の部分よりも幅が広くなっている。
Further, as shown in FIG. 7, in a plan view, the
図8のX1−X2線に沿った断面図に示すように、第1のTFT部のゲート絶縁層5上に、半導体膜で構成される半導体層9(第1の半導体層)が設けられている。また、第2のTFT部の保護絶縁層6上に、半導体膜で構成される半導体層10(第2の半導体層)が設けられている。半導体層10は、開口部7を通して下層のソース電極3に接するとともに、開口部8を通して下層のドレイン電極4に接している。
As shown in the cross-sectional view taken along the line X1-X2 of FIG. 8, a semiconductor layer 9 (first semiconductor layer) composed of a semiconductor film is provided on the
また、図7に示されるように、平面視で、TFT101の半導体層9は、ゲート電極2と重なる領域に島状のパターンで配設されている。また、TFT102のソース電極3とドレイン電極4とは、互いに対向して分離されて配設されており、半導体層10は、互いに分離されたソース電極3とドレイン電極4とに跨るように島状のパターンで配設されている。
Further, as shown in FIG. 7, in a plan view, the
上述した第1の絶縁膜および半導体膜を覆うように、第2の絶縁膜が設けられ、図8のX1−X2線に沿った断面図に示すように、第1のTFT部の第2の絶縁膜には、下層の半導体層9の表面の一部が露出するように、それぞれ開口部13(第1の開口部)および開口部14(第2の開口部)が設けられている。開口部13は、半導体層9のソース領域(第1のソース領域)となる表面を露出させるコンタクトホールであり、開口部14は、半導体層9のドレイン領域(第1のドレイン領域)となる表面を露出させるコンタクトホールである。半導体層9と重なる領域において、第2の絶縁膜の開口部13と開口部14との間の領域は、半導体層9をプロセスダメージから保護するための保護絶縁層11として機能する。また、第2のTFT部の半導体層10上の第2の絶縁膜は、TFT102のゲート絶縁層12として機能する。
A second insulating film is provided so as to cover the first insulating film and the semiconductor film described above, and as shown in the cross-sectional view taken along the line X1-X2 of FIG. 8, the second TFT portion of the first TFT portion is provided. The insulating film is provided with an opening 13 (first opening) and an opening 14 (second opening), respectively, so that a part of the surface of the
また、第1のTFT部の保護絶縁層11を含む第2の絶縁膜上には、開口部13を通して半導体層9と接するように、第2の導電膜で構成されるソース電極15(第1のソース電極)が設けられ、さらに開口部14を通して半導体層9と接するように、第2の導電膜で構成されるドレイン電極16(第1のドレイン電極)が設けられている。
Further, on the second insulating film including the protective insulating
ソース電極15は、駆動電流配線36に重なる領域まで延在しており、駆動電流配線36の表面の一部を露出させるように第1の絶縁膜と第2の絶縁膜を貫通して設けられた開口部30を通して駆動電流配線36に接続されている。また、ドレイン電極16は、TFT102のドレイン電極4と連続した一体パターンで設けられたTFT101のゲート電極2と重なる領域まで延在するよう配設されている。そして、TFT102の半導体層10と重なる領域のゲート絶縁層12上には、第2の導電膜で構成されるゲート電極17(第2のゲート電極)が設けられている。
The
また、図7に示されるように、平面視で、TFT101のドレイン電極16は、半導体層10と重ならない領域で、ゲート電極2およびTFT102のドレイン電極4のパターンと重なって、これらよりもY方向の幅が広くなるように配設されている。そしてドレイン電極16とゲート電極2が重なる領域によって保持容量CsAが形成される。
Further, as shown in FIG. 7, in a plan view, the
また、図7に示されるように、平面視で、TFT102のゲート電極17は、ソース電極3とドレイン電極4とが互いに対向するように分離された領域において、半導体層10と重なるように配設されている。また、ゲート電極17は、ソース電極3およびドレイン電極4とは重ならないように配設されており、これらの重なりによる寄生容量が形成されないように構成されている。そして、ゲート電極17から延在するゲート配線32が、ソース配線34および駆動電流配線36と直交するように横方向(X方向)に延在して設けられている。
Further, as shown in FIG. 7, in a plan view, the
図8のX1−X2線に沿った断面図またはY1−Y2線に沿った断面図に示すように、第1のTFT部のソース電極15とドレイン電極16、および第2のTFT部のゲート電極17とゲート配線32を覆うように、基板1全面に第3の絶縁膜で構成される保護絶縁層18(第3の保護絶縁層)が設けられている。保護絶縁層18には、第1のTFT部のドレイン電極16の表面の一部を露出させるように開口部40(第5の開口部)が設けられている。そして、保護絶縁層18上に、開口部40を通してドレイン電極16に接続されるとともに画素領域PXまで延在するように、第4の導電膜で構成されるアノード電極41が設けられている。
As shown in the cross-sectional view taken along the line X1-X2 or the cross-sectional view taken along the line Y1-Y2 in FIG. 8, the
さらに、アノード電極41上および保護絶縁層18上には、第4の絶縁膜で構成されるバンク層42が設けられている。画素領域PXではアノード電極41の表面が露出するようにバンク層42にはバンク開口部43が設けられ、バンク開口部43のアノード電極41上には画素発光体として機能するEL素子44が設けられている。
Further, a
また、図7に示されるように、画素領域PXは、平面視で、ゲート配線32、ソース配線34および駆動電流配線36によって囲まれた領域で規定されている。アノード電極41は、ドレイン電極16と重なる領域に設けられた開口部40と重なる領域から、画素領域PXまで延在するように設けられている。図7では、アノード電極41はソース配線34または駆動電流配線36と重ならないように配設されているが、一部が重なるように配設されていてもよい。また、バンク層42に設けられるバンク開口部43は、アノード電極41と重なる領域でアノード電極41からはみ出さないように配設されるとともに、隣り合うバンク開口部43がバンク層42によって隔離(分離)され、互いに独立した態様で配設されている。そしてEL素子44が、バンク開口部43の領域全面にアノード電極41からはみ出さないように配設されている。
Further, as shown in FIG. 7, the pixel region PX is defined by a region surrounded by the
実施の形態2において、EL素子44は、例えば有機系材料で構成される有機EL素子が用いられる。有機EL素子の構成としては、アノード電極41の直上にホール輸送層、有機EL層および電子輸送層が順に積層された3層構造とすることができる。さらにその直上に、アノード電極41の対極となる図示されないカソード電極が設けられる。アノード電極41とカソード電極との間の電位差によりEL素子44に電流が供給され、EL素子44が発光する。発光した光は、例えばガラスで構成される基板1を通して下方に放射されて画像が表示される。
In the second embodiment, as the
本実施の形態2に係るTFT基板110は以上のように構成されるが、EL素子44を含むTFT基板110には、さらにEL素子44を水分および不純物から遮断するための封止層が設けられ、さらにTFT基板110と対向するように対向基板が設けられ、有機EL素子を用いた自発光型表示装置用のTFT基板として好適に用いることができる。
The
<製造方法>
次に、本実施の形態2に係るTFT基板110の製造方法について、図9〜図24を用いて説明する。なお、図9〜図24では、図7を最終工程図とする平面図と、図8を最終工程図とする断面図とを交互に示しており、断面図においては、図8のX1−X2線に沿った断面図およびY1−Y2線に沿った断面図を、それぞれ図の左側および右側に示す。<Manufacturing method>
Next, the method of manufacturing the
<1回目の写真製版工程:図9、図10>
まず、基板1を洗浄液または純水を用いて洗浄する。本実施の形態2では、厚さ0.5mmのガラス基板を基板1として用いた。そして、洗浄された基板1の一方の主面上に、第1の導電膜を成膜する。<First photoengraving process: Fig. 9, Fig. 10>
First, the
第1の導電膜としては、Arガスを用いたスパッタリング法でMo膜を200nmの厚さに形成した。その後、Mo膜上にフォトレジスト材を塗布し、1回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Mo膜をPAN薬液を用いたウエットエッチングによりパターニングする。その後、フォトレジストパターンを除去することによって、図9および図10に示すように、基板1上に、TFT101のゲート電極2、TFT102のソース電極3、ドレイン電極4、ソース配線34および駆動電流配線36が同時に形成される。
As the first conductive film, a Mo film was formed to a thickness of 200 nm by a sputtering method using Ar gas. Then, a photoresist material is applied onto the Mo film, a photoresist pattern is formed in the first photoplate-making step, and the Mo film is patterned by wet etching using a PAN chemical solution using the photoresist pattern as a mask. Then, by removing the photoresist pattern, as shown in FIGS. 9 and 10, the
また、図9に示されるように、平面視で、ゲート電極2とドレイン電極4は、連続した一体パターンで形成されている。また、ソース配線34と駆動電流配線36は隣接するように縦方向(Y方向)に平行して延在するように形成されている。なお、ソース電極3は、ソース配線34の一部分であり、ソース配線34の他の部分よりも幅が広くなっている部分がソース電極3として形成されている。
Further, as shown in FIG. 9, in a plan view, the
<2回目の写真製版工程:図11、図12>
次に、基板1の主面上の全体に第1の絶縁膜を形成する。本実施の形態2では、第1の絶縁膜として、CVD法を用いて厚さ300nmのSiO膜を、約300℃の基板加熱条件下で形成した。なお、第1の絶縁膜は、SiO膜に限ることなく、他にも例えばSiN膜を用いることができる。SiN膜もSiO膜と同様にCVD法で成膜することができる。また、SiO膜とSiN膜との積層膜としてもよい。<Second photoengraving process: Fig. 11, Fig. 12>
Next, the first insulating film is formed on the entire main surface of the
次に、2回目の写真製版工程で第1の絶縁膜であるSiO膜上にフォトレジストパターンを形成し、これをマスクとしてSiO膜をエッチングする。このエッチング工程では、SF6ガスまたはCF4ガスを用いたドライエッチング法を用いることができる。Next, in the second photoplate making step, a photoresist pattern is formed on the SiO film which is the first insulating film, and the SiO film is etched using this as a mask. In this etching step, a dry etching method using SF 6 gas or CF 4 gas can be used.
その後、フォトレジストパターンを除去することで、図11および図12に示すように、第2のTFT部において、ソース電極3の表面の一部を露出させる開口部7、およびドレイン電極4の表面の一部を露出させる開口部8が、それぞれ形成される。図12に示すように、第1のTFT部の第1の絶縁膜はゲート絶縁層5として機能し、第2のTFT部の第1の絶縁膜は、後の工程で形成される第2の半導体層形成時に、第2の半導体層をソース電極3およびドレイン電極4から受けるダメージから保護する保護絶縁層6として機能する。
After that, by removing the photoresist pattern, as shown in FIGS. 11 and 12, in the second TFT portion, the
<3回目の写真製版工程:図13、図14>
次に、第1の絶縁膜上に半導体膜を形成する。本実施の形態2では、半導体膜として酸化物半導体膜を形成する。具体的にはIn:Ga:Zn:Oの原子組成比が1:1:1:4であるInGaZnOターゲットを用い、Arガスに分圧比10%のO2ガスを添加した混合ガスを用いたスパッタリング法で酸化物半導体膜であるInGaZnO膜を50nmの厚さで形成した。<Third photoengraving process: FIGS. 13 and 14>
Next, a semiconductor film is formed on the first insulating film. In the second embodiment, an oxide semiconductor film is formed as the semiconductor film. Specifically, sputtering using an InGaZnO target having an atomic composition ratio of In: Ga: Zn: O of 1: 1: 1: 4 and using a mixed gas in which an O 2 gas having a partial pressure ratio of 10% is added to Ar gas. By the method, an InGaZnO film, which is an oxide semiconductor film, was formed with a thickness of 50 nm.
このとき、InGaZnO膜は、アモルファス構造で形成される。アモルファス構造のInGaZnO膜は、一般的に結晶化温度が500℃超であり、常温では膜中の大部分がアモルファス構造のままで安定する。アモルファス構造は、一部が結晶化された微結晶構造および多結晶構造に比べて構造の均一性を高くすることができる。従って、基板が大型化した場合でも基板全体に特性のバラツキが小さい半導体膜を形成することができる利点がある。すなわち、大型の表示装置に用いるTFT基板を大型の表示装置に用いた場合であっても、TFT特性の面内バラツキを小さくすることができるので、表示ムラを防止することができる。 At this time, the InGaZnO film is formed with an amorphous structure. The InGaZnO film having an amorphous structure generally has a crystallization temperature of more than 500 ° C., and at room temperature, most of the film remains stable with an amorphous structure. The amorphous structure can have higher structural uniformity than the partially crystallized microcrystal structure and polycrystalline structure. Therefore, even when the size of the substrate is increased, there is an advantage that a semiconductor film having a small variation in characteristics can be formed on the entire substrate. That is, even when the TFT substrate used for a large-sized display device is used for a large-sized display device, the in-plane variation of the TFT characteristics can be reduced, so that display unevenness can be prevented.
次に、3回目の写真製版工程でInGaZnO膜上にフォトレジストパターンを形成し、これをマスクとしてInGaZnO膜をエッチングする。このエッチング工程では、シュウ酸薬液によるウエットエッチングを用いることができる。その後、フォトレジストパターンを除去することで、図13および図14に示すように、第1のTFT部においてゲート絶縁層5上のゲート電極2と重なる領域に半導体層9が島状のパターンで形成される。
Next, a photoresist pattern is formed on the InGaZnO film in the third photoplate-making step, and the InGaZnO film is etched using this as a mask. In this etching step, wet etching with an oxalic acid chemical solution can be used. After that, by removing the photoresist pattern, as shown in FIGS. 13 and 14, the
また、第2のTFT部において、保護絶縁層6上に半導体層10が形成される。半導体層10は、保護絶縁層6の開口部7を通して下層のソース電極3と接するとともに、保護絶縁層6の開口部8を通して下層のドレイン電極4と接するように形成される。図13に示されるように、平面視で、ソース電極3およびドレイン電極4は、半導体層10と重なる領域内で互いに分離して離間領域を有するように形成されており、半導体層10において、この離間領域がTFT102のチャネル領域CL2(図14)として規定される。
Further, in the second TFT portion, the
半導体層10の材料である酸化物半導体膜をスパッタリング法で形成する場合、下層にソース電極3およびドレイン電極4のような金属膜が露出していると、スパッタリング中に酸化物半導体が金属と反応し、還元(Oイオン欠乏)状態の特性が劣化した酸化物半導体膜が形成されてしまう場合がある。しかしながら、本実施の形態2のTFT102では、開口部7および開口部8を除くTFT102の全体が保護絶縁層6で覆われているので、この影響を防止することができる。すなわち、チャネル領域CL2の保護絶縁層6は、半導体層10のチャネル保護層6として機能する。
When the oxide semiconductor film which is the material of the
その後、基板1を大気雰囲気下で400℃の温度で熱処理する。この熱処理によって半導体層9および半導体層10の非晶質のInGaZnO膜が構造緩和を起こし、半導体特性をさらに安定させることができる。非晶質InGaZnO膜に上記の構造緩和を起こさせるための熱処理の温度は、少なくとも300℃以上であることが好ましい。一方、500℃を超えると膜全体で結晶化が始まり半導体特性が大きく変化し、例えばキャリア密度増大により導体化してしまう。従って、ここでは少なくとも基板1を300℃以上500℃以下の温度で熱処理することが好ましい。なお、このような熱処理は、製造工程の最後に実施するようにしてもよい。
Then, the
<4回目の写真製版工程:図15、図16>
次に、基板1の主面上の全体に第2の絶縁膜を形成する。本実施の形態2では、第2の絶縁膜として、CVD法で厚さ300nmのSiO膜を約200℃の基板加熱条件下で形成した。なお、第2の絶縁膜は、SiO膜に限ることなく、他にも例えばSiN膜を用いることができる。また、SiO膜とSiN膜との積層膜としてもよい。<Fourth photoengraving process: FIGS. 15 and 16>
Next, a second insulating film is formed on the entire main surface of the
次に、4回目の写真製版工程で第2の絶縁膜であるSiO膜上にフォトレジストパターンを形成し、これをマスクとしてSiO膜をエッチングする。このエッチング工程では、SF6ガスまたはCF4ガスを用いたドライエッチング法を用いることができる。Next, in the fourth photoplate making step, a photoresist pattern is formed on the SiO film which is the second insulating film, and the SiO film is etched using this as a mask. In this etching step, a dry etching method using SF 6 gas or CF 4 gas can be used.
その後、フォトレジストパターンを除去することで、図15および図16に示すように、第1のTFT部の第2の絶縁膜に、半導体層9の表面の一部を露出させる開口部13および開口部14が形成される。第1のTFT部の第2の絶縁膜は、後の工程で形成されるソース電極15およびドレイン電極16からの加工プロセスダメージを防止する保護絶縁層11として機能する。
After that, by removing the photoresist pattern, as shown in FIGS. 15 and 16, the
また、第2のTFT部の第2の絶縁膜は、TFT102のゲート絶縁層12として機能する。さらに、駆動電流配線36の表面の一部を露出させるように、第1の絶縁膜および第2の絶縁膜を貫通する開口部30が形成される。
Further, the second insulating film of the second TFT portion functions as the
<5回目の写真製版工程:図17、図18>
次に、第2の絶縁膜上に第2の導電膜を形成する。本実施の形態2では、第2の導電膜としてArガスを用いたスパッタリング法でMo膜を200nmの厚さに形成した。その後、Mo膜上にフォトレジスト材を塗布し、5回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Mo膜をPAN薬液を用いたウエットエッチングによりパターニングする。その後、フォトレジストパターンを除去することによって、図17および図18に示すように、TFT101のソース電極15およびドレイン電極16が形成され、同時にTFT102のゲート電極17が形成される。<Fifth photoengraving process: Fig. 17, Fig. 18>
Next, a second conductive film is formed on the second insulating film. In the second embodiment, the Mo film was formed to a thickness of 200 nm by a sputtering method using Ar gas as the second conductive film. Then, a photoresist material is applied onto the Mo film, a photoresist pattern is formed in the fifth photoplate-making step, and the Mo film is patterned by wet etching using a PAN chemical solution using the photoresist pattern as a mask. After that, by removing the photoresist pattern, the
TFT101のソース電極15は、開口部13を通して半導体層9と接するように形成される。またドレイン電極16は、開口部14を通して半導体層9と接するように形成される。ソース電極15とドレイン電極16は、半導体層9と重なる領域内で互いに分離して形成されており、半導体層9におけるソース電極15とドレイン電極16とで挟まれる離間領域が、TFT101のチャネル領域CL1として規定される。
The source electrode 15 of the
一般的に酸化物半導体膜は薬液耐性に乏しく、半導体層9の材料であるInGaZnO膜は、第2の導電膜のウエットエッチングに用いられるPAN薬液にも容易に溶けてしまう。しかしながら、TFT101では、開口部13および開口部14を除く基板1の全面が第2の絶縁膜で構成される保護絶縁層11で覆われているので、特に半導体層9のチャネル領域CL1上ではチャネル保護層(エッチングストッパ;ES層)として機能する。従って、プロセスダメージのない信頼性の高いTFTを得ることができる。
Generally, the oxide semiconductor film has poor chemical resistance, and the InGaZnO film, which is the material of the
ソース電極15は、駆動電流配線36に重なる領域まで延在しており、開口部30を通して駆動電流配線36に接続されている。また、ドレイン電極16は、TFT102のドレイン電極4と連続した一体パターンで設けられたTFT101のゲート電極2と重なる領域まで延在するように形成されている。
The
図17に示されるように、平面視で、TFT101のドレイン電極16は、半導体層10と重ならない領域で、ゲート電極2およびTFT102のドレイン電極4のパターンと重なって、これらよりもY方向の幅が広くなるように形成されている。ドレイン電極16とゲート電極2が重なる領域によって保持容量CsAが形成される。
As shown in FIG. 17, in a plan view, the
そして、ゲート電極17から延在するゲート配線32が、ソース配線34および駆動電流配線36と直交するように横方向(X方向)に延在されて形成されている。
The
また、図18に示されるように、第2のTFT部のゲート電極17は、ソース電極3とドレイン電極4とが互いに対向して分離された領域において、下層の半導体層10のチャネル領域CL2と重なるように形成されている。また、ゲート電極17は、ソース電極3およびドレイン電極とは重ならないように形成されており、これらの重なりによる寄生容量が形成されないように構成されている。これにより、応答性に優れたTFTを得ることができる。さらに、半導体層10のチャネル領域CL2は、保護絶縁層6で保護されているので、TFT101と同様に、プロセスダメージのない信頼性の高いTFTを得ることができる。
Further, as shown in FIG. 18, the
<6回目の写真製版工程:図19、図20>
次に、基板1の主面上の全体に第3の絶縁膜を形成する。本実施の形態2では、第3の絶縁膜として、樹脂系の塗布膜を用いる。具体的には感光性を有する透明アクリル樹脂膜を、スピンコート法を用いて塗布形成した。このような透明アクリル樹脂膜を形成することにより、下層の電極パターンの段差および絶縁膜の開口部パターンの段差等に起因する基板表面の凹凸形状をほぼ平坦にすることができる。<Sixth photoengraving process: Fig. 19, Fig. 20>
Next, a third insulating film is formed on the entire main surface of the
本実施の形態2では、透明アクリル樹脂膜の膜厚が最も薄くなる部分で厚さが1.5μmになるように塗布形成した。また、第3の絶縁膜として透明アクリル樹脂膜を塗布形成する前に、例えばCVD法でSiO膜またはSiN膜を形成するようにしてもよい。なお、樹脂系の塗布膜は、アクリル系以外にも、SOG(Spin-On Glass)系、エポキシ系、ポリイミド系、あるいはポリオレフィン系の樹脂膜を用いることができる。 In the second embodiment, the transparent acrylic resin film is coated and formed so that the thickness is 1.5 μm at the portion where the film thickness is the thinnest. Further, a SiO film or a SiN film may be formed by, for example, a CVD method before the transparent acrylic resin film is applied and formed as the third insulating film. As the resin-based coating film, an SOG (Spin-On Glass) -based, epoxy-based, polyimide-based, or polyolefin-based resin film can be used in addition to the acrylic-based coating film.
その後、6回目の写真製版工程で透明アクリル系樹脂を露光し、現像することによって、図19および図20に示すように、保持容量CsAが形成された領域の保護絶縁層18に、第1のTFT部のドレイン電極16の表面の一部が露出されるように開口部40が形成される。下層にSiO膜またはSiN膜が形成されている場合には、開口部40が形成された保護絶縁層18(透明アクリル系樹脂)をマスクにして、SF6ガスまたはCF4ガスを用いたドライエッチング法を用いてSiO膜またはSiN膜をエッチングすることにより、ドレイン電極16の表面の一部を露出させて開口部40を形成する。Then, by exposing and developing the transparent acrylic resin in the sixth photoengraving step, as shown in FIGS. 19 and 20, the protective insulating
<7回目の写真製版工程:図21、図22>
次に、開口部40を含む保護絶縁層18上に、第4の導電膜を形成する。本実施の形態2では、第4の導電膜として、透明性を有するITO膜(酸化インジウムIn2O3と酸化すずSnO2とを含む酸化物導電膜)を用いる。具体的には、In2O3とSnO2との混合比が90:10(重量%)のITO膜をスパッタリング法で形成する。ITO膜は一般的に、常温中では結晶質(多結晶)構造が安定であるが、ここではArガスに水素(H)を含むガス、例えば、水素(H2)ガスまたは水蒸気(H2O)などを混合したガスを用いてスパッタリングを行い、厚さ100nmのITO膜をアモルファス状態(アモルファスITO膜)で形成した。<7th photoengraving process: Fig. 21, Fig. 22>
Next, a fourth conductive film is formed on the protective insulating
その後、7回目の写真製版工程でアモルファスITO膜上にフォトレジストパターンを形成し、これをマスクとしてアモルファスITO膜をエッチングする。このエッチング工程では、シュウ酸薬液によるウエットエッチングを用いることができる。その後、フォトレジストパターンを除去することで、図21および図22に示すように、透明性を有するITO膜で構成されるアノード電極41が形成される。アノード電極41は、保持容量CsAにおいて、保護絶縁層18の開口部40を通して下層のドレイン電極16に接続されるとともに、画素領域PXまで延在するように形成されている。
Then, in the seventh photoplate making step, a photoresist pattern is formed on the amorphous ITO film, and the amorphous ITO film is etched using this as a mask. In this etching step, wet etching with an oxalic acid chemical solution can be used. After that, by removing the photoresist pattern, as shown in FIGS. 21 and 22, the
図21に示されるように、平面視で、画素領域PXは、ゲート配線32、ソース配線34および駆動電流配線36によって囲まれた領域で規定されている。アノード電極41は、ドレイン電極16と重なる領域に設けられた開口部40と重なる領域から、画素領域PXまで延在するように形成される。本実施の形態2では、アノード電極41はソース配線34または駆動電流配線36と重ならないように形成したが、一部が重なるような態様で形成してもよい。本実施の形態2において第4の導電膜として形成したアモルファスITO膜は、結晶粒界がないために膜表面の平坦性を極めて高くすることができる。これにより、アノード電極41から面内均一性の高い電流信号をEL素子44(図7)に供給することができるので、EL素子44の面内全体からムラの少ない均一な発光をさせることができる。
As shown in FIG. 21, in plan view, the pixel region PX is defined by the region surrounded by the
<8回目の写真製版工程:図23、図24>
次に、基板1の主面上の全体に、バンク層42となる第4の絶縁膜を形成する。本実施の形態2では、第4の絶縁膜として、樹脂系の塗布膜を用いる。具体的には感光性を有する透明アクリル樹脂膜を、スピンコート法を用いて厚さが1.5μmとなるように塗布形成した。なお、アクリル系以外にも、SOG系、エポキシ系、ポリイミド系、あるいはポリオレフィン系の樹脂膜を用いることができる。特にポリイミド系樹脂膜は吸着水分が少ないため、この後の工程で形成されるEL素子の特性および信頼性に影響を及ぼすことがないために好ましい。<8th photoengraving process: Fig. 23, Fig. 24>
Next, a fourth insulating film to be the
その後、8回目の写真製版工程で透明アクリル系樹脂を露光し、現像することによって、図23および図24に示すように、画素領域PXにアノード電極41の表面が露出されるバンク開口部43を有するバンク層42が形成される。バンク開口部43は、アノード電極41上の画素表示領域、すなわち、この後の工程でEL素子44が形成される領域のみに形成され、互いに隣り合うバンク開口部43どうしは、バンク層42によって互いに隔離された態様となる。
Then, in the eighth photoengraving step, the transparent acrylic resin is exposed and developed to provide a
次に、最終工程で、バンク開口部43の領域内に、アノード電極41と接するようにEL素子44を形成することで、図7および図8に示す構成を得る。本実施の形態2では、EL素子44のEL層として有機系の有機EL材料を用いる。具体的にはインクジェットによる印刷法を用いてホール輸送層、有機EL層、電子輸送層をこの順に積層してEL層を形成した。インクジェットによる印刷法によれば、バンク開口部43の凹領域内のみにEL層を選択的に形成することができるので、写真製版工程を用いることなくEL素子44を形成することができる。
Next, in the final step, the
ホール輸送層としては公知のトリアリールアミン類、芳香族ヒドラゾン類、芳香族置換ピラゾリン類、スチルベン類等の有機系材料から幅広く選択することができ、例えばN,N’−ジフェニル−N,N−ビス(3−メチルフェニル)−1,1‘−ジフェニル−4,4’−ジアミン等のトリフェニルアミン系(TPD)等を用いて1nm〜200nmの任意の厚さで形成する。 The whole transport layer can be widely selected from known organic materials such as triarylamines, aromatic hydrazones, aromatic-substituted pyrazolines, and stillbens, and can be selected from, for example, N, N'-diphenyl-N, N-. It is formed to an arbitrary thickness of 1 nm to 200 nm using a triphenylamine system (TPD) such as bis (3-methylphenyl) -1,1'-diphenyl-4,4'-diamine.
有機EL層としては公知のジシアノメチレンピラン誘導体(R色発光)、クマリン系(G色発光)、キナクリドン系(G色発光)、テトラフェニルブタジエン系(B色発光)、ジスチリルベンゼン系(B色発光)等の材料が1nm〜200nmの任意の厚さで形成される。電子輸送層としては公知のオキサジアゾール誘導体、トリアゾール誘導体、クマリン誘導体等から選ばれる材料を用いて0.1nm〜200nmの任意の厚さで形成する。 Known organic EL layers include dicyanomethylenepyrane derivative (R color emission), coumarin type (G color emission), quinacridone type (G color emission), tetraphenylbutadiene type (B color emission), and distyrylbenzene type (B color emission). A material such as (emission) is formed with an arbitrary thickness of 1 nm to 200 nm. The electron transport layer is formed with an arbitrary thickness of 0.1 nm to 200 nm using a material selected from known oxadiazole derivatives, triazole derivatives, coumarin derivatives and the like.
EL層は、印刷法の他にも蒸着法を用いて形成することができる。蒸着法の場合は、基板1の表面に、例えばバンク開口部43と同じ開口パターンを有する金属マスクを付けたマスク蒸着法を用いることによって、写真製版工程を用いることなくEL素子44を形成することができる。
The EL layer can be formed by using a vapor deposition method in addition to the printing method. In the case of the vapor deposition method, the
以上説明した工程を経て本実施の形態2に係るTFT基板110が完成される。図25に示すように、完成されたTFT基板110上には、アノード電極41の対向電極となるカソード電極45が形成される。さらに必要に応じてさらにEL素子44を含むTFT基板110を水分および不純物から遮断するための封止層46が形成され、さらにTFT基板110と対向するように対向基板47が貼り合わされ、有機EL素子を用いた有機ELディスプレイを備えた自発光型表示装置300が完成する。
The
自発光型表示装置300は、表示欠陥が少なく、高開口率で明るい表示品質の表示装置を低コストで実現することができる。
The self-
なお、本実施の形態2に係るTFT基板110を備える自発光型表示装置300は、EL素子の発光光ELLをTFT基板110を通して下方(対向基板47とは反対側)に発光させて表示を行うボトムエミッション型の自発光型表示装置となる。ただし、ボトムエミッション型に限らず、EL素子の発光光ELLをTFT基板110の上方(対向基板47側)に発光させて表示を行うトップエミッション型の自発光型表示装置とすることも可能である。この場合は、上述した7回目の写真製版工程において、アノード電極41の材料となる第4の導電膜を、透明性を有するITO膜の代わりに、高い反射率を有する銀(Ag)系またはAl系の金属膜で形成する。なお、金属膜上にITO膜を形成するようにしてもよい。これにより、有機EL素子からの発光光ELLをアノード電極41で反射させて上方に発光させることができるので、トップエミッション型の自発光型表示装置を得ることができる。
The self-
本実施の形態2に係るTFT基板110において、TFT102は、ゲート配線32およびソース配線34と電気的に接続されており、ゲート配線32とソース配線34の信号に応じて表示画素を選択するための選択TFTとして機能する。
In the
TFT102のゲート電極17と、ソース電極3およびドレイン電極4とは、互いに寄生容量が形成されないように構成されているので、応答性に優れたTFTを得ることができる。
Since the
さらに半導体層10のチャネル領域CL2は、保護絶縁層6で保護されているので、プロセスダメージのない信頼性の高いTFTを得ることができる。従って、選択TFTとして高い性能を発揮させることができる。
Further, since the channel region CL2 of the
一方、TFT101は、TFT102のドレイン電極4、駆動電流配線36およびEL素子44と電気的に接続されており、EL素子44の画素駆動TFTとして機能する。TFT102のドレイン電極4から出力された選択信号が保持容量CsAに書き込まれると、書き込まれた電圧によってTFT101が動作して、駆動電流配線36からの信号電流が、駆動電流としてEL素子44に供給され、EL素子44が発光する。
On the other hand, the
TFT101のチャネル領域CL1は、保護絶縁層11で保護されているので、信頼性が高く、EL素子44に安定的に信号電流を供給することができるので、EL素子44を安定的に発光させ、高品質の画像表示をすることができる。
Since the channel region CL1 of the
また、本実施の形態2に係るTFT基板110によれば、TFT102のドレイン電極4とTFT101のゲート電極2とを同じ第1の導電膜の連続パターンで形成して一体としているので、例えば、両者を別体で形成し、コンタクトホールを介して電気的に接続した構成に比べると、TFT102からTFT101への信号の伝達不良による表示欠陥の発生率を低く抑えることができる。
Further, according to the
さらに連続して一体化されたゲート電極2およびドレイン電極4を保持容量CsAの容量電極として用いることができるため、米国特許第9721973号公報のFig.7のような電荷蓄積部にコンタクトホールが形成されている構成と比べると、はるかに面積効率よく保持容量CsAを形成することができるので、TFT回路の形成領域を小さくすることができ、画素領域PXの開口率を向上させることができる。これにより、基板1を通してEL素子44を下方に発光させて表示を行うボトムエミッション型の自発光型表示装置の場合でも、明るく高品質の画像表示をすることができる。
Further, since the continuously integrated
<実施の形態3>
以上説明した実施の形態2では、TFT基板上に配設されるアノード電極上に、直接に有機EL層を作り込む自発光型表示装置用のTFT基板の構成例を示したが、実施の形態3では、TFT基板上にLED素子(LEDチップ)を実装して、画像表示を行う方式の自発光型表示装置(LEDディスプレイ)用のTFT基板の構成例を示す。<
In the second embodiment described above, a configuration example of a TFT substrate for a self-luminous display device in which an organic EL layer is directly formed on an anode electrode arranged on the TFT substrate has been shown.
以下、図26〜図28を用いて、本実施の形態3に係るTFT基板120の構成について説明する。なお、実施の形態1および実施の形態2と同じ構成要素には同一符号を付け、重複する説明は省略する。
Hereinafter, the configuration of the
図26は、本実施の形態3に係るTFT基板120の画素の画素部駆動回路LEDC1の構成を示す図である。図27は、TFT基板120に設けられたTFT101、TFT102、保持容量CsAおよび画素領域PXを含む画素の平面構成を示す部分平面図であり、図28は、画素の断面構成を示す部分断面図である。
FIG. 26 is a diagram showing a configuration of a pixel portion drive circuit LEDC1 for pixels of the
図27におけるX1−X2線は、TFT101、TFT102、保持容量CsAおよびLED素子実装部を含む画素領域PXに渡り、Y1−Y2線は、TFT101のソース電極15から駆動電流配線部に渡るように設けられており、X1−X2線での矢示方向断面図およびY1−Y2線での矢示方向断面図を、それぞれ図28の左側および右側に示す。
The X1-X2 wire in FIG. 27 extends over the pixel region PX including the
本実施の形態3では、TFT基板120の個々の画素にLED素子を実装して自発光型表示装置を構成する。従って、図6に示した実施の形態2の画素部駆動回路ELC1とは異なり、図26に示すように、TFT基板120上にはアノード電極61(第1の電極)とカソード電極63(第2の電極)とが設けられ、LED素子200(発光ダイオード素子)が、アノード電極61およびカソード電極63に接続されて配設されている。
In the third embodiment, an LED element is mounted on each pixel of the
また、図26および図27に示されるように、TFT基板120は、基板上に複数のゲート配線32と、複数のソース配線34とが互いに直交するように交差して配設され、ゲート配線32とソース配線34との交差部にはTFT102が設けられている。TFT102のゲート電極17はゲート配線32と電気的に接続され、TFT102のソース電極3はソース配線34と電気的に接続されている。TFT102は、ゲート配線32とソース配線34の信号に対応して表示画素を選択するための選択TFTとして機能する。
Further, as shown in FIGS. 26 and 27, the
さらに、複数の駆動電流配線36が、複数のソース配線34と隣接して平行に配設され、ゲート配線32と駆動電流配線36との交差部にはTFT101が設けられている。TFT101のゲート電極2はTFT102のドレイン電極4と電気的に接続されている。TFT101のソース電極15は、駆動電流配線36と電気的に接続され、ドレイン電極16はLED素子200を駆動させるためのアノード電極61と電気的に接続される。また、複数のカソード電極配線62(第2の配線)が、複数のゲート配線32と隣接して平行に配設され、カソード電極配線62と電気的に接続されたカソード電極63がLED素子200に接続されている。
Further, a plurality of drive
さらにTFT101には、ゲート電極2とドレイン電極16との間に接続された保持容量CsAが設けられている。TFT102のドレイン電極4から出力された選択信号が保持容量CsAに書き込まれると、書き込まれた電圧によってTFT101が動作して、駆動電流配線36からの信号電流が、アノード電極61とカソード電極63との電位差によってLED素子200に供給され、LED素子200が発光する。
Further, the
図28のX1−X2線に沿った断面図およびY1−Y2線に沿った断面図に示すように、基板1上のTFT101には、第1の導電膜で構成されるゲート電極2および駆動電流配線36が設けられ、これらを覆うように第1の絶縁膜で構成されるゲート絶縁層5が設けられている。またTFT102には、ソース電極3およびドレイン電極4が設けられ、これらを覆うように第1の絶縁膜で構成される保護絶縁層6が設けられている。保護絶縁層6には、ソース電極3の表面の一部を露出させる開口部7と、ドレイン電極4の表面の一部を露出させる開口部8が設けられている。
As shown in the cross-sectional view taken along the line X1-X2 and the cross-sectional view taken along the line Y1-Y2 in FIG. 28, the
図27に示されるように、平面視で、TFT101のゲート電極2とTFT102のドレイン電極4は、連続した一体パターンとして設けられている。駆動電流配線36は縦方向(Y方向)に延在するように配設され、ソース配線34が駆動電流配線36と隣接するように縦方向(Y方向)に平行して延在するように配設されている。TFT102のソース電極3は、ソース配線34の一部分である。すなわち、ソース配線34は、第1の導電膜で構成され、ソース配線34におけるTFT102側に延在する部分がソース電極3となっている。ソース電極3が設けられた部分は、ソース配線34の他の部分よりも幅が広くなっている。
As shown in FIG. 27, in a plan view, the
また、図28のX1−X2線に沿った断面図およびY1−Y2線に沿った断面図に示すように、TFT101のゲート絶縁層5上に、半導体膜で構成される半導体層9が設けられている。またTFT102の保護絶縁層6上に、半導体膜で構成される半導体層10が設けられている。半導体層10は、開口部7を通して下層のソース電極3と接するとともに、開口部8を通して下層のドレイン電極4と接している。
Further, as shown in the cross-sectional view taken along the line X1-X2 and the cross-sectional view taken along the line Y1-Y2 in FIG. 28, a
図27に示されるように、平面視で、TFT101の半導体層9は、ゲート電極2と重なる領域に島状のパターンで配設されている。また、のTFT102のソース電極3とドレイン電極4とは、互いに対向して分離されて配設されており、半導体層10は、互いに分離されたソース電極3とドレイン電極4とに跨るように島状のパターンで配設されている。
As shown in FIG. 27, in a plan view, the
上述した第1の絶縁膜および半導体膜を覆うように、第2の絶縁膜が設けられ、図28のX1−X2線に沿った断面図およびY1−Y2線に沿った断面図に示すように、TFT101の第2の絶縁膜には、下層の半導体層9の表面の一部が露出するように、それぞれ開口部13および開口部14が設けられている。
A second insulating film is provided so as to cover the first insulating film and the semiconductor film described above, and as shown in the cross-sectional view taken along the line X1-X2 and the cross-sectional view taken along the line Y1-Y2 in FIG. 28. The second insulating film of the
半導体層9と重なる領域において、第2の絶縁膜の開口部13と開口部14との間の領域は、半導体層9をプロセスダメージから保護するための保護絶縁層11として機能する。また、TFT102の半導体層10上の第2の絶縁膜は、TFT102のゲート絶縁層12として機能する。
In the region overlapping the
また、TFT101の保護絶縁層11を含む第2の絶縁膜上には、開口部13を通して半導体層9と接するように、第2の導電膜で構成されるソース電極15が設けられ、さらに開口部14を通して半導体層9と接するように、第2の導電膜で構成されるドレイン電極16が設けられている。また、画素領域PXの第2の絶縁膜上には、第2の導電膜で構成されるカソード電極配線62が設けられている。
Further, on the second insulating film including the protective insulating
ソース電極15は、駆動電流配線36に重なる領域まで延在しており、駆動電流配線36の表面の一部を露出させるように第1の絶縁膜と第2の絶縁膜を貫通するように設けられた開口部30を通して駆動電流配線36に接続されている。また、ドレイン電極16は、TFT102部のドレイン電極4と連続した一体パターンで設けられたTFT101のゲート電極2と重なる領域まで延在するように配設されている。そして、TFT102の半導体層10と重なる領域のゲート絶縁層12上には、第2の導電膜で構成されるゲート電極17が設けられている。
The
図27に示されるように、平面視で、TFT101のドレイン電極16は、半導体層9と重なる領域からはみ出した領域で、ゲート電極2およびTFT102のドレイン電極4のパターンと広く重なるような形状で配設されている。そしてドレイン電極16とゲート電極2が重なる領域によって保持容量CsAが形成される。
As shown in FIG. 27, in a plan view, the
また、図27に示されるように、平面視で、TFT102のゲート電極17は、ソース電極3とドレイン電極4とが互いに対向して分離された領域において、半導体層10と重なるように配設されている。また、ゲート電極17は、ソース電極3およびドレイン電極4とは重ならないように配設されており、これらの重なりによる寄生容量が形成されないように構成されている。そして、ゲート電極17から延在するゲート配線32が、ソース配線34および駆動電流配線36と直交するように横方向(X方向)に延在するように設けられている。また、カソード電極配線62は、TFT101およびTFT102とは反対側の画素領域PXに、ゲート配線32と隣接するように横方向に平行して延在するように配設されている。
Further, as shown in FIG. 27, the
また、図28のX1−X2線に沿った断面図およびY1−Y2線に沿った断面図に示すように、TFT101のソース電極15とドレイン電極16、およびTFT102のゲート電極17とゲート配線32を覆うように、基板1全面に第3の絶縁膜で構成される保護絶縁層18が設けられている。保護絶縁層18には、FT101部のドレイン電極16の表面の一部を露出させるように開口部48(第5の開口部)が設けられ、カソード電極配線62の表面の一部を露出させるように開口部49(第6の開口部)が設けられている。
Further, as shown in the cross-sectional view taken along the line X1-X2 and the cross-sectional view taken along the line Y1-Y2 in FIG. 28, the
そして、画素領域PXの保護絶縁層18上に、開口部48を通してドレイン電極16と接続されるように、第5の導電膜で構成されるアノード電極61(第1の電極)が配設される。また、開口部49を通してカソード電極配線62と接続されるように、第5の導電膜で構成されるカソード電極63(第2の電極)が配設されている。
Then, an anode electrode 61 (first electrode) composed of a fifth conductive film is arranged on the protective insulating
さらに、アノード電極61上およびカソード電極63上を含む保護絶縁層18上に、第5の絶縁膜で構成される保護絶縁層50が設けられている。画素領域PXの保護絶縁層50には、下層のアノード電極61の表面が露出されるようにアノード電極開口部51、および下層のカソード電極63の表面が露出されるようにカソード電極開口部52が設けられている。なお、保護絶縁層50は設けなくてもよい。
Further, a protective insulating
図27に示されるように、平面視で、画素領域PXはゲート配線32、ソース配線34および駆動電流配線36によって囲まれた領域で規定されている。アノード電極61は、ドレイン電極16と重なる領域に設けられた開口部48と重なる領域から、画素領域PXの下方の領域まで延在するように設けられている。また、カソード電極63は、カソード電極配線62と重なる領域に設けられた開口部49と重なる領域から、画素領域PXの上方の領域まで延在するように設けられている。アノード電極61とカソード電極63は、画素領域PXにおいて、互いに分離して平面視で対向した態様で配設される。アノード電極開口部51およびカソード電極開口部52は、それぞれ下層のアノード電極61およびカソード電極63が露出されるように、平面視で互いに対向した態様で配設されている。
As shown in FIG. 27, in plan view, the pixel region PX is defined by the region surrounded by the
本実施の形態3に係るTFT基板120は、以上のように構成され、TFT基板120上には、マトリックス状に配置された各画素領域PXのアノード電極61およびカソード電極63に対応するように、LED素子のアノード電極端子およびカソード電極端子がそれぞれ接続されるように複数個実装され(図示せず)、各LED素子を発光させて画像表示を行う方式の自発光型表示装置(LEDディスプレイ)用のTFT基板として好適に用いることができる。
The
<製造方法>
次に、本実施の形態3に係るTFT基板120の製造方法について、図29〜図43を用いて説明する。なお、図29〜図43では、図27を最終工程図とする平面図と、図28を最終工程図とする断面図とを交互に示しており、断面図においては、図28のX1−X2線に沿った断面図およびY1−Y2線に沿った断面図を、それぞれ図の左側および右側に示す。<Manufacturing method>
Next, the method of manufacturing the
<1回目の写真製版工程:図29、図30>
まず、基板1を洗浄液または純水を用いて洗浄する。本実施の形態3では、厚さ0.5mmのガラス基板を基板1として用いた。そして、洗浄された基板1の一方の主面上に、第1の導電膜を形成する。<First photoengraving process: Fig. 29, Fig. 30>
First, the
本実施の形態3では、第1の導電膜としてArガスを用いたスパッタリング法でMo膜を200nmの厚さに成膜した。その後、Mo膜上にフォトレジスト材を塗布し、1回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Mo膜をPAN薬液を用いたウエットエッチングによりパターニングする。その後、フォトレジストパターンを除去することによって、図29および図30に示すように、基板1上に、TFT101のゲート電極2、およびTFT102のソース電極3およびドレイン電極4、さらにソース配線34および駆動電流配線36が同時に形成される。
In the third embodiment, a Mo film was formed to a thickness of 200 nm by a sputtering method using Ar gas as the first conductive film. Then, a photoresist material is applied onto the Mo film, a photoresist pattern is formed in the first photoplate-making step, and the Mo film is patterned by wet etching using a PAN chemical solution using the photoresist pattern as a mask. Then, by removing the photoresist pattern, as shown in FIGS. 29 and 30, the
図29に示されるように、平面視で、ゲート電極2とドレイン電極4は、連続した一体パターンで形成されている。また、ソース配線34と駆動電流配線36は隣接するように縦方向(Y方向)に平行して延在するように形成されている。なお、ソース電極3は、ソース配線34の一部分である。すなわち、ソース配線34は、第1の導電膜で構成され、ソース配線34におけるTFT102側に延在する部分がソース電極3となっている。ソース電極3が設けられた部分は、ソース配線34の他の部分よりも幅が広くなっている。
As shown in FIG. 29, the
<2回目の写真製版工程:図31、図32>
次に、基板1の主面上の全体に第1の絶縁膜を形成する。本実施の形態3では、第1の絶縁膜として、CVD法を用いて厚さ300nmのSiO膜を、約300℃の基板加熱条件下で形成した。なお、第1の絶縁膜は、SiO膜に限ることなく、他にも例えばSiN膜を用いることができる。SiN膜もSiO膜と同様にCVD法で形成することができる。また、SiO膜とSiN膜との積層膜としてもよい。<Second photoengraving process: Fig. 31, Fig. 32>
Next, the first insulating film is formed on the entire main surface of the
次に、2回目の写真製版工程で第1の絶縁膜であるSiO膜上にフォトレジストパターンを形成し、これをマスクとしてSiO膜をエッチングする。このエッチング工程では、SF6ガスまたはCF4ガスを用いたドライエッチング法を用いることができる。Next, in the second photoplate making step, a photoresist pattern is formed on the SiO film which is the first insulating film, and the SiO film is etched using this as a mask. In this etching step, a dry etching method using SF 6 gas or CF 4 gas can be used.
その後、フォトレジストパターンを除去することで、図31および図32に示すように、第2のTFT部において、ソース電極3の表面の一部を露出させる開口部7、およびドレイン電極4の表面の一部を露出させる開口部8がそれぞれ形成される。図32に示すように、第1のTFT部の第1の絶縁膜はゲート絶縁層5として機能し、第2のTFT部の第1の絶縁膜は、後の工程で形成される第2半導体層形成時に、第2半導体層をソース電極3およびドレイン電極4から受けるダメージから守る保護絶縁層6(第2のチャネル保護層)として機能する。
After that, by removing the photoresist pattern, as shown in FIGS. 31 and 32, in the second TFT portion, the
<3回目の写真製版工程:図33、図34>
次に、第1の絶縁膜上に半導体膜を形成する。本実施の形態3では、半導体膜として酸化物半導体膜を形成する。具体的にはIn:Ga:Zn:Oの原子組成比が1:1:1:4であるInGaZnOターゲットを用い、Arガスに分圧比10%のO2ガスを添加した混合ガスを用いたスパッタリング法で酸化物半導体膜であるInGaZnO膜を50nmの厚さで形成した。<Third photoengraving process: Fig. 33, Fig. 34>
Next, a semiconductor film is formed on the first insulating film. In the third embodiment, an oxide semiconductor film is formed as the semiconductor film. Specifically, sputtering using an InGaZnO target having an atomic composition ratio of In: Ga: Zn: O of 1: 1: 1: 4 and using a mixed gas in which an O 2 gas having a partial pressure ratio of 10% is added to Ar gas. By the method, an InGaZnO film, which is an oxide semiconductor film, was formed with a thickness of 50 nm.
このとき、InGaZnO膜は、アモルファス構造で形成される。アモルファス構造のInGaZnO膜は、一般的に結晶化温度が500℃超であり、常温では膜中の大部分がアモルファス構造のままで安定する。アモルファス構造は、一部が結晶化された微結晶構造や多結晶構造に比べて構造の均一性を高くすることができる。従って、基板が大型化した場合でも基板全体に特性のバラツキが小さい半導体膜を形成することができる利点がある。すなわち、大型の表示装置に用いるTFT基板を大型の表示装置に用いた場合であっても、TFT特性の面内バラツキを小さくすることができるので、表示ムラを防止することができる。 At this time, the InGaZnO film is formed with an amorphous structure. The InGaZnO film having an amorphous structure generally has a crystallization temperature of more than 500 ° C., and at room temperature, most of the film remains stable with an amorphous structure. The amorphous structure can have higher structural uniformity than a partially crystallized microcrystal structure or a polycrystalline structure. Therefore, even when the size of the substrate is increased, there is an advantage that a semiconductor film having a small variation in characteristics can be formed on the entire substrate. That is, even when the TFT substrate used for a large-sized display device is used for a large-sized display device, the in-plane variation of the TFT characteristics can be reduced, so that display unevenness can be prevented.
3回目の写真製版工程でInGaZnO膜上にフォトレジストパターンを形成し、これをマスクとしてInGaZnO膜をエッチングする。このエッチング工程では、シュウ酸薬液によるウエットエッチングを用いることができる。その後、フォトレジストパターンを除去することで、図33および図34に示すように、第1のTFT部においてゲート絶縁層5上のゲート電極2と重なる領域に半導体層9が島状のパターンで形成される。
In the third photoengraving step, a photoresist pattern is formed on the InGaZNO film, and the InGaZnO film is etched using this as a mask. In this etching step, wet etching with an oxalic acid chemical solution can be used. After that, by removing the photoresist pattern, as shown in FIGS. 33 and 34, the
また、第2のTFT部において、保護絶縁層6上に半導体層10が形成される。半導体層10は、保護絶縁層6の開口部7を通して下層のソース電極3と接するとともに、保護絶縁層6の開口部8を通して下層のドレイン電極4と接するように形成される。平面視で、ソース電極3およびドレイン電極4は、半導体層10と重なる領域内で互いに分離して離間領域を有するように形成されており、半導体層10において、この離間領域がTFT102のチャネル領域CL2として規定される。
Further, in the second TFT portion, the
半導体層10の材料である酸化物半導体膜をスパッタリング法で形成する場合、下層にソース電極3およびドレイン電極4のような金属膜が露出していると、スパッタリング中に酸化物半導体が金属と反応し、還元(Oイオン欠乏)状態の特性が劣化した酸化物半導体膜が形成されてしまう場合がある。しかしながら、本実施の形態3のTFT102では、開口部7および開口部8を除くTFT102の全体が保護絶縁層6で覆われているので、この影響を防止することができる。すなわち、チャネル領域CL2の保護絶縁層6は、半導体層10のチャネル保護層6として機能する。
When the oxide semiconductor film which is the material of the
その後、基板1を大気雰囲気下で400℃の温度で熱処理する。この熱処理によって半導体層9および半導体層10の非晶質のInGaZnO膜が構造緩和を起こし、半導体特性をさらに安定させることができる。非晶質InGaZnO膜に上記の構造緩和を起こさせるための熱処理の温度は、少なくとも300℃以上であることが好ましい。一方、500℃を超えると膜全体で結晶化が始まり半導体特性が大きく変化し、例えばキャリア密度増大による導体化してしまう。従って、ここでは少なくとも基板1を300℃以上500℃以下の温度で熱処理することが好ましい。なお、このような熱処理は、製造工程の最後に実施するようにしてもよい。
Then, the
<4回目の写真製版工程:図35、図36>
次に、基板1の主面上の全体に第2の絶縁膜を形成する。本実施の形態3では、第2の絶縁膜として、CVD法で厚さ300nmのSiO膜を約200℃の基板加熱条件下で形成した。なお、第2の絶縁膜は、SiO膜に限ることなく、他にも例えばSiN膜を用いることができる。また、SiO膜とSiN膜との積層膜としてもよい。<Fourth photoengraving process: Fig. 35, Fig. 36>
Next, a second insulating film is formed on the entire main surface of the
次に、4回目の写真製版工程で第2の絶縁膜であるSiO膜上にフォトレジストパターンを形成し、これをマスクとしてSiO膜をエッチングする。このエッチング工程では、SF6ガスまたはCF4ガスを用いたドライエッチング法を用いることができる。Next, in the fourth photoplate making step, a photoresist pattern is formed on the SiO film which is the second insulating film, and the SiO film is etched using this as a mask. In this etching step, a dry etching method using SF 6 gas or CF 4 gas can be used.
その後、フォトレジストパターンを除去することで、図35および図36に示すように、第1のTFT部の第2の絶縁膜に、半導体層9の表面の一部を露出させる開口部13および開口部14が形成される。第1のTFT部の第2の絶縁膜は、後の工程で形成されるソース電極15およびドレイン電極16からの加工プロセスダメージを防止する保護絶縁層11として機能する。また、第2のTFT部の第2の絶縁膜は、TFT102のゲート絶縁層12として機能する。さらに、駆動電流配線36の表面の一部を露出させるように、第1の絶縁膜および第2の絶縁膜に開口部30が形成される。
After that, by removing the photoresist pattern, as shown in FIGS. 35 and 36, the
<5回目の写真製版工程:図37、図38>
次に、第2の絶縁膜上に第2の導電膜を形成する。本実施の形態3では、第2の導電膜としてArガスを用いたスパッタリング法でMo膜を200nmの厚さに形成した。その後、Mo膜上にフォトレジスト材を塗布し、5回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、Mo膜をPAN薬液を用いたウエットエッチングによりパターニングする。その後、フォトレジストパターンを除去することで、図37および図38に示すように、TFT101のソース電極15およびドレイン電極16が形成され、同時にTFT102のゲート電極17が形成される。また画素領域PXの絶縁膜上には、導電膜で構成されるカソード電極配線62が形成される。<Fifth photoengraving process: Fig. 37, Fig. 38>
Next, a second conductive film is formed on the second insulating film. In the third embodiment, the Mo film was formed to a thickness of 200 nm by a sputtering method using Ar gas as the second conductive film. Then, a photoresist material is applied onto the Mo film, a photoresist pattern is formed in the fifth photoplate-making step, and the Mo film is patterned by wet etching using a PAN chemical solution using the photoresist pattern as a mask. After that, by removing the photoresist pattern, as shown in FIGS. 37 and 38, the
TFT101のソース電極15は、開口部13を通して半導体層9と接するように形成されている。また、ドレイン電極16は、開口部14を通して半導体層9と接するように形成されている。ソース電極15とドレイン電極16は、半導体層9と重なる領域内で互いに分離して形成されており、半導体層9においてソース電極15とドレイン電極16とで挟まれる離間領域が、TFT101のチャネル領域CL1として規定されている。
The source electrode 15 of the
一般的に酸化物半導体膜は薬液耐性に乏しく、半導体層9の材料であるInGaZnO膜は、第2の導電膜のウエットエッチングに用いられるPAN薬液にも容易に溶けてしまう。しかしながら、TFT101では、開口部13および開口部14を除く基板1の全面が第2の絶縁膜で構成される保護絶縁層11で覆われているので、特に半導体層9のチャネル領域CL1上ではチャネル保護層(エッチングストッパ;ES層)として機能する。従って、プロセスダメージのない信頼性の高いTFTを得ることができる。
Generally, the oxide semiconductor film has poor chemical resistance, and the InGaZnO film, which is the material of the
ソース電極15は、駆動電流配線36に重なる領域まで延在しており、開口部30を通して駆動電流配線36に接続されている。また、ドレイン電極16は、TFT102のドレイン電極4と連続した一体パターンで設けられたTFT101のゲート電極2と重なる領域まで延在して形成されている。平面視で、TFT101のドレイン電極16は、半導体層10と重なる領域からはみ出した領域で、ゲート電極2およびTFT102のドレイン電極4のパターンと広く重なるような形状で配設されている。そしてドレイン電極16とゲート電極2が重なる領域によって保持容量CsAが形成される。また、平面視で、カソード電極配線62は、TFT101およびTFT102とは反対側の画素領域PXに、ゲート配線32と隣接するように横方向(X方向)に平行して延在するように形成されている。
The
TFT102のゲート電極17は、ソース電極3とドレイン電極4とが互いに対向するように分離された領域において、下層の半導体層10のチャネル領域CL2と重なるように形成されている。また平面視で、ゲート電極17は、ソース電極3およびドレイン電極とは重ならないように形成されており、これらの重なりによる寄生容量が形成されないように構成されている。これにより、高速応答性に優れたTFTを得ることができる。さらに、半導体層10のチャネル領域CL2は、保護絶縁層6で保護されているので、TFT101と同様に、プロセスダメージのない信頼性の高いTFTを得ることができる。そして、ゲート電極17から延在するゲート配線32が、ソース配線34および駆動電流配線36と直交するように横方向(X方向)に延在するように形成されている。
The
<6回目の写真製版工程:図39、図40>
次に、基板1の主面上の全体に、保護絶縁層18となる第3の絶縁膜を形成する。本実施の形態3では、第3の絶縁膜として、感光性を有する透明アクリル樹脂膜を、スピンコート法を用いて塗布形成した。このような透明アクリル樹脂膜を形成することにより、下層の電極パターンの段差および絶縁膜の開口部パターンの段差等に起因する基板表面の凹凸形状をほぼ平坦にすることができる。<Sixth photoengraving process: Fig. 39, Fig. 40>
Next, a third insulating film to be the protective insulating
本実施の形態3では、透明アクリル樹脂膜の膜厚が最も薄くなる部分で厚さが1.5μmになるように塗布形成した。また、保護絶縁層18として、透明アクリル樹脂膜を塗布形成する前に、例えばCVD法でSiO膜またはSiN膜を形成するようにしてもよい。なお、樹脂系の塗布膜は、アクリル系以外にも、SOG系、エポキシ系、ポリイミド系、あるいはポリオレフィン系の樹脂膜を用いることができる。
In the third embodiment, the transparent acrylic resin film is coated and formed so that the thickness is 1.5 μm at the portion where the film thickness is the thinnest. Further, as the protective insulating
その後、6回目の写真製版工程で透明アクリル系樹脂を露光し、現像することによって、図39および図40に示すように、保持容量CsAが形成された領域の保護絶縁層18に、TFT101のドレイン電極16の表面の一部が露出されるように開口部48が形成される。また、カソード電極配線62と重なる領域の保護絶縁層18に、カソード電極配線62の表面の一部が露出されるように開口部49が形成される。なお、有機アクリル樹脂膜の下層にSiO膜またはSiN膜が形成されている場合には、開口部48および開口部49が形成された透明アクリル系樹脂をマスクにして、SF6ガスまたはCF4ガスを用いたドライエッチング法を用いてSiO膜またはSiN膜をエッチングすることで、ドレイン電極16およびカソード電極配線62の表面の一部を露出させて、開口部48および開口部49を形成する。Then, by exposing and developing the transparent acrylic resin in the sixth photoengraving step, as shown in FIGS. 39 and 40, the drain of the
<7回目の写真製版工程:図41、図42>
次に、開口部48および開口部49を含む第3保護絶縁層上に、第5の導電膜を形成する。本実施の形態3では、第5の導電膜として、透明性を有するITO膜を用いる。ITO膜は一般的に、常温中では結晶質(多結晶)構造が安定であるが、ここではArガスに水素(H)を含むガス、例えば、水素(H2)ガスまたは水蒸気(H2O)などを混合したガスを用いてスパッタリングを行い、厚さ100nmのITO膜をアモルファス状態(アモルファスITO膜)で形成した。<7th photoengraving process: Fig. 41, Fig. 42>
Next, a fifth conductive film is formed on the third protective insulating layer including the
その後、7回目の写真製版工程でアモルファスITO膜上にフォトレジストパターンを形成し、これをマスクとしてアモルファスITO膜をエッチングする。このエッチング工程では、シュウ酸薬液によるウエットエッチングを用いることができる。その後、フォトレジストパターンを除去することで、図41および図42に示すように、透明性を有するITO膜で構成されるアノード電極61およびカソード電極63が形成される。平面視で、アノード電極61は、ドレイン電極16と重なる領域に設けられた開口部48と重なる領域から、画素領域PXの下方の領域まで延在するように設けられている。また、カソード電極63は、カソード電極配線62と重なる領域に設けられた開口部49と重なる領域から、画素領域PXの上方の領域まで延在するように設けられている。アノード電極61とカソード電極63は、画素領域PXにおいて、互いに分離して平面視で対向した態様で配設される。
Then, in the seventh photoplate making step, a photoresist pattern is formed on the amorphous ITO film, and the amorphous ITO film is etched using this as a mask. In this etching step, wet etching with an oxalic acid chemical solution can be used. After that, by removing the photoresist pattern, as shown in FIGS. 41 and 42, the
<8回目の写真製版工程:図27、図28>
次に、基板1の主面上の全体に、保護絶縁層50となる第5の絶縁膜を形成する。本実施の形態3では、第5の絶縁膜として、感光性を有する透明アクリル樹脂膜を、スピンコート法を用いて厚さが1.5μmとなるように塗布形成した。なお、アクリル系以外にも、SOG系、エポキシ系、ポリイミド系、あるいはポリオレフィン系の樹脂膜を用いることができる。<8th photoengraving process: Fig. 27, Fig. 28>
Next, a fifth insulating film to be the protective insulating
その後、8回目の写真製版工程で透明アクリル系樹脂を露光し、現像することによって、図27および図28に示すように、画素領域PXにアノード電極61の表面が露出されるようにアノード電極開口部51が形成され、カソード電極63の表面が露出されるようにカソード電極開口部52が形成される。平面視で、アノード電極開口部51およびカソード電極開口部52は、互いに対向するように形成されている。以上により、8回の写真製版工程で本実施の形態3に係るTFT基板120が完成する。なお、第5の絶縁膜の形成を省略することも可能である。この場合は、7回の写真製版工程で本実施の形態3に係るTFT基板120を完成させることができる。
Then, by exposing and developing the transparent acrylic resin in the eighth photoengraving step, the anode electrode is opened so that the surface of the
さらに、図43に示すように、完成されたTFT基板120上には、画素領域PXのアノード電極61およびカソード電極63に対応して、LED素子200のアノード電極端子201および下部電極端子202がそれぞれ接続されるように実装される。
Further, as shown in FIG. 43, on the completed
図44に示すように、LED素子200が実装されたTFT基板120上には、必要に応じて対向基板47が貼り合わせられ、LED素子を用いたLEDディスプレイを備えた自発光型表示装置310が完成する。
As shown in FIG. 44, a facing
自発光型表示装置310は、表示欠陥が少なく、高開口率で明るい表示品質の表示装置を低コストで実現することができる。
The self-
LEDディスプレイを備えた自発光型表示装置310は、有機ELディスプレイを備えた実施の形態2の自発光型表示装置に比べると、より低消費電力で、視野角が広く、さらにコントラスト比が高い高品質な画像表示を実現することができる。
The self-
本実施の形態3に係るTFT基板120によると、TFT102は、ゲート配線32およびソース配線34と電気的に接続されており、ゲート配線32とソース配線34の信号に応じて表示画素を選択するための選択TFTとして機能する。
According to the
TFT102のゲート電極17と、ソース電極3およびドレイン電極4とは、互いに寄生容量が形成されないように構成されているので、応答性に優れたTFTを得ることができる。
Since the
さらに半導体層10のチャネル領域CL2は、保護絶縁層6で保護されているので、プロセスダメージのない信頼性の高いTFTを得ることができる。従って、選択TFTとして高い性能を発揮させることができる。
Further, since the channel region CL2 of the
また、TFT101は、TFT102のドレイン電極4、駆動電流配線36およびLED素子200と電気的に接続されており、LED素子200の画素駆動TFTとして機能する。TFT102の第2ドレイン電極4から出力された選択信号が保持容量CsAに書き込まれると、書き込まれた電圧によってTFT101が動作して、駆動電流配線36からの信号電流がLED素子200に供給され、LED素子200が発光する。
Further, the
TFT101のチャネル領域CL1は、保護絶縁層11で保護されているので、信頼性が高く、LED素子200に安定的に信号電流を供給することができ、LED素子200を安定的に発光させ、高品質の画像表示をすることができる。
Since the channel region CL1 of the
本実施の形態3に係るTFT基板120によれば、TFT102のドレイン電極4とTFT101のゲート電極2とを同じ第1の導電膜の連続パターンで形成して一体としているので、例えば、両者を別体で形成し、コンタクトホールを介して電気的に接続した構成に比べると、TFT102からTFT101への信号の伝達不良による表示欠陥の発生率を低く抑えることができる。
According to the
さらに連続して一体化されたゲート電極2およびドレイン電極4を保持容量CsAの容量電極として用いることができるため、米国特許第9721973号公報のFig.7のような電荷蓄積部にコンタクトホールが形成されている構成と比べると、はるかに面積効率よく保持容量CsAを形成することができるので、TFT回路の形成領域を小さくすることができ、画素領域PXの開口率を向上させることができる。
Further, since the continuously integrated
LED素子をTFT基板に実装して動作させる場合は、TFT基板の各画素領域にアノード電極とカソード電極とを配設する必要がある。本実施の形態3に係るTFT基板120によれば、カソード電極63を、第5の導電膜を用いてアノード電極61と同時に形成することができる。さらに、カソード電極63に信号電流を供給するカソード電極配線62を、第2の導電膜を用いて、TFT101のドレイン電極16等と同時に形成することができる。従って、LED素子を備えた自発光型表示装置(LEDディスプレイ)用のTFT基板を、工程を増やすことなく、低コストで製造できる。
When the LED element is mounted on the TFT substrate and operated, it is necessary to dispose the anode electrode and the cathode electrode in each pixel region of the TFT substrate. According to the
<変形例1>
次に、実施の形態3の変形例1について説明する。実施の形態3の変形例1は、実施の形態3の保持容量CsAの構成を変えたものである。以下、図45および図46を用いて、実施の形態3の変形例1に係るTFT基板130の構成について説明する。なお、実施の形態3のTFT基板120と同じ構成要素には同一符号を付け、重複する説明は省略する。<Modification example 1>
Next, a
図45は、実施の形態3の変形例1に係るTFT基板130の画素の画素部駆動回路LEDC2の構成を示す図である。図46は、TFT基板130に設けられたTFT101、TFT102、保持容量CsAおよび画素領域PXを含む画素の平面構成を示す部分平面図である。
FIG. 45 is a diagram showing the configuration of the pixel portion drive circuit LEDC2 of the pixels of the
図26に示したように、実施の形態3のTFT基板120では、保持容量CsAがTFT101のゲート電極2とドレイン電極16との間に接続された構成であった。これに対して、図45に示すように、実施の形態3の変形例1のTFT基板130では、保持容量CsBがTFT101のゲート電極2とソース電極15との間に接続された構成となっている。この場合も、TFT102のドレイン電極4から出力された選択信号が保持容量CsBに書き込まれると、書き込まれた電圧によってTFT101が動作して、駆動電流配線36からの信号電流が、アノード電極61とカソード電極63との電位差によってLED素子200に供給され、LED素子200が発光する。
As shown in FIG. 26, the
保持容量CsBは、第1の導電膜で構成され、TFT102のドレイン電極4と連続した一体パターンで配設されるTFT101のゲート電極2とで構成される容量電極のパターン形状と、第2の導電膜で構成されるTFT101のソース電極15およびドレイン電極16のパターン形状を変えることで構成することができる。
The holding capacitance CsB has a pattern shape of a capacitance electrode composed of a first conductive film and composed of a
すなわち、図46に示されるように、平面視で、ソース電極15が半導体層9と重なる領域からはみ出した領域で、ゲート電極2とドレイン電極4との一体パターンで構成される容量電極と重なるように延在して配設されている。これにより、ソース電極15とゲート電極2が重なる領域によって保持容量CsBが形成される。なお、容量電極とソース電極15との間には、ゲート絶縁層5を構成する第1の絶縁膜と保護絶縁層11を構成する第2の絶縁膜とが積層されて設けられている。また、実施の形態2の保持容量CsAの構成についても、上述した保持容量CsBに変えても良いことは言うまでもない。
That is, as shown in FIG. 46, in a plan view, the
<変形例2>
次に、実施の形態3の変形例2について説明する。実施の形態3の変形例2は、実施の形態3の保持容量CsAの構成を変えたものである。以下、図47および図48を用いて、実施の形態3の変形例2に係るTFT基板140の構成についてに説明する。なお、実施の形態3のTFT基板120と同じ構成要素には同一符号を付け、重複する説明は省略する。<
Next, a
図47は、実施の形態3の変形例2に係るTFT基板140の画素の画素部駆動回路LEDC3の構成を示す図である。図48は、TFT基板140に設けられたTFT101、TFT102、保持容量CsABおよび画素領域PXを含む画素の平面構成を示す部分平面図である。
FIG. 47 is a diagram showing the configuration of the pixel portion drive circuit LEDC3 of the pixels of the
図26に示したように、実施の形態3のTFT基板120では、保持容量CsAがTFT101のゲート電極2とドレイン電極16との間に接続された構成であった。これに対して、図47に示すように、実施の形態3の変形例2のTFT基板140では、保持容量CsABがTFT101のゲート電極2とソース電極15との間、およびTFT101のゲート電極2とドレイン電極16との間に並列で接続された構成となっている。この場合も、TFT102のドレイン電極4から出力された選択信号が保持容量CsABに書き込まれると、書き込まれた電圧によってTFT101が動作して、駆動電流配線36からの信号電流が、アノード電極61とカソード電極63との電位差によってLED素子200に供給され、LED素子200が発光する。
As shown in FIG. 26, the
保持容量CsABは、第1の導電膜で構成されたTFT102のドレイン電極4と連続した一体パターンで配設されるTFT101のゲート電極2とで構成される容量電極のパターン形状と、第2の導電膜で構成されるTFT101のソース電極15およびドレイン電極16のパターン形状を変えることで構成することができる。
The holding capacitance CsAB has a pattern shape of a capacitance electrode composed of a
すなわち、図48に示されるように、平面視で、ドレイン電極16が半導体層9と重なる領域からはみ出した領域で、ゲート電極2とドレイン電極4との一体パターンで構成される容量電極と重なるように延在して配設されている。これにより、ドレイン電極16と容量電極が重なる領域によって保持容量CsA(第1の保持容量)が形成される。なお、容量電極とドレイン電極16との間には、ゲート絶縁層5を構成する第1の絶縁膜と保護絶縁層11を構成する第2の絶縁膜とが積層されて設けられている。
That is, as shown in FIG. 48, in a plan view, the
さらに、平面視で、ソース電極15が半導体層9と重なる領域からはみ出した領域で、ゲート電極2とドレイン電極4との一体パターンで構成される容量電極と重なるように延在して配設されている。これにより、ソース電極15と容量電極が重なる領域によって保持容量CsB(第2の保持容量)が形成される。なお、容量電極とソース電極15との間にも、ゲート絶縁層5を構成する第1の絶縁膜と保護絶縁層11を構成する第2の絶縁膜とが積層されて設けられている。
Further, in a plan view, the
並列に接続された保持容量CsAと保持容量CsBによって、保持容量CsABが構成される。また、実施の形態2の保持容量CsAの構成についても、上述した保持容量CsABに変えても良いことは言うまでもない。 The holding capacity CsAB is composed of the holding capacity CsA and the holding capacity CsB connected in parallel. Needless to say, the configuration of the holding capacity CsA of the second embodiment may be changed to the holding capacity CsAB described above.
以上説明した実施の形態3の変形例1のTFT基板130、および変形例2のTFT基板140においても、実施の形態3のTFT基板120と同様の効果を得ることができる。
The
また、上記の変形例1および変形例2は、LED素子200を用いた実施の形態3に限らず、EL素子44を用いた実施の形態2のTFT基板110にも適用することが可能であり、同様の効果を得ることができる。
Further, the above-mentioned
<他の適用例>
以上説明した実施の形態2および実施の形態3では、TFT101およびTFT102の構成を、自発光型表示装置用のTFT基板の画素駆動回路に適用した例を示したが、本開示の適用例は、これらに限られるものではない。<Other application examples>
In the second embodiment and the third embodiment described above, an example in which the configurations of the
例えば、図6に示した実施の形態2に係るTFT基板110の額縁領域160に設けられる走査信号駆動回路170には、図示されない複数の信号発生回路が含まれているが、この信号発生回路にTFT101およびTFT102の構成を適用することができる。
For example, the scanning
図49には、TFT101およびTFT102を適用した信号発生回路GSCの構成を示す。図49に示されるように信号発生回路GSCは、クロック信号CLKが駆動トランジスタ103のソース電極に供給される。駆動トランジスタ103のドレイン電極は、駆動トランジスタ104のソース電極に接続され、駆動トランジスタ104のドレイン電極には接地電位VSSが与えられる。駆動トランジスタ103および104間の接続ノードN1は、保持容量C1を介して駆動トランジスタ103のゲート電極および駆動トランジスタ105のドレイン電極に接続されている。駆動トランジスタ105のソース電極には電源電位VDDが供給される。駆動トランジスタ103および104間の接続ノードN1は、信号発生回路GSCの出力ノードであり、ここから対応するゲート配線32に走査信号が供給される。
FIG. 49 shows the configuration of the signal generation circuit GSC to which the
駆動トランジスタ105のゲート電極に供給される駆動信号によって、駆動トランジスタ105がオンすると、駆動トランジスタ103がオンされてクロック信号CLKが接続ノードN1から出力される。他方、駆動トランジスタ104のゲート電極に供給される駆動信号によって駆動トランジスタ104がオンすると、接続ノードN1の電位は接地電位VSSに固定される。
When the
ここで、信号発生回路GSCの構成要素である駆動トランジスタ103および105の構成は、実施の形態2および実施の形態3およびその変形例のTFT101およびTFT102と同じ構成とすることができるため、これらの構成を適宜変形することによって、実施の形態2および実施の形態3およびその変形例と同様の効果を得ることができる。これらの信号発生回路GSCの構成は、自発光型表示装置用だけではなく、液晶(Liquid Crystal)を利用した液晶表示装置用のTFT基板にも好適に用いることが可能である。
Here, since the configurations of the
さらに、本開示は、表示装置用のTFT基板に限らず、他にも例えば同様のトランジスタの構成を有するシフトレジスタ回路を備えた半導体装置にも適用することが可能であり、これらの開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形することも可能である。 Further, the present disclosure is not limited to the TFT substrate for the display device, and can be applied to other semiconductor devices including, for example, a shift register circuit having a similar transistor configuration, and the scope of these disclosures. Within, each embodiment can be freely combined, and each embodiment can be appropriately modified.
以上説明した実施の形態1〜3およびその変形例においては、半導体層9および半導体層10を構成する半導体膜として、In、GaおよびZnを含むInGaZnO系の酸化物半導体を適用した構成を説明した。一般的に半導体層に金属膜または合金膜で構成されるソース電極およびドレイン電極を接続する場合、例えばa−Si半導体膜では接続界面にオーミックコンタクト層、例えばリン(P)をドープした低抵抗Si膜を設ける必要があった。
In the first to third embodiments described above and modifications thereof, a configuration in which an InGaZnO-based oxide semiconductor containing In, Ga and Zn is applied as the semiconductor film constituting the
一方、酸化物半導体膜は、金属膜および合金膜との直接的な電気接続が可能である。このため、本開示のように、ソース電極15およびドレイン電極16が半導体層9の上面(表面)に設けられるTFT101と、ソース電極3およびドレイン電極4が半導体層10の下面(裏面)に設けられるTFT102とが同時に配設されるような構成の場合は、半導体層として酸化物半導体膜を用いるのが好ましい。
On the other hand, the oxide semiconductor film can be directly electrically connected to the metal film and the alloy film. Therefore, as in the present disclosure, the
酸化物半導体材料としては、InGaZnO酸化物半導体に限ることはなく、例えば、In、Ga、Znを適宜組み合わせた酸化物半導体であるIn−O、Ga−O、Zn−O、In−Zn−O、In−Ga−OおよびGa−Zn−Oなどの金属酸化物を用いることができる。また、これらの金属酸化物以外にも、例えばハフニウム(Hf)、すず(Sn)、イットリウム(Y)、アルミニウム(Al)等の酸化物を適宜組み合わせた酸化物半導体を適用することも可能である。 The oxide semiconductor material is not limited to InGaZnO oxide semiconductor, for example, In—O, Ga—O, Zn—O, In—Zn—O, which are oxide semiconductors in which In, Ga, and Zn are appropriately combined. , In-Ga-O and Ga-Zn-O and other metal oxides can be used. In addition to these metal oxides, it is also possible to apply an oxide semiconductor in which oxides such as hafnium (Hf), tin (Sn), yttrium (Y), and aluminum (Al) are appropriately combined. ..
また、酸化物半導体に限らず、13族のAl、Ga、Inから選ばれる元素と15族の窒素(N)、リン(P)、ヒ素(As)、アンチモン(Sb)から選ばれる元素とを組み合わせた、いわゆるIII−V族の化合物半導体、例えば、Ga−As、Ga−P、In−P、In−Sb、In−As、Al−N、Ga−N、Al−Ga−Nあるいはこれらに他の元素を添加した半導体材料を用いてもよい。
Further, not limited to oxide semiconductors, elements selected from
さらに、14族の半導体元素である炭素(C)を用いたカーボンナノチューブおよびグラフェン、およびこれらにSiおよびGe元素を組み合わせた半導体材料を用いることも可能である。
Further, it is also possible to use carbon nanotubes and graphene using carbon (C) which is a semiconductor element of
以上のような半導体材料を半導体層9および半導体層10に用いた場合でも、実施の形態1〜3およびその変形例で説明した本開示の効果を得ることが可能である。特に酸化物半導体、化合物半導体または炭素系半導体のようにプロセスダメージの影響を大きく受けると考えられる材料の場合には大きな効果を得ることができる。
Even when the above-mentioned semiconductor materials are used for the
上記した説明は、すべての局面において、例示であって、この開示がそれに限定されるものではない。例示されていない無数の変形例が、この開示の範囲から外れることなく想定され得るものと解される。 The above description is exemplary in all aspects and this disclosure is not limited thereto. It is understood that a myriad of variants not illustrated can be envisioned without departing from the scope of this disclosure.
なお、本開示は、その開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。 In the present disclosure, each embodiment can be freely combined, and each embodiment can be appropriately modified or omitted within the scope of the disclosure.
Claims (9)
前記基板上に設けられた、ボトムゲート型の第1の薄膜トランジスタと、
トップゲート型の第2の薄膜トランジスタと、を少なくとも備え、
前記第1の薄膜トランジスタは、
前記基板上に設けられた第1のゲート電極と、
前記第1のゲート電極上に設けられた第1のゲート絶縁層と、
前記第1のゲート絶縁層上に設けられた第1の半導体層と、
前記第1の半導体層上に設けられた第1の保護絶縁層と、
前記第1の保護絶縁層を貫通する第1の開口部および第2の開口部を通して前記第1の半導体層にそれぞれ接する、第1のソース電極および第1のドレイン電極と、を有し、
前記第2の薄膜トランジスタは、
前記基板上に設けられた第2のソース電極および第2のドレイン電極と、
前記第2のソース電極および前記第2のドレイン電極上に設けられた第2の保護絶縁層と、
前記第2の保護絶縁層上に設けられ、それぞれ前記第2の保護絶縁層を貫通する第3の開口部および第4の開口部を通して、前記第2のソース電極および前記第2のドレイン電極に接する第2の半導体層と、
前記第2の半導体層上に設けられた第2のゲート絶縁層と、
前記第2のゲート絶縁層上に設けられた第2のゲート電極と、を有し、
少なくとも前記第1の薄膜トランジスタおよび前記第2の薄膜トランジスタを有した画素が前記基板上にマトリックス状に配置され、
前記画素は、
エレクトロルミネッセンス素子と、
互いに直交するソース配線およびゲート配線と、
前記ソース配線と平行し、前記エレクトロルミネッセンス素子に前記第1の薄膜トランジスタを介して駆動電流を供給する駆動電流配線と、
前記第1のソース電極、前記第1のドレイン電極および前記第2のゲート電極上に設けられた第3の保護絶縁層と、
前記第3の保護絶縁層上に設けられ、前記第3の保護絶縁層を貫通する第5の開口部を通して、前記第1のドレイン電極と接するアノード電極と、を備え、
前記エレクトロルミネッセンス素子は、前記アノード電極上に設けられ、
前記第1のゲート電極、前記第2のソース電極、前記第2のドレイン電極、前記ソース配線および前記駆動電流配線は、同層で同じ第1の導電膜で形成され、
前記第2のソース電極は前記ソース配線の一部として形成され、
前記第1のゲート電極と前記第2のドレイン電極は、連続した一体パターンで構成され、保持容量を形成する容量電極として機能し、
前記第1のゲート絶縁層および前記第2の保護絶縁層は、同層で同じ第1の絶縁膜で形成され、
前記第1の半導体層および前記第2の半導体層は、同層で同じ半導体膜で形成され、
前記第1の保護絶縁層および前記第2のゲート絶縁層は、同層で同じ第2の絶縁膜で形成され、
前記第1のソース電極、前記第1のドレイン電極、前記第2のゲート電極および前記ゲート配線は、同層で同じ第2の導電膜で形成され、
前記第2のゲート電極は前記ゲート配線から延在して形成され、
前記第1のソース電極と前記駆動電流配線は電気的に接続される、薄膜トランジスタ基板。 With the board
A bottom gate type first thin film transistor provided on the substrate,
At least equipped with a top gate type second thin film transistor,
The first thin film transistor
The first gate electrode provided on the substrate and
The first gate insulating layer provided on the first gate electrode and
The first semiconductor layer provided on the first gate insulating layer and
The first protective insulating layer provided on the first semiconductor layer and
It has a first source electrode and a first drain electrode that are in contact with the first semiconductor layer through a first opening and a second opening that penetrate the first protective insulating layer, respectively.
The second thin film transistor
A second source electrode and a second drain electrode provided on the substrate,
A second protective insulating layer provided on the second source electrode and the second drain electrode,
Through the third opening and the fourth opening provided on the second protective insulating layer and penetrating the second protective insulating layer, the second source electrode and the second drain electrode are formed. The second semiconductor layer in contact with
A second gate insulating layer provided on the second semiconductor layer and
It has a second gate electrode provided on the second gate insulating layer, and has.
Pixels having at least the first thin film transistor and the second thin film transistor are arranged in a matrix on the substrate.
The pixel is
With electroluminescence elements
Source wiring and gate wiring that are orthogonal to each other,
A drive current wiring that is parallel to the source wiring and supplies a drive current to the electroluminescence element via the first thin film transistor.
A third protective insulating layer provided on the first source electrode, the first drain electrode, and the second gate electrode.
An anode electrode provided on the third protective insulating layer and in contact with the first drain electrode through a fifth opening penetrating the third protective insulating layer is provided.
The electroluminescence element is provided on the anode electrode and is provided.
Said first gate electrode, the second source electrode, the second drain electrode, the source wiring and the drive current line is formed by the same first conductive film in the same layer,
The second source electrode is formed as part of the source wiring.
The first gate electrode and the second drain electrode are formed of a continuous integrated pattern and function as a capacitance electrode that forms a holding capacitance.
The first gate insulating layer and the second protective insulating layer are formed of the same first insulating film in the same layer.
The first semiconductor layer and the second semiconductor layer are formed of the same semiconductor film in the same layer.
The first protective insulating layer and the second gate insulating layer are formed of the same second insulating film in the same layer.
The first source electrode, the first drain electrode, the second gate electrode, and the gate wiring are formed of the same second conductive film in the same layer.
The second gate electrode is formed so as to extend from the gate wiring.
A thin film transistor substrate in which the first source electrode and the drive current wiring are electrically connected.
前記基板上に設けられた、ボトムゲート型の第1の薄膜トランジスタと、
トップゲート型の第2の薄膜トランジスタと、を少なくとも備え、
前記第1の薄膜トランジスタは、
前記基板上に設けられた第1のゲート電極と、
前記第1のゲート電極上に設けられた第1のゲート絶縁層と、
前記第1のゲート絶縁層上に設けられた第1の半導体層と、
前記第1の半導体層上に設けられた第1の保護絶縁層と、
前記第1の保護絶縁層を貫通する第1の開口部および第2の開口部を通して前記第1の半導体層にそれぞれ接する、第1のソース電極および第1のドレイン電極と、を有し、
前記第2の薄膜トランジスタは、
前記基板上に設けられた第2のソース電極および第2のドレイン電極と、
前記第2のソース電極および前記第2のドレイン電極上に設けられた第2の保護絶縁層と、
前記第2の保護絶縁層上に設けられ、それぞれ前記第2の保護絶縁層を貫通する第3の開口部および第4の開口部を通して、前記第2のソース電極および前記第2のドレイン電極に接する第2の半導体層と、
前記第2の半導体層上に設けられた第2のゲート絶縁層と、
前記第2のゲート絶縁層上に設けられた第2のゲート電極と、を有し、
少なくとも前記第1の薄膜トランジスタおよび前記第2の薄膜トランジスタを有した画素が前記基板上にマトリックス状に配置され、
前記画素は、
発光ダイオード素子と、
互いに直交するソース配線およびゲート配線と、
前記ソース配線と平行し、前記発光ダイオード素子に前記第1の薄膜トランジスタを介して電気的に接続される第1の配線と、
前記ゲート配線と平行し、前記発光ダイオード素子に電気的に接続される第2の配線と、
前記第1のソース電極、前記第1のドレイン電極および前記第2のゲート電極上に設けられた第3の保護絶縁層と、
前記第3の保護絶縁層上に設けられ、それぞれ前記第3の保護絶縁層を貫通する第5の開口部および第6の開口部を通して、前記第1のドレイン電極および前記第2の配線と接する第1の電極および第2の電極と、を備え、
前記発光ダイオード素子は、前記第1および第2の電極上に設けられ、
前記第1のゲート電極、前記第2のソース電極、前記第2のドレイン電極、前記ソース配線および前記第1の配線は、同層で同じ第1の導電膜で形成され、
前記第2のソース電極は前記ソース配線の一部として形成され、
前記第1のゲート電極と前記第2のドレイン電極は、連続した一体パターンで構成され、保持容量を形成する容量電極として機能し、
前記第1のゲート絶縁層および前記第2の保護絶縁層は、同層で同じ第1の絶縁膜で形成され、
前記第1の半導体層および前記第2の半導体層は、同層で同じ半導体膜で形成され、
前記第1の保護絶縁層および前記第2のゲート絶縁層は、同層で同じ第2の絶縁膜で形成され、
前記第1のソース電極、前記第1のドレイン電極、前記第2のゲート電極、前記ゲート配線および前記第2の配線は、同層で同じ第2の導電膜で形成され、
前記第2のゲート電極は前記ゲート配線から延在して形成され、
前記第1のソース電極と前記第1の配線は電気的に接続される、薄膜トランジスタ基板。 With the board
A bottom gate type first thin film transistor provided on the substrate,
At least equipped with a top gate type second thin film transistor,
The first thin film transistor
The first gate electrode provided on the substrate and
The first gate insulating layer provided on the first gate electrode and
The first semiconductor layer provided on the first gate insulating layer and
The first protective insulating layer provided on the first semiconductor layer and
It has a first source electrode and a first drain electrode that are in contact with the first semiconductor layer through a first opening and a second opening that penetrate the first protective insulating layer, respectively.
The second thin film transistor
A second source electrode and a second drain electrode provided on the substrate,
A second protective insulating layer provided on the second source electrode and the second drain electrode,
Through the third opening and the fourth opening provided on the second protective insulating layer and penetrating the second protective insulating layer, the second source electrode and the second drain electrode are formed. The second semiconductor layer in contact with
A second gate insulating layer provided on the second semiconductor layer and
It has a second gate electrode provided on the second gate insulating layer, and has.
Pixels having at least the first thin film transistor and the second thin film transistor are arranged in a matrix on the substrate.
The pixel is
Light emitting diode element and
Source wiring and gate wiring that are orthogonal to each other,
A first wiring parallel to the source wiring and electrically connected to the light emitting diode element via the first thin film transistor.
A second wiring parallel to the gate wiring and electrically connected to the light emitting diode element,
A third protective insulating layer provided on the first source electrode, the first drain electrode, and the second gate electrode.
It is provided on the third protective insulating layer, and is in contact with the first drain electrode and the second wiring through a fifth opening and a sixth opening that penetrate the third protective insulating layer, respectively. With a first electrode and a second electrode,
The light emitting diode element is provided on the first and second electrodes.
Said first gate electrode, the second source electrode, the second drain electrode, the source wiring and the first wiring are formed on the same first conductive film in the same layer,
The second source electrode is formed as part of the source wiring.
The first gate electrode and the second drain electrode are formed of a continuous integrated pattern and function as a capacitance electrode that forms a holding capacitance.
The first gate insulating layer and the second protective insulating layer are formed of the same first insulating film in the same layer.
The first semiconductor layer and the second semiconductor layer are formed of the same semiconductor film in the same layer.
The first protective insulating layer and the second gate insulating layer are formed of the same second insulating film in the same layer.
The first source electrode, the first drain electrode, the second gate electrode, the gate wiring, and the second wiring are formed of the same second conductive film in the same layer.
The second gate electrode is formed so as to extend from the gate wiring.
A thin film transistor substrate in which the first source electrode and the first wiring are electrically connected.
平面視で、前記第2のソース電極および前記第2のドレイン電極と重ならないように設けられる、請求項1または請求項2記載の薄膜トランジスタ基板。 The second gate electrode is
The thin film transistor substrate according to claim 1 or 2, which is provided so as not to overlap the second source electrode and the second drain electrode in a plan view.
前記保持容量は、
前記容量電極と前記第1のドレイン電極との間に形成される、請求項1または請求項2記載の薄膜トランジスタ基板。 The first drain electrode is provided above the capacitance electrode via the second insulating film.
The holding capacity is
The thin film transistor substrate according to claim 1 or 2, which is formed between the capacitance electrode and the first drain electrode.
前記保持容量は、
前記容量電極と前記第1のソース電極との間に形成される、請求項1または請求項2記載の薄膜トランジスタ基板。 The first source electrode is provided above the capacitive electrode via the second insulating film.
The holding capacity is
The thin film transistor substrate according to claim 1 or 2, which is formed between the capacitance electrode and the first source electrode.
前記第1のソース電極は、前記容量電極の上方に前記第2のゲート絶縁層を介して設けられ、
前記保持容量は、
前記容量電極と前記第1のドレイン電極との間に形成される第1の保持容量と、
前記容量電極と前記第1のソース電極との間に形成される第2の保持容量と、を含む、請求項1または請求項2記載の薄膜トランジスタ基板。 The first drain electrode is provided above the capacitance electrode via the second gate insulating layer.
The first source electrode is provided above the capacitive electrode via the second gate insulating layer.
The holding capacity is
A first holding capacitance formed between the capacitance electrode and the first drain electrode,
The thin film transistor substrate according to claim 1 or 2, comprising a second holding capacitance formed between the capacitive electrode and the first source electrode.
前記第1の薄膜トランジスタの前記第1の開口部と前記第2の開口部との間において、前記第1の半導体層の第1のチャネル領域を保護する第1のチャネル保護層として機能し、
前記第2の保護絶縁層は、
前記第2の薄膜トランジスタの前記第3の開口部と前記第4の開口部との間において、前記第2の半導体層の第2のチャネル領域を保護する第2のチャネル保護層として機能する、請求項1または請求項2記載の薄膜トランジスタ基板。 The first protective insulating layer is
Between the first opening and the second opening of the first thin film transistor, it functions as a first channel protection layer that protects the first channel region of the first semiconductor layer.
The second protective insulating layer is
A claim that functions as a second channel protection layer that protects a second channel region of the second semiconductor layer between the third opening and the fourth opening of the second thin film transistor. The thin film transistor substrate according to claim 1 or 2.
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