JP6778683B2 - アクティブマトリクス型ewodデバイスの素子の駆動方法、回路、およびアクティブマトリクス型ewodデバイス - Google Patents
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Description
デバイスに関する。誘電体エレクトロウェッティング(EWOD)は、アレイ上に存在する流体の液滴を操作する公知の技術である。アクティブマトリクス型EWOD(AM−EWOD)とは、例えば、薄膜トランジスタ(TFT)を用いて、トランジスタが組み入れられたアクティブマトリクスアレイにおいてEWODを実装することを意味する。本発明は、さらに当該デバイスを駆動する方法にも関する。
cosθ=(γSG−γSL)/γLG (式1)
ある状況では、関連する物質の相対的な表面張力(すなわち、γSL、γLG、およびγLGの値)は、(式1)の右辺が−1よりも小さくなるような数値となる場合がある。このことは、非極性流体が油である場合に通常起こり得る。このような状況においては、液滴4は、疎水膜16および26と接触しない状態となり、非極性流体34(油)の薄膜が、液滴4と、疎水膜16および26との間に形成され得る。
)が、外部から印加されてよい。電圧の印加によって生じた電気的な力によって、疎水膜16の疎水性が有効に制御される。異なるEW駆動電圧(例えば、V0およびV00)が印加されるように、異なる素子電極(例えば、38Aおよび38B)を配置することにより、液滴4を、2つの基板72および36の間の横方向の面において、移動させることができる。
下の“駆動中”状態と“非駆動中”状態との2つの状態となるために、必要とされるように、“デジタル”データを受信すると仮定することができる。ここで、“駆動中”状態とは、素子に対して供給される電圧が、素子中の液滴(仮に素子中に存在すれば)が重要なエレクトロウェッティング力を受けるに十分である状態であり、“非駆動中”状態とは、素子に対して供給される電圧が、素子中の液滴(仮に素子中に存在すれば)が重要なエレクトロウェッティング力を受けるに十分でない状態である。EWODデバイスの素子は、閾値電圧VEW以上となっているEWOD素子に対して電位差が生じることによって駆動中状態となる一方、閾値電圧VEWより小さい、または非常に小さいEWOD素子に対して電位差が生じても非駆動中状態である。閾値電圧VEWは、しばしば“駆動電圧”として参照され、次に様に用いられる。実際には、閾値電圧は、典型的には、例えば、液滴の移動または分離のような効果的な液滴操作のために必要な最低電圧として決定される。また、液滴の移動のための第1の閾値電圧と、液滴の分離のための第2の(より高い)閾値電圧が存在する場合が多い。この場合、“駆動電圧”は、液滴を分離させるために、上記閾値電圧に設定されることが望ましい。実際には、非駆動状態は、典型的には0ボルトである。典型的には、EWODシステムは、デジタル処理されると考えられる。この場合、EWOD素子は、駆動状態または非駆動状態にプログラム化される。しかし、エレクトロウェッティングのための駆動は、本質的に、アナログ処理が不可欠である。よって、駆動力は、(駆動力が飽和する、ある最大電圧まで)電圧を変化させることによって調整される。実行パラメータもまた、電圧のアナログ処理において実現される。例えば、液滴の移動の最大速度は、ほぼ供給電圧に比例している。したがって、EWODデバイスは、デジタルデータよりもむしろアナログデータによって動作すると考えることができる。
レイを介して液滴を移動させるパッシブマトリクス型のEWODデバイスを開示している。
、二次元的な液滴の位置および移動を制御する二次元EWODアレイを開示している。
は、AMディスプレイ技術において用いられている回路構成と非常に類似する回路構成を用いているEWODアレイに供給される電圧パルスを制御するために、TFTに基づく薄膜エレクトロニクスがどのように用いられるかを記載している。
公開)は、AM−EWODデバイスのためのアレイ素子回路を開示している。EWOD駆動電極にEWOD駆動電圧をプログラムし、かつ印加するための、様々な方法が知られている。当該電圧を書き込む機能は、例えば、ダイナミックRAM(DRAM)またはスタティックRAM(SRAM)に基づくメモリ素子等の、標準的な手段としてのメモリ素子と、当該アレイ素子をプログラムするための入力ラインとを含む。
EWとの間で変化するようにプログラムされている。この駆動方法は、トランジスタ素子によってスイッチされる最大電圧2VEWを必要とする。
アレイ素子回路を備えたAM−EWODデバイス、および、AC駆動電圧を電極に印加する方法を開示している。当該特許明細書に記載されたAC駆動方式では、当該デバイスの素子電極38および参照電極28の両方に、AC信号を印加している。非駆動状態は、参照電極に供給される電気信号と同じ電気信号の低インピーダンス路によって、素子電極に接続することによって達成される。それゆえ、当該デバイスは、+VEWと−VEWとの間において変化する、電極間の電位差を生じさせることができる。一方、アレイ素子回路84内のトランジスタに要求されることは、レール間電圧VEWにおいて動作することのみである。
ら物理的に区別された電気的な導線の2次元グリッドを含む方法が記載されている。
・AC電圧信号は参照電極に供給される。
・素子電極は、(1)参照電極に供給されるAC電圧信号とは位相が異なるAC電圧信号により駆動されるか、(2)高インピーダンス状態となっているか、の何れかである。
する液滴を駆動させない。
・上記のようにAM−EWODデバイスを駆動することによって、+VEWと−VEWとの間でスイッチされるエレクトロウェッティング電圧で、ACエレクトロウェッティングを達成することができる。一方、アレイ素子回路におけるトランジスタは、最大電圧VEWにスイッチする場合のみ必要とされる。
・この駆動方法は、最小数のトランジスタを必要とする回路で実現できる(開示された実施例では、2つのトランジスタアレイ素子回路を含む)。小規模のアレイ素子回路は、以下の利点がある。
・本発明の一実施例は、アレイ素子回路におけるn型トランジスタのみ(またはp型トランジスタのみ)により実現できる。このように、AM−EWODデバイスは、単一チャネルトランジスタの製造過程において製造できる。
てモデル化される。典型的には、液滴の抵抗は、相対的に低くなり(例えば、液滴がイオンを含んでいれば)、液滴の静電容量は、相対的に高くなる(例えば、極性液体の相対的な誘電率は、〜80と相対的に高いので、もし液滴が水性であれば)。多くの状況で、液滴の抵抗は、相対的に小さく、エレクトロウェッティングの目的の周波数で、液滴4は、電気的な短絡回路として効果的に機能する。疎水膜16および26は、コンデンサとしてモデル化される電気特性がある。絶縁体16もまた、コンデンサとしてモデル化される。素子電極38と参照電極28との間の全インピーダンスは、その値が、絶縁体20、疎水膜16および26の寄与によって左右されるコンデンサによって近似される。また、典型的な層の厚さ、および材料は、ピコファラドのオーダーの値であってもよい。
液滴が存在する場合、静電容量は相対的に高くなり(典型的には、ピコファラドのオーダー)、液滴4が存在しない場合、静電容量は低くなる(典型的には、フェムトファラドのオーダー)。液滴が部分的に所定の電極38を覆っている場合、静電容量は、概ね、液滴4が素子電極38を覆う範囲で表される。
信号のレベルシフトによりAM−EWODデバイスで生成される。または、V1およびV2は、外部の駆動エレクトロニクスから直接AM−EWODデバイスに供給されてもよい。参照電極へ電圧信号を供給するための参照電極駆動回路85は、TFTエレクトロニクスに組み入れられている。または、参照電極へ電圧信号は、外部の駆動エレクトロニクスから供給されてもよい。
選択的に、シリアルデータ入力は、部分的にパラレルであってもよい。例えば、2つのデータ入力ラインが用いられる場合、列ドライバ回路78に、1つが行1からX/2へデータを供給し、もう1つが、微修正されて行(1+X/2)からMへデータを供給してもよい。これにより、アレイにデータが書き込まれる速度は増加する。これは、液晶ディスプレイ駆動回路において用いられる標準的な技術である。
アレイ素子回路84は、以下の通りに接続される。すなわち、トランジスタ52のドレインが、アレイの同じ行における全てのアレイ素子に共通する“DATA”入力に接続される。トランジスタ52の制御ターミナル(すなわち、ゲート)は、アレイの同じ行における全てのアレイ素子に共通する“ENABLE”ラインに接続される。トランジスタ52のソースは、トランジスタ54の制御ターミナル(すなわち、ゲート)に接続される。コンデンサ56は、トランジスタ54のゲートとDCバイアス電圧VDDとの間に接続され
る。トランジスタ54のドレインは、アレイ内の全ての素子に共通する電圧入力“ACTUATE”に接続される。トランジスタ54のソースは、素子電極38に接続されるアレイ素子電極84の出力ノードに接続される。
この例の場合、V1−V2は、V1とV2との何れが高いかにより、+VEWと−VEWとをスイッチする。この場合、駆動力は最大化される。
この例の場合、25%の時間、V1とV2とは両方とも高となり、V1−V2=0ボルトとなる。そして、何の動作も行わない。また、25%の時間、V1とV2とは両方とも低となり、V1−V2=0ボルトとなる。そして、何の動作も行わない。また、25%の時間、V1−V2=+VEWとなり、25%の時間、V1−V2=−VEWとなる。この場合、動作するのは最大の50%となる。
しかし、これが不可欠というわけではない。V1とV2とが相互に位相が90度だけずれてさえいれば、ゼロで無い駆動力が与えられるためである。例えば、V1とV2との位相
が相互に90度、または270度ずれていてもよいし、相互に位相が135度から225度の間、ずれていてもよい。また、相互に位相が157.5度から202.5度の間、ずれていてもよい。
5×VEWボルトの低レベルと0.5×VEWボルトの高レベルとの間でスイッチされる。V2が低のときV1は高であり、V2が高のときV1は低である。メモリに「1」が書き込まれた場合(0.5×VEWの電圧がトランジスタ54のゲートに書き込まれた場合)、素子電極38は駆動される。この場合、トランジスタ54はONとなり、これにより、電圧信号V1は素子電極38に送信される。よって、電気的な負荷40に与えられる電圧(エレクトロウェッティング電圧)は、時間内に-VEWと+VEWとの間で変化する
AC電圧波形となるV1-V2である。
典型的に、エレクトロウェッティングによる液滴駆動のために、AC波形の周波数は、1Hzと10kHzとの間、または10Hzと1kHzとの間、または100Hz近傍となる。または、例えば、10kHzと10MHzとの間のような、より高い周波数で液滴を駆動させることもできる。この場合、電界は、液滴4の本体を介して下がり、駆動メカニズムは、エレクトロウェッティングというよりも誘電泳動を介してということになる。V1およびV2の周波数とは異なる観点で言えば、デバイスの構造、および動作の基本原理は、エレクトロウェッティングによる動作と、誘電泳動による動作とは同じである。この記載、および他の実施形態において、EWODデバイスはエレクトロウェッティング、または誘電泳動力による液滴4の駆動を可能とするデバイスとかんがえてよい。
Cオフセットが生じない。DCオフセット電圧を回避することは以下の2つの点で、重要であり、効果がある。第1に、DCオフセット電圧により生じた寄生エレクトロウェッティング効果により、望んでいないにもかかわらず、液滴4がアレイ素子に引き付けられることを回避するために重要であり、効果がある。第2に、絶縁体20および疎水膜16にかかるDCバイアスに伴う動作を回避するために重要であり、効果がある。DCオフセット電圧が存在すると、例えば、絶縁体20内におけるイオンの移動で励起されることにより、または、疎水膜16において電荷がトラッピングされることにより、デバイスの信頼性が危うくなることが知られている。よって、DCオフセット電圧を伴うデバイスの動作を回避することは利点がある。
WとなるAC波形である。動作状態におけるエレクトロウェッティングを実現するために、“ACTUATE”は、V2と論理的に逆となる。しかし、トランジスタ54がOFFとなったときに、“ACTUATE”が同じ電圧V2となるように要求されることが許されるように、データがアレイに書き込まれたとき(アレイ素子に「0」が書き込まれた場合)は例外もある。図10に示すように、“ACTUATE”は、“ENABLE”が端まで上昇したときの近傍で、V2と同じ状態をとる。“ENABLE”が端まで上昇したときは、コンデンサ56が充電/放電され、トランジスタ54のゲートの電位が決定されたときに対応する。
れている電位(および、トランジスタ54のゲートの電位)は、−VEWより大きくならないように、書き込まれなければならない。この状況で、2VEWのゲートとソースとの間の電圧は、V2が高レベル(+VEW)となっているときにトランジスタ54に与えられる。このように、デバイスを駆動することも可能だが、トランジスタ54に供給される最大電圧は、2VEWのままである。そして、この駆動方法は、低電圧TFTエレクトロニクス処理には好適ではない。
・小さなアレイ素子/素子電極が実現される。典型的には、達成可能な最小のアレイ素子のサイズは、薄膜エレクトロニクスの限界、および薄膜エレクトロニクスのアレイ素子回路84のレイアウトに示される、製作における要求(設計ルール)のための仕様によって設定される。それゆえ、簡易な回路(トランジスタが少ない)は、設計および製作される、小さいアレイ素子を可能とする。小さいアレイ素子は、少なくとも3つの理由により、利点がある。第1に、小さい液滴を扱うことができる。特に、これは、1つのセル、1つの分子の処理、分析を含む装置に重要である。第2に、大きな液滴を用いる場合、副次的な液滴に分解することができる。これは、デバイスの可能性を改善できる。例えば、より正確に、分けたり、素早く混ぜたりすることが可能となる。第3に、小さなアレイ素子のサイズは大きなフォーマットのアレイ、アレイ素子の合計が100万を超えるような、または数十から数十万の液滴を同時にまたは独立に取り扱うことができるようなアレイの設計および製作を容易にする。
・アレイ素子回路84の小さく簡易な設計により、製造力を容易に増加できるとともに、デバイスのコストを下げることができる。
・アレイ素子回路84の小さく簡易な設計により、光学的な透明度を容易に上げることができる。これは重要である。例えば、デバイスが1つ以上の液滴の光学的な特性(例えば、蛍光性、吸光性)の変化をもたらす、化学的な、または生化学的なテストを実行するために用いられる場合、テストにより、光学的特性におけるこの変化を測定されることにより、デバイスは読み出される。
・アレイ素子回路84の小さく簡易な設計により、例えば、温度センサ、生体センサなどのアレイ素子に組み入れられた他の電気的な機能を実現するためのアレイ素子内における自由に使える空間が広がる。
・本実施形態に係るアレイ素子回路84は、n型トランジスタのみにより実現できる。列および行アドレス回路もまた、n型トランジスタのみにより実現されることが知られているためである。AM―EWODデバイスは、単一のチャネル処理(n型のみ)で製造することが可能である。(n型およびp型のトランジスタを含む)補足的な処理と比較すると、単一のチャネル処理は、コストが低いと考えられる。単一のチャネル処理とともに、単一チャネルのトランジスタのみを含む製造プロセスでAM−EWODデバイスを製造することが可能となる。例えば、アモルファスシリコン(a-Si)、亜鉛(ZnO)、インジウム
ガリウム亜鉛を用いた標準的なディスプレイの製造処理である。
の物理的なサイズを小さくすることができる。
例えば、上述した実施形態の動作を考える。トランジスタ54の閾値電圧がVthの場合、駆動状態で、トランジスタ54が完全にONとなることを確実にするために、トランジスタ54のゲートの電位は、0.5×VEW+Vthに書き込まれる必要がある。同様に、“ENABLE”信号が駆動されることによりDRAM回路に書き込まれたとき、入力ライン“DATA”上にロードされるように、電圧は0.5×VEW+Vthとする必要がある。トランジスタ52の閾値電圧もまたVthなので、“ENABLE”に供給される高レベル電圧は、0.5×VEW+2Vthとしなければならない。これから、薄膜エレクトロニクスを制御可能な最大電圧はVEW+2Vthとしなければならないことがわかる。典型的には、Vthは、〜2ボルトであるが、VEWは、20Vのオーダーである。それゆえ、最大電圧は、2VEWというよりも、VEW+2Vthが必要とされることによる方法を実現することは利点がある。
本発明の精神、および範囲から逸脱することなく、これに対する修正は可能であることが分かる。例えば、V1とV2とは、シヌソイドまたは三角波形でもよく、V1はV2と振幅が異なってもよく、さらに、V1とV2とは、DC電位による相互のオフセットであってもよい。
トとソースとの間の寄生容量が減少することにより、LDDは、よく知られた技術である。デバイスにおける移動速度およびスイッチング速度は、同じコストであるけれども。本発明に係る実施形態においては、LDDの利点は、回路の動作、特に、非駆動状態の決定に非常に有益である。トランジスタ54からのDC漏れ電流、およびトランジスタ54のソースとゲートとの間の容量の両方を最小化することによって、素子電極38は、アレイ素子回路84の残留に伴う寄生相互作用からというよりも、(望ましくは)参照電極28から制御するために、より主要となる。同様に、トランジスタ52の機能もまたデバイスをスイッチすることなので、トランジスタをLDDとして実施するために有利である。トランジスタ52からの漏れは最小となるので、トランジスタ54のゲートに書き込まれた電圧が、トランジスタ52がOFFになった後も、適切に維持され続けるように、低い漏れ電流特性を利用する。
に駆動される点を除いて、第1の実施形態として示される。本実施形態によれば、V2と同じ“ACTUATE”電圧へ切り替えるために必要とされるのは、アドレス指定された特定の行のV1信号のみである。
これは、(V1がV2と同じ電位にスイッチされたときに起こる)エレクトロウェッティング動作の中断を最小限にできる点で、第1の実施形態に対する利点である。なぜなら、その特定の時点でアドレス指定されていないアレイの行では、動作は中断されないためである。
素子電極38と参照電極28との間にDCオフセット電圧が書き込まれないようにプレチャージするために、信号“ACTUATE”は、上述したプレチャージのときにV2と同じ電位であるべきである。
る場合、特に効果がある。
とにより実現されると解釈されてよい。これは、選択的に、入力信号“PRE”、または他の独立した入力信号であってもよい。
・アレイ素子にデータを書き込まれている間、V1およびV2はともに低レベルをとらなければならない。
・データは、アレイ素子のDRAMメモリに書き込まれる。書き込まれた入力信号は、最初にライン“DATA”に予め書き込まれている。“ENABLEは、”は高をとり、“DATA”上の信号はトランジスタ54のゲートに書き込まれ、コンデンサ56に蓄えられる。そして、トランジスタ54はOFFにスイッチされる。
・“0”が書き込まれた場合、トランジスタ54は、OFFにスイッチされ、素子電極38は高インピーダンス状態にスイッチされる。
・“1”が書き込まれた場合、トランジスタ54はONにスイッチされ、入力信号V1は、素子電極38に接続される。信号V1が高になった時点で、“ACTUATE”とトランジスタ54のゲートとの間をつなぐ容量は、コンデンサ94への電荷の注入によって上げられたトランジスタ54のゲートでの電圧信号となる。
このような構成は、“ENABLE”パルスの振幅がVEWとなりさえすればよいので、利点がある(VEW+Vthよりも、典型的にはVEWと書き込まれることが必要とされる)。これは、“ENABLE”および“DATA”ラインの駆動に用いる電圧信号の振幅を小さくするため利点がある。
振幅を小さくすることは、消費電力を減少させるという利点があり、また、薄膜回路に集積され、“ENABLE”および“DATA”ラインの駆動に用いるレベルシフタおよびバッファの物理的な大きさを小さくするという利点がある。物理的な大きさを小さくすることは、製造効率を改善するとともに、デバイスの全体的なベゼルの大きさを減少させる。
“ACTUATE”が高をとったとき、ほぼ−0.5×VEW+Vthの電位に到達するように、トランジスタ54のゲートでの電圧は、上述したのと同様に上げられる。これは、素子電極38での電圧が少しだけ上昇するという結果とともに、トランジスタ54を少しだけスイッチするという効果がある。素子電極38の電位の上昇は、小さくかつ、自身で制限される。素子電極38の電位が上昇すると、それに伴いトランジスタ54のゲートとソースとの間の電圧が減少し、トランジスタが再びOFFとなるためである。この場合の全体的な影響は、素子電極38が非駆動状態の場合における、素子電極38と参照電極28との間の電位が、ゼロボルトとなる代わりに、Vthのオーダーの小さなDC電圧となる点である。Vthはエレクトロウェッティング電圧と比較して小さいので、この不利な点は、一般的に、アレイ上の液滴4を取り扱うデバイスの特性を疑わせるという点ではさほど重要ではない。
トランジスタ54のゲートに−VEWが書き込まれる(“0”が書き込まれる)、次の場合を考える。この場合、V+−は、“ACTUATE”が低のとき、ほぼ0ボルトとなり、“ACTUATE”の変位が高での電圧信号V1として陰となる。
この場合、V+−は、陰電圧となり、コンデンサ110の容量は小さくなる。それゆえ、
本実施形態は、望まないブースト(“0”が書き込まれる場合)が起こらないという利点がある第5の実施形態よりも利点がある。
・アレイ素子にデータが書き込まれている間、V1およびV2はともに低レベルをとらなければならない。
・データは、アレイ素子におけるDRAMメモリに書き込まれる。書き込まれる入力信号は、ライン“DATA”に予め書き込まれる。よって、“ENABLE”は高をとり、“DATA”の電圧は、トランジスタ54のゲートに書き込まれ、コンデンサ56に蓄えられる。そして、トランジスタ52はOFFにスイッチされる。
・“0”が囲まれる場合、トランジスタ54は、OFFにスイッチされ、素子電極38は高インピーダンス状態にスイッチされる。
・“1”が書き込まれる場合、トランジスタ54はONにスイッチされ、“ACTUATE”を駆動する入力信号V1は、素子電極38に接続される。信号V1が高となったとき、トランジスタ54はONとなり、素子電極38の電位は上がる。その結果、素子電極38とトランジスタ54のゲートとの間の容量は、コンデンサ94への電荷の注入により、トランジスタ54のゲートの電圧信号をブーストさせる。
第5の実施形態と同様に、上述したのと同じ理由により、トランジスタ54のゲートの電圧をV1の高レベル電圧信号を超える閾値電圧となるように書き込む必要がない点である。
第5の実施形態で記載した他の利点である“DATA”および“ENABLE”の駆動信号の振幅を小さくすることもまた、本実施形態にあてはまる。
E”信号を緩和するために必要となる、薄膜エレクトロニクス回路の物理的なサイズおよび消費電力もまた減少する。
これは、上述した第7の実施形態と同じ効果を奏し、同じ利点を有する。対照的に、アレイ素子に“0”が書き込まれた場合、アクティブコンデンサ110にかかる電圧の符号および大きさは、容量が非常に小さいものとなる。この場合、(素子電極38の電位の変化によって引き起こされる)トランジスタ54のゲートの電圧に供給されるブーストは最小化される。このように、第8の実施形態は、第7の実施形態における不利な点を解消することができる点、特に、“0”が書き込まれ、トランジスタ54が高インピーダンス状態にあるときに、トランジスタ54のゲートの電位に対する望まないブーストが起こらない(またはとても小さい)点で第7の実施形態に対して利点がある。
第10の実施形態にかかるアレイ素子回路84は、メモリ素子、または記憶可能な素子を含まない点で、簡易化されている。操作上、トランジスタ52はアドレス指定デバイスとして動作する。トランジスタ52がスイッチONとなるように“ENABLE”信号は高
をとったとき、入力ライン“DATA”の電圧はトランジスタ54のゲートに接続される。したがって、本実施形態では、独自の駆動信号が列ごとにアレイの素子に供給される。すなわち、アレイ内のすべての行は、ある時点で同じように駆動される。アレイ素子回路84の残りは、上述したように機能する。第11の実施形態の利点は、回路から、コンデンサ56およびアドレスライン“VDD”の両方を取り除いたことにより、アレイ素子回路84の物理的なレイアウトが、2つのトランジスタと3つのアドレスラインを備えるのみで、より小さくなった点である。これは、上述した全ての利点を奏する、より小さいアレイ素子を備えたデバイスを実現することを容易にする。
”、“VRST”、“COL”を含む。トランジスタ98、素子電極38、電気的な負荷40、および参照電極28は、駆動回路およびセンサ回路の両方の一部を構成する。
・V2は、検知動作の間、静的状態で維持される。
・入力信号“RST”は、短時間、高くなる。その結果、トランジスタ100はONにスイッチされ、トランジスタ102のゲートの電位は入力供給“VRST”の電位に充電/放電される。
・入力信号“RWS”は、高となる。その結果、素子電極38の電位は摂動される。コンデンサ106は、分圧器の一部を形成する。素子電極38の電位が摂動する範囲は、US8653832に記載されているように、主として、コンデンサ106の容量比、および負荷回路40の実効キャパシタンスによって、決定される。
・素子電極38の電位の摂動はまた、コンデンサ104に結合する容量のため、トランジスタ102のゲートの電位の摂動をもたらす。このように、トランジスタ102のゲートの電位は、素子電極38に存在する電気的な負荷回路40に依存する量によって摂動する。
・トランジスタ102のゲートの摂動は、トランジスタ102をある程度にまでONにスイッチするという結果をもたらす。トランジスタ102は、例えば、列検知回路86の一部として形成される負荷デバイスとともに電力増幅回路の入力デバイスとして機能するために、バイアスであってもよい。よって、電流は、トランジスタ102を介して流れるように構成され、この流れは、列検知回路86によって測定される。
を用いて等しく実現できる。
の要素を説明するために用いられた用語(「手段」と参照されるものを含む)は、たとえ本発明の実施の形態(または複数の実施の形態)における機能を発揮する開示された構造と厳密に等価でなくとも、別のものが示唆されない限り、前述した要素(すなわち、機能的に等価なもの)の特定の機能を発揮する他の要素にも対応することを意味する。
また、いくつかの実施の形態のうちの1つだけまたは複数に関して、本発明の特定の特徴を説明したに過ぎず、所与のまたは特定の任意の応用に対して、好ましくもなり、利益もあるように、他の実施の形態に係る1つまたは複数の他の特徴と上述の特徴とを組み合わせることもできる。
い。
。
6 接触角θ
16 第1の疎水膜
20 絶縁層
26 第2の疎水膜
28 参照電極
32 スペーサ
34 非極性流体
36 上層基板
38、38A、38B アレイ素子電極
40 電気的な負荷
42 電極アレイ
46 駆動回路
48 検出回路
52 トランジスタ
54 トランジスタ
56 コンデンサ
72 下層基板
74 薄膜エレクトロニクス
76 行ドライバ回路
78 列ドライバ回路
80 シリアルインタフェース
82 接続ワイヤ
83 電圧供給インタフェース
84 アレイ素子回路
85 参照電極駆動回路
86 列検出回路
88 行アドレスセンサ
90 トランジスタ
94 コンデンサ
96 SRAM
98 トランジスタ
100 トランジスタ
102 トランジスタ
104 コンデンサ
106 コンデンサ
108 コンデンサ
110 アクティブコンデンサ
Claims (12)
- 交流電圧をAM−EWOD素子電極に選択的に供給する回路であって、
メモリ素子と、
交流電圧の電源に接続する入力ノードと、
上記AM−EWOD素子電極に接続する出力ノードと、
上記メモリ素子に格納されたデータ値に基づいて、上記入力ノードを上記出力ノードに電気的に接続することによって上記出力ノードを制御して駆動状態とするか、上記入力ノードを上記出力ノードから電気的に絶縁することによって上記出力ノードを制御して非駆動状態とする第1スイッチと、を含み、
上記回路は、上記出力ノードが上記入力ノードから電気的に絶縁されているとき、上記出力ノードが浮遊電位にあり、上記素子電極が高インピーダンス状態に置かれるように構成されることを特徴とする回路。 - 上記第1スイッチは、上記入力ノードと上記出力ノードとの間に接続され、上記第1スイッチの制御端子は上記メモリ素子の出力に接続しており、上記第1スイッチは、第1トランジスタであり、上記第1トランジスタは、漏れが少ない設計であり、LDD(Lightly Doped Drain)トランジスタを含むことを特徴とする請求項1に記載の回路。
- 上記メモリ素子は、
データ入力と上記第1スイッチの制御端子との間に接続された第2スイッチであって、制御端子が第1制御入力に接続された第2スイッチと、
上記第1スイッチの上記制御端子とバイアス電圧との間に接続された第1コンデンサと、を含むことを特徴とする請求項1または2に記載の回路。 - 上記第2スイッチは、第2トランジスタであることを特徴とする請求項3に記載の回路。
- 請求項2に記載の回路であって、
上記メモリ素子は、
データ入力と上記第1スイッチの制御端子との間に接続された第2スイッチであって、制御端子が第1制御入力に接続された第2スイッチと
上記第1スイッチの上記制御端子とバイアス電圧との間に接続された第1コンデンサと、を含み
上記第2スイッチは、第2トランジスタであり、
上記第1トランジスタおよび上記第2トランジスタは、相互に同じチャネルタイプのトランジスタであることを特徴とする回路。 - 第2交流電圧の電源と上記出力ノードとの間に接続された第3スイッチであって、制御端子が第2制御入力に接続されている第3スイッチを含むことを特徴とする請求項1〜5のいずれか1項に記載の回路。
- 上記出力ノードとバイアス電圧の電源との間に接続された第2コンデンサを含むことを特徴とする請求項1〜6のいずれか1項に記載の回路。
- 上記第1スイッチの制御端子と上記入力ノードとの間に接続された第3コンデンサを含み、
上記第3コンデンサは、電圧に依存する容量を有することを特徴とする請求項1〜7のいずれか1項に記載の回路。 - 上記メモリ素子は、SRAM(static read-only memory)を含むことを特徴とする請求項1〜8のいずれか1項に記載の回路。
- 上記出力ノードと検知出力ノードとの間に接続されたセンサ回路を含むことを特徴とする請求項1〜9のいずれか1項に記載の回路。
- 上記素子電極に対向して配置された参照電極を含み、上記出力ノードが上記入力ノードから電気的に絶縁されたとき、上記素子電極に液滴が存在する場合、上記参照電極に供給される電圧は、上記素子電極と容量結合されることを特徴とする請求項1に記載の回路。
- 上記入力ノードは、第2交流電圧の電源と接続可能であり、上記第1スイッチが上記入力ノードから上記出力ノードへ電気的な接続をスイッチする前に、上記入力ノードを上記出力ノードから電気的に絶縁し、上記第2交流電圧は、上記素子電極を上記第2交流電圧にプレチャージするように、上記出力ノードへ供給されることを特徴とする請求項1に記載の回路。
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