JP6778524B2

JP6778524B2 - Ring delay line and A / D conversion circuit

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Publication number: JP6778524B2
Application number: JP2016133326A
Authority: JP
Inventors: 雅人有冨; 武彦足立; 増田　純夫; 純夫増田
Original assignee: 雅人有冨; 武彦足立; 増田　純夫; 純夫増田
Priority date: 2016-07-05
Filing date: 2016-07-05
Publication date: 2020-11-04
Anticipated expiration: 2036-07-05
Also published as: JP2018007099A

Description

本発明は、入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させる複数の遅延素子で構成されたリングディレイライン（ＲＤＬ）、及びリングディレイラインを用いて構成されるＴＤＣ型のＡ／Ｄ変換器（ＴＡＤ）に関する。 The present invention is a ring delay line (RDL) composed of a plurality of delay elements for delaying a pulse signal with a delay time corresponding to a voltage level of an input signal, and a TDC type A / configured using the ring delay line. It relates to a D converter (TAD).

時間軸計測（Time to Digital Converter：TDC）型Ａ／Ｄ変換器（ＴＡＤ）は、入力電圧を時間に変換し、時間を数値化することによってＡ／Ｄ変換を行うものであり、入力信号の電圧値に応じた周波数のパルス信号を出力し、このパルス信号をカウンタで計数することによってＡ／Ｄ変換を行う。 A time-to-digital converter (TDC) type A / D converter (TAD) converts an input voltage into time and digitizes the time to perform A / D conversion. A / D conversion is performed by outputting a pulse signal having a frequency corresponding to the voltage value and counting the pulse signal with a counter.

従来、直列接続した二段のＣＭＯＳインバータから構成される遅延ユニットＤＵを用い、この遅延ユニットＤＵの遅延時間を入力電圧によって変化させることによって入力電圧を時間に変換している。 Conventionally, a delay unit DU composed of a two-stage CMOS inverter connected in series is used, and the input voltage is converted into time by changing the delay time of the delay unit DU according to the input voltage.

図１８（ａ）は遅延ユニットＤＵの構成例を示し、図１８(ｂ)は遅延ユニットＤＵの遅延時間と入力電圧Ｖinとの関係を示している。遅延ユニットＤＵにパルス信号の立ち上がりエッジが入力されると、遅延時間経過した後にパルス信号の立ち上がりエッジが出力される。２段のインバータによって信号を２回反転させることによって、遅延ユニットＤＵの出力Outは入力Inと同じとなり、出力Outの遅延時間は入力電圧Ｖinに依存する。 FIG. 18A shows a configuration example of the delay unit DU, and FIG. 18B shows the relationship between the delay time of the delay unit DU and the input voltage Vin. When the rising edge of the pulse signal is input to the delay unit DU, the rising edge of the pulse signal is output after the delay time has elapsed. By inverting the signal twice by the two-stage inverter, the output Out of the delay unit DU becomes the same as the input In, and the delay time of the output Out depends on the input voltage Vin.

時間を数値化するには、サンプリングクロック周期が、遅延ユニットの遅延時間の何倍に相当するかを求めることによって行う。そのため、遅延ユニットＤＵを環状に連結したリングディレイライン（ＲＤＬ）が用いられている。 The time is quantified by finding how many times the delay time of the delay unit corresponds to the sampling clock period. Therefore, a ring delay line (RDL) in which the delay unit DU is connected in a ring shape is used.

図１９（ａ）はＲＤＬの基本構成を示し、図１９（ｂ）は遅延ユニットＤＵを用いた基本構成を示している。図１９（ｂ）で、丸印のない三角の記号は遅延ユニットＤＵを示す（以下、同様）。図１９（ａ）に示す基本構成では、２個のＮＡＮＤとＮＡＮＤの間に設けた複数個のインバータとを環状（リング状に）連結し、奇数段のインバータの出力を一つのＮＡＮＤに入力する構成である。また、図１９（ｂ）の遅延ユニットＤＵを用いた基本構成では、連続する奇数個のインバータを、連続する遅延ユニットＤＵと奇数個のインバータとで構成している（特許文献１，２）。 FIG. 19A shows the basic configuration of the RDL, and FIG. 19B shows the basic configuration using the delay unit DU. In FIG. 19B, the triangular symbol without a circle indicates the delay unit DU (hereinafter, the same applies). In the basic configuration shown in FIG. 19 (a), two NANDs and a plurality of inverters provided between the NANDs are connected in a ring shape, and the output of the odd-numbered inverters is input to one NAND. It is a configuration. Further, in the basic configuration using the delay unit DU of FIG. 19B, a continuous odd number of inverters is composed of a continuous delay unit DU and an odd number of inverters (Patent Documents 1 and 2).

リングディレイラインの何れかの遅延ユニットＤＵにパルス立ち上がりエッジが入力されると、パルスの立ち上がりエッジは次々に伝搬していきリングディレイラインを一周する。ここで、パルスの立ち上がりエッジのみを周回させると、リングディレイラインを一周して既に立ち上がっている遅延ユニットＤＵに到達するため、そのパルスの立ち上がりエッジはその先には伝搬しなくなる。そこで、パルスの立ち上がりエッジから適切な個数だけ離れた遅延ユニットＤＵでパルスの立ち下がりエッジを発生させることによって、両方のエッジを周回させている。 When a pulse rising edge is input to any of the delay units DU of the ring delay line, the pulse rising edge propagates one after another and goes around the ring delay line. Here, if only the rising edge of the pulse is circulated, the rising edge of the pulse does not propagate beyond the ring delay line because it goes around the ring delay line and reaches the delay unit DU that has already risen. Therefore, both edges are orbited by generating the falling edges of the pulse with a delay unit DU that is separated from the rising edge of the pulse by an appropriate number.

クロック周期が遅延ユニットＤＵの遅延時間の何倍にあたるかは、クロックの立ち上がりから次のクロックの立ち上がりまでの間に、パルスの立ち上がりエッジが何個の遅延ユニットＤＵを伝搬したかを測定することによって求めることができる。 How many times the delay time of the delay unit DU corresponds to the clock period is determined by measuring how many delay units DU the rising edge of the pulse propagated between the rising edge of the clock and the rising edge of the next clock. You can ask.

ＴＡＤは、リングディレイライン（ＲＤＬ）に、カウンタ、ラッチ、エンコーダ、及び減算器などを設けることによって構成することができる。 The TAD can be configured by providing a counter, a latch, an encoder, a subtractor, and the like on the ring delay line (RDL).

リングディレイラインに開始信号ＰＡを入力すると、リングディレイラインにおいてパルスのエッジが周回を始める。クロックが立ち上がると、ラッチとエンコーダでパルスエッジの到達位置を検出し、カウンタでパルスエッジの周回数をカウントする。エンコーダとカウンタのラッチの値から、開始信号が入力されてからパルスエッジが伝搬したインバータの個数が分かる。減算器によって１クロック前の値との差分を求めることで、１クロックの間にパルスエッジが伝搬したインバータの個数を求める。 When the start signal PA is input to the ring delay line, the edge of the pulse starts to circulate in the ring delay line. When the clock rises, the latch and encoder detect the arrival position of the pulse edge, and the counter counts the number of laps of the pulse edge. From the latch values of the encoder and counter, the number of inverters to which the pulse edge propagated after the start signal was input can be known. By obtaining the difference from the value one clock before by the subtractor, the number of inverters in which the pulse edge propagated during one clock is obtained.

パルスエッジの周回速度は入力電圧に依存するため、入力電圧によって出力が変化し、Ａ／Ｄ変換器として機能する。 Since the orbiting speed of the pulse edge depends on the input voltage, the output changes depending on the input voltage and functions as an A / D converter.

特許第３４５５９８２号Patent No. 3455982 特許第４６４５７３４号Patent No. 4645734

ＴＡＤを構成する回路の内で消費電力が大きい部分は、リングディレイラインとカウンタである。リングディレイラインとカウンタを除く構成部分は、クロックの立ち上がりエッジをトリガとして動作するのに対して、リングディレイラインとカウンタはクロックと関係なく常時に動作するため、リングディレイラインとカウンタ内では信号の変化の回数が多くなり、リングディレイラインとカウンタの消費電力は大きくなる。 The parts of the circuit constituting the TAD that consume a large amount of power are the ring delay line and the counter. The components other than the ring delay line and the counter operate with the rising edge of the clock as a trigger, whereas the ring delay line and the counter always operate regardless of the clock, so the signal in the ring delay line and the counter The number of changes increases, and the power consumption of the ring delay line and counter increases.

例えば、基本型のＴＡＤでは、リングディレイラインで消費される電力は全消費電力の約６０％である。したがって、ＴＡＤの消費電力を低減するために、リングディレイラインの低消費電力化が求められている。図２０は基本型ＲＤＬを用いたＴＡＤの消費電力例を示している。 For example, in the basic type TAD, the power consumed by the ring delay line is about 60% of the total power consumption. Therefore, in order to reduce the power consumption of the TAD, it is required to reduce the power consumption of the ring delay line. FIG. 20 shows an example of power consumption of TAD using the basic type RDL.

基本型のＴＡＤでは以下の問題点を有している。
・パルスエッジが周回する発振状態においてほぼ全ての時間において、パルスの立ち上がりエッジと立ち下がりエッジが周回するため同時に２ヶ所でエッジ変化が起き、消費電力の増加の要因となっている。 The basic type TAD has the following problems.
-In the oscillating state in which the pulse edge circulates, the rising edge and the falling edge of the pulse circulate at almost all times, so that edge changes occur at two points at the same time, which causes an increase in power consumption.

図２１は、遅延ユニットＤＵを用いた３２個の出力を有する基本型ＲＤＬを示し、図２２はそのタイミングチャートを示している。図２２のタイミングチャートによれば、発振が定常状態に入る時間軸１０以降を見るとパルスの立ち上がりエッジと立ち下がりエッジが同時に２ヶ所で変化が起きることがわかる。ここで、縦方向に各出力番号を示し、横方向に時間を示し、ＰＡは開始信号を示している。例えば、時間軸１０ではＮｏ．１０が０から１に変わり、同時にＮｏ．２４が１から０に変わり、時間軸１１ではＮｏ．１１が０から１に変わり、同時にＮｏ．２５が１から０に変わる。 FIG. 21 shows a basic RDL having 32 outputs using the delay unit DU, and FIG. 22 shows the timing chart thereof. According to the timing chart of FIG. 22, when looking at the time axis 10 and after when the oscillation enters the steady state, it can be seen that the rising edge and the falling edge of the pulse change at two points at the same time. Here, each output number is indicated in the vertical direction, the time is indicated in the horizontal direction, and PA indicates the start signal. For example, on the time axis 10, No. 10 changed from 0 to 1, and at the same time No. 24 changes from 1 to 0, and on the time axis 11, No. 11 changed from 0 to 1, and at the same time No. 25 changes from 1 to 0.

・遅延ユニットＤＵは連続する２個のインバータで構成され、遅延ユニットＤＵを単位として動作しているが、一方のインバータの出力はラッチでの読み取りに寄与しておらず、ラッチで検出する信号数当たりの消費電力の増加の要因となっている。 -The delay unit DU is composed of two continuous inverters and operates in units of the delay unit DU, but the output of one inverter does not contribute to the reading by the latch, and the number of signals detected by the latch. This is a factor in the increase in power consumption per unit.

したがって、従来のリングディレイライン及びＴＡＤでは、発振しているほぼ全ての時間において２ヶ所でパルス変化が生じることによる消費電力の増加、及び２個のインバータで構成される遅延ユニットＤＵによる消費電力の増加という課題を有している。 Therefore, in the conventional ring delay line and TAD, the power consumption increases due to the pulse change occurring at two places at almost all the time of oscillation, and the power consumption by the delay unit DU composed of two inverters. It has the problem of increasing.

本願発明のリングディレイライン及びＡ／Ｄ変換器は、上記の課題を解決して、リングディレイラインを低消費電力化し、Ａ／Ｄ変換器の消費電力を低減することを目的とする。 An object of the ring delay line and the A / D converter of the present invention is to solve the above problems, reduce the power consumption of the ring delay line, and reduce the power consumption of the A / D converter.

より詳細には、発振している全ての時間においてパルス変化の発生を１ヶ所とすることで消費電力を低減することを目的とし、また、遅延ユニットＤＵを用いない構成とし、遅延ユニットＤＵからのラッチの読み取り数の低減を解消することを目的とする。 More specifically, the purpose is to reduce power consumption by generating a pulse change at one place at all times of oscillation, and the delay unit DU is not used, and the delay unit DU is used. The purpose is to eliminate the reduction in the number of latch reads.

本願発明のリングディレイラインは、
（ａ）２以上のパルス信号の負論理演算を出力する負論理素子を環状連結することによって遅延回路を構成する。
（ｂ）環状連結される負論理素子の個数を（３ｎ＋１）個（ｎ≧１の整数）とする。
（ｃ）各負論理素子は、環状連結において前段の負論理素子の出力、及び前々段の負論理素子の出力を入力する。
を構成とする。 The ring delay line of the present invention is
(A) A delay circuit is configured by cyclically connecting negative logic elements that output negative logic operations of two or more pulse signals.
(B) The number of negative logic elements that are cyclically connected is (3n + 1) (an integer of n ≧ 1).
(C) Each negative logic element inputs the output of the negative logic element of the previous stage and the output of the negative logic element of the previous stage in the cyclic connection.
Is configured.

本願発明のリングディレイラインによれば、発振している全ての時間において、一カ所でパルス変化が発生する。パルス変化が発生する箇所が低減することによって消費電力を低減させることができる。 According to the ring delay line of the present invention, a pulse change occurs at one place at all times of oscillation. Power consumption can be reduced by reducing the locations where pulse changes occur.

また、本願発明のリングディレイラインは、リングディレイラインを構成する負論理素子としてＮＡＮＤ、又はＮＯＲの論理素子を用いることができる。各負論理素子は１つの素子を単位として遅延素子を構成し、（ａ）負論理素子を環状連結することにより遅延回路を構成する。本願発明のリングディレイラインにおいて、環状連結される各負論理素子は、１個の素子を単位として遅延素子を構成するため、従来の２つのインバータを連結した遅延ユニットＤＵのように２個の素子を単位として遅延素子を構成する場合と比較して遅延素子の個数に対して、ラッチで読み取る信号数を増加させることができる。 Further, in the ring delay line of the present invention, a NAND or NOR logic element can be used as the negative logic element constituting the ring delay line. Each negative logic element constitutes a delay element in units of one element, and (a) a delay circuit is formed by cyclically connecting the negative logic elements. In the ring delay line of the present invention, since each negative logic element circularly connected constitutes a delay element in units of one element, two elements like a conventional delay unit DU in which two inverters are connected. The number of signals read by the latch can be increased with respect to the number of delay elements as compared with the case where the delay elements are configured in units of.

負論理素子は、入力状態に応じて、周回するパルス信号を反転して出力する。負論理素子は、環状連結する３個の負論理素子において、（ｃ）前段の負論理素子の出力、及び前々段の負論理素子の出力を入力する。負論理素子は、前段の負論理素子の出力と前前段の負論理素子の出力に基づいて、その負論理素子の出力を決定する。負論理素子の出力は２つの入力状態によって定まる。負論理素子は、２つの入力が共に“０”である場合は“１”を出力し、２つの入力が共に“１”である場合は“０”を出力し、２つの入力の何れかが“１”で他が“０”である場合は全て“１”又は“０”を出力するため、３個の負論理素子を単位としてパルス信号が周回する。 The negative logic element inverts and outputs the orbiting pulse signal according to the input state. The negative logic element inputs the output of (c) the negative logic element in the previous stage and the output of the negative logic element in the previous stage in the three negative logic elements connected in a ring shape. The negative logic element determines the output of the negative logic element based on the output of the negative logic element in the previous stage and the output of the negative logic element in the previous previous stage. The output of the negative logic element is determined by the two input states. The negative logic element outputs "1" when both inputs are "0", outputs "0" when both inputs are "1", and either of the two inputs When it is "1" and the others are "0", "1" or "0" is output, so that the pulse signal circulates in units of three negative logic elements.

したがって、負論理素子は２入力素子とし、
・その負論理素子の前段の負論理素子の出力を入力する第１の入力端子
・その負論理素子の前前段の負論理素子の出力を入力する第２の入力端子
を備える。 Therefore, the negative logic element is a 2-input element.
-A first input terminal for inputting the output of the negative logic element in the previous stage of the negative logic element.-A second input terminal for inputting the output of the negative logic element in the previous stage of the negative logic element is provided.

本願発明のリングディレイラインは、（ｂ）環状連結される負論理素子の個数を（３ｎ＋１）個（ｎ≧１の整数）とする。この構成は、３個の負論理素子を単位とするパルス信号の周回において、リングディレイラインを周回して元に戻った際、周回した後のパルス信号と元のパルス信号が同信号となって周回が停止することを避けるためである。 In the ring delay line of the present invention, (b) the number of negative logic elements connected in a ring shape is (3n + 1) (an integer of n ≧ 1). In this configuration, in the orbit of a pulse signal with three negative logic elements as a unit, when the ring delay line is orbited and returned to the original state, the pulse signal after the orbit and the original pulse signal become the same signal. This is to prevent the lap from stopping.

環状連結において連続する負論理素子の間に偶数個のインバータを備える構成とすることができる。インバータは、入力を反転して出力する論理素子であり、偶数個のインバータの出力は入力と同じ信号となるため遅延素子として用いることができる。インバータの個数を増減することによって、リングディレイラインを周回する時間を調整することができる。 An even number of inverters may be provided between continuous negative logic elements in an annular connection. The inverter is a logic element that inverts the input and outputs it, and since the output of an even number of inverters becomes the same signal as the input, it can be used as a delay element. By increasing or decreasing the number of inverters, the time to go around the ring delay line can be adjusted.

本願発明のリングディレイラインは、低消費電力化を実現する形態として、負論理素子であるＮＡＮＤ、ＮＯＲの論理素子とインバータとの組み合わせによって複数の形態とすることができる。
1.ＮＡＮＤのみによる形態
2.ＮＯＲのみによる形態
3.ＮＡＮＤとインバータとの組み合わせによる形態
4.ＮＯＲとインバータとの組み合わせによる形態 The ring delay line of the present invention can be in a plurality of forms by combining a NAND or NOR logic element, which is a negative logic element, and an inverter as a form for realizing low power consumption.
1. Form only by NAND
2. Form only by NOR
3. Form by combination of NAND and inverter
4. Form by combination of NOR and inverter

リングディレイラインにおいて、環状連結する負論理素子の何れか、又は環状連結する負論理素子の間に設けたインバータの何れかでパルス信号が反転するとパルス信号の周回が開始する。 In the ring delay line, when the pulse signal is inverted by either one of the negative logic elements connected in a ring shape or the inverter provided between the negative logic elements connected in a ring shape, the circulation of the pulse signal starts.

（反転開始）
負論理素子のパルス信号の反転は、その負論理素子に開始信号を入力する第１の形態、又は環状連結する負論理素子の間に接続したインバータの何れかを負論理素子に置き換え、置き換えた負論理素子に開始信号を入力する第２の形態によって行うことができる。 (Start of reversal)
Inversion of the pulse signal of the negative logic element is performed by replacing either the first mode in which the start signal is input to the negative logic element or the inverter connected between the negative logic elements connected in a ring shape with the negative logic element. This can be done by the second mode in which the start signal is input to the negative logic element.

パルス信号の反転開始の第１の形態は、環状連結される負論理素子の内の一つの負論理素子を３入力素子とし、
・その負論理素子の前段の負論理素子の出力を入力する第１の入力端子
・その負論理素子の前前段の負論理素子の出力を入力する第２の入力端子
・その負論理素子の反転動作を開始する開始信号を入力する第３の入力端子
を備える。この場合、３つの入力が共に“０”である場合は“１”を出力し、３つの入力が共に“１”である場合は“０”を出力し、３つの入力の何れかが“１”で他が“０”である場合は全て“１”又は“０”を出力する。（以下、４つ以上の入力の場合も、同様である。） In the first mode of starting the inversion of the pulse signal, one of the negative logic elements connected in a ring shape is a three-input element.
-A first input terminal for inputting the output of the negative logic element in the previous stage of the negative logic element-A second input terminal for inputting the output of the negative logic element in the previous stage of the negative logic element-Inversion of the negative logic element It is provided with a third input terminal for inputting a start signal for starting operation. In this case, if all three inputs are "0", "1" is output, and if all three inputs are "1", "0" is output, and any of the three inputs is "1". If "" and the others are "0", "1" or "0" is output. (Hereinafter, the same applies to four or more inputs.)

反転開始のための開始信号を入力しない負論理素子は第１の入力端子と第２の入力端子を備えるのに対して、反転開始を行う負論理素子は、第１の入力端子及び第２の入力端子に加えて、開始信号を入力する第３の入力端子を備え、第３の入力端子に開始信号を入力することによって、負論理素子の反転動作を開始する。 A negative logic element that does not input a start signal for starting inverting has a first input terminal and a second input terminal, whereas a negative logic element that starts inverting has a first input terminal and a second input terminal. In addition to the input terminal, a third input terminal for inputting a start signal is provided, and by inputting the start signal to the third input terminal, the inverting operation of the negative logic element is started.

パルス信号の反転開始の第２の形態は、環状連結される負論理素子の間に設けた偶数個のインバータの内の一つのインバータを２入力素子の負論理素子に置き換え、
・その負論理素子の前段のインバータの出力を入力する第４の入力端子
・その負論理素子の後段にある、環状連結される負論理素子の反転動作を開始する開始信号を入力する第５の入力端子
を備える。 The second mode of starting the inversion of the pulse signal is to replace one of the even number of inverters provided between the negative logic elements connected in a ring shape with the negative logic element of the two input elements.
-Fourth input terminal for inputting the output of the inverter in the previous stage of the negative logic element-Fifth input of the start signal for starting the inversion operation of the negative logic element connected in a ring shape in the subsequent stage of the negative logic element It has an input terminal.

反転開始を行わないインバータは前段のインバータの出力を入力する第４の入力端子のみを備えるのに対して、反転開始を行うインバータに置き換えた負論理素子は、第４の入力端子に加えて、開始信号を入力する第５の入力端子を備え、第５の入力端子に開始信号を入力することによって、その後に連接される負論理素子の反転動作を開始する。 The inverter that does not start inverting has only the fourth input terminal that inputs the output of the inverter in the previous stage, whereas the negative logic element replaced with the inverter that starts inverting has in addition to the fourth input terminal. A fifth input terminal for inputting a start signal is provided, and by inputting the start signal to the fifth input terminal, the inversion operation of the negative logic element connected thereafter is started.

本願発明のＡ／Ｄ変換回路は、時間軸計測（Time to Digital Converter：TDC）型Ａ／Ｄ変換器（ＴＡＤ）であり、本願発明のリングディレイラインと、所定時間の間にリングディレイライン内でパルス信号が通過した負論理素子の段数に対応する数値データを生成する符号化回路とを備える。 The A / D conversion circuit of the present invention is a time-to-digital converter (TDC) type analog-to-digital converter (TAD), and is inside the ring delay line of the present invention and within a predetermined time. It is provided with a coding circuit that generates numerical data corresponding to the number of stages of the negative logic element through which the pulse signal has passed.

リングディレイラインの負論理素子及びインバータは、各負論理素子及びインバータに入力する入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させ、符号化回路は、生成する数値データを前記入力信号の電圧レベルを表すＡ／Ｄ変換データとして出力する。 The negative logic element and the inverter of the ring delay line delay the pulse signal with a delay time corresponding to the voltage level of the input signal input to each negative logic element and the inverter, and the coding circuit uses the generated numerical data as the input signal. It is output as A / D conversion data representing the voltage level of.

以上説明したように、本願発明のリングディレイライン及びＡ／Ｄ変換器は、
・リングディレイラインを低消費電力化し、Ａ／Ｄ変換器の消費電力を低減する
・リングディレイラインにおいて、発振している全ての時間においてパルス変化の発生を１ヶ所とすることで消費電力を低減する
・遅延ユニットＤＵを用いない構成とし、遅延ユニットＤＵからのラッチの読み取り数の低減を解消する
ことができる。 As described above, the ring delay line and A / D converter of the present invention are
-Lower power consumption of the ring delay line and reduce the power consumption of the A / D converter.-Reduce the power consumption of the ring delay line by generating one pulse change at all times during oscillation. -The delay unit DU is not used, and the reduction in the number of latch reads from the delay unit DU can be eliminated.

本願発明のリングディレイラインの概略構成を説明するための図である。It is a figure for demonstrating the schematic structure of the ring delay line of this invention. 本願発明のＮＡＮＤのみによる回路構成を説明するための図である。It is a figure for demonstrating the circuit structure only by NAND of this invention. ＮＡＮＤ個数が（３ｎ＋１）の本願発明のＮＡＮＤのみによる動作のタイミングチャートである。It is a timing chart of the operation only by the NAND of this invention which the number of NANDs is (3n + 1). （３ｎ）個のＮＡＮＤのみによる動作のタイミングチャートである。It is a timing chart of the operation by only (3n) NAND. （３ｎ＋２）個のＮＡＮＤのみによる動作のタイミングチャートである。It is a timing chart of the operation by only (3n + 2) NAND. 本願発明のＮＯＲのみによる回路構成を説明するための図である。It is a figure for demonstrating the circuit structure only by NOR of this invention. ＮＯＲの個数が（３ｎ＋１）の本願発明のＮＯＲのみによる動作のタイミングチャートである。It is a timing chart of the operation only by the NOR of the present invention in which the number of NORs is (3n + 1). （３ｎ）個のＮＯＲのみによる動作のタイミングチャートである。It is a timing chart of the operation by only (3n) NORs. （３ｎ＋２）個のＮＡＮＤのみによる動作のタイミングチャートである。It is a timing chart of the operation by only (3n + 2) NAND. 本願発明のＮＡＮＤとインバータによる回路構成を説明するための図である。It is a figure for demonstrating the circuit structure by the NAND and the inverter of this invention. 本願発明のＮＡＮＤとインバータによる動作のタイミングチャートである。It is a timing chart of the operation by the NAND and the inverter of this invention. 本願発明のＮＡＮＤとインバータによる動作のタイミングチャートである。It is a timing chart of the operation by the NAND and the inverter of this invention. 本願発明のＮＯＲとインバータによる回路構成を説明するための図である。It is a figure for demonstrating the circuit structure by NOR and an inverter of this invention. 本願発明のＮＯＲとインバータによる動作のタイミングチャートである。It is a timing chart of operation by NOR and an inverter of this invention. 本願発明のＮＯＲとインバータによる動作のタイミングチャートである。It is a timing chart of operation by NOR and an inverter of this invention. ＴＤＣ型Ａ／Ｄ変換器の回路構成を説明するための図である。It is a figure for demonstrating the circuit structure of the TDC type A / D converter. 消費電力の比較図である。It is a comparative figure of power consumption. 遅延ユニットＤＵの構成例、及び遅延ユニットＤＵの遅延時間と入力電圧Ｖinとの関係を示す図である。It is a figure which shows the configuration example of the delay unit DU, and the relationship between the delay time of the delay unit DU, and the input voltage Vin. 基本型ＲＤＬの基本構成、遅延ユニットＤＵを用いた基本構成を示す図である。It is a figure which shows the basic structure of the basic type RDL, and the basic structure using a delay unit DU. 基本型ＲＤＬを用いたＴＡＤの消費電力例を示す図である。It is a figure which shows the power consumption example of TAD using a basic type RDL. 遅延ユニット３２段で構成された基本型ＲＤＬを示す図である。It is a figure which shows the basic type RDL which was composed of 32 stages of delay units. 遅延ユニット３２段で構成された基本型ＲＤＬによる動作のタイミングチャートである。It is a timing chart of the operation by the basic type RDL composed of 32 stages of delay units.

以下、本願発明の実施の形態について、図を参照しながら詳細に説明する。以下、図１を用いて本願発明のリングディレイラインの概略構成を説明し、図２−５を用いて負論理素子としてＮＡＮＤのみを用いたリングディレイラインの概略構成を説明し、図６−９を用いて負論理素子としてＮＯＲのみを用いたリングディレイラインの概略構成を説明し、図１０−１２を用いて負論理素子としてＮＡＮＤとインバータとによって構成したリングディレイラインの概略構成を説明し、図１３−１５を用いて負論理素子としてＮＯＲとインバータとによって構成したリングディレイラインの概略構成を説明する。また、図１６を用いてＴＤＣ型のＡ／Ｄ変換回路の概略構成を説明する。また、図１７を用いて本願発明の消費電力の低減効果を説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Hereinafter, the schematic configuration of the ring delay line of the present invention will be described with reference to FIG. 1, and the schematic configuration of the ring delay line using only NAND as a negative logic element will be described with reference to FIG. 2-5. FIG. 6-9. The schematic configuration of the ring delay line using only NOR as the negative logic element will be described using the above, and the schematic configuration of the ring delay line composed of the NAND and the inverter as the negative logic element will be described with reference to FIG. 10-12. A schematic configuration of a ring delay line composed of a NOR and an inverter as a negative logic element will be described with reference to FIGS. 13-15. Further, the schematic configuration of the TDC type A / D conversion circuit will be described with reference to FIG. In addition, the power consumption reduction effect of the present invention will be described with reference to FIG.

（リングディレイラインの概要）
図１（ａ）は本願発明のリングディレイラインの概要を説明するための図である。本願発明のリングディレイラインは、２以上のパルス信号の負論理演算を出力する負論理素子を環状連結して遅延回路を構成するリングディレイラインであって、以下の構成を備える。
（ａ）環状連結される負論理素子の個数は（３ｎ＋１）個（ｎ≧１の整数）である。
（ｂ）各負論理素子に入力するパルス信号は、前記環状連結において前段の負論理素子の出力、及び前々段の負論理素子の出力である。 (Overview of ring delay line)
FIG. 1A is a diagram for explaining an outline of the ring delay line of the present invention. The ring delay line of the present invention is a ring delay line in which negative logic elements that output negative logic operations of two or more pulse signals are cyclically connected to form a delay circuit, and has the following configuration.
(A) The number of negative logic elements that are cyclically connected is (3n + 1) (an integer of n ≧ 1).
(B) The pulse signal input to each negative logic element is the output of the negative logic element in the previous stage and the output of the negative logic element in the previous stage in the annular connection.

図１（ａ）において、リングディレイライン（ＲＤＬ）１は、（３ｎ＋１）個（ｎは１以上の整数）の負論理素子を備える。これらの負論理素子は、３段の負論理素子Ｇ（ｉ）（符号１ａ），Ｇ（ｉ−１）（符号１ｂ），及びＧ（ｉ−２）（符号１ｃ）を一構成単位（符号１１、１２，１３）として連結すると共に、１段の負論理素子Ｇ（ｊ）（符号１ｄ）を連結することによって、全個数が（３ｎ＋１）個の負論理素子が環状に連結される。 In FIG. 1A, the ring delay line (RDL) 1 includes (3n + 1) (n is an integer of 1 or more) negative logic elements. These negative logic elements are composed of three stages of negative logic elements G (i) (reference numeral 1a), G (i-1) (reference numeral 1b), and G (i-2) (reference numeral 1c). By connecting as 11, 12, 13) and connecting one-stage negative logic elements G (j) (reference numeral 1d), a total of (3n + 1) negative logic elements are connected in a ring shape.

図１（ａ）では、一構成単位を成す３段の負論理素子Ｇ（ｉ），Ｇ（ｉ−１），及びＧ（ｉ−２）の連結構成をＧ−１（符号１１）で表し、Ｇ−１（１１）に連結する３段の負論理素子からなる構成をＧ−２（符号１２）で表し、環状に連結した最後の３段の負論理素子からなる構成をＧ−３ｎ（符号１３）で表し、１段の負論理素子をＧ（ｊ）（符号１ｄ）で表している。なお、図１（ａ）において信号の流れは右から左である。 In FIG. 1A, the connected configuration of the three-stage negative logic elements G (i), G (i-1), and G (i-2) forming one structural unit is represented by G-1 (reference numeral 11). , The configuration consisting of three stages of negative logic elements connected to G-1 (11) is represented by G-2 (reference numeral 12), and the configuration consisting of the last three stages of negative logic elements connected in a ring shape is G-3n ( It is represented by reference numeral 13), and the one-stage negative logic element is represented by G (j) (reference numeral 1d). In FIG. 1A, the signal flow is from right to left.

Ｇ−１（符号１１）の連結構成は、３段の負論理素子Ｇ（ｉ），Ｇ（ｉ−１），及びＧ（ｉ−２）（符号１ａ〜１ｃ）を連結すると共に、負論理素子Ｇ（ｉ）（符号１ａ）の一方の入力端には前段の負論理素子Ｇ（ｉ−１）（符号１ｂ）の出力Ｐ（ｉ−１）を入力し、他方の入力端には前前段の負論理素子Ｇ（ｉ−２）（符号１ｃ）の出力Ｐ（ｉ−２）を入力し、負論理演算の出力Ｐ（ｉ）を出力する。 The connection configuration of G-1 (reference numeral 11) is such that three stages of negative logic elements G (i), G (i-1), and G (i-2) (reference numerals 1a to 1c) are connected and negative logic is used. The output P (i-1) of the negative logic element G (i-1) (reference numeral 1b) in the previous stage is input to one input end of the elements G (i) (reference numeral 1a), and the front is input to the other input end. The output P (i-2) of the negative logic element G (i-2) (reference numeral 1c) in the previous stage is input, and the output P (i) of the negative logic operation is output.

図１（ｂ）は、出力Ｐ（＊）の遷移状態の例を示している。（負論理素子としてＮＡＮＤ素子を用いた場合で示す。）連結構成Ｇ−１（符号１１）の出力Ｐ（ｉ−２），Ｐ（ｉ−１），Ｐ（ｉ）の出力状態は、次の連結構成Ｇ−２（符号１２）の出力Ｐ（ｉ＋１），Ｐ（ｉ＋２），Ｐ（ｉ＋３）の出力状態と同じ出力状態となる。環状連結される連結構成Ｇ−３（図示していない）からＧ−３ｎ（符号１３）までの出力状態についても同じ出力状態となる。 FIG. 1B shows an example of the transition state of the output P (*). (Shown when a NAND element is used as the negative logic element.) The output states of the outputs P (i-2), P (i-1), and P (i) of the connection configuration G-1 (reference numeral 11) are as follows. The output state is the same as that of the outputs P (i + 1), P (i + 2), and P (i + 3) of the connection configuration G-2 (reference numeral 12). The same output state is obtained for the output states from the connection configuration G-3 (not shown) to G-3n (reference numeral 13) which are cyclically connected.

連結構成Ｇ−３ｎ（符号１３）に続けて、連結構成Ｇ−１（符号１１）を連結して環状連結を構成すると、連結構成Ｇ−３ｎ（符号１３）の出力状態は連結構成Ｇ−１（符号１１）の状態と一致するためパルス信号の周回は停止する。本願発明のリングディレイラインは、連結構成Ｇ−３ｎと連結構成Ｇ−１との間に負論理素子Ｇ（ｊ）を設けることによってＧ−３ｎの出力状態とＧ−１の状態との一致を避け、これによってパルス信号は周回を可能とする。 When the connection configuration G-3n (reference numeral 13) is followed by the connection configuration G-1 (reference numeral 11) to form an annular connection, the output state of the connection configuration G-3n (reference numeral 13) is the connection configuration G-1. Since it matches the state of (reference numeral 11), the circulation of the pulse signal is stopped. In the ring delay line of the present invention, the output state of G-3n and the state of G-1 are matched by providing a negative logic element G (j) between the connection configuration G-3n and the connection configuration G-1. Avoid, which allows the pulse signal to orbit.

●（負論理素子の個数（３ｎ＋１））
以下、環状連結した負論理素子のリングディレイラインをパルス信号が周回するには、リングディレイラインを構成する負論理素子の個数が（３ｎ＋１）個であることを説明する。ここでは、負論理素子としてＮＡＮＤを用いて説明する。 ● (Number of negative logic elements (3n + 1))
Hereinafter, it will be described that the number of negative logic elements constituting the ring delay line is (3n + 1) in order for the pulse signal to circulate around the ring delay line of the negative logic elements connected in a ring shape. Here, NAND will be used as a negative logic element.

負論理素子（ＮＡＮＤ）の個数ｍが（３ｎ＋１）個（ｎ≧１の整数）であることは、ＮＡＮＤを連結して構成されるリングディレイラインの動作において、個数ｍを３で割った余りによる場合分けにおいて、余りが１となる、ｍ≡１（mod 3）であることに相当する。各場合分けの発振状態は以下のようになる。
・ｍ≡０（mod 3）の場合：リングディレイラインのパルス信号は周回せず発振しない。
・ｍ≡１（mod 3）の場合：リングディレイラインのパルス信号は１ヶ所ずつ変化して周回して発振する。
・ｍ≡２（mod 3）の場合：リングディレイラインのパルス信号は２ヶ所ずつ変化して周回して発振する。
なお、ｍ≡０（mod 3）はＮＡＮＤの個数ｍ（≧４）が３ｎ個（ｎ≧１の整数）に対応し、ｍ≡２（mod 3）はＮＡＮＤの個数ｍ（≧４）が（３ｎ＋２）個（ｎ≧１の整数）に対応する。 The fact that the number m of negative logic elements (NAND) is (3n + 1) (an integer of n ≧ 1) is due to the remainder of dividing the number m by 3 in the operation of the ring delay line configured by connecting NAND. In the case classification, it corresponds to m≡1 (mod 3) in which the remainder is 1. The oscillation state for each case is as follows.
-For m≡0 (mod 3): The pulse signal of the ring delay line does not circulate and does not oscillate.
・ In the case of m≡1 (mod 3): The pulse signal of the ring delay line changes one by one and oscillates around.
・ In the case of m≡2 (mod 3): The pulse signal of the ring delay line changes in two places and oscillates around.
Note that m≡0 (mod 3) corresponds to 3n NAND numbers m (≧ 4) (integers of n ≧ 1), and m≡2 (mod 3) has the number of NANDs m (≧ 4) (≧ 4). It corresponds to 3n + 2) (integer of n ≧ 1).

負論理素子の個数が（３ｎ＋１）個であることは、以下の２つの条件(A),(B)を満たすことで成り立つ。
(A) リングディレイラインにおいて１ヶ所ずつ変化するように発振させるためにはｍ≡１（mod 3）でなければならない。
(B) リングディレイラインを周回する信号の状態変化において、ｍ≡１（mod 3）であれば必ず１ヶ所ずつ変化するようにして発振する。 The fact that the number of negative logic elements is (3n + 1) is satisfied by satisfying the following two conditions (A) and (B).
(A) It must be m≡1 (mod 3) in order to oscillate so as to change one by one in the ring delay line.
(B) When the state of the signal that goes around the ring delay line changes, if m≡1 (mod 3), it oscillates so that it always changes in one place.

（(A)の条件）
はじめに、(A)の条件について説明する。（開始信号PAの入力やＮＡＮＤの番号付けに関しては図２（ｂ）を参照されたい。）
各ＮＡＮＤの番号を１，２，…，ｍとし、番号ｉのＮＡＮＤの初期状態をＰ(i)で表して、開始信号PAを入力したＮＡＮＤの番号を1,2とすると、
Ｐ(1)＝Ｐ(2)＝１
となり、番号3，4，…, ｍのＮＡＮＤの初期状態は以下の漸化式で表される。
(Condition (A))
First, the condition (A) will be described. (See Fig. 2 (b) for input of start signal PA and NAND numbering.)
Assuming that the numbers of each NAND are 1, 2, ..., M, the initial state of the NAND of the number i is represented by P (i), and the NAND number to which the start signal PA is input is 1,2.
P (1) = P (2) = 1
Therefore, the initial state of NAND with numbers 3, 4, ..., M is expressed by the following recurrence formula.

この漸化式から各ＮＡＮＤの初期状態Ｐ(i)は以下で表される。
From this recurrence formula, the initial state P (i) of each NAND is represented by the following.

開始信号をPA=1とした後の最初の変化について見ると、ＮＡＮＤ１の出力は以下の式で表される。この式はｍ≡2（mod 3）のときにＮＡＮＤ１の出力が最初に変化することを示している。
Looking at the first change after setting the start signal to PA = 1, the output of NAND1 is expressed by the following equation. This equation shows that the output of NAND1 changes first when m≡2 (mod 3).

また、ＮＡＮＤ２の出力は以下の式で表される。この式は、ｍ≡1,2（mod 3）のときはＮＡＮＤ２の出力が最初に変化することを示している。
The output of NAND2 is expressed by the following equation. This equation shows that the output of NAND2 changes first when m≡1,2 (mod 3).

したがって、
ｍ≡0（mod 3）の場合：ＮＡＮＤの出力は変化しない。
ｍ≡1（mod 3）の場合：ＮＡＮＤ２の出力が最初に変化する。
ｍ≡2（mod 3）の場合：ＮＡＮＤ１，２の出力が最初に変化する。
となり、１ヶ所ずつ変化するように発振させるためにはｍ≡1（mod 3）でなければならないことを示している。 Therefore,
For m≡0 (mod 3): NAND output does not change.
In the case of m≡1 (mod 3): The output of NAND2 changes first.
In the case of m≡2 (mod 3): The outputs of NAND1 and 2 change first.
It shows that m≡1 (mod 3) must be used to oscillate so as to change one place at a time.

上記から、条件(A)の、リングディレイラインにおいて１ヶ所ずつ変化するように発振させるためにはｍ≡１（mod 3）でなければならないことが示される。 From the above, it is shown that the condition (A) must be m≡1 (mod 3) in order to oscillate so as to change one by one in the ring delay line.

（(B)の条件）
次に、(B)の状態変化の条件について説明する。ここでは、ｍ≡１（mod 3）であれば必ず１ヶ所ずつ変化するようにして発振することを、漸化式を用いて説明する。 (Condition (B))
Next, the condition of the state change in (B) will be described. Here, it will be described using a recurrence formula that oscillation is always performed so as to change one place at a time if m≡1 (mod 3).

(B)の条件の説明では各ＮＡＮＤの番号を１，２，…，ｍから整数環Zのmを法とする剰余環Z/mZの元０，１，…，ｍ−１に変更する。この変更は、数式においてＮＡＮＤの番号による場合分けを避けるためである。時刻tにおける番号iのＮＡＮＤの出力をＰ(i,t)で表したとき、初期（t＝0）の状態と開始信号PA=1とした後（t≧1）の状態は、それぞれ以下の漸化式で表される。
In the explanation of the condition (B), the number of each NAND is changed from 1, 2, ..., M to the elements 0, 1, ..., M-1 of the residual ring Z / mZ modulo m of the integer ring Z. This change is to avoid case classification by NAND number in the formula. When the NAND output of number i at time t is represented by P (i, t), the initial (t = 0) state and the state after the start signal PA = 1 (t ≧ 1) are as follows. It is expressed by a recurrence formula.

上記した漸化式で表されるＮＡＮＤ出力Ｐ(i,t)において、時刻tの出力と時刻t+2の出力との間には以下の定理１．で示される関係がある。
定理１．任意のi,tでＰ(i,t)＝Ｐ(i+3,t+2) In the NAND output P (i, t) expressed by the above recurrence formula, the following theorem is between the output at time t and the output at time t + 2. There is a relationship indicated by.
Theorem 1. P (i, t) = P (i + 3, t + 2) for any i, t

この定理１．は、時刻t+2のときの各ＮＡＮＤの出力は、時刻tのときの各ＮＡＮＤの出力に対してＮＡＮＤが３つ分だけずれた位置にあるＮＡＮＤの出力と等しいことを意味している。 This theorem 1. Means that the output of each NAND at time t + 2 is equal to the output of the NAND at a position where the NAND is offset by 3 from the output of each NAND at time t.

ｔ≦2のときにｍ≡１（mod 3）であれば必ず１ヶ所ずつ変化して発振することを示すことができれば、定理１．から導かれる後述の定理３．を用いて、数学的帰納法によって任意のｔでｍ≡１（mod 3）であれば必ず１ヶ所ずつ変化して発振することを示すことができる。 Theorem 1. If it can be shown that when t ≦ 2, if m≡1 (mod 3), the oscillation always changes one place at a time. The theorem described later derived from 3. By mathematical induction, it can be shown that if m≡1 (mod 3) at an arbitrary t, it always changes by one place and oscillates.

そこで、次に、ｔ≦2のときにｍ≡１（mod 3）であれば必ず１ヶ所ずつ変化して発振することを、t=0,t=1，及びt=2におけるP(i,t)を具体的に求めて説明する。 Therefore, next, when t ≦ 2, if m≡1 (mod 3), the oscillation always changes by one place, and P (i, at t = 0, t = 1, and t = 2 t) will be specifically obtained and explained.

・t=0のとき：
Ｐ(0,0)＝Ｐ(1,0)＝１，Ｐ(2,0)＝０，Ｐ(3,0)＝１であり、i＝4,5,…,m-1のときのＰ(i,0)は次の定理２．から求めることができる。
定理２．i＝4,5,…,m-1のときＰ(i,0)＝Ｐ(i-3,0)が成り立つ。
定理２．は初期状態（t=0）において、番号が４以上のＮＡＮＤの出力Ｐ(i,0)は、３つ前のＮＡＮＤの出力Ｐ(i-3,0)と等しいことを意味している。・ When t = 0:
When P (0,0) = P (1,0) = 1, P (2,0) = 0, P (3,0) = 1, and i = 4,5, ..., m-1 P (i, 0) is the following theorem 2. Can be obtained from.
Theorem 2. When i = 4,5, ..., m-1, P (i, 0) = P (i-3,0) holds.
Theorem 2. Means that in the initial state (t = 0), the output P (i, 0) of the NAND having a number of 4 or more is equal to the output P (i-3,0) of the NAND three before.

・t=0のとき：
この定理２．から、t=0の場合のＰ(i,0)は以下である。
・ When t = 0:
This theorem 2. Therefore, P (i, 0) when t = 0 is as follows.

・t=1のとき：
i＝2,3,…,m-1のときは、Ｐ(i,0)の漸化式とt＝1としたときのＰ(i,t)の漸化式とからＰ(i,1)＝Ｐ(i,0)であるため、時刻t＝0から時刻t=1になるときに出力が変化する可能性があるＮＡＮＤはi＝0,1である。Ｐ(0,1),Ｐ(1,1)は以下の式で表される。
・ When t = 1:
When i = 2,3, ..., m-1, the recurrence formula of P (i, 0) and the recurrence formula of P (i, t) when t = 1 are added to P (i, 1). ) = P (i, 0), so the NAND whose output may change from time t = 0 to time t = 1 is i = 0,1. P (0,1) and P (1,1) are expressed by the following equations.

この式は、t=1のときは、
ｍ≡0（mod 3）の場合：ＮＡＮＤの出力は変化しない。
ｍ≡1（mod 3）の場合：番号i=1のＮＡＮＤの出力が変化する。
ｍ≡2（mod 3）の場合：番号i=0,1のＮＡＮＤの出力が変化する。
であることを示している。 This formula is when t = 1.
For m≡0 (mod 3): NAND output does not change.
In the case of m≡1 (mod 3): The output of NAND with the number i = 1 changes.
In the case of m≡2 (mod 3): The output of NAND with the number i = 0,1 changes.
It shows that.

・t=2のとき：
t=2のときにおいて、i=4,5,…,m-1の場合ｎは定理１及び定理２からＰ(i,2)＝Ｐ(i,1)であり、i=3の場合には定理1からＰ(3,2)＝Ｐ(0,0)＝Ｐ(3,0)＝Ｐ(3,1)であり、i=0の場合にはm≧4よりＰ(i-2,0)＝Ｐ(i-2,1)，Ｐ(i-1,0)＝Ｐ(i-1,1)でありＰ(i,2)＝Ｐ(i,1)であるため、時刻t＝1から時刻t=2になるときに出力が変化する可能性があるＮＡＮＤはi＝1,2である。Ｐ(1,2),Ｐ(2,2)は以下の式で表される。
・ When t = 2:
When t = 2, in the case of i = 4,5, ..., m-1, n is P (i, 2) = P (i, 1) from Theorem 1 and Theorem 2, and in the case of i = 3. Is from Theorem 1 to P (3,2) = P (0,0) = P (3,0) = P (3,1), and when i = 0, p (i-2) from m ≧ 4. , 0) = P (i-2,1), P (i-1,0) = P (i-1,1) and P (i, 2) = P (i, 1), so the time The NAND whose output may change from t = 1 to time t = 2 is i = 1,2. P (1,2) and P (2,2) are expressed by the following equations.

この式は、t=2のときは、
ｍ≡0（mod 3）の場合：ＮＡＮＤの出力は変化しない。
ｍ≡1（mod 3）の場合：番号i=2のＮＡＮＤの出力が変化する。
ｍ≡2（mod 3）の場合：番号i=1,2のＮＡＮＤの出力が変化する。
であることを示している。 This formula is when t = 2
For m≡0 (mod 3): NAND output does not change.
In the case of m≡1 (mod 3): The output of NAND with the number i = 2 changes.
In the case of m≡2 (mod 3): The output of NAND with the number i = 1,2 changes.
It shows that.

上記から、ｔ≦2のときにｍ≡１（mod 3）であれば必ず１ヶ所ずつ変化するようにして発振することが示される。 From the above, it is shown that when t ≦ 2, if m≡1 (mod 3), the oscillation always changes one place at a time.

次に、任意のｔでｍ≡１（mod 3）であれば必ず１ヶ所ずつ変化して発振することを説明する。
定理１．からＰ(i,t)＝Ｐ(i,t+1)⇔Ｐ(i+3,t+2)＝Ｐ(i+3,t+3)が成り立つことから、以下の定理３．が得られる。
定理３．時刻tから時刻t+1になるときに出力が変化するＮＡＮＤの個数（｛i|P(i,t)≠P(i,t+1) ｝の元の個数）と、時刻t+2から時刻t+3になるときに出力が変化するＮＡＮＤの個数（｛i|P(i,t+2)≠P(i,t+3) ｝の元の個数）が等しい。 Next, it will be described that if m≡1 (mod 3) at an arbitrary t, the oscillation always changes one place at a time.
Theorem 1. Since P (i, t) = P (i, t + 1) ⇔ P (i + 3, t + 2) = P (i + 3, t + 3) holds, the following theorem 3. Is obtained.
Theorem 3. From the number of NANDs whose output changes when time t changes to time t + 1 (the original number of {i | P (i, t) ≠ P (i, t + 1)}) and time t + 2. The number of NANDs whose output changes at time t + 3 (the original number of {i | P (i, t + 2) ≠ P (i, t + 3)}) is equal.

定理３．から、時刻t=0から時刻t=1になるときに出力が変化するＮＡＮＤの個数と、時刻t=1から時刻t=2になるときに出力が変化するＮＡＮＤの個数から、その後で出力が変化するＮＡＮＤの個数を求めることができる。 Theorem 3. From the number of NANDs whose output changes when time t = 0 to time t = 1 and the number of NANDs whose output changes when time t = 1 to time t = 2, then the output is The number of NANDs that change can be obtained.

上記から、ｍ≡0,1,2（mod 3）の各場合について出力が変化するＮＡＮＤの個数は以下の表１で表すことができる。
From the above, the number of NAND whose output changes in each case of m≡0,1,2 (mod 3) can be represented by Table 1 below.

表１と定理３．とから、以下の関係となることが示される。
ｍ≡0（mod 3）の場合：ＮＡＮＤの出力は変化しない。
ｍ≡1（mod 3）の場合：常に1ヶ所ずつ変化するように発振する。
ｍ≡2（mod 3）の場合：常に2ヶ所ずつ変化するように発振する。 Table 1 and Theorem 3. From, it is shown that the relationship is as follows.
For m≡0 (mod 3): NAND output does not change.
In the case of m≡1 (mod 3): Oscillate so as to always change one place at a time.
In the case of m≡2 (mod 3): Oscillate so that it always changes in two places.

上記から、(B)の条件である、リングディレイラインを周回する信号の状態変化において、ｍ≡１（mod 3）であれば必ず１ヶ所ずつ変化するようにして発振することが示される。 From the above, it is shown that in the state change of the signal orbiting the ring delay line, which is the condition (B), if m≡1 (mod 3), the oscillation is made so as to change one by one.

（負論理素子を２のべき乗とするときの負論理素子の個数）
Ａ／Ｄ変換器は、通常、変換してデジタル値を２のべき乗で表す。本願発明のリングディレイラインを用いてＡ／Ｄ変換器を構成する際には、変換したデジタル値が２のべき乗で表されることが後処理において望ましい。この要求からリングディレイラインを構成する負論理素子の個数は、２のべき乗の内、３で割って１余るものの個数は４のべき乗個であることが求められる。 (Number of negative logic elements when the negative logic element is a power of 2)
A / D converters usually convert and represent digital values as powers of 2. When constructing an A / D converter using the ring delay line of the present invention, it is desirable in post-processing that the converted digital value is represented by a power of 2. From this requirement, the number of negative logic elements constituting the ring delay line is required to be the power of 4, and the number of the remaining 1 divided by 3 is the power of 4.

負論理素子の個数が４のべき乗個であることは、例えば、以下の合同式を用いて説明することができる。
負論理素子の個数が２のべき乗の内、３で割って１余るものの個数は４のべき乗個であることの条件は以下の合同式で表される。
２^∧２≡1（mod 3） The fact that the number of negative logic elements is a power of 4 can be explained by using, for example, the following congruence formula.
The condition that the number of negative logic elements is the power of 2 and the number of the remaining 1 divided by 3 is the power of 4 is expressed by the following congruence formula.
2 ^∧ 2≡1 (mod 3)

この合同式において、べき乗数の指数を偶数と奇数とで分けると、
２^∧（２ｎ）≡1（mod 3）
２^∧（２ｎ＋１）≡2（mod 3）
となる。 In this congruence formula, if the exponentiation exponent is divided into even and odd numbers,
2 ^∧ (2n) ≡ 1 (mod 3)
2 ^∧ (2n + 1) ≡ 2 (mod 3)
Will be.

このことから、２のべき乗を３で割った余りが１となるのは、べき乗の指数が偶数のみである。べき乗の指数が偶数のみであることは２^∧（２ｎ）で表され、これを変形して２^∧（２ｎ）＝（２^∧２）^∧ｎ＝４^∧ｎとなることから、２のべき乗の内で３で割って１余るものの個数は４のべき乗個であることが示される。
なお、上記で示した各定理は、本願発明のリングディレイラインの構成について、本願発明の発明者が見出した定理である。 From this, the remainder of dividing the power of 2 by 3 is 1 only when the exponent of the power is even. The fact that the exponent of the power is only an even number is represented by 2 ^∧ (2n), which is transformed into 2 ^∧ (2n) = (2 ^∧ 2) ^∧ n = 4 ^∧ n, so the power of 2 It is shown that the number of surpluses divided by 3 is a power of 4.
Each theorem shown above is a theorem found by the inventor of the present invention regarding the configuration of the ring delay line of the present invention.

（構成例）
以下、リングディレイラインを構成する負論理素子として、ＮＡＮＤのみによる回路構成、ＮＯＲのみによる回路構成、ＮＡＮＤとインバータによる回路構成、ＮＯＲとインバータによる回路構成について説明する。 (Configuration example)
Hereinafter, as the negative logic elements constituting the ring delay line, a circuit configuration using only NAND, a circuit configuration using only NOR, a circuit configuration using NAND and an inverter, and a circuit configuration using NOR and an inverter will be described.

各回路構成の説明において、ＮＡＮＤ又はＮＯＲの反転動作を開始する開始信号（ＰＡ）について、開始信号（ＰＡ）の入力がない回路構成と開始信号（ＰＡ）の入力がある回路構成を示している。 In the description of each circuit configuration, for the start signal (PA) that starts the inverting operation of NAND or NOR, a circuit configuration without a start signal (PA) input and a circuit configuration with a start signal (PA) input are shown. ..

リングディレイラインの初期状態において、開始信号（ＰＡ）を用いた場合、開始信号（ＰＡ）がＮＡＮＤを用いた回路では“０”、ＮＯＲを用いた回路では“１”の状態にある場合には信号反転が起きないためパルス信号は周回せず発振状態とならない。この停止状態において、開始信号（ＰＡ）を反転させることによって、リングディレイラインにおいてパルス信号が周回して発振状態に切り替わる。 When the start signal (PA) is used in the initial state of the ring delay line, the start signal (PA) is "0" in the circuit using NAND and "1" in the circuit using NOR. Since signal inversion does not occur, the pulse signal does not circulate and does not oscillate. In this stopped state, by inverting the start signal (PA), the pulse signal circulates in the ring delay line and switches to the oscillating state.

パルス信号の周回は、リングディレイライン上の負論理素子の信号状態を切り替えることで開始させることができるため、リングディレイライン上の負論理素子への開始信号（ＰＡ）を加えることによって負論理素子の信号状態を反転させることに限らず、例えば、リングディレイラインを構成する負論理素子への高周波成分の印加等によって負論理素子の信号状態に変化を誘導させる等、その他の手段によって行うことができる。例えば、印加する入力電圧の内、動作開始時点において何れかの負論理素子に印加する入力電圧を異ならせる、何れかの負論理素子と入力信号源との間にインピーダンスを接続する等の構成によって行い、負論理素子に対して信号状態の反転動作を誘起させる高周波成分を印加することが考えられる。 Since the circulation of the pulse signal can be started by switching the signal state of the negative logic element on the ring delay line, the negative logic element is added by adding the start signal (PA) to the negative logic element on the ring delay line. It is not limited to inverting the signal state of the above, but it can be performed by other means such as inducing a change in the signal state of the negative logic element by applying a high frequency component to the negative logic element constituting the ring delay line. it can. For example, among the input voltages to be applied, the input voltage applied to any of the negative logic elements at the start of operation may be different, or an impedance may be connected between any of the negative logic elements and the input signal source. It is conceivable to apply a high frequency component that induces a signal state inversion operation to the negative logic element.

以下、各回路構成例において、開始信号（ＰＡ）の入力がない回路構成と開始信号（ＰＡ）の入力がある回路構成を示す。 Hereinafter, in each circuit configuration example, a circuit configuration without a start signal (PA) input and a circuit configuration with a start signal (PA) input will be shown.

（ＮＡＮＤのみによる回路構成）
ＮＡＮＤのみによる回路構成について、図２の回路構成を説明するための図、図３〜５のタイミングチャートを用いて説明する。図２（ａ）は、ＮＡＮＤの反転動作を開始する開始信号（ＰＡ）の入力がない回路構成を示し、図２（ｂ）はＮＡＮＤの反転動作を開始する開始信号（ＰＡ）の入力がある回路構成を示している。 (Circuit configuration using NAND only)
The circuit configuration using only NAND will be described with reference to the drawings for explaining the circuit configuration of FIG. 2 and the timing charts of FIGS. 3 to 5. FIG. 2A shows a circuit configuration in which there is no input of a start signal (PA) for starting a NAND inversion operation, and FIG. 2B shows an input of a start signal (PA) for starting a NAND inversion operation. The circuit configuration is shown.

ＮＡＮＤのみによるリングディレイラインは、ＮＡＮＤを環状に連結して構成され、各ＮＡＮＤは、環状連結において、各ＮＡＮＤの入力を１つ前のＮＡＮＤの出力と、２つ前のＮＡＮＤの出力とする回路構成である。 A ring delay line consisting only of NAND is configured by connecting NAND in a ring shape, and each NAND is a circuit in which the input of each NAND is the output of the previous NAND and the output of the previous NAND in the ring connection. It is a configuration.

図２（ａ）のリングディレイラインの回路構成は、（３ｎ＋１）個のＮＡＮＤを環状に連結して構成される。図２（ｂ）のリングディレイラインの回路構成は１６個のＮＡＮＤを環状に連結し、開始信号ＰＡを入力する構成例を示している。ここでは、各ＮＡＮＤを番号１〜１６を用いてＮＡＮＤ１〜ＮＡＮＤ１６で示す。各ＮＡＮＤの入力端には１つ前のＮＡＮＤの出力と、２つ前のＮＡＮＤの出力が入力される。例えば、ＮＡＮＤ８の入力端には、ＮＡＮＤ７の出力Ｐ７とＮＡＮＤ６の出力Ｐ６が入力される。 The circuit configuration of the ring delay line shown in FIG. 2A is configured by connecting (3n + 1) NANDs in a ring shape. The circuit configuration of the ring delay line of FIG. 2B shows a configuration example in which 16 NANDs are connected in a ring shape and a start signal PA is input. Here, each NAND is represented by NAND1 to NAND16 using numbers 1 to 16. The output of the previous NAND and the output of the previous NAND are input to the input end of each NAND. For example, the output P7 of the NAND 7 and the output P6 of the NAND 6 are input to the input end of the NAND 8.

また、ＮＡＮＤ１とＮＡＮＤ２を３入力素子とし、それぞれ前段のＮＡＮＤの出力Ｐ１６と出力Ｐ１、及び前々段のＮＡＮＤの出力Ｐ１５と出力Ｐ１６が入力されると共に、開始信号ＰＡが入力される。開始信号ＰＡは、発振させる前は“０”としておき、発振させるときは“０”から“１”に変化させる。なお、（ａ）のように開始信号ＰＡがない場合は、回路への電源ＯＮの時の擾乱により発振が開始し、電源ＯＦＦまで発振が続行する。ただし、開始信号ＰＡがない場合には確実に同様の発振とならない場合もありうるので、確実な発振動作をさせるためには開始信号ＰＡを用いる方がよい。 Further, the NAND 1 and the NAND 2 are used as three input elements, and the output P16 and the output P1 of the NAND in the previous stage and the outputs P15 and the output P16 of the NAND in the previous stage are input, and the start signal PA is input. The start signal PA is set to "0" before oscillating, and is changed from "0" to "1" when oscillating. If there is no start signal PA as in (a), oscillation starts due to disturbance when the power is turned on to the circuit, and oscillation continues until the power is turned off. However, if there is no start signal PA, the same oscillation may not be surely performed. Therefore, it is better to use the start signal PA in order to ensure reliable oscillation operation.

図３〜図５は、それぞれＮＡＮＤの個数が１６個（＝（３ｎ＋１））、１５個（＝（３ｎ））、及び１７個（＝（３ｎ＋２））であるときのタイミングチャートを示している。なお、各図において、縦方向に各ＮＡＮＤを示し、横方向に時間を示し、ＰＡは開始信号を示している。 3 to 5 show timing charts when the number of NANDs is 16 (= (3n + 1)), 15 (= (3n)), and 17 (= (3n + 2)), respectively. In each figure, each NAND is shown in the vertical direction, the time is shown in the horizontal direction, and PA shows the start signal.

図３は、ＮＡＮＤの個数が１６個（＝（３ｎ＋１））のときには常に１ヶ所ずつ変化するように発振していることを示し、図４は、ＮＡＮＤの個数が１５個（＝（３ｎ））のときには発振しないことを示し、図５は、ＮＡＮＤの個数が１７個（＝（３ｎ＋２））のときには常に２ヶ所ずつ変化するように発振していることを示している。例えば、時間軸１の時にはＮｏ．１とＮｏ．２が１から“０”に変化し、時間軸２の時にはＮｏ．２とＮｏ．３が“０”から“１”に変化している。 FIG. 3 shows that when the number of NANDs is 16 (= (3n + 1)), the oscillation always changes by one place, and FIG. 4 shows that the number of NANDs is 15 (= (3n)). When the number of NANDs is 17 (= (3n + 2)), FIG. 5 shows that the NAND does not oscillate, and that the NAND always oscillates in two places. For example, when the time axis is 1, No. 1 and No. When 2 changes from 1 to "0" and the time axis is 2, No. 2 and No. 3 is changing from "0" to "1".

（ＮＯＲのみによる回路構成）
ＮＯＲのみによる回路構成について、図６の回路構成を説明するための図、図７〜９のタイミングチャートを用いて説明する。図６（ａ）は、ＮＯＲの反転動作を開始する開始信号（ＰＡ）の入力がない回路構成を示し、図６（ｂ）はＮＯＲの反転動作を開始する開始信号（ＰＡ）の入力がある回路構成を示している。 (Circuit configuration with NOR only)
The circuit configuration using only NOR will be described with reference to the drawings for explaining the circuit configuration of FIG. 6 and the timing charts of FIGS. 7 to 9. FIG. 6A shows a circuit configuration in which there is no input of a start signal (PA) for starting the NOR inversion operation, and FIG. 6B shows an input of a start signal (PA) for starting the NOR inversion operation. The circuit configuration is shown.

ＮＯＲのみによるリングディレイラインはＮＯＲを環状に連結し、各ＮＯＲは、環状連結において、各ＮＯＲの入力を１つ前のＯＲの出力と、２つ前のＮＯＲの出力とする回路構成である。 A ring delay line consisting of only NORs connects NORs in an annular shape, and each NOR has a circuit configuration in which the input of each NOR is the output of the previous OR and the output of the two previous NORs in the annular connection.

図６（ａ）のリングディレイラインの回路構成は、（３ｎ＋１）個のＮＯＲを環状に連結して構成される。図６（ｂ）の回路構成は１６個のＮＯＲを環状に連結した構成例を示している。ここでは、各ＮＯＲを、番号１〜１６を用いてＮＯＲ１〜ＮＯＲ１６で示す。各ＮＯＲの入力端には１つ前のＮＯＲの出力と、２つ前のＮＯＲの出力が入力される。例えば、ＮＯＲ８の入力端には、ＮＯＲ７の出力Ｐ７とＮＯＲ６の出力Ｐ６が入力される。 The circuit configuration of the ring delay line of FIG. 6A is configured by connecting (3n + 1) NORs in a ring shape. The circuit configuration of FIG. 6B shows a configuration example in which 16 NORs are connected in a ring shape. Here, each NOR is indicated by NOR1 to NOR16 using numbers 1 to 16. The output of the previous NOR and the output of the previous NOR are input to the input end of each NOR. For example, the output P7 of NOR7 and the output P6 of NOR6 are input to the input end of NOR8.

また、ＮＯＲ１とＮＯＲ２を３入力素子とし、それぞれ前段のＮＯＲの出力Ｐ１６と出力Ｐ１、及び前々段のＮＯＲの出力Ｐ１５と出力Ｐ１６が入力されると共に、開始信号ＰＡが入力される。開始信号ＰＡは、発振させる前は“１”としておき、発振させるときは“１”から“０”に変化させる。 Further, NOR1 and NOR2 are used as three input elements, and the output P16 and output P1 of the NOR in the previous stage and the outputs P15 and P16 of the NOR in the previous stage are input, and the start signal PA is input. The start signal PA is set to "1" before oscillating, and is changed from "1" to "0" when oscillating.

図７〜図９は、それぞれＮＯＲの個数が１６個（＝（３ｎ＋１））、１５個（＝（３ｎ））、及び１７個（＝（３ｎ＋２））であるときのタイミングチャートを示している。なお、各図において、縦方向に各ＮＯＲを示し、横方向に時間を示し、ＰＡは開始信号を示している。 7 to 9 show timing charts when the number of NORs is 16 (= (3n + 1)), 15 (= (3n)), and 17 (= (3n + 2)), respectively. In each figure, each NOR is shown in the vertical direction, the time is shown in the horizontal direction, and PA shows the start signal.

図７は、ＮＯＲの個数が１６個（＝（３ｎ＋１））のときには常に１ヶ所ずつ変化するように発振していることを示し、図８は、ＮＯＲの個数が１５個（＝（３ｎ））のときには発振しないことを示し、図９は、ＮＯＲの個数が１７個（＝（３ｎ＋２））のときには常に２ヶ所ずつ変化するように発振していることを示している。 FIG. 7 shows that when the number of NORs is 16 (= (3n + 1)), the oscillator always oscillates so as to change by one place, and FIG. 8 shows that the number of NORs is 15 (= (3n)). When the number is 17, it is shown that the oscillator does not oscillate, and FIG. 9 shows that when the number of NORs is 17 (= (3n + 2)), the oscillator oscillates so as to always change in two places.

（ＮＡＮＤとインバータによる回路構成）
ＮＡＮＤとインバータによる回路構成について、図１０の回路構成を説明するための図、図１１、１２のタイミングチャートを用いて説明する。図１０（ａ）は、ＮＡＮＤの反転動作を開始する開始信号（ＰＡ）の入力がない回路構成を示し、図１０（ｂ），（ｃ）はＮＡＮＤの反転動作を開始する開始信号（ＰＡ）の入力がある回路構成を示している。 (Circuit configuration with NAND and inverter)
The circuit configuration by the NAND and the inverter will be described with reference to the drawings for explaining the circuit configuration of FIG. 10 and the timing charts of FIGS. 11 and 12. FIG. 10A shows a circuit configuration in which there is no input of a start signal (PA) for starting a NAND inversion operation, and FIGS. 10B and 10C show a start signal (PA) for starting a NAND inversion operation. Shows the circuit configuration with the input of.

ＮＡＮＤとインバータによるリングディレイラインは、ＮＡＮＤを環状に連結すると共に、リングディレイライン上において隣り合うＮＡＮＤの間に偶数個のインバータを接続する構成である。各ＮＡＮＤは、環状連結において、１つ前のＮＡＮＤの出力と、２つ前のＮＡＮＤの出力を入力する。隣り合うＮＡＮＤの間には偶数個のインバータが接続されている。各ＮＡＮＤには、それぞれ偶数個のインバータを経た後、１つ前のＮＡＮＤの出力及び２つ前のＮＡＮＤの出力が入力される。インバータは偶数個であるため、各ＮＡＮＤに入力される信号は、１つ前のＮＡＮＤの出力及び２つ前のＮＡＮＤの出力は反転することなく同じ信号となる。ＮＡＮＤ間に接続されたインバータは、ＮＡＮＤと同様に信号Ｐを出力する。インバータを接続することによって出力の信号数を調整することができる。 A ring delay line consisting of a NAND and an inverter has a configuration in which the NAND is connected in a ring shape and an even number of inverters are connected between adjacent NANDs on the ring delay line. Each NAND inputs the output of the previous NAND and the output of the previous NAND in the cyclic connection. An even number of inverters are connected between adjacent NANDs. After passing through an even number of inverters, the output of the previous NAND and the output of the previous NAND are input to each NAND. Since the number of inverters is an even number, the signals input to each NAND are the same signal without inverting the output of the previous NAND and the output of the previous NAND. The inverter connected between the NANDs outputs the signal P in the same manner as the NAND. The number of output signals can be adjusted by connecting an inverter.

図１０（ａ）は開始信号（ＰＡ）の入力がない回路構成を示し、３ｎ＋１個のＮＡＮＤを連結すると共に、各ＮＡＮＤの間に偶数個のインバータを接続する。図１０（ｂ）の回路構成は３ｎ＋１個のＮＡＮＤを環状に連結し、各ＮＡＮＤの間の一つに開始信号ＰＡを入力するＮＡＮＤと奇数個のインバータとを接続し、他のＮＡＮＤの間には偶数個のインバータを接続する。図１０（ｃ）の回路構成は３ｎ＋１個のＮＡＮＤを環状に連結し、各ＮＡＮＤの間に偶数個のインバータを接続する。 FIG. 10A shows a circuit configuration in which there is no input of a start signal (PA), 3n + 1 NANDs are connected, and an even number of inverters are connected between each NAND. In the circuit configuration of FIG. 10B, 3n + 1 NANDs are connected in a ring shape, a NAND that inputs a start signal PA to one of each NAND and an odd number of inverters are connected, and between the other NANDs. Connects an even number of inverters. In the circuit configuration of FIG. 10C, 3n + 1 NANDs are connected in a ring shape, and an even number of inverters are connected between the NANDs.

（２入力のＮＡＮＤ構成）
図１０（ｂ）の回路構成は、開始信号を入力する構成として、１個のインバータに代えて１個の２入力のＮＡＮＤを設ける構成である。開始信号用ＮＡＮＤが備える２つの入力端において、一方の入力端には前段のＮＡＮＤの出力が入力され、他方の入力端には開始信号ＰＡが入力される。 (2-input NAND configuration)
The circuit configuration of FIG. 10B is a configuration in which one 2-input NAND is provided instead of one inverter as a configuration for inputting a start signal. At the two input ends of the NAND for the start signal, the output of the NAND of the previous stage is input to one input end, and the start signal PA is input to the other input end.

ＮＡＮＤ１，ＮＡＮＤ８、ＮＡＮＤ１７，及びＮＡＮＤ２４を環状に連結するとともに各ＮＡＮＤ間にインバータを備える。ＮＡＮＤ１とＮＡＮＤ８との間に偶数個のインバータ２〜インバータ７を接続し、ＮＡＮＤ８とＮＡＮＤ１７との間に偶数個のインバータ９〜インバータ１６を接続し、ＮＡＮＤ２４とＮＡＮＤ１との間に偶数個のインバータ２５〜インバータ３２を接続する。ＮＡＮＤ１７とＮＡＮＤ２４との間には、ＮＡＮＤ１８と奇数個のインバータ１９〜インバータ２３を接続する。この構成のリングディレイラインでは、ＮＡＮＤとインバータとを合わせて３２段の負論理素子で構成される。 NAND1, NAND8, NAND17, and NAND24 are connected in a ring shape, and an inverter is provided between each NAND. An even number of inverters 2 to 7 are connected between NAND1 and NAND8, an even number of inverters 9 to 16 are connected between NAND8 and NAND17, and an even number of inverters 25 are connected between NAND24 and NAND1. ~ Connect the inverter 32. An odd number of inverters 19 to 23 are connected to the NAND 18 between the NAND 17 and the NAND 24. The ring delay line having this configuration is composed of 32 stages of negative logic elements including the NAND and the inverter.

ＮＡＮＤ１とＮＡＮＤ８との間のインバータは偶数個であるため、ＮＡＮＤ１の出力である信号Ｐ１と、ＮＡＮＤ８に入力される信号Ｐ７とは反転しておらず同符号の信号である。同様に、ＮＡＮＤ８とＮＡＮＤ１７との間のインバータは偶数個であるため、ＮＡＮＤ８の出力である信号Ｐ８と、ＮＡＮＤ１７に入力される信号Ｐ１６とは反転しておらず同符号の信号であり、ＮＡＮＤ２４とＮＡＮＤ１との間のインバータは偶数個であるため、ＮＡＮＤ２４の出力である信号Ｐ２４と、ＮＡＮＤ１に入力される信号Ｐ３２とは反転しておらず同符号の信号である。 Since the number of inverters between the NAND1 and the NAND8 is an even number, the signal P1 which is the output of the NAND1 and the signal P7 which is input to the NAND8 are not inverted and have the same code. Similarly, since the number of inverters between the NAND 8 and the NAND 17 is an even number, the signal P8 which is the output of the NAND 8 and the signal P16 which is input to the NAND 17 are not inverted and have the same code. Since there are an even number of inverters between the NAND1 and the NAND1, the signal P24 which is the output of the NAND24 and the signal P32 which is input to the NAND1 are not inverted and have the same code.

また、ＮＡＮＤ１７とＮＡＮＤ２４との間には、開始信号ＰＡを入力するＮＡＮＤ１８と奇数個のインバータ（１９〜２３）が設けられるが、ＮＡＮＤ１８も負論理素子であって符号が反転するため、符号反転については偶数個のインバータと同様に作用し、ＮＡＮＤ１７の出力である信号Ｐ１７と、ＮＡＮＤ２４に入力される信号Ｐ２３とは反転することなく同符号の信号となる。 Further, a NAND 18 for inputting a start signal PA and an odd number of inverters (19 to 23) are provided between the NAND 17 and the NAND 24, but since the NAND 18 is also a negative logic element and the sign is inverted, the code inversion is Acts in the same manner as an even number of inverters, and the signal P17 which is the output of the NAND17 and the signal P23 input to the NAND24 become signals having the same code without being inverted.

（３入力のＮＡＮＤ構成）
図１０（ｃ）の回路構成は、開始信号を入力する構成として、３入力のＮＡＮＤを設ける構成である。 (3-input NAND configuration)
The circuit configuration of FIG. 10C is a configuration in which a 3-input NAND is provided as a configuration for inputting a start signal.

ＮＡＮＤ１，ＮＡＮＤ８、ＮＡＮＤ１７，及びＮＡＮＤ２４を環状に連結するとともに、ＮＡＮＤ１７及びＮＡＮＤ２４は２入力素子とするが、ＮＡＮＤ１及びＮＡＮＤ８は開始信号ＰＡを入力するために３入力素子とする。 NAND1, NAND8, NAND17, and NAND24 are connected in a ring shape, and NAND17 and NAND24 have two input elements, while NAND1 and NAND8 have three input elements for inputting the start signal PA.

ＮＡＮＤ１とＮＡＮＤ８との間に偶数個のインバータ２〜インバータ７を接続し、ＮＡＮＤ８とＮＡＮＤ１７との間に偶数個のインバータ９〜インバータ１６を接続し、ＮＡＮＤ１７とＮＡＮＤ２４との間に、偶数個のインバータ１８〜インバータ２３を接続し、ＮＡＮＤ２４とＮＡＮＤ１との間に偶数個のインバータ２５〜インバータ３２を接続する。この構成のリングディレイラインは、ＮＡＮＤとインバータを合わせて３２段の負論理素子で構成される。 An even number of inverters 2 to 7 are connected between NAND1 and NAND8, an even number of inverters 9 to 16 are connected between NAND8 and NAND17, and an even number of inverters are connected between NAND17 and NAND24. 18 to 23 are connected, and an even number of inverters 25 to 32 are connected between NAND 24 and NAND 1. The ring delay line having this configuration is composed of 32 stages of negative logic elements including the NAND and the inverter.

ＮＡＮＤ１とＮＡＮＤ８との間のインバータは偶数個であるため、ＮＡＮＤ１の出力である信号Ｐ１と、ＮＡＮＤ８に入力される信号Ｐ７とは反転しておらず同符号の信号である。同様に、ＮＡＮＤ８とＮＡＮＤ１７との間のインバータは偶数個であるため、ＮＡＮＤ８の出力である信号Ｐ８と、ＮＡＮＤ１７に入力される信号Ｐ１６とは反転しておらず同符号の信号であり、ＮＡＮＤ１７とＮＡＮＤ２４との間のインバータは偶数個であるため、ＮＡＮＤ１７の出力である信号Ｐ１７と、ＮＡＮＤ２４に入力される信号Ｐ２３とは反転しておらず同符号の信号であり、ＮＡＮＤ２４とＮＡＮＤ１との間のインバータは偶数個であるため、ＮＡＮＤ２４の出力である信号Ｐ２４と、ＮＡＮＤ１に入力される信号Ｐ３２とは反転しておらず同符号の信号である。 Since the number of inverters between the NAND1 and the NAND8 is an even number, the signal P1 which is the output of the NAND1 and the signal P7 which is input to the NAND8 are not inverted and have the same code. Similarly, since the number of inverters between the NAND 8 and the NAND 17 is an even number, the signal P8 which is the output of the NAND 8 and the signal P16 which is input to the NAND 17 are not inverted and have the same code. Since there are an even number of inverters between the NAND 24, the signal P17 which is the output of the NAND 17 and the signal P23 input to the NAND 24 are not inverted and have the same code, and are between the NAND 24 and the NAND 1. Since the number of inverters is an even number, the signal P24 which is the output of the NAND24 and the signal P32 which is input to the NAND1 are not inverted and have the same code.

ＮＡＮＤ１は３入力素子とし、前段のＮＡＮＤ２４に対応するインバータ３２の出力Ｐ３２、及び前々段のＮＡＮＤ１７に対応するインバータ２３の出力Ｐ２３が入力されると共に、開始信号ＰＡが入力される。同様に、ＮＡＮＤ８は３入力素子とし、前段のＮＡＮＤ１に対応するインバータ７の出力Ｐ７、及び前々段のＮＡＮＤ２４に対応するインバータ３２の出力Ｐ３２が入力されると共に、開始信号ＰＡが入力される。 The NAND1 has three input elements, and the output P32 of the inverter 32 corresponding to the NAND 24 in the previous stage and the output P23 of the inverter 23 corresponding to the NAND 17 in the previous stage are input, and the start signal PA is input. Similarly, the NAND 8 has three input elements, and the output P7 of the inverter 7 corresponding to the NAND 1 in the previous stage and the output P32 of the inverter 32 corresponding to the NAND 24 in the previous stage are input, and the start signal PA is input.

開始信号ＰＡは、発振させる前は“０”としておき、発振させるときに“０”から“１”に変化させる。 The start signal PA is set to "0" before oscillating, and is changed from "0" to "1" when oscillating.

図１１は、図１０（ｂ）に示した、開始信号ＰＡを入力する機構として、インバータを２入力のＮＡＮＤに置き換えた構成を備えるリングディレイラインのタイミングチャートを示している。この構成は、開始信号入力用のＮＡＮＤ１８を除く４個のＮＡＮＤ（ＮＡＮＤ１，８，１７，２４）を備える構成に相当する。 FIG. 11 shows a timing chart of a ring delay line having a configuration in which an inverter is replaced with a 2-input NAND as a mechanism for inputting a start signal PA shown in FIG. 10 (b). This configuration corresponds to a configuration including four NANDs (NAND1, 8, 17, 24) excluding the NAND 18 for inputting the start signal.

図１２は、図１０（ｃ）に示した、開始信号ＰＡを入力する機構として、２個の３入力のＮＡＮＤを備える構成のリングディレイラインのタイミングチャートを示している。この構成は、開始信号入力用のＮＡＮＤ１，８を含めて４個のＮＡＮＤ（ＮＡＮＤ１，８，１７，２４）を備える構成に相当する。 FIG. 12 shows a timing chart of a ring delay line having two 3-input NANDs as a mechanism for inputting the start signal PA shown in FIG. 10 (c). This configuration corresponds to a configuration including four NANDs (NAND1, 8, 17, 24) including NANDs 1, 8 for inputting a start signal.

（ＮＯＲとインバータによる構成）
ＮＯＲとインバータによる回路構成について、図１３の回路構成を説明するための図、及び図１４、１５のタイミングチャートを用いて説明する。図１３（ａ）は、ＮＯＲの反転動作を開始する開始信号（ＰＡ）の入力がない回路構成を示し、図１３（ｂ），（ｃ）はＮＯＲの反転動作を開始する開始信号（ＰＡ）の入力がある回路構成を示している。 (Composition with NOR and inverter)
The circuit configuration by the NOR and the inverter will be described with reference to the diagram for explaining the circuit configuration of FIG. 13 and the timing charts of FIGS. 14 and 15. FIG. 13 (a) shows a circuit configuration in which there is no input of a start signal (PA) for starting a NOR inversion operation, and FIGS. 13 (b) and 13 (c) show a start signal (PA) for starting a NOR inversion operation. Shows the circuit configuration with the input of.

ＮＯＲとインバータによるリングディレイラインは、ＮＯＲを環状に連結すると共に、リングディレイライン上において隣り合うＮＯＲの間に偶数個のインバータを接続する構成である。各ＮＯＲは、環状連結において、１つ前のＮＯＲの出力と、２つ前のＮＯＲの出力を入力する。隣り合うＮＯＲの間には偶数個のインバータが接続される。各ＮＯＲには、それぞれ偶数個のインバータを経た後、１つ前のＮＯＲの出力及び２つ前のＮＯＲの出力が入力される。インバータは偶数個であるため、各ＮＯＲに入力される信号は、１つ前のＮＯＲの出力及び２つ前のＮＯＲの出力は反転することなく同じ信号となる。ＮＯＲ間に接続されたインバータは、ＮＯＲと同様に信号Ｐを出力する。インバータを接続することによって出力の信号数を調整することができる。 The ring delay line by the NOR and the inverter has a configuration in which the NORs are connected in a ring shape and an even number of inverters are connected between the adjacent NORs on the ring delay line. Each NOR inputs the output of the previous NOR and the output of the previous NOR in the annular connection. An even number of inverters are connected between adjacent NORs. After passing through an even number of inverters, the output of the previous NOR and the output of the previous NOR are input to each NOR. Since the number of inverters is an even number, the signals input to each NOR are the same signal without inverting the output of the previous NOR and the output of the two previous NORs. The inverter connected between the NORs outputs the signal P in the same manner as the NORs. The number of output signals can be adjusted by connecting an inverter.

図１３（ａ）は開始信号（ＰＡ）の入力がない回路構成を示し、３ｎ＋１個のＮＯＲを連結すると共に、各ＮＯＲの間に偶数個のインバータを接続する。図１３（ｂ）の回路構成は３ｎ＋１個のＮＯＲを環状に連結し、各ＮＯＲの間の一つに開始信号ＰＡを入力するＮＯＲと奇数個のインバータとを接続し、他のＮＯＲの間には偶数個のインバータを接続する。図１３（ｃ）の回路構成は３ｎ＋１個のＮＯＲを環状に連結し、各ＮＯＲの間に偶数個のインバータを接続する。 FIG. 13A shows a circuit configuration in which there is no input of a start signal (PA), 3n + 1 NORs are connected, and an even number of inverters are connected between each NOR. In the circuit configuration of FIG. 13B, 3n + 1 NORs are connected in a ring shape, a NOR that inputs a start signal PA to one of the NORs and an odd number of inverters are connected, and between the other NORs. Connects an even number of inverters. In the circuit configuration of FIG. 13C, 3n + 1 NORs are connected in a ring shape, and an even number of inverters are connected between the NORs.

（２入力のＮＯＲ構成）
図１３（ｂ）の回路構成は、開始信号を入力する構成として、１個のインバータに代えて１個のＮＯＲを設ける構成である。開始信号用のＮＯＲが備える２つの入力端において、一方の入力端には前段のＮＯＲの出力が入力され、他方の入力端には開始信号ＰＡが入力される。 (2-input NOR configuration)
The circuit configuration of FIG. 13B is a configuration in which one NOR is provided instead of one inverter as a configuration for inputting a start signal. At the two input ends of the NOR for the start signal, the output of the NOR of the previous stage is input to one input end, and the start signal PA is input to the other input end.

ＮＯＲ１，ＮＯＲ８、ＮＯＲ１７，及びＮＯＲ２４を環状に連結するとともに各ＮＯＲ間にインバータを備える。ＮＯＲ１とＮＯＲ８との間に偶数個のインバータ２〜インバータ７を接続し、ＮＯＲ８とＮＯＲ１７との間に偶数個のインバータ９〜インバータ１６を接続し、ＮＯＲ２４とＮＯＲ１との間に偶数個のインバータ２５〜インバータ３２を接続する。ＮＯＲ１７とＮＯＲ２４との間には、ＮＯＲ１８と奇数個のインバータ１９〜インバータ２３を接続する。この構成のリングディレイラインは、ＮＯＲとインバータとを合わせて３２段の負論理素子で構成される。 NOR1, NOR8, NOR17, and NOR24 are connected in a ring shape, and an inverter is provided between each NOR. An even number of inverters 2 to 7 are connected between NOR1 and NOR8, an even number of inverters 9 to 16 are connected between NOR8 and NOR17, and an even number of inverters 25 are connected between NOR24 and NOR1. ~ Connect the inverter 32. NOR18 and an odd number of inverters 19 to 23 are connected between NOR17 and NOR24. The ring delay line having this configuration is composed of 32 stages of negative logic elements including the NOR and the inverter.

ＮＯＲ１とＮＯＲ８との間のインバータは偶数個であるため、ＮＯＲ１の出力である信号Ｐ１と、ＮＯＲ８に入力される信号Ｐ７とは反転しておらず同符号の信号である。同様に、ＮＯＲ８とＮＯＲ１７との間のインバータは偶数個であるため、ＮＯＲ８の出力である信号Ｐ８と、ＮＯＲ１７に入力される信号Ｐ１６とは反転しておらず同符号の信号であり、ＮＯＲ２４とＮＯＲ１との間のインバータは偶数個であるため、ＮＯＲ２４の出力である信号Ｐ２４と、ＮＯＲ１に入力される信号Ｐ３２とは反転しておらず同符号の信号である。 Since the number of inverters between NOR1 and NOR8 is an even number, the signal P1 which is the output of NOR1 and the signal P7 which is input to NOR8 are not inverted and have the same code. Similarly, since the number of inverters between NOR8 and NOR17 is an even number, the signal P8 which is the output of NOR8 and the signal P16 which is input to NOR17 are not inverted and have the same code. Since there are an even number of inverters between NOR1 and NOR1, the signal P24 which is the output of NOR24 and the signal P32 which is input to NOR1 are not inverted and have the same code.

また、ＮＯＲ１７とＮＯＲ２４との間には、開始信号ＰＡを入力するＮＯＲ１８と奇数個のインバータ（１９〜２３）が設けられるが、ＮＯＲ１８も負論理素子であって符号が反転するため、符号反転については偶数個のインバータと同様に作用し、ＮＯＲ１７の出力である信号Ｐ１７と、ＮＯＲ２４に入力される信号Ｐ２３とは反転することなく同符号の信号となる。 Further, between NOR17 and NOR24, NOR18 for inputting the start signal PA and an odd number of inverters (19 to 23) are provided, but since NOR18 is also a negative logic element and the sign is inverted, the sign inversion is Acts in the same manner as an even number of inverters, and the signal P17 which is the output of NOR17 and the signal P23 input to NOR24 become signals having the same code without being inverted.

（３入力のＮＯＲ構成）
図１３（ｃ）の回路構成は、開始信号を入力する構成として、３入力のＮＯＲを設ける構成である。 (3-input NOR configuration)
The circuit configuration of FIG. 13C is a configuration in which a 3-input NOR is provided as a configuration for inputting a start signal.

ＮＯＲ１，ＮＯＲ８、ＮＯＲ１７，及びＮＯＲ２４を環状に連結するとともに、ＮＯＲ１７及びＮＯＲ２４は２入力素子とするが、ＮＯＲ１及びＮＯＲ８は開始信号ＰＡを入力するために３入力素子とする。 NOR1, NOR8, NOR17, and NOR24 are connected in a ring shape, and NOR17 and NOR24 have two input elements, while NOR1 and NOR8 have three input elements for inputting the start signal PA.

ＮＯＲ１とＮＯＲ８との間に偶数個のインバータ２〜インバータ７を接続し、ＮＯＲ８とＮＯＲ１７との間に偶数個のインバータ９〜インバータ１６を接続し、ＮＯＲ１７とＮＯＲ２４との間に、偶数個のインバータ１８〜インバータ２３を接続し、ＮＯＲ２４とＮＯＲ１との間に偶数個のインバータ２５〜インバータ３２を接続する。この構成のリングディレイラインは、ＮＯＲとインバータとを合わせて３２段の負論理素子で構成される。 An even number of inverters 2 to 7 are connected between NOR1 and NOR8, an even number of inverters 9 to 16 are connected between NOR8 and NOR17, and an even number of inverters are connected between NOR17 and NOR24. 18 to 23 are connected, and an even number of inverters 25 to 32 are connected between NOR 24 and NOR 1. The ring delay line having this configuration is composed of 32 stages of negative logic elements including the NOR and the inverter.

ＮＯＲ１とＮＯＲ８との間のインバータは偶数個であるため、ＮＯＲ１の出力である信号Ｐ１と、ＮＯＲ８に入力される信号Ｐ７とは反転しておらず同符号の信号である。同様に、ＮＯＲ８とＮＯＲ１７との間のインバータは偶数個であるため、ＮＯＲ８の出力である信号Ｐ８と、ＮＯＲ１７に入力される信号Ｐ１６とは反転しておらず同符号の信号であり、ＮＯＲ１７とＮＯＲ２４との間のインバータは偶数個であるため、ＮＯＲ１７の出力である信号Ｐ１７と、ＮＯＲ２４に入力される信号Ｐ２３とは反転しておらず同符号の信号であり、ＮＯＲ２４とＮＯＲ１との間のインバータは偶数個であるため、ＮＯＲ２４の出力である信号Ｐ２４と、ＮＯＲ１に入力される信号Ｐ３２とは反転しておらず同符号の信号である。 Since the number of inverters between NOR1 and NOR8 is an even number, the signal P1 which is the output of NOR1 and the signal P7 which is input to NOR8 are not inverted and have the same code. Similarly, since the number of inverters between NOR8 and NOR17 is an even number, the signal P8 which is the output of NOR8 and the signal P16 which is input to NOR17 are not inverted and have the same code. Since there are an even number of inverters between NOR24, the signal P17 which is the output of NOR17 and the signal P23 which is input to NOR24 are not inverted and have the same code, and are between NOR24 and NOR1. Since the number of inverters is an even number, the signal P24 which is the output of NOR24 and the signal P32 which is input to NOR1 are not inverted and have the same code.

ＮＯＲ１は３入力素子とし、前段のＮＯＲ２４に対応するインバータ３２の出力Ｐ３２、及び前々段のＮＯＲ１７に対応するインバータ２３の出力Ｐ２３が入力されると共に、開始信号ＰＡが入力される。同様に、ＮＯＲ８は３入力素子とし、前段のＮＯＲ１に対応するインバータ７の出力Ｐ７、及び前々段のＮＯＲ２４に対応するインバータ３２の出力Ｐ３２が入力されると共に、開始信号ＰＡが入力される。 NOR1 is a three-input element, and the output P32 of the inverter 32 corresponding to the NOR24 in the previous stage and the output P23 of the inverter 23 corresponding to the NOR17 in the previous stage are input, and the start signal PA is input. Similarly, NOR8 is a three-input element, and the output P7 of the inverter 7 corresponding to NOR1 in the previous stage and the output P32 of the inverter 32 corresponding to NOR24 in the previous stage are input, and the start signal PA is input.

開始信号ＰＡは、発振させる前は“１”としておき、発振させるときに“１”から“０”に変化させる。 The start signal PA is set to "1" before oscillating, and is changed from "1" to "0" when oscillating.

図１４は、図１３（ｂ）に示した、開始信号ＰＡを入力する機構としてインバータを２入力のＮＯＲに置き換えた構成を備えるリングディレイラインのタイミングチャートを示している。この構成は、開始信号入力用のＮＯＲ１８を除く４個のＮＯＲ（ＮＯＲ１，８，１７，２４）を備える構成に相当する。 FIG. 14 shows a timing chart of a ring delay line having a configuration in which an inverter is replaced with a 2-input NOR as a mechanism for inputting a start signal PA, as shown in FIG. 13 (b). This configuration corresponds to a configuration including four NORs (NORs 1, 8, 17, 24) excluding the NOR18 for starting signal input.

図１５は、図１３（ｃ）に示した、開始信号ＰＡを入力する機構として、２個の３入力のＮＯＲを備える構成のリングディレイラインのタイミングチャートを示している。この構成は、開始信号入力用のＮＯＲ１，８を含めて４個のＮＯＲ（ＮＯＲ１，８，１７，２４）を備える構成に相当する。 FIG. 15 shows a timing chart of a ring delay line having two 3-input NORs as a mechanism for inputting the start signal PA shown in FIG. 13 (c). This configuration corresponds to a configuration including four NORs (NORs 1, 8, 17, 24) including NORs 1, 8 for inputting a start signal.

（ＴＤＣ型Ａ／Ｄ変換回路）
図１６はＴＤＣ型Ａ／Ｄ変換器の回路構成を説明するための図である。図１６に示す回路構成は公知の概略構成である。ＴＤＣ型Ａ／Ｄ変換器１００は、リングディレイライン（ＲＤＬ）１０１，ラッチ１０２，エンコーダ１０３，カウンタ１０４等により構成される。 (TDC type A / D conversion circuit)
FIG. 16 is a diagram for explaining a circuit configuration of a TDC type A / D converter. The circuit configuration shown in FIG. 16 is a known schematic configuration. The TDC type A / D converter 100 is composed of a ring delay line (RDL) 101, a latch 102, an encoder 103, a counter 104, and the like.

開始信号ＰＡが入力されるとリングディレイライン１０１においてパルス信号が周回を始める。パルス信号が周回動作を行っている間にクロックが立ち上がると、ラッチ１０２とエンコーダ１０３はリングディレイライン１０１内でのパルス信号の到達位置を検出する。また、カウンタ１０４は、パルス信号がリングディレイライン１０１を周回した回数を計数する。エンコーダ１０３とカウンタ１０４の値は、開始信号ＰＡが入力してからパルス信号がリングディレイライン１０１内を伝搬した負論理素子の個数に相当している。 When the start signal PA is input, the pulse signal starts to circulate on the ring delay line 101. If the clock rises while the pulse signal is rotating, the latch 102 and the encoder 103 detect the arrival position of the pulse signal in the ring delay line 101. Further, the counter 104 counts the number of times the pulse signal goes around the ring delay line 101. The values of the encoder 103 and the counter 104 correspond to the number of negative logic elements in which the pulse signal propagates in the ring delay line 101 after the start signal PA is input.

エンコーダ１０３から出力されるａビットのデジタルデータは、入力信号（入力電圧Ｖin）の信号レベルを表す下位ビットデータとされ、カウンタ１０４によるカウント値のｂビットのデジタルデータは、入力信号の信号レベルを表す上位ビットデータとされて、合計したｎビット（ｎ＝ａ＋ｂ）のデジタルデータがＡ／Ｄ変換の値として出力される。 The a-bit digital data output from the encoder 103 is the lower bit data representing the signal level of the input signal (input voltage Vin), and the b-bit digital data of the count value by the counter 104 determines the signal level of the input signal. The digital data of the total n bits (n = a + b) is output as the value of the A / D conversion as the upper bit data to be represented.

（実施例）
以下、各リングディレイラインを用いたＴＤＣ型Ａ／Ｄ変換回路のシミュレーションについて説明する。 (Example)
Hereinafter, a simulation of a TDC type A / D conversion circuit using each ring delay line will be described.

以下のシミュレーションでは、従来の基本型ＲＤＬと本願発明のＲＤＬの構成を比較している。本願発明のＲＤＬとして、ＮＡＮＤ５個のＲＤＬ，ＮＡＮＤのみのＲＤＬ，及びＮＯＲのみのＲＤＬを用いている。なお、ＮＡＮＤ５個のＲＤＬは、（３ｎ＋１）個のＮＡＮＤと開始信号用のＮＡＮＤとインバータとの構成例である。 In the following simulation, the configurations of the conventional basic RDL and the RDL of the present invention are compared. As the RDL of the present invention, an RDL having 5 NANDs, an RDL having only NAND, and an RDL having only NOR are used. The RDL with 5 NANDs is a configuration example of (3n + 1) NANDs, a NAND for a start signal, and an inverter.

以下の表２はシミュレーションに用いた各ＲＤＬの論理素子数を示し、表３はシミュレーション条件を示している。Ａ／Ｄ変換のビット数は何れも１３ビットとしている。
Table 2 below shows the number of logical elements of each RDL used in the simulation, and Table 3 shows the simulation conditions. The number of bits for A / D conversion is 13 bits.

図１７は消費電力の比較を示している。図１７（ａ）は各ＲＤＬの消費電力のシミュレーションによる比較結果であり、図１７（ｂ）は各ＴＡＤの消費電力のシミュレーションによる比較結果である。 FIG. 17 shows a comparison of power consumption. FIG. 17A is a comparison result by simulating the power consumption of each RDL, and FIG. 17B is a comparison result by simulating the power consumption of each TAD.

図１７（ａ）、（ｂ）の比較結果によれば、各ＲＤＬ単体での消費電力及びＴＡＤ全体での消費電力のいずれにおいても、ＮＯＲのみのＲＤＬ、ＮＡＮＤのみのＲＤＬ、ＮＡＮＤ５個のＲＤＬの構成は、基本型ＲＤＬより消費電力が少なく、本願発明の構成例の中ではＮＯＲのみのＲＤＬが最も消費電力が少ないことを示している。 According to the comparison results of FIGS. 17A and 17B, the power consumption of each RDL alone and the power consumption of the entire TAD are the NOR-only RDL, the NAND-only RDL, and the NAND-five RDLs. The configuration shows that the power consumption is lower than that of the basic RDL, and that the NOR-only RDL consumes the least power among the configuration examples of the present invention.

図１７（ｃ）は各ＴＡＤの入出力特性を示し、表４は入出力特性の直線からの誤差（非直線性誤差）と電圧分解能を示している。
FIG. 17C shows the input / output characteristics of each TAD, and Table 4 shows the error (non-linearity error) and the voltage resolution of the input / output characteristics from the straight line.

本願発明のＲＤＬを用いたＴＡＤは、従来の基本型ＴＡＤよりも非直線性誤差が低減されている。また、電圧分解能については、ＮＡＮＤ５個のＲＤＬを用いたＴＡＤは、従来の基本型ＲＤＬを用いたＴＡＤよりも約６０％向上している。 The TAD using the RDL of the present invention has a reduced non-linear error as compared with the conventional basic TAD. Further, regarding the voltage resolution, the TAD using the RDL of 5 NANDs is improved by about 60% as compared with the TAD using the conventional basic RDL.

（低消費電力化の効果）
本願発明のリングディレイラインの
1.ＮＡＮＤのみによる形態
2.ＮＯＲのみによる形態
3.ＮＡＮＤとインバータとの組み合わせによる形態
4.ＮＯＲとインバータとの組み合わせによる形態
の各形態は、以下の点において低消費電力化することができる。 (Effect of low power consumption)
Of the ring delay line of the present invention
1. Form only by NAND
2. Form only by NOR
3. Form by combination of NAND and inverter
4. Each form of the combination of NOR and the inverter can reduce the power consumption in the following points.

（１）同時に変化する信号数：
従来の基本型ＲＤＬは、立ち上がりエッジ及び立ち下がりエッジが周回するため、発振しているほぼ全ての時間で２ヶ所が変化する。これに対して、本願発明の1.〜4.のリングディレイラインの各形態は、発振している全ての時間で１ヶ所のみが変化し、リングディレイライン内を周回するエッジにおいて、立ち上がりエッジ及び立ち下がりエッジは同時に周回しない構成である。変化する部分が低減するため消費電力は低減する。 (1) Number of signals changing at the same time:
In the conventional basic type RDL, since the rising edge and the falling edge go around, two places change at almost all the time of oscillation. On the other hand, in each form of the ring delay lines 1 to 4 of the present invention, only one place changes during the oscillating time, and the rising edge and the rising edge and the edge that orbits in the ring delay line The falling edge does not circulate at the same time. Power consumption is reduced because the changing part is reduced.

（２）配線長の短縮：
ＮＡＮＤとインバータとの組み合わせによる3.の形態、及びＮＯＲとインバータとの組み合わせによる4.の形態のリングディレイラインは、離れたＮＡＮＤやＮＯＲへの配線のために配線長が長くなる。配線長が長いと遅延時間が大きくなり、Ａ／Ｄ変換器の分解能の劣化や変換値のばらつきが増大する。 (2) Shortening of wiring length:
The ring delay line of the form 3 by the combination of the NAND and the inverter and the form 4 by the combination of the NOR and the inverter has a long wiring length due to the wiring to the distant NAND or NOR. If the wiring length is long, the delay time becomes large, and the resolution of the A / D converter deteriorates and the variation of the conversion value increases.

これに対して、ＮＡＮＤのみによる1.の形態、及びＮＯＲのみによる2.の形態のリングディレイラインは、配線は２個分の論理素子間ですむため、配線長を短距離に抑えることができる。 On the other hand, in the ring delay line of the form 1 only by NAND and the form 2 only by NOR, the wiring can be suppressed between two logic elements, so that the wiring length can be suppressed to a short distance. ..

（３）ラッチの消費電力の低減：
Ａ／Ｄ変換回路において、リングディレイラインからラッチに入力される電圧は“０”（Low）又はＡ／Ｄ変換回路の入力電圧Ｖin（High）である。ラッチに入力される電圧がＶinである場合には、ラッチに貫通電流が流れる可能性がある。貫通電流が流れると消費電力が大きくなる。ラッチに入力される電圧が“０”の場合には、ラッチに貫通電流は流れない。このことから、リングディレイラインの各出力の内の“０”の割合によって消費電力を比較することができる。 (3) Reduction of latch power consumption:
In the A / D conversion circuit, the voltage input from the ring delay line to the latch is “0” (Low) or the input voltage Vin (High) of the A / D conversion circuit. If the voltage input to the latch is Vin, a through current may flow through the latch. Power consumption increases when a through current flows. When the voltage input to the latch is "0", no through current flows through the latch. From this, the power consumption can be compared by the ratio of "0" in each output of the ring delay line.

基本型ＲＤＬの“０”の割合は１／２，ＮＡＮＤ５個（＝遅延回路用４個＋開始信号用１個）とインバータの組み合わせによるＲＤＬの“０”の割合は１／２、ＮＡＮＤのみのＲＤＬ“０”の割合は１／３、ＮＯＲのみのＲＤＬの“０”の割合は２／３となる。ラッチの消費電力について検討した場合には、ＮＯＲのみのＲＤＬの形態は他の形態よりも消費電力を抑えることができる。 The ratio of "0" of the basic type RDL is 1/2, the ratio of "0" of RDL by the combination of 5 NAND (= 4 for delay circuit + 1 for start signal) and the inverter is 1/2, only for NAND. The ratio of RDL "0" is 1/3, and the ratio of "0" of NOR only RDL is 2/3. When considering the power consumption of the latch, the NOR-only RDL form can reduce the power consumption as compared with other forms.

（リングディレイラインの低消費電力化の効果例）
・ＮＡＮＤ５個（＝遅延回路用４個＋開始信号用１個）とインバータの組み合わせによるＲＤＬは基本型ＲＤＬの４８％に消費電力を低減できる。
・ＮＡＮＤのみによるＲＤＬは基本型ＲＤＬの４０％に消費電力を低減できる。
・ＮＯＲのみによるＲＤＬは基本型ＲＤＬの３５％に消費電力を低減できる。 (Example of effect of reducing power consumption of ring delay line)
-The power consumption of the RDL by combining 5 NANDs (= 4 for the delay circuit + 1 for the start signal) and the inverter can be reduced to 48% of the basic RDL.
-RDL using only NAND can reduce power consumption to 40% of the basic RDL.
-The power consumption of the RDL using only NOR can be reduced to 35% of that of the basic RDL.

（ＴＡＤのＡ／Ｄ変換器全体の低消費電力化の効果例）
・ＮＡＮＤ５個（＝遅延回路用４個＋開始信号用１個）とインバータの組み合わせによるＲＤＬは基本型ＲＤＬの６５％に消費電力を低減できる。
・ＮＡＮＤのみによるＲＤＬは基本型ＲＤＬの５６％に消費電力を低減できる。
・ＮＯＲのみによるＲＤＬは基本型ＲＤＬの５０％に消費電力を低減できる。 (Example of effect of reducing power consumption of the entire TAD A / D converter)
-The power consumption of the RDL by combining 5 NANDs (= 4 for the delay circuit + 1 for the start signal) and the inverter can be reduced to 65% of the basic RDL.
-RDL using only NAND can reduce power consumption to 56% of the basic RDL.
-The power consumption of the RDL using only NOR can be reduced to 50% of that of the basic RDL.

なお、本発明は前記各実施の形態に限定されるものではない。本発明の趣旨に基づいて種々変形することが可能であり、これらを本発明の範囲から排除するものではない。 The present invention is not limited to each of the above embodiments. Various modifications can be made based on the gist of the present invention, and these are not excluded from the scope of the present invention.

本発明のリングディレイライン及びＡ／Ｄ変換回路は、各種のセンサシステムや通信機器に適用することができる。 The ring delay line and A / D conversion circuit of the present invention can be applied to various sensor systems and communication devices.

１リングディレイライン（ＲＤＬ）
１ａ〜１ｄ負論理素子
１１，１２，１３連結構成
ＰＡ開始信号
Ｖin 入力電圧
１００ＴＤＣ型Ａ／Ｄ変換器
１０１リングディレイライン
１０２ラッチ
１０３エンコーダ
１０４カウンタ 1 Ring delay line (RDL)
1a to 1d Negative logic elements 11, 12, 13 Linked configuration PA start signal Vin input voltage 100 TDC type A / D converter
101 Ring delay line 102 Latch 103 Encoder 104 Counter

Claims

A ring delay line that forms a delay circuit by cyclically connecting negative logic elements that output negative logic operations of two or more pulse signals.
The number of the negative logic elements connected in a ring satisfies the power of 2 and (3n + 1) (an integer of n ≧ 1), so that only the output of one of the negative logic elements connected in a ring always changes sequentially. Oscillates a pulse to
The pulse signal input to the negative logic elements, Ri outputs der negative logic element of the output of the preceding stage of the negative logic elements in annular coupling, and the second previous row,
An even number of inverters are provided between consecutive negative logic elements in the annular connection.
Each of the negative logic elements connected in a ring shape
A first input terminal for inputting the output of the negative logic element in the previous stage of the negative logic element, and
A second input terminal for inputting the output of the negative logic element in the previous stage of the negative logic element, and
It is a two-input element equipped with
It is a configuration in which one inverter in a set of the even number of inverters is replaced with a negative logic element.
The negative logic element is
A third input terminal in front of the negative logic element that inputs the output of the negative logic element that is cyclically connected,
It is a two-input element including a fourth input terminal for inputting a start signal for starting an inversion operation of the negative logic element.
Ring delay line.

The negative logic element is NAND or NOR.
The ring delay line according to claim 1.

The ring delay line according to claim 1 or 2 ,
A coding circuit for generating numerical data corresponding to the number of stages of negative logic elements through which a pulse signal has passed in the ring delay line during a predetermined time is provided.
The negative logic element and the inverter of the ring delay line delay the pulse signal with a delay time corresponding to the voltage level of the input signal input to each negative logic element and the inverter.
The coding circuit is characterized in that the generated numerical data is output as A / D conversion data representing the voltage level of the input signal.
A / D conversion circuit.