JP6765651B2 - Diamond electronic device - Google Patents
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- 229910003460 diamond Inorganic materials 0.000 title claims description 138
- 239000010432 diamond Substances 0.000 title claims description 138
- 239000004065 semiconductor Substances 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 28
- 230000005669 field effect Effects 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 108091006146 Channels Proteins 0.000 description 42
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 36
- 238000000034 method Methods 0.000 description 35
- 239000001257 hydrogen Substances 0.000 description 34
- 229910052739 hydrogen Inorganic materials 0.000 description 34
- 239000002994 raw material Substances 0.000 description 32
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 28
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 22
- 229910052757 nitrogen Inorganic materials 0.000 description 18
- 238000005229 chemical vapour deposition Methods 0.000 description 15
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 14
- 229910052799 carbon Inorganic materials 0.000 description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 12
- 239000001301 oxygen Substances 0.000 description 12
- 229910052760 oxygen Inorganic materials 0.000 description 12
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 10
- 238000001459 lithography Methods 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 239000007789 gas Substances 0.000 description 9
- WXRGABKACDFXMG-UHFFFAOYSA-N trimethylborane Chemical compound CB(C)C WXRGABKACDFXMG-UHFFFAOYSA-N 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 239000013078 crystal Substances 0.000 description 7
- 230000007547 defect Effects 0.000 description 7
- 238000009832 plasma treatment Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 150000002431 hydrogen Chemical class 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 229910002092 carbon dioxide Inorganic materials 0.000 description 5
- 239000001569 carbon dioxide Substances 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 4
- 229910002091 carbon monoxide Inorganic materials 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- OTMSDBZUPAUEDD-UHFFFAOYSA-N Ethane Chemical compound CC OTMSDBZUPAUEDD-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000004047 hole gas Substances 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
- H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
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Description
本発明は、縦型構造又は疑似縦型構造の高出力ダイヤモンド電子素子に関する。 The present invention relates to a high power diamond electronic device having a vertical structure or a pseudo vertical structure.
近年、ダイヤモンド電子素子は、大きなバンドギャップ、高いアバランシェ破壊電界、高い飽和キャリア移動度、高い熱伝導率、高温度や放射線曝露環境下で実用動作可能な素子として期待されている。これらの特徴を生かした半導体素子として、ダイヤモンドショットキーバリアダイオード、ダイヤモンド電界効果トランジスタ、ダイヤモンドｐｎダイオード、ダイヤモンドサイリスタ、ダイヤモンドトランジスタなどの高出力ダイヤモンド半導体素子の開発が進められている。 In recent years, diamond electronic devices are expected as devices that have a large bandgap, a high avalanche breaking electric field, high saturation carrier mobility, high thermal conductivity, and can be practically operated in a high temperature or radiation exposure environment. High-power diamond semiconductor devices such as diamond Schottky barrier diodes, diamond field effect transistors, diamond pn diodes, diamond thyristors, and diamond transistors are being developed as semiconductor devices that take advantage of these characteristics.
従来、高出力ダイヤモンド半導体素子の積層構造のうち擬似縦型構造（特許文献１、２参照）や縦型構造について、本発明者等を含め研究開発がなされてきた。 Conventionally, among the laminated structures of high-power diamond semiconductor elements, a pseudo-vertical structure (see Patent Documents 1 and 2) and a vertical structure have been researched and developed by the present inventors and others.
また、本発明者等は、ＣＶＤによる高品質ダイヤモンド積層構造及び製法について研究開発を行ってきた（特許文献３〜５参照）。また、本発明者等は、ダイヤモンドの（１００）面にチャネルを有する横型のＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を提案している（非特許文献１参照）。なお、ＭＥＳＦＥＴは、ショットキー接合性の金属をゲートとして半導体上に形成した構造をもつ電界効果トランジスタである。 In addition, the present inventors have conducted research and development on a high-quality diamond laminated structure and a manufacturing method by CVD (see Patent Documents 3 to 5). In addition, the present inventors have proposed a horizontal MESFET (Metal-Semiconductor Field Effect Transistor) having a channel on the (100) plane of diamond (see Non-Patent Document 1). The MESFET is a field-effect transistor having a structure formed on a semiconductor using a Schottky-junction metal as a gate.
先行技術文献調査をしたところ、次のような技術があった。 A search of the prior art literature revealed the following technologies.
特許文献６では、ダイヤモンドを主材料として有する電界効果トランジスタとして、基板、ダイヤモンド半導体層、化合物半導体層の順で形成された電界トランジスタが示されている。該電界トランジスタは、ダイヤモンド半導体層を（１１１）面ダイヤモンドにより構成すると共に、化合物半導体層を（０００１）面の六方晶化合物半導体あるいは（１１１）面の立方晶化合物により構成するものである。特許文献６では、（１１１）面ダイヤモンド上に結晶成長を行うことによって、化合物半導体が自発的に配向して形成できるものである。
特許文献６に従来技術としても示されているが、ダイヤモンド半導体をチャネル材料として用いたＦＥＴは、ほとんど正孔導電型であった。これは化学気相堆積（ＣＶＤ）法を用いてダイヤモンド結晶を成長したときに、自発的に形成されるダイヤモンドの水素終端表面をキャリア供給源として用いたものである。この従来技術では、低い正孔移動度に起因して、高周波動作や高電流密度化が困難であったこと、また、閾値電圧は水素終端面の界面状態に依存するため、閾値電圧の制御が困難という問題があったことが知られている。
Although also shown as a prior art in
従来、ダイヤモンド半導体をパワーデバイスとして応用する取り組みが行われている。横型ダイオード、擬似縦型構造によるダイオード、縦型構造によるダイオード、横型ＭＥＳＦＥＴ、横型ＭＯＳＦＥＴが提案されている。なお、半導体に絶縁膜を介してゲート金属を形成した電界効果トランジスタは、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる。トランジスタの低損失化かつ高耐圧化のためには、トレンチゲート構造を有する縦型構造が必須である。トレンチゲート構造を実現するためには、ｎ型やｐ型層を選択的に形成する技術や、高精度なエッチング技術が必要であった。しかし、ダイヤモンドへのイオン注入には注入ダメージによる品質劣化が発生し、移動度、キャリア濃度などの半導体特性が劣化する問題があり、数ミクロンの選択成長では成長側壁の荒れの問題がある。また、ダイヤモンドは薬品を用いた化学的なエッチングは制御が難しく表面に荒れが発生する。さらに、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）やＣＣＰ（Ｃａｐａｓｉｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）を用いた物理化学的なエッチングでは、エッチング表面の荒れやエッチング底面のエッチピットが発生し、その後のプロセスに影響を与えたり、半導体性能品質に悪い影響を与えるという問題がある。 Conventionally, efforts have been made to apply diamond semiconductors as power devices. A horizontal diode, a diode having a pseudo-vertical structure, a diode having a vertical structure, a horizontal MESFET, and a horizontal MOSFET have been proposed. A field-effect transistor in which a gate metal is formed in a semiconductor via an insulating film is called a MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor). In order to reduce the loss and increase the withstand voltage of the transistor, a vertical structure having a trench gate structure is indispensable. In order to realize the trench gate structure, a technique for selectively forming an n-type or p-type layer and a high-precision etching technique were required. However, ion implantation into diamond causes quality deterioration due to implantation damage, and there is a problem that semiconductor characteristics such as mobility and carrier concentration are deteriorated, and there is a problem of roughness of the growth side wall in selective growth of several microns. In addition, it is difficult to control the chemical etching of diamond using chemicals, and the surface becomes rough. Furthermore, in physicochemical etching using ICP (Inductive Coupled Plasma) or CCP (Capitive Coupled Plasma), roughness of the etching surface and etching pits on the etching bottom surface occur, which affects the subsequent process and semiconductor performance. There is a problem that it adversely affects the quality.
本発明は、これらの問題を解決しようとするものであり、ダイヤモンド半導体の低損失化及び高耐圧化を目的とするものである。また、本発明は、優れた低損失かつ高耐圧特性を有する、縦型構造又疑似縦型構造に適するダイヤモンド電子素子を提供することも目的とする。 The present invention is intended to solve these problems, and is intended to reduce the loss and increase the withstand voltage of a diamond semiconductor. Another object of the present invention is to provide a diamond electronic device suitable for a vertical structure or a pseudo-vertical structure, which has excellent low loss and high withstand voltage characteristics.
本発明は、前記目的を達成するために、以下の特徴を有する。 The present invention has the following features in order to achieve the above object.
本発明は、ダイヤモンド電子素子に関し、少なくとも、ダイヤモンドからなるｐ＋導電層、ダイヤモンドからなるｐ型ドリフト層、ダイヤモンドからなる高抵抗層、及びダイヤモンドからなるｐ＋コンタクト層をこの順に備えるダイヤモンド積層構造を有する。例えば、ＭＯＳＦＥＴの場合は、前記積層構造である。ＭＥＳＦＥＴの場合は、ダイヤモンドからなる高抵抗層と、ダイヤモンドからなるｐ＋コンタクト層の間に、ダイヤモンドからなるｐ型層を配置する積層構造である。 The present invention relates to a diamond electronic device and has a diamond laminated structure including at least a p + conductive layer made of diamond, a p-type drift layer made of diamond, a high resistance layer made of diamond, and a p + contact layer made of diamond in this order. For example, in the case of MOSFET, it has the laminated structure. In the case of MESFET, it has a laminated structure in which a p-type layer made of diamond is arranged between a high resistance layer made of diamond and a p + contact layer made of diamond.
例えば、本発明のダイヤモンド電子素子は、半絶縁性基板上に前記ｐ＋導電層が積層されている。 For example, in the diamond electronic device of the present invention, the p + conductive layer is laminated on a semi-insulating substrate.
例えば、本発明のダイヤモンド電子素子は、前記高抵抗層が窒素ドープダイヤモンドからなる層である。 For example, in the diamond electronic device of the present invention, the high resistance layer is a layer made of nitrogen-doped diamond.
例えば、本発明のダイヤモンド電子素子は、前記ダイヤモンド積層構造において、トレンチ構造を備え、前記トレンチ構造の溝側壁が｛１１１｝面である。 For example, the diamond electronic device of the present invention has a trench structure in the diamond laminated structure, and the groove side wall of the trench structure is a {111} plane.
例えば、本発明のダイヤモンド電子素子は、前記｛１１１｝面の上にゲート電極を備える。 For example, the diamond electronic device of the present invention includes a gate electrode on the {111} plane.
例えば、本発明のダイヤモンド電子素子は、前記ゲート電極が、金属・半導体接合のトランジスタ構造である。 For example, in the diamond electronic device of the present invention, the gate electrode has a transistor structure of metal-semiconductor junction.
例えば、本発明のダイヤモンド電子素子は、前記ゲート電極が、金属・絶縁膜・半導体接合のトランジスタ構造である。 For example, in the diamond electronic device of the present invention, the gate electrode has a transistor structure in which a metal, an insulating film, and a semiconductor are bonded.
例えば、本発明のダイヤモンド電子素子は、前記ｐ＋導電層に第１の電極、前記コンタクト層に第２の電極を備える。例えば、第１の電極はドレイン電極で、第２の電極はソース電極である。 For example, the diamond electronic device of the present invention includes a first electrode in the p + conductive layer and a second electrode in the contact layer. For example, the first electrode is a drain electrode and the second electrode is a source electrode.
本発明は、電界効果型トランジスタに関し、ダイヤモンド積層構造の窒素ドープダイヤモンド層の｛１１１｝面を正孔チャネルに用いることを特徴とする。 The present invention relates to a field effect transistor, and is characterized in that the {111} plane of a nitrogen-doped diamond layer having a diamond laminated structure is used as a hole channel.
本発明は、電界効果型トランジスタに関し、窒素ドープダイヤモンドの｛１１１｝面に絶縁膜を介してゲート電極を設けて、金属・絶縁膜・半導体接合を形成し、前記｛１１１｝面を正孔チャネルに用いることを特徴とする。 In the present invention, regarding a field effect transistor, a gate electrode is provided on the {111} surface of a nitrogen-doped diamond via an insulating film to form a metal / insulating film / semiconductor junction, and the {111} surface is a hole channel. It is characterized in that it is used for.
本発明は、電界効果型トランジスタに関し、窒素ドープダイヤモンドの｛１１１｝面にｐ型層を介してゲート電極を設けて金属・半導体接合を形成し、ｐ型層をチャネルとすることを特徴とする。 The present invention relates to a field effect transistor, characterized in that a gate electrode is provided on the {111} plane of a nitrogen-doped diamond via a p-type layer to form a metal-semiconductor junction, and the p-type layer is used as a channel. ..
｛１１１｝表面は、具体的には、原子平坦化して、水素もしくはＯＨ基にて終端化されている。 Specifically, the {111} surface is atomically flattened and terminated with hydrogen or OH groups.
本発明のダイヤモンド電子素子は、低損失化かつ高耐圧化を図ることができる。 The diamond electronic device of the present invention can achieve low loss and high withstand voltage.
本発明のダイヤモンド積層構造を備えることにより、小さいチップ面積で大きな電流が得られる低損失化の効果が得られる。 By providing the diamond laminated structure of the present invention, it is possible to obtain the effect of reducing loss by obtaining a large current with a small chip area.
また、高品質半絶縁性基板上に形成されたダイヤモンド積層構造であることにより、低価格化の効果が得られる。 Further, the diamond laminated structure formed on the high quality semi-insulating substrate has the effect of reducing the price.
また、｛１１１｝面が露出した構造を採用し、露出した｛１１１｝面にゲート電極が形成される構造とすると、界面準位密度が低いＭＯＳ界面が得られるので、高い移動度が可能となり、小さいチップ面積で大きな電流が得られる低損失化の効果が大である。 Further, if a structure in which the {111} surface is exposed is adopted and a gate electrode is formed on the exposed {111} surface, a MOS interface having a low interface state density can be obtained, so that high mobility is possible. The effect of reducing loss is great because a large current can be obtained with a small chip area.
また、本発明のように、ゲート電極が金属・半導体接合であるトランジスタ構造を採用する場合は、ＭＥＳＦＥＴ構造が可能となり、大電流化の効果が得られる。 Further, when a transistor structure in which the gate electrode is a metal-semiconductor junction is adopted as in the present invention, a MESFET structure is possible, and the effect of increasing the current can be obtained.
また、本発明のように、ゲート電極が金属・絶縁膜・半導体接合であるトランジスタ構造を採用する場合は、ＭＯＳＦＥＴ構造が可能となり、ノーマリオフ化の効果が得られる。 Further, when a transistor structure in which the gate electrode is a metal / insulating film / semiconductor junction is adopted as in the present invention, a MOSFET structure is possible, and the effect of normalization can be obtained.
また、高抵抗層に窒素ドープダイヤモンドが用いられている場合は、簡便な成長が可能であり、低価格化の効果が得られる。 Further, when nitrogen-doped diamond is used for the high resistance layer, simple growth is possible and the effect of price reduction can be obtained.
また、本発明のように、ダイヤモンド積層構造を備える半導体装置において、ダイヤモンドの（１１１）表面をチャネルに用いることにより、表面を原子平坦化することが可能となった。さらに、ダイヤモンドの（１１１）表面をチャネルに用い、原子平坦化して水素もしくはＯＨ基により終端し、チャネルを窒素ドープ層を利用した半絶縁層とすることにより、界面（ＭＯＳ、ＭＥＳ）に欠陥のないダイヤモンド積層構造によるパワー半導体を作製することができる。 Further, in a semiconductor device having a diamond laminated structure as in the present invention, by using the (111) surface of diamond as a channel, the surface can be atomically flattened. Furthermore, by using the (111) surface of diamond as a channel, atomizing it and terminating it with hydrogen or OH groups, and making the channel a semi-insulating layer using a nitrogen-doped layer, defects are found in the interface (MOS, MES). It is possible to manufacture a power semiconductor having a diamond laminated structure.
本発明の実施形態について以下説明する。 Embodiments of the present invention will be described below.
電界効果型トランジスタの低損失化かつ高耐圧化のためには、縦型チャネル構造を有し、半導体性能への影響がなく、ＭＯＳ界面に電荷捕獲されない構造でトランジスタをプロセス形成し、さらにＭＯＳ界面に電流が発生しない構造を作る必要がある。 In order to reduce the loss and increase the withstand voltage of the field effect transistor, the transistor is process-formed with a structure that has a vertical channel structure, does not affect the semiconductor performance, and does not capture charges at the MOS interface, and further, the MOS interface. It is necessary to make a structure that does not generate electric current.
まず、ＭＯＳ界面に欠陥があると、欠陥に電荷がたまるため、クーロン散乱により移動度が低下したり、ゲートに電圧印加して半導体側に誘起した電荷がすべて欠陥にたまってしまい、電気伝導が得られない、などの問題がある。 First, if there is a defect at the MOS interface, charges will accumulate in the defect, and the mobility will decrease due to Coulomb scattering, or all the charges induced on the semiconductor side by applying voltage to the gate will accumulate in the defect, resulting in electrical conduction. There are problems such as not being able to obtain it.
また、半導体表面に荒れがあると、散乱を受けて移動度が低下し、電気伝導性が悪くなる。このため、ＭＯＳ界面は平坦であり、かつダングリングボンドなどの欠陥が発生しないことが必要である。 Further, if the surface of the semiconductor is rough, it is scattered and the mobility is lowered, so that the electrical conductivity is deteriorated. Therefore, it is necessary that the MOS interface is flat and that defects such as dangling bonds do not occur.
Ｓｉ半導体技術では、例えば、母材Ｓｉを酸化成長させることで酸化膜絶縁物を得ることが可能であり、このため母材Ｓｉと酸化膜絶縁物には化学的結合がある。しかし、ダイヤモンドは、酸化物固体絶縁膜がないため、酸化膜を蒸着やＣＶＤ法により、ＳｉＯ２やＡｌ２Ｏ３などの絶縁膜を形成する必要がある。ＳｉＯ２やＡｌ２Ｏ３などの絶縁膜形成物とダイヤモンド表面には化学結合が乏しいため、ダイヤモンド表面にあらかじめ処理を行い未結合手などの欠陥を終端する必要がある。一般にＭＯＳＦＥＴのシートキャリア濃度は１Ｅ１２／ｃｍ２から１Ｅ１３／ｃｍ２程度であるため、フリーキャリアを得るための欠陥密度は１Ｅ１１／ｃｍ２程度以下である必要がある。しかし、ダイヤモンド表面の原子密度は１Ｅ１５／ｃｍ２程度であり、９９．９９％の表面原子で結合を制御する必要がある。現状の（００１）表面ダイヤモンドでは、水素終端表面を理想状態として想定されているものの、このような高品質な表面を実現する技術は報告されていない。 In the Si semiconductor technology, for example, it is possible to obtain an oxide film insulating material by oxidatively growing the base material Si, and therefore, the base material Si and the oxide film insulating material have a chemical bond. However, since diamond does not have an oxide solid insulating film, it is necessary to form an insulating film such as SiO 2 or Al 2 O 3 by vapor deposition of an oxide film or a CVD method. Since the insulating film-forming product such as SiO 2 or Al 2 O 3 and the diamond surface have poor chemical bonds, it is necessary to treat the diamond surface in advance to terminate defects such as unbonded hands. Generally, the sheet carrier density of the MOSFET is about 1E12 / cm 2 to 1E13 / cm 2 , so that the defect density for obtaining a free carrier needs to be about 1E11 / cm 2 or less. However, the atomic density of the diamond surface is about 1E15 / cm 2, it is necessary to control the coupling of 99.99% of the surface atoms. In the current (001) surface diamond, the hydrogen-terminated surface is assumed to be in an ideal state, but no technique for realizing such a high-quality surface has been reported.
さらに、ダイヤモンドのバンドギャップが５．５ｅＶと大きく、さらに終端原子によって電子親和力が負になったり正になったりするため、終端原子の選定が重要である。特に水素で終端した場合には負性電子親和力状態となり、ダイヤモンドの伝導帯が絶縁物の伝導帯より高い位置にあるため、ダイヤモンド中の電子は伝導帯に容易に入り込みゲートリーク電流となる。 Further, since the band gap of diamond is as large as 5.5 eV and the electron affinity becomes negative or positive depending on the terminal atom, it is important to select the terminal atom. In particular, when it is terminated with hydrogen, it becomes a negative electron affinity state, and since the conduction band of the diamond is higher than the conduction band of the insulator, the electrons in the diamond easily enter the conduction band and become a gate leak current.
チャネルへのドーピングは閾値を制御するのに重要であり、ｐチャネルＦＥＴの場合にはｎ型層が、ｎチャネルＦＥＴの場合にはｐ型層が必要となる。ダイヤモンドではｎ型層に一般にリンが用いられるが、リンドープダイヤモンドの品質の制御はきわめて難しい。 Doping to the channel is important for controlling the threshold, requiring an n-type layer in the case of a p-channel FET and a p-type layer in the case of an n-channel FET. In diamond, phosphorus is generally used for the n-type layer, but it is extremely difficult to control the quality of phosphorus-doped diamond.
本発明者は、ダイヤモンド電子素子の積層構造に着目し、ダイヤモンドからなるｐ型ドリフト層、ダイヤモンドからなる高抵抗層を含む、本発明の積層構造を開発するに到った。 The present inventor has focused on the laminated structure of a diamond electronic device, and has developed the laminated structure of the present invention including a p-type drift layer made of diamond and a high resistance layer made of diamond.
また、本発明者は、ダイヤモンド電子素子において（１１１）表面をチャネルに用いる本発明を開発するに到った。より具体的には、（１１１）表面を１×１表面構造にて原子平坦化して、水素もしくはＯＨ基にて終端し、チャネルを、合成が難しいｎ型層ではなく窒素ドープを利用した半絶縁層（「高抵抗層」ともいう。）として、正孔（ホール）を形成させる構造とした。この構造により、より低損失でより高耐圧化を図ることができた。なお、本明細書において、原子平坦化した（１１１）面とは、原子レベルで平坦であるという意味であり、水素プラズマ処理等の方法により原子平坦化する。チャネルに窒素ドープを利用した半絶縁層を用いることで、水素終端ダイヤモンドで得られる表面伝導層は非バイアス状態では形成されない。 In addition, the present inventor has come to develop the present invention in which the (111) surface is used as a channel in a diamond electronic device. More specifically, the (111) surface is atomically flattened with a 1 × 1 surface structure, terminated with hydrogen or OH groups, and the channels are semi-insulated using nitrogen doping instead of the difficult n-type layer. As a layer (also referred to as a "high resistance layer"), a structure is formed in which holes are formed. With this structure, it was possible to achieve lower loss and higher pressure resistance. In the present specification, the atomically flattened (111) plane means that the surface is flat at the atomic level, and the atom is flattened by a method such as hydrogen plasma treatment. By using a semi-insulating layer utilizing nitrogen doping for the channel, the surface conductive layer obtained from hydrogen-terminated diamond is not formed in the non-biased state.
本発明の実施の形態では、（１１１）表面をチャネルに用いる場合、（００１）表面に（１１１）チャネルを形成する方法（ａ）と、（１１０）表面に（１１１）チャネルを形成する方法（ｂ）とがある。本発明の実施の形態では、ダイヤモンド積層構造にトレンチ構造を設け、トレンチ構造の側壁が｛１１１｝面であるようにする。前記｛１１１｝面にゲート電極が位置するように配置する。なお、例えば（００１）面と等価な面を｛００１｝と表記する。 In the embodiment of the present invention, when the (111) surface is used as the channel, the method (a) of forming the (111) channel on the (001) surface and the method (111) forming the (111) channel on the (110) surface ( b) There is. In the embodiment of the present invention, the diamond laminated structure is provided with a trench structure so that the side wall of the trench structure is a {111} plane. The gate electrode is arranged so as to be located on the {111} plane. For example, a surface equivalent to the (001) surface is described as {001}.
また、（ａ）（ｂ）の方法について、それぞれ縦型構造と擬似縦型構造とを作製できる。 Further, for the methods (a) and (b), a vertical structure and a pseudo vertical structure can be produced, respectively.
また、ゲート構造にショットキー接合を用いるＭＥＳＦＥＴ構造としてもよい。 Further, a MESFET structure using Schottky junction for the gate structure may be used.
また、ＭＯＳＦＥＴ構造またはＭＥＳＦＥＴ構造は、ボディダイオ−ド付きであってもよいし、ボディダイオ−ドなしであってもよい。ここで、ボディダイオードは、後述する実施の形態の構造によりソース−ドレイン間の内蔵ダイオードが形成されるものであり、ボディダイオードと呼ばれる。 Further, the MOSFET structure or the MESFET structure may have a body die or no body die. Here, the body diode is called a body diode because a built-in diode between a source and a drain is formed by the structure of the embodiment described later.
本発明の実施の形態のダイヤモンド電子素子におけるダイヤモンド積層構造は、少なくとも、ｐ＋導電層、ダイヤモンドからなるｐ型ドリフト層、ダイヤモンドからなる高抵抗層、ダイヤモンドからなるｐ＋コンタクト層の順に積層されたダイヤモンド積層構造を備える。 The diamond laminated structure in the diamond electronic device according to the embodiment of the present invention is a diamond laminated structure in which at least a p + conductive layer, a p-type drift layer made of diamond, a high resistance layer made of diamond, and a p + contact layer made of diamond are laminated in this order. It has a structure.
「ｐ＋導電層」は、例えば、導電性基板、又は高品質ダイヤモンド半絶縁性基板上に成膜された「ｐ＋導電層」である。 The "p + conductive layer" is, for example, a "p + conductive layer" formed on a conductive substrate or a high-quality diamond semi-insulating substrate.
ｐ＋導電層は、ホウ素濃度５Ｅ１９／ｃｍ３以上、１Ｅ２２／ｃｍ３以下程度が好ましく、１Ｅ２０／ｃｍ３以上、１Ｅ２１／ｃｍ３以下の範囲がより好ましい。ｐ＋導電層の比抵抗は、０．１ｍΩｃｍ以上、１００ｍΩｃｍ以下程度が好ましく、１０ｍΩｃｍ以下がより好ましい。膜厚は１μｍ以上、３００μｍ以下程度が好ましく、１０μｍ以上、２００μｍ以下がより好ましい。 The p + conductive layer preferably has a boron concentration of 5E19 / cm 3 or more and 1E22 / cm 3 or less, and more preferably 1E20 / cm 3 or more and 1E21 / cm 3 or less. The specific resistance of the p + conductive layer is preferably 0.1 mΩcm or more and 100 mΩcm or less, and more preferably 10 mΩcm or less. The film thickness is preferably about 1 μm or more and 300 μm or less, and more preferably 10 μm or more and 200 μm or less.
高品質ダイヤモンド半絶縁性基板の「高品質」とは、例えば、基板中の貫通転位密度が１Ｅ３／ｃｍ３以下程度であることを示す。半絶縁性基板とは、窒素を１Ｅ１５／ｃｍ３以上、１Ｅ２１／ｃｍ３以下の濃度で含むダイヤモンド単結晶が好ましい。 The "high quality" of the high-quality diamond semi-insulating substrate, for example, shows that the threading dislocation density in the substrate is much 1E3 / cm 3 or less. The semi-insulating substrate is preferably a diamond single crystal containing nitrogen at a concentration of 1E15 / cm 3 or more and 1E21 / cm 3 or less.
「ダイヤモンドからなるｐ型ドリフト層」は、例えば「高品質ドリフト層」である。なお、「ドリフト層」とはゲート・ドレイン間に印加される電圧、つまり耐圧を保持するための領域である。本実施の形態では、「ダイヤモンドからなるｐ型ドリフト層」は、例えば、ホウ素をドープしたｐ型ダイヤモンド層であり、ホウ素濃度１Ｅ１５／ｃｍ３以上、１Ｅ１８／ｃｍ３以下程度が好ましい。その膜厚は０．５μｍ以上、１００μｍ以下であることがより好ましい。濃度と膜厚は動作電流・耐圧設計に関係する。 The "p-type drift layer made of diamond" is, for example, a "high quality drift layer". The "drift layer" is a voltage applied between the gate and drain, that is, a region for maintaining a withstand voltage. In the present embodiment, the "p-type drift layer made of diamond" is, for example, a boron-doped p-type diamond layer, preferably having a boron concentration of 1E15 / cm 3 or more and 1E18 / cm 3 or less. The film thickness is more preferably 0.5 μm or more and 100 μm or less. Concentration and film thickness are related to operating current and withstand voltage design.
「ダイヤモンドからなる高抵抗層」は、例えば、後述するＭＯＳＦＥＴの「窒素ドープチャネル層」、ＭＥＳＦＥＴの「窒素ドープ層」である。ここで「高抵抗層」とは、室温において１Ｅ８ Ｏｈｍ−ｃｍ以上の抵抗を有するダイヤモンド層が好ましく、半絶縁性ともいうことができる。ＭＯＳＦＥＴの場合、絶縁膜を挟んで半導体側にＣＶ＝Ｑのキャリアを誘起することが可能、つまり「電気伝導がない膜にチャネルを誘起して電気伝導性を持たせる」動作が可能である。一方、ＭＥＳＦＥＴの場合は、反転誘起させることは原理的に不可能であるため、「電気伝導を持つチャネルを空乏化させる」動作だけが可能である。この場合、ＭＯＳＦＥＴにおいては、電気伝導がない膜に電気伝導する領域を形成するため、後述する図中の点線（二次元正孔ガス）以外の窒素ドープ領域には電気伝導性がなく、つまりチャネル以外にソース電極からドレイン電極に繋がる電流パスは形成されない。一方、ＭＥＳＦＥＴにおいては、別途窒素ドープ領域で電流パスをカットしないと、ソースからドレインに直接流れるパスが出来てしまうので、窒素ドープ領域が必要である。 The “high resistance layer made of diamond” is, for example, a “nitrogen-doped channel layer” of a MOSFET and a “nitrogen-doped layer” of a MESFET, which will be described later. Here, the "high resistance layer" is preferably a diamond layer having a resistance of 1E8 Ohm-cm or more at room temperature, and can also be said to be semi-insulating. In the case of MOSFET, it is possible to induce carriers of CV = Q on the semiconductor side with an insulating film sandwiched between them, that is, it is possible to perform an operation of "inducing a channel in a film having no electric conduction to give it electrical conductivity". On the other hand, in the case of MESFET, since it is impossible in principle to induce inversion, only the operation of "depleting the channel having electrical conduction" is possible. In this case, in the MOSFET, since a region that conducts electrical conduction is formed in the film that does not have electrical conductivity, the nitrogen-doped region other than the dotted line (two-dimensional hole gas) in the figure described later has no electrical conductivity, that is, a channel. Other than that, no current path is formed from the source electrode to the drain electrode. On the other hand, in MESFET, a nitrogen-doped region is required because a path that flows directly from the source to the drain is created unless the current path is cut separately in the nitrogen-doped region.
窒素ドープチャンネル層や窒素ドープ層は、窒素ドープダイヤモンドの窒素濃度が１Ｅ１３／ｃｍ３（１．０×１０１３／ｃｍ３を表す）以上、１Ｅ２１／ｃｍ３以下の範囲であり、かつ０．５μｍ以上、５０μｍ以下の厚さであることが好ましい。また、窒素ドープチャンネル層や窒素ドープ層は、窒素ドープダイヤモンドの窒素濃度が１Ｅ１５／ｃｍ３以上、１Ｅ１９／ｃｍ３以下の範囲であり、かつ０．５μｍ以上、１０μｍ以下の厚さであることがより好ましい。
Nitrogen-doped channel layer and the nitrogen doped layer, the nitrogen concentration of the nitrogen-doped
ＭＥＳＦＥＴの高抵抗層の場合、窒素濃度上限はより広い。ＭＯＳＦＥＴの場合、窒素濃度がしきい値（ＦＥＴの重要な設計パラメータ）に影響を与えるが、ＭＥＳＦＥＴの場合、単に正孔がソースからドレインに直接流れないようにするためのバリア層の機能のためである。よって、閾値電圧を１Ｖ以上１０Ｖ以下とし、また耐電圧５００Ｖ以上かつ電流制御性を５００Ａ／ｃｍ２とするためには、窒素濃度の範囲は上述の範囲が好ましい。 In the case of the high resistance layer of MESFET, the upper limit of nitrogen concentration is wider. In the case of MOSFETs, the nitrogen concentration affects the threshold (an important design parameter of the FET), but in the case of MESFETs simply because of the function of the barrier layer to prevent holes from flowing directly from the source to the drain. Is. Therefore, in order to set the threshold voltage to 1 V or more and 10 V or less, the withstand voltage of 500 V or more, and the current controllability to be 500 A / cm 2 , the above range of nitrogen concentration is preferable.
ＭＥＳＦＥＴの場合は、ダイヤモンドからなる高抵抗層と、ダイヤモンドからなるｐ＋コンタクト層の間に、ダイヤモンドからなるｐ型層を配置する積層構造となる。ＭＥＳはゲート絶縁膜がないので、各電極をショートさせないように、特にソースとゲートをショートさせないようにｐ型層をｐ＋型コンタクト層との間に置かなければならず、ＭＯＳとやや積層構造が異なる。 In the case of MESFET, it has a laminated structure in which a p-type layer made of diamond is arranged between a high resistance layer made of diamond and a p + contact layer made of diamond. Since MES does not have a gate insulating film, a p-type layer must be placed between the p-type contact layer so as not to short-circuit each electrode, especially the source and the gate, and the structure is slightly laminated with MOS. different.
窒素をドープした際には伝導帯から１．４ｅＶ程度のところに不純物準位が形成され得る。抵抗値で言うと、室温で１Ｅ８Ｏｈｍ−ｃｍ以上である。 When nitrogen is doped, an impurity level can be formed at about 1.4 eV from the conduction band. In terms of resistance value, it is 1E8 Ohm-cm or more at room temperature.
ＭＯＳ構造ではゲート電極から絶縁膜を介して半導体側にキャリア誘起できる。一方、ＭＥＳ構造では、キャリア誘起はできず、はじめからキャリアが居るｐ型チャネル層が必要であり、ゲート電圧を使ってｐ型チャネル層に空乏層を伸ばして伝導性を制御、基本的に空乏層をチャネル中に広げて絶縁化させる原理である。ＭＯＳＦＥＴでは、窒素ドープダイヤモンドの絶縁膜との界面（ＭＯＳ界面）の窒素ドープ側の表面、厳密に言うとＭＯＳ界面から窒素ドープ側１０ｎｍ以下程度の領域に正孔チャネルが形成されるが、ＭＥＳＦＥＴの場合にはｐ型膜全体がチャネルになる。 In the MOS structure, carriers can be induced from the gate electrode to the semiconductor side via the insulating film. On the other hand, in the MES structure, carrier induction is not possible, and a p-type channel layer with carriers is required from the beginning. A depletion layer is extended to the p-type channel layer using the gate voltage to control conductivity, and basically depletion. The principle is to spread the layer in the channel to insulate it. In MOSFETs, hole channels are formed on the surface of the nitrogen-doped side of the interface (MOS interface) of the nitrogen-doped diamond with the insulating film, strictly speaking, in the region of about 10 nm or less on the nitrogen-doped side from the MOS interface. In some cases, the entire p-type membrane becomes a channel.
「ダイヤモンドからなるｐ＋コンタクト層」は、後述する各図の「コンタクト層」である。ｐ＋導電層は、ホウ素濃度５Ｅ１９／ｃｍ３以上、１Ｅ２２／ｃｍ３以下程度が好ましく、１Ｅ２０／ｃｍ３以上、１Ｅ２１／ｃｍ３以下の範囲がより好ましい。比抵抗は０．１ｍΩｃｍ以上、１００ｍΩｃｍ以下程度が好ましく、１０ｍΩｃｍ以下がより好ましい。膜厚は０．０５μｍ以上、１μｍ以下程度が好ましく、０．１μｍ以上、０．５μｍ以下がより好ましい。 The “p + contact layer made of diamond” is the “contact layer” in each figure described later. The p + conductive layer preferably has a boron concentration of 5E19 / cm 3 or more and 1E22 / cm 3 or less, and more preferably 1E20 / cm 3 or more and 1E21 / cm 3 or less. The specific resistance is preferably 0.1 mΩcm or more and 100 mΩcm or less, and more preferably 10 mΩcm or less. The film thickness is preferably 0.05 μm or more and 1 μm or less, and more preferably 0.1 μm or more and 0.5 μm or less.
各電極及び絶縁膜の材料は従来のダイヤモンド電子素子に用いられている材料を用いることができる。 As the material of each electrode and the insulating film, the material used for the conventional diamond electronic device can be used.
ソース電極およびドレイン電極にはオーミック接合電極を用い得る。オーミック接合電極には、ＴｉもしくはＣｒもしくはＮｉを用い得る。複数の金属からなる積層構造をとり、ダイヤモンド上にオーミック接合電極／キャップ電極もしくは、ダイヤモンド上にオーミック接合電極／バリア電極／キャップ電極の構造とし得る。キャップ電極はＡｕもしくはＡｌを用い得る。バリア電極にはＰｔもしくはＭｏを用い得る。各オーミック接合電極、バリア電極は、それぞれ１０ｎｍ以上、１００ｎｍ以下程度であり、キャップ電極は５０ｎｍ以上、３００ｎｍ以下の厚さであることが好ましい。 Ohmic contact electrodes may be used for the source and drain electrodes. Ti, Cr or Ni may be used for the ohmic contact electrode. It may have a laminated structure made of a plurality of metals, and may have an ohmic junction electrode / cap electrode on diamond or an ohmic junction electrode / barrier electrode / cap electrode on diamond. Au or Al can be used as the cap electrode. Pt or Mo can be used as the barrier electrode. The ohmic contact electrode and the barrier electrode are preferably about 10 nm or more and 100 nm or less, respectively, and the cap electrode is preferably 50 nm or more and 300 nm or less in thickness.
（実施の形態１）
本実施の形態を図１を参照して以下説明する。図１は、本実施の形態の、（００１）面ウェハに形成した縦型構造ＭＯＳＦＥＴ（ボディダイオードつき）の模式図である。
(Embodiment 1)
This embodiment will be described below with reference to FIG. FIG. 1 is a schematic view of a vertical structure MOSFET (with a body diode) formed on a (001) plane wafer of the present embodiment.
図１の素子は、導電性基板２、高品質ドリフト層３、窒素ドープチャネル層（高抵抗層４）、コンタクト層５からなるダイヤモンド積層構造を備える。前記ダイヤモンド積層構造のいずれの層もダイヤモンドからなる。ドレイン電極９は、導電性基板２に設けられ、かつ高品質ドリフト層３の反対側に設けられる。ソース電極８は、コンタクト層５に設けられ、かつ前記高品質ドリフト層３の反対側に設けられ、窒素ドープチャネル層（高抵抗層４）に一部直接設けられる。窒素ドープチャネル層の表面は（００１）表面である。ダイヤモンド積層構造に、トレンチ構造が設けられ、トレンチ構造の側壁は原子平坦化した（１１１）面である。本実施の形態のトレンチ構造は図１のようにその側壁が傾斜した構造である。トレンチ構造は、トレンチの底面が高品質ドリフト層３内に位置し、側壁が、高品質ドリフト層３、窒素ドープチャネル層（高抵抗層４）、コンタクト層５の三層からなるような溝である。トレンチ構造の溝内には、絶縁膜６を介してゲート電極７が設けられる。また、ゲート電極７とソース電極８は、絶縁膜６により絶縁されている。
The element of FIG. 1 includes a diamond laminated structure including a
本素子では、ゲート電圧により、ゲート構造（ＭＯＳ界面）に平行に二次元シート状に正孔キャリアが存在する層（二次元正孔ガス（２ＤＨＧ））を発現させることができる。この正孔キャリアの発現によって、ソース・コンタクト層と、ドリフト層・導電層（導電性基板）をつなげて電流が、ソース−ドレイン間に流れる。 In this device, a layer (two-dimensional hole gas (2DHG)) in which hole carriers exist in a two-dimensional sheet shape parallel to the gate structure (MOS interface) can be expressed by the gate voltage. Due to the expression of this hole carrier, a current flows between the source and drain by connecting the source / contact layer and the drift layer / conductive layer (conductive substrate).
窒素ドープチャネル層は、窒素をドープした半絶縁性ダイヤモンド層、窒素濃度１Ｅ１５／ｃｍ３以上、１Ｅ１９／ｃｍ３以下、膜厚は０．５μｍ以上、５０μｍ以下とし得る。濃度と膜厚は動作電流・耐圧設計に関係する。 The nitrogen-doped channel layer may be a nitrogen-doped semi-insulating diamond layer, a nitrogen concentration of 1E15 / cm 3 or more and 1E19 / cm 3 or less, and a film thickness of 0.5 μm or more and 50 μm or less. Concentration and film thickness are related to operating current and withstand voltage design.
図１の素子の製造方法について述べる。 The manufacturing method of the element of FIG. 1 will be described.
まず、導電性基板上にＣＶＤ法で高品質ドリフト層を成長形成した。ＣＶＤはマイクロ波プラズマ法を用いて行い、水素をキャリアガスとし、炭素原料であるメタンを総流量の４％となるように制御した。さらにチャンバからの不要な取り込みを防ぐための酸素原料である二酸化炭素、およびホウ素原料であるトリメチルボロンを添加した。二酸化炭素の濃度はＯ／Ｃ比が０．４となるように設定し、トリメチルボロンはＢ／Ｃ比が０．５ｐｐｍ程度となるように制御した。具体的には、水素流量を３８３ｃｃｍ、メタン流量を１２．８ｓｃｃｍ、ＣＯ２流量を３．２ｓｃｃｍ、１０ｐｐｍに水素で希釈したトリメチルボロンを０．５ｓｃｃｍの流量でチャンバ内に導入した。炭素原料は総流量の０．１％以上、１０％以下としてもよく、酸素流量はＯ／Ｃが１以下であればよい。プラズマ電力は３．９ｋＷであり、チャンバ内ガス圧力は１２０Ｔｏｒｒ、合成温度は９５０℃である。炭素原料は一酸化炭素、エタンとしてもよく、酸素原料は酸素としてもよい。また炭素原料として一酸化炭素を用いる場合には酸素原料を用いないことも可能である。プラズマ電力は７５０Ｗ以上１０ｋＷ以下としてもよく、チャンバ内圧力は２０Ｔｏｒｒ以上、３００Ｔｏｒｒ以下としてもよい。 First, a high-quality drift layer was grown and formed on the conductive substrate by the CVD method. CVD was carried out using a microwave plasma method, hydrogen was used as a carrier gas, and methane, which is a carbon raw material, was controlled to be 4% of the total flow rate. Furthermore, carbon dioxide, which is an oxygen raw material, and trimethylboron, which is a boron raw material, were added to prevent unnecessary uptake from the chamber. The carbon dioxide concentration was set so that the O / C ratio was 0.4, and the trimethylboron was controlled so that the B / C ratio was about 0.5 ppm. Specifically, trimethylboron diluted with hydrogen to a hydrogen flow rate of 383 ccm, a methane flow rate of 12.8 sccm, a CO 2 flow rate of 3.2 sccm, and 10 ppm was introduced into the chamber at a flow rate of 0.5 sccm. The carbon raw material may be 0.1% or more and 10% or less of the total flow rate, and the oxygen flow rate may be O / C of 1 or less. The plasma power is 3.9 kW, the gas pressure in the chamber is 120 Torr, and the combined temperature is 950 ° C. The carbon raw material may be carbon monoxide or ethane, and the oxygen raw material may be oxygen. When carbon monoxide is used as the carbon raw material, it is possible not to use the oxygen raw material. The plasma power may be 750 W or more and 10 kW or less, and the chamber pressure may be 20 Torr or more and 300 Torr or less.
さらに続けて窒素ドープ層を成長形成し、さらにｐ＋層を積層成長形成させる。窒素ドープ層の形成には、水素、炭素原料のほかに窒素原料を導入した。具体的には水素流量を３７４ｃｃｍ、メタン流量を１６ｓｃｃｍ、１００ｐｐｍに希釈した窒素を１０ｓｃｃｍとした。ｐ＋層の形成には水素、炭素原料、ホウ素原料ガスを導入した。具体的には水素流量を３９３ｓｃｃｍとし、メタン流量を２ｓｃｃｍ、１％に希釈したトリメチルボロンを５ｓｃｃｍとしてチャンバに導入した。 Further, the nitrogen-doped layer is grown and formed, and the p + layer is further grown and formed. In addition to hydrogen and carbon raw materials, nitrogen raw materials were introduced to form the nitrogen-doped layer. Specifically, the hydrogen flow rate was 374 ccm, the methane flow rate was 16 sccm, and the nitrogen diluted to 100 ppm was 10 sccm. Hydrogen, carbon raw material, and boron raw material gas were introduced to form the p + layer. Specifically, the hydrogen flow rate was set to 393 sccm, the methane flow rate was set to 2 sccm, and trimethylboron diluted to 1% was set to 5 sccm and introduced into the chamber.
次にゲート部となる箇所にＮｉをリソグラフィー法およびリフトオフ法を用いて選択形成し、エッチング処理を行い｛１１１｝面を露出させた。エッチング処理は、まずＮｉを真空蒸着法で約３５０ｎｍ堆積させ、９００℃の環境でＮ２およびＨ２Ｏの混成ガスを電気炉中にフローさせ、１時間処理を行った。続けて、塩酸加水（ＨＣｌ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：６）処理により金属汚染を除去し、熱混酸（ＨＮＯ３：Ｈ２ＳＯ４＝１：３、２４０℃）処理により非ダイヤモンド層を除去した。水素プラズマ処理により｛１１１｝面を原子平坦状態とした。 Next, Ni was selectively formed at the gate portion by using a lithography method and a lift-off method, and an etching process was performed to expose the {111} surface. In the etching treatment, first, Ni was deposited at about 350 nm by a vacuum vapor deposition method, and a hybrid gas of N 2 and H 2 O was flown into an electric furnace in an environment of 900 ° C. for 1 hour. Subsequently, metal contamination was removed by treatment with hydrochloric acid (HCl: H 2 O 2 : H 2 O = 1: 1: 6), and heat mixed acid (HNO 3 : H 2 SO 4 = 1: 3, 240 ° C.) treatment. Removed the non-diamond layer. The {111} plane was made into an atomic flat state by hydrogen plasma treatment.
続けてゲート酸化膜を形成したのちゲート電極をリソグラフィー法およびリフトオフ法を用いて形成した。ゲート酸化膜の形成はＡＬＤ法を用いて行い、合成温度を２５０℃とし、酸化膜厚は１００ｎｍとした。ゲート電極にはＴｉを用い、リソグラフィー法およびリフトオフ法を用い、膜厚を５０ｎｍとしてスパッタ形成した。 Subsequently, a gate oxide film was formed, and then a gate electrode was formed by a lithography method and a lift-off method. The gate oxide film was formed by using the ALD method, the synthesis temperature was 250 ° C., and the oxide film thickness was 100 nm. Ti was used for the gate electrode, and a lithography method and a lift-off method were used to carry out sputtering formation with a film thickness of 50 nm.
続けて導電性基板にはオーミック電極となるドレイン電極を形成した。ゲート電極とソース電極の短絡を防ぐため、絶縁膜をＣＶＤ法にて形成した。リソグラフィー法およびドライエッチング法によりコンタクト層を露出させ、リソグラフィー法およびリフトオフ法を用いてソース電極を形成した。ドレイン電極およびソース電極はオーミック接合であり、スパッタ法によって形成した。Ｔｉ、Ｍｏ、Ａｕの順で形成し、膜厚は各３０ｎｍ、３０ｎｍ、１００ｎｍとした。絶縁膜はＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料ガスとして用いたＣＶＤによりＳｉＯ２絶縁膜を成長させ、膜厚を１μｍとした。 Subsequently, a drain electrode serving as an ohmic electrode was formed on the conductive substrate. In order to prevent a short circuit between the gate electrode and the source electrode, an insulating film was formed by the CVD method. The contact layer was exposed by the lithography method and the dry etching method, and the source electrode was formed by the lithography method and the lift-off method. The drain electrode and the source electrode were ohmic contacts and were formed by a sputtering method. It was formed in the order of Ti, Mo, and Au, and the film thicknesses were 30 nm, 30 nm, and 100 nm, respectively. As the insulating film, the SiO 2 insulating film was grown by CVD using TEOS (Tetra Ethyl Orthosilicate) as a raw material gas, and the film thickness was set to 1 μm.
ここで、ゲート部となる箇所の原子平坦化について、調べた。 Here, the atomic flattening of the gate portion was investigated.
上述の、ゲート部となる箇所にＮｉをリソグラフィー法およびリフトオフ法を用いて選択形成し、エッチング処理を行い｛１１１｝面を露出させ、水素プラズマ処理により｛１１１｝面を原子平坦状態とした工程の結果を、調べた。実施例として、具体的には、窒素ドープダイヤモンド基板の窒素濃度は１Ｅ１９／ｃｍ３程度である。水素プラズマ処理は導入ガスを水素のみとし、４００Ｗ、２０ｋＰａで１５０時間処理を行った。水素処理前後の（１１１）表面チャネルにおけるラフネスの様子を原子間力顕微鏡（ＡＦＭ）で評価した。処理前における（１１１）表面チャネルのラフネスＲＭＳは０．１７ｎｍ程度であり、原子平坦性は得られておらず、複数の表面原子結合状態が発生している。しかし、水素プラズマ処理後には、ラフネスＲＭＳは０．０３ｎｍであり、テラス間のステップは０．２１ｎｍであった。この結果から、水素プラズマ処理後は、原子レベルで平坦な領域が得られていることが分かった。 The above-mentioned step of selectively forming Ni at the gate portion by a lithography method and a lift-off method, performing an etching process to expose the {111} surface, and making the {111} surface into an atomic flat state by hydrogen plasma treatment. The result of was examined. As an example, specifically, the nitrogen concentration of the nitrogen-doped diamond substrate is about 1E19 / cm 3. In the hydrogen plasma treatment, the introduced gas was only hydrogen, and the treatment was performed at 400 W and 20 kPa for 150 hours. The state of roughness in the (111) surface channel before and after hydrogen treatment was evaluated by an atomic force microscope (AFM). The roughness RMS of the (111) surface channel before the treatment is about 0.17 nm, atomic flatness is not obtained, and a plurality of surface atomic bond states are generated. However, after hydrogen plasma treatment, the roughness RMS was 0.03 nm and the step between terraces was 0.21 nm. From this result, it was found that a flat region was obtained at the atomic level after the hydrogen plasma treatment.
一方、比較例として、１００面にチャネルを有するＭＥＳＦＥＴを試作するため、以下のプロセスを行った。（００１）面を表面に有するＩｂダイヤモンド基板にｐ−ドリフト層を合成し、さらに選択成長により窒素ドープ層を成長させた。選択成長マスクにはＴｉとＡｕからなる積層メタル構造を用いた。膜厚はそれぞれ３０ｎｍ、２００ｎｍとした。窒素ドープ選択成長にはマイクロ波ＣＶＤにより以下の条件にて行った。水素雰囲気中メタン濃度１％、Ｎ／Ｃ濃度５０００ｐｐｍ、７５０Ｗ、２時間で行った。窒素ドープ選択成長層の窒素濃度は１Ｅ１５／ｃｍ３程度である。選択成長後には選択成長マスクを酸処理にて剥離した。走査型顕微鏡（ＳＥＭ）で観察したところ成長側壁にラフネスが見られたが、水素プラズマ処理での回復は難しかった。さらにチャネル層を形成するためにＣＶＤにて追成長を行った。チャネル層成長条件は、水素雰囲気中メタン濃度４％、３９００Ｗ、１時間の条件で行った。追成長後にも（００１）面チャネルとなるエッチング側面のラフネスが残っていることが分かった。 On the other hand, as a comparative example, the following process was performed in order to prototype a MESFET having channels on 100 surfaces. A p-drift layer was synthesized on an Ib diamond substrate having a (001) plane on the surface, and a nitrogen-doped layer was further grown by selective growth. A laminated metal structure composed of Ti and Au was used for the selective growth mask. The film thickness was 30 nm and 200 nm, respectively. Nitrogen-doped selective growth was carried out by microwave CVD under the following conditions. The methane concentration was 1%, the N / C concentration was 5000 ppm, 750 W, and 2 hours in a hydrogen atmosphere. Nitrogen concentration in the nitrogen-doped selective growth layer is about 1E15 / cm 3. After the selective growth, the selective growth mask was peeled off by acid treatment. Roughness was observed on the growth side wall when observed with a scanning microscope (SEM), but recovery by hydrogen plasma treatment was difficult. Further, additional growth was carried out by CVD to form a channel layer. The channel layer growth conditions were a methane concentration of 4% in a hydrogen atmosphere, 3900 W, and 1 hour. It was found that the roughness of the etched side surface, which is the (001) plane channel, remains even after the additional growth.
（実施の形態２）
本実施の形態を図２を参照して以下説明する。図２は、本実施の形態の、（００１）面ウェハに形成した擬似縦型構造ＭＯＳＦＥＴ（ボディダイオードつき）の模式図である。
(Embodiment 2)
The present embodiment will be described below with reference to FIG. FIG. 2 is a schematic view of a pseudo vertical structure MOSFET (with a body diode) formed on a (001) plane wafer according to the present embodiment.
図２の素子は、図１とは、導電性基板を用いず、またドレイン電極の位置が異なる構造である。図２の素子は、高品質ダイヤモンド半絶縁性基板１１にｐ＋導電層１２をエピタキシャル成長させ、ｐ＋導電層１２上に、図１と同様、高品質ドリフト層３、窒素ドープチャネル層（高抵抗層４）、コンタクト層５の順で形成する。ドレイン電極９は、ｐ＋導電層１２に、前記高品質ドリフト層側に設けられる。
The element of FIG. 2 does not use a conductive substrate and has a structure in which the position of the drain electrode is different from that of FIG. In the element of FIG. 2, a p +
（実施の形態３）
本実施の形態を図３を参照して以下説明する。図３は、本実施の形態の、（００１）面ウェハに形成した縦型構造ＭＥＳＦＥＴ（ボディダイオードつき）の模式図である。
(Embodiment 3)
The present embodiment will be described below with reference to FIG. FIG. 3 is a schematic view of a vertical structure MESFET (with a body diode) formed on a (001) plane wafer of the present embodiment.
図３の素子は、導電性基板２、高品質ドリフト層１３、窒素ドープ層（高抵抗層１４）、ｐ型層、コンタクト層１５からなるダイヤモンド積層構造を備える。前記ダイヤモンド積層構造のいずれの層もダイヤモンドからなる。ドレイン電極９は、導電性基板２に設けられ、かつ高品質ドリフト層１３の反対側に設けられる。ソース電極８は、コンタクト層１５に設けられ、かつ前記高品質ドリフト層１３の反対側に設けられ、窒素ドープ層（高抵抗層１４）に一部直接設けられる。窒素ドープ層（高抵抗層１４）の表面は（００１）表面である。ダイヤモンド積層構造に、トレンチ構造が設けられ、トレンチ構造の側壁は原子平坦化した（１１１）面である。トレンチ構造は、トレンチの底面が高品質ドリフト層１３内に位置し、側壁が、高品質ドリフト層１３、窒素ドープ層（高抵抗層１４）、コンタクト層５の三層からなるような溝である。トレンチ構造の溝内には、ｐ型層を介してゲート電極７が設けられる。また、ゲート電極７とソース電極８は、絶縁膜６により絶縁されている。
The element of FIG. 3 includes a diamond laminated structure including a
窒素ドープ層は、窒素をドープした半絶縁性ダイヤモンド層であり、窒素濃度１Ｅ１５／ｃｍ３以上、１Ｅ２１／ｃｍ３以下程度である。膜厚は０．５μｍ以上、５０μｍ以下程度である。 The nitrogen-doped layer is a nitrogen-doped semi-insulating diamond layer having a nitrogen concentration of 1E15 / cm 3 or more and 1E21 / cm 3 or less. The film thickness is about 0.5 μm or more and 50 μm or less.
図３の素子の製造方法について述べる。 The manufacturing method of the element of FIG. 3 will be described.
まず、導電性基板上にＣＶＤ法で高品質ドリフト層を成長形成した。ＣＶＤはマイクロ波プラズマ法を用いて行い、水素をキャリアガスとし、炭素原料であるメタンを総流量の４％となるように制御した。さらにチャンバからの不要な取り込みを防ぐための酸素原料である二酸化炭素、およびホウ素原料であるトリメチルボロンを添加した。二酸化炭素の濃度はＯ／Ｃ比が０．４となるように設定し、トリメチルボロンはＢ／Ｃ比が０．５ｐｐｍ程度となるように制御した。具体的には、水素流量を３８３ｃｃｍ、メタン流量を１２．８ｓｃｃｍ、ＣＯ２流量を３．２ｓｃｃｍ、１０ｐｐｍに水素で希釈したトリメチルボロンを０．５ｓｃｃｍの流量でチャンバ内に導入した。炭素原料は総流量の０．１％以上、１０％以下としてもよく、酸素流量はＯ／Ｃが１以下であればよい。プラズマ電力は３．９ｋＷであり、チャンバ内ガス圧力は１２０Ｔｏｒｒ、合成温度は９５０℃である。 First, a high-quality drift layer was grown and formed on the conductive substrate by the CVD method. CVD was carried out using a microwave plasma method, hydrogen was used as a carrier gas, and methane, which is a carbon raw material, was controlled to be 4% of the total flow rate. Furthermore, carbon dioxide, which is an oxygen raw material, and trimethylboron, which is a boron raw material, were added to prevent unnecessary uptake from the chamber. The carbon dioxide concentration was set so that the O / C ratio was 0.4, and the trimethylboron was controlled so that the B / C ratio was about 0.5 ppm. Specifically, a hydrogen flow rate of 383 cm, a methane flow rate of 12.8 sccm, a CO 2 flow rate of 3.2 sccm, and trimethylboron diluted with hydrogen to 10 ppm were introduced into the chamber at a flow rate of 0.5 sccm. The carbon raw material may be 0.1% or more and 10% or less of the total flow rate, and the oxygen flow rate may be O / C of 1 or less. The plasma power is 3.9 kW, the gas pressure in the chamber is 120 Torr, and the combined temperature is 950 ° C.
炭素原料は一酸化炭素、エタンとしてもよく、酸素原料は酸素としてもよい。また炭素原料として一酸化炭素を用いる場合には酸素原料を用いないことも可能である。プラズマ電力は７５０Ｗ以上１０ｋＷ以下としてもよく、チャンバ内圧力は２０Ｔｏｒｒ以上、３００Ｔｏｒｒ以下としてもよい。 The carbon raw material may be carbon monoxide or ethane, and the oxygen raw material may be oxygen. When carbon monoxide is used as the carbon raw material, it is possible not to use the oxygen raw material. The plasma power may be 750 W or more and 10 kW or less, and the chamber pressure may be 20 Torr or more and 300 Torr or less.
さらに続けて窒素ドープ層を成長形成し、さらにｐ型層およびｐ＋層を積層成長形成させる。窒素ドープ層の形成には、水素、炭素原料のほかに窒素原料を導入した。具体的には水素流量を３７４ｃｃｍ、メタン流量を１６ｓｃｃｍ、１００ｐｐｍに希釈した窒素を１０ｓｃｃｍとした。また、ｐ型層を形成する場合にはドリフト層と同様に水素、炭素原料、酸素原料、ホウ素原料ガスを用いて成長させた。ｐ＋層の形成には水素、炭素原料、ホウ素原料ガスを導入した。具体的には水素流量を３９３ｓｃｃｍとし、メタン流量を２ｓｃｃｍ、１％に希釈したトリメチルボロンを５ｓｃｃｍとしてチャンバに導入した。各層の厚さ、ドーピング濃度は前述の通りである。 Further, the nitrogen-doped layer is grown and formed, and the p-type layer and the p + layer are further grown and formed. In addition to hydrogen and carbon raw materials, nitrogen raw materials were introduced to form the nitrogen-doped layer. Specifically, the hydrogen flow rate was 374 ccm, the methane flow rate was 16 sccm, and the nitrogen diluted to 100 ppm was 10 sccm. When the p-type layer was formed, it was grown using hydrogen, a carbon raw material, an oxygen raw material, and a boron raw material gas in the same manner as the drift layer. Hydrogen, carbon raw material, and boron raw material gas were introduced to form the p + layer. Specifically, the hydrogen flow rate was set to 393 sccm, the methane flow rate was set to 2 sccm, and trimethylboron diluted to 1% was set to 5 sccm and introduced into the chamber. The thickness and doping concentration of each layer are as described above.
続いてゲート部となる箇所をエッチング処理し、原子平坦｛１１１｝面を露出させた。 Subsequently, the portion to be the gate portion was etched to expose the atomic flat {111} surface.
続けてｐ型チャネル層をＣＶＤ法により形成した。合成には水素、炭素原料、酸素原料、ホウ素原料を用いて行う。具体的には水素流量７８３ｓｃｃｍ、メタン流量１０ｓｃｃｍ、二酸化炭素流量６ｓｃｃｍ、１０ｐｐｍに水素で希釈したトリメチルボロン流量を０．５ｓｃｃｍとした。 Subsequently, a p-type channel layer was formed by the CVD method. The synthesis is carried out using hydrogen, carbon raw materials, oxygen raw materials, and boron raw materials. Specifically, the hydrogen flow rate was 783 sccm, the methane flow rate was 10 sccm, the carbon dioxide flow rate was 6 sccm, and the trimethylboron flow rate diluted with hydrogen at 10 ppm was 0.5 sccm.
熱混酸（ＨＮＯ３：Ｈ２ＳＯ４＝１：３、２４０℃）処理による非ダイヤモンド層の除去を行い、２５３ｎｍの波長によるＵＶオゾン処理を行って表面を酸化したのち、リソグラフィー法およびリフトオフ法を用いて導電性基板にオーミック電極となるドレイン電極を形成した。またリソグラフィー法およびリフトオフ法を用いてチャネル部にゲート電極を形成した。またゲート電極とソース電極の短絡を防ぐため、絶縁膜をＣＶＤ法にて形成した。リソグラフィー法およびドライエッチング法によりコンタクト層を露出させ、リソグラフィー法およびリフトオフ法を用いてソース電極を形成した。ドレイン電極およびソース電極はオーミック接合であり、スパッタ法によって形成した。Ｔｉ、Ｍｏ、Ａｕの順で形成し、膜厚は各３０ｎｍ、３０ｎｍ、１００ｎｍとした。ショットキー接合であるゲート電極はＰｔ、Ａｕの積層構造としスパッタ法を用いて形成した。各膜厚は３０ｎｍ、１００ｎｍである。絶縁膜はＴＥＯＳを原料ガスとして用いたＣＶＤにより成長させ、膜厚を１μｍとした。 The non-diamond layer is removed by heat mixed acid (HNO 3 : H 2 SO 4 = 1: 3 , 240 ° C.) treatment, UV ozone treatment with a wavelength of 253 nm is performed to oxidize the surface, and then the lithography method and lift-off method are performed. A drain electrode to be an ohmic electrode was formed on the conductive substrate. Further, a gate electrode was formed in the channel portion by using a lithography method and a lift-off method. Further, in order to prevent a short circuit between the gate electrode and the source electrode, an insulating film was formed by the CVD method. The contact layer was exposed by the lithography method and the dry etching method, and the source electrode was formed by the lithography method and the lift-off method. The drain electrode and the source electrode were ohmic contacts and were formed by a sputtering method. It was formed in the order of Ti, Mo, and Au, and the film thicknesses were 30 nm, 30 nm, and 100 nm, respectively. The gate electrode, which is a Schottky junction, has a laminated structure of Pt and Au and is formed by a sputtering method. The film thicknesses are 30 nm and 100 nm. The insulating film was grown by CVD using TEOS as a raw material gas, and the film thickness was set to 1 μm.
（実施の形態４）
本実施の形態を図４を参照して以下説明する。図４は、本実施の形態の、（００１）面ウェハに形成した擬似縦型構造ＭＥＳＦＥＴ（ボディダイオードつき）の模式図である。
(Embodiment 4)
The present embodiment will be described below with reference to FIG. FIG. 4 is a schematic view of the pseudo-vertical structure MESFET (with a body diode) formed on the (001) plane wafer of the present embodiment.
図４の素子は、図３とは、導電性基板を用いず、ドレイン電極の位置が異なる構造である。 The element of FIG. 4 does not use a conductive substrate and has a structure in which the position of the drain electrode is different from that of FIG.
図４の素子は、高品質ダイヤモンド半絶縁性基板１１にｐ＋導電層１２をエピタキシャル成長させ、ｐ＋導電層１２上に、図３と同様、高品質ドリフト層１３、窒素ドープ層（高抵抗層１４）、ｐ型層、コンタクト層５の順で形成する。ドレイン電極９は、ｐ＋導電層１２に、前記高品質ドリフト層側に設けられる。
In the element of FIG. 4, a p +
（実施の形態５）
本実施の形態を図５を参照して以下説明する。図５は、本実施の形態の、（１１０）面ウェハに形成した縦型構造ＭＯＳＦＥＴ（ボディダイオードつき）の模式図である。
(Embodiment 5)
The present embodiment will be described below with reference to FIG. FIG. 5 is a schematic view of a vertical structure MOSFET (with a body diode) formed on the (110) plane wafer of the present embodiment.
図５の素子は、図１とは、ダイヤモンド積層構造の結晶面が異なり、トレンチ構造の形状が異なる構造である。 The element of FIG. 5 has a structure in which the crystal plane of the diamond laminated structure is different from that of FIG. 1 and the shape of the trench structure is different.
図５の素子は、導電性基板２、高品質ドリフト層３、窒素ドープチャネル層（高抵抗層４）、コンタクト層５からなるダイヤモンド積層構造を備える。前記ダイヤモンド積層構造のいずれの層もダイヤモンドからなる。ドレイン電極９は、導電性基板２に設けられ、かつ高品質ドリフト層３の反対側に設けられる。ソース電極８は、コンタクト層５に設けられ、かつ前記高品質ドリフト層３の反対側に設けられ、窒素ドープチャネル層（高抵抗層４）に一部直接設けられる。窒素ドープチャネル層の表面は（１１０）表面である。ダイヤモンド積層構造に、トレンチ構造が設けられ、トレンチ構造の側壁は原子平坦化した（１１１）面である。トレンチ構造は、トレンチの底面が高品質ドリフト層３内に位置し、側壁が、高品質ドリフト層３、窒素ドープチャネル層（高抵抗層４）、コンタクト層５の三層からなるような溝である。トレンチ構造の溝内には、絶縁膜６を介してゲート電極７が設けられる。また、ゲート電極７とソース電極８は、絶縁膜６により絶縁されている。
The element of FIG. 5 includes a diamond laminated structure including a
（実施の形態６）
本実施の形態を図６を参照して以下説明する。図６は、本実施の形態の、（１１０）面ウェハに形成した擬似縦型構造ＭＯＳＦＥＴ（ボディダイオードつき）の模式図である。
(Embodiment 6)
The present embodiment will be described below with reference to FIG. FIG. 6 is a schematic view of a pseudo vertical structure MOSFET (with a body diode) formed on the (110) plane wafer of the present embodiment.
図６の素子は、図２とは、ダイヤモンド積層構造の結晶面が異なり、トレンチ構造の形状が異なる構造である。 The element of FIG. 6 has a structure in which the crystal plane of the diamond laminated structure is different from that of FIG. 2 and the shape of the trench structure is different.
（実施の形態７）
本実施の形態を図７を参照して以下説明する。図７は、本実施の形態の、（１１０）面ウェハに形成した縦型構造ＭＥＳＦＥＴ（ボディダイオードつき）の模式図である。
(Embodiment 7)
The present embodiment will be described below with reference to FIG. FIG. 7 is a schematic view of the vertical structure MESFET (with a body diode) formed on the (110) plane wafer of the present embodiment.
図７の素子は、図３とは、ダイヤモンド積層構造の結晶面が異なり、トレンチ構造の形状が異なる構造である。 The element of FIG. 7 has a structure in which the crystal plane of the diamond laminated structure is different from that of FIG. 3 and the shape of the trench structure is different.
（実施の形態８）
本実施の形態を図８を参照して以下説明する。図８は、本実施の形態の、（１１０）面ウェハに形成した擬似縦型構造ＭＥＳＦＥＴ（ボディダイオードつき）の模式図である。
(Embodiment 8)
The present embodiment will be described below with reference to FIG. FIG. 8 is a schematic view of a pseudo-vertical structure MESFET (with a body diode) formed on the (110) plane wafer of the present embodiment.
図８の素子は、図４とは、ダイヤモンド積層構造の結晶面が異なり、トレンチ構造の形状が異なる構造である。 The element of FIG. 8 has a structure in which the crystal plane of the diamond laminated structure is different from that of FIG. 4 and the shape of the trench structure is different.
（実施の形態９）
本実施の形態を図９を参照して以下説明する。図９は、本実施の形態の、ボディダイオードなしの（００１）面ウェハに形成した縦型構造ＭＥＳＦＥＴの模式図である。
(Embodiment 9)
The present embodiment will be described below with reference to FIG. FIG. 9 is a schematic view of a vertical structure MESFET formed on a (001) plane wafer without a body diode according to the present embodiment.
図９の素子は、図３とは、ボディダイオードなしである点でのみ異なる。 The element of FIG. 9 differs from FIG. 3 only in that it does not have a body diode.
上記実施の形態等で示した例は、発明を理解しやすくするために記載したものであり、この形態に限定されるものではない。 The examples shown in the above-described embodiments and the like are described for easy understanding of the invention, and are not limited to this embodiment.
本発明のダイヤモンド電子素子は、縦型構造又は疑似縦型構造の高出力ダイヤモンド電子素子などのパワーデバイスとして、産業上有用である。 The diamond electronic device of the present invention is industrially useful as a power device such as a high-power diamond electronic device having a vertical structure or a pseudo-vertical structure.
２ 導電性基板
３、１３ 高品質ドリフト層
４、１４ 高抵抗層
５、１５ コンタクト層
６ 絶縁膜
７ ゲート電極
８ ソース電極
９ ドレイン電極
１１ 高品質ダイヤモンド半絶縁性基板
１２ ｐ＋導電層
2
Claims (8)
前記ダイヤモンド積層構造において、トレンチ構造を備え、前記トレンチ構造の溝側壁が｛１１１｝面であることを特徴とするダイヤモンド電子素子。 A diamond electronic device characterized by having at least a diamond laminated structure including a p + conductive layer made of diamond, a p-type drift layer made of diamond, a high resistance layer made of diamond, and a p + contact layer made of diamond in this order. hand,
A diamond electronic device having a trench structure in the diamond laminated structure, wherein the groove side wall of the trench structure is a {111} plane.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015224311A JP6765651B2 (en) | 2015-11-16 | 2015-11-16 | Diamond electronic device |
| PCT/JP2016/083564 WO2017086253A1 (en) | 2015-11-16 | 2016-11-11 | Diamond electronic element |
| TW105137218A TWI726004B (en) | 2015-11-16 | 2016-11-15 | Diamond electronic components |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015224311A JP6765651B2 (en) | 2015-11-16 | 2015-11-16 | Diamond electronic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2017092398A JP2017092398A (en) | 2017-05-25 |
| JP6765651B2 true JP6765651B2 (en) | 2020-10-07 |
Family
ID=58718938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015224311A Active JP6765651B2 (en) | 2015-11-16 | 2015-11-16 | Diamond electronic device |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP6765651B2 (en) |
| TW (1) | TWI726004B (en) |
| WO (1) | WO2017086253A1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2024121094A (en) * | 2023-02-27 | 2024-09-06 | 大熊ダイヤモンドデバイス株式会社 | Diamond and semiconductor devices |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105497B2 (en) * | 1990-01-31 | 1995-11-13 | 新技術事業団 | Semiconductor device and manufacturing method thereof |
| US5391895A (en) * | 1992-09-21 | 1995-02-21 | Kobe Steel Usa, Inc. | Double diamond mesa vertical field effect transistor |
| US5371383A (en) * | 1993-05-14 | 1994-12-06 | Kobe Steel Usa Inc. | Highly oriented diamond film field-effect transistor |
| JP2002057167A (en) * | 2000-08-10 | 2002-02-22 | Kobe Steel Ltd | Semiconductor element and manufacturing method thereof |
| JP2002118257A (en) * | 2000-10-06 | 2002-04-19 | Kobe Steel Ltd | Diamond semiconductor device |
| JP2006100721A (en) * | 2004-09-30 | 2006-04-13 | Kobe Steel Ltd | Semiconductor element and its manufacturing method |
| US7719080B2 (en) * | 2005-06-20 | 2010-05-18 | Teledyne Scientific & Imaging, Llc | Semiconductor device with a conduction enhancement layer |
| US20090140263A1 (en) * | 2006-05-10 | 2009-06-04 | Hitoshi Umezawa | Method for diamond surface treatment and device using diamond thin film |
| JP5906914B2 (en) * | 2012-04-19 | 2016-04-20 | 株式会社豊田中央研究所 | Transistor drive circuit |
| JP6252900B2 (en) * | 2013-11-29 | 2017-12-27 | 株式会社デンソー | Semiconductor device |
-
2015
- 2015-11-16 JP JP2015224311A patent/JP6765651B2/en active Active
-
2016
- 2016-11-11 WO PCT/JP2016/083564 patent/WO2017086253A1/en active Application Filing
- 2016-11-15 TW TW105137218A patent/TWI726004B/en active
Also Published As
| Publication number | Publication date |
|---|---|
| TW201725734A (en) | 2017-07-16 |
| WO2017086253A1 (en) | 2017-05-26 |
| JP2017092398A (en) | 2017-05-25 |
| TWI726004B (en) | 2021-05-01 |
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