JP6746424B2

JP6746424B2 - Frequency difference detector

Info

Publication number: JP6746424B2
Application number: JP2016153811A
Authority: JP
Inventors: 小林　薫; 薫小林
Original assignee: Nihon Dempa Kogyo Co Ltd
Current assignee: Nihon Dempa Kogyo Co Ltd
Priority date: 2016-08-04
Filing date: 2016-08-04
Publication date: 2020-08-26
Anticipated expiration: 2036-08-04
Also published as: JP2018023037A

Description

本発明は、放送機器や通信機器などの伝送信号の送受信に利用される使用クロック信号の周波数の設定周波数に対する周波数差を検出する技術に関する。 The present invention relates to a technique for detecting a frequency difference between a frequency of a clock signal used for transmitting and receiving a transmission signal of a broadcasting device or a communication device with respect to a set frequency.

地上ディジタル放送やスマートフォン・セルラーフォンなどの伝送ネットワークシステムにおいては、基地局内（親局−中継局間や中継局−中継局間など）における伝送信号品質を維持するため、送受信処理に使用するクロック信号（以下、「使用クロック信号」という）の周波数を一定偏差以内に抑える必要がある。そのため装置内部で用いる使用クロック信号の周波数偏差量を正確に把握したいという要請もある。 In transmission network systems such as terrestrial digital broadcasting and smartphones/cellular phones, a clock signal used for transmission/reception processing to maintain transmission signal quality within the base station (between master station and relay station or between relay station and relay station) It is necessary to keep the frequency of (hereinafter referred to as “used clock signal”) within a certain deviation. Therefore, there is also a demand for accurately grasping the frequency deviation amount of the clock signal used inside the device.

ここで特許文献１には、２つのクロック間の位相差の量をパルス幅で抽出し、この位相差量をカウントアップ、またはカウントダウンして、一方のクロックの遅延量を制御する技術が記載されている。 Here, Patent Document 1 describes a technique for extracting the amount of phase difference between two clocks with a pulse width and counting up or down the amount of phase difference to control the delay amount of one clock. ing.

特開２００８−９２３５９号公報：請求項１、段落００４０〜００４９、００６４〜００６５、図３JP 2008-92359 A: Claim 1, paragraphs 0040 to 0049, 0064 to 0065, FIG.

しかしながら、特許文献１に例示されている２つのクロックの周波数差は、３０ＭＨｚ／３２ＭＨｚ、３０ＭＨｚ／３０．７２ＭＨｚや７０ｋＨｚ／７１ｋＨｚであり、比較されるクロック間の周波数差が大きい。
基地局などで用いる使用クロックには、例えば１０^−９程度の周波数安定度が要求され、このように、高度の周波数安定性が要求されているクロックの周波数のずれ量を高精度に検出する技術は引用文献１には開示されていない。 However, the frequency difference between the two clocks exemplified in Patent Document 1 is 30 MHz/32 MHz, 30 MHz/30.72 MHz or 70 kHz/71 kHz, and the frequency difference between the compared clocks is large.
A clock used in a base station or the like is required to have a frequency stability of, for example, about 10 ^−9, and thus, a technique for highly accurately detecting a frequency deviation amount of a clock for which a high degree of frequency stability is required. Is not disclosed in the cited document 1.

本発明はこのような事情の下になされたものであり、その目的は、設定周波数に対する使用クロックの周波数の周波数差を高精度で検出することが可能な周波数差検出器を提供することにある。 The present invention has been made under such circumstances, and an object thereof is to provide a frequency difference detector capable of detecting a frequency difference between the frequency of a used clock and a set frequency with high accuracy. ..

本発明に係る周波数差検出器は、伝送信号の送受信処理に使用される使用クロック信号の周波数と、当該使用クロック信号の設定周波数との周波数差に対応する量を検出する周波数差検出器であって、
前記使用クロック信号と同等以上の周波数安定度を有し、当該使用クロック信号と設定周波数が同じである基準クロック信号を逓倍した逓倍クロック信号により、前記使用クロック信号をラッチして得られたクロックラッチ信号を出力するクロックラッチ部と、
前記逓倍クロック信号に同期して、予め設定されたビット数のカウント信号を出力するカウント信号出力部と、
前記クロックラッチ部から出力されたクロックラッチ信号に基づき、前記カウント信号出力部から出力されたカウント信号をラッチして得られたカウント信号値を出力するカウント信号ラッチ部と、
前記カウント信号ラッチ部から取得したカウント信号値について、今回取得したカウント信号値と、前回取得したカウント信号値との偏差量を累積加算して累積加算値を出力する累積加算部と、
ラッチ信号が入力されたタイミングにて、前記累積加算部より入力された前記累積加算値をラッチして出力する累積加算値ラッチ部と、
前記逓倍クロック信号に基づくカウント動作により特定される予め設定されたカウント期間が経過するたびに、１つ前のカウント期間中に前記累積加算部に累積加算された前記累積加算値を前記累積加算値ラッチ部にラッチさせるための前記ラッチ信号を出力するカウント期間制御部と、を備え、
前記累積加算値ラッチ部より出力された累積加算値を、前記周波数差に対応する量として出力することを特徴とする。 A frequency difference detector according to the present invention is a frequency difference detector that detects an amount corresponding to a frequency difference between a frequency of a used clock signal used for transmission/reception processing of a transmission signal and a set frequency of the used clock signal. hand,
A clock latch obtained by latching the used clock signal with a multiplied clock signal that has a frequency stability equal to or higher than that of the used clock signal and that has a set frequency equal to that of the used clock signal. A clock latch unit that outputs a signal,
A count signal output unit that outputs a count signal of a preset number of bits in synchronization with the multiplied clock signal,
A count signal latch unit that outputs a count signal value obtained by latching the count signal output from the count signal output unit based on the clock latch signal output from the clock latch unit,
Regarding the count signal value acquired from the count signal latch unit, a cumulative addition unit that cumulatively adds the deviation amount between the count signal value acquired this time and the count signal value acquired last time, and outputs a cumulative addition value ,
A cumulative addition value latch unit that latches and outputs the cumulative addition value input from the cumulative addition unit at a timing when a latch signal is input;
Each time a preset counting period specified by the counting operation based on the multiplied clock signal elapses, the cumulative addition value cumulatively added to the cumulative addition unit during the preceding counting period is set to the cumulative addition value. A count period control unit for outputting the latch signal to be latched by the latch unit ,
The cumulative addition value output from the cumulative addition value latch unit is output as an amount corresponding to the frequency difference.

上述の周波数差検出器は、前記伝送信号の周波数変換に用いられる機器の動作クロックが、前記使用クロック信号に基づいて生成され、前記周波数差に対応する量は、前記動作クロックに基づいて動作する機器の動作を補正するための補正値として利用してもよい。 In the frequency difference detector described above, an operation clock of a device used for frequency conversion of the transmission signal is generated based on the use clock signal, and an amount corresponding to the frequency difference operates based on the operation clock. It may be used as a correction value for correcting the operation of the device.

本発明によれば、使用クロック信号と同等以上の周波数安定度を有し、当該使用クロック信号と設定周波数が同じである基準クロック信号を逓倍した逓倍クロック信号を利用するので、前記設定周波数に対する使用クロック信号の周波数差を比較的短い時間で正確に検出することができる。 According to the present invention, a multiplied clock signal obtained by multiplying a reference clock signal having a frequency stability equal to or higher than that of the used clock signal and having the same set frequency as the used clock signal is used. The frequency difference between the clock signals can be accurately detected in a relatively short time.

実施の形態に係る周波数差検出器が設けられている送受信装置のブロック図である。3 is a block diagram of a transmission/reception device provided with the frequency difference detector according to the embodiment. FIG. 前記周波数差検出器の構成を示すブロック図である。It is a block diagram which shows the structure of the said frequency difference detector. 前記周波数差検出器の作用を示す第１のタイムチャートである。It is a 1st time chart which shows the effect|action of the said frequency difference detector. 前記周波数差検出器の作用を示す第２のタイムチャートである。It is a 2nd time chart which shows the effect|action of the said frequency difference detector. 前記周波数差検出器の作用を示す第３のタイムチャートである。7 is a third time chart showing the operation of the frequency difference detector.

図１は、放送機器や通信機器などの伝送ネットワークシステムの基地局に設けられ、本実施の形態に係る周波数差検出器１４を備えた送受信装置１のブロック図を示している。
親局や他の中継局から送信され、受信アンテナ１０２にて受信された伝送信号は、高周波変復調部１１にて、例えばマイクロ波帯の送受信周波数の伝送信号が、ベースバンド帯（例えば数十ＭＨｚ）のベースバンド復調信号に復調された後、ベースバンド変復調部１２に入力される。ベースバンド変復調部１２では、ベースバンド復調信号をさらに復調して放送用のＯＦＤＭ（Orthogonal Frequency Division Multiplexing）信号などを得る（ベースバンド受信信号）。 FIG. 1 is a block diagram of a transmitter/receiver 1 provided in a base station of a transmission network system such as broadcasting equipment and communication equipment and provided with a frequency difference detector 14 according to the present embodiment.
The transmission signal transmitted from the master station or another relay station and received by the reception antenna 102 is transmitted by the high frequency modulation/demodulation unit 11 to a transmission signal having a transmission/reception frequency in the microwave band, for example, in the base band (for example, several tens MHz). 1) is demodulated into a baseband demodulated signal of 1) and then input to the baseband modulation/demodulation unit 12. The baseband modulation/demodulation unit 12 further demodulates the baseband demodulated signal to obtain a broadcast OFDM (Orthogonal Frequency Division Multiplexing) signal or the like (baseband received signal).

一方、基地局を介して中継されるＯＦＤＭ信号は、パイロット信号の付加などが行われたうえでベースバンド変復調部１２にてベースバンド変調信号に変調された後（ベースバンド送信信号）、さらに高周波変復調部１１にて送受信周波数の伝送信号に変調され、中継アンテナ１０１より送信される。
ベースバンド変復調部１２においては、例えば不図示の数値制御発振器（ＮＣＯ（Numerically Controlled Oscillator）。ＤＤＳ（Direct Digital Synthesizer）ともいう）などを利用してベースバンド変調信号の生成が行われる。 On the other hand, the OFDM signal relayed via the base station is modulated into a baseband modulation signal by the baseband modulation/demodulation unit 12 (baseband transmission signal) after addition of a pilot signal and the like, and then a higher frequency The modulation/demodulation unit 11 modulates the transmission signal of the transmission/reception frequency and transmits the signal from the relay antenna 101.
In the baseband modulation/demodulation unit 12, a baseband modulation signal is generated by using, for example, a numerically controlled oscillator (NCO (Numerically Controlled Oscillator). DDS (Direct Digital Synthesizer)) not shown.

本例の送受信装置１において、基地局にて使用する使用クロック（設定周波数ｆ０１＝１０ＭＨｚ）は、ＰＬＬ（Phased Locked Loop）を含む動作クロック生成部１３の基準周波数信号などとして用いられる。動作クロック生成部１３からは、既述のベースバンド変調信号を生成する際に利用される、ベースバンド変復調部１２内の機器の動作クロック（ｆ_ｃｌｋ）が出力される。 In the transmitter/receiver 1 of the present example, the used clock (set frequency f01=10 MHz) used in the base station is used as a reference frequency signal of the operation clock generation unit 13 including a PLL (Phased Locked Loop). The operation clock generation unit 13 outputs the operation clock (f _clk ) of the device in the baseband modulation/demodulation unit 12, which is used when generating the above-described baseband modulation signal.

ここで例えば、使用クロックを外部から取得する場合には、各基地局に分配される過程において信号の劣化が蓄積されている場合もあり、送受信装置１に入力された時点における実際の周波数ｆ１が、設定周波数ｆ０１から変動している可能性もある。また、基地局内で使用クロックを発生させる場合であっても、高精度の発振器を多数、設けることができない場合もある。そして、変動した周波数ｆ１の使用クロックに基づいて得られた動作クロックを用いてベースバンド変調を行うと、伝送信号の劣化を引き起こす要因となるおそれもある。 Here, for example, when the used clock is acquired from the outside, signal deterioration may be accumulated in the process of being distributed to each base station, and the actual frequency f1 at the time of being input to the transmission/reception device 1 is , There is a possibility that the frequency fluctuates from the set frequency f01. In addition, even when the clock used is generated in the base station, it may not be possible to provide a large number of high-precision oscillators. Then, if baseband modulation is performed using the operation clock obtained based on the used clock of the fluctuated frequency f1, it may cause deterioration of the transmission signal.

そこで本例の送受信装置１は、使用クロックと同等（例えば１０^−９）以上の周波数安定度を有し、当該使用クロックの設定周波数が同じである基準クロック（ｆ０２＝１０ＭＨｚ）を用いて、使用クロックと基準クロックとの周波数差に対応する量を検出する周波数差検出器１４を備えている。基準クロックとしては、例えば送受信装置１と共通の基地局内で得られた外部基準信号を利用する例が挙げられる。基地局内で得られた外部基準信号を利用することにより、例えば基地外から取得した外部基準信号を用いる場合と比較して、分配の過程における劣化のない、周波数安定度の高い基準クロックを利用できる。なお、基準クロックの供給源は、特定の種類の発振器に限定されるものではなく、高精度のＯＣＸＯ（Oven Controlled Oscillator）や水素メーザー原子発振器、セシウム原子発振器、ルビジウム発振器、ＴＣＸＯなどを用いてよい。また、使用クロックと同等以上の周波数安定度が得られれば、基地外から外部基準信号を取得してもよいことは勿論である。 Therefore, the transmitter/receiver 1 of this example is used by using a reference clock (f02=10 MHz) having a frequency stability equal to or higher than the used clock (for example, 10 ⁻⁹ ) and having the same set frequency of the used clock. A frequency difference detector 14 for detecting an amount corresponding to the frequency difference between the clock and the reference clock is provided. As the reference clock, for example, an example of using an external reference signal obtained in a base station common to the transmitting/receiving apparatus 1 can be given. By using the external reference signal obtained in the base station, compared to the case of using an external reference signal obtained from outside the base, for example, a reference clock with high frequency stability without deterioration in the distribution process can be used. .. The source of the reference clock is not limited to a specific type of oscillator, and a high-precision OCXO (Oven Controlled Oscillator), a hydrogen maser atomic oscillator, a cesium atomic oscillator, a rubidium oscillator, a TCXO, or the like may be used. .. Further, it goes without saying that the external reference signal may be obtained from outside the base as long as frequency stability equal to or higher than that of the used clock is obtained.

図２に示すように周波数差検出器１４は、基準クロックを逓倍する逓倍器２１と、使用クロックを前記逓倍クロックにてラッチするクロックラッチ部２２と、逓倍された基準クロック（逓倍クロック）に同期して、２ビットのカウント信号を出力するカウント信号出力部２４と、使用クロックを前記逓倍クロックにてラッチした結果に基づき、前記カウント信号の信号値をさらにラッチするカウント信号ラッチ部２５と、カウント信号ラッチ部２５から出力されたカウント信号値の偏差量を累積加算する累積加算部２６と、累積加算部２６にて累積加算された累積加算値の出力タイミングを制御するカウント期間制御部２９と、を備えている。 As shown in FIG. 2, the frequency difference detector 14 synchronizes with a multiplier 21 that multiplies a reference clock, a clock latch unit 22 that latches a used clock with the multiplied clock, and a multiplied reference clock (multiplied clock). A count signal output unit 24 that outputs a 2-bit count signal, a count signal latch unit 25 that further latches the signal value of the count signal based on the result of latching the used clock with the multiplied clock, A cumulative addition unit 26 that cumulatively adds the deviation amounts of the count signal values output from the signal latch unit 25, a count period control unit 29 that controls the output timing of the cumulative addition value cumulatively added by the cumulative addition unit 26, Equipped with.

逓倍器２１は、基準クロックを１６逓倍し、逓倍クロック（Ｂ）を出力する。逓倍器２１にて基準クロックを逓倍する逓倍数は、「１６逓倍」に限定されるものではなく、２逓倍以上の逓倍数を選択することができる。逓倍数を大きくするに連れて、使用クロックと基準クロックとの周波数差の検出分解能が向上し、より短い時間でずれ量を検出することができる。一方で、逓倍数が大きくなりすぎると、高速処理が可能なハードウェアが必要となり、ハードウェアの処理速度に制約がある場合には、周波数差検出精度との間にトレードオフが生じる場合もある。具体的な逓倍数の設定手法については、後述のカウント信号ラッチ部２５におけるカウント信号値のビット数の設定と合わせて説明する。
使用クロックの設定周波数ｆ０１＝１０ＭＨｚ、基準クロックの逓倍数が１６逓倍の場合、約６．４［ｐｐｔ／ｂｉｔ］の周波数差分解能が得られ、最小の周波数差を約１６分で検出することができる。 The multiplier 21 multiplies the reference clock by 16 and outputs a multiplied clock (B). The multiplication number by which the reference clock is multiplied by the multiplier 21 is not limited to “16 multiplication”, and a multiplication number of 2 or more can be selected. As the number of multiplications is increased, the detection resolution of the frequency difference between the used clock and the reference clock is improved, and the shift amount can be detected in a shorter time. On the other hand, if the multiplication number becomes too large, hardware capable of high-speed processing is required, and if the processing speed of the hardware is limited, there may be a trade-off with the frequency difference detection accuracy. .. A specific method of setting the multiplication number will be described together with the setting of the number of bits of the count signal value in the count signal latch unit 25 described later.
When the set frequency f01 of the used clock is f01=10 MHz and the multiplication number of the reference clock is 16 times, the frequency difference resolution of about 6.4 [ppt/bit] is obtained, and the minimum frequency difference can be detected in about 16 minutes. it can.

クロックラッチ部２２は、使用クロック（Ａ）を逓倍クロック（Ｂ）にてラッチしたクロックラッチ信号（Ｃ）を出力する。パルス化部２３は、クロックラッチ信号の立ち上がりのタイミングでパルス信号（Ｄ）を出力する。 The clock latch unit 22 outputs a clock latch signal (C) obtained by latching the used clock (A) with the multiplied clock (B). The pulsing unit 23 outputs the pulse signal (D) at the rising timing of the clock latch signal.

カウント信号出力部２４は、逓倍クロック（Ｂ）に同期して作動する２ビットの遅延回路２４２と、遅延回路２４２に対する入力値を「１」ずつ増加させる加算器２４１とを含む積算器として構成されている。カウント信号出力部２４からは、「０（００）→１（０１）→２（１０）→３（１１）」のカウント信号値（Ｅ）がこの順で繰り返し出力される。 The count signal output unit 24 is configured as an integrator that includes a 2-bit delay circuit 242 that operates in synchronization with the multiplied clock (B) and an adder 241 that increases the input value to the delay circuit 242 by "1". ing. The count signal output unit 24 repeatedly outputs the count signal value (E) of “0 (00)→1 (01)→2(10)→3(11)” in this order.

ここでカウント信号値のビット数は２ビットに限定されるものではない。例えば既述の逓倍器２１における逓倍数Ｎとの関係において、以下の（１）式を満たすビット数を選択することができる。
Ｎ＝ｎ＊（ｆ１／ｆ０２）＊２^ｍ … （１）
ここでＮは逓倍器２１の逓倍数、ｍはカウント信号値のビット数、係数ｎは自然数（１、２、３、…）である。また、（１）式が適用できる条件として、送受信装置１の使用温度範囲における使用クロックｆ１の周波数変動量をΔｆ１としたとき、Δｆ１＜＜ｆ１（基準クロックを１６逓倍する場合は、Δｆ１が使用クロックｆ１の６．２５％（１／１６）以下）であることが必要である。 Here, the number of bits of the count signal value is not limited to 2 bits. For example, the number of bits satisfying the following expression (1) can be selected in relation to the multiplication number N in the multiplier 21 described above.
N=n*(f1/f02)*2 ^m (1)
Here, N is the multiplication number of the multiplier 21, m is the number of bits of the count signal value, and the coefficient n is a natural number (1, 2, 3,... ). Further, as a condition to which the equation (1) can be applied, when the frequency fluctuation amount of the use clock f1 in the use temperature range of the transceiver 1 is Δf1, Δf1<<f1 (when the reference clock is multiplied by 16, Δf1 is used). It must be 6.25% (1/16) or less of the clock f1).

上記（１）式によると、（ｆ１／ｆ０２）≒１であるとき、図２に示す逓倍器２１の逓倍数（Ｎ＝１６）は、カウント信号値のビット数ｍ＝２、係数ｎ＝４の場合であることが分かる。実際には逓倍器２１の逓倍数やカウント信号値のビット数は、後述のカウント信号ラッチ部２５の出力（Ｆ）の変動量やハードウェアの処理速度などを考慮して所望の周波数差検出精度を得られる値が選択される。
カウント信号ラッチ部２５は、パルス化部２３からパルス信号が出力されたタイミングにてカウント信号出力部２４から出力されたカウント信号値をラッチする（Ｆ）。 According to the above equation (1), when (f1/f02)≈1, the multiplication number (N=16) of the multiplier 21 shown in FIG. 2 is the number of bits of the count signal value m=2 and the coefficient n=4. It turns out that this is the case. Actually, the multiplication number of the multiplier 21 and the number of bits of the count signal value are the desired frequency difference detection accuracy in consideration of the variation amount of the output (F) of the count signal latch unit 25 described later and the processing speed of hardware. The value that yields is selected.
The count signal latch unit 25 latches the count signal value output from the count signal output unit 24 at the timing when the pulse signal is output from the pulsing unit 23 (F).

累積加算部２６は、さらに偏差量パルス化部２６１と偏差量カウント部２６２とを備える。偏差量パルス化部２６１は、カウント信号ラッチ部２５から取得したカウント信号値について、今回取得したカウント信号値と、前回取得したカウント信号値との偏差量（Ｇ）を出力する。偏差量カウント部２６２は、偏差量パルス化部２６１から出力された偏差量を累積加算する。 The cumulative addition unit 26 further includes a deviation amount pulsing unit 261 and a deviation amount counting unit 262. The deviation amount pulsing unit 261 outputs the deviation amount (G) between the count signal value acquired this time and the count signal value acquired last time with respect to the count signal value acquired from the count signal latch unit 25. The deviation amount counting unit 262 cumulatively adds the deviation amounts output from the deviation amount pulsing unit 261.

さらに周波数差検出器１４には、予め設定された時間間隔（カウント期間）に基づき、カウント期間制御部２９から出力されるラッチ信号（Ｋ）が入力されたタイミングにて、偏差量カウント部２６２から入力された偏差量の累積加算値（Ｈ）をラッチして出力する累積加算値ラッチ部２７と、累積加算値ラッチ部２７の出力値中の不要成分を除去するフィルタ部２８とを備えている。 Further, the frequency difference detector 14 is output from the deviation amount counting unit 262 at the timing when the latch signal (K) output from the count period control unit 29 is input based on a preset time interval (count period). A cumulative addition value latch unit 27 that latches and outputs the cumulative addition value (H) of the input deviation amount, and a filter unit 28 that removes unnecessary components in the output value of the cumulative addition value latch unit 27 are provided. ..

以上の構成を備えた周波数差検出器１４の作用について、図３、図４を参照しながら説明する。
図３、図４は、周波数差検出器１４に入力された使用クロックの実際の周波数ｆ１が、設定周波数（ｆ０１＝１０ＭＨｚ）よりも小さい（使用クロック間隔が長い）ケースを示している。 The operation of the frequency difference detector 14 having the above configuration will be described with reference to FIGS.
FIG. 3 and FIG. 4 show a case where the actual frequency f1 of the used clock input to the frequency difference detector 14 is smaller than the set frequency (f01=10 MHz) (the used clock interval is long).

使用クロック（Ａ）を逓倍クロック（Ｂ：基準クロックの１６逓倍クロック）でラッチすると、クロックラッチ信号（Ｃ）が得られる。具体的には、逓倍クロックの立ち上がり時の使用クロックの値をラッチし、クロックラッチ信号として出力する。
さらにこのクロックラッチ信号の立ち上がりのタイミングで、パルス化部２３よりパルス信号（Ｄ）を出力する。 When the used clock (A) is latched by the multiplied clock (B: 16 times the reference clock multiplied), the clock latch signal (C) is obtained. Specifically, the value of the clock used at the rising edge of the multiplied clock is latched and output as a clock latch signal.
Further, the pulse signal (D) is output from the pulsing unit 23 at the rising timing of the clock latch signal.

一方、カウント信号出力部２４においては、逓倍クロック信号に同期して、カウント信号値（Ｅ：０、１、２、３）がこの順で繰り返し出力されている。そして、パルス化部２３よりパルス信号が出力されたタイミングでラッチされたカウント信号値（Ｆ）がカウント信号ラッチ部２５から偏差量パルス化部２６１へと出力される。 On the other hand, the count signal output unit 24 repeatedly outputs the count signal values (E:0, 1, 2, 3) in this order in synchronization with the multiplied clock signal. Then, the count signal value (F) latched at the timing when the pulse signal is output from the pulsing unit 23 is output from the count signal latch unit 25 to the deviation amount pulsing unit 261.

偏差量パルス化部２６１は、カウント信号ラッチ部２５からカウント信号値を取得したとき、今回取得したカウント信号値と、前回取得したカウント信号値との偏差量（Ｇ）を出力する。
例えば図３において、パルス信号Ｄ２が出力されたタイミングの前後では、偏差量パルス化部２６１が取得するカウント信号値は「１→２」へ変化し、偏差量「１」が出力されている。また、パルス信号Ｄ３が出力されたタイミングの前後では、偏差量パルス化部２６１が取得するカウント信号値は「２→２」のまま変化なく、偏差量パルス化部２６１から出力される偏差量は「０」である。そして、パルス信号Ｄ４が出力されたタイミングの前後では、偏差量パルス化部２６１が取得するカウント信号値は「２→３」へ変化し、偏差量「１」が出力されている。
なお、２ビットのカウント信号値を出力するカウント信号出力部２４において、カウント信号値が「３→０」に変化したときの偏差量は「１」である。 When the deviation amount pulsing unit 261 acquires the count signal value from the count signal latch unit 25, it outputs the deviation amount (G) between the count signal value acquired this time and the count signal value acquired last time.
For example, in FIG. 3, before and after the timing when the pulse signal D2 is output, the count signal value acquired by the deviation amount pulsing unit 261 changes to “1→2”, and the deviation amount “1” is output. Further, before and after the timing at which the pulse signal D3 is output, the count signal value acquired by the deviation amount pulsing unit 261 remains “2→2” and the deviation amount output from the deviation amount pulsing unit 261 does not change. It is "0". Then, before and after the timing at which the pulse signal D4 is output, the count signal value acquired by the deviation amount pulsing unit 261 changes to “2→3”, and the deviation amount “1” is output.
In the count signal output unit 24 that outputs a 2-bit count signal value, the deviation amount is “1” when the count signal value changes from “3→0”.

偏差量カウント部２６２は、偏差量パルス化部２６１から取得した偏差量を累積加算した累積加算値を出力する（Ｈ）。ここで図３に示すように、偏差量カウント部２６２から出力される偏差量の累積加算値が「＋１」変化するのに要するパルス信号Ｄ２〜Ｄ４の時間間隔は、下記（２）式で計算できることが分かっている。
時間間隔ｔ＝ａｂｓ（ｆ１／（ｆ１−ｆ０１）／ｆ０２）
＝（ｆ１／｜ｆ１−ｆ０１｜）＊（１／ｆ０２） … （２） The deviation amount counting unit 262 outputs a cumulative addition value obtained by cumulatively adding the deviation amounts acquired from the deviation amount pulsing unit 261 (H). Here, as shown in FIG. 3, the time interval of the pulse signals D2 to D4 required for the cumulative addition value of the deviation amount output from the deviation amount counting unit 262 to change by “+1” is calculated by the following formula (2). I know I can.
Time interval t=abs(f1/(f1-f01)/f02)
=(f1/|f1-f01|)*(1/f02) (2)

（２）式によると、設定周波数（ｆ０１）に対する使用クロックの実際の周波数（ｆ１）のずれ量（周波数差：ｆ１−ｆ０１）が大きくなるに連れて、時間間隔ｔは小さくなる。一方、上記ずれ量が小さくなるに連れて、時間間隔ｔは大きくなる傾向がある。使用クロックの周波数が設定周波数と一致している場合には、累積加算値は、ゼロのまま変化しない。 According to the equation (2), the time interval t becomes smaller as the amount of deviation (frequency difference: f1-f01) of the actual frequency (f1) of the used clock from the set frequency (f01) becomes larger. On the other hand, the time interval t tends to increase as the deviation amount decreases. When the frequency of the used clock matches the set frequency, the cumulative addition value remains zero and does not change.

以上の関係から、あるカウント期間を設定したとき、前記ずれ量が大きい場合には、当該カウント期間中に累積加算される累積加算値は大きくなり、ずれ量が小さい場合には、当該カウント期間中に累積加算される累積加算値は小さくなる関係が導き出される。即ち、累積加算値は、設定周波数（ｆ０１）に対する使用クロックの周波数（ｆ１）のずれ量に対応する量であるといえる。 From the above relationship, when a certain count period is set, if the shift amount is large, the cumulative addition value cumulatively added during the count period becomes large, and if the shift amount is small, during the count period. A relationship is derived in which the cumulative addition value cumulatively added to is small. That is, it can be said that the cumulative added value is an amount corresponding to the amount of deviation of the frequency (f1) of the used clock from the set frequency (f01).

そこで図４に示すように、本例の周波数差検出器１４は、カウント期間制御部２９からラッチ信号（Ｋ）が入力されたタイミングにて偏差量カウント部２６２から入力される累積加算値（Ｈ）をラッチし、前記ずれ量に対応する量（Ｌ：使用クロックの実際の周波数と、設定周波数との周波数差に対応する量）として出力する。図４に示す例では、先のラッチ信号が入力されたタイミングと、後のラッチ信号が入力されたタイミングとでＬの値が「７８５→７８６」に増加しているので、ずれ量が増加していることが分かる。
また、累積加算値ラッチ部２７からずれ量に対応する量を出力するタイミングにて、偏差量カウント部２６２の累積加算値はリセットされる。
Therefore, as shown in FIG. 4, frequency difference detector 14 of the present embodiment, the accumulated value of the latch signal from the count period control unit 29 (K) is inputted from the deviation amount counting unit 262 at the input timing ( H) is latched and output as an amount (L: an amount corresponding to the frequency difference between the actual frequency of the used clock and the set frequency) corresponding to the shift amount. In the example shown in FIG. 4, the value of L increases from “785 to 786” at the timing when the previous latch signal is input and the timing when the subsequent latch signal is input, so the shift amount increases. I understand that.
Also, at the timing of outputting the amount corresponding to the amount of deviation from the cumulative addition value latch section 27, the accumulated value of the deviation amount counting unit 262 is reset.

以上、図３、図４を参照しながら、使用クロックの周波数ｆ１が、設定周波数（ｆ０１＝１０ＭＨｚ）よりも小さいケースを説明した。これに対して図５は、使用クロックの実際の周波数ｆ１が、設定周波数よりも大きい（使用クロックが短い）ケースを示している。 The case where the frequency f1 of the used clock is smaller than the set frequency (f01=10 MHz) has been described above with reference to FIGS. 3 and 4. On the other hand, FIG. 5 shows a case where the actual frequency f1 of the used clock is higher than the set frequency (the used clock is short).

この場合には、パルス化部２３よりパルス信号が出力されたタイミングでラッチされたカウント信号値（Ｆ）は、次第に減少していく。即ち、パルス信号Ｄ２が出力されたタイミングの前後では、偏差量パルス化部２６１が取得するカウント信号値は「１→０」へ変化し、偏差量「−１」が出力されている。パルス信号Ｄ３が出力されたタイミングの前後では、偏差量パルス化部２６１が取得するカウント信号値は「０→０」のまま変化なく、偏差量パルス化部２６１から出力される偏差量は「０」である。そして、パルス信号Ｄ４が出力されたタイミングの前後では、偏差量パルス化部２６１が取得するカウント信号値は「０→３」へ変化する。ここで、２ビットのカウント信号値を出力するカウント信号出力部２４において、カウント信号値が「０→３」に変化したときの偏差量（３−０）は２の補数で「−１」とする。 In this case, the count signal value (F) latched at the timing when the pulse signal is output from the pulsing unit 23 gradually decreases. That is, before and after the timing at which the pulse signal D2 is output, the count signal value acquired by the deviation amount pulsing unit 261 changes to “1→0”, and the deviation amount “−1” is output. Before and after the timing when the pulse signal D3 is output, the count signal value acquired by the deviation amount pulsing unit 261 remains "0→0" and the deviation amount output from the deviation amount pulsing unit 261 is "0". It is. Then, before and after the timing at which the pulse signal D4 is output, the count signal value acquired by the deviation amount pulsing unit 261 changes to “0→3”. Here, in the count signal output unit 24 that outputs a 2-bit count signal value, the deviation amount (3-0) when the count signal value changes from “0→3” is 2's complement and is “−1”. To do.

そして、偏差量パルス化部２６１から負の偏差量（Ｇ）が出力された場合には、偏差量カウント部２６２にて算出される累積加算値も次第に負の方向へ減少していく（図５のＨ）。
このように、本例の周波数差検出器１４は、設定周波数（ｆ０１）に対する使用クロックの周波数（ｆ１）のずれ量に対応する量を出力する際に、使用クロックの周波数のずれ方向に応じて、符号の異なる値を出力することができる。 When the deviation amount pulsing unit 261 outputs a negative deviation amount (G), the cumulative addition value calculated by the deviation amount counting unit 262 also gradually decreases in the negative direction (FIG. 5). H).
As described above, the frequency difference detector 14 of the present example outputs the amount corresponding to the deviation amount of the frequency (f1) of the used clock with respect to the set frequency (f01) according to the deviation direction of the frequency of the used clock. , Values with different signs can be output.

図１を用いて説明したように、本例の送受信装置１は、ベースバンド変復調部１２内の機器にてベースバンド変調信号を生成するにあたり、動作クロック生成部１３から出力された動作クロックを利用する。この動作クロック生成部１３は、使用クロックに基づいて動作クロックを生成するので、使用クロックにずれ量が含まれる場合には、当該ずれ量の影響が動作クロックにも含まれることとなり、ベースバンド変調を実行するベースバンド変復調部１２内の機器の動作も前記ずれ量の影響を受ける。そこで、周波数差検出器１４にて使用クロックの正確なずれ量を把握し、ベースバンド変調を実行する機器の動作を補正する補正値として利用することにより、高精度のベースバンド変調を実行することができる。 As described with reference to FIG. 1, the transmission/reception device 1 of this example uses the operation clock output from the operation clock generation unit 13 when the device in the baseband modulation/demodulation unit 12 generates the baseband modulation signal. To do. Since the operation clock generation unit 13 generates the operation clock based on the used clock, when the used clock includes a deviation amount, the influence of the deviation amount is also included in the operation clock, and the baseband modulation is performed. The operation of the device in the baseband modulation/demodulation unit 12 that executes the above is also affected by the shift amount. Therefore, it is possible to perform highly accurate baseband modulation by grasping the accurate shift amount of the clock used by the frequency difference detector 14 and using it as a correction value for correcting the operation of the device that performs baseband modulation. You can

本実施の形態に係る周波数差検出器１４によれば以下の効果がある。使用クロックと同等以上の周波数安定度を有し、当該使用クロックと設定周波数が同じである、外部基準信号などから得られた基準クロックを用い、この基準クロックを逓倍して得られた逓倍クロックを利用するので、前記設定周波数に対する使用クロック信号の周波数差を比較的短い時間で正確に検出することができる。 The frequency difference detector 14 according to the present embodiment has the following effects. Uses a reference clock obtained from an external reference signal that has a frequency stability equal to or higher than that of the used clock and has the same set frequency as the used clock, and the multiplied clock obtained by multiplying this reference clock Since it is used, it is possible to accurately detect the frequency difference of the used clock signal with respect to the set frequency in a relatively short time.

ここで、図２〜図４を用いて説明した周波数差検出器１４においては、カウントアップ型のカウント信号出力部２４を用いる例を示したが、カウント信号値をカウントダウン（３→２→１→０）する構成を採用してもよい。この場合には、累積加算値（Ｈ）の符号と、使用クロックの周波数のずれ方向との対応関係が、図２〜図４を用いて説明した例とは反対になる。 Here, in the frequency difference detector 14 described with reference to FIGS. 2 to 4, an example in which the count-up type count signal output unit 24 is used is shown, but the count signal value is counted down (3→2→1→ The configuration of 0) may be adopted. In this case, the correspondence relationship between the sign of the cumulative addition value (H) and the deviation direction of the frequency of the used clock is opposite to that in the example described with reference to FIGS.

１送受信装置
１２ベースバンド変復調部
１２１ＮＣＯ
１３動作クロック生成部
１４周波数差検出器
２１逓倍器
２２クロックラッチ部
２３パルス化部
２４カウント信号出力部
２５カウント信号ラッチ部
２６累積加算部
２９カウント期間制御部
３１周波数補正部 1 Transceiver 12 Baseband Modulator/Demodulator 121 NCO
13 Operation Clock Generation Unit 14 Frequency Difference Detector 21 Multiplier 22 Clock Latch Unit 23 Pulsing Unit 24 Count Signal Output Unit 25 Count Signal Latch Unit 26 Cumulative Addition Unit 29 Count Period Control Unit 31 Frequency Correction Unit

Claims

A frequency difference detector that detects an amount corresponding to a frequency difference between a frequency of a used clock signal used for transmission/reception processing of a transmission signal and a set frequency of the used clock signal,
A clock latch obtained by latching the used clock signal with a multiplied clock signal that has a frequency stability equal to or higher than that of the used clock signal and that has a set frequency equal to that of the used clock signal. A clock latch unit that outputs a signal,
A count signal output unit that outputs a count signal of a preset number of bits in synchronization with the multiplied clock signal,
A count signal latch unit that outputs a count signal value obtained by latching the count signal output from the count signal output unit based on the clock latch signal output from the clock latch unit,
Regarding the count signal value acquired from the count signal latch unit, a cumulative addition unit that cumulatively adds the deviation amount between the count signal value acquired this time and the count signal value acquired last time, and outputs a cumulative addition value ,
A cumulative addition value latch unit that latches and outputs the cumulative addition value input from the cumulative addition unit at a timing when a latch signal is input;
Each time a preset counting period specified by the counting operation based on the multiplied clock signal elapses, the cumulative addition value cumulatively added to the cumulative addition unit during the preceding counting period is set to the cumulative addition value. A count period control unit for outputting the latch signal to be latched by the latch unit ,
A frequency difference detector, wherein the cumulative addition value output from the cumulative addition value latch unit is output as an amount corresponding to the frequency difference.

An operating clock of a device used for frequency conversion of the transmission signal is generated based on the use clock signal,
The frequency difference detector according to claim 1, wherein the amount corresponding to the frequency difference is used as a correction value for correcting an operation of a device that operates based on the operation clock.