JP6733158B2 - 撮像素子及び撮像装置 - Google Patents

Description

本発明は、撮像素子及び撮像装置に関する。

従来より画素信号を出力する垂直信号線に定電流を流す電流源部を備えた撮像素子が知られている。
しかしながら、従来の撮像素子では、消費電力が大きいという問題があった。

特開２００９−２１８６６５号公報

本発明の態様によれば、光を電荷に変換する光電変換部を有する画素と、画素に接続され、光電変換部で変換された電荷に基づく信号が出力される信号線と、信号線に電流を流す画素電流源と、信号線に出力された信号を所定のゲイン倍率で増幅するアンプと、アンプにより増幅された信号の振幅とアンプに設定されたゲイン倍率とに基づいて、画素電流源により信号線に流す電流の大きさを切り替える切替部と、を備える撮像素子が提供される。
本発明の態様によれば、画素から読み出される信号を伝える信号線と、信号線に接続され該信号線に電流を流す電流源と、明るさに応じて電流源からの電流値を切り替える切替部と、を備える撮像素子が提供される。

本発明の態様によれば、上記態様の撮像素子を備える撮像装置が提供される。
本発明の態様によれば、撮像素子と、撮像素子からの信号を処理する処理部と、を備え、撮像素子は、画素から読み出される信号を伝える信号線と、信号線に接続され該信号線に電流を流す電流源と、明るさに応じて電流源からの電流値を切り替える切替部と、を有する撮像装置が提供される。

撮像素子の一態様を示す概略図である。 １つの画素構成を示す回路図である。 第１実施形態に係る読出回路の内部構成を示す回路図である。 図３に示す第１制御信号生成回路によるバイアス線の選択動作を示すフローチャートである。 第２実施形態に係る読出回路の内部構成を示す回路図である。 図３に示すバイアス線選択回路の一例を示す回路図である。 撮像素子の他の態様を示す概略図である。

＜第１実施形態＞
図１は、第１実施形態の撮像素子Ｃ１を示す概略図である。撮像素子Ｃ１は、例えば、ＣＭＯＳセンサである。撮像素子Ｃ１は、画素領域１０において、行方向（横方向）及び列方向（縦方向）に配列された複数の画素と、垂直信号線２１Ａ、２１Ｂ、２１Ｃ、２１Ｄと、読出回路１Ａ、１Ｂ、１Ｃ，１Ｄを備える。なお、図１では、画素領域１０Ｍとして１列目における１行目から６行目の画素だけを示し、画素領域１０Ｎとして２列目の１行目から６行目の画素だけを示している。

各画素は、所定の分光特性を有するフィルタを含む。各画素は、いわゆるベイヤー配列により配列されている。図１に示す例では、主に緑色波長帯の光を透過させるフィルタを有する画素Ｇが１列目の２行目、４行目及び６行目に配置されるとともに、２列目の１行目、３行目及び５行目に配置されている。また、主に赤色波長帯の光を透過させるフィルタを有する画素Ｒが１列目の１行目、３行目及び５行目に配置されている。また、主に青色波長帯の光を透過させるフィルタを有する画素Ｂが２列目の２行目、４行目及び６行目に配置されている。

垂直信号線２１Ａ、２１Ｂ、２１Ｃ、２１Ｄは、画素から読み出された画素信号を出力する。垂直信号線２１Ａは、画素領域１０Ｍに配列されている画素Ｇに接続されている。垂直信号線２１Ｂは、画素領域１０Ｍに配列されている画素Ｒに接続されている。垂直信号線２１Ｃは、画素領域１０Ｎに配列されている画素Ｇに接続されている。垂直信号線２１Ｄは、画素領域１０Ｎに配列されている画素Ｂに接続されている。
読出回路１Ａ、１Ｂ、１Ｃ，１Ｄは、垂直信号線２１Ａ、２１Ｂ、２１Ｃ、２１Ｄに出力された画素信号に対して信号処理を行う。読出回路１Ａ、１Ｂ、１Ｃ，１Ｄの詳細については後述する。

画素領域１０Ｍの各画素には、行選択用のスイッチとしての選択部（図１において「ＳＥＬ」と記す）が画素ごとに設けられている。また、画素領域１０Ｎの各画素には、行選択用のスイッチとしての選択部（図１において「ＳＥＬ」と記す）が画素ごとに設けられている。選択トランジスタ２Ｍ，２Ｎは、それぞれ、制御回路（図示せず）から出力される信号に基づいてオン／オフする。選択部２Ｍ，２Ｎがオンとなったときに、各画素で生成された画素信号が選択部及び垂直信号線２１Ａ，２１Ｂ，２１Ｃ，２１Ｄを介して読出回路１Ａ，１Ｂ，１Ｃ，１Ｄに伝送される。各列に２本の垂直信号線（１列目は垂直信号線２１Ａ，２１Ｂ、２列目は垂直信号線２１Ｃ，２１Ｄ）が設けられているため、２行単位で画素信号の読み出しが行われる。

図２は、画素の構成を示す回路図である。図２に示すように、画素は、光電変換部１１、転送部１２、フローティングディフュージョン１６、排出部１３、増幅部１４及び選択部１５を備える。光電変換部１１は、入射した光を電荷に変換する光電変換機能を有する。光電変換部１１は、光電変換された電荷を蓄積する。光電変換部１１は、例えば、フォトダイオードである。転送部１２は、光電変換部１１で光電変換された電荷をフローティングディフュージョン１６に転送する。転送部１２は、転送パルスが供給されるＴＸ配線に接続される。フローティングディフュージョン１６は、転送部１２により光電変換部１１から転送された電荷を保持する。増幅部１４は、フローティングディフュージョン１６に接続される。排出部１３は、フローティングディフュージョン１６及び電源電圧に接続される。排出部１３は、フローティングディフュージョン１６の電荷を電源電圧に排出する。フローティングディフュージョン１６は、排出部１３により電荷が排出されると所定電圧にリセットされる。排出部１３は、リセットパルスが供給されるリセット配線に接続される。増幅部１４は、フローティングディフュージョン１６の電圧に応じた画素信号を出力する。選択部１５は、増幅部１４により出力された画素信号を垂直信号線２１に出力するか否かを選択する。なお、選択部１５は、選択パルスが供給されるデコーダ配線に接続される。

ここで、電荷の蓄積開始から蓄積終了後の信号出力までの流れを説明する。まず、制御回路により行選択が行われたときに、デコーダ配線を通じて選択パルスが選択部１５に印加されて選択部１５がオンとなる。その後、リセット配線を通じてリセットパルスが排出部１３に印加されて排出部１３がオンとなる。これにより、フローティングディフュージョン１６の電位は所定電位にリセットされる。そして、リセットパルスの印加が解除されて排出部１３がオフとなる。その後、ＴＸ配線を通じて転送パルスが転送部１２に印加されて転送部１２がオンとなると、光電変換部１１において蓄積された電荷はフローティングディフュージョン１６へ転送される。これにより、フローティングディフュージョン１６の電位は、所定電位から光電変換部１１で光電変換された電荷に応じた信号電位になる。

フローティングディフュージョン１６の電位変動により生成される画素信号が、増幅部１４及び選択部１５を介して垂直信号線２１に出力される。その後、転送パルスの印加が解除されて転送部１２がオフとなる。そして、制御回路により次の行選択が行われる。光電変換部１１は、転送パルスの印加が解除されると、入射した光を電荷に変換して蓄積する。このような回路の動作により、画素信号（画像データや画像情報ともいう）は、画素から垂直信号線２１に出力される。

図３は、第１実施形態に係る読出回路１の構成を示す回路図である。なお、図３では、読出回路１のほかに画素領域１０も図示している。図３に示す読出回路１及び画素領域１０を備えた撮像素子は、以下の説明を簡略化するため、図１に示した撮像素子Ｃ１と異なり、白黒の画素信号を出力する撮像素子であるものとする。すなわち、画素領域１０の各画素はフィルタを有しない画素であるものとする。また、図３では８画素×８画素の６４画素だけを示している。

読出回路１は、垂直信号線２１ごとに設けられているが、図３においては、簡単のため１つの垂直信号線２１の読出回路１を図示している。

読出回路１において、定電流源である画素電流源（電流源）２２が垂直信号線２１と配線２３で接続されている。画素電流源２２が垂直信号線２１に接続され、この垂直信号線２１に電流を流すことにより、画素内の信号電位が画素信号として垂直信号線２１上に読み出される。垂直信号線２１上に読み出される画素信号はアナログ信号である。画素電流源２２の電流値は、この画素電流源２２に供給されるバイアス電圧の電圧レベルにより決定される。

第１実施形態では、画素電流源２２に対してバイアス電圧を供給する３本のグローバルバイアス線２４が用意されている。３本のグローバルバイアス線２４のうち、グローバルバイアス線２４ａは、電圧レベルがＮｏｒｍａｌレベルであるバイアス電圧を画素電流源２２に供給するためのバイアス線である。グローバルバイアス線２４ｂは、電圧レベルがＬｏｗ１レベルであるバイアス電圧を画素電流源２２に供給するためのバイアス線である。グローバルバイアス線２４ｃは、電圧レベルがＬｏｗ２レベルであるバイアス電圧を画素電流源２２に供給するバイアス線である。ここで、ＮｏｒｍａｌレベルはＬｏｗ１レベルよりも高く、Ｌｏｗ１レベルはＬｏｗ２レベルよりも高い。すなわち、グローバルバイアス線２４ａ，２４ｂ，２４ｃの電圧レベルは、Ｎｏｒｍａｌレベル＞Ｌｏｗ１レベル＞Ｌｏｗ２レベルという関係となっている。また、グローバルバイアス線２４ａに流れる電流値はグローバルバイアス線２４ｂに流れる電流値よりも大きく、グローバルバイアス線２４ｂに流れる電流値はグローバルバイアス線２４ｃに流れる電流値よりも大きい。

第１バイアス線選択回路（切替部）２５は、画素電流源２２用のグローバルバイアス線２４ａ，２４ｂ，２４ｃが接続され、また、画素電流源２２と配線２６で接続されている。第１バイアス線選択回路２５は、制御信号生成回路（検知部）７０から出力される制御信号に基づいて内部のスイッチを切り替え、画素電流源２２用のグローバルバイアス線２４ａ，２４ｂ，２４ｃのいずれかと配線２６とを接続する。これにより、画素電流源２２用のグローバルバイアス線２４ａ，２４ｂ，２４ｃのいずれかから供給されるバイアス電圧が画素電流源２２に供給される。画素電流源２２は、画素電流源２２用のグローバルバイアス線２４ａ，２４ｂ，２４ｃのいずれかから供給されるバイアス電圧に応じた電流値の電流を垂直信号線２１に流す。

ＰＧＡ回路３０（Programmable Gain Amplifier）は、垂直信号線２１に読み出された画素信号を増幅して出力する増幅回路（アンプ）である。図３に示すように、ＰＧＡ回路３０は、オペアンプ３０Ａ及びＰＧＡ電流源（電流源、アンプ電流源）４３を備えている。なお、図３においては、ＰＧＡ電流源４３を明示するためにオペアンプ３０ＡとＰＧＡ電流源４３とを別構成として示しているが、一般にはＰＧＡ電流源４３はオペアンプ３０Ａに内蔵されている。オペアンプ３０Ａは、２つの入力端子のうちの一方の端子が垂直信号線２１と接続され、他方の端子が基準電圧Ｖｒｅｆと接続されている。また、オペアンプ３０Ａは、出力端子に配線４１が接続されている。ＰＧＡ回路３０（オペアンプ３０Ａ）は、外部（例えば図示しない制御回路）から出力されるゲイン設定信号を配線４２により入力する。そして、ＰＧＡ回路３０は、入力したゲイン設定信号に基づいてゲイン（増幅率、利得）を設定する。なお、図３に示すように、配線４２は途中で分岐してオペアンプ３０Ａ及び制御信号生成回路７０に接続されている。従って、ゲイン設定信号は、オペアンプ３０Ａ及び制御信号生成回路７０に出力される。

ＰＧＡ回路３０において、定電流源であるＰＧＡ電流源４３がオペアンプ３０Ａと配線４４で接続されている。ＰＧＡ電流源４３がオペアンプ３０Ａに電流を流すことにより、ＰＧＡ回路３０が動作する。ＰＧＡ回路３０から出力される画素信号（出力信号）はアナログ信号である。ＰＧＡ電流源４３の電流値は、このＰＧＡ電流源４３に供給されるバイアス電圧の電圧レベルにより決定される。

本実施形態では、ＰＧＡ電流源４３に対してバイアス電圧を供給する３本のグローバルバイアス線４５が用意されている。３本のグローバルバイアス線４５のうち、グローバルバイアス線４５ａは、電圧レベルがＮｏｒｍａｌレベルであるバイアス電圧をＰＧＡ電流源４３に供給するためのバイアス線である。グローバルバイアス線４５ｂは、電圧レベルがＬｏｗ１レベルであるバイアス電圧をＰＧＡ電流源４３に供給するためのバイアス線である。グローバルバイアス線４５ｃは、電圧レベルがＬｏｗ２レベルであるバイアス電圧をＰＧＡ電流源４３に供給するバイアス線である。ここでも、ＮｏｒｍａｌレベルはＬｏｗ１レベルよりも高く、Ｌｏｗ１レベルはＬｏｗ２レベルよりも高い。すなわち、グローバルバイアス線４５ａ，４５ｂ，４５ｃの電圧レベルは、Ｎｏｒｍａｌレベル＞Ｌｏｗ１レベル＞Ｌｏｗ２レベルという関係となっている。また、グローバルバイアス線４５ａに流れる電流値はグローバルバイアス線４５ｂに流れる電流値よりも大きく、グローバルバイアス線４５ｂに流れる電流値はグローバルバイアス線４５ｃに流れる電流値よりも大きい。

第２バイアス線選択回路（切替部）４６は、ＰＧＡ電流源４３用のグローバルバイアス線４５ａ，４５ｂ，４５ｃが接続され、また、ＰＧＡ電流源４３と配線４７で接続されている。第２バイアス線選択回路４６は、制御信号生成回路７０から出力される制御信号に基づいて内部のスイッチを切り替え、ＰＧＡ電流源４３用のグローバルバイアス線４５ａ，４５ｂ，４５ｃのいずれかと配線４７とを接続する。これにより、ＰＧＡ電流源４３用のグローバルバイアス線４５ａ，４５ｂ，４５ｃのいずれかから供給されるバイアス電圧がＰＧＡ電流源４３に供給される。ＰＧＡ電流源４３は、ＰＧＡ電流源４３用のグローバルバイアス線４５ａ，４５ｂ，４５ｃのいずれかから供給されるバイアス電圧に応じた電流値の電流をオペアンプ３０Ａに流す。

ＡＤＣ回路５０（Analog-to-digital Converter）は、入力端子が配線４１と接続され、出力端子が出力配線６０と接続されている。ＡＤＣ回路５０は、ＰＧＡ回路３０から出力されるアナログの画素信号をデジタルの画素信号（出力信号）に変換し、デジタルの画素信号を出力配線６０に出力する。なお、出力配線６０は途中で分岐して出力回路（図示せず）及び制御信号生成回路７０に接続されている。従って、デジタルの画素信号は、出力回路及び制御信号生成回路７０に出力される。図３において図示していない出力回路は、デジタルの画素信号（画像データや画像情報ともいう）を読出回路１の外部（例えば画像処理部など）に出力する。

制御信号生成回路７０は、出力配線６０からのデジタルの画素信号を入力する。そして、制御信号生成回路７０は、ＡＤＣ回路５０から出力されたデジタルの画素信号に基づいて、ＰＧＡ回路３０からの画素信号の出力レベルを判定する。すなわち、制御信号生成回路７０は、ＰＧＡ回路３０からの画素信号が高出力レベルであるか、中出力レベルであるか、低出力レベルであるかを判定する。制御信号生成回路７０は、ＰＧＡ回路３０からの画素信号の出力レベルの判定結果に基づいて、第２バイアス線選択回路４６内部のスイッチの切り替えを指示する制御信号を第２バイアス線選択回路４６に出力する。第２バイアス線選択回路４６は、制御信号生成回路７０からの制御信号に基づいて、ＰＧＡ電流源４３用のグローバルバイアス線４５ａ，４５ｂ，４５ｃのいずれかと配線４７とを接続する。

また、制御信号生成回路７０は、配線４２からのゲイン設定信号を入力する。そして、制御信号生成回路７０は、ＡＤＣ回路５０から出力されたデジタルの画素信号とゲイン設定信号とに基づいて、垂直信号線２１の画素信号の出力レベルを判定する。すなわち、制御信号生成回路７０は、垂直信号線２１の画素信号が高出力レベルであるか、中出力レベルであるか、低出力レベルであるかを判定する。制御信号生成回路７０は、垂直信号線２１の画素信号の出力レベルの判定結果に基づいて、第１バイアス線選択回路２５内部のスイッチの切り替えを指示する制御信号を第１バイアス線選択回路２５に出力する。第１バイアス線選択回路２５は、制御信号生成回路７０からの制御信号に基づいて、画素電流源２２用のグローバルバイアス線２４ａ，２４ｂ，２４ｃのいずれかと配線２６とを接続する。

次に、画素信号のスルーレート及び静定時間について説明する。垂直信号線２１の画素信号のスルーレートは、垂直信号線２１の負荷と画素電流源２２の電流値とによって決定される。画素電流源２２が垂直信号線２１に対して電流を多く流せば、垂直信号線２１に読み出される画素信号のスルーレートは高くなる。この場合、画素信号の読み出しが完了（すなわち読み出し後の画素信号の電位が静定）するまでの時間が短くなる。逆に、画素電流源２２が垂直信号線２１に対して電流を少なく流せば、垂直信号線２１上に読み出される画素信号のスルーレートは低くなる。この場合、画素信号の読み出しが完了（すなわち読み出し後の画素信号の電位が静定）するまでの時間が長くなる。

撮像装置では、システムの制御上、画素信号の読み出し動作に使ってもよい時間（読み出し時間）が決められている。例えば、フレームレート（単位時間あたりに処理（表示又は記録）されるフレーム数を表す値）によって１フレーム読み出すための時間が制限され、この時間から１行読み出すための時間も制限される。そして、１行読み出すための制限された時間内に各ノードの信号出力を静定させなければならないため、画素信号の読み出し時間が制限される。従って、読出回路１は、最大信号振幅の画素信号を読み出す場合（垂直信号線２１の電位が最も大きく振れた場合）であっても、決められた読み出し時間内に画素信号の読み出しを完了しなければならない。

従来、読出回路１が決められた読み出し時間内に最大信号振幅の画素信号の読み出しを完了するように、画素電流源２２は、画素信号の最大信号振幅を想定して垂直信号線２１に常に一定電流を流していた。従って、垂直信号線２１上の画素信号の信号振幅が小さい場合でも、画素電流源２２が最大信号振幅の画素信号を通せるだけの一定電流（すなわち読み出し時間内に静定させるだけの一定電流）を常に垂直信号線２１に流していた。この場合、画素電流源２２は垂直信号線２１に対して必要以上の電流を流していることになる。

垂直信号線２１の画素信号の読み出しの場合と同様に、ＰＧＡ電流源４３がオペアンプ３０Ａに対して電流を多く流せば、オペアンプ３０Ａ（つまりＰＧＡ回路３０）から出力される画素信号のスルーレートは高くなる。この場合も、画素信号の読み出しが完了（すなわち読み出し後の画素信号の電位が静定）するまでの時間が短くなる。逆に、ＰＧＡ電流源４３がオペアンプ３０Ａに対して電流を少なく流せば、オペアンプ３０Ａ（つまりＰＧＡ回路３０）から出力される画素信号のスルーレートは低くなる。この場合も、画素信号の読み出しが完了（すなわち読み出し後の画素信号の電位が静定）するまでの時間が長くなる。

ＰＧＡ回路３０の場合においても、システムの制御上、ＰＧＡ回路３０の動作に使ってもよい時間（動作時間）が決められている。従って、ＰＧＡ回路３０は、最大信号振幅の画素信号を出力する場合であっても、決められた動作時間内に画素信号の出力が完了しなければならない。なお、動作時間は上記した読み出し時間と同じであってもよい。

従来、ＰＧＡ回路３０が決められた動作時間内に最大信号振幅の画素信号の動作を完了するように、ＰＧＡ電流源４３は、画素信号の最大信号振幅を想定してＰＧＡ回路３０に常に一定電流を流していた。従って、ＰＧＡ回路３０から出力される画素信号の信号振幅が小さい場合でも、ＰＧＡ電流源４３が最大信号振幅の画素信号を通せるだけの一定電流（すなわち動作時間内に静定させるだけの一定電流）を常にＰＧＡ回路３０に流していた。この場合、ＰＧＡ電流源４３はＰＧＡ回路３０（オペアンプ３０Ａ）に対して必要以上の電流を流していることになる。

画素領域１０における画像の暗部（すなわち画素信号の信号振幅が小さい画素）では、定電流源（画素電流源２２、ＰＧＡ電流源４３）が電流を多く流さなくても、読出回路１は画素信号を動作時間内に静定させることができ、正常に読み出し動作を行うことが可能である。従って、画素領域１０における画像の暗部では無駄に電力を消費していることになる。

このような無駄な電力の消費は、撮像素子を必要以上に発熱させる。このような発熱が撮像素子の性能としての暗電流の悪化を招く。また、画素領域１０において中央部よりも外周部において発熱の影響を受けやすいため、画素領域１０の中央部と外周部とで暗電流に差が生じやすい。このため、暗画像ほど暗電流のムラが生じ、その暗電流のムラに起因して画像のムラが現れてしまう。また、無駄な電力の消費は、撮像装置のバッテリーの使用時間を短くしてしまう。そこで、本実施形態では、制御信号生成回路７０は、画像の明るさ（つまり画素領域１０に入射する入射光の光量）に応じて定電流源（画素電流源２２、ＰＧＡ電流源４３）の電流値を制御する。

次に、読出回路１の動作について説明する。なお、以下の説明を簡略化するため、上述したように、図３に示す画素領域１０の各画素はカラーフィルタを有しない画素であるものとする。また、画素領域１０の各画素は、すべて光電変換部１１が設けられ、入射光に応じた電荷を蓄積する画素（つまり遮光されていない画素）とする。また、図３に示す画素領域１０の５列目において、１行目及び８行目の画素は高出力レベルの画素信号とし、２行目、３行目、６行目及び７行目の画素は中出力レベルの画素信号とし、４行目及び５行目の画素は低出力レベルの画素信号とする。さらに、ＰＧＡ回路３０のゲインは１倍とする。

図４は、図３に示す制御信号生成回路７０によるバイアス線の選択動作を示すフローチャートである。図４に示す処理において、制御信号生成回路７０は、ＡＤＣ回路５０から出力されたデジタルの画素信号に基づいて、ＰＧＡ回路３０からの画素信号の出力レベルの判定を実行する（ステップＳ１）。具体的には、ＡＤＣ回路５０として１２ｂｉｔのＡＤＣ回路を用いた場合、制御信号生成回路７０は例えば１２ｂｉｔ（＝４０９６）を０〜１２９９ＬＳＢ／１３００〜２５９９ＬＳＢ／２６００〜４０９５ＬＳＢというように３分割する。そして、例えば０〜１２９９ＬＳＢを低出力レベルの画素信号とし、１３００〜２５９９ＬＳＢを中出力レベルの画素信号とし、２６００〜４０９５ＬＳＢを高出力の画素信号とする。

制御信号生成回路７０は、画素信号の出力レベルが０〜１２９９ＬＳＢ／１３００〜２５９９ＬＳＢ／２６００〜４０９５ＬＳＢのいずれの範囲に属するかを判定することにより、ＰＧＡ回路３０からの画素信号が高出力レベルであるか、中出力レベルであるか、低出力レベルであるかを判定する。なお、出力レベルの分け方として、０〜１２９９ＬＳＢと１３００〜２５９９ＬＳＢと２６００〜４０９５ＬＳＢとに分けている。しかし、これは一例であって、このようなレベル分けに限定されない。

制御信号生成回路７０は、ステップＳ１の判定結果に基づいて、画素信号の出力レベルが高出力レベルであると判定した場合は（ステップＳ２のＹＥＳ）、高出力レベルを示す制御信号を第２バイアス線選択回路４６に出力する（ステップＳ３）。第２バイアス線選択回路４６は、制御信号生成回路７０からの高出力レベルを示す制御信号に基づいて、内部スイッチを切り替えて、ＰＧＡ電流源４３用のグローバルバイアス線４５ａと配線４７とを接続する。これにより、Ｎｏｒｍａｌレベルのバイアス電圧がＰＧＡ電流源４３に供給される。ＰＧＡ電流源４３は、Ｎｏｒｍａｌレベルのバイアス電圧に対応した電流値の電流をオペアンプ３０Ａに流す。

また、制御信号生成回路７０は、ステップＳ１の判定結果に基づいて、画素信号の出力レベルが高出力レベルではなく中出力レベルであると判定した場合は（ステップＳ４のＹＥＳ）、中出力レベルを示す制御信号を第２バイアス線選択回路４６に出力する（ステップＳ５）。第２バイアス線選択回路４６は、制御信号生成回路７０からの中出力レベルを示す制御信号に基づいて、内部スイッチを切り替えて、ＰＧＡ電流源４３用のグローバルバイアス線４５ｂと配線４７とを接続する。これにより、Ｌｏｗ１レベルのバイアス電圧がＰＧＡ電流源４３に供給される。ＰＧＡ電流源４３は、Ｌｏｗ１レベルのバイアス電圧に対応した電流値の電流をオペアンプ３０Ａに流す。

また、制御信号生成回路７０は、ステップＳ１の判定結果に基づいて、画素信号の出力レベルが中出力レベルではなく低出力レベルであると判定した場合は（ステップＳ４のＮＯ）、低出力レベルを示す制御信号を第２バイアス線選択回路４６に出力する（ステップＳ６）。第２バイアス線選択回路４６は、制御信号生成回路７０からの低出力レベルを示す制御信号に基づいて、内部スイッチを切り替えて、ＰＧＡ電流源４３用のグローバルバイアス線４５ｃと配線４７とを接続する。これにより、Ｌｏｗ２レベルのバイアス電圧がＰＧＡ電流源４３に供給される。ＰＧＡ電流源４３は、Ｌｏｗ２レベルのバイアス電圧に対応した電流値の電流をオペアンプ３０Ａに流す。

次に、制御信号生成回路７０は、ＡＤＣ回路５０から出力されたデジタルの画素信号と、ＰＧＡ回路３０のゲイン（ここではゲインは１倍とされている。）を示すゲイン設定信号とに基づいて、垂直信号線２１上の画素信号の出力レベルの判定を実行する（ステップＳ７）。具体的には、ＡＤＣ回路５０として１２ｂｉｔのＡＤＣ回路を用いた場合であって、ＰＧＡ回路３０のゲインが１倍である場合、制御信号生成回路７０は、例えば１２ｂｉｔ（＝４０９６）を０〜１２９９ＬＳＢ／１３００〜２５９９ＬＳＢ／２６００〜４０９５ＬＳＢというように３分割する。そして、例えば０〜１２９９ＬＳＢを低出力レベルの画素信号とし、１３００〜２５９９ＬＳＢを中出力レベルの画素信号とし、２６００〜４０９５ＬＳＢを高出力の画素信号とする。

制御信号生成回路７０は、画素信号の出力レベルが０〜１２９９ＬＳＢ／１３００〜２５９９ＬＳＢ／２６００〜４０９５ＬＳＢのいずれの範囲に属するかを判定することにより、ＰＧＡ回路３０からの画素信号が高出力レベルであるか、中出力レベルであるか、低出力レベルであるかを判定する。なお、出力レベルの分け方として、０〜１２９９ＬＳＢと１３００〜２５９９ＬＳＢと２６００〜４０９５ＬＳＢとに分けている。しかし、これは一例であって、このようなレベル分けに限定されない。

制御信号生成回路７０は、ステップＳ７の判定結果に基づいて、画素信号の出力レベルが高出力レベルであると判定した場合は（ステップＳ８のＹＥＳ）、高出力レベルを示す制御信号を第１バイアス線選択回路２５に出力する（ステップＳ９）。第１バイアス線選択回路２５は、制御信号生成回路７０からの高出力レベルを示す制御信号に基づいて、内部スイッチを切り替えて、画素電流源２２用のグローバルバイアス線２４ａと配線２６とを接続する。これにより、Ｎｏｒｍａｌレベルのバイアス電圧が画素電流源２２に供給される。画素電流源２２は、Ｎｏｒｍａｌレベルのバイアス電圧に対応した電流値の電流を垂直信号線２１に流す。

また、制御信号生成回路７０は、ステップＳ７の判定結果に基づいて、画素信号の出力レベルが高出力レベルではなく中出力レベルであると判定した場合は（ステップＳ１０のＹＥＳ）、中出力レベルを示す制御信号を第１バイアス線選択回路２５に出力する（ステップＳ１１）。第１バイアス線選択回路２５は、制御信号生成回路７０からの中出力レベルを示す制御信号に基づいて、内部スイッチを切り替えて、画素電流源２２用のグローバルバイアス線２４ｂと配線２６とを接続する。これにより、Ｌｏｗ１レベルのバイアス電圧が画素電流源２２に供給される。画素電流源２２は、Ｌｏｗ１レベルのバイアス電圧に対応した電流値の電流を垂直信号線２１に流す。

また、制御信号生成回路７０は、ステップＳ７の判定結果に基づいて、画素信号の出力レベルが中出力レベルではなく低出力レベルであると判定した場合は（ステップＳ１０のＮＯ）、低出力レベルを示す制御信号を第１バイアス線選択回路２５に出力する（ステップＳ１２）。第１バイアス線選択回路２５は、制御信号生成回路７０からの低出力レベルを示す制御信号に基づいて、内部スイッチを切り替えて、画素電流源２２用のグローバルバイアス線２４ｃと配線２６とを接続する。これにより、Ｌｏｗ２レベルのバイアス電圧が画素電流源２２に供給される。画素電流源２２は、Ｌｏｗ２レベルのバイアス電圧に対応した電流値の電流を垂直信号線２１に流す。

上記した例では、ＰＧＡ回路３０のゲインを１倍としていた。しかし、制御信号生成回路７０がステップＳ７において出力レベルの判定を行う場合、ＰＧＡ回路３０のゲイン倍率（ゲインの値）を考慮して出力レベルの判定を行う必要がある。例えば、制御信号生成回路７０は、ステップＳ７の出力レベルの判定において、１２ｂｉｔの画素信号の出力レベルをゲイン倍率で割った値がいずれの範囲のレベルに属するかについて判定する。具体的には、ＰＧＡ回路３０のゲインが２倍であり、画素信号の出力レベルが３０００ＬＳＢである場合、制御信号生成回路７０は、垂直信号線２１上では１５００ＬＳＢ（＝３０００／２）相当の出力レベルとなり、ステップＳ７の出力レベルの判定において中出力レベルと判定する。

また、制御信号生成回路７０は、画素信号の出力レベルを０〜１２９９ＬＳＢ／１３００〜２５９９ＬＳＢ／２６００〜４０９５ＬＳＢのように分けていたが、ＰＧＡ回路３０のゲイン倍率に応じて画素信号の出力レベルの分け方を変更してもよい。例えば、ＰＧＡ回路３０のゲインが２倍である場合、制御信号生成回路７０は、０〜６４９ＬＳＢと６５０〜１２９９ＬＳＢと１３００〜４０９５ＬＳＢというように分ける。この場合、例えばＡＤＣ回路５０からの画素信号の出力レベルが３０００ＬＳＢであるとすると、制御信号生成回路７０は、垂直信号線２１上では１５００ＬＳＢ（＝３０００／２）相当の出力レベルとなり、ステップＳ７の出力レベルの判定において高出力レベルと判定する。このように構成すれば、制御信号生成回路７０がＰＧＡ回路３０のゲイン倍率に適したレベル分けによって画素信号の出力レベルの判定を行うことが可能となる。

次に、制御信号生成回路７０が画素領域１０の画素ごとにバイアス線の選択する動作について説明する。図３に示す画素領域１０の５列目における１行目の画素については、前行の画素が存在しない。従って、読出回路１が図３に示す画素領域１０の５列目における１行目の画素から画素信号を読み出すときは、制御信号生成回路７０は、バイアス線の選択するための情報（画素信号の出力レベルの情報）を持っていない。このため、制御信号生成回路７０は、デフォルトの制御信号として、高出力レベルを示す制御信号を第１バイアス線選択回路２５及び第２バイアス線選択回路４６に出力する。第１バイアス線選択回路２５及び第２バイアス線選択回路４６は、デフォルトのバイアス線として、Ｎｏｒｍａｌレベルのバイアス電圧を伝達するグローバルバイアス線２４ａ及びグローバルバイアス線４５ａをそれぞれ選択する。

読出回路１が画素領域１０の５列目における２行目の画素から画素信号を読み出すときは、制御信号生成回路７０は１行目の画素（前行の画素）の画素信号の出力レベルに基づいて高出力レベルと判定する（ステップＳ２のＹＥＳ、ステップＳ８のＹＥＳ参照）。そして、制御信号生成回路７０は、高出力レベルを示す制御信号を第１バイアス線選択回路２５及び第２バイアス線選択回路４６に出力する（ステップＳ３、ステップＳ９参照）。第１バイアス線選択回路２５及び第２バイアス線選択回路４６は、Ｎｏｒｍａｌレベルのバイアス電圧を伝達するグローバルバイアス線２４ａ及びグローバルバイアス線４５ａをそれぞれ選択する。

読出回路１が画素領域１０の５列目における３行目の画素から画素信号を読み出すときは、制御信号生成回路７０は２行目の画素（前行の画素）の画素信号の出力レベルに基づいて中出力レベルと判定する（ステップＳ４のＹＥＳ、ステップＳ１０のＹＥＳ参照）。そして、制御信号生成回路７０は、中出力レベルを示す制御信号を第１バイアス線選択回路２５及び第２バイアス線選択回路４６に出力する（ステップＳ５、ステップＳ１１参照）。第１バイアス線選択回路２５及び第２バイアス線選択回路４６は、Ｌｏｗ１レベルのバイアス電圧を伝達するグローバルバイアス線２４ｂ及びグローバルバイアス線４５ｂをそれぞれ選択する。

読出回路１が画素領域１０の５列目における４行目の画素から画素信号を読み出すときも、制御信号生成回路７０は３行目の画素（前行の画素）の画素信号の出力レベルに基づいて中出力レベルと判定する（ステップＳ４のＹＥＳ、ステップＳ１０のＹＥＳ参照）。そして、制御信号生成回路７０は、中出力レベルを示す制御信号を第１バイアス線選択回路２５及び第２バイアス線選択回路４６に出力する（ステップＳ５、ステップＳ１１参照）。第１バイアス線選択回路２５及び第２バイアス線選択回路４６は、Ｌｏｗ１レベルのバイアス電圧を伝達するグローバルバイアス線２４ｂ及びグローバルバイアス線４５ｂをそれぞれ選択する。

読出回路１が画素領域１０の５列目における５行目の画素から画素信号を読み出すときは、制御信号生成回路７０は４行目の画素（前行の画素）の画素信号の出力レベルに基づいて低出力レベルと判定する（ステップＳ４のＮＯ、ステップＳ１０のＮＯ参照）。そして、制御信号生成回路７０は、低出力レベルを示す制御信号を第１バイアス線選択回路２５及び第２バイアス線選択回路４６に出力する（ステップＳ６、ステップＳ１２参照）。第１バイアス線選択回路２５及び第２バイアス線選択回路４６は、Ｌｏｗ２レベルのバイアス電圧を伝達するグローバルバイアス線２４ｃ及びグローバルバイアス線４５ｃをそれぞれ選択する。

読出回路１が画素領域１０の５列目における６行目の画素から画素信号を読み出すときも、制御信号生成回路７０は５行目の画素（前行の画素）の画素信号の出力レベルに基づいて低出力レベルと判定する（ステップＳ４のＮＯ、ステップＳ１０のＮＯ参照）。そして、制御信号生成回路７０は、低出力レベルを示す制御信号を第１バイアス線選択回路２５及び第２バイアス線選択回路４６に出力する（ステップＳ６、ステップＳ１２参照）。第１バイアス線選択回路２５及び第２バイアス線選択回路４６は、Ｌｏｗ２レベルのバイアス電圧を伝達するグローバルバイアス線２４ｃ及びグローバルバイアス線４５ｃをそれぞれ選択する。

読出回路１が画素領域１０の５列目における７行目の画素から画素信号を読み出すときは、制御信号生成回路７０は６行目の画素（前行の画素）の画素信号の出力レベルに基づいて中出力レベルと判定する（ステップＳ４のＹＥＳ、ステップＳ１０のＹＥＳ参照）。そして、制御信号生成回路７０は、中出力レベルを示す制御信号を第１バイアス線選択回路２５及び第２バイアス線選択回路４６に出力する（ステップＳ５、ステップＳ１１参照）。第１バイアス線選択回路２５及び第２バイアス線選択回路４６は、Ｌｏｗ１レベルのバイアス電圧を伝達するグローバルバイアス線２４ｂ及びグローバルバイアス線４５ｂをそれぞれ選択する。

読出回路１が画素領域１０の５列目における８行目の画素から画素信号を読み出すときは、制御信号生成回路７０は７行目の画素（前行の画素）の画素信号の出力レベルに基づいて中出力レベルと判定する（ステップＳ４のＹＥＳ、ステップＳ１０のＹＥＳ参照）。そして、制御信号生成回路７０は、中出力レベルを示す制御信号を第１バイアス線選択回路２５及び第２バイアス線選択回路４６に出力する（ステップＳ５、ステップＳ１１参照）。第１バイアス線選択回路２５及び第２バイアス線選択回路４６は、Ｌｏｗ１レベルのバイアス電圧を伝達するグローバルバイアス線２４ｂ及びグローバルバイアス線４５ｂをそれぞれ選択する。

このように、制御信号生成回路７０は、画素信号の読み出しが行われる画素の前行の画素の画素信号の情報（出力レベル）に基づいて、今回の画素の読み出し時のバイアス線を選択する。従って、画素電流源２２及びＰＧＡ電流源４３が一定電流量を垂直信号線２１及びオペアンプ３０Ａに流す場合よりも消費電力を低減することができる。上記した例では、３行目から８行目までの画素の読み出し時では、制御信号生成回路７０によりＬｏｗ１レベル又はＬｏｗ２レベルのバイアス電圧を伝達するグローバルバイアス線が選択される。従って、画素電流源２２及びＰＧＡ電流源４３が常にＮｏｒｍａｌレベルのバイアス電圧でバイアスされている場合よりも消費電力が低減される。

なお、図３に示した画素領域１０の各画素はフィルタを有しない画素としていた。しかし、図１に示したベイヤー配列で各画素が配列されている画素領域１０Ｍ，１０Ｎにおいても、図３及び図４で説明した制御信号生成回路７０による画素ごとのバイアス線の選択動作を適用することが可能である。この場合、Ｇ信号読出回路１Ａ、Ｒ信号読出回路１Ｂ、Ｇ信号読出回路１Ｃ及びＢ信号読出回路１Ｄは、２行単位で画素信号の読み出しを行う。このため、制御信号生成回路７０は、画素信号の読み出しが行われる画素の２行前の画素の画素信号の情報（出力レベル）に基づいて、今回の画素の読み出し時のバイアス線を選択する。

以上に説明したように、第１実施形態では、画素から読み出される信号を伝える信号線２１，４１と、信号線２１，４１に接続され信号線４１，４２に電流を流す電流源２２，４３と、明るさに応じて電流源２２，４３からの電流値を切り替える切替部２５，４６とを備える。このような構成によれば、明るさに応じて電流源２２，４３の電流値を制御することができる。従って、撮像素子の消費電力を低減することができる。また、撮像素子の発熱を低減することができる。また、撮像素子の消費電力の削減によって暗画像における暗電流のムラやバッテリーの消費を抑制することができる。

また、第１実施形態では、切替部２５，４６は、明るいときと暗いときとで信号の静定時間が同一又は略同一になるように電流値を切り替える。このような構成によれば、読出回路１による画素信号の読み出し時間やＰＧＡ回路３０の動作時間内に画素信号を静定させることができる。

また、第１実施形態では、画素から読み出される信号の振幅（つまり画素信号の出力レベル）により明るさを検知する検知部７０を備え、切替部２５，４６は、検知部７０が検知した信号の振幅に応じて電流値を切り替える。このような構成によれば、信号の振幅に応じた適切な電流値に切り替えることができ、確実に消費電力を削減することができる。また、第１実施形態では、切替部２５，４６は、信号の振幅が小さい程、低い電流値に切り替える。このような構成によれば、信号の振幅が小さい場合に電流源２２，４３が多くの電流量を流すことを確実に防止することができる。

また、第１実施形態では、切替部２５，４６は、第１画素の信号の振幅に応じて、第１画素の信号の読み出し後であって第２画素から信号が読み出されるときに電流値を切り替える。このような構成によれば、１又は複数の画素単位で電流値を切り替えることができる。また、第１実施形態では、第２画素は、第１画素の次に信号が読み出されるので、画素ごとに電流値を切り替えることができ、より一層、消費電力を低減させることができる。現在読み出されている画素と同じ列の次に読み出される画素は、ほぼ同じような画像であると考えられる。このため、制御信号生成回路７０が、現在読み出されている画素の信号情報から、次の画素の読み出し時の定電流源を制御することで、無駄な電力消費を削減することができる。

また、第１実施形態では、信号の振幅を所定の倍率（ゲイン）で増幅するアンプ３０を備え、切替部２５，４６は、アンプ３０が増幅した後の信号の振幅と所定の倍率に応じて電流値を切り替える。このような構成によれば、アンプ３０により信号が増幅される回路構成においても、信号の振幅に応じた電流値の切り替えを行うことができる。また、第１実施形態では、アンプ３０はアンプ電流源４３を含み、切替部４６は、アンプ３０が増幅した後の信号の振幅に応じて、アンプ電流源４３からの電流値を切り替える。このような構成によれば、アンプ３０の動作時間内に確実に信号を静定させることができる。また、第１実施形態では、切替部２５，４６は、段階的（例えば３段階）に電流値を切り替えるので、スイッチなどの構成で電流値の切り替えを行うことができる。

＜第２実施形態＞
図５は、第２実施形態に係る読出回路１Ｋの内部構成を示す回路図である。図５に示すように、第２実施形態に係る読出回路１Ｋは、制御信号生成回路７０Ａの内部にＡＤＣ回路を組み込んでいる。その他の構成については、図３に示した構成と同様であるため、重複する説明を省略する。

制御信号生成回路７０Ａは、出力配線６０からのアナログの画素信号（ＰＧＡ回路３０が出力したアナログの画素信号）を入力する。そして、制御信号生成回路７０Ａは、内部のＡＤＣ回路によりアナログの画素信号をデジタルの画素信号に変換する。ここで、制御信号生成回路７０Ａ内部のＡＤＣ回路は、サブレンジ型のＡＤＣ回路である。すなわち、ＡＤＣ回路は、上位のビット群と下位のビット群とに２分し、それぞれをフラッシュ式のＡ／Ｄ変換を行う。この場合、ＡＤＣ回路は、積分型のＡＤＣ回路などと比較して、分解能は低いが高速にＡ／Ｄ変換の処理を行うことができる。従って、制御信号生成回路７０Ａは、Ａ／Ｄ変換後の画素信号の出力レベルがいずれの範囲のレベルに属するかについて速く判定することができる。

なお、制御信号生成回路７０Ａ内部のＡＤＣ回路は、サブレンジ型のＡＤＣ回路に限らず、フルスラッシュ（完全並列）型のＡＤＣ回路、パイプライン型のＡＤＣ回路などであってもよい。また、読出回路１Ｋにおいても、制御信号生成回路７０Ａ内部のＡＤＣ回路とは別に、ＰＧＡ回路３０から出力されたアナログの画素信号をデジタルの画素信号にＡ／Ｄ変換するＡＤＣ回路（図３に示したＡＤＣ回路５０に相当する回路）を設けてもよい。この場合、ＡＤＣ回路は、Ａ／Ｄ変換の処理は低いが分解能が高いＡ／Ｄ変換の処理を行う積分型などのＡＤＣ回路で構成してもよい。

なお、制御信号生成回路７０Ａによるバイアス線の選択動作については、図４で説明した処理と同様に実行することが可能である。

＜第３実施形態＞
図３に示した第１バイアス線選択回路２５は、図６に示すように、スイッチングトランジスタを用いて構成してもよい。

図６は、図３に示すバイアス線選択回路２５の一例を示す回路図である。図６に示すように、第１バイアス線選択回路２５は、トランジスタ２０１，２０２，２０３で構成されている。トランジスタ２０１のドレインはグローバルバイアス線２４ａと接続され、トランジスタ２０１のソースは画素電流源２２と接続されている。トランジスタ２０１のゲートは制御信号生成回路７０と接続されている。また、トランジスタ２０２のドレインはグローバルバイアス線２４ｂと接続され、トランジスタ２０２のソースは画素電流源２２と接続されている。トランジスタ２０２のゲートは制御信号生成回路７０と接続されている。また、トランジスタ２０３のドレインはグローバルバイアス線２４ｃと接続され、トランジスタ２０３のソースは画素電流源２２と接続されている。トランジスタ２０３のゲートは制御信号生成回路７０と接続されている。

制御信号生成回路７０は、グローバルバイアス線２４ａを選択する場合は、高出力レベルを示す制御信号として、パルスをトランジスタ２０１のゲートに出力する。トランジスタ２０１は、制御信号生成回路７０からのパルスの印加に応じてオン状態となる。従って、グローバルバイアス線２４ａのＮｏｒｍａｌレベルのバイアス電圧が画素電流源２２に供給される。制御信号生成回路７０は、グローバルバイアス線２４ｂを選択する場合は、中出力レベルを示す制御信号として、パルスをトランジスタ２０２のゲートに出力する。トランジスタ２０２は、制御信号生成回路７０からのパルスの印加に応じてオン状態となる。従って、グローバルバイアス線２４ｂのＬｏｗ１レベルのバイアス電圧が画素電流源２２に供給される。制御信号生成回路７０は、グローバルバイアス線２４ｃを選択する場合は、低出力レベルを示す制御信号として、パルスをトランジスタ２０３のゲートに出力する。トランジスタ２０３は、制御信号生成回路７０からのパルスの印加に応じてオン状態となる。従って、グローバルバイアス線２４ｃのＬｏｗ２レベルのバイアス電圧が画素電流源２２に供給される。なお、制御信号生成回路７０は、オン状態となっているトランジスタ以外のトランジスタはオフ状態となるように制御する。また、制御信号生成回路７０は、画素電流源２２に対するバイアス電圧の供給を停止させる場合は、すべてのトランジスタ２０１，２０２，２０３をオフ状態とする。

このような構成によれば、第１バイアス線選択回路２５が確実にグローバルバイアス線２４ａ，２４ｂ，２４ｃの切り替えを行うことができる。なお、図６では、第１バイアス線選択回路２５の構成について説明したが、第２バイアス線選択回路４６の構成についても図６に示した構成と同様の構成により実現することができる。

＜撮像素子の変形例＞
図１に示した撮像素子Ｃ１と異なる態様の撮像素子であってもよい。図７は、撮像素子の他の態様を示す概略図である。図７に示す撮像素子Ｃ２において、画素領域１０Ｅ，１０Ｆには例えば２０００万個以上もの画素が行方向（横方向）と列方向（縦方向）にマトリックス状に配列されている。なお、図７では、画素領域１０Ｅとして１列目における１行目から６行目の画素だけを示し、画素領域１０Ｆとして２列目の１行目から６行目の画素だけを示している。

撮像素子Ｃ２は、撮像素子Ｃ１と同様に、カラーの画素信号（Ｒ信号、Ｇ信号、Ｂ信号）を出力可能な撮像素子である。図７に示す例では、緑色画素Ｇが１列目の２行目、４行目及び６行目に配置されるとともに、２列目の１行目、３行目及び５行目に配置されている。また、赤色画素Ｒが１列目の１行目、３行目及び５行目に配置されている。また、青色画素Ｂが２列目の２行目、４行目及び６行目に配置されている。

撮像素子Ｃ２は、各列に１本の垂直信号線２１Ｅ，２１Ｆが設けられている。また、列選択スイッチ３Ｅは、各列（１列目と２列目）の垂直信号線２１Ｅ，２１Ｆを選択する。また、列選択スイッチ３Ｆも、各列（１列目と２列目）の垂直信号線２１Ｅ，２１Ｆを選択する。列選択スイッチ３Ｅが１列目の垂直信号線２１Ｅを選択しているときは、列選択スイッチ３Ｆは２列目の垂直信号線２１Ｆを選択し、列選択スイッチ３Ｅが２列目の垂直信号線２１Ｆを選択しているときは、列選択スイッチ３Ｆは１列目の垂直信号線２１Ｅを選択する。Ｇ信号読出回路１Ｅは列選択スイッチ３Ｅと接続され、列選択スイッチ３Ｅが選択している垂直信号線２１Ｅ又は２１Ｆからの画素信号（Ｇ信号）を読み出す。ＲＢ信号読出回路１Ｆは列選択スイッチ３Ｆと接続され、列選択スイッチ３Ｆが選択している垂直信号線２１Ｅ又は２１Ｆからの画素信号（Ｒ信号、Ｂ信号）を読み出す。

画素領域１０Ｅの各画素には、行選択用のスイッチとしての選択トランジスタ２Ｅ（図７において「ＳＥＬ」と記す）が画素ごとに設けられている。また、画素領域１０Ｆの各画素には、行選択用のスイッチとしての選択トランジスタ２Ｆ（図７において「ＳＥＬ」と記す）が画素ごとに設けられている。選択トランジスタ２Ｅ，２Ｆは、それぞれ、制御回路（図示せず）から出力される信号に基づいてオン・オフする。選択トランジスタ２Ｅ，２Ｆがオンとなったときに、各画素で蓄積された電荷に応じた画素信号が選択トランジスタ２Ｅ，２Ｆ、垂直信号線２１Ｅ，２１Ｆ及び列選択スイッチ３Ｅ，３Ｆを介して読出回路１Ｅ，１Ｆに伝送される。

制御回路が列選択スイッチ３Ｅ，３Ｆを行選択時に切り替えることで、Ｇ信号読出回路１ＥにはＧ信号を読み出させ、ＲＢ信号読出回路１ＦにはＲ信号とＢ信号と交互に読み出させる。Ｇ信号読出回路１Ｅは、Ｇ信号のみが伝送されるため、図３に示した読出回路１をそのまま適用することができる。ＲＢ信号読出回路１Ｆは、Ｒ信号とＢ信号とが交互に伝送されるため、図３に示した読出回路１をそのまま適用することはできない。この場合、図３に示した制御信号生成回路７０（及び図５に示した制御信号生成回路７０Ａ）の内部に２行分のメモリ機能を設ける。これにより、第１実施形態で説明した制御信号生成回路７０（及び制御信号生成回路７０Ａ）によるバイアス線の選択動作を実行させることができる。

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は、上記実施形態に記載の範囲には限定されない。本発明の趣旨を逸脱しない範囲で、上記実施形態に、多様な変更又は改良を加えることが可能である。また、上記の実施形態で説明した要件の１つ以上は、省略されることがある。そのような変更又は改良、省略した形態も本発明の技術的範囲に含まれる。また、上記した実施形態や変形例の構成を適宜組み合わせて適用することも可能である。

上記した第１実施形態では、制御信号生成回路７０は、画素電流源２２及びＰＧＡ電流源４３の電流値の制御（バイアス線の選択）を行っていたが、画素電流源２２だけ又はＰＧＡ電流源４３だけの電流値の制御を行うようにしてもよい。また、図１に示したＧ信号読出回路１Ａ、Ｒ信号読出回路１Ｂ、Ｇ信号読出回路１Ｃ及びＢ信号読出回路１Ｄのうちの一部の読出回路について図４に示したバイアス線の選択動作を実行させるようにしてもよい。また、図７に示したＧ信号読出回路１Ｅ及びＲＢ信号読出回路１Ｆのいずれかの読出回路について図４に示したバイアス線の選択動作を実行させるようにしてもよい。

図２に示した画素構成では、４つのトランジスタで構成されていたが、そのような構成に限定されない。また、上記した各実施形態において、カラーフィルタの配列がベイヤー配列とされていたが、この配列以外の配列であってもよい。また、制御信号生成回路７０は、画素信号の出力レベル（振幅）によって明るさを判定していたが、このような構成に限定されない。例えば、明るさを検出する測光センサを設け、制御信号生成回路７０が測光センサからの情報に基づいて明るさを判定してもよい。また、バイアス電圧はＮｏｒｍａｌ、Ｌｏｗ１及びＬｏｗ３の３段階としていたが、２段階（Ｎｏｒｍａｌ、Ｌｏｗ）であっても、４段階以上であってもよい。この場合は、バイアス電圧に応じたバイアス線を設ける。また、制御信号生成回路７０は、信号の出力レベルを段階数に応じた範囲にレベル分けする。また、制御信号生成回路７０は、前行の画素の画素信号を用いてレベル判定を行う場合に限らず、２行以上前の画素の画素信号を用いてレベル判定を行う構成でもよい。

Ｃ１，Ｃ２…撮像素子（撮像素子）、１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ…読出回路、１０…画素領域、２２…画素電流源（電流源）、２４…グローバルバイアス線、２５…第１バイアス線選択回路（切替部）、３０…ＰＧＡ回路（アンプ）、４３…ＰＧＡ電流源（電流源、アンプ電流源）、４５…グローバルバイアス線、４６…第２バイアス線選択回路（切替部）、５０…ＡＤＣ回路、７０，７０Ａ…制御信号生成回路（検知部）

Claims (6)

1. 光を電荷に変換する光電変換部を有する画素と、
   前記画素に接続され、前記光電変換部で変換された電荷に基づく信号が出力される信号線と、
   前記信号線に電流を流す画素電流源と、
   前記信号線に出力された前記信号を所定のゲイン倍率で増幅するアンプと、
   前記アンプにより増幅された前記信号の振幅と前記アンプに設定されたゲイン倍率とに基づいて、前記画素電流源により前記信号線に流す電流の大きさを切り替える切替部と、
   を備える撮像素子。
2. 前記切替部は、前記信号の振幅が小さい程、前記画素電流源により前記信号線に流す電流の大きさが小さくなるように切り替える請求項１に記載の撮像素子。
3. 前記アンプは、前記信号を増幅する増幅部と前記増幅部に電流を流すアンプ電流源とを含み、
   前記切替部は、前記アンプにより増幅された前記信号の振幅に基づいて、前記アンプ電流源により前記増幅部に流す電流の大きさを切り替える請求項１又は請求項２に記載の撮像素子。
4. 前記切替部は、前記画素電流源により前記信号線に流す電流の大きさを段階的に切り替える請求項１から請求項３のいずれか一項に記載の撮像素子。
5. 前記切替部は、前記アンプ電流源により前記増幅部に流す電流の大きさを段階的に切り替える請求項３に記載の撮像素子。
6. 請求項１から請求項５のいずれか一項に記載の撮像素子を備える撮像装置。

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