JP6731422B2 - 電流測定装置及び電流測定方法 - Google Patents
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Description
に比例するホワイトノイズVNPOREを生成する。増幅器のノイズ源は、VNAMPとして示され、通常、CMOS集積増幅器において1Hzにおける約
から100kHz超における
のホワイトノイズ下限までである。重要な部品は、CBLの符号の(二重脂質層であり得る)両親媒性膜の静電容量である。CBLは比較的大きく、一般的には例えば約30pFである。結局、電極抵抗器RELE及び関連するノイズVNELEが表示される。RELEは、一般的には約4kオームの値を有する。
Claims (41)
- センサ素子によって電流出力を測定するための電流測定装置であって、
複数の検知フレームの各々の期間に、かつ各検知フレームにおいて、前記センサ素子による前記電流出力を積分するように構成され、前記検知フレーム内の第1の時間窓中の前記積分の第1のアナログサンプル、及び前記検知フレーム内の第2の時間窓中の前記積分の第2のアナログサンプルを取得する、電流検知回路であって、前記第2の時間窓が、各検知フレーム内で前記第1の時間窓よりも遅く、前記積分のプロセスは、前記第1のアナログサンプル及び前記第2のアナログサンプルの間、継続しており、前記積分のプロセスは、隣接する検知フレームの間に位置するリセット時間窓の間、各検知フレームの間で停止されかつリセットされる、電流検知回路と、
各検知フレーム内の前記第1の時間窓と第2の時間窓との間で前記センサ素子による前記電流出力を表すデジタル出力信号を出力するために、前記第1及び第2のアナログサンプルを処理するように構成される読み出し回路であって、前記処理が、前記デジタル出力信号を取得するためのアナログ・デジタル変換処理、及び前記デジタル出力信号を出力するための出力処理を含み、前記読み出し回路が、前記第1及び第2の時間窓の外側の期間中に限って前記出力処理を行うように構成される、読み出し回路と、を備える、電流測定装置。 - 前記読み出し回路は、前記第1及び第2の時間窓の外側の期間中に限ってアナログ・デジタル変換処理のすべてのデジタル動作を行うように構成される請求項1に記載の装置。
- 前記読み出し回路は、前記第1及び第2の時間窓の外側の期間中に限って動作するように構成される請求項1または2に記載の装置。
- 前記読み出し回路は、1つ以上の検知フレーム中に、次の、前記出力処理、前記アナログ・デジタル変換処理のすべてのデジタル動作、前記読み出し回路のすべての動作の1つ以上の一部または全部を行うように構成される請求項1〜3のいずれかに記載の装置。
- 各検知フレームにおける前記センサ素子による前記電流出力に関して、前記読み出し回路は、前記検知フレームの外側の1つ以上の期間中に前記出力処理を行うように構成される請求項1〜4のいずれかに記載の装置。
- 前記検知フレームの外側の前記1つ以上の期間は、1つ以上の後の検知フレームにおいて前記センサ素子による前記電流出力の積分中の期間を含む請求項5に記載の装置。
- 各検知フレームにおける前記センサ素子による前記電流出力に関して、前記読み出し回路は、異なる検知フレームにおいて前記アナログ・デジタル変換処理及び前記出力処理をそれぞれ行うように構成される請求項1〜6のいずれかに記載の装置。
- 前記読み出し回路は、前記センサ素子による前記電流出力の前記積分がリセットされるリセット期間中に前記出力処理の少なくとも一部を行うように構成される請求項1〜6のいずれかに記載の装置。
- センサ素子のアレイを備える請求項1〜8のいずれかに記載の装置。
- 前記電流検知回路及び読み出し回路は、同一の特定用途向け集積回路に実装される請求項1〜9のいずれかに記載の装置。
- 前記電流検知回路は、積分増幅回路及び前記積分増幅回路の出力に接続されるサンプルホールド回路を備える請求項1〜10のいずれかに記載の装置。
- 前記読み出し回路は、前記サンプルホールド回路からの前記第1及び第2のアナログサンプルを抽出するように構成される請求項11に記載の装置。
- 前記読み出し回路は、異なるセンサ素子からの出力の間の多重化を行うように構成される請求項1〜12のいずれかに記載の装置。
- 前記装置は、前記積分電流にローパスフィルタを適用するように構成される請求項1〜13のいずれかに記載の装置。
- 前記読み出し回路は、各検知フレームにおける前記第1及び第2の時間窓の外側、ならびに各時間窓の開始前に前記ローパスフィルタの少なくとも1つの時定数を開始し、かつ各時間窓の前記開始において終了する期間の外側、の期間中に限って前記出力処理を行うように構成される請求項14に記載の装置。
- 分子実体検知装置であって、
センサ素子アレイを備えるセンサデバイスであって、各センサ素子が、分子実体と前記センサ素子との間の相互作用に依存する電流を出力するように配置される、センサデバイスと、
請求項1〜15のいずれかに記載の複数の電流測定装置であって、各電流測定装置が、前記センサ素子の1つ以上による電流出力を測定するように、かつ、前記センサ素子の前記1つ以上による前記電流出力に依存するデジタル出力信号を提供するように構成される、複数の電流測定装置と、を備える、分子実体検知装置。 - 各センサ素子は、前記分子実体と前記センサ素子との間の前記相互作用に依存する前記電流を出力するように構成されるそれぞれの電極を備え、前記センサデバイスは、すべての前記センサ素子に共通する共通電極をさらに備える請求項16に記載の装置。
- 前記センサ素子の各々は、イオンチャネルを備える請求項16または17に記載の装置。
- 前記イオンチャネルは、膜タンパク質である請求項18に記載の装置。
- 前記センサ素子は、膜タンパク質が挿入可能な両親媒性膜を支持するように各々構成され、前記分子実体と前記センサ素子との間の前記相互作用は、前記両親媒性膜において前記分子実体と前記膜タンパク質との間の相互作用である請求項16〜19のいずれかに記載の装置。
- センサ素子による電流出力を測定するための電流測定方法であって、
複数の検知フレームの各々の間に、かつ各検知フレームにおいて、前記センサ素子による前記電流出力を積分して、前記検知フレーム内の第1の時間窓中の前記積分の第1のアナログサンプル、及び前記検知フレーム内の第2の時間窓中の前記積分の第2のアナログサンプルを取得することであって、前記第2の時間窓が、各検知フレーム内で前記第1の時間窓よりも遅く、前記積分のプロセスは、前記第1のアナログサンプル及び前記第2のアナログサンプルの間、継続しており、前記積分のプロセスは、隣接する検知フレームの間に位置するリセット時間窓の間、各検知フレームの間で停止されかつリセットされる、積分することと、
各検知フレーム内の前記第1の時間窓と第2の時間窓との間で前記センサ素子による前記電流出力を表すデジタル出力信号を出力するために、前記第1及び第2のアナログサンプルを処理することであって、前記処理が、前記デジタル出力信号を取得するためのアナログ・デジタル変換処理、及び前記デジタル出力信号を出力するための出力処理を含み、
前記出力処理が、前記第1及び第2の時間窓の外側の期間中に限って行われる、処理することと、を含む、方法。 - 前記アナログ・デジタル変換処理のすべてのデジタル動作は、前記第1及び第2の時間窓の外側の期間中に限って行われる請求項21に記載の方法。
- 前記第1及び第2のアナログサンプルの前記処理のすべては、前記第1及び第2の時間窓の外側の期間中に限って行われる請求項21または22に記載の方法。
- 次の、前記出力処理、前記アナログ・デジタル変換処理のすべてのデジタル動作、前記第1及び第2のアナログサンプルの前記処理のすべての1つ以上の一部または全部は、1つ以上の前記検知フレーム中に行われる請求項21〜23のいずれかに記載の方法。
- 各検知フレームにおける前記センサ素子による前記電流出力に関して、前記出力処理は、前記検知フレームの外側の1つ以上の期間中に行われる請求項21〜24のいずれかに記載の方法。
- 前記検知フレームの外側の前記1つ以上の期間は、1つ以上の後の検知フレームにおいて前記センサ素子による前記電流出力の積分中の期間を含む請求項25に記載の方法。
- 各検知フレームにおける前記センサ素子による前記電流出力に関して、前記アナログ・デジタル変換処理及び前記出力処理は、異なる検知フレームにおいてそれぞれ行われる請求項21〜26のいずれかに記載の方法。
- 前記出力処理の少なくとも一部は、前記センサ素子による前記電流出力の前記積分がリセットされるリセット期間中に行われる請求項21〜26のいずれかに記載の方法。
- 前記センサ素子による前記電流出力の前記積分処理及び前記第1及び第2のアナログ信号の前記処理は、同一の特定用途向け集積回路を使用して行われる請求項21〜28のいずれかに記載の方法。
- 前記センサ素子による前記電流出力の前記積分処理は、積分増幅回路及び前記積分増幅回路の前記出力に接続されるサンプルホールド回路を使用して行われる請求項21〜29のいずれかに記載の方法。
- 前記第1及び第2のアナログ信号の前記処理は、前記サンプルホールド回路から前記第1及び第2のアナログ信号を抽出することを含む請求項30に記載の方法。
- 前記第1及び第2のアナログ信号の前記処理は、異なるセンサ素子からの出力の間の多重化処理を含む請求項21〜31のいずれかに記載の方法。
- 各フレームにおける前記出力処理は、すぐ後に続く検知フレーム中に行われる請求項21〜32のいずれかに記載の方法。
- 前記方法は、前記第1及び第2のアナログサンプルを使用して、前記センサ素子による前記電流出力に相関二重サンプリングを適用することを含む請求項21〜33のいずれかに記載の方法。
- 前記方法は、前記積分電流にローパスフィルタを適用することを含む請求項21〜34のいずれかに記載の方法。
- 前記出力処理は、各フレームにおける前記第1及び第2の時間窓の外側、ならびに前記各時間窓の開始前に前記ローパスフィルタの少なくとも1つの時定数を開始し、かつ各時間窓の前記開始において終了する期間の外側、の期間中に限って行われる請求項35に記載の方法。
- 分子実体検知方法であって、
センサ素子アレイを備えるセンサデバイスを提供することであって、各センサ素子が、分子実体と前記センサ素子との間の相互作用に依存する電流を出力するように配置される、提供することと、
前記センサ素子の1つ以上による電流出力を測定するために、かつ前記センサ素子の前記1つ以上による前記電流出力に依存するデジタル出力信号を提供するために、請求項21〜36のいずれかに記載の方法を使用することと、を含む、方法。 - 各センサ素子は、前記分子実体と前記センサ素子との間の前記相互作用に依存する前記電流を出力するように構成されるそれぞれの電極を備え、前記センサデバイスは、前記センサ素子のすべてに共通する共通電極をさらに備える請求項37に記載の方法。
- 前記センサ素子の各々は、イオンチャネルを備える請求項38に記載の方法。
- 前記イオンチャネルは、膜タンパク質である請求項39に記載の方法。
- 前記センサ素子は、膜タンパク質が挿入可能な両親媒性膜を支持するように各々が構成され、前記分子実体と前記センサ素子との間の前記相互作用は、両親媒性膜において前記分子実体と前記膜タンパク質との間の相互作用である請求項37〜40のいずれかに記載の方法。
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