JP6730851B2 - Determination method, formation method, program, and article manufacturing method - Google Patents

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Description

本発明は、決定方法、形成方法、プログラム、および物品の製造方法に関する。 The present invention relates to a determining method, a forming method, a program, and an article manufacturing method.

近年、ファンアウトウェハレベルパッケージング（ＦＯＷＬＰ：Fan Out Wafer Level Packaging）と呼ばれる半導体デバイスのパッケージング方法が、半導体デバイス製造工程に用いられてきている。ＦＯＷＬＰとは、パターンをそれぞれ有する複数のチップを並べてモールド材などで固めることにより構成された基板（層）上に、当該複数のチップのパターン同士を結線するための配線パターンの層をリソグラフィ装置を用いて形成する方法である。 2. Description of the Related Art In recent years, a semiconductor device packaging method called Fan Out Wafer Level Packaging (FOWLP) has been used in a semiconductor device manufacturing process. FOWLP is a lithographic apparatus that forms a wiring pattern layer for connecting patterns of a plurality of chips on a substrate (layer) configured by arranging a plurality of chips each having a pattern and hardening the chips with a molding material or the like. It is a method of forming by using.

しかしながら、基板における複数のチップ（領域）には、固める前の複数のチップの配列精度が不十分であったり、複数のチップを固めるときに各チップに意図しない力が加わったりすることにより、位置ずれや回転ずれなどが個別に生じていることがある。この場合、複数のチップにわたって重ね合されるべき配線パターンを各チップのパターンに接続するように形成すること、即ち、複数のチップのパターン同士を配線パターンによって結線することが困難になりうる。特許文献１には、基板における複数のチップの配列に応じて、配線パターンのデータ自身を補正する方法が提案されている。 However, the multiple chips (areas) on the substrate may not be aligned with each other before they are solidified, or an unintended force may be applied to each chip when solidifying the multiple chips. Misalignment and rotation misalignment may occur individually. In this case, it may be difficult to form a wiring pattern to be overlapped over a plurality of chips so as to be connected to the pattern of each chip, that is, it is difficult to connect the patterns of the plurality of chips with the wiring pattern. Patent Document 1 proposes a method of correcting data itself of a wiring pattern according to an arrangement of a plurality of chips on a substrate.

特開２０１３−５８５２０号公報JP, 2013-58520, A

特許文献１に記載された方法では、配線パターンを形成する対象の複数のチップの配列に応じて、配線パターンの形成の度に配線パターンのデータを補正する必要が生じうるため、配線パターンの形成工程が煩雑になりうる。特に、露光装置やインプリント装置のように原版を用いて基板上にパターンを形成するリソグラフィ装置では、補正された配線パターンのデータに従って原版を新たに作り直す必要が生じ、配線パターンの形成工程が煩雑となりうる。 In the method described in Patent Document 1, since it may be necessary to correct the data of the wiring pattern every time the wiring pattern is formed, depending on the arrangement of a plurality of chips for which the wiring pattern is to be formed, the wiring pattern is formed. The process can be complicated. Particularly, in a lithography apparatus such as an exposure apparatus or an imprint apparatus that uses an original plate to form a pattern on a substrate, it is necessary to newly remake the original plate according to the corrected wiring pattern data, and the wiring pattern formation process is complicated. Can be.

そこで、本発明は、複数の領域を有する層の上の層に、複数の領域にわたってパターンを形成するために有利な技術を提供することを目的とする。 Therefore, an object of the present invention is to provide an advantageous technique for forming a pattern over a plurality of regions on a layer above a layer having a plurality of regions.

上記目的を達成するために、本発明の一側面としての決定方法は、第１パターン要素がそれぞれ形成された複数の領域を有する第１層の上の第２層に、第２パターン要素を前記第１パターン要素に対してオフセットさせて形成するためのオフセット値を決定する決定方法であって、前記第２層の上に設けられるべき第３層には、前記複数の領域にそれぞれ形成された前記第１パターン要素同士を接続するための第３パターン要素が、マスクに形成されたパターンを前記複数の領域に対して一括して転写する処理を経ることにより形成され、前記決定方法は、前記複数の領域の各々における前記第１パターン要素の位置を示す第１層情報を得る第１工程と、前記第１層情報に基づいて、前記第１パターン要素と前記第３パターン要素とのずれに関する前記複数の領域間での差が低減されるように、前記第３層に形成すべき前記第３パターン要素の位置を示す第３層情報を求める第２工程と、前記第１層情報および前記第３層情報に基づいて、前記第２パターン要素が前記第１パターン要素と前記第３パターン要素とにそれぞれ接続されるように、前記複数の領域の各々について前記オフセット値を決定する第３工程と、を含むことを特徴とする。 To achieve the above object, a method of determining the one aspect of the present invention, the second layer above the first layer having a plurality of regions in which the first pattern elements are formed respectively, wherein the second pattern elements A determination method for determining an offset value for offset formation with respect to a first pattern element, wherein a third layer to be provided on the second layer is formed in each of the plurality of regions. said third pattern elements for connecting the first pattern element to each other, are formed by for a pattern formed on a mask to the plurality of regions through the process of transferring collectively, the determination method, the A first step of obtaining first layer information indicating a position of the first pattern element in each of a plurality of regions, and a shift between the first pattern element and the third pattern element based on the first layer information A second step of obtaining third layer information indicating a position of the third pattern element to be formed on the third layer so that a difference between the plurality of regions is reduced ; A third step of determining the offset value for each of the plurality of regions based on the third layer information so that the second pattern element is connected to the first pattern element and the third pattern element, respectively. And are included.

本発明の更なる目的又はその他の側面は、以下、添付図面を参照して説明される好ましい実施形態によって明らかにされるであろう。 Further objects and other aspects of the present invention will be made clear by the preferred embodiments described below with reference to the accompanying drawings.

本発明によれば、例えば、複数の領域を有する層の上の層に、複数の領域にわたってパターンを形成するために有利な技術を提供することができる。 According to the present invention, it is possible to provide an advantageous technique for forming a pattern over a plurality of regions in a layer above a layer having a plurality of regions, for example.

露光装置の構成を示す図である。It is a figure which shows the structure of an exposure apparatus. 再構成基板を示す図である。It is a figure which shows a reconstruction substrate. 配線パターンを形成する方法を示すフローチャートである。It is a flowchart which shows the method of forming a wiring pattern. 配線パターンを形成する際の各状態を示す図である。It is a figure which shows each state at the time of forming a wiring pattern. 配線パターンを形成する際の各状態を示す図である。It is a figure which shows each state at the time of forming a wiring pattern. 配線パターンを形成する際の各状態を示す図である。It is a figure which shows each state at the time of forming a wiring pattern. オフセット値の決定方法を示すフローチャートである。It is a flowchart which shows the determination method of an offset value. オフセット値とビアパターンのずれとの関係を示す図である。It is a figure which shows the relationship between an offset value and the deviation|shift of a via pattern. 配線パターンの補正パラメータを説明するための図である。It is a figure for demonstrating the correction parameter of a wiring pattern. 配線パターンを形成する際の各状態を示す図である。It is a figure which shows each state at the time of forming a wiring pattern.

以下、添付図面を参照して、本発明の好適な実施の形態について説明する。なお、各図において、同一の部材ないし要素については同一の参照番号を付し、重複する説明は省略する。以下の説明において、ＸＹ方向（Ｘ方向およびＹ方向）は、基板（再構成基板）の面と平行な方向を表し、Ｚ方向は、基板（再構成基板）の面と垂直な方向を表すものとする。また、以下の実施形態では、ＦＯＷＬＰ（Fan Out Wafer Level Packaging）を例示して説明する。 Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. In each drawing, the same members or elements are designated by the same reference numerals, and duplicate description will be omitted. In the following description, XY directions (X direction and Y direction) represent directions parallel to the surface of the substrate (reconstruction substrate), and Z directions represent directions perpendicular to the surface of the substrate (reconstruction substrate). And Further, in the following embodiments, FOWLP (Fan Out Wafer Level Packaging) will be described as an example.

＜第１実施形態＞
［リソグラフィ装置について］
まず、ＦＯＷＬＰに用いられるリソグラフィ装置（パターン形成装置）について、図１を参照しながら説明する。ここでは、リソグラフィ装置として、マスクのパターンを基板に転写する（基板を露光する）露光装置について説明するが、それに限られるものではない。例えば、モールドを用いて基板上のインプリント材にパターンを形成するインプリント装置や、荷電粒子線を基板に照射した当該基板にパターンを形成する描画装置などのリソグラフィ装置もＦＯＷＬＰに適用することができる。 <First Embodiment>
[About Lithography Equipment]
First, a lithographic apparatus (pattern forming apparatus) used for FOWLP will be described with reference to FIG. Here, as the lithographic apparatus, an exposure apparatus that transfers a mask pattern onto a substrate (exposes the substrate) will be described, but the present invention is not limited thereto. For example, a lithographic apparatus such as an imprint apparatus that forms a pattern on an imprint material on a substrate using a mold or a drawing apparatus that forms a pattern on the substrate by irradiating the substrate with a charged particle beam can be applied to the FOWLP. it can.

図１は、露光装置１００の構成を示す概略図である。露光装置１００は、射出部１と、照明光学系２と、マスクステージ３と、投影光学系４と、基板ステージ５と、検出部６と、制御部７とを含みうる。制御部７は、例えばＣＰＵやメモリ（記憶部）などを有するコンピュータを含み、露光装置１００における露光処理を制御する（露光装置１００の各部を制御する）。 FIG. 1 is a schematic diagram showing the configuration of the exposure apparatus 100. The exposure apparatus 100 can include an emission unit 1, an illumination optical system 2, a mask stage 3, a projection optical system 4, a substrate stage 5, a detection unit 6, and a control unit 7. The control unit 7 includes a computer having, for example, a CPU and a memory (storage unit), and controls the exposure processing in the exposure apparatus 100 (controls each unit of the exposure apparatus 100).

射出部１は、例えばｉ線水銀ランプやエキシマレーザなどの光源を含み、基板９を露光する光を射出する。照明光学系２は、マスクステージ３に保持されたマスク８が均一に照明されるように、射出部１から射出された光を整形する。投影光学系４は、所定の倍率（例えば１倍）を有し、マスク８に形成されたパターンを基板９に投影する。基板ステージ５は、基板９を保持して移動可能に構成される。基板ステージ５は、不図示の干渉計やエンコーダなどによって位置や姿勢が高精度に制御されうる。検出部６は、投影光学系４を介さずに基板９に形成されたマークを検出する、いわゆるオフアクシススコープを含みうる。このように構成された露光装置１００は、マスク８に形成されたパターンを投影光学系４を介して基板９（具体的には、基板上に予め塗布された感光材）に投影し、当該基板９を露光することにより、基板９にマスク８のパターンを転写することができる。 The emission unit 1 includes a light source such as an i-line mercury lamp or an excimer laser, and emits light for exposing the substrate 9. The illumination optical system 2 shapes the light emitted from the emission unit 1 so that the mask 8 held by the mask stage 3 is uniformly illuminated. The projection optical system 4 has a predetermined magnification (for example, 1×) and projects the pattern formed on the mask 8 onto the substrate 9. The substrate stage 5 is configured to be movable while holding the substrate 9. The position and orientation of the substrate stage 5 can be controlled with high accuracy by an interferometer, an encoder, or the like (not shown). The detection unit 6 may include a so-called off-axis scope that detects a mark formed on the substrate 9 without using the projection optical system 4. The exposure apparatus 100 configured as described above projects the pattern formed on the mask 8 onto the substrate 9 (specifically, a photosensitive material previously coated on the substrate) via the projection optical system 4, and the substrate concerned. By exposing 9 to light, the pattern of the mask 8 can be transferred onto the substrate 9.

［ＦＯＷＬＰについて］
次に、ＦＯＷＬＰについて説明する。ＦＯＷＬＰとは、図２に示すように、ダイシングされて互いに独立（分離）した複数の半導体チップ１１を並べてモールド材１３（樹脂）などで固めることにより再構成された再構成基板１０の上に、配線パターンなどを形成する方法である。配線パターンなどは、リソグラフィ装置（露光装置１００）を用いて形成されうる。また、ＦＯＷＬＰにおける配線パターンは、複数の半導体チップ１１のパターン同士を結線するため、複数の半導体チップ１１にわたって一括して形成されうる。 [About FOWLP]
Next, the FOWLP will be described. As shown in FIG. 2, the FOWLP is formed on the reconfigurable substrate 10 which is reconfigured by arranging a plurality of semiconductor chips 11 which are diced and independent (separated) from each other and solidified with a molding material 13 (resin) or the like. This is a method of forming a wiring pattern and the like. The wiring pattern and the like can be formed using the lithographic apparatus (exposure apparatus 100). Further, the wiring pattern in the FOWLP connects the patterns of the plurality of semiconductor chips 11, and thus can be formed collectively over the plurality of semiconductor chips 11.

以下に、ＦＯＷＬＰにおいて配線パターンを形成する方法について、図３および図４を参照しながら説明する。図３は、ＦＯＷＬＰにおいて配線パターンを形成する方法を示すフローチャートである。また、図４（ａ）〜（ｃ）は、ＦＯＷＬＰにおいて配線パターンを形成する際の各状態を示す図であり、複数（２個）の半導体チップ１１ａ、１１ｂに対して配線パターンを形成する際の各状態を示している。各図における上図は、複数（２個）の半導体チップ１１を上（Ｚ方向）から見た図であり、下図は、複数の半導体チップ１１を横（Ｙ方向）から見た図（ａ−ａ断面図）である。 Hereinafter, a method of forming a wiring pattern in FOWLP will be described with reference to FIGS. 3 and 4. FIG. 3 is a flowchart showing a method for forming a wiring pattern in FOWLP. 4A to 4C are diagrams showing respective states when forming a wiring pattern in FOWLP, and when forming a wiring pattern for a plurality (two) of semiconductor chips 11a and 11b. Shows each state of. The upper diagram in each drawing is a diagram of a plurality (two) of semiconductor chips 11 viewed from above (Z direction), and the lower diagram is a diagram of a plurality of semiconductor chips 11 viewed from the side (Y direction) (a- (a sectional view).

Ｓ１１では、ダイシングされて互いに分離した複数の半導体チップ１１を並べてモールド材１３などで固めることにより再構成基板１０（第１層）を形成する。図４（ａ）は、互いのパターン同士が配線パターンによって結線されるべき複数（２個）の半導体チップ１１ａ、１１ｂを示す図である。再構成基板１０（第１層）には、複数の半導体チップ１１が並べて固定されており、複数の半導体チップ１１（領域）の各々に形成されたパターンには、電極パッド１２（第１パターン要素（第１パッド））が設けられている。そして、以下の工程において、複数の半導体チップ１１の各々における電極パッド１２同士を後述の配線パターン３１で結線することにより、複数の半導体チップ１１を１つの半導体デバイスとして機能させることができる。 In S11, the reconfigurable substrate 10 (first layer) is formed by arranging the plurality of semiconductor chips 11 that have been diced and separated from each other and hardening them with the molding material 13 or the like. FIG. 4A is a diagram showing a plurality (two) of semiconductor chips 11a and 11b whose patterns should be connected by a wiring pattern. A plurality of semiconductor chips 11 are arranged and fixed on the reconfigurable substrate 10 (first layer), and an electrode pad 12 (first pattern element) is provided in a pattern formed on each of the plurality of semiconductor chips 11 (regions). (First pad)) is provided. Then, in the following steps, the plurality of semiconductor chips 11 can be made to function as one semiconductor device by connecting the electrode pads 12 in each of the plurality of semiconductor chips 11 with the wiring pattern 31 described below.

Ｓ１２では、再構成基板１０（第１層）の上に第２層２０を堆積する。第２層２０は、絶縁材料からなる絶縁層である。Ｓ１３では、再構成基板１０の上に堆積された第２層２０に、複数の半導体チップ１１の各々について（半導体チップ１１ごとに）ビアパターン２１を形成する。ビアパターン２１は、半導体チップ１１における電極パッド１２と後述する配線パターン３１の電極パッド３２（第３パッド）とを電気的に接続させるビア２２（第２パターン要素）を含み、リソグラフィ装置などによって形成されうる。具体的には、再構成基板１０の上に堆積された第２層２０にリソグラフィ装置などによってパターニングを行った後、第２層２０の加工（エッチング等）を行うことにより第２層２０にビアホールを形成する。そして、メッキ法などによって当該ビアホールに金属（例えば銅）を充填することにより第２層２０にビアパターン２１（ビア２２）を形成することができる。 In S12, the second layer 20 is deposited on the reconstructed substrate 10 (first layer). The second layer 20 is an insulating layer made of an insulating material. In S13, the via pattern 21 is formed in each of the plurality of semiconductor chips 11 (for each semiconductor chip 11) in the second layer 20 deposited on the reconfigurable substrate 10. The via pattern 21 includes a via 22 (second pattern element) that electrically connects the electrode pad 12 of the semiconductor chip 11 and the electrode pad 32 (third pad) of the wiring pattern 31 described later, and is formed by a lithographic apparatus or the like. Can be done. Specifically, the second layer 20 deposited on the reconfigurable substrate 10 is patterned by a lithographic apparatus or the like, and then the second layer 20 is processed (etched or the like) to form a via hole in the second layer 20. To form. Then, the via pattern 21 (via 22) can be formed in the second layer 20 by filling the via hole with a metal (for example, copper) by a plating method or the like.

図４（ｂ）は、再構成基板１０の上に堆積された第２層２０にビアパターン２１を形成した状態を示す図である。ビアパターン２１は、上述したように複数の半導体チップ１１の各々に対して（半導体チップごとに）形成されうる。そして、ビアパターン２１における複数のビア２２は、半導体チップ１１の電極パッド１２にビアがＸＹ方向において重なり合うように、ビアパターン２１を形成する対象の半導体チップ１１に形成された複数の電極パッド１２の配置と対応する配置を有しうる。ビア２２の寸法は、半導体チップ１１の電極パッド１２の寸法より小さいことが好ましい。 FIG. 4B is a diagram showing a state in which the via pattern 21 is formed on the second layer 20 deposited on the reconfigurable substrate 10. The via pattern 21 can be formed for each of the plurality of semiconductor chips 11 (for each semiconductor chip) as described above. The plurality of vias 22 in the via pattern 21 correspond to the plurality of electrode pads 12 formed in the semiconductor chip 11 on which the via pattern 21 is formed such that the vias overlap the electrode pads 12 of the semiconductor chip 11 in the XY directions. It may have an arrangement corresponding to the arrangement. The size of the via 22 is preferably smaller than the size of the electrode pad 12 of the semiconductor chip 11.

Ｓ１４では、ビアパターン２１が形成された第２層２０の上に第３層３０を堆積する。第３層３０は、絶縁材料からなる絶縁層である。Ｓ１５では、第２層２０の上に堆積された第３層３０に、複数の半導体チップ１１において対応する電極パッド１２同士を電気的に接続するための配線パターン３１を、複数の半導体チップ１１にわたって一括して形成する。配線パターン３１は、第２層２０に形成されたビア２２と電気的に接続される電極パッド３２（第３パターン要素（第３パッド））を含み、リソグラフィ装置などによって形成されうる。具体的には、ビアパターン２１が形成された第２層２０の上に堆積された第３層３０にリソグラフィ装置などによってパターニングを行った後、第３層３０の加工（エッチング）を行うことにより第３層３０に溝（凹部）を形成する。そして、メッキ法などによって当該溝に金属（例えば銅）を充填することにより第３層３０に配線パターン３１を形成することができる。 In S14, the third layer 30 is deposited on the second layer 20 on which the via pattern 21 is formed. The third layer 30 is an insulating layer made of an insulating material. In S15, a wiring pattern 31 for electrically connecting the corresponding electrode pads 12 in the plurality of semiconductor chips 11 to the third layer 30 deposited on the second layer 20 is provided over the plurality of semiconductor chips 11. It is formed collectively. The wiring pattern 31 includes an electrode pad 32 (third pattern element (third pad)) electrically connected to the via 22 formed in the second layer 20, and can be formed by a lithographic apparatus or the like. Specifically, by patterning the third layer 30 deposited on the second layer 20 having the via pattern 21 formed thereon by a lithography apparatus or the like, the third layer 30 is processed (etched). Grooves (recesses) are formed in the third layer 30. Then, the wiring pattern 31 can be formed on the third layer 30 by filling the groove with a metal (for example, copper) by a plating method or the like.

図４（ｃ）は、第２層２０の上に堆積された第３層３０に配線パターン３１を形成した状態を示す図である。配線パターン３１は、上述したように複数の半導体チップ１１にわたって一括して形成されうる。そして、配線パターン３１における複数の電極パッド３２は、目標位置（理想位置、設計位置）に形成されたときの複数の半導体チップ１１にわたる複数の電極パッド１２の上（第１パターン要素上）にそれぞれ重ね合わせるべき配置を有しうる。即ち、配線パターン３１における複数の電極パッド３２は、目標位置に配置されたときの複数の半導体チップ１１にわたる複数の電極パッド１２の配置と対応する配置を有しうる。配線パターン３１の電極パッド３２の寸法は、ビア２２の寸法より小さいことが好ましい。 FIG. 4C is a diagram showing a state in which the wiring pattern 31 is formed on the third layer 30 deposited on the second layer 20. The wiring pattern 31 can be collectively formed over the plurality of semiconductor chips 11 as described above. The plurality of electrode pads 32 in the wiring pattern 31 are respectively provided on the plurality of electrode pads 12 (on the first pattern element) across the plurality of semiconductor chips 11 when formed at the target position (ideal position, design position). It may have an arrangement to be overlaid. That is, the plurality of electrode pads 32 in the wiring pattern 31 may have an arrangement corresponding to the arrangement of the plurality of electrode pads 12 across the plurality of semiconductor chips 11 when arranged at the target position. The size of the electrode pad 32 of the wiring pattern 31 is preferably smaller than the size of the via 22.

［半導体チップの位置ずれについて］
上述のように、ＦＯＷＬＰが行われる再構成基板１０は、ダイシングされて互いに分離した複数の半導体チップ１１を並べてモールド材１３などで固めることにより形成される（Ｓ１１）。しかしながら、再構成基板１０を形成する際、固める前の複数の半導体チップ１１の配列精度が不十分であったり、複数の半導体チップ１１を固めるときに意図しない力が加わったりすることがある。この場合、形成された再構成基板１０における複数の半導体チップ１１には、図５（ａ）に示すように、複数の半導体チップ１１を並べて固定する工程に起因して、目標位置１４に対して位置ずれや回転ずれなどが個別に生じることとなる。そして、各半導体チップ１１の位置ずれなどを考慮しないで、ビアパターン２１および配線パターン３１を形成する場合を想定する。この場合、半導体チップ１１には、図５（ｂ）および（ｃ）に示すように、ビア２２を介して配線パターン３１の電極パッド３２に電気的に接続していない電極パッド１２ａが生じうる。 [Regarding misalignment of semiconductor chip]
As described above, the reconfigurable substrate 10 on which FOWLP is performed is formed by arranging a plurality of semiconductor chips 11 that have been diced and separated from each other, and solidifying them with the molding material 13 or the like (S11). However, when the reconfigurable substrate 10 is formed, the alignment accuracy of the plurality of semiconductor chips 11 before being solidified may be insufficient, or an unintended force may be applied when the plural semiconductor chips 11 are solidified. In this case, as shown in FIG. 5A, due to the process of aligning and fixing the plurality of semiconductor chips 11 to the plurality of semiconductor chips 11 on the reconfigured substrate 10 with respect to the target position 14. Positional deviation and rotational deviation will occur individually. Then, it is assumed that the via pattern 21 and the wiring pattern 31 are formed without considering the positional deviation of each semiconductor chip 11. In this case, as shown in FIGS. 5B and 5C, the semiconductor chip 11 may have an electrode pad 12 a that is not electrically connected to the electrode pad 32 of the wiring pattern 31 via the via 22.

そこで、本実施形態では、ビアパターン２１のビア２２が半導体チップ１１の電極パッド１２と配線パターン３１の電極パッド３２とにそれぞれ重なり合うように、ビアパターン２１を各半導体チップ１１に対して形成する際のオフセット値を決定する。即ち、ビアパターン２１のビア２２が、半導体チップ１１の電極パッド１２に重なる部分と、配線パターン３１の電極パッド３２に重なる部分とを有するように、当該オフセット値を決定する。オフセット値は、具体的には、基板面（露光面）における位置ずれ量やずれの方向、又はずれの分布（ディストーション）などを含む。このように決定されたオフセット値をＳ１３の工程で適用することにより、ビアパターン２１のビア２２を介して配線パターン３１の電極パッド３２に電気的に接続していない半導体チップ１１の電極パッド１２が生じることを抑制することができる。オフセット値は、複数の半導体チップ１１の各々について決定されうる。 Therefore, in this embodiment, when the via pattern 21 is formed for each semiconductor chip 11 so that the via 22 of the via pattern 21 overlaps with the electrode pad 12 of the semiconductor chip 11 and the electrode pad 32 of the wiring pattern 31, respectively. Determine the offset value of. That is, the offset value is determined so that the via 22 of the via pattern 21 has a portion overlapping the electrode pad 12 of the semiconductor chip 11 and a portion overlapping the electrode pad 32 of the wiring pattern 31. Specifically, the offset value includes a positional deviation amount, a deviation direction, a deviation distribution (distortion), and the like on the substrate surface (exposure surface). By applying the offset value thus determined in the step S13, the electrode pad 12 of the semiconductor chip 11 not electrically connected to the electrode pad 32 of the wiring pattern 31 via the via 22 of the via pattern 21 This can be suppressed. The offset value can be determined for each of the plurality of semiconductor chips 11.

例えば、例えば、図６（ａ）に示すように、再構成基板１０における複数の半導体チップ１１に位置ずれや回転ずれなどが個別に生じているとする。この場合、Ｓ１３の工程において、図６（ｂ）に示すように、決定されたオフセット値に従って、ビアパターン２１を半導体チップ１１からＸＹ方向にずらして第２層２０に形成する。これにより、図６（ｃ）に示すように、複数の半導体チップ１１にわたる複数の電極パッド１２と配線パターン３１における複数の電極パッド３２とを、ビアパターン２１における複数のビア２２を介してそれぞれ電気的に接続することができる。 For example, as shown in FIG. 6A, it is assumed that the plurality of semiconductor chips 11 on the reconfigurable substrate 10 are individually misaligned or misaligned. In this case, in the step of S13, as shown in FIG. 6B, the via pattern 21 is formed on the second layer 20 while being offset from the semiconductor chip 11 in the XY directions according to the determined offset value. As a result, as shown in FIG. 6C, the plurality of electrode pads 12 over the plurality of semiconductor chips 11 and the plurality of electrode pads 32 in the wiring pattern 31 are electrically connected via the plurality of vias 22 in the via pattern 21, respectively. Can be connected to each other.

［オフセット値の決定方法について］
次に、オフセット値の決定方法について、図７を参照しながら説明する。図７は、オフセット値の決定方法を示すフローチャートである。図７に示すフローチャートの各工程は、露光装置１００の制御部７で行われてもよいし、露光装置１００の外部コンピュータで行われてもよい。以下の説明では、露光装置１００の制御部７においてオフセット値を決定する例について説明する。 [About the method of determining the offset value]
Next, a method of determining the offset value will be described with reference to FIG. FIG. 7 is a flowchart showing a method of determining an offset value. Each step of the flowchart shown in FIG. 7 may be performed by the control unit 7 of the exposure apparatus 100 or an external computer of the exposure apparatus 100. In the following description, an example in which the control unit 7 of the exposure apparatus 100 determines the offset value will be described.

Ｓ２１では、制御部７は、再構成基板１０（第１層）における複数の半導体チップ１１（領域）の各々における電極パッド１２の位置を示す情報（以下、第１層情報と称する）を取得する。例えば、制御部７は、再構成基板１０を保持した基板ステージ５をＸＹ方向に移動させながら、複数の半導体チップ１１の各々に形成されたマークの位置（Ｘ、Ｙ方向）を検出部６に検出させる。そして、制御部７は、検出部６の視野内におけるマークの位置座標と、基板ステージ５の位置座標とを求めることにより、目標位置１４に対する各半導体チップ１１のずれ（位置ずれ、回転ずれ等）を求めることができる。これにより、制御部７は、複数の半導体チップ１１の各々に形成されたパターンの設計データ（即ち、マークと各電極パッド１２との位置関係を示す設計データ）とに基づいて、各半導体チップ１１についての各電極パッド１２の位置を求めを求めることができる。したがって、第１層情報を得ることができる。 In S21, the control unit 7 acquires information (hereinafter, referred to as first layer information) indicating the position of the electrode pad 12 in each of the plurality of semiconductor chips 11 (regions) in the reconfigurable substrate 10 (first layer). .. For example, the control unit 7 moves the substrate stage 5 holding the reconfigured substrate 10 in the XY directions, and causes the detection unit 6 to detect the positions of the marks (X and Y directions) formed on each of the plurality of semiconductor chips 11. Let it be detected. Then, the control unit 7 obtains the position coordinates of the mark in the field of view of the detection unit 6 and the position coordinates of the substrate stage 5, so that each semiconductor chip 11 is displaced from the target position 14 (positional displacement, rotational displacement, etc.). Can be asked. As a result, the control unit 7 determines each semiconductor chip 11 based on the design data of the pattern formed on each of the plurality of semiconductor chips 11 (that is, the design data indicating the positional relationship between the mark and each electrode pad 12). The position of each electrode pad 12 can be obtained. Therefore, the first layer information can be obtained.

検出部６によって検出すべき各半導体チップ１１のマークの数は、各半導体チップ１１の位置や形状を検出する精度、および検出に要する時間などに応じて決めることができる。例えば、各半導体チップ１１の位置ずれのみを得たい場合には、各半導体チップに設けられた１つのマークのみを検出部６に検出させるとよい。また、各半導体チップ１１の位置ずれに加えて回転ずれも得たい場合には、各半導体チップ１１に設けられた２つのマークを検出部６に検出させるとよい。さらに、各半導体チップ１１の形状（歪みなど）も得たい場合には、各半導体チップ１１に設けられた３つ以上のマークを検出部６に検出させるとよい。 The number of marks of each semiconductor chip 11 to be detected by the detection unit 6 can be determined according to the accuracy of detecting the position and shape of each semiconductor chip 11, the time required for detection, and the like. For example, when it is desired to obtain only the positional deviation of each semiconductor chip 11, the detection unit 6 may detect only one mark provided on each semiconductor chip. Further, when it is desired to obtain not only the positional deviation of each semiconductor chip 11 but also the rotational deviation, the detection unit 6 may detect the two marks provided on each semiconductor chip 11. Furthermore, when it is desired to obtain the shape (distortion, etc.) of each semiconductor chip 11, the detection unit 6 may detect three or more marks provided on each semiconductor chip 11.

ここで、本実施形態では、検出部６によって検出されたマークの位置に基づいて第１層情報を求めたが、それに限られるものではなく、複数の半導体チップ１１の各々における電極パッド１２の位置を実測した結果から得られてもよい。例えば、半導体チップ１１の電極パッド１２の位置（ＸＹ方向）を直接検出することができるように検出部６が構成されている場合には、上述の設計データを用いずに第１層情報を求めることができる。また、制御部７は、露光装置１００の外部の計測装置において各半導体チップ１１の電極パッド１２の位置を計測することによって得られた第１層情報を取得するだけでもよい。この場合、制御部７は、複数の再構成基板１０において第１層情報の差が小さければ（即ち、許容値以下であれば）、代表的な再構成基板１０によって得られた第１層情報を他の再構成基板１０に適用してもよい。 Here, in the present embodiment, the first layer information is obtained based on the position of the mark detected by the detection unit 6, but the present invention is not limited to this, and the position of the electrode pad 12 in each of the plurality of semiconductor chips 11 is obtained. May be obtained from the result of actual measurement. For example, when the detection unit 6 is configured so that the position (XY direction) of the electrode pad 12 of the semiconductor chip 11 can be directly detected, the first layer information is obtained without using the above-mentioned design data. be able to. Further, the control unit 7 may only acquire the first layer information obtained by measuring the position of the electrode pad 12 of each semiconductor chip 11 in the measuring device outside the exposure apparatus 100. In this case, if the difference in the first layer information among the plurality of reconstructed boards 10 is small (that is, if the difference is equal to or less than an allowable value), the control unit 7 obtains the first layer information obtained by the representative reconstructed board 10. May be applied to another reconfigurable substrate 10.

Ｓ２２では、制御部７は、Ｓ２１で得られた第１層情報に基づいて、第３層３０に形成すべき配線パターン３１の各電極パッド３２の位置を示す情報（以下、第３層情報と称する）を求める。例えば、制御部７は、第１層情報に基づいて、半導体チップ１１と配線パターン３１との位置ずれおよび回転ずれが、複数の半導体チップ１１において同様になるように配線パターン３１の位置を決定する。これにより、制御部７は、配線パターン３１における各電極パッド３２の位置を示す設計データに基づいて、第３層情報を求めることができる。 In S22, the control unit 7, based on the first layer information obtained in S21, information indicating the position of each electrode pad 32 of the wiring pattern 31 to be formed in the third layer 30 (hereinafter, referred to as third layer information and Call). For example, the control unit 7 determines the position of the wiring pattern 31 based on the first layer information such that the positional deviation and the rotational deviation between the semiconductor chip 11 and the wiring pattern 31 are similar in the plurality of semiconductor chips 11. .. Thereby, the control unit 7 can obtain the third layer information based on the design data indicating the position of each electrode pad 32 in the wiring pattern 31.

Ｓ２３では、制御部７は、Ｓ２１で得られた第１層情報およびＳ２２で求めた第３層情報に基づいて、ビアパターン２１を複数の半導体チップ１１の各々について形成する際のオフセット値を決定する。このとき、制御部７は、ビアパターン２１のビア２２が、半導体チップ１１の電極パッド１２と配線パターン３１の電極パッド３２とにそれぞれ重なり合うようにオフセット値を決定する。当該オフセット値は、複数の半導体チップ１１の各々について（半導体チップ１１ごとに）決定されうる。 In S23, the control unit 7 determines the offset value when forming the via pattern 21 for each of the plurality of semiconductor chips 11 based on the first layer information obtained in S21 and the third layer information obtained in S22. To do. At this time, the control unit 7 determines the offset value so that the via 22 of the via pattern 21 overlaps the electrode pad 12 of the semiconductor chip 11 and the electrode pad 32 of the wiring pattern 31, respectively. The offset value can be determined for each of the plurality of semiconductor chips 11 (for each semiconductor chip 11).

例えば、半導体チップ１１の各電極パッド１２の位置とビアパターン２１の各ビア２２の位置とを一致させる状態（オフセット値がゼロの状態）を状態Ａとする。一方、ビアパターン２１の各ビア２２の位置と配線パターン３１の各電極パッド３２の位置とを一致させる状態を状態Ｂとする。この場合、図８に示すように、半導体チップ１１の電極パッド１２とビアパターン２１のビア２２とのずれ（位置ずれおよび回転ずれを含む。以下、第１ずれ８１と称する。）は、オフセット値を大きくして状態Ａから状態Ｂに近づけるにつれて大きくなっていく。一方、ビアパターン２１のビア２２と配線パターン３１の電極パッド３２とのずれ（位置ずれおよび回転ずれを含む。以下、第２ずれ８２と称する。）は、オフセット値を大きくして状態Ａから状態Ｂに近づけるにつれて小さくなっていく。即ち、第１ずれ８１および第２ずれ８２は、トレードオフの関係になる。 For example, the state where the position of each electrode pad 12 of the semiconductor chip 11 and the position of each via 22 of the via pattern 21 are matched (state where the offset value is zero) is set as state A. On the other hand, a state in which the position of each via 22 of the via pattern 21 and the position of each electrode pad 32 of the wiring pattern 31 are made to coincide with each other is referred to as a state B. In this case, as shown in FIG. 8, the offset between the electrode pad 12 of the semiconductor chip 11 and the via 22 of the via pattern 21 (including the positional shift and the rotational shift; hereinafter referred to as the first shift 81) is an offset value. It becomes larger as the significantly closer from the state a to the state B by. On the other hand, the deviation between the via 22 of the via pattern 21 and the electrode pad 32 of the wiring pattern 31 (including the positional deviation and the rotational deviation. Hereinafter, referred to as the second deviation 82) is increased from the state A to the state. It gets smaller as it gets closer to B. That is, the first shift 81 and the second shift 82 have a trade-off relationship.

ここで、半導体チップ１１の電極パッド１２とビアパターン２１のビア２２とを電気的に接続させるためには、半導体チップ１１の電極パッド１２とビアパターン２１のビア２２とを少なくとも一部において重ね合わせる必要がある。つまり、第１ずれ８１は、半導体チップ１１の電極パッド１２とビアパターン２１のビア２２とを少なくとも一部において重ね合わせることのできる範囲（第１許容範囲８３）に収まっている必要がある。そのため、第１許容範囲８３は、半導体チップ１１の電極パッド１２の寸法とビアパターン２１のビア２２の寸法とに基づいて設定されうる。具体的には、第１許容範囲８３は、半導体チップ１１の電極パッド１２の寸法とビアパターン２１のビア２２の寸法との合計の半分より小さい範囲に設定されうる。 Here, in order to electrically connect the electrode pad 12 of the semiconductor chip 11 and the via 22 of the via pattern 21, the electrode pad 12 of the semiconductor chip 11 and the via 22 of the via pattern 21 are overlapped at least partially. There is a need. That is, the first shift 81 needs to be within a range (first allowable range 83) in which the electrode pad 12 of the semiconductor chip 11 and the via 22 of the via pattern 21 can be overlapped with each other at least partially. Therefore, the first allowable range 83 can be set based on the size of the electrode pad 12 of the semiconductor chip 11 and the size of the via 22 of the via pattern 21. Specifically, the first allowable range 83 can be set to a range smaller than half the total size of the electrode pad 12 of the semiconductor chip 11 and the size of the via 22 of the via pattern 21.

また、ビアパターン２１のビア２２と配線パターン３１の電極パッド３２とを電気的に接続させるためには、ビアパターン２１のビア２２と配線パターン３１の電極パッド３２とを少なくとも一部において重ね合わせる必要がある。つまり、第２ずれ８２は、ビアパターン２１のビア２２と配線パターン３１の電極パッド３２とを少なくとも一部において重ね合わせることにできる範囲（第２許容範囲８４）に収まっている必要がある。そのため、第２許容範囲８４は、ビアパターン２１のビア２２の寸法と配線パターン３１の電極パッド３２の寸法とに基づいて設定されうる。具体的には、第２許容範囲８４は、ビアパターン２１のビア２２の寸法と配線パターン３１の電極パッド３２の寸法との合計の半分より小さい範囲に設定されうる。 Further, in order to electrically connect the via 22 of the via pattern 21 and the electrode pad 32 of the wiring pattern 31, it is necessary to overlap the via 22 of the via pattern 21 and the electrode pad 32 of the wiring pattern 31 at least partially. There is. That is, the second shift 82 needs to be within a range (second allowable range 84) in which the via 22 of the via pattern 21 and the electrode pad 32 of the wiring pattern 31 can be overlapped at least partially. Therefore, the second allowable range 84 can be set based on the size of the via 22 of the via pattern 21 and the size of the electrode pad 32 of the wiring pattern 31. Specifically, the second allowable range 84 can be set to a range smaller than half the total of the size of the via 22 of the via pattern 21 and the size of the electrode pad 32 of the wiring pattern 31.

したがって、制御部７は、図８に示すように、第１ずれ８１が第１許容範囲８３に収まり、且つ第２ずれ８２が第２許容範囲８４に収まる適正範囲８５の内側においてオフセット値を決定することが好ましい。例えば、制御部７は、他に制約になる条件がない限り、適正範囲８５における中心値（中央の値）をオフセット値として決定することが好ましい。このように決定したオフセット値を、Ｓ１３の工程で適用することで、各半導体チップ１１の電極パッド１２と配線パターン３１の電極パッド３２とを、ビアパターン２１のビア２２を介して電気的に接続することができる。 Therefore, as shown in FIG. 8, the control unit 7 determines the offset value inside the proper range 85 in which the first deviation 81 falls within the first allowable range 83 and the second deviation 82 falls within the second allowable range 84. Preferably. For example, the control unit 7 preferably determines the center value (center value) in the appropriate range 85 as the offset value unless there are other restrictions. By applying the offset value thus determined in the step S13, the electrode pad 12 of each semiconductor chip 11 and the electrode pad 32 of the wiring pattern 31 are electrically connected via the via 22 of the via pattern 21. can do.

本実施形態では、第３層３０に配線パターン３１を形成するまでの工程について説明したが、ＦＯＷＬＰでは、第３層３０の上にも複数の層が形成されうる。このように第３層３０の上に形成された複数の層のうち、最上層に形成されるパターンの配列精度は、理想格子に近い方が好ましい。これは、ＦＯＷＬＰにより作製された部品を、実際の製品に用いられるボードに組み込むことが困難になるからである。例えば、再構成基板１０の上に配線パターン３１を有する第３層３０を形成した後、第３層３０の上にはそれぞれパターンを有する複数の層が形成される。そして、再構成基板１０は、配線パターン３１で接続された複数の半導体チップ１１を１つのチップ単位（以下、単位チップと称する）としてダイシングが行われる。つまり、最上層に形成されるパターンの配列精度は、ダイシングにより得られた単位チップに形成されるバンプの位置精度に影響し、バンプの位置精度が低いと、単位チップのバンプをボートのパッドに接続させることが困難となりうる。 In the present embodiment, the steps up to forming the wiring pattern 31 on the third layer 30 have been described, but in FOWLP, a plurality of layers may be formed on the third layer 30. Of the plurality of layers formed on the third layer 30, the arrangement accuracy of the pattern formed on the uppermost layer is preferably closer to the ideal lattice. This is because it becomes difficult to incorporate a component made by FOWLP into a board used in an actual product. For example, after forming the third layer 30 having the wiring pattern 31 on the reconfigurable substrate 10, a plurality of layers each having a pattern are formed on the third layer 30. Then, the reconfigurable substrate 10 is diced by using the plurality of semiconductor chips 11 connected by the wiring pattern 31 as one chip unit (hereinafter referred to as a unit chip). That is, the arrangement accuracy of the pattern formed on the uppermost layer affects the positional accuracy of the bumps formed on the unit chip obtained by dicing, and when the positional accuracy of the bump is low, the bump of the unit chip is used as the pad of the boat. It can be difficult to connect.

したがって、最上層の配列精度を理想格子に近づけること（許容範囲に収めること）で、単位チップの個体差が小さくなり、単位チップを精度よくボードに組み込むことができる。即ち、本実施形態では、複数の半導体チップ１１の各々に位置ずれや回転ずれが個別に生じていても、第２層２０に形成すべきビアパターン２１をオフセット値に従って形成することで、第３層３０に形成すべき配線パターンを理想格子で形成することができる。これにより、第３層３０の上に形成される複数の層（特に最上層）についても、理想格子で形成することができる。 Therefore, by making the arrangement accuracy of the uppermost layer close to the ideal lattice (within an allowable range), the individual difference of the unit chips becomes small, and the unit chips can be accurately incorporated in the board. That is, in the present embodiment, even if each of the plurality of semiconductor chips 11 is individually misaligned or misaligned, the via pattern 21 to be formed in the second layer 20 is formed according to the offset value. The wiring pattern to be formed on the layer 30 can be formed with an ideal lattice. Thereby, a plurality of layers (particularly the uppermost layer) formed on the third layer 30 can also be formed with an ideal lattice.

ここで、第３層３０に形成すべき配線パターン３１は、理想格子で形成することに限られるものではなく、複数の半導体チップ１１の各々における位置ずれや回転ずれに応じて当該配線パターン３１の位置や回転を補正してもよい。例えば、第２層２０に形成すべきビアパターン２１の位置補正量および回転補正量、第３層３０に形成すべき配線パターン３１の位置補正量および回転補正量を変数とし、ビア２２と電極パッド３２とのずれ量を最適化するための最適化計算を行う。これにより、ビアパターン２１と配線パターン３１との間の位置補正量および回転補正量を求めることができる。そして、Ｓ２２において、求めた位置補正量および回転補正量に従って、第３層３０に形成すべき配線パターン３１の位置や回転を決定することにより、図８における適正範囲８５が広がりうる。 Here, the wiring pattern 31 to be formed on the third layer 30 is not limited to the one formed by the ideal lattice, and the wiring pattern 31 of the plurality of semiconductor chips 11 may be formed according to the positional deviation or the rotational deviation. The position and rotation may be corrected. For example, the position correction amount and the rotation correction amount of the via pattern 21 to be formed on the second layer 20, and the position correction amount and the rotation correction amount of the wiring pattern 31 to be formed on the third layer 30 are used as variables, and the via 22 and the electrode pad are used. Optimization calculation for optimizing the amount of deviation from 32 is performed. Thereby, the position correction amount and the rotation correction amount between the via pattern 21 and the wiring pattern 31 can be obtained. Then, in S22, the appropriate range 85 in FIG. 8 can be expanded by determining the position and rotation of the wiring pattern 31 to be formed on the third layer 30 in accordance with the obtained position correction amount and rotation correction amount.

また、複数の半導体チップ１１の各々における位置ずれや回転ずれに応じて、第３層３０に形成される配線パターン３１の形状を補正してもよい。例えば、Ｓ２２において、配線パターン３１の補正パラメータとして、投影倍率（図９（ａ））やディストーション（図９（ｂ））、縦横倍率差（図９（ｃ）および（ｄ））などを決定すると更に補正自由度が上がるため、図８における適正範囲８５が広がりうる。このような配線パターン３１の形状補正は、例えば、投影光学系４に含まれるレンズを移動させたり、投影光学系４に回転非対称な光学素子を組み込んだりすることによって実現されうる。なお、配線パターン３１の形状補正を行うと、理想格子からずれてしまうこととなる。この場合には、第３層３０の上の複数の層に形成されるべきパターンにおいて、位置補正や回転補正、形状補正を行うことにより、最上層のパターンを理想格子に近づけることが好ましい。 Further, the shape of the wiring pattern 31 formed on the third layer 30 may be corrected according to the positional deviation or the rotational deviation in each of the plurality of semiconductor chips 11. For example, in S22, when the projection magnification (FIG. 9A), distortion (FIG. 9B), vertical/horizontal magnification difference (FIGS. 9C and 9D), etc. are determined as the correction parameters of the wiring pattern 31. Since the degree of freedom in correction is further increased, the appropriate range 85 in FIG. 8 can be expanded. Such shape correction of the wiring pattern 31 can be realized by, for example, moving a lens included in the projection optical system 4 or incorporating a rotationally asymmetric optical element in the projection optical system 4. In addition, if the shape of the wiring pattern 31 is corrected, it will deviate from the ideal grid. In this case, it is preferable that the uppermost layer pattern be close to the ideal lattice by performing position correction, rotation correction, and shape correction in the patterns to be formed in the plurality of layers on the third layer 30.

＜第２実施形態＞
再構成基板１０における各半導体チップ１１のずれによっては、第１実施形態で説明した方法によってオフセット値を決定することが困難になる場合がある。即ち、図８に示す適正範囲８５が存在しない場合がある。この場合、再構成基板１０の上に複数の第２層２０を形成し、複数の第２層２０の各々にビアパターン２１を互いにずらして形成することが好ましい。 <Second Embodiment>
Depending on the displacement of each semiconductor chip 11 on the reconfigurable substrate 10, it may be difficult to determine the offset value by the method described in the first embodiment. That is, the proper range 85 shown in FIG. 8 may not exist. In this case, it is preferable to form a plurality of second layers 20 on the reconfigurable substrate 10 and to form the via patterns 21 in each of the plurality of second layers 20 so as to be offset from each other.

例えば、再構成基板１０における複数の半導体チップ１１が、図１０（ａ）に示すようにずれている場合を想定する。そして、再構成基板１０の上に第２層２０を堆積させ、当該第２層２０にビアパターン２１を形成する工程を行う場合を想定する。この場合、当該工程を１回行うだけでは、各半導体チップ１１の電極パッド１２と配線パターン３１の電極パッド３２とを、ビアパターン２１のビア２２を介して電気的に接続することが困難となる。したがって、図１０（ｂ）に示すように、当該工程を２回以上行うことにより、各半導体チップの電極パッドと配線パターンの電極パッドとを、複数（３つ）の第２層の各々に形成されたビアパターンのビア（２２ａ〜２２ｃ）で電気的に接続することができる。複数の第２層２０の各々にビアパターン２１を形成する際のオフセット値は、図７に示すフローチャートに従って決定することができる。 For example, it is assumed that the plurality of semiconductor chips 11 on the reconfigurable substrate 10 are displaced as shown in FIG. Then, it is assumed that the step of depositing the second layer 20 on the reconfigurable substrate 10 and forming the via pattern 21 on the second layer 20 is performed. In this case, it is difficult to electrically connect the electrode pad 12 of each semiconductor chip 11 and the electrode pad 32 of the wiring pattern 31 via the via 22 of the via pattern 21 by performing this step only once. .. Therefore, as shown in FIG. 10B, the electrode pad of each semiconductor chip and the electrode pad of the wiring pattern are formed in each of the plurality of (three) second layers by performing the step twice or more. The vias (22a to 22c) of the formed via pattern can be electrically connected. The offset value when forming the via pattern 21 on each of the plurality of second layers 20 can be determined according to the flowchart shown in FIG. 7.

＜物品の製造方法の実施形態＞
本発明の実施形態にかかる物品の製造方法は、例えば、半導体デバイス等のマイクロデバイスや微細構造を有する素子等の物品を製造するのに好適である。本実施形態の物品の製造方法は、上記の方法を用いて基板にパターンを形成する工程と、かかる工程でパターンを形成された基板を加工する工程とを含む。更に、かかる製造方法は、他の周知の工程（酸化、成膜、蒸着、ドーピング、平坦化、エッチング、レジスト剥離、ダイシング、ボンディング、パッケージング等）を含む。本実施形態の物品の製造方法は、従来の方法に比べて、物品の性能・品質・生産性・生産コストの少なくとも１つにおいて有利である。 <Embodiment of Manufacturing Method of Article>
The method for producing an article according to the embodiment of the present invention is suitable for producing an article such as a microdevice such as a semiconductor device or an element having a fine structure, for example. The method of manufacturing an article according to the present embodiment includes a step of forming a pattern on a substrate by using the above method, and a step of processing the substrate on which the pattern is formed in the step. Further, the manufacturing method includes other well-known steps (oxidation, film formation, vapor deposition, doping, planarization, etching, resist stripping, dicing, bonding, packaging, etc.). The article manufacturing method of the present embodiment is advantageous in at least one of the performance, quality, productivity, and production cost of the article as compared with the conventional method.

＜その他の実施例＞
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。 <Other Examples>
The present invention supplies a program that implements one or more functions of the above-described embodiments to a system or apparatus via a network or a storage medium, and one or more processors in a computer of the system or apparatus read and execute the program. It can also be realized by the processing. It can also be realized by a circuit (for example, ASIC) that realizes one or more functions.

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されないことはいうまでもなく、その要旨の範囲内で種々の変形および変更が可能である。 Although the preferred embodiments of the present invention have been described above, it goes without saying that the present invention is not limited to these embodiments, and various modifications and changes can be made within the scope of the gist thereof.

１０：再構成基板、１１：半導体チップ、１２：電極パッド、２０：第２層、２１：ビアパターン、２２：ビア、３０：第３層、３１：配線パターン、３２：電極パッド 10: reconfigurable substrate, 11: semiconductor chip, 12: electrode pad, 20: second layer, 21: via pattern, 22: via, 30: third layer, 31: wiring pattern, 32: electrode pad

Claims (19)

第１パターン要素がそれぞれ形成された複数の領域を有する第１層の上の第２層に、第２パターン要素を前記第１パターン要素に対してオフセットさせて形成するためのオフセット値を決定する決定方法であって、
前記第２層の上に設けられるべき第３層には、前記複数の領域にそれぞれ形成された前記第１パターン要素同士を接続するための第３パターン要素が、マスクに形成されたパターンを前記複数の領域に対して一括して転写する処理を経ることにより形成され、
前記決定方法は、
前記複数の領域の各々における前記第１パターン要素の位置を示す第１層情報を得る第１工程と、
前記第１層情報に基づいて、前記第１パターン要素と前記第３パターン要素とのずれに関する前記複数の領域間での差が低減されるように、前記第３層に形成すべき前記第３パターン要素の位置を示す第３層情報を求める第２工程と、
前記第１層情報および前記第３層情報に基づいて、前記第２パターン要素が前記第１パターン要素と前記第３パターン要素とにそれぞれ接続されるように、前記複数の領域の各々について前記オフセット値を決定する第３工程と、
を含むことを特徴とする決定方法。 Determining an offset value for forming the second pattern element by offsetting the second pattern element with respect to the first pattern element in the second layer above the first layer having a plurality of regions in which the first pattern element is formed. The decision method,
A third pattern element for connecting the first pattern elements formed in each of the plurality of regions to the third layer to be provided on the second layer has a pattern formed on the mask. is formed by undergoing a process of collectively transferred for a plurality of regions,
The determination method is
A first step of obtaining first layer information indicating a position of the first pattern element in each of the plurality of regions;
On the basis of the first layer information, the third layer to be formed on the third layer so that a difference between the plurality of regions regarding a deviation between the first pattern element and the third pattern element is reduced . A second step of obtaining third layer information indicating the position of the pattern element,
The offset for each of the plurality of regions based on the first layer information and the third layer information so that the second pattern element is connected to the first pattern element and the third pattern element, respectively. A third step of determining the value,
A method for determining, comprising: 前記第３工程では、前記第１層情報および前記第３層情報に基づいて、前記第１パターン要素と前記第２パターン要素とのずれが第１許容範囲に収まり、かつ前記第２パターン要素と前記第３パターン要素とのずれが第２許容範囲に収まるように前記オフセット値を決定する、ことを特徴とする請求項１に記載の決定方法。 In the third step, based on the first layer information and the third layer information, the deviation between the first pattern element and the second pattern element falls within a first allowable range and the second pattern element and The determining method according to claim 1, wherein the offset value is determined such that a deviation from the third pattern element falls within a second allowable range. 前記第２パターン要素は、前記第１パターン要素と前記第３パターン要素とを接続するためのビアを含み、
前記第１パターン要素は、前記ビアに接続すべき第１パッドを含み、
前記第１許容範囲は、前記第１パッドの寸法と前記ビアの寸法とに基づいて、前記第１パッドと前記ビアとが少なくとも一部において接続される範囲に設定されている、ことを特徴とする請求項２に記載の決定方法。 The second pattern element includes a via for connecting the first pattern element and the third pattern element,
The first pattern element includes a first pad to be connected to the via,
The first allowable range is set to a range in which at least a part of the first pad and the via are connected to each other, based on a size of the first pad and a size of the via. The determination method according to claim 2. 前記第１許容範囲は、前記第１パッドの寸法と前記ビアの寸法との合計の半分の値以下の範囲に設定されている、ことを特徴とする請求項３に記載の決定方法。 The determination method according to claim 3, wherein the first allowable range is set to a range that is equal to or less than a half value of a total of a size of the first pad and a size of the via. 前記ビアの寸法は前記第１パッドの寸法より小さい、ことを特徴とする請求項３又は４に記載の決定方法。 The method according to claim 3, wherein the size of the via is smaller than the size of the first pad. 前記第３パターン要素は、前記ビアに接続すべき第３パッドを含み、
前記第２許容範囲は、前記第３パッドの寸法と前記ビアの寸法とに基づいて、前記第３パッドと前記ビアとが少なくとも一部において接続される範囲に設定されている、ことを特徴とする請求項３乃至５のうちいずれか１項に記載の決定方法。 The third pattern element includes a third pad to be connected to the via,
The second allowable range is set to a range in which the third pad and the via are connected at least in part based on the size of the third pad and the size of the via. The determination method according to any one of claims 3 to 5. 前記第２許容範囲は、前記第３パッドの寸法と前記ビアの寸法との合計の半分の値以下の範囲に設定されている、ことを特徴とする請求項６に記載の決定方法。 7. The determination method according to claim 6, wherein the second allowable range is set to a range that is equal to or less than a half value of a total of a size of the third pad and a size of the via. 前記第３パッドの寸法は前記ビアの寸法より小さい、ことを特徴とする請求項６又は７に記載の決定方法。 8. The determination method according to claim 6, wherein the size of the third pad is smaller than the size of the via. 前記第２パターン要素は、マスクに形成されたパターンを前記複数の領域の各々に対して転写することにより前記第２層に形成される、ことを特徴とする請求項１乃至８のうちいずれか１項に記載の決定方法。9. The second pattern element according to claim 1, wherein the second pattern element is formed on the second layer by transferring a pattern formed on a mask to each of the plurality of regions. The determination method according to item 1. 前記第２工程では、前記第１層情報に基づいて、前記第１パターン要素と前記第３パターン要素との位置ずれおよび回転ずれの少なくとも一方が前記複数の領域で同様になるように前記第３層情報を求める、ことを特徴とする請求項１乃至９のうちいずれか１項に記載の決定方法。In the second step, based on the first layer information, the third pattern element is configured such that at least one of positional deviation and rotational deviation between the first pattern element and the third pattern element is similar in the plurality of regions. 10. The determination method according to claim 1, wherein layer information is obtained. 前記第２パターン要素は、前記第１パターン要素と前記第３パターン要素とを接続するためのパターン要素である、ことを特徴とする請求項１乃至１０のうちいずれか１項に記載の決定方法。11. The determination method according to claim 1, wherein the second pattern element is a pattern element for connecting the first pattern element and the third pattern element. .. 前記第１層には、前記第１パターン要素をそれぞれ有する互いに独立した複数のチップを並べて固定することで構成され、
前記複数の領域の各々は、前記複数のチップのいずれかが配置された領域である、ことを特徴とする請求項１乃至１１のうちいずれか１項に記載の決定方法。 A plurality of independent chips each having the first pattern element are arranged and fixed on the first layer,
Wherein each of the plurality of regions, the method of determining as claimed in any one of claims 1 to 11 one of the plurality of chips are arranged area, it is characterized. 前記第１層では、前記複数のチップを並べて固定する工程に起因して、前記複数の領域のうち少なくとも１つが設計位置からずれて配置されている、ことを特徴とする請求項１２記載の決定方法。 In the first layer, due to the step of fixing by arranging the plurality of chips, at least one of the plurality of regions are disposed offset from the design position, according to claim 12, wherein the How to decide. 前記複数の領域は互いに大きさが異なる、ことを特徴とする請求項１乃至１３のうちいずれか１項に記載の決定方法。 Determination method as claimed in any one of claims 1 to 13, wherein said plurality of regions in size from each other are different, it is characterized. 前記第１層情報は、前記複数の領域の各々について前記第１パターン要素の位置を実測した結果から得られる、ことを特徴とする請求項１乃至１４のうちいずれか１項に記載の決定方法。 Wherein the first layer information determining method according to any one of claims 1 to 14, wherein for each of a plurality of regions obtained from the results of actual measurement of the position of the first pattern element, characterized in that .. 前記第１層と前記第３層との間に複数の前記第２層を含み、
前記第３工程では、複数の前記第２層の各々について前記オフセット値を決定する、ことを特徴とする請求項１乃至１５のうちいずれか１項に記載の決定方法。 A plurality of the second layers are included between the first layer and the third layer,
Wherein in the third step, the method of determining as claimed in any one of claims 1 to 15 for each of the plurality of the second layer to determine the offset value, it is characterized. 請求項１乃至１６のうちいずれか１項に記載の決定方法の各工程をコンピュータに実行させることを特徴とするプログラム。 A program that causes a computer to execute each step of the determination method according to any one of claims 1 to 16 . 第１パターン要素がそれぞれ形成された複数の領域を有する第１層の上にパターンを形成する形成方法であって、
請求項１乃至１６のうちいずれか１項に記載の決定方法により、前記第１層における前記複数の領域の各々について前記オフセット値を決定する工程と、
前記第１層の上に前記第２層を堆積させる工程と、
前記複数の領域の各々について、前記第２パターン要素を前記オフセット値に従って前記第２層に形成する工程と、
前記第２パターン要素が形成された前記第２層の上に第３層を堆積させる工程と、
前記複数の領域における前記第１パターン要素同士を接続するための第３パターン要素を前記第３層に形成する工程と、
を含むことを特徴とする形成方法。 A method of forming a pattern on a first layer having a plurality of regions, each of which has a first pattern element, the method comprising:
Depending on the method as claimed in any one of claims 1 to 16, and determining the offset value for each of the plurality of regions in said first layer,
Depositing the second layer on the first layer;
Forming the second pattern element on the second layer according to the offset value for each of the plurality of regions;
Depositing a third layer on the second layer having the second pattern element formed thereon;
Forming a third pattern element in the third layer for connecting the first pattern elements in the plurality of regions ;
A method of forming, comprising: 請求項１８に記載の形成方法を用いて基板にパターンを形成する工程と、
前記工程でパターンが形成された前記基板を加工する工程と、
を含むことを特徴とする物品の製造方法。 Forming a pattern on a substrate using the forming method according to claim 18 ;
A step of processing the substrate on which the pattern is formed in the step,
A method for manufacturing an article, comprising:
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