JP6713948B2

JP6713948B2 - Semiconductor device

Info

Publication number: JP6713948B2
Application number: JP2017079419A
Authority: JP
Inventors: 卓也堤; 松崎　秀昭; 秀昭松崎
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2017-04-13
Filing date: 2017-04-13
Publication date: 2020-06-24
Anticipated expiration: 2037-04-13
Also published as: JP2018182057A

Description

本発明は、電界効果型トランジスタ構造を有する半導体装置に関する。 The present invention relates to a semiconductor device having a field effect transistor structure.

０．３〜３．０ＴＨｚの電磁波周波数帯であるテラヘルツ波を用いる技術には、数１０Ｇｂ／ｓを超える高速無線通信や、３次元イメージングによる非破壊内部検査、電磁波吸収を利用した成分分析など、これまでにはない新たなアプリケーション創出の可能性が秘められている。 Technologies using terahertz waves in the electromagnetic wave frequency band of 0.3 to 3.0 THz include high-speed wireless communication exceeding several tens Gb/s, non-destructive internal inspection by three-dimensional imaging, and component analysis using electromagnetic wave absorption. It has the potential to create new applications that have never existed before.

テラヘルツ波によるアプリケーションを実現する場合には、アプリケーションを構成する電子デバイスにも、より良好な高周波特性が必要とされる。良好な高周波特性を有する電子デバイスとして、物性的に特に高い電子移動度を有する化合物半導体を材料とした電界効果型トランジスタが用いられる。今後テラヘルツ波技術の更に発展にむけては、より良好な高周波特性を有する電界効果型トランジスタが必要となる。 In the case of realizing an application using terahertz waves, better high-frequency characteristics are required for electronic devices that make up the application. As an electronic device having good high frequency characteristics, a field effect transistor made of a compound semiconductor having a particularly high electron mobility in terms of physical properties is used. In the future, further development of terahertz wave technology will require a field effect transistor having better high frequency characteristics.

電界効果型トランジスタは，半導体層と、半導体層に形成されるゲート電極およびゲート電極の両脇に形成されるソース電極、ドレイン電極から構成される。例えば、高周波特性に優れる高電子移動度トランジスタは、半導体層は半導体基板上に対してその表面から深さ方向に，オーミックキャップ層，障壁層，キャリア供給層，チャネル層，バッファ層などを備える。 The field effect transistor is composed of a semiconductor layer, a gate electrode formed on the semiconductor layer, and a source electrode and a drain electrode formed on both sides of the gate electrode. For example, in a high electron mobility transistor having excellent high frequency characteristics, a semiconductor layer includes an ohmic cap layer, a barrier layer, a carrier supply layer, a channel layer, a buffer layer, etc. on a semiconductor substrate in the depth direction from the surface.

上述した高電子移動度トランジスタでは、キャリア供給層からチャネル層に対してキャリアが供給されて２次元電子ガスが形成され、ソース電極とドレイン電極との間の伝導チャネルとなる。ゲート電極に電位を印加すると，印加した電位の強度に対応し、上述した２次元電子ガスの濃度が変調され、ソース電極とドレイン電極との間の伝導チャネルを通じて電子が移動する。 In the above-described high electron mobility transistor, carriers are supplied from the carrier supply layer to the channel layer to form a two-dimensional electron gas, which serves as a conduction channel between the source electrode and the drain electrode. When a potential is applied to the gate electrode, the concentration of the above-mentioned two-dimensional electron gas is modulated corresponding to the intensity of the applied potential, and electrons move through the conduction channel between the source electrode and the drain electrode.

高電子移動度トランジスタでは、上述したキャリアが走行する２次元電子ガスが形成されるチャネル層と、不純物が導入されている電子供給層とが、空間的に分離されている。このため、高電子移動度トランジスタでは、伝導チャネルにおいて、不純物による散乱等が抑制されるため，電子移動度を向上させることができ、この結果、高周波特性を向上させることができる。 In the high electron mobility transistor, the above-mentioned channel layer in which the two-dimensional electron gas in which carriers travel is formed and the electron supply layer into which impurities are introduced are spatially separated. For this reason, in the high electron mobility transistor, since scattering and the like due to impurities are suppressed in the conduction channel, electron mobility can be improved, and as a result, high frequency characteristics can be improved.

優れた高周波特性を有する電界効果型トランジスタを実現するためには、２次元電子ガスによる伝導チャネルの変調スピードを上げることが必要である。一般的に、電界効果型トランジスタの特性を示す指標には、遮断周波数（ｆ_t）、最大動作周波数（ｆ_max）がある。特にアナログ電子回路動作の観点では、ｆ_maxの向上が重要である。ｆ_maxは、電界効果型トランジスタの電力利得が１となる周波数を示している。 In order to realize a field effect transistor having excellent high frequency characteristics, it is necessary to increase the modulation speed of the conduction channel by the two-dimensional electron gas. In general, the cutoff frequency ( _ft ) and the maximum operating frequency ( _fmax ) are indices indicating the characteristics of the field effect transistor. In particular, from the viewpoint of analog electronic circuit operation, it is important to improve f _max . f _max indicates a frequency at which the power gain of the field effect transistor becomes 1.

ｆ_maxを向上させるためには、スケーリング則に則った微細化や寄生抵抗などの削減が有効である。このために、よく知られているように、Ｔ型ゲート電極を採用し、短ゲート長化して微細化を実現しつつゲート抵抗を低減している。また、以下に示すように、寄生抵抗を削減している。 In order to improve f _max , miniaturization according to the scaling law and reduction of parasitic resistance are effective. For this reason, as is well known, a T-type gate electrode is adopted to shorten the gate length and realize miniaturization while reducing the gate resistance. Further, as shown below, the parasitic resistance is reduced.

まず、Ｔ型ゲート電極とソース電極との間、およびＴ型ゲート電極とドレイン電極との間における寄生容量の低減がある。この寄生容量の低減は、電界効果型トランジスタを等価回路とみなした場合に、ＣＲ時定数を低減、すなわち、伝送遅延を低減すると定性的には説明される。この寄生容量の低減ために、例えば、ゲート電極周辺の有機絶縁膜を除去することにより、ゲート電極周辺の寄生容量を大幅に低下させる技術がある（非特許文献１参照）。 First, there is a reduction in parasitic capacitance between the T-type gate electrode and the source electrode and between the T-type gate electrode and the drain electrode. This reduction in parasitic capacitance is qualitatively explained as a reduction in CR time constant, that is, a reduction in transmission delay when the field effect transistor is regarded as an equivalent circuit. In order to reduce the parasitic capacitance, for example, there is a technique of significantly reducing the parasitic capacitance around the gate electrode by removing the organic insulating film around the gate electrode (see Non-Patent Document 1).

次に、ゲート電極の抵抗（ゲート寄生抵抗）の低減がある。ゲート寄生抵抗の低減には、Ｔ型ゲート電極とドレイン電極との間、およびＴ型ゲート電極とソース電極と間にベンゾシクロブテンなどの有機絶縁膜を形成し、更にＴ型ゲート電極の頭部の庇の下部に有機絶縁膜が存在しない空隙を設ける技術がある（特許文献１参照）。この技術によれば、上述したように、空隙を設けることにより、Ｔ型ゲート電極とソース電極・ドレイン電極と間の寄生容量を低減させることで、Ｔ型ゲート電極の頭部をソース電極やドレイン電極の上部にまでせり出させても、寄生容量を小さくすることを可能としている。この構成により、特許文献１の技術では、寄生容量の増加を抑制しながら、ゲート抵抗も同時に低下させている。 Next, there is a reduction in the resistance of the gate electrode (gate parasitic resistance). To reduce the gate parasitic resistance, an organic insulating film such as benzocyclobutene is formed between the T-type gate electrode and the drain electrode and between the T-type gate electrode and the source electrode, and the head of the T-type gate electrode is further formed. There is a technique of providing a void below the eaves without an organic insulating film (see Patent Document 1). According to this technique, as described above, the void is provided to reduce the parasitic capacitance between the T-type gate electrode and the source/drain electrodes, so that the head of the T-type gate electrode is moved to the source electrode or the drain. It is possible to reduce the parasitic capacitance even if it extends to the upper part of the electrode. With this configuration, in the technique of Patent Document 1, the gate resistance is simultaneously reduced while suppressing an increase in parasitic capacitance.

特許第４６０６９４０号公報Japanese Patent No. 4606940

K. Makiyama et al., "Improvement of circuit-speed of HEMTs IC by reducing the parasitic capacitance", Electron Devices Meeting, 2003. IEDM '03 Technical Digest. IEEE International, 2003.K. Makiyama et al., "Improvement of circuit-speed of HEMTs IC by reducing the parasitic capacitance", Electron Devices Meeting, 2003. IEDM '03 Technical Digest. IEEE International, 2003.

しかしながら、上述した技術では、以下に示す問題があった。 However, the above-mentioned technique has the following problems.

第１に、非特許文献１および特許文献１に示す電界効果型トランジスタには、適用可能な材料に制限があるという問題がある。上述した技術では、電極間に形成される有機絶縁膜としてベンゾシクロブテンが用いられている。しかしながら、実際には、集積回路の設計上の都合や電界効果型トランジスタの微細化に伴って様々な材料が適用され、必ずしも有機絶縁膜が用いられるとは限らない。 First, the field-effect transistors shown in Non-Patent Document 1 and Patent Document 1 have a problem that applicable materials are limited. In the technique described above, benzocyclobutene is used as the organic insulating film formed between the electrodes. However, in reality, various materials are applied due to the design convenience of integrated circuits and miniaturization of field-effect transistors, and the organic insulating film is not always used.

また、空隙の形成には有機絶縁膜を形成する有機絶縁材料の粘度や塗布条件が非常に重要であるため、デバイス構造を変更する場合や、異なる誘電率を有する別の有機絶縁材料を適用する場合には、その都度空洞・空隙の形成条件の見直しが必要になる。このことは、電界効果型トランジスタの作製に対する汎用性を著しく低下させる。 In addition, since the viscosity and coating conditions of the organic insulating material that forms the organic insulating film are very important for forming the voids, when changing the device structure or applying another organic insulating material having a different dielectric constant. In that case, it is necessary to review the conditions for forming cavities/voids each time. This remarkably reduces the versatility for manufacturing the field effect transistor.

第２に、非特許文献１におけるＴ型ゲート電極の頭部の周囲には、有機絶縁膜が依然存在するという問題がある。有機絶縁膜が低誘電率材料であったとしても、比誘電率は空隙部に比べ少なくとも２〜３倍は大きいため、Ｔ型ゲート電極と周辺には一定の寄生容量が発生する。このため、従来の技術では、高周波特性の向上は一定の水準で律速される。 Second, there is a problem that the organic insulating film still exists around the head of the T-type gate electrode in Non-Patent Document 1. Even if the organic insulating film is a low dielectric constant material, since the relative dielectric constant is at least 2-3 times larger than that of the void portion, a certain parasitic capacitance is generated between the T-type gate electrode and its periphery. Therefore, in the conventional technology, the improvement of the high frequency characteristic is rate-controlled at a certain level.

第３に、非特許文献１および特許文献１に示す電界効果型トランジスタでは、空洞や空隙を設けるために、Ｔ型ゲート電極が機械的に固定支持される部分が少ないという問題がある。特に、非特許文献１のＴ型ゲート電極は、細い脚部が半導体層に接触しているに過ぎず、このことは電界効果型トランジスタの機械的強度を著しく劣化させ、歩留まりを劣化、更に信頼性を低下させることになる。 Thirdly, the field-effect transistors shown in Non-Patent Document 1 and Patent Document 1 have a problem that the T-shaped gate electrode is mechanically fixedly supported in a small number because of the provision of the cavity or the void. In particular, in the T-type gate electrode of Non-Patent Document 1, the thin leg portion is only in contact with the semiconductor layer, which significantly deteriorates the mechanical strength of the field effect transistor, deteriorates the yield, and further improves reliability. Sex will be reduced.

上述したように、従来では、良好な高周波特性を有して機械的強度に優れた電界効果トランジスタが、汎用性の高い製造プロセスによって製造することが容易ではないという問題があった。 As described above, conventionally, there is a problem that it is not easy to manufacture a field effect transistor having good high frequency characteristics and excellent mechanical strength by a highly versatile manufacturing process.

本発明は、以上のような問題点を解消するためになされたものであり、良好な高周波特性を有して機械的強度に優れた電界効果トランジスタが、汎用性の高い製造プロセスによって製造できるようにすることを目的とする。 The present invention has been made to solve the above problems, and a field effect transistor having excellent high frequency characteristics and excellent mechanical strength can be manufactured by a highly versatile manufacturing process. The purpose is to

本発明に係る半導体装置は、基板の上に形成されたソース電極およびドレイン電極と、ソース電極とドレイン電極との間に設けられたゲート電極と、基板の上に設けられて基板とともに空洞を形成し、ソース電極およびドレイン電極ならびにソース電極とドレイン電極との間のゲート領域を含むトランジスタ形成領域を囲む絶縁体からなる構造体とを備え、構造体の天井部は、ソース電極およびドレイン電極と離間し、ゲート電極は、構造体の上部に配置された頭部と、頭部から空洞を通ってゲート領域に至る脚部とを有するＴ型ゲート電極である。 The semiconductor device according to the present invention includes a source electrode and a drain electrode formed on a substrate, a gate electrode provided between the source electrode and the drain electrode, and a cavity formed with the substrate provided on the substrate. And a structure made of an insulator surrounding a transistor formation region including a source electrode and a drain electrode and a gate region between the source electrode and the drain electrode, and a ceiling portion of the structure is separated from the source electrode and the drain electrode. and the gate electrode is T-shaped gate electrode having a head which is placed on the top of the structure, and a leg portion extending to the gate region through the cavity from the head.

上記半導体装置において、脚部は、頭部に近づくほどゲート長方向の幅がより広く形成されている。 In the above semiconductor device, the leg portion is formed so that the width in the gate length direction becomes wider toward the head portion.

上記半導体装置において、ゲート電極は、ゲート幅方向に各々分離して形成された複数の脚部と、複数の脚部に共通に接続された１つの頭部とから構成されている。 In the above semiconductor device, the gate electrode is composed of a plurality of leg portions formed separately in the gate width direction and one head portion commonly connected to the plurality of leg portions.

上記半導体装置において、構造体の上部からゲート長方向に基板のトランジスタ形成領域以外の領域にかけて延在し、頭部に接続して形成されたゲート引き出し部を備える。 The above-described semiconductor device includes a gate lead portion that extends from the upper portion of the structure in the gate length direction to a region other than the transistor formation region of the substrate and is connected to the head.

以上説明したように、本発明によれば、トランジスタ形成領域に空洞を備えて基板の上に形成された絶縁体からなる構造体の上に、Ｔ型ゲート電極の頭部を配置するようにしたので、良好な高周波特性を有して機械的強度に優れた電界効果トランジスタが、汎用性の高い製造プロセスによって製造できるという優れた効果が得られる。 As described above, according to the present invention, the head of the T-type gate electrode is arranged on the structure made of the insulator having the cavity in the transistor formation region and formed on the substrate. Therefore, it is possible to obtain the excellent effect that the field-effect transistor having excellent high-frequency characteristics and excellent mechanical strength can be manufactured by a highly versatile manufacturing process.

図１Ａは、本発明の実施の形態１における半導体装置の構成を示す断面図である。FIG. 1A is a sectional view showing the structure of the semiconductor device according to the first embodiment of the present invention. 図１Ｂは、本発明の実施の形態１における半導体装置の構成を示す平面図である。FIG. 1B is a plan view showing the configuration of the semiconductor device according to the first embodiment of the present invention. 図２は、本発明の実施の形態２における半導体装置の構成を示す断面図である。FIG. 2 is a sectional view showing the structure of the semiconductor device according to the second embodiment of the present invention. 図３は、本発明の実施の形態３における半導体装置の構成を示す断面図である。FIG. 3 is a sectional view showing the structure of the semiconductor device according to the third embodiment of the present invention. 図４は、本発明の実施の形態４における半導体装置の構成を示す平面図である。FIG. 4 is a plan view showing the structure of the semiconductor device according to the fourth embodiment of the present invention. 図５Ａは、本発明の実施の形態５における半導体装置の構成を示す断面図である。FIG. 5A is a sectional view showing the structure of the semiconductor device according to the fifth embodiment of the present invention. 図５Ｂは、本発明の実施の形態５における半導体装置の構成を示す平面図である。FIG. 5B is a plan view showing the configuration of the semiconductor device according to the fifth embodiment of the present invention.

以下、本発明の実施の形態について図を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

［実施の形態１］
はじめに、本発明の実施の形態１における半導体装置について、図１Ａ，図１Ｂを用いて説明する。この半導体装置は、基板１０１の上にゲート電極１０２，ソース電極１０３、ドレイン電極１０４を備える。ゲート電極１０２は、ソース電極１０３とドレイン電極１０４との間に設けられている。 [Embodiment 1]
First, the semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS. 1A and 1B. This semiconductor device includes a gate electrode 102, a source electrode 103, and a drain electrode 104 on a substrate 101. The gate electrode 102 is provided between the source electrode 103 and the drain electrode 104.

また、この半導体装置は、基板１０１の上に設けられた絶縁体からなる構造体１０５を備える。構造体１０５は、構造体１０５の側壁１０５ａおよび天井部１０５ｂならびに基板１０１とともに空洞１０６を形成している。また、構造体１０５は、ソース電極１０３およびドレイン電極１０４、ならびにソース電極１０３とドレイン電極１０４との間のゲート領域を含むトランジスタ形成領域１２１を囲んでいる。トランジスタ形成領域１２１は、平面視で構造体１０５の側壁１０５ａに囲まれた領域の内側に配置されている。構造体１０５は、例えば直方体である。 Further, this semiconductor device includes a structure body 105 made of an insulator and provided on the substrate 101. The structure body 105 forms a cavity 106 together with the side wall 105 a and the ceiling portion 105 b of the structure body 105 and the substrate 101. Further, the structure body 105 surrounds the source electrode 103 and the drain electrode 104, and the transistor formation region 121 including the gate region between the source electrode 103 and the drain electrode 104. The transistor formation region 121 is arranged inside the region surrounded by the sidewalls 105a of the structure body 105 in a plan view. The structure body 105 is, for example, a rectangular parallelepiped.

ゲート電極１０２、ソース電極１０３、およびドレイン電極１０４により電界効果トランジスタが構成されている。この電界効果トランジスタは、例えば、基板１０１に、チャネル層、キャリア供給層、障壁層などを備え、チャネル層にはチャネルとなる２次元電子ガスが形成される公知の高電子移動度トランジスタである。 The gate electrode 102, the source electrode 103, and the drain electrode 104 form a field effect transistor. This field effect transistor is, for example, a known high electron mobility transistor in which a substrate 101 is provided with a channel layer, a carrier supply layer, a barrier layer, and the like, and a two-dimensional electron gas serving as a channel is formed in the channel layer.

ゲート電極１０２は、構造体１０５の上部（天井部１０５ｂ）に配置された頭部１０２ａと、頭部１０２ａから空洞１０６を通ってゲート領域に至る脚部１０２ｂとを有するＴ型ゲート電極である。脚部１０２ｂは、構造体１０５の天井部１０５ｂを貫通してゲート電極に至っている。よく知られているように、Ｔ型ゲート電極の構造とすることで、短ゲート長化して微細化を実現しつつゲート抵抗を低減することができる。平面視で、頭部１０２ａは、脚部１０２ｂより広く形成されている。また、例えば、頭部１０２ａは、平面視で、ソース電極１０３，ドレイン電極１０４が形成されている領域にまで延在して形成されている。 The gate electrode 102 is a T-shaped gate electrode having a head portion 102a arranged on the upper portion (ceiling portion 105b) of the structure body 105 and a leg portion 102b extending from the head portion 102a to the gate region through the cavity 106. The leg portion 102b penetrates the ceiling portion 105b of the structure body 105 and reaches the gate electrode. As is well known, by adopting a T-type gate electrode structure, it is possible to shorten the gate length and realize miniaturization while reducing the gate resistance. The head 102a is wider than the leg 102b in a plan view. Further, for example, the head 102a is formed so as to extend to a region where the source electrode 103 and the drain electrode 104 are formed in a plan view.

なお、図１Ｂに示すように、基板１０１のトランジスタ形成領域１２１以外の領域に、ゲート電極１０２に接続するゲート端子１０７が形成されている。 As shown in FIG. 1B, a gate terminal 107 connected to the gate electrode 102 is formed in a region other than the transistor formation region 121 of the substrate 101.

上述した実施の形態１によれば、ゲート電極１０２の頭部１０２ａが、構造体１０５に支持される構成となるので、機械的強度に優れたものとなる。また、誘電率が究極的に低い空洞１０６により、ソース電極１０３およびドレイン電極１０４と、ゲート電極１０２の各部分とが空間分離されるので、寄生容量を抑えた良好な高周波特性が得られる。 According to the first embodiment described above, since the head portion 102a of the gate electrode 102 is supported by the structure body 105, the mechanical strength is excellent. Moreover, since the source electrode 103 and the drain electrode 104 are spatially separated from the respective portions of the gate electrode 102 by the cavity 106 having an extremely low dielectric constant, good high frequency characteristics with suppressed parasitic capacitance can be obtained.

また、空洞１０６を備える構造体１０５は、よく知られた犠牲層を用いるプロセスにより容易に形成可能である。例えば、まず、空洞１０６に対応する形状の犠牲層を、有機溶剤に溶解するフォトレジストを用い、公知のフォトリソグラフィー技術により形成する。次に、形成した犠牲層の上面、側面などを覆う状態に、酸化シリコンや窒化シリコンなどの絶縁材料を堆積し、絶縁体による構造体１０５を形成する。このとき、構造体１０５の上面の一部に、孔部を形成しておく。この後、孔部を介して犠牲層を有機溶剤で溶解除去することで、構造体１０５に空洞１０６が形成できる。 Further, the structure 105 including the cavity 106 can be easily formed by a well-known process using a sacrificial layer. For example, first, a sacrifice layer having a shape corresponding to the cavity 106 is formed by a known photolithography technique using a photoresist dissolved in an organic solvent. Next, an insulating material such as silicon oxide or silicon nitride is deposited so as to cover the upper surface, the side surface, and the like of the formed sacrifice layer, so that the structure body 105 including an insulator is formed. At this time, a hole is formed in a part of the upper surface of the structure body 105. After that, the sacrifice layer is dissolved and removed with an organic solvent through the hole, whereby the cavity 106 can be formed in the structure body 105.

以上に説明したように、実施の形態１によれば、良好な高周波特性を有して機械的強度に優れた電界効果トランジスタが、汎用性の高い製造プロセスによって製造できる。 As described above, according to the first embodiment, a field effect transistor having excellent high frequency characteristics and excellent mechanical strength can be manufactured by a highly versatile manufacturing process.

［実施の形態２］
次に、本発明の実施の形態２における半導体装置について、図２を用いて説明する。この半導体装置は、基板１０１の上にゲート電極２１０，ソース電極１０３、ドレイン電極１０４を備える。ゲート電極２１０は、ソース電極１０３とドレイン電極１０４との間に設けられている。 [Second Embodiment]
Next, a semiconductor device according to the second embodiment of the present invention will be described with reference to FIG. This semiconductor device includes a gate electrode 210, a source electrode 103, and a drain electrode 104 on a substrate 101. The gate electrode 210 is provided between the source electrode 103 and the drain electrode 104.

また、この半導体装置は、前述した実施の形態１と同様に、基板１０１の上に設けられた絶縁体からなる構造体１０５を備え、側壁１０５ａおよび天井部１０５ｂならびに基板１０１とともに空洞１０６を形成している。また、構造体１０５は、ソース電極１０３およびドレイン電極１０４、ならびにソース電極１０３とドレイン電極１０４との間のゲート領域を含むトランジスタ形成領域１２１を囲んでいる。 Further, this semiconductor device is provided with the structure body 105 made of an insulator provided on the substrate 101, and forms the cavity 106 together with the side wall 105a and the ceiling portion 105b and the substrate 101, as in the first embodiment. ing. Further, the structure body 105 surrounds the source electrode 103 and the drain electrode 104, and the transistor formation region 121 including the gate region between the source electrode 103 and the drain electrode 104.

ゲート電極２１０、ソース電極１０３、およびドレイン電極１０４により電界効果トランジスタが構成されている。実施の形態２において、ゲート電極２１０は、下部ゲート電極２１１と、貫通電極２１２と、上部ゲート電極２１３とから構成されている。ゲート電極２１０は、構造体１０５の上部に配置された上部電極２１３を頭部とし、上部電極２１３から空洞１０６を通ってゲート領域に至る貫通電極２１２および下部ゲート電極２１１を脚部とするＴ型ゲート電極である。貫通電極２１２は、天井部１０５ｂを貫通して下部ゲート電極２１１に至っている。平面視で、上部電極２１３は、貫通電極２１２および下部ゲート電極２１１より広く形成されている。また、例えば、上部電極２１３は、平面視で、ソース電極１０３，ドレイン電極１０４が形成されている領域にまで延在して形成されている。 The gate electrode 210, the source electrode 103, and the drain electrode 104 form a field effect transistor. In the second embodiment, the gate electrode 210 is composed of a lower gate electrode 211, a through electrode 212, and an upper gate electrode 213. The gate electrode 210 is a T-type having an upper electrode 213 disposed above the structure 105 as a head, and a through electrode 212 and a lower gate electrode 211 extending from the upper electrode 213 to the gate region through the cavity 106 as legs. It is a gate electrode. The through electrode 212 penetrates the ceiling portion 105b to reach the lower gate electrode 211. The upper electrode 213 is formed wider than the through electrode 212 and the lower gate electrode 211 in a plan view. Further, for example, the upper electrode 213 is formed to extend to the region where the source electrode 103 and the drain electrode 104 are formed in plan view.

実施の形態２では、ＩｎＰからなる基板２０１の上に、バッファ層２０２，チャネル層２０３，スペーサ層２０４，キャリア供給層２０５，障壁層２０６，キャップ層２０７を備える。キャップ層２０７には、リセス領域２０７ａが形成され、リセス領域２０７ａにおいて露出している障壁層２０６の表面に、ゲート電極２１０を構成している下部ゲート電極２１１の下端が接続している。また、リセス領域２０７ａにより２つの領域に２分割されているキャップ層２０７の一方に、ソース電極１０３が形成され、他方にドレイン電極１０４が形成されている。 In the second embodiment, a buffer layer 202, a channel layer 203, a spacer layer 204, a carrier supply layer 205, a barrier layer 206, and a cap layer 207 are provided on a substrate 201 made of InP. A recess region 207a is formed in the cap layer 207, and the lower end of the lower gate electrode 211 forming the gate electrode 210 is connected to the surface of the barrier layer 206 exposed in the recess region 207a. The source electrode 103 is formed on one side of the cap layer 207, which is divided into two regions by the recess region 207a, and the drain electrode 104 is formed on the other side.

バッファ層２０２は、例えば、ＩｎＡｌＡｓから構成され、厚さ１００〜３００ｎｍとされている。チャネル層２０３は、例えば、ＩｎＧａＡｓから構成されて厚さ５〜２０ｎｍとされている。スペーサ層２０４は、例えば、ＩｎＡｌＡｓから構成されて厚さ２〜５ｎｍとされている。キャリア供給層２０５は、例えば、不純物としてＳｉが１×１０¹⁹〜２×１０¹⁹ｃｍ^-3ドープされたＩｎＡｌＡｓから構成されている。障壁層２０６は、例えば、ＩｎＡｌＡｓから構成されて厚さ５〜２０ｎｍとされている。キャップ層２０７は、例えば、不純物としてＳｉが１×１０¹⁹〜２×１０¹⁹ｃｍ^-3ドープされたＩｎＧａＡｓから構成されている。 The buffer layer 202 is made of, for example, InAlAs and has a thickness of 100 to 300 nm. The channel layer 203 is made of, for example, InGaAs and has a thickness of 5 to 20 nm. The spacer layer 204 is made of, for example, InAlAs and has a thickness of 2 to 5 nm. The carrier supply layer 205 is made of, for example, InAlAs in which Si as an impurity is doped at 1×10 ¹⁹ to 2×10 ¹⁹ cm ⁻³ . The barrier layer 206 is made of, for example, InAlAs and has a thickness of 5 to 20 nm. The cap layer 207 is composed of, for example, InGaAs doped with Si as an impurity at 1×10 ¹⁹ to 2×10 ¹⁹ cm ⁻³ .

上述したバッファ層２０２，チャネル層２０３，スペーサ層２０４，キャリア供給層２０５，障壁層２０６，キャップ層２０７は、よく知られた有機金属気相成長法、分子線エピタキシー法などにより、基板２０１の上に、順次にエピタキシャル成長させることで形成すればよい。 The buffer layer 202, the channel layer 203, the spacer layer 204, the carrier supply layer 205, the barrier layer 206, and the cap layer 207 described above are formed on the substrate 201 by a well-known metal organic chemical vapor deposition method, molecular beam epitaxy method, or the like. Then, it may be formed by sequentially performing epitaxial growth.

また、ソース電極１０３、ドレイン電極１０４を、例えばＴｉ／Ｐｔ／Ｎｉ、もしくは少なくともこれらの金属を含んだ複数種の金属の組み合わせから構成すれば、キャップ層２０７にオーミック接合させることができる。 If the source electrode 103 and the drain electrode 104 are made of, for example, Ti/Pt/Ni, or a combination of a plurality of kinds of metals including at least these metals, ohmic contact can be made to the cap layer 207.

また、実施の形態２においては、キャップ層２０７の上に、ソース電極１０３およびドレイン電極１０４を覆う絶縁層２０８を備える。絶縁層２０８は、例えば、酸化シリコン、窒化シリコンから構成すればよく、また、典型的な厚さは２０〜２００ｎｍである。この厚さで絶縁層２０８を形成することによって、短いゲート長と、高い歩留まりを兼ね備えた電界効果型トランジスタの実現が可能になる。 Further, in the second embodiment, an insulating layer 208 that covers the source electrode 103 and the drain electrode 104 is provided on the cap layer 207. The insulating layer 208 may be made of, for example, silicon oxide or silicon nitride, and has a typical thickness of 20 to 200 nm. By forming the insulating layer 208 with this thickness, it is possible to realize a field effect transistor having a short gate length and a high yield.

上述した絶縁層２０８におけるゲート形成領域中央部に開口を形成し、例えば、ＩｎＡｌＡｓに対してＩｎＧａＡｓを選択的にエッチングするエッチャントを用いてキャップ層２０７を選択的にエッチングすることで、リセス領域２０７ａが形成できる。リセス領域２０７ａを形成することで、ドレインコンダクタンス低減に伴うｆ_maxの上昇の効果が見込まれる。リセス領域２０７ａのゲート長方向の長さは、寄生抵抗の増大効果とドレインコンダクタンスの低減効果のバランスに基づいて設計される。リセス領域２０７ａのゲート長方向の長さは、例えば、典型的にはソース電極１０３の側で２０〜２００ｎｍ、ドレイン電極１０４の側で５０〜３００ｎｍである。 An opening is formed in the center of the gate formation region in the insulating layer 208 described above, and the recess region 207a is formed by selectively etching the cap layer 207 using, for example, an etchant that selectively etches InGaAs with respect to InAlAs. Can be formed. By forming the recess region 207a, an effect of increasing f _max due to the reduction of drain conductance is expected. The length of the recess region 207a in the gate length direction is designed based on the balance between the effect of increasing the parasitic resistance and the effect of reducing the drain conductance. The length of the recess region 207a in the gate length direction is typically 20 to 200 nm on the source electrode 103 side and 50 to 300 nm on the drain electrode 104 side, for example.

上述したようにリセス領域２０７ａを形成した後、上記開口を中心とするゲート形成領域に開口領域を備えるリフトオフマスクを形成し、この上からゲート金属材料を蒸着する。例えば、Ｎｉ、Ｗ、ＷＳｉＮなど、障壁層２０６以下の半導体層に対する熱拡散が少なく、かつ仕事関数の大きな金属材料をゲート金属材料として蒸着すればよい。蒸着した後、リフトオフマスクを除去することで、下部ゲート電極２１１が形成できる。 After forming the recess region 207a as described above, a lift-off mask having an opening region in the gate formation region centering on the opening is formed, and a gate metal material is vapor-deposited thereon. For example, a metal material such as Ni, W, or WSiN that has a small heat diffusion to the semiconductor layers below the barrier layer 206 and has a large work function may be deposited as the gate metal material. The lower gate electrode 211 can be formed by removing the lift-off mask after vapor deposition.

下部ゲート電極２１１の下端のキャリア供給層２０５との接触領域におけるゲート長方向の長さは、１０〜１００ｎｍであればよい。一方、下部ゲート電極２１１の上端部のゲート長方向の長さは、０．０１〜５μｍであればよい。 The length in the gate length direction in the contact region of the lower gate electrode 211 with the carrier supply layer 205 may be 10 to 100 nm. On the other hand, the length of the upper end of the lower gate electrode 211 in the gate length direction may be 0.01 to 5 μm.

また、下部ゲート電極２１１の下端のキャリア供給層２０５との接触領域の端から、ソース電極１０３までの距離は、概ね２００〜３０００ｎｍとすればよい。また、下部ゲート電極２１１の下端のキャリア供給層２０５との接触領域の端から、ドレイン電極１０４までの距離も、概ね２００〜３０００ｎｍとすればよい。ここで、トランジスタの出力特性をより良好なものとするために、下部ゲート電極２１１とソース電極１０３との距離より、下部ゲート電極２１１とドレイン電極１０４との距離を大きくしてもよい。 Further, the distance from the end of the contact region with the carrier supply layer 205 at the lower end of the lower gate electrode 211 to the source electrode 103 may be approximately 200 to 3000 nm. Further, the distance from the end of the contact region with the carrier supply layer 205 at the lower end of the lower gate electrode 211 to the drain electrode 104 may also be approximately 200 to 3000 nm. Here, in order to improve the output characteristics of the transistor, the distance between the lower gate electrode 211 and the drain electrode 104 may be larger than the distance between the lower gate electrode 211 and the source electrode 103.

上述したように下部ゲート電極２１１を形成した後、空洞１０６に対応する形状の犠牲層を、有機溶剤に溶解するフォトレジストを用い、公知のフォトリソグラフィー技術により形成する。次に、形成した犠牲層の上面、側面などを覆う状態に、酸化シリコンや窒化シリコンなどの絶縁材料を堆積し、絶縁体による構造体１０５を形成する。構造体１０５を構成する壁部分や天井部分の絶縁膜の厚さは、概ね３００ｎｍ〜１０００ｎｍとすれば、良好な高周波特性を有する電界効果型トランジスタが実現できる。 After forming the lower gate electrode 211 as described above, a sacrifice layer having a shape corresponding to the cavity 106 is formed by a known photolithography technique using a photoresist that is dissolved in an organic solvent. Next, an insulating material such as silicon oxide or silicon nitride is deposited so as to cover the upper surface, the side surface, and the like of the formed sacrifice layer, so that the structure body 105 including an insulator is formed. When the thickness of the insulating film of the wall portion or the ceiling portion of the structure body 105 is approximately 300 nm to 1000 nm, a field effect transistor having excellent high frequency characteristics can be realized.

構造体１０５を形成した後、構造体１０５および犠牲層の貫通電極２１２を形成する領域に、下部ゲート電極２１１に到達する貫通孔を形成する。次に、形成した貫通孔に露出した下部ゲート電極２１１の上面より、Ａｕ、Ａｇ、Ｃｕなどの低抵抗金属を電解めっき法または無電解めっき法により成長させ、これら金属を貫通孔に充填し、貫通電極２１２を形成する。なお、真空蒸着法やスパッタ法を用いて作製してもよい。 After forming the structure 105, a through hole reaching the lower gate electrode 211 is formed in a region of the structure 105 and the sacrifice layer where the through electrode 212 is formed. Next, a low resistance metal such as Au, Ag, or Cu is grown from the upper surface of the lower gate electrode 211 exposed in the formed through hole by an electrolytic plating method or an electroless plating method, and these metals are filled in the through hole. The through electrode 212 is formed. Note that it may be manufactured by a vacuum evaporation method or a sputtering method.

次に、構造体１０５の上に、貫通電極２１２に接続する上部ゲート電極２１３を形成する。前述した下部ゲート電極２１１と同様に、いわゆるリフトオフ法により上部ゲート電極２１３が形成できる。また、上部ゲート電極２１３は、Ａｕ、Ａｇ、Ｃｕなどの低抵抗金属を、電解めっき法、無電解めっき法、真空蒸着法、スパッタ法などにより堆積することで形成すればよい。上部ゲート電極２１３のゲート長方向の幅は、例えば０．５〜１０μｍとすればよい。 Next, the upper gate electrode 213 connected to the through electrode 212 is formed on the structure 105. Similar to the lower gate electrode 211 described above, the upper gate electrode 213 can be formed by the so-called lift-off method. Further, the upper gate electrode 213 may be formed by depositing a low resistance metal such as Au, Ag or Cu by an electrolytic plating method, an electroless plating method, a vacuum vapor deposition method, a sputtering method or the like. The width of the upper gate electrode 213 in the gate length direction may be, for example, 0.5 to 10 μm.

上述したように、上部ゲート電極２１３を形成した後、構造体１０５の所定箇所に孔部を設け、この孔部を介して犠牲層を有機溶剤で溶解除去することで、構造体１０５に空洞１０６が形成できる。 As described above, after forming the upper gate electrode 213, a hole portion is provided at a predetermined position in the structure body 105, and the sacrifice layer is dissolved and removed with an organic solvent through the hole portion, so that the cavity 106 is formed in the structure body 105. Can be formed.

実施の形態２においても、ゲート電極２１０の頭部となる上部ゲート電極２１３が、構造体１０５に支持される構成となるので、貫通電極２１２を細くしても、機械的強度に優れたものとなる。また、誘電率が究極的に低い空洞１０６により、ソース電極１０３およびドレイン電極１０４と、ゲート電極２１０の各部分とが空間分離されるので、寄生容量を抑えた良好な高周波特性が得られる。 Also in the second embodiment, since the upper gate electrode 213, which serves as the head of the gate electrode 210, is supported by the structure 105, even if the through electrode 212 is thin, it has excellent mechanical strength. Become. Further, since the source electrode 103 and the drain electrode 104 are spatially separated from the respective portions of the gate electrode 210 by the cavity 106 having an extremely low dielectric constant, good high frequency characteristics with suppressed parasitic capacitance can be obtained.

また、空洞１０６を備える構造体１０５は、上述した容易よく知られた犠牲層を用いるプロセスにより容易に形成可能である。 Further, the structure body 105 including the cavity 106 can be easily formed by the above-described process using the well-known sacrificial layer.

以上に説明したように、実施の形態２においても、良好な高周波特性を有して機械的強度に優れた電界効果トランジスタが、汎用性の高い製造プロセスによって製造できる。 As described above, also in the second embodiment, a field effect transistor having excellent high frequency characteristics and excellent mechanical strength can be manufactured by a highly versatile manufacturing process.

［実施の形態３］
次に、本発明の実施の形態３における半導体装置について、図３を用いて説明する。この半導体装置は、基板１０１の上にゲート電極１０２，ソース電極１０３、ドレイン電極１０４を備える。ゲート電極１０２は、ソース電極１０３とドレイン電極１０４との間に設けられている。 [Third Embodiment]
Next, a semiconductor device according to the third embodiment of the present invention will be described with reference to FIG. This semiconductor device includes a gate electrode 102, a source electrode 103, and a drain electrode 104 on a substrate 101. The gate electrode 102 is provided between the source electrode 103 and the drain electrode 104.

また、この半導体装置は、基板１０１の上に設けられた絶縁体からなる構造体１０５を備える。構造体１０５は、構造体１０５の側壁１０５ａおよび天井部１０５ｂならびに基板１０１とともに空洞１０６を形成している。また、構造体１０５は、ソース電極１０３およびドレイン電極１０４、ならびにソース電極１０３とドレイン電極１０４との間のゲート領域を含むトランジスタ形成領域１２１を囲んでいる。トランジスタ形成領域１２１は、平面視で構造体１０５の側壁１０５ａに囲まれた領域の内側に配置されている。 Further, this semiconductor device includes a structure body 105 made of an insulator and provided on the substrate 101. The structure body 105 forms a cavity 106 together with the side wall 105 a and the ceiling portion 105 b of the structure body 105 and the substrate 101. Further, the structure body 105 surrounds the source electrode 103 and the drain electrode 104, and the transistor formation region 121 including the gate region between the source electrode 103 and the drain electrode 104. The transistor formation region 121 is arranged inside the region surrounded by the sidewalls 105a of the structure body 105 in a plan view.

ゲート電極１０２は、構造体１０５の上部に配置された頭部１０２ａと、頭部１０２ａから空洞１０６を通ってゲート領域に至る脚部１０２ｂとを有するＴ型ゲート電極である。平面視で、頭部１０２ａは、脚部１０２ｂより広く形成されている。 The gate electrode 102 is a T-shaped gate electrode having a head portion 102a disposed on the upper portion of the structure body 105 and a leg portion 102b extending from the head portion 102a through the cavity 106 to reach the gate region. The head 102a is wider than the leg 102b in a plan view.

上述した構成は、前述した実施の形態１と同様である。実施の形態３では、脚部１０２ｂが、頭部１０２ａに近づくほどゲート長方向の幅がより広く形成されている。このように、脚部１０２ｂを、基板１０１の側から見て断面視逆テーパ形状とすることで、脚部１０２ｂと、ソース電極１０３，ドレイン電極１０４との間の寄生容量を小さく抑えながら、ゲート電極１０２における抵抗を更に低く抑えることができるようになる。 The configuration described above is similar to that of the first embodiment described above. In the third embodiment, the leg portion 102b is formed to have a wider width in the gate length direction as it approaches the head portion 102a. In this way, the leg portion 102b has an inversely tapered cross-sectional shape when viewed from the substrate 101 side, so that the parasitic capacitance between the leg portion 102b and the source electrode 103 and the drain electrode 104 can be suppressed to be small while the gate is gated. The resistance of the electrode 102 can be further reduced.

なお、頭部１０２ａのゲート長方向の幅、および脚部１０２ｂの下端のゲート長方向の幅は、求めるゲート寄生抵抗の低減効果と寄生容量の増加効果とのバランスに基づいて設計すればよい。例えば、頭部１０２ａのゲート長方向の幅は、脚部１０２ｂの下端のゲート長方向の幅の１．５〜５倍になるように設計すればよい。 The width of the head portion 102a in the gate length direction and the width of the lower end of the leg portion 102b in the gate length direction may be designed based on a balance between a desired gate parasitic resistance reduction effect and a parasitic capacitance increase effect. For example, the width of the head 102a in the gate length direction may be designed to be 1.5 to 5 times the width of the lower end of the leg 102b in the gate length direction.

上述した実施の形態３においても、ゲート電極１０２の頭部１０２ａが、構造体１０５に支持される構成となるので、機械的強度に優れたものとなる。また、誘電率が究極的に低い空洞１０６により、ソース電極１０３およびドレイン電極１０４と、ゲート電極１０２の各部分とが空間分離されるので、寄生容量を抑えた良好な高周波特性が得られる。 Also in the third embodiment described above, the head portion 102a of the gate electrode 102 is configured to be supported by the structure body 105, so that the mechanical strength is excellent. Further, since the source electrode 103 and the drain electrode 104 are spatially separated from the respective portions of the gate electrode 102 by the cavity 106 having an extremely low dielectric constant, excellent high frequency characteristics with suppressed parasitic capacitance can be obtained.

また、空洞１０６を備える構造体１０５は、よく知られた犠牲層を用いるプロセスにより容易に形成可能である。これらの結果、実施の形態３においても、良好な高周波特性を有して機械的強度に優れた電界効果トランジスタが、汎用性の高い製造プロセスによって製造できる。 Further, the structure 105 including the cavity 106 can be easily formed by a well-known process using a sacrificial layer. As a result, also in the third embodiment, a field effect transistor having good high frequency characteristics and excellent mechanical strength can be manufactured by a highly versatile manufacturing process.

［実施の形態４］
次に、本発明の実施の形態４における半導体装置について、図４を用いて説明する。この半導体装置は、基板１０１の上にゲート電極１０２，ソース電極１０３、ドレイン電極１０４を備える。ゲート電極１０２は、ソース電極１０３とドレイン電極１０４との間に設けられている。 [Embodiment 4]
Next, a semiconductor device according to the fourth embodiment of the present invention will be described with reference to FIG. This semiconductor device includes a gate electrode 102, a source electrode 103, and a drain electrode 104 on a substrate 101. The gate electrode 102 is provided between the source electrode 103 and the drain electrode 104.

実施の形態４では、ゲート電極１０２を、ゲート幅方向に各々分離して形成された複数の脚部１１２ｂと、複数の脚部１１２ｂに共通に接続された１つの頭部１０２ａとから構成している。 In the fourth embodiment, the gate electrode 102 is composed of a plurality of leg portions 112b formed separately in the gate width direction and one head portion 102a commonly connected to the plurality of leg portions 112b. There is.

上述した構成は、脚部１１２ｂ以外は、前述した実施の形態１と同様である。実施の形態４では、ゲート幅方向に配列された複数の脚部１１２ｂを備えるようにしたので、ソース電極１０３との間、およびドレイン電極１０４との間に形成される寄生容量を低く抑え、良好な高周波特性を実現することが可能となる。複数の脚部１１２ｂを備えることで、この部分の表面積が、一体に形成する場合に比較して等価的に増加する。この結果、実施の形態４によれば、高周波信号伝送時に表皮効果が生じる場合においても、ゲート抵抗を十分に低くできるようになり、良好な高周波特性を有する電界効果トランジスタが実現できるようになる。 The configuration described above is the same as that of the above-described first embodiment, except for the leg portion 112b. In the fourth embodiment, since the plurality of legs 112b arranged in the gate width direction are provided, the parasitic capacitance formed between the source electrode 103 and the drain electrode 104 is suppressed to a low level, which is favorable. It is possible to realize excellent high frequency characteristics. By providing the plurality of leg portions 112b, the surface area of this portion is equivalently increased as compared with the case where they are integrally formed. As a result, according to the fourth embodiment, the gate resistance can be sufficiently reduced even when the skin effect occurs during the transmission of the high frequency signal, and the field effect transistor having excellent high frequency characteristics can be realized.

実施の形態４における効果は、脚部１１２ｂの形状にあまり依存しないが、高周波信号の良好な伝搬のためには、表面の平滑性が高い方が望ましい。また、脚部１１２ｂの断面形状を円形とすることによって、製造の容易性を高めることができる。 The effect of the fourth embodiment does not depend so much on the shape of the leg portion 112b, but it is desirable that the surface has high smoothness for good propagation of the high frequency signal. Further, by making the leg 112b have a circular cross-sectional shape, it is possible to enhance the easiness of manufacturing.

上述した実施の形態４においても、ゲート電極１０２の頭部１０２ａが、構造体１０５に支持される構成となるので、機械的強度に優れたものとなる。また、誘電率が究極的に低い空洞１０６により、ソース電極１０３およびドレイン電極１０４と、ゲート電極１０２の各部分とが空間分離されるので、寄生容量を抑えた良好な高周波特性が得られる。 Also in the fourth embodiment described above, the head portion 102a of the gate electrode 102 is configured to be supported by the structure body 105, so that the mechanical strength is excellent. Further, since the source electrode 103 and the drain electrode 104 are spatially separated from the respective portions of the gate electrode 102 by the cavity 106 having an extremely low dielectric constant, excellent high frequency characteristics with suppressed parasitic capacitance can be obtained.

また、空洞１０６を備える構造体１０５は、よく知られた犠牲層を用いるプロセスにより容易に形成可能である。これらの結果、実施の形態４においても、良好な高周波特性を有して機械的強度に優れた電界効果トランジスタが、汎用性の高い製造プロセスによって製造できる。 Further, the structure 105 including the cavity 106 can be easily formed by a well-known process using a sacrificial layer. As a result of these, also in the fourth embodiment, a field effect transistor having excellent high frequency characteristics and excellent mechanical strength can be manufactured by a highly versatile manufacturing process.

［実施の形態５］
次に、本発明の実施の形態５における半導体装置について、図５Ａ，図５Ｂを用いて説明する。この半導体装置は、基板１０１の上にゲート電極１０２，ソース電極１０３、ドレイン電極１０４を備える。ゲート電極１０２は、ソース電極１０３とドレイン電極１０４との間に設けられている。 [Fifth Embodiment]
Next, a semiconductor device according to the fifth embodiment of the present invention will be described with reference to FIGS. 5A and 5B. This semiconductor device includes a gate electrode 102, a source electrode 103, and a drain electrode 104 on a substrate 101. The gate electrode 102 is provided between the source electrode 103 and the drain electrode 104.

上述した構成は、前述した実施の形態１と同様である。実施の形態５では、頭部１０２ａに電気的に接続して形成されたゲート引き出し部１１１を備える。ゲート引き出し部１１１は、構造体１０５の天井部１０５ｂからゲート長方向に、トランジスタ形成領域１２１以外の領域にかけて延在している。ゲート引き出し部１１１は、天井部１０５ｂから側壁１０５ａを経て、トランジスタ形成領域１２１以外の領域にかけて延在している。図５Ａ，図５Ｂでは、ゲート引き出し部１１１を、ソース電極１０３の側に引き出しているが、これに限るものではなく、ドレイン電極１０４の側に引き出してもよい。 The configuration described above is similar to that of the first embodiment described above. In the fifth embodiment, a gate lead portion 111 formed by being electrically connected to the head 102a is provided. The gate lead-out portion 111 extends from the ceiling portion 105b of the structure body 105 in the gate length direction to a region other than the transistor formation region 121. The gate lead-out portion 111 extends from the ceiling portion 105b through the side wall 105a to a region other than the transistor formation region 121. In FIG. 5A and FIG. 5B, the gate lead portion 111 is drawn to the source electrode 103 side, but the present invention is not limited to this, and it may be drawn to the drain electrode 104 side.

実施の形態５では、ゲート電圧が印加される脚部１０２ｂ下端のゲート幅方向において、高周波信号が同時に入力されることになる。このため、実施の形態５によれば、高周波動作時の分布定数的効果を抑制することができ、実効的に電界効果型トランジスタの電流駆動力を増大させることができる。 In the fifth embodiment, the high frequency signal is simultaneously input in the gate width direction at the lower end of the leg portion 102b to which the gate voltage is applied. Therefore, according to the fifth embodiment, the distributed constant effect at the time of high frequency operation can be suppressed, and the current driving force of the field effect transistor can be effectively increased.

また、実施の形態５では、ソース電極１０３の上方に、ゲート引き出し部１１１が存在しているが、これらの間には、比誘電率が最も小さい空洞１０６が形成されているため、寄生容量の増加を十分に抑制することができる。また寄生抵抗の増加をより抑制する効果を得るために、ゲート引き出し部１１１の平面視の形状を、スリットが形成された状態としてもよく、また、頭部１０２ａから離れるほど幅が狭くなるテーパ形状としてもよい。 Further, in the fifth embodiment, the gate lead-out portion 111 exists above the source electrode 103, but since the cavity 106 having the smallest relative dielectric constant is formed between them, the parasitic capacitance The increase can be sufficiently suppressed. In addition, in order to obtain an effect of further suppressing an increase in parasitic resistance, the shape of the gate lead-out portion 111 in plan view may be a state in which slits are formed, and the tapered shape is such that the width becomes narrower as it gets farther from the head 102a. May be

なお、ソース端子およびドレイン端子は、ゲート幅方向に引き出した引き出し配線を用いてソース電極１０３およびドレイン電極１０４に接続すればよい。また、ソース端子およびドレイン端子は、ゲート長方向に引き出した引き出し配線を用いてソース電極１０３およびドレイン電極１０４に接続してもよい。 Note that the source terminal and the drain terminal may be connected to the source electrode 103 and the drain electrode 104 by using lead wirings drawn in the gate width direction. In addition, the source terminal and the drain terminal may be connected to the source electrode 103 and the drain electrode 104 by using lead wirings drawn in the gate length direction.

上述した実施の形態５においても、ゲート電極１０２の頭部１０２ａが、構造体１０５に支持される構成となるので、機械的強度に優れたものとなる。また、誘電率が究極的に低い空洞１０６により、ソース電極１０３およびドレイン電極１０４と、ゲート電極１０２の各部分とが空間分離されるので、寄生容量を抑えた良好な高周波特性が得られる。 Also in the fifth embodiment described above, since the head portion 102a of the gate electrode 102 is supported by the structure body 105, the mechanical strength is excellent. Further, since the source electrode 103 and the drain electrode 104 are spatially separated from the respective portions of the gate electrode 102 by the cavity 106 having an extremely low dielectric constant, excellent high frequency characteristics with suppressed parasitic capacitance can be obtained.

また、空洞１０６を備える構造体１０５は、よく知られた犠牲層を用いるプロセスにより容易に形成可能である。これらの結果、実施の形態５においても、良好な高周波特性を有して機械的強度に優れた電界効果トランジスタが、汎用性の高い製造プロセスによって製造できる。 Further, the structure 105 including the cavity 106 can be easily formed by a well-known process using a sacrificial layer. As a result, also in the fifth embodiment, a field effect transistor having good high frequency characteristics and excellent mechanical strength can be manufactured by a highly versatile manufacturing process.

以上に説明したように、本発明によれば、トランジスタ形成領域に空洞を備えて基板の上に形成された絶縁体からなる構造体の上に、Ｔ型ゲート電極の頭部を配置するようにしたので、良好な高周波特性を有して機械的強度に優れた電界効果トランジスタが、汎用性の高い製造プロセスによって製造できるようになる。 As described above, according to the present invention, the head of the T-type gate electrode is arranged on the structure made of the insulator formed on the substrate with the cavity in the transistor formation region. Therefore, a field effect transistor having excellent high frequency characteristics and excellent mechanical strength can be manufactured by a highly versatile manufacturing process.

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、寸法や材料など、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、化合物半導体を用いた高電子移動度トランジスタを例に説明したが、これに限るものではなく、ＭＩＳ（Metal Insulator Semiconductor）型などの電界効果型トランジスタであっても同様である。 The present invention is not limited to the embodiments described above, and within the technical idea of the present invention, a person having ordinary knowledge in the field can make many modifications and combinations such as dimensions and materials. Is clearly feasible. For example, in the above description, a high electron mobility transistor using a compound semiconductor has been described as an example, but the present invention is not limited to this, and the same applies to a field effect transistor such as a MIS (Metal Insulator Semiconductor) type.

１０１…基板、１０２…ゲート電極、１０２ａ…頭部、１０２ｂ…脚部、１０３…ソース電極、１０４…ドレイン電極、１０５…構造体、１０６…空洞、１０７…ゲート端子、１２１…トランジスタ形成領域。 101... Substrate, 102... Gate electrode, 102a... Head part, 102b... Leg part, 103... Source electrode, 104... Drain electrode, 105... Structure, 106... Cavity, 107... Gate terminal, 121... Transistor formation region.

Claims

A source electrode and a drain electrode formed on the substrate,
A gate electrode provided between the source electrode and the drain electrode,
A structure provided on the substrate and forming a cavity with the substrate, the structure including an insulator surrounding a transistor formation region including the source electrode, the drain electrode, and a gate region between the source electrode and the drain electrode. With and
The ceiling portion of the structure is separated from the source electrode and the drain electrode,
The gate electrode is a T-shaped gate electrode having a head portion arranged above the structure, and a leg portion extending from the head portion to the gate region through the cavity. ..

The semiconductor device according to claim 1,
The semiconductor device is characterized in that the leg portion is formed so that a width thereof in a gate length direction becomes wider toward the head portion.

The semiconductor device according to claim 1 or 2,
The gate electrode is
A plurality of the legs formed separately in the gate width direction,
A semiconductor device comprising: one head portion that is commonly connected to a plurality of leg portions.

The semiconductor device according to any one of claims 1 to 3,
A semiconductor device comprising: a gate lead-out portion that extends from an upper portion of the structure in a gate length direction to a region other than the transistor formation region of the substrate and is connected to the head portion.

The semiconductor device according to any one of claims 1 to 4,
A semiconductor device, wherein a sidewall of the structure is separated from the source electrode and the drain electrode.