JP6709785B2 - 半導体チップを有する電子システムのためのパッケージ - Google Patents

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Description

本願は、概して、半導体デバイス及びプロセスに関し、更に特定して言えば、埋め込み半導体パワーブロック及びハーフブリッジデバイスのための低グレードシリコンパッケージの構造及びウエハスケール製造方法に関連する。
今日の半導体デバイスの大半において、半導体チップは、典型的に、基板（金属性リードフレーム又はマルチレベルラミネートなど）上にアセンブルされ、ロバストな材料（セラミック又は硬化されたプラスチック化合物など）のパッケージに封止される。アッセンブリプロセスは、典型的に、チップを基板パッド又はリードフレームパッドに取り付けるプロセス、及びボンディングワイヤ又ははんだボールを用いてチップ端子を基板リードに接続するプロセスを含む。
広く異なる材料（金属、セラミックス、及びプラスチックなど）の利用により、相互パーツ接合に対する、及び長期間デバイス安定性に対する課題が生じる。一例は、隣接するパーツの剥離である。プラスチックパッケージングされる半導体デバイスでは、熱膨張係数の材料ベースのミスマッチに起因する、熱機械的応力により生じるデバイス信頼性の問題に対する是正手段を特定するために広範な研究が成されてきている。応力効果に起因する劣化は緩和され得るが、なくなることはない。また、プラスチック封止デバイスにおける電気的特性の湿気に関連する劣化が充分に裏付けられいるが、或る程度までしか制御されていない。動作温度逸脱（excursions）後のデバイスにおける金属性接続の疲労及びクラックの開始を防止するために、かなりの努力が幅広く成されてきているが、わずかしか成功していない。
電源回路の中でも広まっているファミリには、ＤＣ電圧を別のＤＣ電圧に変換するためのパワースイッチングデバイスが含まれる。増大しつつある電力搬送要件対し、適切なオプションには、直列に接続されて共通スイッチノードにより共に結合される、２つのパワーＭＯＳ電界効果トランジスタ（ＦＥＴ）を備えた電力ブロックが含まれる。このようなアッセンブリは、ハーフブリッジと呼ぶこともある。レギュレートドライバ及びコントローラが付加される場合、こういったアッセンブリは、パワー段と称され、又はより一般的には同期バックコンバータと称される。同期バックコンバータにおいて、（ハイサイドスイッチと呼ぶこともある）制御ＦＥＴチップは、サプライ電圧ＶＩＮとＬＣ出力フィルタとの間に接続され、（ローサイドスイッチと呼ぶこともある）同期（ｓｙｎｃ）ＦＥＴチップは、ＬＣ出力フィルタと接地電位との間に接続される。制御ＦＥＴチップ及び同期ＦＥＴチップのゲートは、コンバータ及びコントローラのドライバのための回路要素を含み、半導体チップに接続される。チップは接地電位にも接続される。
今日のパワースイッチングデバイスの多くでは、パワーＭＯＳＦＥＴのチップ及びドライバとコントローラのＩＣのチップは、個々の構成要素として水平に隣り合ってアセンブルされる。各チップは、典型的に、金属性リードフレームの矩形又は方形のパッドに取り付けられ、パッドは、出力端子としてのリードによって囲まれる。他のパワースイッチングデバイスにおいて、パワーＭＯＳＦＥＴチップ及びドライバとコントローラのＩＣは、単一のリードフレームパッド上に水平に隣り合ってアセンブルされ、単一のリードフレームパッドは、デバイス出力端子として働くリードによって全４面で囲まれる。リードは、カンチレバーエクステンションなしに共通に整形され、クワッドフラットノーリード（ＱＦＮ）又はスモールアウトラインノーリード（ＳＯＮ）デバイスの様式で配される。チップからリードへの電気的接続は、ボンディングワイヤによって提供され得、ボンディングワイヤの長さ及び抵抗は、著しい寄生インダクタンスをパワー回路に導入する。幾つかの最近導入されたアドバンストアッセンブリにおいて、クリップが多くの接続配線の代わりとなる。これらのクリップは、幅が広く、最小の寄生インダクタンスを導入するが、ワイヤボンドより高価であり、一層多くの関連するアッセンブリプロセスを要する。各アセンブリは典型的にプラスチック封止にパッケージングされ、パッケージングされた構成要素は、電源システムのボード（board）アッセンブリのための個別の構成ブロックとして用いられる。
他の最近導入された方式において、制御ＦＥＴチップ及び同期ＦＥＴチップが、スタックとして互いの頂部上に垂直にアセンブルされ、（これら２つの中で）物理的に一層大きなエリアを有するチップが、リードフレームパッドに取り付けられ、クリップが、スイッチノード及びスタック頂部への接続を提供する。物理的サイズとは関係なく、同期ＦＥＴチップは、デューティサイクル及び導通損失の考慮に起因して、制御ＦＥＴチップの能動エリアより大きな能動エリアを必要とする。同期チップ及び制御チップの両方がソースダウンでアセンブルされるとき、（物理的に且つ能動エリアが）一層大きな同期チップがリードフレームパッド上にアセンブルされ、（物理的に且つ能動エリアが）一層小さな制御チップが、同期チップのドレインに結びつけられたソースを有し、スイッチノードを形成し、そのドレインが入力サプライＶＩＮに結びつけられ、２つのチップ間のスイッチノードにクリップが接続される。パッドは、接地電位にあり、動作において生成される熱のスプレッダとして機能する。スタック頂部の細長いクリップが入力サプライＶＩＮに結びつけられる。
記載される例において、電子システムが単結晶半導体の第１のチップを含み、電子システムは、リッジにより境界づけられるスラブを有するコンテナとして形づくられた単結晶半導体の第２のチップに埋め込まれる第１の電子デバイスを含み、及び第２の電子デバイスを含む。入れ子された（nested）チップは、保持壁により境界づけられるスラブとして形づくられ、導電性トレース及び端子を含む、低グレードシリコンのコンテナにおいてアセンブルされる。第１の電子デバイスは、第１のチップを第２のチップのスラブ上に取り付けることによって第２の電子デバイスに接続される。第１及び第２の電子デバイスは、コンテナにおいて第２のチップを埋め込むことによりコンテナに接続される。入れ子にされた第１及び第２のチップは電子システムとして動作し、コンテナはシステムのパッケージとして動作する。電界効果トランジスタとしての第１及び第２のデバイスでは、システムはパワーブロックである。
シリコンパッケージにフリップ取り付けされ、シリコンパッケージに埋め込まれる、スタックされたシリコンＭＯＳ電界効果トランジスタ（ＦＥＴ）を備えたパワーブロックを含む一実施例の斜視図を図示する。
ラインＡ−Ａに沿った図１のアセンブルされたシステムの断面を示す。
取り付けられ埋め込まれたパワーブロックのスタックされたＭＯＳＦＥＴチップを備えた、低グレードシリコン（ｌ‐ｇ‐Ｓｉ）ウエハの一部の断面を示す。
パワーブロックのためのスタックされたチップをアセンブルするのに適した窪みをエッチング及びメタライズした後の、ｌ‐ｇ‐Ｓｉウエハのサイトの斜視図を図示する。
パワーブロックをアセンブルする際に用いられるＭＯＳＦＥＴチップの金属端子の斜視図を示す。
窪みをエッチングし、図５ＡのチップのＦＥＴ端子にマッチングする金属層を堆積及びパターニングした後の、ｌ‐ｇ‐Ｓｉウエハのサイトの斜視図を示す。
端子を備えたＦＥＴをチップに製造する前の、一つのチップ側にエッチされた窪みを備えた、単結晶シリコンチップの斜視図を図示する。
パッケージとして動作するｌ‐ｇ‐Ｓｉスラブにフリップ取り付けされ、そのｌ‐ｇ‐Ｓｉスラブに埋め込まれる、スタックされたシリコンＭＯＳＦＥＴを備えたアセンブルされたパワーブロックの斜視図を示す。
パッケージとして動作するｌ‐ｇ‐Ｓｉスラブへとエッチングされた窪みに埋め込まれる、スタックされたＭＯＳ ＦＥＴ及び近接するドライバ及びコントローラチップを備える、アセンブルされたパワーコンバータの斜視図を示す。
シリコンパッケージに埋め込まれるスタックされた構成要素チップを備えた電子システムを製造するための方法のフローチャートである。
例示の実施例は、寄生抵抗及びインダクタンスを低減すること、熱的性能及び速度を改善すること、湿度が高く、温度が可変の環境における動作信頼性を高めること、及び製造コストを低減することに関して、半導体トランジスタデバイス、パワーブロック、及びパワーコンバータを著しく改善する。半導体チップが、金属性キャリア上にアセンブルされ、プラスチック封止にパッケージングされる従来のコンポジットパッケージでは、広く異なる熱膨張係数の材料を組み合わせるため、熱機械的応力を起こしやすくなり、非常に長く、時間がかかり、コストのかかる製造フローが要求される。
市場トレンドは、特に、オートモーティブ及びハンドヘルド応用例では、小型化された半導体製品を要望する。例えば、このトレンドは、半導体チップが、並んでアセンブルされる代わりに、貴重な占有面積を節約するために互いの頂部上にスタックされるＤＣ−ＤＣコンバータ構造を好む。
半導体パッケージの材料及びコストの問題は、大量生産、及びルーチンの半導体ウエハ製造の制御されたプロセスを採用し、それらに対応する、パッケージのための構造概念及び製造フローによって解決される。この新たなパッケージは、再生され（reclaimed）、未加工であり（unrefined）、及びドープされていないシリコンからを得られるものなど、低グレードであり、そのため低コストであるシリコンでつくられるウエハから切断されたシリコンスラブを用いることに基づく。ウエハ形状で処理される一方で、スラブは、単結晶デバイスチップをアセンブルするのに適した窪みを得、また、スラブは、キャリアとしてだけでなく、最終的なパッケージとして機能し得る。
この新たなパッケージ概念は、リードフレーム、ボンディングワイヤ、金属性クリップ、はんだボール、並びに、プラスチック、セラミック、及び金属性ハウジングをなくす。代わりに、こういった製造プロセスは、半導体、金属、及び絶縁体をエッチングすること、金属、絶縁体、及びパッシベーションの層を堆積すること、絶縁層を成長させること、及びフォトレジスト技術によりパターニングすることなど、実証されたフロントエンド手法を用いる。
また、クリップなしにチップをスタックするために、アッセンブリ問題は、完成したトランジスタ又は回路を備えたチップのための概念及び製造フローにより解決され、この概念及び製造フローには、窪みを、一層小さなチップを窪みに埋め込むための輪郭及び深さを有する完成したチップへとエッチングすることが含まれる。
結果として得られるデバイスは、熱膨張のミスマッチされた係数の影響を受けず、代わりに、熱機械的応力の最小化を可能にする。また、ワイヤボンド及びクリップがなくされるので、寄生抵抗及びインダクタンスが低減される。この新たなデバイスの熱伝導率（及びそのため電気的性能）は、完成したデバイスのチップを回路基板上に直接取り付けることにより高められる。また、結果として得られるパワーブロック及びパワーコンバータ（スタックされ、埋め込みチップを備える）は、ｘ次元、ｙ次元、及びｚ次元における同時デバイス小型化を可能にする。
図１は、スラブ１３０及びリッジ又は保持壁１３１を含む低グレードシリコン（ｌ‐ｇ‐Ｓｉ）のコンテナに埋め込まれ、及びそのコンテナに取り付けられる、パワーブロック１１０を含む例示の実施例としてシステム１００を図示する。コンテナは、システムの幾つかの端子を示し、また、システムパッケージとして動作する。図２は、ラインＡ−Ａに沿ったパワーブロック１０１を介する断面を示す。この断面は、トランジスタチップの取り付け、及び金属及び絶縁体の層シーケンスを図示する。図３は、アッセンブリを完了した後であるが、低グレードシリコンのウエハの、個別のパッケージングされたシステムへのソーイング前の、複数のパッケージングされたシステムを介する断面を示す。
図１の例を参照すると、スラブ１３０は、平坦な表面１３５を有し、（これらに限定されないが）再生シリコン、未加工シリコン、ドープされていないシリコン、多結晶シリコン、真性多結晶シリコン、低くドープされたｎ型多結晶シリコン、及び低くドープされたｐ型多結晶シリコンを含むグループから選択される低グレードシリコン（ｌ‐ｇ‐Ｓｉ）でつくられる。他の実施例において、ｌ‐ｇ‐Ｓｉ材料は、低抵抗率を得るために重くドープされ得る。図１の例において、スラブ１３０は、約３００μｍの厚み１３０ａ、約５．８ｍｍの長さ１３０ｂ、及び約３．７ｍｍの幅１３０ｃを有する。厚み１３０ａは、ここでは第１の厚みと称される。ｌ‐ｇ‐Ｓｉスラブの材料は、スラブの端部１３１ａにおいて露出される。図１において見えるスラブ頂部は第１の絶縁層１３３でつくられ、これは第１の面１９１を決定する。絶縁層の一部は或る位置で露出され、他の部分が金属層により覆われ、金属層は、システム１００の端子１２０（パワーブロックのスイッチノードなど）、端子１２１（ハイサイドＦＥＴのゲートなど）、及び端子１２２（入力サプライＶＩＮに結びつけられるハイサイドＦＥＴのドレインなど）として構成される。ここでは第１の表面１３０ｄと呼ばれるスラブの絶縁性表面は、第１の面１９１にある。
図１が示すように、スラブ１３０は、面１９１にある頂部表面１３０ｄを備える高められた（elevated）リッジ（ridge）１３１のセットとして構成され、そのため、これらのリッジが或る窪みをフレーミングするようになっている。図１において、システムは２つの平行のリッジを有する。他の実施例において、システムは更に多くのリッジを有し得る。窪みは、第２の面１９２において表面１３４を備える窪んだ中央エリアを含む。表面１３４は、第２の絶縁層１３６により覆われる。中央エリアは、少なくとも半導体チップ１０２を収容するのに適している。中央エリアが一つより多いチップを収容するのに適している別の実施例を図８に示す。図１は、中央エリアの表面が第２の面１９２にあり、これは、第１の面１９１から、本明細書において第１の深さと称する窪み深さ１３２ａだけ離間される。好ましくは、第１の深さ１３２ａは、チップ厚み１０２ａと、窪んだ中央エリアにチップ１０２を取り付けるために用いられる接着性材料の厚みの和に等しい。図１の例において、第１の深さ１３２ａは約６４μｍであり得る。後の図に示すように、中央エリアは、トランジスタ端子などのデバイス端子のための取り付けパッドとして構成される、パターニングされた金属層により覆われる。図２及び図３が示すように、中央エリアのパッドは、内側セット及び周辺セットにグループ化される。
図１において見ることのできるパワーブロック１１０の部分は、本明細書において第２のチップと称する半導体チップ１０２である（第１のチップ１０１は図２及び図３に示されている）。図１の例において、チップ１０２は、重くドープされた単結晶シリコンでつくられ、これにより、大抵、バック金属と称される金属層への直接接触が可能となる。ドープされたシリコンは、真性シリコンのエピタキシャル層により覆われ、これは、パワーブロックのローサイドトランジスタとして機能するドレインダウンＭＯＳ電界効果トランジスタ（ＦＥＴ）を含み、ここでは第２の半導体チップと称される。チップ１０２は、約５０μｍなどの厚み１０２ａを有し、これは、ここでは第３の厚みと称される。第３の厚み１０２ａは、第１の厚み１３０ａより小さいが、第２の厚み１０１ａより大きい（これは、第１の半導体チップ１０１の厚みとして図２及び図３に示されている）。チップ１０２は、平坦な側１０２ｄ（図１）を有し、これは、本明細書において第３の側と称する。
図１の例示のＭＯＳＦＥＴは、スラブ１３０から離れて面する第３の側のソース端子１４０及びゲート端子１４１を有する。ソース端子１４０は、接地電位に電気的に結びつけられる。他の例において、半導体チップは、シリコンゲルマニウム、ガリウムヒ化物、ガリウム窒化物、又は半導体デバイス材料として用いられるその他のＩＩＩ−Ｖ及びＩＩ−ＶＩ化合物でつくられ得る。更に他のＦＥＴ実施例において、ドレイン端子は、スラブから離れて面し得る。更に他の実施例において、トランジスタは、スラブから離れて面するコレクタコンタクトを有するバイポーラトランジスタであり得、又はバイポーラトランジスタは、スラブから離れて面するエミッタ端子を有し得る。
図２は、図１におけるラインＡ−Ａに沿ったシステム１００の断面を示すので、スラブ１３０のリッジは表わされていない。代わりに、図２は、スラブの平坦な表面１３５、及び窪んだ中央エリアの平坦な表面１３４を示し、平坦な表面１３４は第２の面１９２にある。図２は更に、第１の半導体チップ１０１及び第２の半導体チップ１０２を示し、第２の半導体チップ１０２は、第１のチップ１０１より大きくし得る。両チップは、シリコンなどの単結晶半導体材料でつくられる。第２のチップ１０２に対し、図２は、本明細書において第３の側と称する平坦な側１０２ｄを示す。図２は更に、チップ１０２が第４の側１０２ｂを有し、第４の側１０２ｂは、輪郭形成される（contoured）ことを図示する。第４の側１０２ｂの輪郭は、第３の面１９３における表面を備えたリッジ１０３のセットとして構成され、リッジ１０３は或る窪みをフレーミングする。図２において、チップ１０２は２つの平行のリッジを有する。他の実施例において、チップ１０２は更に多くのリッジを有し得る。窪みは、面１９３に平行な第４の面１９４における表面１０２ｃを備える窪んだ平坦な中央エリアを含む。中央エリアは、第１のチップ１０１を収容するのに適しており、そのため、第２のチップ１０２に埋め込まれる。図１は、第４の面１９４が、第３の面１９３から、第１の深さ１３２ａより小さな第２の深さ１３２ｂ離間され、その金属層及び取り付け材料の層を備えた第１のチップ１０１の厚みを収容するのに適していることを図示する。
図２は、チップ１０２の表面１０２ｃを含む第４の側１０２ｂが、金属層２２１により均一に覆われることを示しており、これは、バック金属と称されることもある。好ましくは、層２２１は、半導体結晶への接着のため耐火性金属（チタン又はタングステンなど）の層を含み、その後、ニッケルの層、及び貴金属（銀、パラジウム、又は金など）の最外層が続く。幾つかの製品において、耐火性金属層は省かれる。チップ１０２の第３の側１０２ｄの一部も、チタン、ニッケル、及び銀、又はニッケル及び金のみなど、同様の金属選択のスタックされた層のシーケンスを有する。スタックされた金属層は、パッド２２２及び２２３にパターニングされる。
図２の例示の実施例において、チップ１０２は、パワーブロックのローサイドＦＥＴとして機能する電界効果トランジスタ（ＦＥＴ）を含む。上述のように、チップ１０２のバルク単結晶シリコンは、重くドープされ、いわゆるバック金属層２２１に対する良好な接触を成す。図２のこの例では、金属層２２１を備えたメタライズされた第４のチップ側１０２ｂは、スイッチノードに電気的に結びつけられる、ローサイドＦＥＴのドレイン端子として機能し、パッド２２２は、ソース端子に電気的に結びつけられる接地電位であり、パッド２２３は、ローサイドＦＥＴのゲート端子である。図２が示すように、チップ１０２の第４のチップ側１０２ｂは、リッジ、及びリッジに対して窪んでいる中央エリアを含む。
その一層小さなサイズ及び厚みに基づいて、第１のチップ１０１は、第２のチップ１０２の窪みに埋め込まれる。上述のように、第１のチップ１０１は、シリコンなどの単結晶半導体材料でつくられる。第２のチップ１０２とは対照的に、第１のチップ１０１の第１の側１０１ｄ及び第２の側１０１ｂはいずれも平坦である。第１のチップ１０１は、第２の深さ１３２ｂより小さい厚み１０１ａを有し、そのため、第１のチップ１０１（その金属層及び取り付け層と共に）は、第２のチップ１０２の窪んだ中央エリアに埋め込まれ得る。
図２の例示の実施例において、チップ１０１は、電界効果トランジスタ（ＦＥＴ）を含み、これは、パワーブロックのハイサイドＦＥＴとして機能し、第１及び第２のチップ側の端子を有する。この例では、第１のチップ側１０１ｄの金属パッド２１１は、入力サプライＶＩＮに電気的に結びつけられる、ハイサイドＦＥＴのドレイン端子として機能し、パッド２１３はハイサイドＦＥＴのゲート端子である。
図２が図示するように、スラブ１３０のｌ‐ｇ‐Ｓｉ材料は、好ましくは熱成長された二酸化シリコンである、絶縁層１３６により覆われる。幾つかの場所において、絶縁層は増大された厚みを有し、これは、下記プロセスフローにより述べられる、金属層のパターニングの二次的効果である。次に、絶縁層１３６は金属層により覆われる。一つの金属層で充分であり得るが、図２は、金属層のシーケンスの好ましい方法を図示する。第１の層２３１は、チタンなどの耐火性金属でつくられ、その後、チタン窒化物などの化合物層が続く。代替の選択肢には、タングステン、チタンタングステン、又は別の耐火性金属の層が含まれる。耐火性金属は、絶縁層１３６に強く接着する。その後、耐火性金属層上にアルミニウムの層２３２が配置され、層２３２は、層２３１より厚いことが好ましい。幾つかの応用例では、トランジスタ端子の取り付けを促進するために、アルミニウム層２３２の頂部上に、ニッケルの層及び金の薄い層（いずれの層も図２において２３３で示す）を堆積することが好ましい。
金属層２３１及び２３２（及び任意選択の２３３）は、スラブ１３０の窪んだ中央エリアにおいてパターニングされる。パターニングの結果、内側セット及び周辺セットにグループ化される複数のパッドとなる。内側セットのパッドは、第１のチップ１０１のトランジスタの端子に合致し、周辺セットのパッドは、第２のチップ１０２のリッジの端子に合致する。図２の第１のチップ１０１では、内側セットのパターニングされた金属パッドは、ハイサイドＦＥＴのドレイン端子２４１及びゲート端子２４３を含む。図２の第２のチップ１０２では、周辺セットのパターニングされた金属パッドは、パワーブロックのスイッチノード端子２４２を含み、これは、ハイサイドＦＥＴのソース端子及びローサイドＦＥＴのドレイン端子を組み合わせる。
図３は、各スラブサイトにおける第１及び第２のＦＥＴチップのアッセンブリを完成した後の、複数のスラブサイトを備えたｌ‐ｇ‐Ｓｉウエハ３３０の一部を示す。図３が示すように、各スラブサイトに対し、アッセンブリは、第２のチップ１０２の窪みに埋め込まれる第１のチップ１０１を囲み、第２のチップは、それぞれのスラブの窪みに埋め込まれる。第２のチップ１０２は、リッジ１０３により境界づけられたスラブ１０４を含むコンテナとして形成される。埋め込み位置は、第２のチップ１０２の第４の側のメタライズされた窪んだ中央エリアが、第１のチップの第２の側の端子に取り付けられ、第２のチップのメタライズされたリッジが、中央のｌ‐ｇ‐Ｓｉエリアの周辺セットのパッドに取り付けられ、そのため、第２のチップの第３の側のトランジスタ端子が、それぞれのｌ‐ｇ‐Ｓｉスラブのリッジ上の金属層と共平面であることを暗示する。図３において、共平面性の面を１９１で示し、本明細書においてこれを第１の面と称する。
図３において、スラブサイトを分離するためのウエハを介する切断ラインが、３４０で示される。シンギュレーションの後、個別のシステムは、図１に示したシステム１００として見える。システム１００が回路基板に接続されるとき、金属層２２２（ソース端子１４０として）及び金属層２２３（ゲート端子１４１として）は、外部パーツへの取り付けのための準備ができている。
別の実施例は、デバイスパッケージとして適する保持壁により境界づけられた半導体スラブを製造する方法、及び半導体デバイスのためのパッケージとしてシリコンスラブを用いるパッケージングされた電子システムを製造する方法である。幾つかのプロセスが、図４、図５Ａ、図５Ｂ、図６、及び図７において要約される。シリコンパッケージに埋め込まれるスタックされたチップを備えた電子システムを製造するためのプロセスフローの概要が、図９のフローチャートにおいて提示されている。半導体スラブを製造するプロセスフローは、複数のスラブサイトを含む低グレードシリコン（ｌ‐ｇ‐Ｓｉ）のウエハを提供することで開始する（プロセス９０１）。ウエハは、２つの平行で平坦な表面を有し、その一つが第１の表面と称される。好ましいウエハ直径は３００ｍｍであるが、一層小さな直径も用いられ得る。第１の表面の面は、第１の面１９１と称される。好ましくは、最終ウエハ（ダイシング前）は、約３００μｍの厚み１３０ａ（第１の厚みと称される）を有する。それにもかかわらず、先行する処理工程が一層厚いウエハを用いて実施され得、バックグラインドにより最終厚みが得られる。従って、図３の明示１１０ａは、１３０ａより大きな厚みのこのようなウエハを示すことを意図している。ｌ‐ｇ‐Ｓｉは、再生シリコン、未加工シリコン、ドープされていないシリコン、多結晶シリコン、及び真性多結晶シリコンを含むグループから選択され得る。スラブから隔離されたトランジスタ端子を備えたデバイスでは、ｌ‐ｇ‐Ｓｉ材料は、低くドープされたｎ型多結晶シリコン及び低くドープされたｐ型多結晶シリコンも含み得る。これに比べ、スラブに短絡されるトランジスタ端子を備えたデバイスでは、ｌ‐ｇ‐Ｓｉ材料は、低抵抗率ｎ型多結晶シリコン及び低抵抗率ｐ型多結晶シリコンも含み得る。
いずれかのｌ‐ｇ‐Ｓｉ選択肢での次のプロセスにおいて、第１の絶縁層１３３が、ウエハの第１の表面上に形成され（プロセス９０２）、この層は全てのスラブサイトを覆う。絶縁性表面層を形成する好ましい手法は、シリコンを熱酸化することである。代替の手法には、二酸化シリコン、シリコン窒化物、シリコンカーバイド、又はそれらの組み合わせの層を堆積すること、及びシリコン化合物とは異なる絶縁化合物を堆積することが含まれる。
その後、第１の絶縁層は、下にあるｌ‐ｇ‐Ｓｉを露出させるために各スラブサイトの中央部から取り除かれ、一方、周辺サイト部分の上の第１の絶縁層１３３は取り除かれないまま残って、各中央部をフレーミングするリッジを形成する（プロセス９０３）。リッジは、中央部分を境界づける保持壁又は縁と称されることもある。
次のプロセス（プロセス９０４）において、各スラブサイトの中央エリアの露出されたｌ‐ｇ‐Ｓｉは、第１の面から深さ１３２ａだけ窪んだ第２の面１９２における平坦な中央部を有する第２のｌ‐ｇ‐Ｓｉ表面を備えた窪みをつくるため、ＫＯＨなどを用いて、エッチングされる。図４は、処理状態における個別のスラブサイトを示し、これは、前に参照した製造プロセスの結果を要約し、示されているサイトは、想像線で示すような一層大きなウエハの必須部分である。
図４における個別のスラブサイトでは、窪みは、２つの平行のリッジにより境界づけられた矩形の構成を有する。他のデバイスでは、窪みのため及びリッジのために他の構成が用いられ得る。また、エッチングプロセスにより形成される窪みは、第１の面１９１と第２の面１９２との間のｌ‐ｇ‐Ｓｉの段（step）をつくる。好ましくは、段は９０度未満傾斜される。より好ましくは、段は、第１及び第２のｌ‐ｇ‐Ｓｉ表面間の緩やかなスロープ４０１を形成して、とぎれない（uninterrupted）金属層が容易にスロープ４０１上に堆積され得るようにする。
図２のパッケージングされたトランジスタデバイスとなるプロセスフローにおいて、このフローは、複数のスラブサイト２１０を含む、ドープされていない又は弱くドープされたｌ‐ｇ‐Ｓｉのウエハを提供することにより開始する。各サイトが、第１の面２９０における頂部、及びリッジによりフレーミングされた窪みを備えて、リッジ状に構成される。窪みは、第２の面２９１における窪んだ中央エリアを含み、第１の面から深さ１１２だけ離間される。第２の絶縁層１３６が、第２のシリコン表面上に形成され、層１３６は、全てのスラブサイトを覆う（プロセス９０５）。他の手法が可能であるが、好ましくは、第２の絶縁層は、第２の層１３６の二酸化シリコンが第１の層１３３の残された二酸化シリコンとマージするように、熱的に成長される。
次に、金属の少なくとも一つの層２３１が、全てのスラブサイトを覆って、第２の絶縁層１３６上に配置される（プロセス９０６）。好ましくは、チタンなどの耐火性金属の第１の層が選択され、その後、チタン窒化物などの化合物層が続く。代替の選択肢には、タングステン、チタンタングステン、又は別の耐火性金属の層が含まれる。耐火性金属は絶縁層１３６に強く接着する。その後、耐火性金属層上にアルミニウムの層２３２が配置される。層２３２は層２３１より厚いことが好ましい。幾つかの応用例では、トランジスタ端子の取り付けを促進するため、アルミニウム層２３２の頂部上に、ニッケルの層及び金の薄い層（図２においていずれの層も２３３で示す）を堆積することが好ましい。
次に、金属層２３１及び２３２（及び２３３）は、各スラブサイトにおいてパターニングされる（プロセス９０７）。図４は、個別のスラブのパターニングされた金属パッドの概要を示す。リッジ上に、システム端子が形成される。中央サイト部分において、トランジスタ端子のための（又は他のデバイス端子のための）パッドがつくられ、これらは、内側セット及び周辺セットにグルーピングされる。
図４に示す例のためのリッジ上で、金属層１２０は、パワーブロックのスイッチノードのためのシステム端子となることが予定されており、金属層１２１は、ハイサイドＦＥＴのゲートのための端子となり、層１２２は、システムの入力サプライＶＩＮに結びつけられるハイサイドＦＥＴのドレインのシステム端子となる。図４の例の中央サイト部分において、パターニングの結果は、トランジスタの端子に合致する、内側及び周辺セットにグルーピングされる複数パッドとなっている。内側セットのパッドは、ハイサイドＦＥＴのドレイン端子２１１のためのパッド４１１（リッジ上で端子１２２として終了する）、及びハイサイドＦＥＴのゲート端子２１３のためのパッド４１３（リッジ上で端子１２１として終了する）を含む。周辺セットのパッドは、スイッチノード端子のためのパッド４２０（リッジ上で端子１２０として終了する）を含む。
パターニング後、シリコン窒化物などのパッシベーション材料の層２０５が、全てのスラブサイトを覆って、パターニングされた金属層上に配置される（プロセス９０８）。その後、下にある金属を露出させるために、パッシベーション層２３７が、各スラブサイトにおいて、リッジ上の端子から及び中央部におけるパッドから取り除かれる。これに対し、スロープの上及びパッド間のパッシベーション材料は、取り除かれないままとなる。
次のプロセス９０９において、第１の半導体チップ１０１は、平坦な第１の側１０１ｂ及び反対の平坦な第２の側１０１ｄ、並びに、ｌ‐ｇ‐Ｓｉスラブの第１の厚み１３０ａより小さな第２の厚み１０１ａを有する。第１のチップは、第１及び第２のチップ側の端子を備えたトランジスタを含み得る。図５Ａの例では、チップは、六面体として形づくられ、単結晶シリコンでつくられる。チップは、第１のチップ側のソース端子、及び反対の第２のチップ側のドレイン端子２１１及びゲート端子２１３を備えた、ＦＥＴを含み得る。他のシステムでは、チップ１０１は、バイポーラトランジスタを含み得、又は、異なる端子分布を有し得、或いは、チップ１０１は、ガリウムヒ化物、ガリウム窒化物、又は任意の他の半導体単結晶化合物でつくられ得る。
次に、第１のチップ１０１の第１の側の端子は、ｌ‐ｇ‐Ｓｉウエハの各スラブ１３０の中央エリアの内側セットのそれぞれのパッドに取り付けられる（プロセス９１０）。好ましい取り付け材料は、接着性重合体の化合物を含む導電性ペーストである。図５Ｂは、図５Ｂにおいて５００で示すサブアッセンブリをつくる取り付け後の例示のスラブサイトを示す。サブアッセンブリにおいて、第１のチップの第２の側の端子２１２は、第１の面１９１に向かって面する。図５Ｂの例において、端子２１２は、第１のチップのＦＥＴのソース端子を表す。
図６に示す次のプロセス９１１において、第２の半導体チップ１０２は、平坦な第３の側１０２ｄ、及び反対の輪郭形成された第４の側１０２ｂ、及び、第１の厚みより小さいが、第２の厚み１０１ａより大きい第３の厚み１０２ａを有する。第４の側１０２ｂは、第３の面から第２の深さ１３２ｂだけ窪んだ平行の第４の面１９４において平坦な中央エリアを含む窪みをフレーミングする第３の面１９３におけるリッジ又は保持壁として構成される。第２の深さ１３２ｂは、スラブの第１の深さ１３２ａより小さく、第１のチップ１０１を収容するのに適切であるように構成される。
第２のチップ１０２は、大抵はシリコンである、単結晶半導体でつくられ、これは、重くドープされ、第４の側１０２ｂを覆う均一な金属層に対する良好な接触を成す。また、チップ１０２は、ＦＥＴ又はバイポーラトランジスタなどの能動デバイスを形成するために適切なエピタキシャル層を含む。図６の例において、トランジスタは、第３の側１０２ｄのソース端子２２２及びゲート端子２２３、並びに、第４の側１０２ｂのドレイン端子を備えたＦＥＴである。
図７は、図５Ｂのサブアッセンブリ５００を備えた第２のチップ１０２のアッセンブリを図示する（プロセス９１２）。このプロセスにおいて、第２のチップ１０２の第４の側１０２ｂのメタライズされた窪んだ中央エリアは、それぞれの第１のチップ１０１の第２の側１０１ｂの端子に取り付けられ、第２のチップ１０２のメタライズされたリッジは、中央ｌ‐ｇ‐Ｓｉエリアのそれぞれの周辺セットのパッドに取り付けられる。このアッセンブリプロセスにおいて、第２のチップの第３の側１０２ｄのトランジスタ端子２２２及び２２３は、それぞれのｌ‐ｇ‐Ｓｉスラブ１３０のリッジ上の端子１２０、１２１、及び１２２と共平面となる。全ての取り付けプロセスが、接着性重合体の化合物の導電性ペーストを用いて実施されることが好ましいが、代替として、これらは、鉛フリーはんだを用いて実施されてもよい。システム端子の共平面性は、システムの外部ボードへのアッセンブリを促進する。
チップがウエハのサイトの窪みにおいてアセンブルされた後、ｌ‐ｇ‐Ｓｉウエハは、のこぎり又はレーザーによって、図１に示したような、シンギュレートされたシステムに切断される（プロセス９１３）。
シリコンパッケージに埋め込まれるスタックされた半導体チップを備えた電子システムは、多数の技術的利点を提供する。従来のシステムに比べて、複数のパーツがなくされ、これらは全て、コストがかかり、製造に労力がかかり、また、ボンディングワイヤ、接続クリップ、金属性リードフレーム、プラスチックモールディング化合物、及び鉛を備えたはんだなどの電気的パラメータに依存する。熱的性能は、ケースに対する、頂部に対する、周囲環境に対する、及びヒートシンクに対する低θパラメータによって著しく改善される。能動シリコン対パッケージの比は高く、全体的なシステム厚みは非常に薄く（約０．３〜約０．５ｍｍ）保たれ得る。チップ及びパッケージの熱膨張係数間の差は、最小化されるか又はなくされ、そのため熱機械的応力が最小化される。
他の実施例が、同期バックコンバータと称されることの多い、ＤＣ−ＤＣパワーコンバータなどの電子システムである。図８に示す例示のコンバータは、互いに埋め込まれる２つのＦＥＴチップの垂直のスタックを含み、近接するドライバ及びコントローラチップが、保持壁を備えるスラブとして形成されるｌ‐ｇ‐Ｓｉコンテナ上にアセンブルされる。例示のシステムは、５．０ｍｍの長さ８０１、３．０ｍｍの幅８０２、及び０．４５ｍｍの高さ８０３を有する。ドライバ及びコントローラチップ８１０の全ての金属端子及びシリコン裏側８１０ａが共平面であり、共通の面を１９１で示す。図１及び図７において用いられた指定を採用及び拡張することにより、図８は、埋め込まれたＦＥＴを備えたパワーブロック１１０と、スラブ１３０に取り付けられた反転された（flipped）ドライバ及びコントローラチップ８１０とを示す。図８の例において、金属層２２２が、ローサイドＦＥＴ（同期ＦＥＴ）のソース端子であり、層２２３が、ローサイドＦＥＴ（同期ＦＥＴ）のゲート端子であり、金属層１２２が、入力サプライＶＩＮに電気的に結びつけられる、ハイサイドＦＥＴのドレイン端子であり、層１２１が、ハイサイドＦＥＴのゲート端子であり、層１２０が、スイッチノードの端子であり、金属層８１１、８１２、８１３、８１４、８１５、及び８１６が、反転されたチップ８１０の統合されたドライバ及びコントローラ回路の出力ピンである。露出されたシリコン表面８１０ａは、外部ボードへの取り付けを促進するためにメタライズされ得る。
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。例えば、例示の実施例は、電界効果トランジスタに、及び、他の適切なパワートランジスタ、バイポーラトランジスタ、絶縁されたゲートトランジスタ、サイリスタ、及びその他にも適用する。
別の例として、パワーコンバータの構造及び製造方法に対する上記考慮は、レギュレータ、多出力パワーコンバータ、感知端子を備えた応用例、及びケルビン端子を備えた応用例、及びその他に適用する。
別の例として、好ましくは、裏側がヒートシンクに接続され得るように、デバイスのボードへの取り付けの後、ｌ‐ｇ‐Ｓｉのブランクの裏側を用いることによって、パッケージングされたトランジスタ及びコンバータの高電流能力が更に拡張され得、効率が更に高められる。この構成において、デバイスは、その熱をボードに及びヒートシンクに放散し得る。

Claims (25)

  1. 電子システムであって、
    単結晶半導体の第１のチップであって、一方の側上の第１のソース端子と第１のゲート端子と、他方の側上の第１のドレイン端子とを含む、前記第１のチップと、
    単結晶半導体の第２のチップであって、一方の側上の第２のソース端子と、他方の側上の第２のドレイン端子と第２のゲート端子とを含む、前記第２のチップと、
    保持壁により境界づけられるスラブを有するコンテナと、
    を含み、
    前記第１のチップが第２のチップに取り付けられ、前記第１のドレイン端子が前記第２のソース端子に取り付けられ、前記第２のドレイン端子と前記第２のゲート端子とが前記コンテナに取り付けられる、電子システム。
  2. 請求項１に記載のシステムであって、
    前記第１のドレイン端子が前記第２のソース端子に直接に取り付けられる、システム。
  3. 請求項１に記載のシステムであって、
    前記第２のドレイン端子と前記第２のゲート端子とが前記コンテナに直接に取り付けられる、システム。
  4. 請求項１に記載のシステムであって、
    前記コンテナがシリコンである、システム。
  5. 請求項１に記載のシステムであって、
    前記保持壁が複数のリッジである、システム。
  6. 請求項１に記載のシステムであって、
    前記単結晶半導体がシリコンであり、前記第１及び第２のチップがＭＯＳ電界効果トランジスタであり、前記電子システムがパワーブロックである、システム。
  7. 請求項１に記載のシステムであって、
    前記電子システムがレギュレータである、システム。
  8. 電子システムであって、
    単結晶半導体の第１のチップであって、一方の側上の第１のソース端子と第１のゲート端子と、他方の側上の第１のドレイン端子とを含む、前記第１のチップと、
    単結晶半導体の第２のチップであって、保持壁により境界づけられるスラブを有し、一方の側上の第２のソース端子と、他方の側上の第２のドレイン端子と第２のゲート端子とを含む、前記第２のチップと、
    保持壁により境界づけられるスラブを有するコンテナと、
    を含み、
    前記第１のチップが前記第２のチップに取り付けられ、前記第１のドレイン端子が前記第２のソース端子に取り付けられ、前記第２のドレイン端子と前記第２のゲート端子とが前記コンテナに取り付けられる、電子システム。
  9. 請求項８に記載のシステムであって、
    前記第１のチップが第１の電子デバイスを含み、前記第２のチップが第２の電子デバイスを含む、システム。
  10. 請求項９に記載のシステムであって、
    前記コンテナのスラブに直接に取り付けられる第３のチップを更に含み、前記第３のチップが第３の電子デバイスを含む、システム。
  11. 請求項１０に記載のシステムであって、
    前記単結晶半導体がシリコンであり、前記第１及び第２の電子デバイスがＭＯＳ電界効果トランジスタであり、前記第３の電子デバイスが集積回路であり、前記電子システムがパワーコンバータである、システム。
  12. パッケージ化された電子システムであって、
    第１の厚みと第１の面における表面とを有するシリコンのスラブであって、前記第１の面から第１の深さだけ離間される第２の面において窪んだ中央エリアを含む窪みを形作る前記第１の面におけるリッジとして構成され、前記リッジと前記中央エリアとがパッドにパターニングされる金属層により覆われ、前記中央エリアの前記パッドが内側セットと周辺セットとにグループ化される、前記スラブと、
    第１及び反対の第２の側と前記第１の厚みより小さな第２の厚みとを有する第１の半導体チップであって、前記第１及び第２の側上に端子を有するトランジスタを含み、前記第１の側の端子が前記スラブの前記中央エリアの前記内側セットのそれぞれのパッドに取り付けられてサブアッセンブリをつくり、前記第２の側の端子が前記第１の面に向かって面する、前記第１の半導体チップと、
    第３及び反対の第４の側と前記第１の厚みより小さいが前記第２の厚みより大きい第３の厚みとを有する第２の半導体チップであって、前記第４の側が、前記第１の深さより小さい第２の深さだけ第３の面から窪んで前記第１の半導体チップを収容するのに適している平行の第４の面における中央エリアを含む窪みを形作る第３の面におけるリッジとして構成され、前記第４の側がメタライズされ、前記第２の半導体チップが前記第３及び第４の側上に端子を有するトランジスタを含む、前記第２の半導体チップと、
    を含み、
    前記第４の側の前記窪みが、前記第１の半導体チップの前記第２の側上の前記端子に取り付けられ、前記第２の半導体チップの前記リッジが前記周辺セットに取り付けられる、パッケージ化された電子システム。
  13. 請求項１２に記載のシステムであって、
    前記第１及び第２の半導体チップの前記トランジスタがＭＯＳ電界効果トランジスタであり、前記パッケージ化された電子システムがパワーブロックである、システム。
  14. 請求項１２に記載のシステムであって、
    前記第１及び第２の半導体チップの前記トランジスタがバイポーラトランジスタであり、前記パッケージ化された電子システムがレギュレータである、システム。
  15. パッケージ化された電子システムを製造するための方法であって、
    複数のスラブサイトを含む低グレードシリコン（ｌ‐ｇ‐Ｓｉ）のウエハを提供することであって、前記ウエハが第１の厚みと第１の表面における第１の面とを有し、各スラブサイトが、前記第１の面から第１の深さだけ離間される第２の面において窪んだ中央エリアを含む窪みを形作る前記第１の面におけるリッジとして構成され、前記リッジと前記中央エリアとが、トランジスタ端子に接触するためのパッドにパターニングされる金属層により覆われ、前記中央エリアの前記パッドが内側セットと周辺セットとにグループ化される、前記ウエハを提供することと、
    平坦な第１及び反対の平坦な第２の側と前記第１の厚みより小さな第２の厚みとを有する複数の第１の半導体チップを提供することであって、前記第１の半導体チップが前記第１及び第２の側上に端子を有するトランジスタを含む、前記複数の第１の半導体チップを提供することと、
    前記第１の側の前記端子を各スラブサイトの前記中央エリアの前記内側セットのそれぞれのパッドに取り付けることであって、サブアッセンブリをつくり、前記第２の側の前記端子が前記第１の面に向かって面する、前記第１の側の前記端子を取り付けることと、
    平坦な第３及び反対の輪郭形成された第４の側と前記第１の厚みより小さいが前記第２の厚みより大きい第３の厚みとを有する複数の第２の半導体チップを提供することであって、前記第４の側が、前記第１の深さより小さい第２の深さだけ第３の面から窪んで前記第１の半導体チップを収容するのに適している、平行の第４の面における平坦な中央エリアを含む窪みを形作る第３の面におけるリッジとして構成され、前記第４の側が均一にメタライズされ、前記第２の半導体チップが前記第３及び第４の側上に端子を有するトランジスタを含む、前記複数の第２の半導体チップを提供することと、
    各サブアッセンブリに対して、前記第２の半導体チップの前記第４の側の前記メタライズされた窪んだ中央エリアを前記それぞれの第１の半導体チップの前記第２の側上の前記端子に取り付け、前記第２の半導体チップの前記メタライズされたリッジを前記スラブサイトの前記中央エリアの前記それぞれの周辺セットの前記パッドに取り付けることであって、そのため、前記第２の半導体チップの前記第３の側上の前記トランジスタ端子が、前記それぞれのスラブサイトの前記リッジ上の前記金属層と共面である、前記取り付けることと、
    を含む、方法。
  16. 請求項１５に記載の方法であって、
    前記取り付けることが導電性接着材を用いる、方法。
  17. 請求項１５に記載の方法であって、
    パッケージとしてスラブに埋め込まれるトランジスタチップを有する個別の多出力デバイスを個片化するために前記ウエハをダイシングすることを更に含む、方法。
  18. 請求項１７に記載の方法であって、
    前記第１及び第２の半導体チップの前記トランジスタがＭＯＳ電界効果トランジスタであり、前記電子システムがパワーブロックである、方法。
  19. 請求項１７に記載の方法であって、
    前記第１及び第２の半導体チップの前記トランジスタがバイポーラトランジスタであり、前記電子システムがレギュレータである、方法。
  20. 請求項１５に記載の方法であって、
    前記低グレードシリコン（ｌ‐ｇ‐Ｓｉ）のウエハを提供することが、
    複数のスラブサイトを含むウエハを提供することであって、前記ウエハが第１の厚みと第１の面における第１の表面とを有する、前記ウエハを提供することと、
    前記第１の表面上に第１の絶縁層を形成することであって、前記第１の絶縁層が全てのスラブサイトを覆う、前記第１の絶縁層を形成することと、
    前記スラブサイトの一部を露出させるために各スラブサイトの中央エリアから前記第１の絶縁層を取り除き、各中央エリアを形作るリッジを形成するために周辺セット部分の上の前記第１の絶縁層を取り除かれないまま残すことと、
    前記第１の面から第１の深さだけ窪んだ第２の面における中央平坦部を有する第２の表面と、前記第１及び第２の面間のスロープとを備える窪みをつくるように、各スラブサイトの前記露出された一部をエッチングすることと、
    前記第２の表面上に各スラブサイトの前記中央エリアを覆う第２の絶縁層を形成することと、
    前記ウエハの上に金属の少なくとも１つの層を堆積することと、
    前記リッジ上のデバイス端子と前記中央エリアにおけるトランジスタ端子に合致する複数のパッドとを形成するために、各スラブサイトにおいて前記金属層をパターニングすることであって、前記パッドが内側セットと周辺セットとにグループ化される、前記金属層をパターニングすることと、
    全てのデバイスサイトを覆って前記ウエハの上にパッシベーション層を堆積することと、
    各デバイスサイトにおいて、前記パッシベーション層の下にある前記金属層を露出させるために前記リッジ上の前記端子からと前記中央エリアにおける前記パッドから前記パッシベーション層を取り除く一方で、前記スロープ上と前記パッド間との前記パッシベーション層を取り除かれないまま残すことと、
    を含む、方法。
  21. 請求項２０に記載の方法であって、
    前記エッチングすることが、前記第１及び第２の面間に低グレードシリコン（ｌ‐ｇ‐Ｓｉ）の段を形成し、前記段が９０度未満の角度で傾斜する、方法。
  22. 請求項２０に記載の方法であって、
    前記ウエハの前記低グレードシリコン（ｌ‐ｇ‐Ｓｉ）が、これらに限定されないが、再生（ｒｅｃｌａｉｍｅｄ）シリコンと未加工（ｕｎｒｅｆｉｎｅｄ）シリコンとドープされていないシリコンと多結晶シリコンと真性多結晶シリコンと低くドープされたｎ型多結晶シリコンと低くドープされたｐ型多結晶シリコンとを含むグループから選択される、方法。
  23. 請求項２０に記載の方法であって、
    前記金属層が、チタンとチタン窒化物とアルミニウムとの各々の層を含む、方法。
  24. 請求項２０に記載の方法であって、
    前記金属層上にニッケルの層を堆積することを更に含み、その後、金の最外層が続く、方法。
  25. 請求項１５に記載の方法であって、
    前記複数の第２の半導体チップを提供することが、
    低抵抗率バルク半導体と真性半導体のエピタキシャル層とを含む半導体ウエハを提供することであって、前記半導体ウエハが、第３の厚みを有し、複数のデバイスサイトを含む、前記半導体ウエハを提供することと、
    各デバイスサイトにおいてトランジスタを形成することであって、前記トランジスタが前記エピタキシャル層と前記バルク半導体との表面上の端子を有する、前記トランジスタを形成することと、
    バルク半導体のリッジにより形作られる、第１の半導体チップを収容するのに適するサイズと深さとを有する平坦な中央エリアを備えるキャビティを形成するために各デバイスサイトの前記バルク半導体をエッチングするが、第３の厚みの前記バルク半導体の一部をエッチングされないまま残すことと、
    金属の少なくとも１つの層を前記半導体ウエハの前記エピタキシャル層と前記エッチングされたバルク半導体の前記表面との上に堆積すること、
    各デバイスサイトの前記エピタキシャル層の前記表面上の前記金属層をパターニングするが、前記中央エリアと各デバイスサイトの前記キャビティの前記リッジとの上の前記金属層をパターニングされないまま残すことにより、メタライズされたトランジスタ端子を形成することと、
    メタライズされたリッジを有する第３の厚みの個別の第２の半導体チップを個片化するために、前記ウエハをダイシングすることと、
    を含む、方法。
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