JP6709062B2 - Semiconductor device, manufacturing method thereof, and power conversion device using the same - Google Patents

Semiconductor device, manufacturing method thereof, and power conversion device using the same Download PDF

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Description

本発明は、半導体装置、その製造方法、及びそれを用いた電力変換装置に関する。例えば、エアコンや電子レンジなどの小電力機器から、鉄道や製鉄所のインバータなどの大電力機器まで広く使われているものに好適な半導体装置、その製造方法、及びそれを用いた電力変換装置に関する。 The present invention relates to a semiconductor device, a method for manufacturing the semiconductor device, and a power conversion device using the semiconductor device. For example, the present invention relates to a semiconductor device suitable for widespread use from small power equipment such as air conditioners and microwave ovens to large power equipment such as inverters in railways and steelworks, a manufacturing method thereof, and a power conversion device using the same. .

地球温暖化が世界共通の重要な緊急課題となっており、その対策の一つとしてパワーエレクトロニクス技術の貢献期待度が高まっている。例えば、電力変換機能を司るインバータの高効率化に向けて、それを構成するパワースイッチング機能を果たすＩＧＢＴ(Insulated Gate Bipolar Transistor)と、整流機能を果たすダイオードを主としたパワー半導体デバイスの低消費電力化が求められている。
直流電力を交流電力に変換するインバータでは、詳細を後記するように、スイッチング時の損失であるＩＧＢＴから発生するターンオン損失とターンオフ損失、ダイオードから発生する導通損失とリカバリー損失を低減する必要がある。
例えば、特許文献１には、「［課題］低いオン抵抗およびソフトリカバリを同時に実現できる電力用ダイオードを提供すること。［解決手段］Ｎ- 型ベース層１の表面にＰ型エミッタ層２、裏面にＮ+ 型エミッタ層を形成し、さらにＰ型エミッタ層２の表面にＮ- 型ベース層１に達する深さのトレンチ溝を形成し、このトレンチ溝内にゲート絶縁膜３を介してゲート電極４を埋め込み形成する。（［要約］を参照）」と記載され、ダイオードに関わる技術が開示されている。 Global warming has become an important global urgent issue, and power electronics technology is expected to contribute as one of the countermeasures. For example, in order to improve the efficiency of the inverter that controls the power conversion function, the low power consumption of the power semiconductor device mainly composed of the IGBT (Insulated Gate Bipolar Transistor) that performs the power switching function and the diode that performs the rectification function, which constitutes the inverter. Is required.
In an inverter that converts direct-current power into alternating-current power, it is necessary to reduce turn-on loss and turn-off loss generated from the IGBT, which are losses during switching, and conduction loss and recovery loss generated from the diode, as will be described later in detail.
For example, in Patent Document 1, "[Problem] To provide a power diode capable of simultaneously achieving low on-resistance and soft recovery. [Solution] P-type emitter layer 2 on the surface of an N - type base layer 1 and a back surface thereof" An N + -type emitter layer is formed on the surface of the P-type emitter layer 2, and a trench groove having a depth reaching the N − -type base layer 1 is formed on the surface of the P-type emitter layer 2. A gate electrode is formed in the trench groove via a gate insulating film 3. 4 is formed by embedding (see [Summary])”, and a technique relating to a diode is disclosed.

特開平１０−１６３４６９号公報JP, 10-163469, A

しかしながら、前記の特許文献１に開示された技術には、次のような課題がある。
特許文献１に開示された技術のダイオードでは、詳細を後記するように、絶縁ゲートを有するダイオードのゲート電圧印加時においては、ダイオードの順方向電圧が下げられ、導通損失の低減効果はあるものの、ゲート電圧を印加しない状態でのホール注入量が上昇して、ゲート電圧印加時と同様に順方向電圧が低減してしまい、本状態でのリカバリー損失が上昇してしまう副作用が生ずるという課題がある。 However, the technique disclosed in Patent Document 1 has the following problems.
In the diode of the technique disclosed in Patent Document 1, as will be described later in detail, when the gate voltage of a diode having an insulated gate is applied, the forward voltage of the diode is lowered, and there is an effect of reducing conduction loss. There is a problem that the amount of holes injected without applying the gate voltage is increased and the forward voltage is reduced as in the case of applying the gate voltage, which causes a side effect of increasing recovery loss in this state. ..

本発明は、前記した課題に鑑みて創案されたものであり、低導通損失性能と低リカバリー損失性能を両立する半導体装置、その駆動装置、及びその製造方法を提供することを課題とする。 The present invention has been made in view of the above-mentioned problems, and an object of the present invention is to provide a semiconductor device that achieves both low conduction loss performance and low recovery loss performance, a driving device for the same, and a manufacturing method for the same.

前記の課題を解決して、本発明の目的を達成するために、以下のように構成した。
すなわち、本発明の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層に隣接し、前記第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層と、前記第２半導体層に隣接する第２導電型の第３半導体層と、前記第３半導体層と電気的に接続された第１電極と、前記第１半導体層と電気的に接続された第２電極と、前記第３半導体層に含まれ、縦方向で前記第３半導体層に挟まれ、ライフタイムキラーの照射によって前記第３半導体層よりもキャリアのライフタイムが低減された第２導電型の第４半導体層と、前記第３半導体層の中に位置し、前記第３半導体層と前記第４半導体層とに接し、前記第２半導体層と前記第３半導体層との境界面に接し、前記第３半導体層のキャリアを制御する絶縁ゲートと、を備える、ことを特徴とする。
また、その他の手段は、発明を実施するための形態のなかで説明する。 In order to solve the above-mentioned problems and achieve the object of the present invention, the following constitution was adopted.
That is, the semiconductor device of the present invention includes a first-conductivity-type first semiconductor layer and a first-conductivity-type second semiconductor layer adjacent to the first-semiconductor layer and having a lower impurity concentration than the first-semiconductor layer. A second conductive type third semiconductor layer adjacent to the second semiconductor layer, a first electrode electrically connected to the third semiconductor layer, and a first electrode electrically connected to the first semiconductor layer. Two electrodes, a second conductivity type included in the third semiconductor layer, vertically sandwiched between the third semiconductor layers, and having a shorter carrier lifetime than the third semiconductor layer by irradiation with a lifetime killer. Of the fourth semiconductor layer and the third semiconductor layer, contacting the third semiconductor layer and the fourth semiconductor layer, and contacting an interface between the second semiconductor layer and the third semiconductor layer. And an insulated gate for controlling carriers of the third semiconductor layer.
Further, other means will be described in the modes for carrying out the invention.

本発明によれば、低導通損失性能と低リカバリー損失性能を両立する半導体装置、その製造方法、及びそれを用いた電力変換装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor device that achieves both low conduction loss performance and low recovery loss performance, a method for manufacturing the semiconductor device, and a power conversion device using the semiconductor device.

本発明の第１実施形態に係る半導体装置の断面構造の例を模式的に示す図であり、（ａ）は、二つのトレンチゲート型の絶縁ゲートの近傍を部分的に表記したものであり、（ｂ）は、トレンチゲート型の絶縁ゲートが複数個、配置されている様子を示すものである。It is a figure which shows typically the example of the cross-section of the semiconductor device which concerns on 1st Embodiment of this invention, (a) partially describes the vicinity of two trench gate type insulated gates, (B) shows a state in which a plurality of trench gate type insulated gates are arranged. 本発明の第１実施形態に係る半導体装置の絶縁ゲート電極に負電圧を印加し、さらにカソード電極とアノード電極との間に、導通させる順方向電圧が印加された際のホールキャリアの分布を模式的に示す図である。A schematic diagram of the distribution of hole carriers when a negative voltage is applied to the insulated gate electrode of the semiconductor device according to the first embodiment of the present invention, and a forward voltage for conduction is applied between the cathode electrode and the anode electrode FIG. 本発明の第１実施形態に係る半導体装置の絶縁ゲート電極に印加する電圧をゼロにし、カソード電極とアノード電極との間に、導通させる順方向電圧が印加された際のホールキャリアの分布を模式的に示す図である。The distribution of hole carriers when the voltage applied to the insulated gate electrode of the semiconductor device according to the first embodiment of the present invention is set to zero and a forward voltage for conduction is applied between the cathode electrode and the anode electrode is schematically illustrated. FIG. 本発明の第１実施形態に係る半導体装置のダイオードの順方向特性の例を示す図である。It is a figure which shows the example of the forward direction characteristic of the diode of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体装置のダイオードのゲートの入力信号、及び対アームのＩＧＢＴのゲートの入力信号の例を示す図である。FIG. 3 is a diagram showing an example of an input signal of a gate of a diode and an input signal of a gate of an anti-arm IGBT of the semiconductor device according to the first embodiment of the present invention. 本発明の第１実施形態に係る半導体装置のダイオードに図５の入力信号による制御を適用した場合における、ダイオードのアノード電流と、カソード・アノード間電圧の過渡特性の例を示す図である。FIG. 6 is a diagram showing an example of transient characteristics of a diode anode current and a cathode-anode voltage when the control by the input signal of FIG. 5 is applied to the diode of the semiconductor device according to the first exemplary embodiment of the present invention. 本発明の第２実施形態に係る半導体装置の断面構造の例を模式的に示す図である。It is a figure which shows typically the example of the cross-section of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置のダイオードの絶縁ゲート電極に印加する電圧をゼロにした場合における、ホールと電子のキャリアプロファイルを模式的に示す図である。It is a figure which shows typically the carrier profile of a hole and an electron when the voltage applied to the insulated gate electrode of the diode of the semiconductor device which concerns on 2nd Embodiment of this invention is made into zero. 本発明の第３実施形態に係る半導体装置の断面構造の例を模式的に示す図である。It is a figure which shows typically the example of the cross-section of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第１実施形態に係る半導体装置のダイオードのリカバリー電流の経路を模式的に示す図である。It is a figure which shows typically the path|route of the recovery current of the diode of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第３実施形態に係る半導体装置のダイオードのリカバリー電流の経路を模式的に示す図である。It is a figure which shows typically the path|route of the recovery current of the diode of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第４実施形態における絶縁ゲート型の縦型半導体装置を駆動する駆動ゲート信号を示す図である。It is a figure which shows the drive gate signal which drives the insulated gate type vertical semiconductor device in 4th Embodiment of this invention. 本発明の第５実施形態に係る半導体装置の製造方法の例を示す図であり、（ａ）は第２のＰ−型アノード層が形成される前の半導体装置の状態を表し、（ｂ）は第２のＰ−型アノード層が形成された後の半導体装置の状態を表している。It is a figure which shows the example of the manufacturing method of the semiconductor device which concerns on 5th Embodiment of this invention, (a) represents the state of the semiconductor device before forming a 2nd P< - > type anode layer, (b). Represents the state of the semiconductor device after the second P − -type anode layer is formed. 本発明の第６実施形態に係る半導体装置の製造方法の例を示す図であり、（ａ）は第２のＰ−型アノード層が形成される前の半導体装置の状態を表し、（ｂ）は第２のＰ−型アノード層が形成された後の半導体装置の状態を表している。It is a figure which shows the example of the manufacturing method of the semiconductor device which concerns on 6th Embodiment of this invention, (a) represents the state of a semiconductor device before forming a 2nd P< - > type anode layer, (b). Represents the state of the semiconductor device after the second P − -type anode layer is formed. 本発明の第７実施形態に係る半導体回路の駆動装置の回路構成の例を示す図であり、（ａ）は特性評価用の回路構成を示し、（ｂ）はインバータとして用いる回路の部分構成を示している。It is a figure which shows the example of a circuit structure of the drive device of the semiconductor circuit which concerns on 7th Embodiment of this invention, (a) shows the circuit structure for characteristic evaluation, (b) shows the partial structure of the circuit used as an inverter. Shows. 本発明の第８実施形態に係る電力変換装置の回路構成の例を示す図である。It is a figure which shows the example of a circuit structure of the power converter device which concerns on 8th Embodiment of this invention. 比較例１における複数のＩＧＢＴと、このＩＧＢＴにそれぞれ逆並列に接続された複数のダイオードを備えて構成されるインバータの部分回路の例を示す図である。FIG. 6 is a diagram showing an example of a partial circuit of an inverter including a plurality of IGBTs in Comparative Example 1 and a plurality of diodes respectively connected to the IGBTs in antiparallel. 比較例２による絶縁ゲートを有するダイオードの断面構造の例を示す図である。13 is a diagram showing an example of a cross-sectional structure of a diode having an insulated gate according to Comparative Example 2. FIG. 比較例２による絶縁ゲートを有するダイオードの絶縁ゲート電極に負電圧を印加し、さらにカソード電極とアノード電極との間に、順方向電圧を印加した際の、ホールキャリアの分布を模式的に示す図である。A diagram schematically showing the distribution of hole carriers when a negative voltage is applied to an insulated gate electrode of a diode having an insulated gate according to Comparative Example 2 and a forward voltage is applied between the cathode electrode and the anode electrode. Is. 比較例２による絶縁ゲートを有するダイオードの絶縁ゲート電極に印加する電圧をゼロにした場合のホールキャリアの分布を模式的に示す図である。FIG. 9 is a diagram schematically showing the distribution of hole carriers when the voltage applied to the insulated gate electrode of the diode having the insulated gate according to Comparative Example 2 is zero. 比較例２による絶縁ゲートを有するダイオードのアノード電極とＰ−型アノード層の中心部断面における、エネルギーバンドを示す図である。FIG. 7 is a diagram showing energy bands in a central cross section of an anode electrode and a P − type anode layer of a diode having an insulated gate according to Comparative Example 2. 比較例２による絶縁ゲートを有するダイオードのＰ−型アノード層のＰ型不純物濃度が低い場合と高い場合とにおいて、ゲートに負電圧を印加した時と、印加しない時のダイオードの順方向特性を示す図である。Shown in the case when P-type impurity concentration of the type anode layer is low and high, and when a negative voltage is applied to the gate, the forward characteristics of the diode when not applied - P diode having an insulated gate according to Comparative Example 2 It is a figure.

以下、本発明を実施するための形態（以下においては「実施形態」と表記する）を、適宜、図面を参照して説明する。 Hereinafter, modes for carrying out the present invention (hereinafter referred to as "embodiments") will be described with reference to the drawings as appropriate.

≪第１実施形態：その１≫
本発明の第１実施形態の絶縁ゲート型（ゲート制御型）の縦型半導体装置（半導体装置）１００を、図１を参照して説明する。
図１は、本発明の第１実施形態に係る半導体装置１００の断面構造の例を模式的に示す図であり、（ａ）は、二つのトレンチゲート型の絶縁ゲート３の近傍を部分的に表記したものであり、（ｂ）は、トレンチゲート型の絶縁ゲート３が複数個、配置されている様子を示すものである。
図１（ａ）において、半導体装置１００は、トレンチゲート制御型のダイオードである。すなわち、ダイオードを形成するアノード電極６とカソード電極９との間に、トレンチゲート型の絶縁ゲート３が備えられ、絶縁ゲート３の絶縁ゲート電極１に印加する電圧によって、半導体装置１００のダイオード特性が制御される。 <<First Embodiment: Part 1>>
An insulated gate (gate control) vertical semiconductor device (semiconductor device) 100 according to the first embodiment of the present invention will be described with reference to FIG.
FIG. 1 is a diagram schematically showing an example of a cross-sectional structure of a semiconductor device 100 according to the first embodiment of the present invention, in which (a) partially shows the vicinity of two trench gate type insulated gates 3. It is shown, and (b) shows a state in which a plurality of trench gate type insulated gates 3 are arranged.
In FIG. 1A, the semiconductor device 100 is a trench gate control type diode. That is, the trench gate type insulated gate 3 is provided between the anode electrode 6 and the cathode electrode 9 forming the diode, and the diode characteristic of the semiconductor device 100 is changed by the voltage applied to the insulated gate electrode 1 of the insulated gate 3. Controlled.

また、半導体装置１００における本発明の第１実施形態としての特徴は、第１のＰ−型アノード層４の中にキャリアのライフタイムが低減された第２のＰ−型アノード層５が備えられていることである。
図１の構造による半導体装置１００（トレンチゲート制御型のダイオード）の特性や効果をわかりやすく説明するために、まず、比較例１および比較例２として従来の構造例や特性を先に説明し、その後に、≪第１実施形態：その２≫として、半導体装置１００の構造と特性を詳細に再度、説明する。 A feature of the semiconductor device 100 as the first embodiment of the present invention is that the first P − -type anode layer 4 is provided with the second P − -type anode layer 5 having a reduced carrier lifetime. Is that
In order to explain the characteristics and effects of the semiconductor device 100 (trench gate control type diode) having the structure of FIG. 1 in an easy-to-understand manner, first, conventional structure examples and characteristics will be described first as Comparative Examples 1 and 2. After that, the structure and characteristics of the semiconductor device 100 will be described again in detail as <<First Embodiment: Part 2>>.

≪比較例１≫
比較例１として、一般的なダイオード（ダイオード特性を制御するゲート電極構造を有していない）をＩＧＢＴに逆並列接続して、複数のＩＧＢＴを用いてインバータ（直流電力を交流電力に変換）の構成例を説明する。
図１７は、比較例１における複数のＩＧＢＴ４３と、このＩＧＢＴ４３にそれぞれ逆並列に接続された複数のダイオード４７を備えて構成されるインバータ（直流電力−交流電力変換装置）の部分回路の例を示す図である。
図１７において、前記したように、ＩＧＢＴ４３には、逆並列にダイオード４７が接続されている。二つの直列接続されたＩＧＢＴ４３によって上アームと下アームが構成され、それぞれのゲート駆動回路４５で、駆動されて、高速にターンオン、ターンオフを繰り返して、直流電源４０の直流電力（直流電圧）を交流電力（交流電圧）に変換するように、制御される。 <<Comparative Example 1>>
As Comparative Example 1, a general diode (which does not have a gate electrode structure for controlling the diode characteristics) is connected in antiparallel to an IGBT, and a plurality of IGBTs are used to form an inverter (convert DC power into AC power). A configuration example will be described.
FIG. 17 shows an example of a partial circuit of an inverter (DC power-AC power converter) configured by a plurality of IGBTs 43 in Comparative Example 1 and a plurality of diodes 47 respectively connected to the IGBT 43 in antiparallel. It is a figure.
In FIG. 17, as described above, the diode 43 is connected to the IGBT 43 in antiparallel. An upper arm and a lower arm are configured by two IGBTs 43 connected in series, and driven by respective gate drive circuits 45 to repeat turn-on and turn-off at high speed to exchange DC power (DC voltage) of the DC power supply 40 with AC. It is controlled so as to be converted into electric power (AC voltage).

前記の二つのＩＧＢＴ４３によって構成される上アームと下アームの対の組は、合計で３組あって、これら複数のＩＧＢＴ４３を統合的に制御する制御回路４６によって、それぞれＵ相、Ｖ相、Ｗ相の交流電力（交流電圧）を生成する。
生成されたＵ相、Ｖ相、Ｗ相の三相交流電力（三相交流電圧）は、三相交流モータ（誘導性負荷）４８に印加、供給されて、三相交流モータ４８を駆動する。 There are a total of three pairs of pairs of upper and lower arms configured by the two IGBTs 43 described above, and the control circuit 46 for integrally controlling these plurality of IGBTs 43 controls the U-phase, V-phase, and W-phase respectively. Generates AC power (AC voltage) for the phase.
The generated U-phase, V-phase, and W-phase three-phase AC power (three-phase AC voltage) is applied to and supplied to the three-phase AC motor (inductive load) 48 to drive the three-phase AC motor 48.

以上の過程において、ＩＧＢＴ４３とダイオード４７は、導通時に導通損失を発生し、スイッチング時にスイッチング損失を発生する。
そのため、インバータを小型化・高効率化するには、ＩＧＢＴ４３とダイオード４７の導通損失とスイッチング損失を低減する必要がある。
なお、スイッチング損失は、ＩＧＢＴ４３から発生するターンオン損失とターンオフ損失と、ＩＧＢＴのターンオン時にダイオード４７から発生するリカバリー損失から構成される。
比較例１の場合において、これらのターンオン損失とターンオフ損失とリカバリー損失からなるスイッチング損失は、発熱や電力効率の観点から無視できない課題である。 In the above process, the IGBT 43 and the diode 47 generate conduction loss during conduction and switching loss during switching.
Therefore, to reduce the size and increase the efficiency of the inverter, it is necessary to reduce the conduction loss and the switching loss of the IGBT 43 and the diode 47.
The switching loss is composed of turn-on loss and turn-off loss generated from the IGBT 43, and recovery loss generated from the diode 47 when the IGBT is turned on.
In the case of Comparative Example 1, the switching loss including the turn-on loss, the turn-off loss, and the recovery loss is a problem that cannot be ignored in terms of heat generation and power efficiency.

≪比較例２≫
比較例２として、従来技術（例えば引用文献１）による絶縁ゲートを有するダイオード（ゲート制御型ダイオード）について、説明する。
図１５（ａ）、（ｂ）の詳細は後記するが、図１５（ａ）は特性評価用の回路構成を示し、図１５（ｂ）はインバータとして用いる回路の部分構成を示している。
図１５（ａ）に示すように、例えば下アームを構成するＩＧＢＴ４３に対して、絶縁ゲートを有するダイオード４２は、上アームを構成するＩＧＢＴ（図１５（ａ）では不図示、図１５（ｂ）の上アームのＩＧＢＴ４３）に逆並列に接続される還流ダイオードとして用いられる。
そして、制御回路４６およびゲート駆動回路４５によって、ＩＧＢＴ４３と絶縁ゲートを有するダイオード４２は、制御される。
なお、遅延回路ブロック４４は、ＩＧＢＴ４３のオンオフに遅延を与えるものである。
また、制御回路４６が上アームと下アームを制御することによって、直流電源４０の直流電力（直流電圧）は、交流電力（交流電圧）に変換され、誘導性負荷（例えばモータの一部）４１に交流電力（交流電圧）が供給される。
なお、図１５（ａ）、（ｂ）の回路構成は、本発明の実施形態においても用いられるので、詳細については後記する。 <<Comparative Example 2>>
As Comparative Example 2, a diode (gate control type diode) having an insulated gate according to the related art (for example, Document 1) will be described.
Although details of FIGS. 15A and 15B will be described later, FIG. 15A shows a circuit configuration for characteristic evaluation, and FIG. 15B shows a partial configuration of a circuit used as an inverter.
As shown in FIG. 15A, for example, in contrast to the IGBT 43 forming the lower arm, the diode 42 having an insulated gate is an IGBT forming the upper arm (not shown in FIG. 15A, FIG. 15B). It is used as a free wheeling diode connected in anti-parallel to the upper arm IGBT43).
The control circuit 46 and the gate drive circuit 45 control the IGBT 43 and the diode 42 having an insulated gate.
The delay circuit block 44 delays the on/off of the IGBT 43.
Further, by the control circuit 46 controlling the upper arm and the lower arm, the DC power (DC voltage) of the DC power supply 40 is converted into AC power (AC voltage), and the inductive load (eg, a part of the motor) 41. AC power (AC voltage) is supplied to.
The circuit configurations shown in FIGS. 15A and 15B are also used in the embodiment of the present invention, and will be described later in detail.

絶縁ゲートを有するダイオード４２は、トレンチ溝内部に設けられる埋め込み絶縁ゲートを備えている。導通時に絶縁ゲートに負電圧を印加し、ホール蓄積層を形成することで、順方向電圧を低減する。一方、リカバリー時にはゲート電圧をゼロにすることにより、アノードからのホール注入を抑制して、リカバリー損失を低減する。
このように、比較例２における絶縁ゲートを有するダイオード４２は、アノードからのホール注入効率を絶縁ゲートに印加する電圧により制御できるので、導通損失に係る順方向電圧とリカバリー損失のトレードオフを改善することができる。すなわち、比較例２は、比較例１よりも、リカバリー損失の低減については、改善されている。 The diode 42 having an insulated gate has a buried insulated gate provided inside the trench groove. A forward voltage is reduced by applying a negative voltage to the insulated gate during conduction to form a hole accumulation layer. On the other hand, at the time of recovery, by setting the gate voltage to zero, hole injection from the anode is suppressed and recovery loss is reduced.
As described above, in the diode 42 having the insulated gate in Comparative Example 2, the hole injection efficiency from the anode can be controlled by the voltage applied to the insulated gate, so that the trade-off between the forward voltage related to the conduction loss and the recovery loss is improved. be able to. That is, Comparative Example 2 is more improved than Comparative Example 1 with respect to reduction of recovery loss.

しかしながら、比較例２には、次のような課題があることを、本願の発明者は見出した。
そのため、比較例２について、詳細に説明する。
比較例２の課題を説明するにあたって、「（比較例２による）絶縁ゲートを有するダイオードの断面構造」、「順方向電圧を印加した際のホールキャリアの分布」、「絶縁ゲート電極に印加する電圧をゼロにした場合のホールキャリアの分布」、「中心部断面におけるエネルギーバンド図」、「Ｐ型不純物濃度が低い場合、高い場合において、ゲートに負電圧を印加した時と、印加しない時の、順方向特性」、について順に説明する。
そして、比較例２はスイッチング損失の低減の観点において、比較例１よりも改善されるものの、比較例２においても、低導通損失と低リカバリー損失の両立が困難であることを説明する。 However, the inventor of the present application has found that Comparative Example 2 has the following problems.
Therefore, Comparative Example 2 will be described in detail.
In describing the problem of Comparative Example 2, "a cross-sectional structure of a diode having an insulated gate (according to Comparative Example 2)", "distribution of hole carriers when a forward voltage is applied", and "voltage applied to insulated gate electrode" Distribution of hole carriers in the case of zero), “energy band diagram in the center cross section”, “when the P-type impurity concentration is low and high, when a negative voltage is applied to the gate and when it is not applied, "Forward characteristics" will be described in order.
Although Comparative Example 2 is improved from Comparative Example 1 from the viewpoint of reducing switching loss, it will be described that Comparative Example 2 also has difficulty in achieving both low conduction loss and low recovery loss.

《比較例２による絶縁ゲートを有するダイオードの断面構造》
図１８は、比較例２による絶縁ゲートを有するダイオードの断面構造の例を示す図である。
図１８において、Ｐ型の不純物を含む層から成るＰ−型アノード層（アノード領域）４とアノード電極６が接触し、Ｐ−型アノード層（アノード領域）４に接するゲート絶縁膜（絶縁酸化膜）２と絶縁ゲート電極１から成る絶縁ゲート３を配置して形成されている。
また、Ｐ−型アノード層（アノード領域）４の下側（紙面の下側に相当）に、高耐圧性能を確保するため、低濃度のＮ型不純物を含む層から成るＮ−型ドリフト層７と、カソード電極９と電気的に接続するための高濃度不純物を含む層から成るＮ＋型カソード層８が配置されている。 <<Cross-Sectional Structure of Diode Having Insulated Gate According to Comparative Example 2>>
FIG. 18 is a diagram showing an example of a cross-sectional structure of a diode having an insulated gate according to Comparative Example 2.
In FIG. 18, a P − -type anode layer (anode region) 4 made of a layer containing P-type impurities is in contact with the anode electrode 6 and is in contact with the P − -type anode layer (anode region) 4. ) 2 and an insulated gate electrode 1 composed of an insulated gate electrode 1.
Further, on the lower side of the P − -type anode layer (anode region) 4 (corresponding to the lower side of the paper), the N − -type drift layer 7 composed of a layer containing a low concentration of N-type impurities is provided in order to ensure high breakdown voltage performance. And an N + type cathode layer 8 made of a layer containing a high concentration impurity for electrically connecting to the cathode electrode 9.

《順方向電圧を印加した際のホールキャリアの分布》
図１９は、比較例２による絶縁ゲートを有するダイオードの絶縁ゲート電極１に負電圧（１１）を印加し、さらにカソード電極９とアノード電極６との間に、順方向電圧（１２）を印加した際の、ホールキャリアの分布を模式的に示す図である。
図１９に示すように、Ｐ−型アノード層４内部のゲート絶縁膜２に接する領域において、印加された負電圧による電界によって、ホールキャリア（１４）が蓄積する。
さらに印加された順方向電圧（１２）によって、蓄積されたホールキャリア（１４）は、Ｎ−型ドリフト層７に注入される。このＮ−型ドリフト層７に注入されたホールキャリアをホールキャリア（１５）と表記する。
このホールキャリア（１５）と、カソード電極９から注入される電子（１６）が再結合することによって、Ｎ−型ドリフト層７の内部で伝導度変調が生じ、ダイオードの導通を維持するに必要なダイオードの順方向電圧が低減される。 <<Hall carrier distribution when forward voltage is applied>>
In FIG. 19, a negative voltage (11) was applied to the insulated gate electrode 1 of the diode having an insulated gate according to Comparative Example 2, and a forward voltage (12) was further applied between the cathode electrode 9 and the anode electrode 6. It is a figure which shows typically the distribution of hole carriers at the time.
As shown in FIG. 19, in the region inside the P − -type anode layer 4 in contact with the gate insulating film 2, hole carriers (14) are accumulated by the electric field due to the applied negative voltage.
Due to the applied forward voltage (12), the accumulated hole carriers (14) are injected into the N − type drift layer 7. The hole carriers injected into the N − type drift layer 7 are referred to as hole carriers (15).
The hole carriers (15) and the electrons (16) injected from the cathode electrode 9 are recombined, whereby conductivity modulation occurs inside the N − type drift layer 7, which is necessary for maintaining conduction of the diode. The forward voltage of the diode is reduced.

《絶縁ゲート電極に印加する電圧をゼロにした場合のホールキャリアの分布》
図２０は、比較例２による絶縁ゲートを有するダイオードの絶縁ゲート電極１に印加する電圧をゼロにした場合の、ホールキャリアの分布を模式的に示す図である。
図２０において、絶縁ゲート電極１の電圧がゼロのため、Ｐ−型アノード層４内部のゲート絶縁膜２に接する領域において、ホールキャリアの蓄積層が消失し、Ｐ−型アノード層４内部のホールキャリア濃度が大幅に低減する。
このホールキャリア濃度の低減によって、Ｎ−型ドリフト層７内部の伝導度変調効果が失われ、導通を維持するに必要なダイオードの順方向電圧が上昇する。
この状態において、カソード電極９とアノード電極６との間に、正の高電圧が印加されると、内部電荷が、カソード電極９、アノード電極６に戻ることで生ずるリカバリー電流が無くなり、リカバリー損失を大幅に低減することができる。 <<Hole carrier distribution when the voltage applied to the insulated gate electrode is zero>>
FIG. 20 is a diagram schematically showing the distribution of hole carriers when the voltage applied to the insulated gate electrode 1 of the diode having the insulated gate according to Comparative Example 2 is zero.
In Figure 20, the voltage of the insulated gate electrode 1 is zero, P - -type in the anode layer 4 region in contact with the gate insulating film 2 in the accumulation layer of hole carriers is lost, P - -type anode layer 4 inside the hole The carrier concentration is significantly reduced.
Due to the reduction of the hole carrier concentration, the conductivity modulation effect inside the N − type drift layer 7 is lost, and the forward voltage of the diode required to maintain conduction increases.
In this state, when a positive high voltage is applied between the cathode electrode 9 and the anode electrode 6, the recovery current generated by the internal charge returning to the cathode electrode 9 and the anode electrode 6 disappears, and the recovery loss is reduced. It can be significantly reduced.

以上の様に、絶縁ゲート電極１に印加する電圧を制御することで、Ｐ−型アノード層４からＮ−型ドリフト層７に注入するホールキャリア（１５）の濃度、即ち伝導度変調の起こり易さを変調することができ、導通損失とリカバリー損失の両損失を共に下げることが可能となり、高効率なダイオードを実現することが可能となる。
ここで、低損失性能を実現するにおいて、Ｐ−型アノード層４の不純物濃度を上昇し、ゲート電圧を印加した際の絶縁ゲート３の界面に蓄積するホールキャリア濃度を上昇し、導通損失を下げることが重要な構造設計項目となる。
ただし、ここで、Ｐ型不純物濃度を上昇させた場合、ゲート電圧印加時での順方向電圧が下げられる一方で、ゲート電圧を印加しない状態でのホール注入量が上昇してしまう副作用が発生する。
この副作用の現象を、次に、図２１と図２２を参照して説明する。 As described above, by controlling the voltage applied to the insulated gate electrode 1, the concentration of the hole carriers (15) injected from the P − type anode layer 4 into the N − type drift layer 7, that is, the conductivity modulation easily occurs. Therefore, it is possible to reduce both conduction loss and recovery loss, and it is possible to realize a highly efficient diode.
Here, in realizing low loss performance, the impurity concentration of the P − type anode layer 4 is increased, the concentration of hole carriers accumulated at the interface of the insulated gate 3 when a gate voltage is applied is increased, and the conduction loss is reduced. Is an important structural design item.
However, here, if the P-type impurity concentration is increased, the forward voltage at the time of applying the gate voltage is lowered, while the side effect of increasing the hole injection amount in the state where the gate voltage is not applied occurs. ..
The phenomenon of this side effect will be described next with reference to FIGS. 21 and 22.

《中心部断面におけるエネルギーバンド図》
図２１は、比較例２による絶縁ゲートを有するダイオードのアノード電極６とＰ−型アノード層４の中心部断面における、エネルギーバンドを示す図である。
図２１において、横軸は、アノード電極６とＰ−型アノード層４との界面からの「深さ」であり、縦軸は、「エネルギー（エネルギー準位）（ｅＶ）」を示している。
また、特性線５１は、アノード電極のエネルギー準位を示している。特性線５２は、アノードＰ−層濃度が高い場合の価電子帯のエネルギー準位を示している。特性線５３は、アノードＰ−層濃度が低い場合の価電子帯のエネルギー準位を示している。特性線５４は、アノードＰ−層濃度が高い場合の伝導帯のエネルギー準位を示している。特性線５５は、アノードＰ−層濃度が低い場合の伝導帯のエネルギー準位を示している。
また、矢印５０は、アノード電極とアノードＰ−層の境界面（界面）を表している。矢印５６は、アノードＰ−層濃度の上昇に伴うホール注入障壁の低下を示している。矢印５７は、アノード電極領域を示している。矢印５８は、アノードＰ−層領域を示している。 《Energy band diagram in the center section》
FIG. 21 is a diagram showing energy bands in a central cross section of the anode electrode 6 and the P − -type anode layer 4 of the diode having an insulated gate according to Comparative Example 2.
In FIG. 21, the horizontal axis represents “depth” from the interface between the anode electrode 6 and the P − type anode layer 4, and the vertical axis represents “energy (energy level) (eV)”.
The characteristic line 51 indicates the energy level of the anode electrode. The characteristic line 52 shows the energy level of the valence band when the anode P − layer concentration is high. The characteristic line 53 shows the energy level of the valence band when the anode P − layer concentration is low. The characteristic line 54 shows the energy level of the conduction band when the anode P − layer concentration is high. The characteristic line 55 shows the energy level of the conduction band when the anode P − layer concentration is low.
Further, an arrow 50 represents a boundary surface (interface) between the anode electrode and the anode P − layer. The arrow 56 indicates the decrease of the hole injection barrier with the increase of the anode P − layer concentration. Arrow 57 indicates the anode electrode region. Arrow 58 indicates the anode P − layer region.

Ｐ−型アノード層４のＰ型層の濃度が上昇することにより、Ｐ−型アノード層４の価電子帯のエネルギー準位（５２）がアノード電極６とＰ−型アノード層４の界面（５０）付近において上昇し、アノード電極６からＰ−型アノード層４へのホールの注入障壁が低下（５６）する。
すなわち、ゲート電圧を印加しない状態においても、カソード・アノード間に順方向電圧が印加されると、ホールが注入し易い状態が生ずる。 P - by the concentration of P-type layer type anode layer 4 increases, P - -type energy level (52) of the valence band of the anode layer 4 anode electrode 6 and the P - interface type anode layer 4 (50 ), the injection barrier of holes from the anode electrode 6 to the P − -type anode layer 4 decreases (56).
That is, even when the gate voltage is not applied, if a forward voltage is applied between the cathode and the anode, holes are likely to be injected.

《Ｐ型不純物濃度が低い場合と高い場合とにおいて、ゲートに負電圧を印加した時と、印加しない時の順方向特性》
図２２は、比較例２による絶縁ゲートを有するダイオードのＰ−型アノード層４のＰ型不純物濃度が低い場合と高い場合とにおいて、ゲートに負電圧を印加した時と、印加しない時の、ダイオードの順方向特性を示す図である。
図２２において、横軸は「順方向電圧、ＶＦ（Ｖ）」であり、縦軸は「順方向電流密度、ＪＦ（Ａ／ｃｍ２）」である。
また、特性線５９は、Ｐ−型アノード層４の濃度が低い場合のゲート・アノード間に負バイアスを印加した際のダイオードの順方向特性である。
特性線６０は、Ｐ−型アノード層４の濃度が低い場合のゲート・アノード間がゼロバイアス時のダイオードの順方向特性である。
特性線６１は、Ｐ−型アノード層４の濃度が高い場合のゲート・アノード間に負バイアスを印加した際のダイオードの順方向特性である。
特性線６２は、Ｐ−型アノード層４の濃度が高い場合のゲート・アノード間がゼロバイアス時のダイオードの順方向特性である。 <<Forward characteristics when a negative voltage is applied to the gate and when it is not applied when the P-type impurity concentration is low and high>>
FIG. 22 shows the diode when a negative voltage is applied to the gate and when the P − type impurity concentration of the P − type anode layer 4 of the diode having an insulated gate according to Comparative Example 2 is low and high. It is a figure which shows the forward direction characteristic of.
In FIG. 22, the horizontal axis represents “forward voltage, VF (V)” and the vertical axis represents “forward current density, JF (A/cm 2 )”.
A characteristic line 59 is the forward characteristic of the diode when a negative bias is applied between the gate and the anode when the concentration of the P − type anode layer 4 is low.
The characteristic line 60 is the forward characteristic of the diode when the gate-anode is zero biased when the concentration of the P − type anode layer 4 is low.
The characteristic line 61 is the forward characteristic of the diode when a negative bias is applied between the gate and the anode when the concentration of the P − type anode layer 4 is high.
A characteristic line 62 is the forward characteristic of the diode when the gate-anode is zero biased when the concentration of the P − type anode layer 4 is high.

図２２における特性線５９（濃度が低い）と特性線６１（濃度が高い）とを比較することによって、共にゲート・アノード間に負バイアス（負電圧）でありながら、Ｐ型不純物濃度を高くすることで、ダイオードの順方向電圧が低下していることが分かる。すなわち、導通損失の低減効果を確認できる。 By comparing the characteristic line 59 (low concentration) and the characteristic line 61 (high concentration) in FIG. 22, the P-type impurity concentration is increased while both are negative bias (negative voltage) between the gate and the anode. Therefore, it can be seen that the forward voltage of the diode is lowered. That is, the effect of reducing conduction loss can be confirmed.

一方で、図２２における特性線６０（濃度が低い）と特性線６２（濃度が高い）とを比較することによって、共にゲート・アノード間に負バイアス（負電圧）を印加しないゼロバイアス（ゼロ電圧）時の順方向特性に着目すると、Ｐ型不純物濃度が上昇（高く）することで、負電圧印加時と同様に、大きく順方向電圧が低減してしまい、本状態でのリカバリー損失が上昇してしまう副作用が生ずることを示している。 On the other hand, by comparing the characteristic line 60 (low concentration) and the characteristic line 62 (high concentration) in FIG. ) In the forward direction, the P-type impurity concentration is increased (increased), so that the forward voltage is greatly reduced as in the case of applying a negative voltage, and the recovery loss in this state is increased. It has been shown that side effects occur.

＜比較例２における低導通損失と低リカバリー損失の両立の実現困難について＞
すなわち、Ｐ型不純物濃度を上昇して、導通損失を下げようとすると、ゲート電圧（ゲート・アノード間電圧）によるホール注入の制御性が失われ、ゲート電圧によるＰ−型アノード層４（アノード領域）のホールキャリア濃度を制御することで低導通損失と低リカバリー損失を両立させる本来の構造コンセプトが実現困難であることを示している。 <Difficulty of achieving both low conduction loss and low recovery loss in Comparative Example 2>
That is, if an attempt is made to reduce the conduction loss by increasing the P-type impurity concentration, the controllability of hole injection due to the gate voltage (gate-anode voltage) is lost, and the P − -type anode layer 4 (anode region) due to the gate voltage is lost. It is shown that it is difficult to realize the original structural concept that achieves both low conduction loss and low recovery loss by controlling the hole carrier concentration in (1).

≪第１実施形態：その２≫
以上の「ゲート電圧によるホール注入量の制御性を向上し、低導通損失性能と低リカバリー損失性能を両立する」という課題を踏まえて、本発明の第１実施形態について、再度、詳細に説明する。 <<First Embodiment: Part 2>>
The first embodiment of the present invention will be described again in detail in view of the above-mentioned problem of “controlling the amount of injected holes by the gate voltage is improved to achieve both low conduction loss performance and low recovery loss performance”. ..

《半導体装置１００の断面構造》
前記したように、図１は、本発明の第１実施形態に係る半導体装置１００の断面構造を示す図であり、（ａ）は、二つのトレンチゲート型の絶縁ゲート３の近傍を部分的に表記したものであり、（ｂ）は、トレンチゲート型の絶縁ゲート３が複数個、配置されている様子を示すものである。
なお、以下の説明において、Ｎ―、Ｎ、Ｎ＋という表記は、半導体層がＮ型（第１導電型）であることを示し、かつ、この順に５価の原子の不純物濃度が相対的に高いことを示す。また、Ｐ−、Ｐ、Ｐ＋という表記は、半導体層がＰ型（第２導電型）であることを示し、かつ、この順に３価の原子の不純物濃度が相対的に高いことを示す。 <<Cross-Sectional Structure of Semiconductor Device 100>>
As described above, FIG. 1 is a diagram showing a cross-sectional structure of the semiconductor device 100 according to the first embodiment of the present invention. FIG. 1A is a partial view of the vicinity of two trench gate type insulated gates 3. It is shown, and (b) shows a state in which a plurality of trench gate type insulated gates 3 are arranged.
In the following description, the notations N − , N, and N + indicate that the semiconductor layer is N type (first conductivity type), and the impurity concentration of pentavalent atoms is relatively high in this order. Indicates high. Further, the notations P − , P, and P + indicate that the semiconductor layer is P type (second conductivity type), and that the impurity concentration of trivalent atoms is relatively high in this order.

図１（ａ）において、半導体装置１００は、トレンチゲート制御型のダイオードである。すなわち、ダイオードを形成するアノード電極６（第１電極）とカソード電極９（第２電極）との間に、トレンチゲート型の絶縁ゲート３が備えられ、絶縁ゲート３の絶縁ゲート電極１に印加する電圧によって、ダイオード特性が制御される。
また、半導体装置１００における本発明の第１実施形態としての特徴は、第１のＰ−型アノード層４（第３半導体層）の中にキャリアのライフタイムが低減された第２のＰ−型アノード層５（第４半導体層）が備えられていることである。
なお、詳細は後記するが、第２のＰ−型アノード層５は、第１のＰ−型アノード層４の一部の所定の位置にライフタイムキラーを照射して形成される。そのため、第２のＰ−型アノード層５は、第１のＰ−型アノード層４の内部に形成されている。 In FIG. 1A, the semiconductor device 100 is a trench gate control type diode. That is, the trench gate type insulated gate 3 is provided between the anode electrode 6 (first electrode) and the cathode electrode 9 (second electrode) forming the diode, and is applied to the insulated gate electrode 1 of the insulated gate 3. The voltage controls the diode characteristics.
The feature of the first embodiment of the present invention in the semiconductor device 100 includes a first P - second P the lifetime of carriers in the type anode layer 4 (third semiconductor layer) is reduced - type That is, the anode layer 5 (fourth semiconductor layer) is provided.
As will be described later in detail, the second P − -type anode layer 5 is formed by irradiating a predetermined position on a part of the first P − -type anode layer 4 with a lifetime killer. Therefore, the second P − -type anode layer 5 is formed inside the first P − -type anode layer 4.

また、Ｎ−型ドリフト層７（第２半導体層）と、このＮ−型ドリフト層７に縦方向（紙面の縦方向）で隣接する第１のＰ−型アノード層４と、この第１のＰ−型アノード層４とは反対側においてＮ−型ドリフト層７と縦方向で隣接するＮ＋型カソード層８（第１半導体層）と、を備える。
さらに、いわゆるトレンチ溝内において、ゲート絶縁膜２を介して、第１のＰ−型アノード層４の表面上に設けられる絶縁ゲート電極１を有するトレンチゲート型の前記した絶縁ゲート３を備えている。
第１のＰ−型アノード層４の内部には、キャリアのライフタイムが低減された第２のＰ−型アノード層５が含まれており、この第２のＰ−型アノード層５はゲート絶縁膜２に接している。 Further, the N − type drift layer 7 (second semiconductor layer), the first P − type anode layer 4 adjacent to the N − type drift layer 7 in the vertical direction (the vertical direction of the paper surface), and the first P − type anode layer 4 are provided. An N + type cathode layer 8 (first semiconductor layer) that is vertically adjacent to the N − type drift layer 7 on the side opposite to the P − type anode layer 4 is provided.
Further, in the so-called trench groove, the above-mentioned trench gate type insulated gate 3 having the insulated gate electrode 1 provided on the surface of the first P − type anode layer 4 via the gate insulating film 2 is provided. ..
The first P − -type anode layer 4 contains a second P − -type anode layer 5 having a reduced carrier lifetime, and the second P − -type anode layer 5 has gate insulation. It is in contact with the membrane 2.

アノード電極６と第１のＰ−型アノード層４とは、金属−半導体接触面１０において接触している。すなわち、金属であるアノード電極６と半導体である第１のＰ−型アノード層４とは、ショットキー接触あるいは、オーミック接触によって、電気的に接続される。
さらに、カソード電極９は、Ｎ＋型カソード層８とオーミック接触することによって、Ｎ＋型カソード層８と電気的に接続される。さらに、このＮ＋型カソード層８を介して、カソード電極９とＮ−型ドリフト層７とが電気的に接続される。
なお、第１のＰ−型アノード層４、第２のＰ−型アノード層５、Ｎ−型ドリフト層７、Ｎ＋型カソード層８の基となる半導体基板は、ケイ素（シリコン、Ｓｉ）もしくは炭化ケイ素(ＳｉＣ)から形成され、ゲート絶縁膜２は二酸化ケイ素（ＳｉＯ２）から形成される。 The anode electrode 6 and the first P − -type anode layer 4 are in contact with each other at the metal-semiconductor contact surface 10. That is, the anode electrode 6 that is a metal and the first P − -type anode layer 4 that is a semiconductor are electrically connected by Schottky contact or ohmic contact.
Further, the cathode electrode 9 by ohmic contact with the N + -type cathode layer 8, N + -type cathode layer 8 and are electrically connected. Further, the cathode electrode 9 and the N − type drift layer 7 are electrically connected via the N + type cathode layer 8.
The semiconductor substrate serving as the base of the first P − -type anode layer 4, the second P − -type anode layer 5, the N − -type drift layer 7, and the N + -type cathode layer 8 is silicon (Si, Si) or The gate insulating film 2 is made of silicon carbide (SiC), and is made of silicon dioxide (SiO 2 ).

図１（ｂ）において、トレンチ溝内に形成された絶縁ゲート３が横方向（紙面の横方向）に複数個、配置されている。トレンチの幅をＷで、トレンチの間隔をＳで示している。
図１（ｂ）において、前記のトレンチ構造（溝）と絶縁ゲート３以外の図１（ａ）で示した各要素の記載は省略している。
半導体装置１００は、図１（ｂ）に示すように、図１（ａ）で示した構造が複数個、繰り返し形成され、構成されている。
なお、トレンチの幅Ｗは、トレンチの間隔Ｓよりも大きいことが望ましい。 In FIG. 1B, a plurality of insulated gates 3 formed in the trench groove are arranged in the lateral direction (horizontal direction of the paper). The width of the trench is indicated by W and the interval between the trenches is indicated by S.
In FIG. 1B, description of each element shown in FIG. 1A other than the trench structure (groove) and the insulated gate 3 is omitted.
As shown in FIG. 1B, the semiconductor device 100 is configured by repeatedly forming a plurality of the structures shown in FIG. 1A.
The width W of the trench is preferably larger than the interval S between the trenches.

《半導体装置１００の作用・特性》
次に、本発明の第１実施形態に係る半導体装置１００の作用・特性について説明する。
図２は、本発明の第１実施形態に係る半導体装置１００の絶縁ゲート電極１に負電圧を印加し、さらにカソード電極９とアノード電極６との間に、ダイオードを導通させる順方向電圧が印加された際のホールキャリアの分布を模式的に示す図である。
図２において、絶縁ゲート電極１をアノード電極６に対して負電圧（負バイアス）とすることで、第１のＰ−型アノード層４とゲート絶縁膜２との界面にホールキャリアの蓄積層（１４）が形成される。 <<Operation/Characteristics of Semiconductor Device 100>>
Next, operation and characteristics of the semiconductor device 100 according to the first embodiment of the present invention will be described.
In FIG. 2, a negative voltage is applied to the insulated gate electrode 1 of the semiconductor device 100 according to the first embodiment of the present invention, and a forward voltage for conducting the diode is applied between the cathode electrode 9 and the anode electrode 6. It is a figure which shows typically the distribution of the hole carrier at the time of carrying out.
In FIG. 2, by setting the insulated gate electrode 1 to a negative voltage (negative bias) with respect to the anode electrode 6, a hole carrier accumulation layer (at the interface between the first P − -type anode layer 4 and the gate insulating film 2 ( 14) is formed.

また、同様にキャリアのライフタイムが低減された第２のＰ−型アノード層５とゲート絶縁膜２との界面においても、同濃度のホールキャリアの蓄積層（１４）が形成される。このホールキャリアの蓄積層（１４）を経由して、Ｎ−型ドリフト層７に多くのホールキャリア（１５）が注入され、ダイオードの順方向電圧(ＶＦ)が低下し、導通損失が低減する。なお、図２で電子は電子キャリア１６として表記している。
図２は、第２のＰ−型アノード層５を有する場合におけるホールキャリア分布であるが、図１９に示した第２のＰ−型アノード層５が存在しない場合のホールキャリア分布と同一である。
すなわち、絶縁ゲート電極１に負電圧を印加する場合には、第２のＰ−型アノード層５の有無は、ホールキャリア分布に影響を与えない。 Similarly, at the interface between the second P − -type anode layer 5 in which the carrier lifetime is reduced and the gate insulating film 2 as well, a hole carrier accumulation layer (14) having the same concentration is formed. Many hole carriers (15) are injected into the N − type drift layer 7 via the hole carrier accumulation layer (14 ), the forward voltage (VF) of the diode is lowered, and the conduction loss is reduced. It should be noted that in FIG. 2, electrons are represented as electron carriers 16.
Figure 2 is a second P - is a hole carrier distribution in the case where a type anode layer 5, a second P shown in FIG. 19 - -type anode layer 5 is the same as the hole carrier distribution in the absence of ..
That is, when a negative voltage is applied to the insulated gate electrode 1, the presence or absence of the second P − -type anode layer 5 does not affect the hole carrier distribution.

《順方向電圧が印加された際のホールキャリアの分布》
図３は、本発明の第１実施形態に係る半導体装置１００の絶縁ゲート電極１に印加する電圧をゼロにし、カソード電極９とアノード電極６との間に、導通させる順方向電圧が印加された際のホールキャリアの分布を模式的に示す図である。
図３において、絶縁ゲート電極１に印加する電圧をゼロにすることで、第１のＰ−型アノード層４とゲート絶縁膜２との界面のホールキャリアの蓄積層が消失し、Ｎ−型ドリフト層７へのホールキャリアの注入量を抑制することができる。
さらに第１のＰ−型アノード層４の内部に設けられたキャリアのライフタイムを低減した第２のＰ−型アノード層５によって、ホールキャリアの注入を本領域（第２のＰ−型アノード層５）で阻止し、Ｎ−型ドリフト層７への注入を、本発明を適用しない場合に対しさらに抑制することができ、ゲート電圧によるホールキャリアの注入量の制御性を向上できる。
なお、図３は図１９と比較してホールキャリアの注入量が少ない分布となっている。ただし、図３と図１９は共に模式的に示しているので実際には、図４の順方向の電圧−電流特性でも説明するように、ホールキャリアの注入量は、図３と図１９との比較以上に少ない。 <<Distribution of hole carriers when forward voltage is applied>>
In FIG. 3, the voltage applied to the insulated gate electrode 1 of the semiconductor device 100 according to the first embodiment of the present invention is set to zero, and a forward voltage for conduction is applied between the cathode electrode 9 and the anode electrode 6. It is a figure which shows typically the distribution of the hole carrier at the time.
In FIG. 3, by setting the voltage applied to the insulated gate electrode 1 to zero, the hole carrier accumulation layer at the interface between the first P − type anode layer 4 and the gate insulating film 2 disappears, and the N − type drift occurs. The amount of hole carriers injected into the layer 7 can be suppressed.
Further, the second P − -type anode layer 5 provided inside the first P − -type anode layer 4 and having a reduced carrier lifetime is used to inject hole carriers into the main region (second P − -type anode layer). 5), the injection into the N − type drift layer 7 can be further suppressed as compared with the case where the present invention is not applied, and the controllability of the injection amount of hole carriers by the gate voltage can be improved.
Note that FIG. 3 has a distribution in which the injection amount of hole carriers is smaller than that in FIG. However, since FIG. 3 and FIG. 19 are both schematically shown, the hole carrier injection amount is actually the same as that of FIG. 3 and FIG. 19 as described in the forward voltage-current characteristic of FIG. Less than comparison.

《ダイオードの順方向特性》
図４は、本発明の第１実施形態に係る半導体装置１００のダイオードの順方向特性の例を示す図である。
図４において、横軸は「順方向電圧、ＶＦ（Ｖ）」であり、縦軸は「順方向電流密度、ＪＦ（Ａ／ｃｍ２）」である。
特性線２０は、キャリアのライフタイムが低減された第２のＰ−型アノード層５が存在しない場合のゲート・アノード間に負バイアスを印加した際のダイオードの順方向特性である。
特性線２１は、キャリアのライフタイムが低減された第２のＰ−型アノード層５が存在しない場合のゲート・アノード間にゼロバイアス印加時のダイオードの順方向特性である。
特性線２２は、キャリアのライフタイムが低減された第２のＰ−型アノード層５が存在する場合のゲート・アノード間に負バイアスを印加した際のダイオードの順方向特性である。
特性線２３は、キャリアのライフタイムが低減された第２のＰ−型アノード層５が存在する場合のゲート・アノード間にゼロバイアス印加時のダイオードの順方向特性である。 <Forward characteristics of diode>
FIG. 4 is a diagram showing an example of the forward characteristic of the diode of the semiconductor device 100 according to the first embodiment of the present invention.
In FIG. 4, the horizontal axis represents “forward voltage, VF (V)” and the vertical axis represents “forward current density, JF (A/cm 2 )”.
The characteristic line 20 is the forward characteristic of the diode when a negative bias is applied between the gate and the anode when the second P − -type anode layer 5 in which the carrier lifetime is reduced does not exist.
The characteristic line 21 is the forward characteristic of the diode when zero bias is applied between the gate and the anode when the second P − -type anode layer 5 in which the carrier lifetime is reduced does not exist.
The characteristic line 22 is the forward characteristic of the diode when a negative bias is applied between the gate and the anode when the second P − -type anode layer 5 in which the carrier lifetime is reduced is present.
The characteristic line 23 is the forward characteristic of the diode when zero bias is applied between the gate and the anode when the second P − -type anode layer 5 in which the carrier lifetime is reduced is present.

以上より、本発明の第１実施形態に係る半導体装置１００の第１のＰ−型アノード層４の内部に設けられたキャリアのライフタイムが低減された第２のＰ−型アノード層５の効果により、ダイオードの順方向電圧（ＶＦ）のゲート電圧制御性を、本発明を適用しない比較例２のダイオードに対し、大幅に改善できる効果を確認できる。
特に、ゲート・アノード間にゲート電圧を印加しない（ゼロバイアス）条件においては、比較例２に相当する特性線２１と本発明の第１実施形態に係る半導体装置１００の特性線２３との比較において、特性線２３で示すようにダイオードの順方向電圧（ＶＦ）が大きく上昇している。
すなわち、キャリアのライフタイムが低減された第２のＰ−型アノード層５によって、第１のＰ−型アノード層４からのホールキャリアがブロック（１７：図３）され、Ｎ−型ドリフト層７内部での伝導度変調が抑制された効果を示している。 From the above, the effect of the second P − -type anode layer 5 in which the lifetime of carriers provided inside the first P − -type anode layer 4 of the semiconductor device 100 according to the first embodiment of the present invention is reduced. Thus, it can be confirmed that the gate voltage controllability of the forward voltage (VF) of the diode can be significantly improved as compared with the diode of Comparative Example 2 to which the present invention is not applied.
In particular, under the condition that the gate voltage is not applied between the gate and the anode (zero bias), the characteristic line 21 corresponding to Comparative Example 2 is compared with the characteristic line 23 of the semiconductor device 100 according to the first embodiment of the present invention. As shown by the characteristic line 23, the forward voltage (VF) of the diode is greatly increased.
That is, the hole carriers from the first P − -type anode layer 4 are blocked (17: FIG. 3) by the second P − -type anode layer 5 having a reduced carrier lifetime, and the N − -type drift layer 7 is formed. This shows the effect of suppressing conductivity modulation inside.

《ダイオードのゲートの入力信号と対アームのＩＧＢＴのゲートの入力信号》
次に、リカバリー時における本発明の第１実施形態の効果を説明する。
図５は、本発明の第１実施形態に係る半導体装置１００のダイオードのゲート（絶縁ゲート電極１：図１）の入力信号２４、及び対アームのＩＧＢＴのゲートの入力信号２５の例を示す図である。なお、入力信号２４は負電圧と０電圧との間、入力信号２５は負電圧と正電圧との間で変化する。また、入力信号２４と入力信号２５との立ち上がりには時間ｔ１の時間差がある。
また、前記の入力信号２４および入力信号２５を適用する回路は、図１５（ａ）である。前記したように、図１５（ａ）は評価用の回路であって、実際には、図１５（ｂ）に示す回路が用いられる。
図５における入力信号２４は、図１５（ａ）の絶縁ゲートを有するダイオード４２のゲートに入力する。
また、図５における入力信号２５は、図１５（ａ）の下アームを構成するＩＧＢＴ４３のゲートに入力する。 <<Input signal of gate of diode and input signal of gate of IGBT of anti-arm>>
Next, the effect of the first embodiment of the present invention during recovery will be described.
FIG. 5 is a diagram showing an example of the input signal 24 of the gate of the diode (insulated gate electrode 1: FIG. 1) of the semiconductor device 100 according to the first embodiment of the present invention and the input signal 25 of the gate of the IGBT of the pair of arms. Is. The input signal 24 changes between a negative voltage and 0 voltage, and the input signal 25 changes between a negative voltage and a positive voltage. Further, there is a time difference of time t1 between the rising edges of the input signal 24 and the input signal 25.
The circuit to which the input signal 24 and the input signal 25 are applied is shown in FIG. As described above, FIG. 15A is a circuit for evaluation, and the circuit shown in FIG. 15B is actually used.
The input signal 24 in FIG. 5 is input to the gate of the diode 42 having the insulated gate of FIG.
Further, the input signal 25 in FIG. 5 is input to the gate of the IGBT 43 forming the lower arm of FIG.

ＩＧＢＴ４３のゲートの入力信号２５がオン（正電圧）になることで、絶縁ゲートを有するダイオード４２に流れていた誘導性負荷との還流電流が急峻になくなると同時に、ダイオード４２のカソード・アノード間の電圧が上昇し、ダイオード４２は急速に逆方向状態に推移する。この過渡的な状態をリカバリー状態と呼び、以下、このリカバリー状態における本発明の効果を述べる。
本発明の第１実施形態に係る半導体装置１００のダイオード４２の絶縁ゲート電極１（図１）に入力する入力信号２４（図５）を、対アームのＩＧＢＴ４３のゲートに入力する入力信号２５がオンするよりも前に、オフ（０Ｖ：図５）することで、前述した通りダイオードの順方向電圧（ＶＦ）が高い、すなわちアノード電極６（図１）からのホールキャリアの注入と伝導度変調が抑制された状態（２７：図５）で、リカバリー状態に移行することが可能となる。 When the input signal 25 to the gate of the IGBT 43 is turned on (positive voltage), the return current with the inductive load that has been flowing through the diode 42 having an insulated gate sharply disappears, and at the same time, the cathode-anode of the diode 42 is The voltage rises and the diode 42 rapidly transitions to the reverse state. This transient state is called a recovery state, and the effect of the present invention in this recovery state will be described below.
The input signal 24 (FIG. 5) input to the insulated gate electrode 1 (FIG. 1) of the diode 42 of the semiconductor device 100 according to the first embodiment of the present invention is turned on by the input signal 25 input to the gate of the IGBT 43 of the paired arm. By turning it off (0 V: FIG. 5) before performing, the forward voltage (VF) of the diode is high as described above, that is, the injection of hole carriers from the anode electrode 6 (FIG. 1) and the conductivity modulation. In the suppressed state (27: FIG. 5), it becomes possible to shift to the recovery state.

《ダイオードのアノード電流とカソード・アノード間電圧の過渡特性》
図６は、本発明の第１実施形態に係る半導体装置１００のダイオードに図５の入力信号による制御を適用した場合における、ダイオード（１００）のアノード電流（特性線３１）と、カソード・アノード間電圧（特性線２９）の過渡特性の例を示す図である。
図６において、横軸は、時間（時間の推移：１目盛が１μｓｅｃ.）を表している。また、右側の縦軸がダイオードのカソード・アノード間電圧を示し、左側の縦軸がダイオードに流れる電流密度を示している。
また、特性線２９は、カソード・アノード間電圧を示している。特性線３０は、比較例２のダイオードに流れる電流密度の特性であり、特性線３１は本発明の第１実施形態に係る半導体装置１００のダイオードに流れる電流密度の特性である。 <<Transient characteristics of diode anode current and cathode-anode voltage>>
FIG. 6 shows the anode current (characteristic line 31) of the diode (100) and the cathode-anode between when the control by the input signal of FIG. 5 is applied to the diode of the semiconductor device 100 according to the first embodiment of the present invention. It is a figure which shows the example of the transient characteristic of a voltage (characteristic line 29).
In FIG. 6, the horizontal axis represents time (transition of time: 1 scale is 1 μsec.). The right vertical axis shows the cathode-anode voltage of the diode, and the left vertical axis shows the current density flowing in the diode.
Further, the characteristic line 29 indicates the voltage between the cathode and the anode. The characteristic line 30 is the characteristic of the current density flowing in the diode of Comparative Example 2, and the characteristic line 31 is the characteristic of the current density flowing in the diode of the semiconductor device 100 according to the first embodiment of the present invention.

本発明の半導体装置１００のダイオードのアノード電流（特性線３１）では、カソード・アノード間の電圧が上昇する際に観られるリカバリーによる逆電流を、従来のアノード電流（特性線３０）に対して大幅に低減できる。
カソード・アノード間の電圧が上昇する本期間にておいては、リカバリー電流とカソード・アノード間電圧によって電力消費が発生するため、リカバリー電流が下がることは、リカバリー損失を低減することを示している。
このように本発明により、ゲート電圧をゼロにした際、アノード領域内部のライフタイムを低減した領域において、アノード電極からのホール注入と伝導度変調が抑制されたため、ホールがアノードに戻ることにより生ずるリカバリー電流を低減することができる。 In the diode anode current (characteristic line 31) of the semiconductor device 100 of the present invention, the reverse current due to the recovery observed when the voltage between the cathode and the anode rises is significantly larger than the conventional anode current (characteristic line 30). Can be reduced to
During this period when the voltage between the cathode and the anode rises, power consumption occurs due to the recovery current and the voltage between the cathode and the anode. Therefore, the decrease in the recovery current indicates that the recovery loss is reduced. ..
As described above, according to the present invention, when the gate voltage is set to zero, the injection of holes from the anode electrode and the conductivity modulation are suppressed in the region where the lifetime is reduced inside the anode region, so that the holes return to the anode. The recovery current can be reduced.

＜第１実施形態の効果＞
以上より、本発明の第１実施形態によって、ゲートに負電圧を印加した際、ゼロにした際の、内部キャリア量の制御性を向上し、低導通損失と低リカバリー損失を併せ持つダイオードが実現できる。 <Effects of First Embodiment>
As described above, according to the first embodiment of the present invention, when the negative voltage is applied to the gate, the controllability of the internal carrier amount when the voltage is set to zero is improved, and a diode having both low conduction loss and low recovery loss can be realized. ..

≪第２実施形態≫
本発明の第２実施形態の絶縁ゲート型の縦型半導体装置（半導体装置）２００を、図７を参照して説明する。 «Second embodiment»
An insulated gate vertical semiconductor device (semiconductor device) 200 according to the second embodiment of the present invention will be described with reference to FIG.

《絶縁ゲート型（トレンチゲート制御型）の縦型半導体装置の断面図》
図７は、本発明の第２実施形態に係る半導体装置２００の断面構造の例を模式的に示す図である。
図７において、アノード電極６（第１電極）、カソード電極９（第２電極）、絶縁ゲート３、絶縁ゲート電極１、ゲート絶縁膜２、第１のＰ−型アノード層４（第３半導体層）、第２のＰ−型アノード層５（第４半導体層）、Ｎ−型ドリフト層７（第２半導体層）、Ｎ＋型カソード層８（第１半導体層）は、図１に示した半導体装置１００と同じ構成であるので、重複する説明は省略する。
図７の半導体装置２００が図１の半導体装置１００と異なるのは、キャリアのライフタイムが低減された第２のＮ−型ドリフト層３２（第５半導体層）を有することである。
第２のＮ−型ドリフト層３２は、Ｎ−型ドリフト層７の一部の所定の位置にライフタイムキラーを照射して形成される。そのため、第２のＮ−型ドリフト層３２は、Ｎ−型ドリフト層７（第１のＮ−型ドリフト層）の内部に形成されている。 <<Cross-sectional view of insulated gate type (trench gate control type) vertical semiconductor device>>
FIG. 7 is a diagram schematically showing an example of a cross-sectional structure of the semiconductor device 200 according to the second embodiment of the present invention.
In FIG. 7, an anode electrode 6 (first electrode), a cathode electrode 9 (second electrode), an insulated gate 3, an insulated gate electrode 1, a gate insulating film 2, a first P − -type anode layer 4 (third semiconductor layer). ), the second P − type anode layer 5 (fourth semiconductor layer), the N − type drift layer 7 (second semiconductor layer), and the N + type cathode layer 8 (first semiconductor layer) are shown in FIG. 1. Since the configuration is the same as that of the semiconductor device 100, duplicate description will be omitted.
The semiconductor device 200 of FIG. 7 is different from the semiconductor device 100 of FIG. 1 in that it has a second N − type drift layer 32 (fifth semiconductor layer) in which carrier lifetime is reduced.
The second N − type drift layer 32 is formed by irradiating a predetermined position on a part of the N − type drift layer 7 with a lifetime killer. Therefore, the second N − type drift layer 32 is formed inside the N − type drift layer 7 (first N − type drift layer).

この第２実施形態の半導体装置２００のダイオードは、第２のＮ−型ドリフト層３２を備えたことによって、第１実施形態の半導体装置１００のダイオードよりも、絶縁ゲート電極１に印加された電圧による内部電荷（例えばホールキャリア）の注入制御性を向上することができる。
この制御性の向上は、アノード電極６からのホールキャリアの注入を促す要因として、カソード電極９から第１のＰ−型アノード層４を介してアノード電極６へ注入される電子の濃度が一因として存在することによる。そのため、第２のＮ−型ドリフト層３２がＮ−型ドリフト層７（第１のＮ−型ドリフト層）の内部に存在することが制御性の向上に関係するのである。
次に、前記の第２のＮ−型ドリフト層３２が制御性の向上に関係することを、キャリアプロファイルを示して説明する。 Since the diode of the semiconductor device 200 of the second embodiment includes the second N − type drift layer 32, the voltage applied to the insulated gate electrode 1 is higher than that of the diode of the semiconductor device 100 of the first embodiment. It is possible to improve the controllability of injection of internal charges (for example, hole carriers) due to.
This improvement in controllability is partly due to the concentration of electrons injected from the cathode electrode 9 into the anode electrode 6 through the first P − -type anode layer 4 as a factor for promoting injection of hole carriers from the anode electrode 6. As it exists. Therefore, the presence of the second N − type drift layer 32 inside the N − type drift layer 7 (first N − type drift layer) is related to the improvement of controllability.
Next, the fact that the second N − type drift layer 32 is related to the improvement of controllability will be described by showing the carrier profile.

《ホールと電子のキャリアプロファイル》
図８は、本発明の第２実施形態に係る半導体装置２００のダイオードの絶縁ゲート電極１に印加する電圧をゼロにした場合における、ホールと電子のキャリアプロファイルを模式的に示す図である。
図８において、第１のＰ−型アノード層４とキャリアのライフタイムを低減した第２のＰ−型アノード層５の作用効果については、前記した図３の説明と同じであるので、重複する説明は省略する。
図８において、図３と異なるのは、第２のＮ−型ドリフト層３２が存在することによる影響である。ホールキャリア（１７）が、キャリアのライフタイム低減された第２のＮ−型ドリフト層３２により、Ｎ−型ドリフト層７への注入（ホールキャリア１５）がブロックされ、電子（３４）が、キャリアのライフタイムが低減された第２のＮ−型ドリフト層３２により、第１のＰ−型アノード層４への注入がブロックされる効果が働き、伝導度変調をさらに抑制することができる。
なお、表記の都合上、図８と図３において、ホールや電子の個数を同じように記載しているが、実際には差異がある。 《Hole and electron carrier profile》
FIG. 8 is a diagram schematically showing carrier profiles of holes and electrons when the voltage applied to the insulated gate electrode 1 of the diode of the semiconductor device 200 according to the second embodiment of the present invention is zero.
In FIG. 8, the operational effects of the first P − -type anode layer 4 and the second P − -type anode layer 5 in which the carrier lifetime is reduced are the same as those described in FIG. The description is omitted.
In FIG. 8, the difference from FIG. 3 is the influence of the presence of the second N − type drift layer 32. The injection (hole carriers 15) of the hole carriers (17) into the N − type drift layer 7 is blocked by the second N − type drift layer 32 having a reduced carrier lifetime, and the electrons (34) become carriers. By the second N − type drift layer 32 having a reduced lifetime, the effect of blocking the injection into the first P − type anode layer 4 works, and the conductivity modulation can be further suppressed.
Note that, for convenience of notation, the numbers of holes and electrons are illustrated in the same manner in FIGS. 8 and 3, but there are actual differences.

＜第２実施形態の効果＞
以上、本発明の第２実施形態によって、ゲートに負電圧をかけた場合のダイオードの順方向電圧と、電圧をゼロにした場合のダイオードの順方向電圧の差を広げることができる。すなわち、ゲート電圧によるダイオード特性の制御性をさらに向上することができる。 <Effects of Second Embodiment>
As described above, according to the second embodiment of the present invention, the difference between the forward voltage of the diode when a negative voltage is applied to the gate and the forward voltage of the diode when the voltage is zero can be widened. That is, the controllability of the diode characteristics by the gate voltage can be further improved.

≪第３実施形態≫
本発明の第３実施形態の絶縁ゲート型の縦型半導体装置（半導体装置）３００を、図９を参照して説明する。 <<Third Embodiment>>
An insulated gate vertical semiconductor device (semiconductor device) 300 according to the third embodiment of the present invention will be described with reference to FIG.

《絶縁ゲート型（サイドゲート制御型）の縦型半導体装置の断面図》
図９は、本発明の第３実施形態に係る半導体装置３００の断面構造の例を模式的に示す図である。
図９において、半導体装置３００は、サイドゲート制御型のダイオードである。
すなわち、ダイオードを形成するアノード電極６（第１電極）とカソード電極９（第２電極）との間に、サイドゲート制御型の絶縁ゲート（絶縁サイドゲート）３７が備えられ、絶縁ゲート３７の絶縁ゲート電極（絶縁サイドゲート電極）３５に印加する電圧によって、ダイオード特性が制御される。
また、第１のＰ−型アノード層４（第３半導体層）の中にキャリアのライフタイムが低減された第２のＰ−型アノード層５（第４半導体層）が備えられている。 <<Cross-sectional view of insulated gate type (side gate control type) vertical semiconductor device>>
FIG. 9 is a diagram schematically showing an example of the cross-sectional structure of the semiconductor device 300 according to the third embodiment of the invention.
In FIG. 9, the semiconductor device 300 is a side gate control type diode.
That is, a side gate control type insulated gate (insulated side gate) 37 is provided between the anode electrode 6 (first electrode) and the cathode electrode 9 (second electrode) forming a diode, and the insulated gate 37 is insulated. The diode characteristics are controlled by the voltage applied to the gate electrode (insulated side gate electrode) 35.
In addition, the first P − -type anode layer 4 (third semiconductor layer) is provided with the second P − -type anode layer 5 (fourth semiconductor layer) whose carrier lifetime is reduced.

また、Ｎ−型ドリフト層７（第２半導体層）と、このＮ−型ドリフト層７に縦方向で隣接する第１のＰ−型アノード層４と、この第１のＰ−型アノード層４とは反対側においてＮ−型ドリフト層７と縦方向で隣接するＮ＋型カソード層８（第１半導体層）を備える。
また、ゲート絶縁膜（サイドゲート絶縁膜）３６を介して、第１のＰ−型アノード層４の表面上に設けられる絶縁ゲート電極３５において、第１のＰ−型アノード層４と対向する側には、絶縁膜（酸化膜）３８が配置され、絶縁ゲート電極３５に対して片側にしか、第１のＰ−型アノード層４が存在しない、いわゆるサイドゲート型の絶縁ゲート３７を備えている。
第１のＰ−型アノード層４の内部には、キャリアのライフタイムが低減された第２のＰ−型アノード層５が含まれており、この第２のＰ−型アノード層５はゲート絶縁膜３６に接している。 Further, the N − type drift layer 7 (second semiconductor layer), the first P − type anode layer 4 vertically adjacent to the N − type drift layer 7, and the first P − type anode layer 4 An N + type cathode layer 8 (first semiconductor layer) vertically adjacent to the N − type drift layer 7 is provided on the side opposite to.
In addition, in the insulated gate electrode 35 provided on the surface of the first P − -type anode layer 4 via the gate insulating film (side gate insulation film) 36, the side facing the first P − -type anode layer 4. Has an insulating film (oxide film) 38, and is provided with a so-called side gate type insulated gate 37 in which the first P − -type anode layer 4 is present only on one side of the insulated gate electrode 35. ..
The first P − -type anode layer 4 contains a second P − -type anode layer 5 having a reduced carrier lifetime, and the second P − -type anode layer 5 has gate insulation. It is in contact with the membrane 36.

アノード電極６と第１のＰ−型アノード層４とは、金属−半導体接触面１０において接触している。すなわち、金属であるアノード電極６と半導体である第１のＰ−型アノード層４とは、ショットキー接触、あるいは、オーミック接触によって、電気的に接続される。
さらに、カソード電極９は、Ｎ＋型カソード層８とオーミック接触することによって、Ｎ＋型カソード層８と電気的に接続される。さらに、このＮ＋型カソード層８を介して、カソード電極９とＮ−型ドリフト層７とが電気的に接続される。
なお、第１のＰ−型アノード層４、第２のＰ−型アノード層５、Ｎ−型ドリフト層７、Ｎ＋型カソード層８の基となる半導体基板は、ケイ素（シリコン、Ｓｉ）もしくは炭化ケイ素(ＳｉＣ)から形成され、ゲート絶縁膜２は二酸化ケイ素（ＳｉＯ２）から形成される。 The anode electrode 6 and the first P − -type anode layer 4 are in contact with each other at the metal-semiconductor contact surface 10. That is, the anode electrode 6 which is a metal and the first P − -type anode layer 4 which is a semiconductor are electrically connected by Schottky contact or ohmic contact.
Further, the cathode electrode 9 by ohmic contact with the N + -type cathode layer 8, N + -type cathode layer 8 and are electrically connected. Further, the cathode electrode 9 and the N − type drift layer 7 are electrically connected via the N + type cathode layer 8.
The semiconductor substrate serving as the base of the first P − -type anode layer 4, the second P − -type anode layer 5, the N − -type drift layer 7, and the N + -type cathode layer 8 is silicon (Si, Si) or The gate insulating film 2 is made of silicon carbide (SiC), and is made of silicon dioxide (SiO 2 ).

本実施形態（第３実施形態）の半導体装置３００のダイオードによって、第１実施形態に記載されたダイオード（半導体装置１００）よりも、さらにリカバリー電流を低減することができる。
その理由を、図１０、図１１を参照して、次に説明する。 The diode of the semiconductor device 300 of the present embodiment (third embodiment) can further reduce the recovery current as compared with the diode (semiconductor device 100) described in the first embodiment.
The reason will be described below with reference to FIGS. 10 and 11.

《第１実施形態および第３実施形態のダイオードのリカバリー電流の経路》
図１０は、本発明の第１実施形態に係る半導体装置１００のダイオードのリカバリー電流の経路を模式的に示す図である。
図１１は、本発明の第３実施形態に係る半導体装置３００のダイオードのリカバリー電流の経路を模式的に示す図である。 <<Path of Recovery Current of Diode in First and Third Embodiments>>
FIG. 10 is a diagram schematically showing a path of a recovery current of a diode of the semiconductor device 100 according to the first embodiment of the present invention.
FIG. 11 is a diagram schematically showing a path of a recovery current of a diode of the semiconductor device 300 according to the third embodiment of the present invention.

図１０において、半導体装置１００のダイオードのリカバリー電流の経路は、Ｎ−型ドリフト層７からの経路７０以外に、絶縁ゲート３に対して、対向する領域から回りこんでアノード電極６に戻るリカバリー電流の経路７１が存在する。
一方で、図１１において、半導体装置３００のダイオードでは、Ｎ−型ドリフト層７からの経路７０と経路７２は存在するが、図１０に示した、前記の対向する領域から回りこんでアノード電極６に戻るリカバリー電流の経路３９に相当する電流経路は存在しない。
したがって、リカバリー電流量を削減でき、リカバリー損失の低減効果をさらに向上することができる。 In FIG. 10, the recovery current path of the diode of the semiconductor device 100 is not only the path 70 from the N − type drift layer 7 but also the recovery current returning from the region facing the insulated gate 3 and returning to the anode electrode 6. Path 71 exists.
On the other hand, in FIG. 11, in the diode of the semiconductor device 300, the path 70 and the path 72 from the N − type drift layer 7 exist, but the anode electrode 6 wraps around from the opposite area shown in FIG. There is no current path corresponding to the recovery current path 39 returning to the.
Therefore, the amount of recovery current can be reduced, and the effect of reducing recovery loss can be further improved.

＜第３実施形態の効果＞
すなわち、本発明の第３実施形態である半導体装置３００のダイオードは、第１実施形態である半導体装置１００のダイオードに対し、導通損失とリカバリー損失をさらに向上した高効率性能を実現することができる。 <Effects of Third Embodiment>
That is, the diode of the semiconductor device 300 according to the third embodiment of the present invention can realize high efficiency performance with further improved conduction loss and recovery loss as compared with the diode of the semiconductor device 100 according to the first embodiment. ..

≪第４実施形態≫
本発明の第４実施形態として、絶縁ゲート型の縦型半導体装置を駆動する駆動ゲート信号を、図１２を参照して説明する。 <<Fourth Embodiment>>
As a fourth embodiment of the present invention, a drive gate signal for driving an insulated gate type vertical semiconductor device will be described with reference to FIG.

《絶縁ゲート型の縦型半導体装置の駆動ゲート信号》
図１２は、本発明の第４実施形態における絶縁ゲート型の縦型半導体装置を駆動する駆動ゲート信号を示す図である。
図１２において、本発明の第１〜第３実施形態の半導体装置のダイオードを図１５に示す駆動回路に用いる場合に、絶縁ゲートを有するダイオード４２のゲートの入力信号２４、及び対アームのＩＧＢＴ４３のゲートの入力信号２５を示している。
また、横軸は時間（時間の推移）であり、縦軸は入力信号２４、２５のそれぞれの電圧を表している。 <<Drive Gate Signal for Insulated Gate Vertical Semiconductor Device>>
FIG. 12 is a diagram showing drive gate signals for driving the insulated gate vertical semiconductor device according to the fourth embodiment of the present invention.
In FIG. 12, when the diodes of the semiconductor devices of the first to third embodiments of the present invention are used in the drive circuit shown in FIG. 15, the input signal 24 of the gate of the diode 42 having an insulated gate and the IGBT 43 of the paired arm. The gate input signal 25 is shown.
The horizontal axis represents time (time transition), and the vertical axis represents the voltage of each of the input signals 24 and 25.

図１２において、対アームのＩＧＢＴ４３（図１５）のゲートの入力信号２５がオン（正電圧）になることで、ダイオード４２（図１５）に流れていた誘導性負荷４１（図１５）との還流電流が急峻になくなると同時に、ダイオード４２のカソード・アノード間の電圧が上昇し、ダイオード４２は急速に逆方向状態に推移する。
この過渡的な状態がリカバリー状態（２８：図１２）である。低リカバリー電流、即ち低リカバリー損失を実現するには、リカバリー直前に、ダイオード４２のゲートの入力信号２４をオフ（０Ｖ）して、ホールキャリアの注入電荷量を低減する状態（２７、時間ｔ２）を作ることが必要である。 In FIG. 12, when the input signal 25 of the gate of the IGBT 43 (FIG. 15) of the paired arm is turned on (positive voltage), it is returned to the inductive load 41 (FIG. 15) flowing in the diode 42 (FIG. 15). At the same time when the current suddenly disappears, the voltage between the cathode and the anode of the diode 42 rises, and the diode 42 rapidly shifts to the reverse direction.
This transitional state is the recovery state (28: FIG. 12). In order to realize a low recovery current, that is, a low recovery loss, the state where the input signal 24 of the gate of the diode 42 is turned off (0 V) and the injected charge amount of hole carriers is reduced immediately before recovery (27, time t2). It is necessary to make.

この過程において、ダイオード４２のゲートの入力信号２４がオン（負電圧）してホールキャリアの注入量が上昇した状態から、オフ（０Ｖ）して注入量が低減された状態に至るまで、ホールキャリアのライフタイムによって、ホールキャリアを消失することが必要である。その間の時間ｔ２は、オフ信号（０Ｖ）を入力してからホールキャリアのライフタイムを考慮し、２μ秒以上、とることが望ましい。
２μ秒以上の期間（時間ｔ２）を設けた後、対アームのＩＧＢＴ４３のゲートの入力信号２５をオン（正電圧）することで、ダイオード４２はリカバリー状態となるが、低リカバリー電流、即ち低リカバリー損失性能を実現できる。 In this process, from the state where the input signal 24 of the gate of the diode 42 is turned on (negative voltage) and the injection amount of hole carriers is increased to the state where it is turned off (0 V) and the injection amount is decreased, It is necessary to eliminate the whole carrier depending on the lifetime of the. It is desirable that the time t2 in the meantime is 2 μsec or more in consideration of the lifetime of hole carriers after the OFF signal (0 V) is input.
After the period (time t2) of 2 μsec or more is provided, the input signal 25 of the gate of the IGBT 43 of the opposite arm is turned on (positive voltage) to bring the diode 42 into the recovery state, but a low recovery current, that is, a low recovery current. Loss performance can be realized.

≪第５実施形態：半導体装置の製造方法≫
本発明の第５実施形態の半導体装置（絶縁ゲート型の縦型半導体装置）の製造方法を、図１３を参照して説明する。
図１３は、本発明の第５実施形態に係る半導体装置１００（図１）の製造方法の例を示す図であり、（ａ）は第２のＰ−型アノード層５が形成される前の半導体装置１００の状態を表し、（ｂ）は第２のＰ−型アノード層５が形成された後の半導体装置１００の状態を表している。
本発明の第５実施形態は、トレンチゲート制御型のダイオードの製造方法であって、特に第１のＰ−型アノード層４内に第２のＰ−型アノード層５を形成する方法について説明する。 <<Fifth Embodiment: Semiconductor Device Manufacturing Method>>
A method of manufacturing a semiconductor device (insulated gate type vertical semiconductor device) according to the fifth embodiment of the present invention will be described with reference to FIG.
FIG. 13 is a diagram showing an example of a method for manufacturing the semiconductor device 100 (FIG. 1) according to the fifth embodiment of the present invention, in which (a) is a state before the second P − -type anode layer 5 is formed. The state of the semiconductor device 100 is shown, and (b) shows the state of the semiconductor device 100 after the second P − -type anode layer 5 is formed.
The fifth embodiment of the present invention is a method of manufacturing a trench gate control type diode, in particular, a method of forming a second P − -type anode layer 5 in a first P − -type anode layer 4. ..

図１３（ａ）、（ｂ）において、半導体装置（１００）は、アノード電極６（第１電極）、カソード電極９（第２電極）、絶縁ゲート３、絶縁ゲート電極１、ゲート絶縁膜２、第１のＰ−型アノード層４（第３半導体層）、Ｎ−型ドリフト層７（第２半導体層）、Ｎ＋型カソード層８（第１半導体層）を備えている。
図１３（ａ）と図１３（ｂ）の相違は、第２のＰ−型アノード層５（第４半導体層）の有無である。次に第２のＰ−型アノード層５（第４半導体層）の製造方法について説明する。なお、第２のＰ−型アノード層５（第４半導体層）以外の製造方法については、説明を省略する。 13A and 13B, the semiconductor device (100) includes an anode electrode 6 (first electrode), a cathode electrode 9 (second electrode), an insulated gate 3, an insulated gate electrode 1, a gate insulating film 2, The first P − type anode layer 4 (third semiconductor layer), the N − type drift layer 7 (second semiconductor layer), and the N + type cathode layer 8 (first semiconductor layer) are provided.
The difference between FIG. 13A and FIG. 13B is the presence or absence of the second P − -type anode layer 5 (fourth semiconductor layer). Next, a method for manufacturing the second P − -type anode layer 5 (fourth semiconductor layer) will be described. The description of the manufacturing method other than the second P − -type anode layer 5 (fourth semiconductor layer) is omitted.

図１３（ａ）に示した状態において、第１のＰ−型アノード層４の一部の所定の位置に向けてヘリウム（Ｈｅ）、プロトン（Ｐ、Ｈ＋）、電子線などを主としたライフタイムキラーを照射（６３）する。
このライフタイムキラーの照射を受けた部分の第１のＰ−型アノード層４は、結晶構造にダメージ（結晶欠陥）が生じ、キャリア（ホールおよび電子）が移動しにくい、キャリアのライフタイムが低減した第２のＰ−型アノード層５が形成される。
この第２のＰ−型アノード層５が形成された状態を示すのが図１３（ｂ）である。
なお、前記したように、図１３（ｂ）における第２のＰ−型アノード層５は、第１のＰ−型アノード層４を基にライフタイムキラーを照射して形成されるので、第２のＰ−型アノード層５は、第１のＰ−型アノード層４の内部に含まれる。 In the state shown in FIG. 13A, helium (He), protons (P, H + ), electron beams, etc. are mainly directed toward a predetermined position in a part of the first P − -type anode layer 4. Irradiate (63) the lifetime killer.
In the portion of the first P − -type anode layer 4 which is irradiated with the lifetime killer, the crystal structure is damaged (crystal defects), carriers (holes and electrons) are hard to move, and the carrier lifetime is reduced. The second P − -type anode layer 5 is formed.
FIG. 13B shows a state in which the second P − -type anode layer 5 is formed.
Note that, as described above, the second P − -type anode layer 5 in FIG. 13B is formed by irradiating the first P − -type anode layer 4 with the lifetime killer, and thus the second P − -type anode layer 5 is formed. The P − -type anode layer 5 is included in the inside of the first P − -type anode layer 4.

＜第５実施形態の効果＞
以上、第２のＰ−型アノード層５を第１のＰ−型アノード層４の一部の所定の位置にライフタイムキラーを照射して形成されるので、製作工程上、容易に、かつ低コストで所望の特性の半導体装置（ゲート制御型ダイオード）が得られる。 <Effects of the fifth embodiment>
As described above, since the second P − -type anode layer 5 is formed by irradiating a predetermined position of a part of the first P − -type anode layer 4 with the lifetime killer, it is easy and low in manufacturing process. A semiconductor device (gate-controlled diode) having desired characteristics can be obtained at low cost.

≪第６実施形態：半導体装置の製造方法≫
本発明の第６実施形態の半導体装置（絶縁ゲート型の縦型半導体装置）の製造方法を、図１４を参照して説明する。
図１４は、本発明の第６実施形態に係る半導体装置３００（図９）の製造方法の例を示す図であり、（ａ）は第２のＰ−型アノード層５が形成される前の半導体装置の状態を表し、（ｂ）は第２のＰ−型アノード層５が形成された後の半導体装置の状態を表している。
本発明の第６実施形態は、サイドゲート制御型のダイオードの製造方法であって、特に第１のＰ−型アノード層４内に第２のＰ−型アノード層５を形成する方法について説明する。 <<Sixth Embodiment: Semiconductor Device Manufacturing Method>>
A method of manufacturing a semiconductor device (insulated gate type vertical semiconductor device) according to a sixth embodiment of the present invention will be described with reference to FIG.
FIG. 14 is a diagram showing an example of a method for manufacturing the semiconductor device 300 (FIG. 9) according to the sixth embodiment of the present invention, in which (a) is a state before the second P − -type anode layer 5 is formed. The state of the semiconductor device is shown, and (b) shows the state of the semiconductor device after the second P − -type anode layer 5 is formed.
The sixth embodiment of the present invention is a method of manufacturing a side-gate control type diode, and particularly a method of forming a second P − -type anode layer 5 in the first P − -type anode layer 4. ..

図１４（ａ）、（ｂ）において、半導体装置（３００）は、アノード電極６（第１電極）、カソード電極９（第２電極）、絶縁ゲート３７、絶縁ゲート電極３５、ゲート絶縁膜３６、酸化膜３８、第１のＰ−型アノード層４（第３半導体層）、Ｎ−型ドリフト層７（第２半導体層）、Ｎ＋型カソード層８（第１半導体層）を備えている。
図１４（ａ）と図１４（ｂ）の相違は、第２のＰ−型アノード層５（第４半導体層）の有無である。次に第２のＰ−型アノード層５（第４半導体層）の製造方法について説明する。なお、第２のＰ−型アノード層５（第４半導体層）以外の製造方法については、説明を省略する。 14A and 14B, the semiconductor device (300) includes an anode electrode 6 (first electrode), a cathode electrode 9 (second electrode), an insulated gate 37, an insulated gate electrode 35, a gate insulating film 36, and The oxide film 38, the first P − type anode layer 4 (third semiconductor layer), the N − type drift layer 7 (second semiconductor layer), and the N + type cathode layer 8 (first semiconductor layer) are provided.
The difference between FIG. 14A and FIG. 14B is the presence or absence of the second P − -type anode layer 5 (fourth semiconductor layer). Next, a method for manufacturing the second P − -type anode layer 5 (fourth semiconductor layer) will be described. The description of the manufacturing method other than the second P − -type anode layer 5 (fourth semiconductor layer) is omitted.

図１４（ａ）に示した状態において、第１のＰ−型アノード層４の一部の所定の位置に向けてヘリウム（Ｈｅ）、プロトン（Ｐ、Ｈ＋）、電子線などを主としたライフタイムキラーを照射（６３）する。
このライフタイムキラーの照射を受けた部分の第１のＰ−型アノード層４は、結晶構造にダメージ（結晶欠陥）が生じ、キャリア（ホールおよび電子）が移動しにくい、キャリアのライフタイムが低減した第２のＰ−型アノード層５が形成される。
この第２のＰ−型アノード層５が形成された状態を示すのが図１４（ｂ）である。
なお、前記したように、図１４（ｂ）における第２のＰ−型アノード層５は、第１のＰ−型アノード層４を基にライフタイムキラーを照射して形成されるので、第２のＰ−型アノード層５は、第１のＰ−型アノード層４の内部に含まれる。 In the state shown in FIG. 14A, mainly helium (He), protons (P, H + ), electron beams, etc. are directed toward a predetermined position in a part of the first P − -type anode layer 4. Irradiate (63) the lifetime killer.
In the portion of the first P − -type anode layer 4 irradiated with the lifetime killer, the crystal structure is damaged (crystal defect), carriers (holes and electrons) are hard to move, and the carrier lifetime is reduced. The second P − -type anode layer 5 is formed.
FIG. 14B shows a state in which the second P − -type anode layer 5 is formed.
As described above, the second P − -type anode layer 5 in FIG. 14B is formed by irradiating the first P − -type anode layer 4 with the lifetime killer, and thus the second P − -type anode layer 5 is formed. The P − -type anode layer 5 is included in the inside of the first P − -type anode layer 4.

＜第６実施形態の効果＞
以上、第２のＰ−型アノード層５を第１のＰ−型アノード層４の一部の所定の位置にライフタイムキラーを照射して形成されるので、製作工程上、容易に、かつ低コストで所望の特性の半導体装置（ゲート制御型ダイオード）が得られる。 <Effects of sixth embodiment>
As described above, since the second P − -type anode layer 5 is formed by irradiating a predetermined position of a part of the first P − -type anode layer 4 with the lifetime killer, it is easy and low in manufacturing process. A semiconductor device (gate-controlled diode) having desired characteristics can be obtained at low cost.

≪第７実施形態：半導体回路の駆動装置≫
本発明の第７実施形態の半導体回路（半導体装置）の駆動装置を、図１５を参照して説明する。
図１５は、本発明の第７実施形態に係る半導体回路（半導体装置）の駆動装置の回路構成の例を示す図であり、（ａ）は特性評価用の回路構成を示し、（ｂ）はインバータとして用いる回路の部分構成を示している。
図１５（ａ）、（ｂ）に示すように、例えば下アームを構成するＩＧＢＴ４３（スイッチング素子）に対して、絶縁ゲートを有するダイオード（ゲート制御型ダイオード）４２は、上アームを構成するＩＧＢＴに逆並列に接続される還流ダイオードとして用いられる。
そして、制御回路４６、ゲート駆動回路４５、遅延回路ブロック４４によって、ＩＧＢＴ４３と絶縁ゲートを有するダイオード４２は、制御される。 <<Seventh Embodiment: Semiconductor Circuit Driving Device>>
A drive device for a semiconductor circuit (semiconductor device) according to a seventh embodiment of the present invention will be described with reference to FIG.
FIG. 15 is a diagram showing an example of a circuit configuration of a driving device of a semiconductor circuit (semiconductor device) according to the seventh embodiment of the present invention, (a) shows a circuit configuration for characteristic evaluation, and (b) shows The partial structure of the circuit used as an inverter is shown.
As shown in FIGS. 15A and 15B, for example, in contrast to the IGBT 43 (switching element) that constitutes the lower arm, the diode (gate control type diode) 42 having an insulated gate becomes the IGBT that constitutes the upper arm. Used as a freewheeling diode connected in anti-parallel.
The control circuit 46, the gate drive circuit 45, and the delay circuit block 44 control the IGBT 43 and the diode 42 having an insulated gate.

なお、遅延回路ブロック４４は、ＩＧＢＴ４３のゲートとダイオード４２のゲートの遅延タイミングを生成する。そして、図１２を参照して第４実施形態において示した通り、対アームのＩＧＢＴ４３がオンして、ダイオード４２がリカバリー状態に至る直前に、ダイオード４２の絶縁ゲート（３：図１）がオフする様に制御している。
なお、遅延回路ブロック４４に備えられる遅延定数回路（不図示）は、抵抗と容量から成るいわゆるＲＣ遅延回路が主なものである。
また、ゲート駆動回路４５は、制御回路４６からの入力を、ＩＧＢＴ４３とダイオード４２のそれぞれのゲートの入力信号に変換するレベルシフト回路の機能が主なものである。 The delay circuit block 44 generates the delay timing of the gate of the IGBT 43 and the gate of the diode 42. Then, as shown in the fourth embodiment with reference to FIG. 12, the IGBT 43 of the paired arm is turned on, and the insulated gate (3: FIG. 1) of the diode 42 is turned off immediately before the diode 42 reaches the recovery state. Are controlled.
The delay constant circuit (not shown) included in the delay circuit block 44 is mainly a so-called RC delay circuit including a resistor and a capacitor.
The gate drive circuit 45 mainly has a function of a level shift circuit that converts the input from the control circuit 46 into the input signals of the gates of the IGBT 43 and the diode 42.

また、本実施形態（第７実施形態）において、図１５（ａ）では、上アームにダイオード４２を配置し、下アームにＩＧＢＴ４３を配置し、インバータ回路を部分的に抽出して記載しているが、実際のインバータには、図１５（ｂ）に示す様に、上アームにもＩＧＢＴが、下アームにもダイオードが配置され、これらに対しても前述の駆動回路網が配置される。
以上の回路構成で制御回路４６が上アームと下アームを統合的に制御することによって、直流電源４０の直流電力（直流電圧）は、交流電力（交流電圧）に変換され、誘導性負荷（例えばモータの一部）４１に交流電力（交流電圧）が供給される。 Further, in the present embodiment (seventh embodiment), in FIG. 15A, the diode 42 is arranged in the upper arm, the IGBT 43 is arranged in the lower arm, and the inverter circuit is partially extracted and described. However, in the actual inverter, as shown in FIG. 15B, the IGBT is arranged also in the upper arm and the diode is arranged also in the lower arm, and the drive circuit network described above is also arranged for these.
By the control circuit 46 integrally controlling the upper arm and the lower arm with the above circuit configuration, the DC power (DC voltage) of the DC power supply 40 is converted into AC power (AC voltage), and the inductive load (for example, AC power (AC voltage) is supplied to a part of the motor 41.

＜第７実施形態の効果＞
以上、制御回路４６、ゲート駆動回路４５、遅延回路ブロック４４を備える半導体回路（半導体装置）の駆動装置によって、低損失のインバータ等の電力変換装置が提供できる。 <Effects of the seventh embodiment>
As described above, the drive device for the semiconductor circuit (semiconductor device) including the control circuit 46, the gate drive circuit 45, and the delay circuit block 44 can provide a power conversion device such as a low-loss inverter.

≪第８実施形態：電力変換装置≫
次に、第１〜第３実施形態のいずれかの半導体装置を備えた電力変換装置について説明する。
図１６は、本発明の第８実施形態に係る電力変換装置の回路構成の例を示す図である。なお、三相交流モータ４８は、電力変換装置に含まれていない。
図１６において、ＩＧＢＴ４３Ｕ（スイッチング素子）と絶縁ゲートを有するダイオード（ゲート制御型ダイオード）４２Ｕとによって上アームが、ＩＧＢＴ４３Ｄ（スイッチング素子）と絶縁ゲートを有するダイオード（ゲート制御型ダイオード）４２Ｄとによって下アームとが構成されている。この上アームと下アームの組によって、１相分の電力変換用のレッグが構成されている。
この電力変換用のレッグは、３組あって、それぞれＵ相、Ｖ相、Ｗ相の交流電力（交流電圧）を生成する。 <<Eighth Embodiment: Power Converter>>
Next, a power converter including the semiconductor device according to any of the first to third embodiments will be described.
FIG. 16: is a figure which shows the example of a circuit structure of the power converter device which concerns on 8th Embodiment of this invention. The three-phase AC motor 48 is not included in the power converter.
16, the upper arm is composed of the IGBT 43U (switching element) and the diode (gate control type diode) 42U having an insulated gate, and the lower arm is composed of the IGBT 43D (switching element) and the diode (gate control type diode) 42D having an insulated gate. And are configured. The pair of the upper arm and the lower arm constitutes a leg for power conversion for one phase.
There are three sets of legs for power conversion, and generate U-phase, V-phase, and W-phase AC power (AC voltage), respectively.

３個のＩＧＢＴ４３Ｕと３個のＩＧＢＴ４３Ｄのゲートにはそれぞれ遅延回路ブロック４４（計６個）の出力信号が入力している。
また、合計６個のゲート駆動回路４５がそれぞれダイオード４２Ｕ（計３個）とダイオード４２Ｄ（計３個）、および遅延回路ブロック４４（計６個）を駆動している。
また、制御回路４６は、合計６個のゲート駆動回路４５を統合的に制御することにより、直流電源４０の直流電力（直流電圧）は、３相交流電力（３相交流電圧）に変換され、三相交流モータ４８に供給される。 The output signals of the delay circuit block 44 (six in total) are input to the gates of the three IGBTs 43U and the three IGBTs 43D, respectively.
Further, a total of 6 gate drive circuits 45 drive the diodes 42U (total 3 pieces), the diodes 42D (total 3 pieces), and the delay circuit block 44 (total 6 pieces).
Further, the control circuit 46 integrally controls a total of six gate drive circuits 45, so that the DC power (DC voltage) of the DC power supply 40 is converted into three-phase AC power (three-phase AC voltage). It is supplied to the three-phase AC motor 48.

＜第８実施形態の効果＞
以上、第１〜第３実施形態の半導体装置、すなわち絶縁ゲートを有するダイオード４２を、インバータを構成するＩＧＢＴに逆並列に接続される還流ダイオードとして用いることにより、低損失の電力変換装置が提供できる。 <Effects of the eighth embodiment>
As described above, by using the semiconductor device of the first to third embodiments, that is, the diode 42 having the insulated gate as the freewheeling diode connected in anti-parallel to the IGBT forming the inverter, a low-loss power conversion device can be provided. ..

≪その他の実施形態≫
なお、本発明は、以上に説明した実施形態に限定されるものでなく、さらに様々な変形例が含まれる。例えば、前記の実施形態は、本発明をわかりやすく説明するために、詳細に説明したものであり、必ずしも説明したすべての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成の一部で置き換えることが可能であり、さらに、ある実施形態の構成に他の実施形態の構成の一部または全部を加えることも可能である。
以下に、その他の実施形態や変形例について、さらに説明する。 <<Other Embodiments>>
The present invention is not limited to the embodiments described above, and various modifications are included. For example, the above embodiments have been described in detail in order to explain the present invention in an easy-to-understand manner, and are not necessarily limited to those having all the configurations described. Further, it is possible to replace part of the configuration of one embodiment with part of the configuration of another embodiment, and further add part or all of the configuration of another embodiment to the configuration of one embodiment. Is also possible.
Hereinafter, other embodiments and modifications will be further described.

《第２のＰ−型アノード層５とＮ−型ドリフト層７との関係》
図１に示した第１実施形態、図７に示した第２実施形態、および図９で示した第３実施形態において、キャリアのライフタイムが低減された第２のＰ−型アノード層５と、Ｎ−型ドリフト層７とは接せずに記載されているが、第２のＰ−型アノード層５とＮ−型ドリフト層７とが接していても、同様の効果が得られる。 <<Relationship Between Second P -- Type Anode Layer 5 and N -- Type Drift Layer 7>>
In the first embodiment shown in FIG. 1, the second embodiment shown in FIG. 7, and the third embodiment shown in FIG. 9, a second P − -type anode layer 5 having a reduced carrier lifetime is provided. , N − type drift layer 7 is not mentioned, but the same effect can be obtained even if the second P − type anode layer 5 and N − type drift layer 7 are in contact with each other.

《アノード電極６と第２のＰ−型アノード層５との関係》
図１（ａ）に示した第１実施形態において、アノード電極６と第１のＰ−型アノード層４が接触していることを説明したが、それのみならず、アノード電極６と第２のＰ−型アノード層５が接触していてもよい。
前記したように、第２のＰ−型アノード層５は、第１のＰ−型アノード層４にライフタイムキラーが照射されて形成されるが、照射される位置がアノード電極６の近接した領域にも到達している場合には、アノード電極６と第２のＰ−型アノード層５が接触して形成される。
このとき、アノード電極６と第２のＰ−型アノード層５とは、金属−半導体の接触となるので、ショットキー接触あるいは、オーミック接触となる。
特に、アノード電極６と第２のＰ−型アノード層５がショットキー接触している場合にダイオード特性が変化して、この特性が望ましい用途には、この構造を用いることもできる。 <<Relationship Between Anode Electrode 6 and Second P -- Type Anode Layer 5>>
In the first embodiment shown in FIG. 1A, it has been described that the anode electrode 6 and the first P − -type anode layer 4 are in contact with each other, but not only that, but the anode electrode 6 and the second P − -type anode layer 4 are in contact with each other. The P − type anode layer 5 may be in contact.
As described above, the second P − -type anode layer 5 is formed by irradiating the first P − -type anode layer 4 with the lifetime killer, but the irradiation position is a region close to the anode electrode 6. When it also reaches, the anode electrode 6 and the second P − -type anode layer 5 are formed in contact with each other.
At this time, since the anode electrode 6 and the second P − -type anode layer 5 are in metal-semiconductor contact, they are Schottky contact or ohmic contact.
In particular, when the anode electrode 6 and the second P − -type anode layer 5 are in Schottky contact with each other, the diode characteristic changes, and this structure can be used for applications where this characteristic is desirable.

《アニール》
図１３を参照して第５実施形態の半導体製造方法において、ライフタイムキラーの照射により、第１のＰ−型アノード層４の結晶構造にダメージ（結晶欠陥）が生じさせ、キャリアのライフタイムが低減した第２のＰ−型アノード層５を形成する方法について説明した。
この際、第１のＰ−型アノード層４や第２のＰ−型アノード層５にリーク等が生ずるような大きな結晶欠陥が生じている可能性がある場合には、アニール処理を行ってもよい。
このアニール処理は、必要以上の結晶欠陥を回復するものであって、かつ、第２のＰ−型アノード層５は、キャリアのライフタイムが低減した状態を保つ程度に行われる必要がある。
そのため、前記のアニール処理は、数１００℃で行われることが望ましい。 <<annealing>>
Referring to FIG. 13, in the semiconductor manufacturing method according to the fifth embodiment, the lifetime killer irradiation causes damage (crystal defects) in the crystal structure of the first P − -type anode layer 4, thereby reducing the carrier lifetime. The method of forming the reduced second P − -type anode layer 5 has been described.
At this time, if there is a possibility that large crystal defects such as leakage may occur in the first P − -type anode layer 4 and the second P − -type anode layer 5, annealing treatment may be performed. Good.
This annealing treatment is to recover more crystal defects than necessary, and the second P − -type anode layer 5 needs to be performed to such an extent that the carrier lifetime is reduced.
Therefore, it is desirable that the annealing process be performed at several 100° C.

《Ｐ型とＮ型の逆の構成》
図１において、第１半導体層（Ｎ＋型カソード層）と第２半導体層（Ｎ−型ドリフト層）をＮ型の半導体層で構成し、また、第３半導体層（第１のＰ−型アノード層）と第４半導体層（第２のＰ−型アノード層）をＰ型の半導体層で構成する説明をした。
しかしながら、これらのＰ型とＮ型の半導体の構成を逆にしてもよい。ただし、電源やスイッチング素子の極性を逆にする。また、制御方法もそれらの極性を反映した方法をとる。 <<Reverse configuration of P-type and N-type>>
In FIG. 1, the first semiconductor layer (N + -type cathode layer) and the second semiconductor layer (N − -type drift layer) are composed of N-type semiconductor layers, and the third semiconductor layer (first P − -type) is used. It has been described that the anode layer) and the fourth semiconductor layer (second P − -type anode layer) are composed of P-type semiconductor layers.
However, the configurations of these P-type and N-type semiconductors may be reversed. However, the polarities of the power supply and the switching element are reversed. Further, the control method is also a method that reflects those polarities.

《遅延回路ブロック４４とゲート駆動回路４５との関係》
図１５を参照して第７実施形態の説明では、遅延定数回路を含む遅延回路ブロック４４は、ゲート駆動回路４５の後段に挿入された例を示しているが、ゲート駆動回路４５の前段に配置して、ＩＧＢＴ４３のゲート入力とダイオード４２のゲート入力用に、それぞれゲート駆動回路４５を設ける回路ブロック構成でもよい。 <<Relationship Between Delay Circuit Block 44 and Gate Drive Circuit 45>>
In the description of the seventh embodiment with reference to FIG. 15, the delay circuit block 44 including the delay constant circuit is illustrated as being inserted in the subsequent stage of the gate drive circuit 45, but it is placed in the previous stage of the gate drive circuit 45. Then, a circuit block configuration may be provided in which the gate drive circuit 45 is provided for each of the gate input of the IGBT 43 and the gate input of the diode 42.

《スイッチング素子》
図１５、図１６において、スイッチング素子をＩＧＢＴで説明したが、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）やスーパージャンクションＭＯＳＦＥＴの場合でも、同じように、本実施形態の電力変換装置は、有効である。 《Switching element》
Although the switching element is described as the IGBT in FIGS. 15 and 16, the power converter of the present embodiment is similarly effective in the case of a MOSFET (metal-oxide-semiconductor field-effect transistor) or a super junction MOSFET. Is.

《絶縁ゲートを有するダイオードを搭載する機器》
図１５または図１６において、本発明の実施形態に係る半導体装置である絶縁ゲートを有するダイオード４２、４２Ｕ、４２Ｄを、インバータとしての電力変換装置に備えた例を説明したが、これに限定されない。
例えば、交流電力を直流電力に変換するコンバータのスイッチング素子（ＩＧＢＴ）に逆並列に接続される還流ダイオードとして、本発明の実施形態に係る半導体装置である絶縁ゲートを有するダイオード４２、４２Ｕ、４２Ｄを備えてもよい。
また、電力変換装置に限らず、昇圧回路装置や力率改善装置などの機器に、本発明の実施形態に係る半導体装置である絶縁ゲートを有するダイオード４２、４２Ｕ、４２Ｄを備えてもよい。 <<Devices equipped with diodes with insulated gates>>
Although an example in which the power conversion device as an inverter is provided with the diodes 42, 42U, and 42D having the insulated gate that is the semiconductor device according to the embodiment of the present invention has been described with reference to FIG. 15 or FIG. 16, the invention is not limited thereto.
For example, diodes 42, 42U, 42D having insulated gates, which are semiconductor devices according to the embodiments of the present invention, are used as freewheeling diodes connected in antiparallel to switching elements (IGBTs) of converters that convert AC power to DC power. You may prepare.
Further, not only the power conversion device but also devices such as a booster circuit device and a power factor correction device may be provided with the diodes 42, 42U, 42D having an insulated gate, which are semiconductor devices according to the embodiments of the present invention.

１ 絶縁ゲート電極
２ ゲート絶縁膜
３ 絶縁ゲート
４ 第１のＰ−型アノード層（第３半導体層）
５ 第２のＰ−型アノード層（第４半導体層）
６ アノード電極（第１電極）
７ Ｎ−型ドリフト層、第１のＮ−型ドリフト層（第２半導体層）
８ Ｎ＋型カソード層（第１半導体層）
９ カソード電極（第２電極）
１０ 金属−半導体接触面
１４、１５、１７ ホールキャリア
１６ 電子キャリア
３２ 第２のＮ−型ドリフト層（第５半導体層）
３５ 絶縁ゲート電極、絶縁サイドゲート電極
３６ サイドゲート絶縁膜
３７ 絶縁ゲート、絶縁サイドゲート
３８ 絶縁膜
４０ 直流電源
４１ 誘導性負荷(インダクタンス)
４２、４２Ｕ、４２Ｄ ゲート制御型ダイオード（半導体装置）
４３、４３Ｕ、４３Ｄ ＩＧＢＴ（スイッチング素子）
４４ 遅延回路ブロック
４５ ゲート駆動回路
４６ 制御回路
４７ ダイオード
４８ 誘導性負荷（モータ）
１００、２００、３００ 半導体装置 1 Insulated Gate Electrode 2 Gate Insulating Film 3 Insulated Gate 4 First P − Type Anode Layer (Third Semiconductor Layer)
5 Second P − type anode layer (fourth semiconductor layer)
6 Anode electrode (first electrode)
7 N − type drift layer, first N − type drift layer (second semiconductor layer)
8 N + type cathode layer (first semiconductor layer)
9 Cathode electrode (second electrode)
10 metal-semiconductor contact surface 14, 15, 17 hole carrier 16 electron carrier 32 second N − type drift layer (fifth semiconductor layer)
35 Insulated Gate Electrodes, Insulated Side Gate Electrodes 36 Side Gate Insulation Films 37 Insulated Gates, Insulated Side Gates 38 Insulation Films 40 DC Power Supply 41 Inductive Load (Inductance)
42, 42U, 42D Gate control type diode (semiconductor device)
43, 43U, 43D IGBT (switching element)
44 Delay Circuit Block 45 Gate Drive Circuit 46 Control Circuit 47 Diode 48 Inductive Load (Motor)
100, 200, 300 Semiconductor device

Claims (11)

第１導電型の第１半導体層と、
前記第１半導体層に隣接し、前記第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層と、
前記第２半導体層に隣接する第２導電型の第３半導体層と、
前記第３半導体層と電気的に接続された第１電極と、
前記第１半導体層と電気的に接続された第２電極と、
前記第３半導体層に含まれ、縦方向で前記第３半導体層に挟まれ、ライフタイムキラーの照射によって前記第３半導体層よりもキャリアのライフタイムが低減された第２導電型の第４半導体層と、
前記第３半導体層の中に位置し、前記第３半導体層と前記第４半導体層とに接し、前記第２半導体層と前記第３半導体層との境界面に接し、前記第３半導体層のキャリアを制御する絶縁ゲートと、
を備える、
ことを特徴とする半導体装置。 A first semiconductor layer of a first conductivity type;
A second semiconductor layer of a first conductivity type that is adjacent to the first semiconductor layer and has an impurity concentration lower than that of the first semiconductor layer;
A third semiconductor layer of a second conductivity type adjacent to the second semiconductor layer,
A first electrode electrically connected to the third semiconductor layer,
A second electrode electrically connected to the first semiconductor layer;
A fourth semiconductor of the second conductivity type, which is included in the third semiconductor layer, is vertically sandwiched by the third semiconductor layer, and has a carrier lifetime shorter than that of the third semiconductor layer by irradiation with a lifetime killer. Layers and
The third semiconductor layer is located in the third semiconductor layer, is in contact with the third semiconductor layer and the fourth semiconductor layer, and is in contact with an interface between the second semiconductor layer and the third semiconductor layer, An insulated gate that controls carriers,
With
A semiconductor device characterized by the above. 請求項１において、
さらに、
前記第２半導体層に含まれ、縦方向で前記第２半導体層に挟まれ、前記第２半導体層よりもキャリアのライフタイムが低減された第１導電型の第５半導体層を備える、
ことを特徴とする半導体装置。 In claim 1,
further,
A fifth semiconductor layer of a first conductivity type that is included in the second semiconductor layer and is vertically sandwiched between the second semiconductor layers, and has a shorter carrier lifetime than the second semiconductor layer;
A semiconductor device characterized by the above. 請求項１において、
前記第３半導体層と、前記第１電極とで接触する面が、ショットキー接合である、
ことを特徴とする半導体装置。 In claim 1,
A surface in contact with the first electrode and the third semiconductor layer is a Schottky junction.
A semiconductor device characterized by the above. 請求項１において、
前記絶縁ゲートは、複数であり、それぞれトレンチ形状の複数のトレンチ溝内に設けられ、
前記第３半導体層と前記第４半導体層は、二つの前記絶縁ゲートに挟まれている、
ことを特徴とする半導体装置。 In claim 1,
The insulated gate is a plurality, each provided in a plurality of trench-shaped trench grooves ,
The third semiconductor layer and the fourth semiconductor layer are sandwiched between two insulated gates.
A semiconductor device characterized by the above. 請求項４において、
前記絶縁ゲートが設けられた複数のトレンチのそれぞれの幅は、互いに隣接するトレンチの間隔よりも大きい、
ことを特徴とする半導体装置。 In claim 4,
The width of each of the plurality of trenches provided with the insulated gate is larger than the distance between adjacent trenches,
A semiconductor device characterized by the above. 請求項１において、
前記第１半導体層、第２半導体層、第３半導体層、第４半導体層は、ケイ素もしくは炭化ケイ素を基に構成され、
前記絶縁ゲートは二酸化ケイ素から構成されるゲート絶縁膜を有する、
ことを特徴とする半導体装置。 In claim 1,
The first semiconductor layer, the second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer are composed of silicon or silicon carbide,
The insulated gate has a gate insulating film composed of silicon dioxide,
A semiconductor device characterized by the above. 請求項１に記載の半導体装置を製造する方法であって、
前記第４半導体層は、前記第３半導体層の内部の所定の領域に、ライフタイムキラーを照射することによって形成される、
ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1, comprising:
The fourth semiconductor layer is formed by irradiating a predetermined region inside the third semiconductor layer with a lifetime killer.
A method of manufacturing a semiconductor device, comprising: 請求項２に記載の半導体装置を製造する方法であって、
前記第５半導体層は、前記第２半導体層の内部の所定の領域に、ライフタイムキラーを照射することによって形成される、
ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 2, wherein
The fifth semiconductor layer is formed by irradiating a predetermined region inside the second semiconductor layer with a lifetime killer.
A method of manufacturing a semiconductor device, comprising: 請求項７または請求項８において、
前記ライフタイムキラーは、へリュウム、またはプロトン、または電子線である、
ことを特徴とする半導体装置の製造方法。 In claim 7 or claim 8,
The lifetime killer is a helium, a proton, or an electron beam,
A method of manufacturing a semiconductor device, comprising: 請求項１乃至請求項６のいずれか一項に記載の半導体装置を備える、
ことを特徴とする電力変換装置。 A semiconductor device according to any one of claims 1 to 6 is provided.
A power converter characterized by the above. 請求項１０に記載の電力変換装置において、
さらに、
前記電力変換装置が有するスイッチング素子と絶縁ゲートを有するダイオードを駆動するゲート駆動回路と、
前記スイッチング素子と絶縁ゲートを有するダイオードの遅延タイミングを生成する遅延回路ブロックと、
前記ゲート駆動回路を統合的に制御する制御回路と、
を具備した半導体回路の駆動装置を備える、
ことを特徴とする電力変換装置。 The power converter according to claim 10,
further,
A gate drive circuit for driving a diode having a switching element and an insulated gate included in the power conversion device,
A delay circuit block for generating a delay timing of a diode having the switching element and an insulated gate,
A control circuit for integrally controlling the gate drive circuit,
A semiconductor circuit drive device including
A power converter characterized by the above.
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