DE112017000224T5 - Semiconductor device, method of making the same and power dissipating device using the same - Google Patents

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Abstract

Die vorliegende Erfindung, die das Problem der Bereitstellung einer Halbleitervorrichtung, die sowohl einen geringen Leitungsverlust als auch einen geringen Rückgewinnungsverlust aufweist, ein Verfahren zur Herstellung der Halbleitervorrichtung und eine Leistungsumwandlungsvorrichtung, die die Halbleitervorrichtung verwendet, betrifft, ist dadurch gekennzeichnet, dass sie versehen ist mit: einer ersten Halbleiterschicht 8 eines ersten Leitfähigkeitstyps; einer zweiten Halbleiterschicht 7 des ersten Leitfähigkeitstyps, wobei die Schicht 7 der ersten Halbleiterschicht 8 benachbart ist und eine geringere Konzentration von Verunreinigungen als die erste Halbleiterschicht 8 aufweist; einer dritten Halbleiterschicht 4 eines zweiten Leitfähigkeitstyps, wobei die Schicht 4 der zweiten Halbleiterschicht 7 benachbart ist; eine erste Elektrode 6, die elektrisch mit der dritten Halbleiterschicht 4 verbunden ist; eine zweite Elektrode 9, die elektrisch mit der ersten Halbleiterschicht 8 verbunden ist; eine vierte Halbleiterschicht 5 vom zweiten Leitfähigkeitstyp, wobei die Schicht 5 in der dritten Halbleiterschicht 4 enthalten ist und eine im Vergleich zur dritten Halbleiterschicht 4 verringerte Trägerlebensdauer aufweist; und ein isoliertes Gate 3, das mit der dritten Halbleiterschicht in Kontakt steht.The present invention, which addresses the problem of providing a semiconductor device having both a low conduction loss and a small recovery loss, a method of manufacturing the semiconductor device, and a power conversion device using the semiconductor device, is characterized in that it is provided with a first semiconductor layer 8 of a first conductivity type; a second semiconductor layer 7 of the first conductivity type, the layer 7 being adjacent to the first semiconductor layer 8 and having a lower concentration of impurities than the first semiconductor layer 8; a third semiconductor layer 4 of a second conductivity type, the layer 4 being adjacent to the second semiconductor layer 7; a first electrode 6 electrically connected to the third semiconductor layer 4; a second electrode 9 electrically connected to the first semiconductor layer 8; a fourth semiconductor layer 5 of the second conductivity type, the layer 5 being contained in the third semiconductor layer 4 and having a reduced carrier lifetime compared to the third semiconductor layer 4; and an insulated gate 3 in contact with the third semiconductor layer.

Description

Technisches GebietTechnical area

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, ein Verfahren zu deren Herstellung und eine Leistungsumwandlungsvorrichtung, die diese verwendet. Die vorliegende Erfindung bezieht sich zum Beispiel auf eine Halbleitervorrichtung, die für eine breite Anwendung in verschiedenen Geräten geeignet ist, von Geräten mit geringer Leistung, wie Klimaanlagen und Mikrowellenherden, bis hin zu Geräten mit hoher Leistung, wie Wechselrichtern, die in Eisenbahnen und Eisenhütten verwendet werden, auf ein Verfahren zu deren Herstellung und eine Leistungsumwandlungsvorrichtung, die diese verwendet.The present invention relates to a semiconductor device, a method of manufacturing the same, and a power conversion device using the same. For example, the present invention relates to a semiconductor device suitable for a wide variety of applications in various devices, from low power devices such as air conditioners and microwave ovens, to high power devices such as inverters used in railways and ironworks for a method of manufacturing the same, and a power conversion apparatus using the same.

Stand der TechnikState of the art

Die globale Erwärmung ist eine weltweit gemeinsame, wichtige und akute Aufgabe, und als eine der Gegenmaßnahmen dafür gibt es eine zunehmende Erwartung an den Beitrag von Techniken hinsichtlich der Leistungselektronik. Zum Beispiel besteht die Nachfrage nach einer Reduzierung des Energieverbrauchs einer Leistungshalbleitervorrichtung, die hauptsächlich einen Bipolartransistor mit isolierter Gate-Elektrode (IGBT) für eine Leistungsschaltfunktion und eine Diode für eine Gleichrichterfunktion umfasst, die einen Wechselrichter bildet, um die Effizienz des Wechselrichters für eine Leistungsumwandlungsfunktion zu verbessern.Global warming is a globally common, important and acute task, and as one of the countermeasures there is an increasing expectation of the contribution of power electronics techniques. For example, there is a demand for a reduction in power consumption of a power semiconductor device mainly including an insulated gate bipolar transistor (IGBT) for a power switching function and a rectifier function diode constituting an inverter to increase the efficiency of the inverter for a power conversion function improve.

In dem Wechselrichter, der Gleichstrom in Wechselstrom umwandelt, ist es notwendig, Einschaltverlust und Ausschaltverlust des IGBT, die zum Zeitpunkt des Schaltens Verluste darstellen, sowie einen Leitungsverlust und einen Rückgewinnungsverlust, die von der Diode erzeugt werden, zu reduzieren, wie später im Detail beschrieben wird.In the inverter converting direct current into alternating current, it is necessary to reduce turn-on loss and turn-off loss of the IGBT, which are losses at the time of switching, and conduction loss and recovery loss generated by the diode, as described later in detail becomes.

Zum Beispiel offenbart Patentdokument 1 eine Technik betreffend eine Diode und enthält die Beschreibungen „[Aufgabe] Um eine Leistungsdiode bereitzustellen, die gleichzeitig einen niedrigen Einschaltwiderstand und eine weiche Rückgewinnung realisieren kann.“ Und „[Lösung] Auf einer Vorderseite einer n--Grundschicht 1 wird eine p-Emitter-Schicht 2, auf einer Rückseite der n--Grundschicht 1 eine n+-Emitter-Schicht, auf einer Vorderseite der p-Emitter-Schicht 2 eine Trench-Nut mit einer Tiefe bis zur n--Grundschicht 1 und ein Gate 4 gebildet, die über einen Gate-Isolierfilm 3 in die Trench-Nut eingegraben wird (siehe [Abstract])“.For example, Patent Document 1 discloses a technique relating to a diode and includes the descriptions "[Problem] To provide a power diode that can simultaneously realize a low on-resistance and a soft recovery." And "[Solution] On a front side of an n - base layer 1 becomes a p-type emitter layer 2, on a back side of the n - base layer 1 an n + emitter layer, on a front side of the p-emitter layer 2, a trench groove having a depth to the n - base layer. 1 and a gate 4 buried in the trench groove via a gate insulating film 3 (see [Abstract]) ".

Dokumente der verwandten TechnikDocuments of the related art

PatentdokumentePatent documents

Patentdokument 1: JP H10-163469 A Patent Document 1: JP H10-163469 A

Zusammenfassung der ErfindungSummary of the invention

Technische AufgabeTechnical task

Die in Patentdokument 1 offenbarte Technik weist jedoch das folgende Problem auf.However, the technique disclosed in Patent Document 1 has the following problem.

In der Diode der in Patentdokument 1 offenbarten Technik, wie später ausführlich beschrieben wird, wird, wenn eine Gate-Spannung der Diode mit isoliertem Gate angelegt wird, eine Durchlassspannung der Diode abgesenkt und es entsteht ein Effekt der Reduzierung eines Leitungsverlustes, eine Löcherinjektionsmenge aber steigt in einem Zustand, in dem die Gate-Spannung nicht angelegt wird und die Durchlassspannung nimmt in der gleichen Weise ab, wie die Zeit, in der die Gate-Spannung angelegt wird, so dass das Problem hervorgerufen wird, dass ein negativer Effekt in Form des Anstiegs des dass ein Rückgewinnungsverlustes in diesem Zustand entsteht.In the diode of the technique disclosed in Patent Document 1, as will be described later in detail, when a gate voltage of the insulated gate diode is applied, a forward voltage of the diode is lowered and an effect of reducing conduction loss arises, but a hole injection amount increases in a state in which the gate voltage is not applied and the forward voltage decreases in the same manner as the time in which the gate voltage is applied, so as to cause the problem that a negative effect in the form of the Increase of that a recovery loss arises in this state.

Die vorliegende Erfindung wurde im Hinblick auf das oben genannte Problem geschaffen, und eine ihrer Aufgaben besteht darin, eine Halbleitervorrichtung, eine Treibereinrichtung und ein Herstellungsverfahren dafür bereitzustellen, die mit einer geringen Leitungsverlustleistung und einer geringen Rückgewinnungsverlustleistung kompatibel sind.The present invention has been made in view of the above-mentioned problem, and one of its objects is to provide a semiconductor device, a driving device and a manufacturing method thereof that are compatible with a low conduction power and a low recovery power dissipation.

Lösung der AufgabeSolution of the task

Um die obige Aufgabe zu lösen und das Ziel der vorliegenden Erfindung zu erreichen, wurde die folgende Ausgestaltung geschaffen.In order to achieve the above object and achieve the object of the present invention, the following configuration has been provided.

Das heißt, eine Halbleitervorrichtung der vorliegenden Erfindung umfasst: eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps; eine zweite Halbleiterschicht des ersten Leitfähigkeitstyps benachbart zu der ersten Halbleiterschicht und mit einer niedrigeren Verunreinigungskonzentration als die erste Halbleiterschicht; eine dritte Halbleiterschicht eines zweiten Leitfähigkeitstyps benachbart zu der zweiten Halbleiterschicht; eine erste Elektrode, die elektrisch mit der dritten Halbleiterschicht verbunden ist; eine zweite Elektrode, die elektrisch mit der ersten Halbleiterschicht verbunden ist; eine vierte Halbleiterschicht des zweiten Leitfähigkeitstyps, die in der dritten Halbleiterschicht enthalten ist und eine von einer Trägerlebensdauer der dritten Halbleiterschicht reduzierte Trägerlebensdauer aufweist; und ein isoliertes Gate in Kontakt mit der dritten Halbleiterschicht.That is, a semiconductor device of the present invention comprises: a first semiconductor layer of a first conductivity type; a second semiconductor layer of the first conductivity type adjacent to the first semiconductor layer and having a lower impurity concentration than the first semiconductor layer; a third semiconductor layer of a second conductivity type adjacent to the second semiconductor layer; a first electrode electrically connected to the third semiconductor layer; a second electrode electrically connected to the first semiconductor layer; a fourth semiconductor layer of the second conductivity type included in the third semiconductor layer and having a carrier lifetime reduced by a carrier lifetime of the third semiconductor layer; and an insulated gate in contact with the third semiconductor layer.

Darüber hinaus werden die anderen Maßnahmen in der Beschreibung der Ausführungsformen beschriebenIn addition, the other measures will be described in the description of the embodiments

Vorteile der Erfindung Advantages of the invention

Gemäß der vorliegenden Erfindung ist es möglich, die Halbleitervorrichtung mit geringer Leitungsverlustleistung und geringer Rückgewinnungsverlustleistung und das Verfahren zu ihrer Herstellung und die Leistungsumwandlungsvorrichtung unter Verwendung derselben bereitzustellen.According to the present invention, it is possible to provide the semiconductor device with low conduction power and low recovery power dissipation, and the method of manufacturing the same, and the power conversion device using the same.

Figurenlistelist of figures

  • 1 ist eine schematische Darstellung eines Beispiels einer Querschnittsstruktur einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung, (a) ist teilweise die Nähe von zwei isolierten Gates der Trench Gates gezeigt, und (b) ist ein Zustand, in dem eine Vielzahl von isolierten Gates der Trench Gates angeordnet sind, gezeigt. 1 FIG. 12 is a schematic diagram of an example of a cross-sectional structure of a semiconductor device according to a first embodiment of the present invention; (a) partially showing the vicinity of two isolated gates of the trench gates, and (b) is a state in which a plurality of isolated gates of the trench gates Trench gates are shown.
  • 2 ist eine schematische Darstellung einer Verteilung von Lochträgern beim Anlegen einer negativen Spannung an eine isolierte Gate-Elektrode der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung und einer zu leitenden Durchlassspannung zwischen einer Kathodenelektrode und einer Anodenelektrode. 2 FIG. 12 is a schematic diagram of a distribution of hole carriers when a negative voltage is applied to an insulated gate electrode of the semiconductor device according to the first embodiment of the present invention and a forward conduction voltage between a cathode electrode and an anode electrode.
  • 3 ist eine schematische Darstellung einer Verteilung von Lochträgern, wenn eine Spannung, die gemäß der ersten Ausführungsform der vorliegenden Erfindung an die isolierte Gate-Elektrode der Halbleitervorrichtung anzulegen ist, auf null gesetzt wird und die Durchlassspannung für die Leitung zwischen der Kathodenelektrode und der Anodenelektrode weiter angelegt wird. 3 FIG. 12 is a schematic diagram of a distribution of hole carriers when a voltage to be applied to the insulated gate electrode of the semiconductor device according to the first embodiment of the present invention is set to zero and the forward conduction voltage between the cathode electrode and the anode electrode is further applied becomes.
  • 4 ist eine Grafik, die ein Beispiel für die Durchgangseigenschaften einer Diode der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt. 4 FIG. 15 is a graph illustrating an example of the passage characteristics of a diode of the semiconductor device according to the first embodiment of the present invention.
  • 5 ist eine Grafik, die ein Beispiel für ein Eingangssignal eines Gate der Diode der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung und ein Eingangssignal eines Gate eines IGBT eines Armpaares darstellt. 5 FIG. 12 is a graph illustrating an example of an input signal of a gate of the diode of the semiconductor device according to the first embodiment of the present invention and an input signal of a gate of an IGBT of a pair of arms.
  • 6 ist eine Grafik, die ein Beispiel für die transienten Eigenschaften eines Anodenstroms der Diode und einer Spannung zwischen einer Kathode und einer Anode zeigt, wenn die Steuerung mit einem Eingangssignal von 5 an die Diode der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung angelegt wird. 6 FIG. 12 is a graph showing an example of the transient characteristics of an anode current of the diode and a voltage between a cathode and an anode when the controller is supplied with an input signal of FIG 5 is applied to the diode of the semiconductor device according to the first embodiment of the present invention.
  • 7 ist eine schematische Darstellung eines Beispiels einer Querschnittsstruktur einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. 7 FIG. 12 is a schematic diagram of an example of a cross-sectional structure of a semiconductor device according to a second embodiment of the present invention. FIG.
  • 8 ist eine schematische Darstellung, die Trägerprofile mit Löchern und Elektronen zeigt, wenn eine gemäß der zweiten Ausführungsform der vorliegenden Erfindung an eine isolierte Gate-Elektrode einer Diode der Halbleitervorrichtung anzulegende Spannung auf null gesetzt wird. 8th FIG. 12 is a schematic diagram showing carrier patterns with holes and electrons when a voltage to be applied to an insulated gate of a diode of the semiconductor device according to the second embodiment of the present invention is set to zero.
  • 9 ist eine schematische Darstellung eines Beispiels einer Querschnittsstruktur einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung. 9 FIG. 12 is a schematic diagram of an example of a cross-sectional structure of a semiconductor device according to a third embodiment of the present invention. FIG.
  • 10 ist eine schematische Darstellung eines Pfades des Rückgewinnungsstroms der Diode der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung. 10 FIG. 12 is a schematic diagram of a path of the recovery current of the diode of the semiconductor device according to the first embodiment of the present invention. FIG.
  • 11 ist eine Ansicht, die schematisch den Pfad eines Rückgewinnungsstroms einer Diode der Halbleitervorrichtung entsprechend der dritten Ausführungsform der vorliegenden Erfindung darstellt. 11 FIG. 12 is a view schematically illustrating the path of a recovery current of a diode of the semiconductor device according to the third embodiment of the present invention.
  • 12 ist eine Grafik, die ein Gate-Treiber-Signal zur Ansteuerung einer vertikalen Halbleitervorrichtung mit isoliertem Gate gemäß einer vierten Ausführungsform der vorliegenden Erfindung darstellt. 12 FIG. 10 is a diagram illustrating a gate driver signal for driving a vertical insulated gate semiconductor device according to a fourth embodiment of the present invention.
  • 13 ist eine Ansicht, die ein Beispiel für ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung darstellt, (a) ist ein Zustand der Halbleitervorrichtung vor der Bildung einer zweiten p--Anodenschicht gezeigt und (b) ist ein Zustand der Halbleitervorrichtung nach der Bildung der zweiten p--Anodenschicht dargestellt. 13 FIG. 14 is a view illustrating an example of a method of manufacturing a semiconductor device according to a fifth embodiment of the present invention. (a) A state of the semiconductor device before forming a second p - type anode layer is shown, and (b) is a state of the semiconductor device after the formation of the second p - anode layer.
  • Fig. 14ist eine Ansicht, die ein Beispiel für ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung darstellt, (a) ist ein Zustand der Halbleitervorrichtung vor der Bildung einer zweiten p--Anodenschicht dargestellt und (b) ist ein Zustand der Halbleitervorrichtung nach der Bildung der zweiten p--Anodenschicht dargestellt.14 is a view illustrating an example of a method of manufacturing a semiconductor device according to a sixth embodiment of the present invention. (A) A state of the semiconductor device before forming a second p - anode layer is shown, and (b) is a state of the semiconductor device after the formation of the second p - anode layer.
  • 15 ist ein Diagramm, das ein Beispiel für eine Schaltungskonfiguration einer Treibereinrichtung einer Halbleiterschaltung gemäß einer siebten Ausführungsform der vorliegenden Erfindung darstellt, (a) ist eine Schaltungskonfiguration zur Auswertung der Eigenschaften dargestellt und (b) ist eine Teilkonfiguration einer als Wechselrichter verwendeten Schaltung dargestellt. 15 10 is a diagram illustrating an example of a circuit configuration of a driver device of a semiconductor circuit according to a seventh embodiment of the present invention, (a) a circuit configuration for evaluating the characteristics is shown, and (b) a partial configuration of a circuit used as an inverter.
  • 16 ist ein Diagramm, das ein Beispiel für eine Schaltungsanordnung einer Leistungsumwandlungsvorrichtung gemäß einer achten Ausführungsform der vorliegenden Erfindung darstellt. 16 is a diagram showing an example of a circuit arrangement of a A power conversion apparatus according to an eighth embodiment of the present invention.
  • 17 ist ein Diagramm, das ein Beispiel für eine Teilschaltung eines Wechselrichters zeigt, der so konfiguriert ist, dass er eine Vielzahl von IGBTs bzw. eine Vielzahl von Dioden umfasst, die antiparallel mit den IGBTs verbunden sind, gemäß dem Vergleichsbeispiel 1. 17 FIG. 15 is a diagram showing an example of a partial circuit of an inverter configured to include a plurality of IGBTs and a plurality of diodes connected in anti-parallel with the IGBTs, respectively, according to Comparative Example 1.
  • 18 ist eine Ansicht, die ein Beispiel für eine Querschnittsstruktur einer Diode mit isoliertem Gate gemäß Vergleichsbeispiel 2 zeigt. 18 FIG. 14 is a view showing an example of a cross-sectional structure of an insulated gate diode according to Comparative Example 2. FIG.
  • 19 ist eine schematische Darstellung einer Verteilung von Lochträgern, wenn eine negative Spannung an eine isolierte Gate-Elektrode einer Diode mit isoliertem Gate gemäß Vergleichsbeispiel 2 angelegt wird und eine Durchlassspannung weiter zwischen einer Kathodenelektrode und einer Anodenelektrode angelegt wird. 19 FIG. 12 is a schematic diagram of a distribution of hole carriers when a negative voltage is applied to an insulated gate of an insulated gate diode according to Comparative Example 2 and a forward voltage is further applied between a cathode electrode and an anode electrode.
  • 20 ist eine schematische Darstellung einer Verteilung von Lochträgern, wenn eine Spannung, die an die isolierte Gate-Elektrode der Diode mit dem isolierten Gate gemäß Vergleichsbeispiel 2 angelegt werden soll, auf null gesetzt wird. 20 FIG. 12 is a schematic diagram of a distribution of hole carriers when a voltage to be applied to the insulated gate of the insulated gate diode according to Comparative Example 2 is set to zero.
  • 21 ist ein Diagramm, das Energiebänder in einem zentralen Querschnitt einer Anodenelektrode und einer p--Anodenschicht der Diode mit dem isolierten Gate gemäß Vergleichsbeispiel 2 darstellt. 21 FIG. 15 is a diagram illustrating energy bands in a central cross section of an anode electrode and a p - anode layer of the insulated gate diode according to Comparative Example 2. FIG.
  • 22 ist ein Diagramm, das die Durchgangseigenschaften der Diode zum Zeitpunkt des Anlegens einer negativen Spannung an das Gate und zum Zeitpunkt des Nichtanlegens der negativen Spannung an das Gate in einem Fall darstellt, in dem eine p-dotierte Verunreinigungskonzentration der p--Anodenschicht der Diode mit dem isolierten Gate gemäß Vergleichsbeispiel 2 niedrig ist und ein Fall, in dem die p-dotierte Verunreinigungskonzentration hoch ist. 22 FIG . 12 is a graph illustrating the passage characteristics of the diode at the time of applying a negative voltage to the gate and at the time of not applying the negative voltage to the gate in a case where a p-doped impurity concentration of the p - anode layer of the diode is involved is low in the insulated gate according to Comparative Example 2 and a case where the p-doped impurity concentration is high.

Beschreibung der AusführungsformenDescription of the embodiments

Im Folgenden werden die Modalitäten für die Durchführung der vorliegenden Erfindung (im Folgenden Ausführungsformen genannt) unter Bezugnahme auf die Zeichnungen beschrieben.Hereinafter, the modalities for carrying out the present invention (hereinafter referred to as embodiments) will be described with reference to the drawings.

<<Erste Ausführungsform: Teil 1>><< First Embodiment: Part 1 >>

Eine vertikale Halbleitervorrichtung (Halbleitervorrichtung) mit isoliertem Gate (Gate Control Typ) 100 gemäß einer ersten Ausführungsform der vorliegenden Erfindung wird mit Bezug auf 1 beschrieben.A vertical semiconductor device (gate control type) semiconductor device 100 according to a first embodiment of the present invention will be described with reference to FIG 1 described.

1 ist eine schematische Darstellung eines Beispiels einer Querschnittsstruktur der Halbleitervorrichtung 100 gemäß der ersten Ausführungsform der vorliegenden Erfindung, (a) wird teilweise die Nähe von zwei isolierten Gates der Trench Gates 3 und (b) ein Zustand, in dem eine Vielzahl von isolierten Gates der Trench Gates 3 angeordnet sind, dargestellt. 1 FIG. 12 is a schematic diagram of an example of a cross-sectional structure of the semiconductor device. FIG 100 According to the first embodiment of the present invention, (a) partially becomes the vicinity of two isolated gates of the trench gates 3 and (b) a state in which a plurality of isolated gates of the trench gates 3 are arranged, shown.

In 1(a) ist die Halbleitervorrichtung 100 eine Trench Gate-Kontrolldiode. Das heißt, das isolierte Gate 3 wird zwischen einer Anodenelektrode 6 und einer die Diode bildenden Kathodenelektrode 9 vorgesehen, und das Diodenverhalten der Halbleitervorrichtung 100 wird über eine Spannung gesteuert, die an eine isolierte Gate-Elektrode 1 des isolierten Gate 3 angelegt wird.In 1 (a) is the semiconductor device 100 a trench gate control diode. That is, the isolated gate 3 is between an anode electrode 6 and a diode electrode forming cathode electrode 9, and diode characteristics of the semiconductor device 100 is controlled by a voltage applied to an insulated gate electrode 1 of the isolated gate 3 is created.

Darüber hinaus ist ein Merkmal der Halbleitervorrichtung 100 als erste Ausführungsform der vorliegenden Erfindung eine zweite p--Anodenschicht 5, deren Trägerlebensdauer in einer ersten p--Anodenschicht 4 reduziert ist.In addition, a feature of the semiconductor device 100 As a first embodiment of the present invention, a second p - anode layer 5 whose carrier lifetime is reduced in a first p - anode layer 4.

Um die Eigenschaften und Auswirkungen der Halbleitervorrichtung 100 (der Trench Gate-Kontrolldiode) entsprechend der Struktur von 1 leicht verständlich zu beschreiben, werden zunächst konventionelle Strukturbeispiele und Eigenschaften als Vergleichsbeispiel 1 und Vergleichsbeispiel 2 beschrieben und anschließend die Struktur und Eigenschaften der Halbleitervorrichtung 100 nochmals detailliert als „erste Ausführungsform: Teil 2“.To the properties and effects of the semiconductor device 100 (the trench gate control diode) according to the structure of 1 To describe in a readily understandable manner, first, conventional structural examples and properties will be described as Comparative Example 1 and Comparative Example 2, and then the structure and characteristics of the semiconductor device 100 again in detail as "first embodiment: Part 2".

<<Vergleichsbeispiel 1>><< Comparative Example 1 >>

Es wird ein Strukturbeispiel eines Wechselrichters (der Gleichstrom in Wechselstrom umwandelt) mit einer Vielzahl von IGBTs, in denen allgemeine Dioden (ohne Gate-Elektrodenstruktur zur Steuerung der Diodeneigenschaften) antiparallel zu den IGBTs geschaltet sind, als Vergleichsbeispiel 1 beschrieben.A structural example of an inverter (converting DC to AC) having a plurality of IGBTs in which general diodes (without gate electrode structure for controlling the diode characteristics) are connected in anti-parallel to the IGBTs will be described as Comparative Example 1.

17 ist ein Diagramm, das ein Beispiel für eine Teilschaltung des Wechselrichters (Gleichstrom-Wechselrichter) zeigt, die so konfiguriert ist, dass sie eine Vielzahl von IGBTs 43 und eine Vielzahl von Dioden 47 umfasst, die antiparallel zu den IGBTs 43 entsprechend dem Vergleichsbeispiel 1 geschaltet sind. 17 FIG. 13 is a diagram showing an example of a partial circuit of the inverter (DC inverter) configured to include a plurality of IGBTs 43 and a variety of diodes 47 which is antiparallel to the IGBTs 43 connected in accordance with Comparative Example 1.

In 17 ist die Diode 47 wie oben beschrieben antiparallel mit dem IGBT 43 verbunden. Ein oberer Arm und ein unterer Arm bestehen aus zwei in Reihe geschalteten IGBTs 43, die jeweils von Gate-Treiberschaltungen 45 gesteuert werden und durch wiederholtes Ein- und Ausschalten mit hoher Geschwindigkeit Gleichstrom (Gleichspannung) einer Gleichstromversorgung 40 in Wechselstrom (Wechselspannung) umwandeln.In 17 is the diode 47 as described above, anti-parallel with the IGBT 43 connected. An upper arm and a lower arm consist of two IGBTs connected in series 43 , respectively of gate driver circuits 45 be controlled and repeated by repeatedly switching on and off at high speed DC (DC) a DC power supply 40 into alternating current (alternating voltage).

Es gibt drei Sätze von Paaren des oberen Arms und des unteren Arms, die aus den beiden IGBTs 43 insgesamt bestehen, und U-Phase, V-Phase und W-Phase Wechselstrom (Wechselspannungen) werden durch eine Steuerschaltung 46 erzeugt, welche die Mehrzahl der IGBTs 43 integral steuert.There are three sets of upper arm and lower arm pairs made up of the two IGBTs 43 total, and U-phase, V-phase and W-phase alternating current (alternating voltages) are controlled by a control circuit 46 which produces the majority of the IGBTs 43 integral controls.

Der erzeugte Dreiphasenwechselstrom (Dreiphasenwechselspannung) der U-, V- und W-Phase wird einem Dreiphasen-Wechselstrommotor (induktive Last) 48 zugeführt, um den Dreiphasen-Wechselstrommotor 48 anzutreiben.The generated three-phase alternating current (three-phase AC voltage) of the U, V and W phases is supplied to a three-phase AC motor (inductive load) 48 to the three-phase AC motor 48 drive.

Der IGBT 43 und die Diode 47 erzeugen im obigen Verfahren einen Leitungsverlust während der Leitung und einen Schaltverlust beim Schalten.The IGBT 43 and the diode 47 In the above method generate a line loss during conduction and a switching loss during switching.

Daher ist es notwendig, die Leitungs- und Schaltverluste des IGBT 43 und der Diode 47 zu reduzieren, um eine Verkleinerung und einen hohen Wirkungsgrad des Wechselrichters zu erreichen.Therefore, it is necessary to reduce the conduction and switching losses of the IGBT 43 and the diode 47 reduce to achieve a reduction and high efficiency of the inverter.

Im Übrigen beinhaltet der Schaltverlust einen Einschaltverlust und einen Ausschaltverlust des IGBT 43 und einen Rückgewinnungsverlust der Diode 47 beim Einschalten des IGBT.Incidentally, the switching loss includes a turn-on loss and a turn-off loss of the IGBT 43 and a recovery loss of the diode 47 when switching on the IGBT.

Bei Vergleichsbeispiel 1 ist der Schaltverlust einschließlich des Einschaltverlustes, des Ausschaltverlustes und des Rückgewinnungsverlustes ein Problem, das aus Sicht der Wärmeerzeugung und des Wirkungsgrades nicht zu vernachlässigen ist.In Comparative Example 1, the switching loss including the turn-on loss, the turn-off loss, and the recovery loss is a problem not to be neglected from the viewpoint of heat generation and efficiency.

«Vergleichsbeispiel 2»«Comparative Example 2»

Als Vergleichsbeispiel 2 wird eine Diode (Gate Control Diode) mit einem isolierten Gate gemäß der verwandten Technik (siehe z. B. Patentdokument 1) beschrieben.As Comparative Example 2, an insulated gate type gate control diode according to the related art (see, for example, Patent Document 1 ).

Obwohl Details zu 15(a) und 15(b) später beschrieben werden, zeigt 15(a) eine Schaltungskonfiguration zur Auswertung der Eigenschaften und 15(b) eine Teilkonfiguration einer als Wechselrichter verwendeten Schaltung.Although details too 15 (a) and 15 (b) will be described later 15 (a) a circuit configuration for evaluating the properties and 15 (b) a partial configuration of a circuit used as an inverter.

Wie in 15(a) dargestellt, wird beispielsweise eine Diode 42 mit isoliertem Gate als Freilaufdiode verwendet, die antiparallel mit einem IGBT verbunden ist, der einen oberen Arm bildet (nicht in 15(a) dargestellt, und ein IGBT 43 des oberen Arms in 15(b)) in Bezug auf einen IGBT 43, der einen unteren Arm bildet.As in 15 (a) is shown, for example, a diode 42 with insulated gate used as freewheeling diode, which is connected in anti-parallel with an IGBT, which forms an upper arm (not in 15 (a) represented, and an IGBT 43 of the upper arm in 15 (b) ) in relation to an IGBT 43 which forms a lower arm.

Weiterhin werden der IGBT 43 und die Diode 42 einschließlich des isolierten Gate durch einen Steuerschaltung 46 und eine Gate-Treiberschaltung 45 gesteuert.Furthermore, the IGBT 43 and the diode 42 including the isolated gate through a control circuit 46 and a gate driver circuit 45 controlled.

Im Übrigen ist ein Verzögerungsschaltkreisblock 44 so konfiguriert, dass er das Ein- und Ausschalten des IGBT 43 verzögert.Incidentally, there is a delay circuit block 44 configured to turn on and off the IGBT 43 delayed.

Da darüber hinaus die Steuerschaltung 46 den oberen Arm und den unteren Arm steuert, wird der Gleichstrom (Gleichspannung) eines Gleichstromversorgers 40 in Wechselspannung umgewandelt und der Wechselstrom (Wechselspannung) einer induktiven Last (z. B. einem Teil des Motors) zugeführt 41.In addition, because the control circuit 46 controls the upper arm and the lower arm, the direct current (DC) of a DC supplier 40 converted into AC voltage and the AC (AC) of an inductive load (eg, a part of the engine) supplied 41.

Im Übrigen werden die Schaltungskonfigurationen von 15(a) und 15(b) auch in den Ausführungsformen der vorliegenden Erfindung verwendet, so dass Einzelheiten dazu später beschrieben werden.Incidentally, the circuit configurations of 15 (a) and 15 (b) are also used in the embodiments of the present invention, so details of which will be described later.

Die Diode 42 mit dem isolierten Gate hat ein vergrabenes isoliertes Gate, das in einer Trench-Nut vorgesehen ist. Durch Anlegen einer negativen Spannung an das isolierte Gate zum Zeitpunkt der Leitung wird eine Lochakkumulationsschicht gebildet, wodurch eine Durchlassspannung reduziert wird. Andererseits wird eine Lochinjektion aus einer Anode unterdrückt, indem eine Gate-Spannung zum Zeitpunkt der Rückgewinnung auf null gesetzt wird, wodurch ein Rückgewinnungsverlust reduziert wird.The diode 42 with the insulated gate has a buried insulated gate provided in a trench groove. By applying a negative voltage to the insulated gate at the time of conduction, a hole accumulation layer is formed, whereby a forward voltage is reduced. On the other hand, hole injection from an anode is suppressed by setting a gate voltage to zero at the time of recovery, thereby reducing recovery loss.

Auf diese Weise kann die Diode 42 mit dem isolierten Gate gemäß dem Vergleichsbeispiel 2 den Wirkungsgrad der Lochinjektion aus der Anode über die an das isolierte Gate anzulegende Spannung steuern und somit den Ausgleich zwischen der Durchlassspannung in Bezug auf den Leitungsverlust und den Rückgewinnungsverlust verbessern. Das heißt, die Reduzierung des Rückgewinnungsverlustes wird in Vergleichsbeispiel 2 gegenüber Vergleichsbeispiel 1 verbessert.In this way, the diode can 42 With the insulated gate according to Comparative Example 2, the efficiency of hole injection from the anode is controlled via the voltage to be applied to the insulated gate, and thus improve the balance between the forward voltage with respect to the conduction loss and the recovery loss. That is, the reduction in the recovery loss is improved in Comparative Example 2 over Comparative Example 1.

Die Erfinder der vorliegenden Anmeldung haben jedoch festgestellt, dass die folgende Aufgabe in Vergleichsbeispiel 2 zugrunde liegt.However, the inventors of the present application have found that the following object is based on Comparative Example 2.

Daher wird das Vergleichsbeispiel 2 ausführlich beschrieben.Therefore, Comparative Example 2 will be described in detail.

Bevor die Aufgabe des Vergleichsbeispiels 2 beschrieben wird, werden eine „Querschnittsstruktur der Diode mit dem isolierten Gate (gemäß Vergleichsbeispiel 2)“, eine „Verteilung der Lochträger bei Anlegen einer Durchlassspannung“, eine „Verteilung der Lochträger bei Anlegen einer Spannung an die isolierte Gate-Elektrode wird auf null gesetzt“, ein „Energiebanddiagramm in einem zentralen Querschnitt“ und „Durchlasseigenschaften zum Zeitpunkt des Anlegens einer negativen Spannung an das Gate und zum Zeitpunkt des Nichtanlegens der negativen Spannung an das Gate in einem Fall, in dem eine p-dotierte Verunreinigungskonzentration niedrig ist und ein Fall, in dem die p-dotierte Verunreinigungskonzentration hoch ist“, in dieser Reihenfolge beschrieben.Before the object of the comparative example 2 is described, a "cross-sectional structure of the insulated gate diode (according to Comparative Example 2)", a "distribution of the hole carriers upon application of a forward voltage", a "distribution of the hole carriers upon application of a voltage to the insulated gate electrode is set to zero , An "energy band diagram in a central cross section" and "pass characteristics at the time of applying a negative voltage to the gate and at the time of not applying the negative voltage to the gate in a case where a p-type impurity concentration is low and a case where the p-type impurity concentration is high, are described in this order.

Weiterhin wird eine Beschreibung der Kompatibilitätsschwierigkeit zwischen einem geringen Leitungsverlust und einem geringen Rückgewinnungsverlust auch im Vergleichsbeispiel 2 gegeben, obwohl das Vergleichsbeispiel 2 gegenüber dem Vergleichsbeispiel 1 unter dem Gesichtspunkt der Reduzierung der Schaltverluste verbessert wurde.Further, a description of the compatibility difficulty between a small conduction loss and a small recovery loss is also given in Comparative Example 2, although Comparative Example 2 was improved over Comparative Example 1 from the viewpoint of reducing the switching loss.

«Querschnittsstruktur der Diode mit isoliertem Gate gemäß Vergleichsbeispiel 2»"Cross-sectional Structure of Insulated Gate Diode According to Comparative Example 2"

18 ist ein Beispiel für die Querschnittsstruktur der Diode mit dem isolierten Gate gemäß Vergleichsbeispiel 2. 18 is an example of the cross-sectional structure of the insulated gate diode according to Comparative Example 2.

In 18 sind eine p--Anodenschicht (Anodenbereich) 4, die aus einer Schicht mit p-dotierten Verunreinigungen gebildet ist, und eine Anodenelektrode 6, miteinander in Kontakt, und ein isoliertes Gate 3 ist so angeordnet und ausgebildet, dass es einen Gate-Isolierfilm (isolierende Oxidschicht) 2 in Kontakt mit der p--Anodenschicht (Anodenbereich) 4 und eine isolierte Gate-Elektrode 1 umfasst.In 18 are a p - anode layer (anode region) 4 formed of a layer of p-doped impurities and an anode electrode 6 , in contact with each other, and an insulated gate 3 is disposed and formed to have a gate insulating film (insulating oxide layer) 2 in contact with the p - anode layer (anode region) 4 and an insulated gate electrode 1 includes.

Zusätzlich sind auf einer Unterseite (entsprechend einer Unterseite der Papierebene) der p--Anodenschicht (Anodenbereich) 4 eine n--Driftschicht 7 aus einer Schicht mit einer geringen Konzentration von n-dotierten Verunreinigungen und eine n+-Kathodenschicht 8 aus einer Schicht mit einer hohen Konzentration von Verunreinigungen zur elektrischen Verbindung mit einer Kathodenelektrode 9 angeordnet, um eine hohe Durchschlagspannungsleistung zu gewährleisten.In addition, on a lower surface (corresponding to a lower side of the paper plane) of the p - anode layer (anode region) 4 an n - drift layer 7 made of a layer having a low concentration of n-doped impurities and an n + cathode layer 8 made of a layer having a high concentration of impurities for electrical connection to a cathode electrode 9 to ensure high breakdown voltage performance.

«Verteilung der Lochträger bei Anlegen der Durchlassspannung»«Distribution of the hole carrier when applying the forward voltage»

19 ist eine schematische Darstellung einer Verteilung von Lochträgern, wenn eine negative Spannung (11) an die isolierte Gate-Elektrode (1) der Diode mit dem isolierten Gate gemäß Vergleichsbeispiel 2 angelegt wird und eine Vorwärtsspannung (12) zwischen der Kathodenelektrode 9 und der Anodenelektrode 6 angelegt wird. 19 is a schematic representation of a distribution of hole carriers when a negative voltage (11) to the insulated gate electrode ( 1 ) of the insulated gate diode according to Comparative Example 2, and a forward voltage (12) between the cathode electrode 9 and the anode electrode 6 is created.

Wie in 19 dargestellt ist, werden Lochträger (14) durch ein elektrisches Feld akkumuliert, das durch die angelegte negative Spannung in einem Bereich der p--Anodenschicht 4 in Kontakt mit der Gate-Isolierfolie 2 erzeugt wird.As in 19 illustrated, hole carriers ( 14 ) is accumulated by an electric field caused by the applied negative voltage in a region of the p - anode layer 4 in contact with the gate insulating film 2 is produced.

Die akkumulierten Lochträger (14) werden durch die weiter angelegte Durchlassspannung (12) in die n--Driftschicht 7 eingespritzt. Die in die n--Driftschicht 7 eingespritzten Lochträger werden als Lochträger (15) bezeichnet.The accumulated hole carriers ( 14 ) are injected into the n - drift layer 7 by the further applied forward voltage (12). The hole carriers injected into the n - drift layer 7 are used as hole carriers ( 15 ) designated.

Da die von der Kathodenelektrode 9 eingespritzten Lochträger (15) und Elektronen (16) neu kombiniert werden, erfolgt die Leitfähigkeitsmodulation innerhalb der n--Driftschicht 7, und die zur Aufrechterhaltung der Diodenleitung erforderliche Durchlassspannung wird reduziert.Since the hole carriers injected by the cathode electrode 9 (FIG. 15 ) and electrons ( 16 ), the conductivity modulation takes place within the n - drift layer 7, and the forward voltage required to maintain the diode line is reduced.

«Verteilung der Lochträger, wenn die an die isolierte Gate-Elektrode anzulegende Spannung auf null gestellt ist»«Distribution of the hole carrier when the voltage to be applied to the insulated gate electrode is set to zero»

20 ist eine schematische Darstellung einer Verteilung von Lochträgern, wenn eine an die isolierte Gate-Elektrode 1 der Diode mit dem isolierten Gate nach dem Vergleichsbeispiel 2 anzulegende Spannung auf null gesetzt wird. 20 is a schematic representation of a distribution of hole carriers, if one to the insulated gate electrode 1 the diode to be applied with the insulated gate according to Comparative Example 2 voltage is set to zero.

In 20, da die Spannung der isolierten Gate-Elektrode 1 gleich Null ist, verschwindet im Bereich der p--Anodenschicht 4 in Kontakt mit dem Gate-Isolierfilm 2 eine Schicht, in der sich die Lochträger-Konzentration innerhalb der p--Anodenschicht 4 deutlich verringert.In 20 because the voltage of the insulated gate electrode 1 is zero, disappears in the region of the p - anode layer 4 in contact with the gate insulating film 2 a layer in which the hole carrier concentration within the p - anode layer 4 is significantly reduced.

Durch die Reduzierung der Lochträgerkonzentration geht der Leitfähigkeitsmodulationseffekt innerhalb der n--Driftschicht 7 verloren und die zur Aufrechterhaltung der Leitfähigkeit erforderliche Durchlassspannung der Diode steigt.By reducing the hole carrier concentration, the conductivity modulation effect within the n - drift layer 7 is lost and the on-state voltage required to maintain the conductivity increases.

Wird in einem solchen Zustand eine hohe positive Spannung zwischen der Kathodenelektrode 9 und der Anodenelektrode 6 angelegt, kehrt ein als interne Ladung erzeugter Rückgewinnungsstrom zur Kathodenelektrode 9 zurück und die Anodenelektrode 6 verschwindet, so dass der Rückgewinnungsverlust deutlich reduziert werden kann.In such a state, a high positive voltage between the cathode electrode 9 and the anode electrode 6 applied, a recovery current generated as an internal charge returns to the cathode electrode 9 and the anode electrode 6 disappears, so that the recovery loss can be significantly reduced.

Wie oben beschrieben ist, ist es möglich, die Konzentration der zu injizierenden Lochträger (15) aus der p--Anodenschicht 4 in die n--Driftschicht 7 zu modulieren, d.h. die Leichtigkeit des Auftretens der Leitfähigkeitsmodulation durch Steuerung der an die isolierte Gate-Elektrode 1 anzulegenden Spannung, und es ist möglich, sowohl den Leitungsverlust als auch den Rückgewinnungsverlust zu senken und die hocheffiziente Diode zu verwirklichen.As described above, it is possible to increase the concentration of the hole carriers to be injected ( 15 ) from the p - anode layer 4 into the n - drift layer 7, that is, the ease of occurrence of the conductivity modulation by controlling the voltage to be applied to the insulated gate electrode 1, and it is possible to reduce both the conduction loss and the recovery loss to lower and realize the high-efficiency diode.

Hier sind die Erhöhung der Verunreinigungskonzentration der p--Anodenschicht 4, die Erhöhung der Konzentration von Lochträgern, die bei Anlegen der Gate-Spannung an einer Schnittstelle des isolierten Gates 3 akkumuliert werden sollen, und die Verringerung der Leitungsverluste wichtige Faktoren für die strukturelle Ausgestaltung der verlustarmen Leistung.Here, increasing the impurity concentration of the p - anode layer 4, increasing the concentration of hole carriers, when applying the gate voltage at an isolated gate interface 3 accumulation, and the reduction of line losses are important factors for the structural design of the low-loss performance.

Hier jedoch, wenn die p-dotierte Verunreinigungskonzentration erhöht wird, wird ein nachteiliger Effekt erzeugt, dass die Menge der Lochinjektion in einem Zustand, in dem die Gate-Spannung nicht angelegt wird, steigt, während die Durchlassspannung beim Anlegen der Gate-Spannung gesenkt wird.Here, however, when the p-doped impurity concentration is increased, a disadvantageous effect is produced that the amount of hole injection in a state where the gate voltage is not applied increases, while the on-state voltage is lowered when the gate voltage is applied ,

Ein Phänomen dieser Beeinträchtigung wird unter Bezugnahme auf 21 und 22 beschrieben.A phenomenon of this impairment is explained with reference to 21 and 22 described.

«Energiebanddiagramm im mittleren Querschnitt»«Energy band diagram in the middle section»

21 ist ein Diagramm, das die Energiebänder in einem zentralen Querschnitt der Anodenelektrode 6 und der p- Anodenschicht 4 der Diode mit dem isolierten Gate gemäß Vergleichsbeispiel 2 darstellt. 21 is a diagram showing the energy bands in a central cross-section of the anode electrode 6 and the p-anode layer 4 the diode with the insulated gate according to Comparative Example 2 represents.

In 21 stellt die horizontale Achse eine „Tiefe“ von einer Schnittstelle zwischen der Anodenelektrode 6 und der p--Anodenschicht 4 dar, während die vertikale Achse „Energie (Energieniveau) (eV)“ darstellt.In 21 the horizontal axis represents a "depth" of an interface between the anode electrode 6 and the p - anode layer 4, while the vertical axis represents "energy (energy level) (eV)".

Zusätzlich stellt eine Kennlinie 51 ein Energieniveau der Anodenelektrode dar. Eine Kennlinie 52 stellt ein Energieniveau eines Valenzbandes dar, wenn eine Anoden-p-Schichtkonzentration hoch ist. Eine Kennlinie 53 stellt ein Energieniveau eines Valenzbandes dar, wenn die Anoden-p-Schichtkonzentration niedrig ist. Eine Kennlinie 54 stellt ein Energieniveau eines Leitungsbandes dar, wenn die Anoden-p-Schichtkonzentration hoch ist. Eine Kennlinie 55 stellt ein Energieniveau eines Leitungsbandes dar, wenn die Anoden-p-Schichtkonzentration niedrig ist.In addition, a characteristic 51 represents an energy level of the anode electrode. A characteristic 52 represents an energy level of a valence band when an anode p-layer concentration is high. A characteristic 53 represents an energy level of a valence band when the anode p-layer concentration is low. A characteristic 54 represents an energy level of a conduction band when the anode p-layer concentration is high. A characteristic 55 represents an energy level of a conduction band when the anode p-layer concentration is low.

Zusätzlich stellt ein Pfeil 50 eine Grenzfläche (Schnittstelle) zwischen der Anodenelektrode und der Anoden-p-Schicht dar. Ein Pfeil 56 stellt eine Abnahme einer Lochinjektionsbarriere bei gleichzeitiger Erhöhung der Anoden-P-Schichtkonzentration dar. Ein Pfeil 57 stellt einen Anoden-Elektrodenbereich dar. Ein Pfeil 58 stellt einen Anoden-p-Schichtbereich dar.In addition, an arrow 50 represents an interface between the anode electrode and the anode p-layer. An arrow 56 represents a decrease in a hole injection barrier while increasing the anode P-layer concentration. An arrow 57 represents an anode electrode region An arrow 58 represents an anode p-layer region.

Mit zunehmender Konzentration einer p-dotierten Schicht der p--Anodenschicht 4 nimmt das Energieniveau (52) des Valenzbandes der p--Anodenschicht 4 in der Nähe einer Schnittstelle (50) zwischen der Anodenelektrode 6 und der p--Anodenschicht 4 zu, und eine Lochinjektionsbarriere von der Anodenelektrode 6 zur p--Anodenschicht 4 nimmt ab (56).As the concentration of a p-doped layer of the p - anode layer 4 increases, the energy level (52) of the valence band of the p - anode layer 4 near an interface (50) between the anode electrode increases 6 and the p - anode layer 4, and a hole injection barrier from the anode electrode 6 to p - anode layer 4 decreases (56).

Das heißt, ein Zustand, in dem Löcher leicht injiziert werden, tritt auf, wenn die Durchlassspannung zwischen der Kathode und der Anode angelegt wird, selbst wenn die Gate-Spannung nicht angelegt wird.That is, a state in which holes are easily injected occurs when the forward voltage is applied between the cathode and the anode even when the gate voltage is not applied.

«Durchlasseigenschaften zum Zeitpunkt des Anlegens negativer Spannung an das Gate und zum Zeitpunkt des Nichtanlegens negativer Spannung an das Gate, wenn die p-dotierte Verunreinigungskonzentration niedrig ist und wenn die p-dotierte Verunreinigungskonzentration hoch ist.»"Passing properties at the time of applying negative voltage to the gate and at the time of not applying negative voltage to the gate when the p-doped impurity concentration is low and when the p-doped impurity concentration is high."

22 ist ein Diagramm, das Durchlasseigenschaften der Diode zum Zeitpunkt des Anlegens einer negativen Spannung an das Gate und zum Zeitpunkt des Nichtanlegens der negativen Spannung an das Gate in einem Fall darstellt, in dem eine p-dotierte Verunreinigungskonzentration der p--Anodenschicht 4 der Diode mit dem isolierten Gate gemäß Vergleichsbeispiel 2 niedrig ist und ein Fall, in dem die p-dotierte Verunreinigungskonzentration hoch ist. 22 FIG . 12 is a graph illustrating transmission characteristics of the diode at the time of applying a negative voltage to the gate and at the time of not applying the negative voltage to the gate in a case where a p-type impurity concentration of the p - anode layer 4 of the diode is involved is low in the insulated gate according to Comparative Example 2 and a case where the p-doped impurity concentration is high.

In 22 stellt die horizontale Achse eine „Durchlassspannung, VF (V)“ und die vertikale Achse eine „Durchlassstromdichte, JF (A/cm2)“ dar.In 22 For example, the horizontal axis represents a "forward voltage, VF (V)" and the vertical axis represents a "forward current density, JF (A / cm 2)".

Zusätzlich stellt eine Kennlinie 59 eine Durchlasseigenschaft der Diode zum Zeitpunkt des Anlegens einer negativen Vorspannung zwischen Gate und Anode dar, wenn die Konzentration der p--Anodenschicht 4 niedrig ist.In addition, a characteristic 59 represents a passing characteristic of the diode at the time of applying a negative bias between the gate and the anode when the concentration of the p - anode layer 4 is low.

Eine Kennlinie 60 stellt eine Durchlasseigenschaft der Diode zum Zeitpunkt des Anlegens einer Nullvorspannung zwischen dem Gate und der Anode dar, wenn die Konzentration der p--Anodenschicht 4 niedrig ist.A characteristic 60 represents a passing characteristic of the diode at the time of applying a zero bias between the gate and the anode when the concentration of the p - anode layer 4 is low.

Eine Kennlinie 61 stellt eine Durchlasseigenschaft der Diode zum Zeitpunkt des Anlegens einer negativen Vorspannung zwischen dem Gate und der Anode dar, wenn die Konzentration der p--Anodenschicht 4 hoch ist.A characteristic 61 represents a passing characteristic of the diode at the time of applying a negative bias between the gate and the anode when the concentration of the p - anode layer 4 is high.

Eine Kennlinie 62 stellt eine Durchlasseigenschaft der Diode zum Zeitpunkt des Anlegens einer Nullvorspannung zwischen dem Gate und der Anode dar, wenn die Konzentration der p--Anodenschicht 4 hoch ist.A characteristic 62 represents a passing characteristic of the diode at the time of applying a zero bias between the gate and the anode when the concentration of the p - anode layer 4 is high.

Es wird davon ausgegangen, dass die Durchlassspannung der Diode durch Erhöhung der p-dotierten Verunreinigungskonzentration reduziert wird, während die negative Vorspannung (negative Spannung) zwischen dem Gate und der Anode durch einen Vergleich zwischen der Kennlinie 59 (niedrige Konzentration) und der Kennlinie 61 (hohe Konzentration) in 22 angelegt wird. Das heißt, es ist möglich, den Effekt der Reduzierung des Leitungsverlustes zu bestätigen.It is assumed that the forward voltage of the diode is reduced by increasing the p-doped impurity concentration, while the negative bias voltage (negative voltage) between the gate and the anode is determined by a comparison between the characteristic 59 (low concentration) and the characteristic 61 (FIG. high concentration) in 22 is created. That is, it is possible to confirm the effect of reducing the conduction loss.

Andererseits wird durch den Vergleich zwischen der Kennlinie 60 (niedrige Konzentration) und der Kennlinie 62 (hohe Konzentration) in 22 gezeigt, dass die Vorwärtsspannung durch Anheben (Erhöhen) der p-dotierten Verunreinigungskonzentration ähnlich dem Zeitpunkt des Anlegens der negativen Spannung stark reduziert wird und der negative Effekt, dass der Rückgewinnungsverlust in diesem Zustand zunimmt, verursacht wird. On the other hand, by comparison between the characteristic 60 (low concentration) and the characteristic 62 (high concentration) in FIG 22 that the forward voltage is greatly reduced by raising (increasing) the p-doped impurity concentration similarly to the time of application of the negative voltage and causing the negative effect that the recovery loss in this state increases.

<Kompatibilitätsschwierigkeit zwischen einem geringen Leitungsverlust und einem geringen Rückgewinnungsverlust in Vergleichsbeispiel 2><Compatibility difficulty between a low conduction loss and a small recovery loss in Comparative Example 2>

Das heißt, es wird gezeigt, dass die Steuerbarkeit der Lochinjektion durch die Gate-Spannung (Spannung zwischen Gate und Anode) verloren geht, wenn die p-dotierte Verunreinigungskonzentration erhöht wird, um den Leitungsverlust zu senken, und es ist schwierig, das ursprüngliche Strukturkonzept zu verwirklichen, das sowohl den geringen Leitungsverlust als auch den geringen Rückgewinnungsverlust durch Steuerung der Lochträgerkonzentration der p--Anodenschicht 4 (Anodenbereich) über die Gate-Spannung erreicht.That is, it is shown that the controllability of the hole injection by the gate voltage (voltage between gate and anode) is lost when the p-doped impurity concentration is increased to lower the conduction loss, and it is difficult to maintain the original structural concept which achieves both the low conduction loss and the low recovery loss by controlling the hole carrier concentration of the p - anode layer 4 (anode region) via the gate voltage.

«Erste Ausführungsform: Teil 2»«First Embodiment: Part 2»

Die erste Ausführungsform der vorliegenden Erfindung wird anhand der obigen Aufgabe noch einmal detailliert beschrieben, „um die geringe Leitungsverlustleistung und die geringe Rückgewinnungsverlustleistung durch Verbesserung der Steuerbarkeit der Lochinjektionsmenge über die Gate-Spannung zu erreichen“.The first embodiment of the present invention will be described again in detail in the light of the above object "to achieve the low conduction power and the low recovery power dissipation by improving the controllability of the hole injection amount via the gate voltage".

«Querschnittsstruktur der Halbleitervorrichtung 100»«Cross-sectional Structure of Semiconductor Device 100»

Wie oben beschrieben ist, ist 1 die schematische Darstellung der Querschnittsstruktur der Halbleitervorrichtung 100 gemäß der ersten Ausführungsform der vorliegenden Erfindung, (a) ist teilweise die Nähe von zwei isolierten Gates 3 der Trench Gates gezeigt, und (b) ist ein Zustand, in dem eine Vielzahl von isolierten Gates 3 der Trench Gates angeordnet sind, dargestellt.As described above, is 1 the schematic representation of the cross-sectional structure of the semiconductor device 100 According to the first embodiment of the present invention, (a) is partially the vicinity of two isolated gates 3 the trench gates shown, and (b) is a state in which a variety of isolated gates 3 the trench gates are arranged.

Die Bezeichnungen n-, n und n+ stellen übrigens in der folgenden Beschreibung dar, dass eine Halbleiterschicht ein n-dotierter (erster Leitfähigkeitstyp) ist, und weisen darauf hin, dass eine Verunreinigungskonzentration von fünfwertigen Atomen in dieser Reihenfolge relativ hoch ist. Zudem stellen die Bezeichnungen p-, p- und p+ dar, dass eine Halbleiterschicht ein dotierter (zweiter Leitfähigkeitstyp) ist, und zeigen an, dass eine Verunreinigungskonzentration von dreiwertigen Atomen in dieser Reihenfolge relativ hoch ist.Incidentally, in the following description, the terms n-, n and n + represent that a semiconductor layer is an n-doped (first conductivity type) and indicate that an impurity concentration of pentavalent atoms in this order is relatively high. In addition, the terms p-, p- and p + represent that a semiconductor layer is a doped (second conductivity type), and indicate that an impurity concentration of trivalent atoms in this order is relatively high.

In 1(a) ist die Halbleitervorrichtung 100 eine Trench-Gate-Kontrolldiode. Das heißt, zwischen der Anodenelektrode 6 (erste Elektrode) und der die Diode bildenden Kathodenelektrode 9 (zweite Elektrode) ist das Trench-Gate isolierte Gate 3 vorgesehen, und die Diodeneigenschaften werden über eine Spannung gesteuert, die an die isolierte Gate-Elektrode 1 des isolierten Gate 3 angelegt wird.In 1 (a) is the semiconductor device 100 a trench gate control diode. That is, between the anode electrode 6 (first electrode) and the diode electrode forming cathode electrode 9 (second electrode) is the trench gate insulated gate 3 are provided, and the diode characteristics are controlled by a voltage applied to the insulated gate electrode 1 of the isolated gate 3 is created.

Zusätzlich ist die zweite p--Anodenschicht 5 (vierte Halbleiterschicht), deren Trägerlebensdauer in der ersten p--Anodenschicht 4 (dritte Halbleiterschicht) reduziert ist, ein Merkmal der Halbleitervorrichtung 100 als erste Ausführungsform der vorliegenden Erfindung.In addition, the second p - anode layer 5 (fourth semiconductor layer) whose carrier lifetime is reduced in the first p - anode layer 4 (third semiconductor layer) is a feature of the semiconductor device 100 as a first embodiment of the present invention.

Die zweite p--Anodenschicht 5 wird im Übrigen durch Bestrahlung eines Teils der ersten p--Anodenschicht 4 mit einem Lebensdauer-Killer gebildet, allerdings werden Details dazu später beschrieben. So bildet sich die zweite p--Anodenschicht 5 innerhalb der ersten p--Anodenschicht 4.Incidentally, the second p - anode layer 5 is formed by irradiating a part of the first p - anode layer 4 with a lifetime killer, but details will be described later. Thus, the second p - anode layer 5 forms within the first p - anode layer 4.

Zusätzlich enthält die Halbleitervorrichtung 100 eine n--Driftschicht 7 (zweite Halbleiterschicht), die erste p--Anodenschicht 4 neben der n--Driftschicht 7 in vertikaler Richtung (vertikale Richtung der Papierebene) und eine n+ Kathodenschicht 8 (erste Halbleiterschicht) neben der n--Driftschicht 7 in vertikaler Richtung auf einer der ersten p--Anodenschicht 4 gegenüberliegenden Seite.In addition, the semiconductor device includes 100 an n - drift layer 7 (second semiconductor layer), the first p - anode layer 4 adjacent to the n - drift layer 7 in the vertical direction (vertical direction of the paper plane), and an n + cathode layer 8th (First semiconductor layer) next to the n - drift layer 7 in the vertical direction on one of the first p - anode layer 4 opposite side.

Weiterhin enthält die Halbleitervorrichtung 100 das oben beschriebene isolierte Gate 3 des Trench Gate Typs, das die isolierte Gate-Elektrode 1 auf der Vorderseite der ersten p--Anodenschicht 4 über eine Gate-Isolierfolie 2 innerhalb der so genannten Trench-Nut aufweist.Furthermore, the semiconductor device includes 100 the isolated gate described above 3 of the trench gate type, which is the insulated gate electrode 1 on the front side of the first p - anode layer 4 via a gate insulating film 2 within the so-called trench groove.

Die zweite p--Anodenschicht 5, deren Trägerlebensdauer reduziert ist, befindet sich innerhalb der ersten p--Anodenschicht 4, und die zweite p- Anodenschicht 5 ist in Kontakt mit der Gate-Isolierfolie 2.The second p - anode layer 5, whose carrier lifetime is reduced, is inside the first p - anode layer 4, and the second p anode layer 5 is in contact with the gate insulation film 2 ,

Die Anodenelektrode 6 und die erste p--Anodenschicht 4 stehen an einer Metall-Halbleiter-Kontaktfläche 10 in Kontakt. Das heißt, die Anodenelektrode 6, die aus Metall besteht, und die erste p--Anodenschicht 4, die ein Halbleiter ist, sind durch Schottky-Kontakt oder ohmschen Kontakt elektrisch verbunden.The anode electrode 6 and the first p - anode layer 4 are at a metal-semiconductor contact surface 10 in contact. That is, the anode electrode 6 , which is made of metal, and the first p - anode layer 4, which is a semiconductor, are electrically connected by Schottky contact or ohmic contact.

Weiterhin ist die Kathodenelektrode 9 mit der n+ Kathodenschicht 8 durch ohmschen Kontakt mit der n+ Kathodenschicht 8 elektrisch verbunden. Weiterhin sind die Kathodenelektrode 9 und die n--Driftschicht 7 über die n+ Kathodenschicht 8 elektrisch verbunden.Furthermore, the cathode electrode 9 is the n + cathode layer 8th by ohmic contact with the n + cathode layer 8th electrically connected. Furthermore, the cathode electrode 9 and the n - drift layer 7 are above the n + cathode layer 8th electrically connected.

Im Übrigen wird ein Halbleitersubstrat, das eine Basis der ersten p--Anodenschicht 4, der zweiten p--Anodenschicht 5, der n--Driftschicht 7 und der n+-Kathodenschicht 8 ist, aus Silizium (Si) oder Siliziumkarbid (SiC) und der Gate-Isolierfilm 2 aus Siliziumdioxid (SiO2) gebildet. Incidentally, a semiconductor substrate which is a base of the first p - anode layer 4, the second p - anode layer 5, the n - drift layer 7 and the n + cathode layer 8 is made of silicon (Si) or silicon carbide (SiC) and the gate insulating film 2 made of silicon dioxide (SiO2).

In 1(b) sind die mehreren in den Trench-Nuten gebildeten isolierten Gates 3 in horizontaler Richtung (horizontale Richtung der Papierebene) angeordnet. Eine Breite des Trench wird mit W und ein Abstand zwischen den Gräben mit S bezeichnet.In 1 (b) are the multiple isolated gates formed in the trench grooves 3 arranged in the horizontal direction (horizontal direction of the paper plane). A width of the trench is denoted by W and a distance between the trenches by S.

1(b) zeigt nicht jedes in 1(a) dargestellte Element mit Ausnahme der Trench-Struktur (Nut) und des isolierten Gate 3. 1 (b) does not show everyone in 1 (a) represented element with the exception of the trench structure (groove) and the insulated gate 3 ,

Wie in 1(b) dargestellt ist, ist die Halbleitervorrichtung 100 so konfiguriert, dass eine Vielzahl der in 1(a) dargestellten Strukturen wiederholt gebildet wird.As in 1 (b) is the semiconductor device 100 configured so that a variety of in 1 (a) repeatedly formed structures is formed.

Im Übrigen ist es wünschenswert, dass die Breite W des Grabens größer ist als der Abstand S zwischen den Trenchs.Incidentally, it is desirable that the width W of the trench is larger than the distance S between the trenches.

«Funktionen und Eigenschaften der Halbleitervorrichtung 100»«Functions and characteristics of the semiconductor device 100»

Anschließend werden die Funktionen und Eigenschaften der Halbleitervorrichtung 100 gemäß der ersten Ausführungsform der vorliegenden Erfindung beschrieben.Next, the functions and characteristics of the semiconductor device will be described 100 according to the first embodiment of the present invention.

2 ist eine schematische Darstellung einer Verteilung von Lochträgern beim Anlegen einer negativen Spannung an die isolierte Gate-Elektrode 1 der Halbleitervorrichtung 100 gemäß der ersten Ausführungsform der vorliegenden Erfindung und einer Durchlassspannung für die Leitung der Diode zwischen der Kathodenelektrode 9 und der Anodenelektrode 6. 2 is a schematic representation of a distribution of hole carriers when applying a negative voltage to the insulated gate electrode 1 the semiconductor device 100 according to the first embodiment of the present invention and a forward voltage for the conduction of the diode between the cathode electrode 9 and the anode electrode 6 ,

In 2 wird an einer Schnittstelle zwischen der ersten p--Anodenschicht 4 und dem Gate-Isolierfilm 2 eine Akkumulationsschicht aus Lochträgern (14) gebildet, indem die isolierte Gate-Elektrode 1 auf eine negative Spannung (negative Vorspannung) gegenüber der Anodenelektrode 6 eingestellt wird.In 2 becomes at an interface between the first p - anode layer 4 and the gate insulating film 2 an accumulation layer of hole carriers ( 14 ) formed by the insulated gate electrode 1 to a negative voltage (negative bias) with respect to the anode electrode 6 is set.

Zusätzlich wird die Akkumulationsschicht von Lochträgern (14) mit gleicher Konzentration an einer Grenzfläche zwischen der zweiten p--Anodenschicht 5, deren Trägerlebensdauer reduziert ist, und der Gate-Isolierfolie 2 gebildet. Viele Lochträger (15) werden über die Akkumulationsschicht der Lochträger (14) in die n--Driftschicht 7 eingespritzt, die Durchlassspannung (VF) der Diode sinkt und der Leitungsverlust wird reduziert. Im Übrigen werden Elektronen in 2 als Elektronenträger 16 bezeichnet.In addition, the accumulation layer of hole carriers ( 14 ) having the same concentration at an interface between the second p - anode layer 5 whose carrier lifetime is reduced and the gate insulating film 2 educated. Many hole carriers ( 15 ) are deposited via the accumulation layer of the hole carrier ( 14 ) is injected into the n - drift layer 7, the forward voltage (VF) of the diode decreases, and the conduction loss is reduced. Incidentally, electrons are in 2 as an electron carrier 16 designated.

2 zeigt die Lochträgerverteilung bei der Bereitstellung der zweiten p--Anodenschicht 5, ist aber identisch mit der Lochträgerverteilung bei Nichtbereitstellung der zweiten p--Anodenschicht 5 in 19. 2 shows the hole carrier distribution in the provision of the second p - -type anode layer 5, but is identical to the hole carrier distribution in non-provision of the second p - -type anode layer 5 in 19 ,

Das heißt, wenn eine negative Spannung an die isolierte Gate-Elektrode 1 angelegt wird, wird die Lochträgerverteilung durch das Vorhandensein oder Fehlen der zweiten p--Anodenschicht 5 nicht beeinflusst.That is, when a negative voltage to the insulated gate electrode 1 is applied, the hole carrier distribution is not affected by the presence or absence of the second p - anode layer 5.

«Verteilung der Lochträger bei angelegter Durchlassspannung»«Distribution of the hole carrier with applied forward voltage»

3 ist eine schematische Darstellung einer Verteilung von Lochträgern, wenn eine Spannung, die gemäß der ersten Ausführungsform der vorliegenden Erfindung an die isolierte Gate-Elektrode 1 der Halbleitervorrichtung 100 anzulegen ist, auf null gesetzt wird und die Durchlassspannung für die Leitung weiter zwischen der Kathodenelektrode 9 und der Anodenelektrode 6 angelegt wird. 3 is a schematic representation of a distribution of hole carriers, when a voltage according to the first embodiment of the present invention to the insulated gate electrode 1 the semiconductor device 100 is set to zero, and the forward conduction voltage continues between the cathode electrode 9 and the anode electrode 6 is created.

In 3 verschwindet die Akkumulationsschicht von Lochträgern an der Schnittstelle zwischen der ersten p--Anodenschicht 4 und der Gate-Isolierfolie 2, indem die an die isolierte Gate-Elektrode 1 anzulegende Spannung auf null gesetzt wird, und es ist möglich, die Injektionsmenge der Lochträger in die n--Driftschicht 7 zu unterdrücken.In 3 The accumulation layer of hole carriers disappears at the interface between the first p - anode layer 4 and the gate insulation film 2 by attaching to the insulated gate electrode 1 voltage to be applied is set to zero, and it is possible to suppress the injection amount of the hole carriers into the n - drift layer 7.

Weiterhin ist es möglich, die Injektion von Lochträgern in diesem Bereich (der zweiten p--Anodenschicht 5) durch die zweite p--Anodenschicht 5 zu verhindern, deren Trägerlebensdauer innerhalb der ersten p--Anodenschicht 4 reduziert ist, und die Injektion in die n--Driftschicht 7 gegenüber dem Fall, in dem die vorliegende Erfindung nicht angewendet wird, weiter zu unterdrücken und die Steuerbarkeit der Injektionsmenge von Lochträgern durch die Gate-Spannung zu verbessern.Furthermore, it is possible to prevent the injection of hole carriers in this region (the second p - anode layer 5) through the second p - anode layer 5, whose carrier lifetime is reduced within the first p - anode layer 4, and the injection into the n - Drift layer 7 over the case in which the present invention is not applied to further suppress and improve the controllability of the injection amount of hole carriers by the gate voltage.

3 zeigt im Übrigen eine Verteilung, bei der die Einspritzmenge der Lochträger kleiner ist als die in 19. Dabei sind sowohl 3 als auch 19 schematische Darstellungen, und damit ist die Einspritzmenge der Lochträger tatsächlich viel kleiner als der Vergleich zwischen 3 und 19, wie dies auch hinsichtlich der Vorwärtsspannungs-Strom-Eigenschaften in 4 beschrieben wird. 3 shows, moreover, a distribution in which the injection quantity of the hole carrier is smaller than that in FIG 19 , Both are 3 as well as 19 schematic representations, and thus the injection quantity of the hole carrier is actually much smaller than the comparison between 3 and 19 as well as in terms of forward voltage current characteristics in 4 is described.

«Durchlasseigenschaften der Diode»«Transmittance characteristics of the diode»

4 ist eine Grafik, die ein Beispiel für die Durchlasseigenschaften der Diode der Halbleitervorrichtung 100 entsprechend der ersten Ausführungsform der vorliegenden Erfindung darstellt. 4 FIG. 16 is a graph showing an example of the transmission characteristics of the diode of the semiconductor device 100 according to the first embodiment of the present invention.

In 4 stellt die horizontale Achse eine „Durchlassspannung, VF (V)“ und die vertikale Achse eine „Durchlassstromdichte, JF (A/cm2)“ dar. In 4 For example, the horizontal axis represents a "forward voltage, VF (V)" and the vertical axis represents a "forward current density, JF (A / cm 2)".

Eine Kennlinie 20 stellt die Durchlasseigenschaften der Diode zum Zeitpunkt des Anlegens einer negativen Vorspannung zwischen dem Gate und der Anode dar, wenn die zweite p--Anodenschicht 5, deren Trägerlebensdauer reduziert ist, nicht vorhanden ist.A characteristic 20 represents the pass characteristics of the diode at the time of application of a negative bias between the gate and the anode when the second p - anode layer 5 whose carrier lifetime is reduced is absent.

Eine Kennlinie 21 stellt die Durchlasseigenschaften der Diode zum Zeitpunkt des Anlegens einer Nullvorspannung zwischen dem Gate und der Anode dar, wenn die zweite p--Anodenschicht 5, deren Trägerlebensdauer reduziert ist, nicht vorhanden ist.A characteristic 21 represents the pass characteristics of the diode at the time of applying a zero bias between the gate and the anode when the second p - anode layer 5, whose carrier lifetime is reduced, is absent.

Eine Kennlinie 22 stellt die Durchlasseigenschaften der Diode zum Zeitpunkt des Anlegens einer negativen Vorspannung zwischen dem Gate und der Anode dar, wenn die zweite p--Anodenschicht 5, deren Trägerlebensdauer reduziert ist, vorhanden ist.A characteristic 22 represents the transmittance characteristics of the diode at the time of applying a negative bias between the gate and the anode when the second p - anode layer 5, whose carrier lifetime is reduced, is present.

Eine Kennlinie 23 stellt die Durchlasseigenschaften der Diode zum Zeitpunkt des Anlegens einer Nullvorspannung zwischen dem Gate und der Anode dar, wenn die zweite p--Anodenschicht 5, deren Trägerlebensdauer reduziert ist, vorhanden ist.A characteristic 23 represents the transmission characteristics of the diode at the time of application of a zero bias between the gate and the anode when the second p - anode layer 5, whose carrier lifetime is reduced, is present.

Wie oben beschrieben ist, ist es möglich, einen Effekt zu erzielen, dass die Gate-Spannungssteuerbarkeit der Durchlassspannung (VF) der Diode gegenüber der Diode des Vergleichsbeispiels 2, auf die die vorliegende Erfindung nicht angewendet wird, durch die Wirkung der zweiten p--Anodenschicht 5, deren Trägerlebensdauer reduziert wird, die innerhalb der ersten p--Anodenschicht 4 der Halbleitervorrichtung 100 gemäß der ersten Ausführungsform der vorliegenden Erfindung vorgesehen ist, erheblich verbessert werden kann.As described above, it is possible to obtain an effect that the gate voltage controllability of the forward voltage (VF) of the diode over the diode of the comparative example 2 to which the present invention is not applied, by the action of the second p - anode layer 5, whose carrier lifetime is reduced, that within the first p - anode layer 4 of the semiconductor device 100 is provided according to the first embodiment of the present invention, can be significantly improved.

Insbesondere unter der Bedingung, dass die Gate-Spannung zwischen Gate und Anode nicht angelegt (auf Nullvorspannung eingestellt) wird, steigt die Durchlassspannung (VF) der Diode stark an, wie die Kennlinie 23 im Vergleich zwischen der Kennlinie 21 gemäß Vergleichsbeispiel 2 und der Kennlinie 23 des Halbleiterbauelements 100 gemäß der ersten Ausführungsform der vorliegenden Erfindung anzeigt.Specifically, under the condition that the gate voltage between the gate and the anode is not applied (set to zero bias), the forward voltage (VF) of the diode sharply increases as the characteristic curve 23 in comparison between the characteristic line 21 according to Comparative Example 2 and the characteristic 23 of the semiconductor device 100 according to the first embodiment of the present invention.

Das heißt, dass die Lochträger der ersten p--Anodenschicht 4 durch die zweite p--Anodenschicht 5 blockiert werden (17: 3), deren Trägerlebensdauer reduziert wird, und die Leitfähigkeitsmodulation innerhalb der n--Driftschicht 7 unterdrückt wird.That is, the hole carriers of the first p - anode layer 4 are blocked by the second p - anode layer 5 (FIG. 17 : 3 ) whose carrier lifetime is reduced, and the conductivity modulation within the n - drift layer 7 is suppressed.

«Eingangssignal des Gate der Diode und Eingangssignal des Gate des IGBT des Armpaares»«Input signal of the gate of the diode and input signal of the gate of the IGBT of the pair of arms»

Als nächstes werden die Auswirkungen der ersten Ausführungsform der vorliegenden Erfindung zum Zeitpunkt der Rückgewinnung beschrieben.Next, the effects of the first embodiment of the present invention at the time of recovery will be described.

5 ist eine Grafik, die ein Beispiel für ein Eingangssignal 24 des Gate (isolierte Gate-Elektrode 1: 1) der Diode der Halbleitervorrichtung 100 gemäß der ersten Ausführungsform der vorliegenden Erfindung und ein Eingangssignal 25 eines Gate eines IGBT eines Armpaares darstellt. Das Eingangssignal 24 variiert zwischen einer negativen Spannung und einer Nullspannung, das Eingangssignal 25 zwischen einer negativen Spannung und einer positiven Spannung. Zusätzlich gibt es eine Zeitdifferenz von einer Zeit t1 zwischen jedem Anstieg des Eingangssignals 24 und dem Eingangssignal 25. 5 is a graph showing an example of an input signal 24 of the gate (insulated gate 1 : 1 ) of the diode of the semiconductor device 100 according to the first embodiment of the present invention and an input signal 25 of a gate of an IGBT of a pair of arms represents. The input signal 24 varies between a negative voltage and a zero voltage, the input signal 25 between a negative voltage and a positive voltage. In addition, there is a time difference from a time t1 between each rise of the input signal 24 and the input signal 25.

Zusätzlich ist in 15(a) eine Schaltung dargestellt, an die das Eingangssignal 24 und das Eingangssignal 25 angelegt werden. Wie oben beschrieben, stellt 15(a) die Schaltung zur Auswertung dar, und die in 15(b) dargestellte Schaltung wird tatsächlich verwendet.Additionally is in 15 (a) a circuit is shown to which the input signal 24 and the input signal 25 are applied. As described above 15 (a) the circuit for evaluation, and the in 15 (b) The circuit shown is actually used.

Das Eingangssignal 24 in 5 wird in das Gate der Diode 42 mit dem isolierten Gate in 15(a) eingespeist.The input signal 24 in 5 gets into the gate of the diode 42 with the isolated gate in 15 (a) fed.

Zusätzlich wird das Eingangssignal 25 in 5 in das Gate des IGBT 43 eingegeben, das den unteren Arm in 15(a) bildet.In addition, the input signal 25 in 5 in the gate of the IGBT 43 entered the lower arm in 15 (a) forms.

Wird das Eingangssignal 25 des Gate des IGBT 43 eingeschaltet (auf die positive Spannung eingestellt), steigt gleichzeitig eine Spannung zwischen der Kathode und der Anode der Diode 42 als Rückstrom von einer in der Diode 42 fließenden induktiven Last an, wobei das isolierte Gate abrupt verschwindet und die Diode 42 schnell in einen Rückwärtszustand übergeht. Dieser Übergangszustand wird als Rückgewinnungszustand bezeichnet, und die Auswirkungen der vorliegenden Erfindung in diesem Rückgewinnungszustand werden im Folgenden beschrieben.Is the input signal 25 of the gate of the IGBT 43 switched on (set to the positive voltage), simultaneously increases a voltage between the cathode and the anode of the diode 42 as a return current from one in the diode 42 flowing inductive load, the isolated gate abruptly disappears and the diode 42 quickly goes into a backward state. This transitional state is referred to as the recovery state, and the effects of the present invention in this recovery state will be described below.

Wenn das Eingangssignal 24 (5) an der isolierten Gate-Elektrode 1 (1) der Diode 42 der Halbleitervorrichtung 100 gemäß der ersten Ausführungsform der vorliegenden Erfindung vor dem Einschalten des Eingangssignals 25 zum Gate des IGBT 43 des Armpaares abgeschaltet wird (0 V: 5), kann der Übergang in den Rückgewinnungszustand in dem Zustand (27: 5) erfolgen, in dem die Durchlassspannung (VF) der Diode hoch ist, d.h. die Injektion von Lochträgern von der Anodenelektrode 6 (1) und die Leitfähigkeitsmodulation wie oben beschrieben unterdrückt werden.When the input signal 24 ( 5 ) on the insulated gate electrode 1 ( 1 ) of the diode 42 the semiconductor device 100 according to the first embodiment of the present invention, before turning on the input signal 25 to the gate of the IGBT 43 of the arm pair is switched off (0 V: 5 ), the transition to the recovery state in the state (27: 5 ) in which the forward voltage (VF) of the diode is high, that is, the injection of hole carriers from the anode electrode 6 ( 1 ) and the conductivity modulation are suppressed as described above.

«Transiente Eigenschaften des Anodenstroms von Diode und Spannung zwischen Kathode und Anode»«Transient characteristics of anode current of diode and voltage between cathode and anode»

6 ist eine Grafik, die ein Beispiel für die transienten Eigenschaften eines Anodenstroms (Kennlinie 31) der Diode (100) und einer Spannung zwischen der Kathode und der Anode (Kennlinie 29) bei Ansteuerung mit einem Eingangssignal von 5 an die Diode der Halbleitervorrichtung 100 gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt. 6 is a graph showing an example of the transient characteristics of an anode current (characteristic 31) of the diode ( 100 ) and a voltage between the cathode and the anode (characteristic 29) when driven with an input signal of 5 to the diode of the semiconductor device 100 according to the first embodiment of the present invention.

In 6 stellt die horizontale Achse die Zeit dar (eine Zeitänderung: eine Skala steht für 1 µsek). Zusätzlich stellt die vertikale Achse auf der rechten Seite die Spannung zwischen der Kathode und der Anode der Diode und die vertikale Achse auf der linken Seite die Stromdichte in der Diode dar.In 6 represents the horizontal axis the time (a time change: a scale stands for 1 μsec). In addition, the vertical axis on the right side represents the voltage between the cathode and the anode of the diode and the vertical axis on the left side represents the current density in the diode.

Zusätzlich stellt die Kennlinie 29 die Spannung zwischen Kathode und Anode dar. Eine Kennlinie 30 stellt die Eigenschaften der Stromdichte in der Diode des Vergleichsbeispiels 2 dar und die Kennlinie 31 die Eigenschaften der Stromdichte in der Diode der Halbleitervorrichtung 100 gemäß der ersten Ausführungsform der vorliegenden Erfindung.In addition, the characteristic 29 represents the voltage between the cathode and the anode. A characteristic 30 represents the characteristics of the current density in the diode of the comparative example 2 and the characteristic 31, the characteristics of the current density in the diode of the semiconductor device 100 according to the first embodiment of the present invention.

Im Anodenstrom (Kennlinie 31) der Diode der Halbleitervorrichtung 100 der vorliegenden Erfindung kann ein durch die Rückgewinnung verursachter Rückstrom, der bei steigender Spannung zwischen Kathode und Anode beobachtet wird, gegenüber dem konventionellen Anodenstrom (Kennlinie 30) deutlich reduziert werden.In the anode current (characteristic 31) of the diode of the semiconductor device 100 According to the present invention, a reverse current caused by the recovery, which is observed with increasing voltage between the cathode and the anode, compared to the conventional anode current (characteristic 30) can be significantly reduced.

In diesem Zeitraum, in dem die Spannung zwischen der Kathode und der Anode ansteigt, wird die Leistungsaufnahme durch den Rückgewinnungsstrom und die Spannung zwischen der Kathode und der Anode erzeugt, und somit stellt die Absenkung des Rückgewinnungsstroms die Reduzierung der Rückgewinnungsverluste dar.In this period, in which the voltage between the cathode and the anode increases, the power consumption is generated by the recovery current and the voltage between the cathode and the anode, and thus the decrease of the recovery current represents the reduction of the recovery losses.

Auf diese Weise wird die Lochinjektion von der Anodenelektrode und die Leitfähigkeitsmodulation in dem Bereich unterdrückt, in dem die Lebensdauer innerhalb des Anodenbereichs zum Zeitpunkt der Einstellung der Gate-Spannung gemäß der vorliegenden Erfindung auf null reduziert wird und somit ist es möglich, den bei der Rückkehr der Löcher zur Anode erzeugten Rückgewinnungsstrom zu reduzieren.In this way, the hole injection from the anode electrode and the conductivity modulation are suppressed in the range in which the life within the anode region at the time of adjusting the gate voltage according to the present invention is reduced to zero, and thus it is possible to return the holes to the anode to reduce generated recovery current.

<Wirkungsweise der ersten Ausführungsform><Operation of First Embodiment>

Wie oben beschrieben ist, ist es möglich, die Diode zu verwirklichen, die in der Steuerbarkeit der internen Trägermenge verbessert ist und sowohl den geringen Leitungsverlust als auch den geringen Rückgewinnungsverlust aufweist, wenn die negative Spannung an das Gate angelegt wird und die Spannung gemäß der ersten Ausführungsform der vorliegenden Erfindung auf null gesetzt wird.As described above, it is possible to realize the diode which is improved in the controllability of the internal carrier amount and has both the small conduction loss and the small recovery loss when the negative voltage is applied to the gate and the voltage according to the first one Embodiment of the present invention is set to zero.

«Zweite Ausführungsform»«Second embodiment»

Eine vertikale Halbleitervorrichtung mit isoliertem Gate (Halbleitervorrichtung) 200 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf 7 beschrieben.A vertical insulated gate semiconductor device (semiconductor device) 200 According to a second embodiment of the present invention will be described with reference to 7 described.

«Querschnittsansicht der vertikalen Halbleitervorrichtung mit isoliertem Gate (Trench Gate Control Typ)»«Cross-sectional view of the vertical insulated gate device (Trench Gate Control Type)»

7 ist eine schematische Ansicht, die ein Beispiel für eine Querschnittsstruktur der Halbleitervorrichtung 200 nach der zweiten Verkörperung der vorliegenden Erfindung darstellt. 7 FIG. 12 is a schematic view showing an example of a cross-sectional structure of the semiconductor device. FIG 200 according to the second embodiment of the present invention.

Da die Anodenelektrode 6 (erste Elektrode), die Kathodenelektrode 9 (zweite Elektrode), das isolierte Gate 3, die isolierte Gate-Elektrode 1, der Gate-Isolierfilm 2, die erste p--Anodenschicht 4 (dritte Halbleiterschicht), die zweite p--Anodenschicht 5 (vierte Halbleiterschicht), die n--Driftschicht 7 (zweite Halbleiterschicht) und die n+ Kathodenschicht 8 (erste Halbleiterschicht) die gleichen Konfigurationen aufweisen wie die in 1 dargestellte Halbleitervorrichtung 100, werden redundante Beschreibungen derselben in 7 weggelassen.As the anode electrode 6 (first electrode), the cathode electrode 9 (second electrode), the insulated gate 3 , the insulated gate electrode 1 , the gate insulating film 2 , the first p - anode layer 4 (third semiconductor layer), the second p - anode layer 5 (fourth semiconductor layer), the n - drift layer 7 (second semiconductor layer) and the n + cathode layer 8th (first semiconductor layer) have the same configurations as those in FIG 1 illustrated semiconductor device 100 , redundant descriptions of the same in 7 omitted.

Die Halbleitervorrichtung 200 in 7 unterscheidet sich von der Halbleitervorrichtung 100 in 1 dadurch, dass sie eine zweite n--Driftschicht 32 (fünfte Halbleiterschicht) aufweist, deren Trägerlebensdauer reduziert ist.The semiconductor device 200 in 7 differs from the semiconductor device 100 in FIG 1 in that it has a second n - drift layer 32 (fifth semiconductor layer) whose carrier lifetime is reduced.

Die zweite n--Driftschicht 32 wird durch Bestrahlung eines Teils der n--Driftschicht 7 mit einem Lebensdauer-Killer gebildet. So bildet sich die zweite n--Driftschicht 32 innerhalb der n--Driftschicht 7 (erste n--Driftschicht).The second n - drift layer 32 is formed by irradiating a portion of the n - drift layer 7 with a lifetime killer. Thus, the second n - drift layer 32 forms within the n - drift layer 7 (first n - drift layer).

Eine Diode der Halbleitervorrichtung 200 der zweiten Ausführungsform enthält die zweite n--Driftschicht 32 und kann somit die Steuerbarkeit der Injektion einer internen Ladung (z. B. Lochträger) mit einer an die isolierte Gate-Elektrode 1 anzulegenden Spannung gegenüber der Diode der Halbleitervorrichtung 100 der ersten Ausführungsform verbessern.A diode of the semiconductor device 200 In the second embodiment, the second n - drift layer 32 includes, and thus, the controllability of injecting an internal charge (eg, hole carrier) with one to the insulated gate electrode 1 voltage to be applied to the diode of the semiconductor device 100 of the first embodiment.

Diese Verbesserung der Steuerbarkeit ist ein Faktor, der die Injektion von Lochträgern aus der Anodenelektrode 6 fördert und ist auf die Konzentration der Elektronen zurückzuführen, die von der Kathodenelektrode 9 über die erste p--Anodenschicht 4 in die Anodenelektrode 6 injiziert werden sollen. Das Vorhandensein der zweiten n--Driftschicht 32 innerhalb der n--Driftschicht 7 (erste n--Driftschicht) bezieht sich also auf die Verbesserung der Steuerbarkeit. This improvement in controllability is a factor affecting the injection of hole carriers from the anode electrode 6 promotes and is due to the concentration of electrons flowing from the cathode electrode 9 via the first p - anode layer 4 into the anode electrode 6 to be injected. The presence of the second n - drift layer 32 within the n - drift layer 7 (first n - drift layer) thus relates to the improvement of controllability.

Die Tatsache, dass sich die zweite n--Driftschicht 32 auf die Verbesserung der Steuerbarkeit bezieht, wird durch die Veranschaulichung von Trägerprofilen beschrieben.The fact that the second n - drift layer 32 relates to the improvement of controllability is described by the illustration of carrier profiles.

«Trägerprofile von Löchern und Elektronen»«Carrier profiles of holes and electrons»

8 ist eine schematische Ansicht, die Trägerprofile von Löchern und Elektronen darstellt, wenn eine Spannung, die an die isolierte Gate-Elektrode 1 der Diode der Halbleitervorrichtung 200 gemäß der zweiten Ausführungsform der vorliegenden Erfindung angelegt werden soll, auf null gesetzt wird. 8th is a schematic view illustrating carrier profiles of holes and electrons when applying a voltage to the insulated gate electrode 1 the diode of the semiconductor device 200 according to the second embodiment of the present invention is set to zero.

In 8 wird die gleiche Beschreibung wie in 3 oben beschrieben herangezogen, was die Funktionen und Auswirkungen der ersten p--Anodenschicht 4 und der zweiten p--Anodenschicht 5 betrifft, von denen die Trägerlebensdauer reduziert ist, so dass redundante Beschreibungen entfallen.In 8th will be the same description as in 3 as described above, concerning the functions and effects of the first p - type anode layer 4 and the second p - type anode layer 5, of which the carrier lifetime is reduced, so that redundant descriptions are omitted.

Ein Unterschied von 8 zu 3 ist der Einfluss des Vorhandenseins der zweiten n--Driftschicht 32. Ein Effekt, dass die Injektion (Lochträger 15) von Lochträgern (17) in die n--Driftschicht 7 durch die zweite n--Driftschicht 32, deren Trägerlebensdauer reduziert ist, blockiert wird und ein Effekt, dass die Injektion von Elektronen (34) in die erste p--Anodenschicht 4 durch die zweite n--Driftschicht 32, deren Trägerlebensdauer reduziert ist, blockiert wird, werden ausgeübt, so dass die Leitfähigkeitsmodulation weiter unterdrückt werden kann.A difference from 8th to 3 is the influence of the presence of the second n - drift layer 32. An effect that the injection (hole carrier 15 ) of hole carriers ( 17 ) is blocked in the n - drift layer 7 by the second n - drift layer 32 whose carrier lifetime is reduced, and an effect that the injection of electrons (34) into the first p - anode layer 4 is blocked by the second n - drift layer. Drift layer 32 whose carrier lifetime is reduced is blocked are applied, so that the conductivity modulation can be further suppressed.

Im Übrigen ist die Anzahl der Löcher oder Elektronen zwischen 8 und 3 gleich.Incidentally, the number of holes or electrons is between 8th and 3 equal.

«Wirkungsweise der zweiten Ausführungsform»«Operation of the second embodiment»

Wie oben beschrieben ist, ist es möglich, eine Differenz zwischen einer Durchlassspannung der Diode beim Anlegen einer negativen Spannung an das Gate und einer Durchlassspannung der Diode beim Setzen einer Spannung auf null gemäß der zweiten Ausführungsform der vorliegenden Erfindung zu vergrößern. Das heißt, es ist möglich, die Regelbarkeit der Diodeneigenschaften über die Gate-Spannung weiter zu verbessern.As described above, it is possible to increase a difference between a forward voltage of the diode when applying a negative voltage to the gate and a forward voltage of the diode when setting a voltage to zero according to the second embodiment of the present invention. That is, it is possible to further improve the controllability of the diode characteristics via the gate voltage.

«Dritte Ausführungsform»«Third embodiment»

Eine vertikale Halbleitervorrichtung mit isoliertem Gate (Halbleitervorrichtung) 300 gemäß einer dritten Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf 9 beschrieben.A vertical insulated gate semiconductor device (semiconductor device) 300 According to a third embodiment of the present invention will be described with reference to 9 described.

Querschnitt einer vertikalen Halbleitervorrichtung mit isoliertem Gate (Side Gate Control Typ)Cross section of a vertical semiconductor device with insulated gate (side gate control type)

9 ist eine schematische Ansicht, die ein Beispiel für eine Querschnittsstruktur der Halbleitervorrichtung 300 gemäß der dritten Ausführungsform der vorliegenden Erfindung darstellt. 9 FIG. 12 is a schematic view showing an example of a cross-sectional structure of the semiconductor device. FIG 300 according to the third embodiment of the present invention.

In 9 ist die Halbleitervorrichtung 300 eine Side Gate Control-Diode.In 9 is the semiconductor device 300 a side gate control diode.

Das heißt, zwischen der Anodenelektrode 6 (erste Elektrode) und der die Diode bildenden Kathodenelektrode 9 (zweite Elektrode) ist ein isoliertes Gate (isoliertes Side-Gate) 37 vorgesehen, und die Diodeneigenschaften werden über eine Spannung gesteuert, die an die isolierte Gate-Elektrode (isolierte Side-Gate-Elektrode) 35 des isolierten Gate 37 angelegt wird.That is, between the anode electrode 6 (first electrode) and the diode electrode forming cathode electrode 9 (second electrode), an insulated gate (insulated side gate) 37 is provided, and the diode characteristics are controlled by a voltage applied to the insulated gate electrode (insulated side gate). Electrode) 35 of the insulated gate 37 is created.

Zusätzlich ist in der ersten p--Anodenschicht 4 (dritte Halbleiterschicht) die zweite p--Anodenschicht 5 (vierte Halbleiterschicht) vorgesehen, deren Trägerlebensdauer reduziert ist.In addition, in the first p - type anode layer 4 (third semiconductor layer), there is provided the second p - type anode layer 5 (fourth semiconductor layer) whose carrier lifetime is reduced.

Zusätzlich enthält die Halbleitervorrichtung 300 die n--Driftschicht 7 (zweite Halbleiterschicht), die erste p--Anodenschicht 4 neben der n--Driftschicht 7 in vertikaler Richtung und die n+-Kathodenschicht 8 (erste Halbleiterschicht) neben der n--Driftschicht 7 in vertikaler Richtung auf einer der ersten p--Anodenschicht 4 gegenüberliegenden Seite.In addition, the semiconductor device includes 300 the n - drift layer 7 (second semiconductor layer), the first p - anode layer 4 adjacent to the n - drift layer 7 in the vertical direction and the n + cathode layer 8 (first semiconductor layer) next to the n - drift layer 7 in the vertical direction on one the first p - anode layer 4 opposite side.

Darüber hinaus ist auf einer der ersten p--Anodenschicht 4 gegenüberliegenden Seite in der isolierten Gate-Elektrode 35, die auf einer Stirnfläche der ersten p--Anodenschicht 4 über eine Gate-Isolierfolie (Side-Gate-Isolierfolie) 36 vorgesehen ist, eine isolierende Schicht (Oxidschicht) 38 angeordnet, wobei die erste p--Anodenschicht 4 nur auf einer Seite der isolierten Gate-Elektrode 35 vorhanden ist.Moreover, on one of the first p - anode layer 4 opposite side in the insulated gate electrode 35 deposited on an end face of the first p - anode layer 4 via a gate insulating film (side-gate insulating film) 36 is provided, an insulating layer (oxide layer) 38 arranged, wherein the first p - anode layer 4 only on one side of the insulated gate electrode 35 is available.

Die zweite p--Anodenschicht 5, deren Trägerlebensdauer reduziert ist, befindet sich innerhalb der ersten p--Anodenschicht 4, und die zweite p--Anodenschicht 5 liegt in Kontakt mit der Gate-Isolierfolie 36.The second p - anode layer 5, whose carrier lifetime is reduced, is within the first p - anode layer 4, and the second p - anode layer 5 is in contact with the gate insulating film 36 ,

Die Anodenelektrode 6 und die erste p--Anodenschicht 4 sind an einer MetallHalbleiterkontaktfläche 10 miteinander in Kontakt. Das heißt, die Anodenelektrode 6, die aus Metall besteht, und die erste p--Anodenschicht 4, die ein Halbleiter ist, sind durch Schottky-Kontakt oder ohmschen Kontakt elektrisch verbunden.The anode electrode 6 and the first p - type anode layer 4 are in contact with each other on a metal semiconductor contact surface 10. That is, the anode electrode 6 , which consists of metal, and the first p - anode layer 4, which is a semiconductor, are characterized by Schottky contact or ohmic contact electrically connected.

Weiterhin ist die Kathodenelektrode 9 mit der n+ Kathodenschicht 8 durch ohmschen Kontakt mit der n+ Kathodenschicht 8 elektrisch verbunden. Ferner sind die Kathodenelektrode 9 und die n--Driftschicht 7 über die n+ Kathodenschicht 8 elektrisch verbunden.Furthermore, the cathode electrode 9 is the n + cathode layer 8th by ohmic contact with the n + cathode layer 8th electrically connected. Further, the cathode electrode 9 and the n - drift layer 7 are above the n + cathode layer 8th electrically connected.

Im Übrigen wird ein Halbleitersubstrat, das eine Basis der ersten p--Anodenschicht 4, der zweiten p--Anodenschicht 5, der n--Driftschicht 7 und der n+ Kathodenschicht 8 ist, aus Silizium (Si) oder Siliziumkarbid (SiC) und der Gate-Isolierfilm 2 aus Siliziumdioxid (SiO2) gebildet.Incidentally, a semiconductor substrate that is a base of the first p - anode layer 4, the second p - anode layer 5, the n - drift layer 7, and the n + cathode layer 8th is made of silicon (Si) or silicon carbide (SiC) and the gate insulating film 2 made of silicon dioxide (SiO2).

Es ist möglich, einen Rückgewinnungsstrom durch die Diode der Halbleitervorrichtung 300 der vorliegenden Ausführungsform (dritte Ausführungsform) im Vergleich zu der in der ersten Ausführungsform beschriebenen Diode (die Halbleitervorrichtung 100) weiter zu reduzieren.It is possible to generate a recovery current through the diode of the semiconductor device 300 of the present embodiment (third embodiment) as compared with the diode (the semiconductor device) described in the first embodiment 100 ) continue to reduce.

Ein Grund dafür wird unter Bezugnahme auf 10 und 11 beschrieben.One reason for this is with reference to 10 and 11 described.

«Pfad des Rückgewinnungsstroms der Dioden der ersten und der dritten Ausführungsform»«Path of the recovery current of the diodes of the first and the third embodiment»

10 ist eine schematische Ansicht, die den Verlauf des Rückgewinnungsstroms der Diode der Halbleitervorrichtung 100 gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt. 10 FIG. 12 is a schematic view showing the course of the recovery current of the diode of the semiconductor device. FIG 100 according to the first embodiment of the present invention.

11 ist eine Ansicht, die schematisch den Weg eines Rückgewinnungsstroms der Diode der Halbleitervorrichtung 300 gemäß der dritten Ausführungsform der vorliegenden Erfindung darstellt. 11 FIG. 12 is a view schematically showing the path of a recovery current of the diode of the semiconductor device 300 according to the third embodiment of the present invention.

In 10 umfassen die Pfade des Rückgewinnungsstroms der Diode der Halbleitervorrichtung 100 nicht nur einen Pfad 70 von der n--Driftschicht 7, sondern auch einen Pfad 71 des Rückgewinnungsstroms, der zur Anodenelektrode 6 um das isolierte Gate 3 aus einem gegenüberliegenden Bereich zurückkehrt.In 10 include the paths of the recovery current of the diode of the semiconductor device 100 not only a path 70 from the n - drift layer 7, but also a path 71 of the recovery stream leading to the anode electrode 6 around the isolated gate 3 returns from an opposite area.

Andererseits gibt es einen Pfad 70 und einen Pfad 72 von der n--Driftschicht 7 in der Diode der Halbleitervorrichtung 300 in 11, aber es gibt keinen Strompfad, der dem Pfad 39 des zur Anodenelektrode 6 zurückkehrenden Stroms um das isolierte Gate 3 aus dem in 10 dargestellten gegenüberliegenden Bereich entspricht.On the other hand, there is a path 70 and a path 72 from the n - drift layer 7 in the diode of the semiconductor device 300 in 11 but there is no current path corresponding to the path 39 of the anode electrode 6 returning current around the isolated gate 3 from the in 10 corresponds to the opposite area shown.

Dadurch ist es möglich, die Höhe des Rückgewinnungsstroms zu reduzieren und den Effekt der Reduzierung des Rückgewinnungsverlustes weiter zu verbessern.Thereby, it is possible to reduce the amount of the recovery flow and to further improve the effect of reducing the recovery loss.

<Wirkungsweise der dritten Ausführungsform><Operation of Third Embodiment>

Das heißt, die Diode der Halbleitervorrichtung 300 gemäß der dritten Ausführungsform der vorliegenden Erfindung kann die hohe Leistungsfähigkeit mit weiter verbesserten Leitungs- und Rückgewinnungsverlusten gegenüber der Diode der Halbleitervorrichtung 100 gemäß der ersten Ausführungsform verwirklichen.That is, the diode of the semiconductor device 300 According to the third embodiment of the present invention, the high performance can be achieved with further improved conduction and recovery losses against the diode of the semiconductor device 100 realize according to the first embodiment.

«Vierte Ausführungsform»Fourth Embodiment

Als vierte Ausführungsform der vorliegenden Erfindung wird ein Gate-Treiber-Signal zur Ansteuerung einer vertikalen Halbleitervorrichtung mit isoliertem Gate unter Bezugnahme auf 12 beschrieben.As a fourth embodiment of the present invention, a gate drive signal for driving a vertical insulated gate type semiconductor device will be described with reference to FIG 12 described.

«Gate-Treiber-Signal eines vertikalen Halbleiterbauelements mit isoliertem Gate»Gate driver signal of a vertical semiconductor device with insulated gate

12 ist eine Grafik, die das Gate-Treibersignal für die Ansteuerung der vertikalen Halbleitervorrichtung mit isoliertem Gate gemäß der vierten Ausführungsform der vorliegenden Erfindung darstellt. 12 FIG. 15 is a graph illustrating the gate drive signal for driving the vertical insulated gate semiconductor device according to the fourth embodiment of the present invention.

12 zeigt das Eingangssignal 24 des Gate der Diode 42 mit dem isolierten Gate und das Eingangssignal 25 des Gate des IGBT 43 des Armpaares, wenn die Dioden der Halbleitervorrichtungen gemäß der ersten bis dritten Ausführungsform der vorliegenden Erfindung für die in 15 dargestellte Treiberschaltung verwendet werden. 12 shows the input signal 24 of the gate of the diode 42 with the insulated gate and the input signal 25 of the gate of the IGBT 43 of the pair of arms when the diodes of the semiconductor devices according to the first to third embodiments of the present invention for the in 15 illustrated driver circuit can be used.

Zusätzlich stellt die horizontale Achse die Zeit (Zeitänderung) und die vertikale Achse jede Spannung der Eingangssignale 24 und 25 dar.In addition, the horizontal axis represents the time (time change) and the vertical axis represents each voltage of the input signals 24 and 25.

In 12, wenn das Eingangssignal 25 des Gate des IGBT 43 (15) des Armpaares eingeschaltet wird (auf die positive Spannung eingestellt wird), steigt die Spannung zwischen der Kathode und der Anode der Diode 42 gleichzeitig als Rückstrom von der in der Diode 42 (15) fließenden induktiven Last 41 (15) abrupt an, und die Diode 42 geht schnell in den Rückwärtszustand über.In 12 when the input signal 25 of the gate of the IGBT 43 ( 15 ) of the pair of arms is turned on (is set to the positive voltage), the voltage between the cathode and the anode of the diode increases 42 at the same time as a return current from that in the diode 42 ( 15 ) flowing inductive load 41 ( 15 ) abruptly, and the diode 42 goes quickly into the backward state.

Dieser transiente Zustand ist ein Rückgewinnungszustand (28: 12). Es ist notwendig, einen Zustand (27, Zeit t2) zu bilden, in dem das Eingangssignal 24 des Gate der Diode 42 unmittelbar vor der Rückgewinnung abgeschaltet wird (0 V), um eine Injektionsladungsmenge von Lochträgern zu reduzieren und um einen geringen Rückgewinnungsstrom, d.h. einen geringen Rückgewinnungsverlust zu erreichen.This transient state is a recovery state (28: 12 ). It is necessary to form a state (27, time t2) in which the input signal 24 of the gate of the diode 42 is switched off immediately before recovery (0 V) to reduce a Injektionsladungsungsmenge of hole carriers and to achieve a low recovery current, ie a low recovery loss.

In diesem Prozess ist es notwendig, die Lochträger über die Lebensdauer der Lochträger aus einem Zustand, in dem das Eingangssignal 24 des Gate der Diode 42 eingeschaltet ist (negative Spannung), verschwinden zu lassen, um die Einspritzmenge der Lochträger zu erhöhen, bis der Zustand erreicht ist, in dem das Eingangssignal 24 abgeschaltet ist (0 V), um die Einspritzmenge zu reduzieren. Es ist wünschenswert, dass die Zeit t2 für diesen Prozess 2 µsec oder länger vom Eingang eines Off-Signals (0 V) unter Berücksichtigung der Lebensdauer des Lochträgers beträgt.In this process, it is necessary to change the hole carrier over the life of the hole carrier from a state in which the input signal 24 of the Gate of the diode 42 is turned on (negative voltage) to make disappear to increase the injection amount of the hole carrier until the state is reached in which the input signal 24 is turned off (0 V) to reduce the injection amount. It is desirable that the time t2 for this process 2 μsec or longer from the input of an off signal (0 V) taking into account the lifetime of the hole carrier.

Nach einer Periode (Zeit t2) von 2 µsec oder länger wird die Diode 42 durch Einschalten (positive Spannung) des Eingangssignals 25 des Gate des IGBT 43 des Armpaares in den Rückgewinnungszustand versetzt, kann aber den geringen Rückgewinnungsstrom, d.h. die geringe Rückgewinnungsverlustleistung realisieren.After a period (time t2) of 2 μsec or longer, the diode becomes 42 by turning on (positive voltage) the input signal 25 of the gate of the IGBT 43 of the arm pair is set in the recovery state, but can realize the low recovery current, ie, the small recovery power loss.

«Fünfte Ausführungsform: Verfahren zur Herstellung der Halbleitervorrichtung»Fifth Embodiment: Method of Manufacturing the Semiconductor Device

Ein Verfahren zur Herstellung einer Halbleitervorrichtung (vertikale Halbleitervorrichtung mit isoliertem Gate) gemäß einer fünften Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf 13 beschrieben.A method of manufacturing a semiconductor device (vertical insulated gate type semiconductor device) according to a fifth embodiment of the present invention will be described with reference to FIG 13 described.

13 ist ein Beispiel für das Verfahren zur Herstellung der Halbleitervorrichtung 100 (1) nach der fünften Ausführungsform der vorliegenden Erfindung, (a) ist ein Zustand der Halbleitervorrichtung vor der Bildung einer zweiten p--Anodenschicht dargestellt und (b) ist ein Zustand der Halbleitervorrichtung nach der Bildung der zweiten p--Anodenschicht dargestellt. 13 is an example of the method of manufacturing the semiconductor device 100 ( 1 ) According to the fifth embodiment of the present invention, (a) a state of the semiconductor device before the formation of a second p - anode layer is shown, and (b) a state of the semiconductor device after the formation of the second p - anode layer.

Die fünfte Ausführungsform der vorliegenden Erfindung ist ein Verfahren zur Herstellung der Trench Gate Control-Diode, insbesondere wird ein Verfahren zur Bildung der zweiten p--Anodenschicht 5 innerhalb der ersten p--Anodenschicht 4 beschrieben.The fifth embodiment of the present invention is a method of fabricating the trench gate control diode, in particular, a method of forming the second p - anode layer 5 within the first p - anode layer 4 will be described.

In 13(a) und 13(b) umfasst die Halbleitervorrichtung (100) die Anodenelektrode 6 (erste Elektrode), die Kathodenelektrode 9 (zweite Elektrode), das isolierte Gate 3, die isolierte Gate-Elektrode 1, den Gate-Isolierfilm 2, die erste p--Anodenschicht 4 (dritte Halbleiterschicht), die n--Driftschicht 7 (zweite Halbleiterschicht) und die n+ Kathodenschicht 8 (erste Halbleiterschicht).In 13 (a) and 13 (b) comprises the semiconductor device ( 100 ) the anode electrode 6 (first electrode), the cathode electrode 9 (second electrode), the insulated gate 3 , the insulated gate electrode 1 , the gate insulating film 2 , the first p - anode layer 4 (third semiconductor layer), the n - drift layer 7 (second semiconductor layer) and the n + cathode layer 8th (first semiconductor layer).

Ein Unterschied zwischen 13(a) und 13(b) ist das Vorhandensein oder Fehlen der zweiten p--Anodenschicht 5 (vierte Halbleiterschicht). Anschließend wird das Verfahren zur Herstellung der zweiten p--Anodenschicht 5 (vierte Halbleiterschicht) beschrieben. Ein anderes Herstellungsverfahren als die zweite p--Anodenschicht 5 (vierte Halbleiterschicht) wird im Übrigen nicht beschrieben.A difference between 13 (a) and 13 (b) is the presence or absence of the second p - anode layer 5 (fourth semiconductor layer). Subsequently, the method for producing the second p - anode layer 5 (fourth semiconductor layer) will be described. Incidentally, a manufacturing method other than the second p - type anode layer 5 (fourth semiconductor layer) is not described.

In dem in 13(a) dargestellten Zustand wird eine vorbestimmte Position eines Teils der ersten p--Anodenschicht 4 mit einem Lebensdauer-Killer bestrahlt (63), der hauptsächlich Helium (He), Protonen (P, H+), Elektronenstrahlen und dergleichen enthält.In the in 13 (a) a predetermined position of a part of the first p - anode layer 4 is irradiated with a lifetime killer (63) mainly containing helium (He), protons (P, H +), electron beams, and the like.

In einer Kristallstruktur der ersten p--Anodenschicht 4 in dem mit dem Lebensdauer-Killer bestrahlten Teil tritt eine Schädigung (ein Kristalldefekt) auf, so dass die zweite p--Anodenschicht 5, in der sich Träger (Löcher und Elektronen) kaum bewegen und die Trägerlebensdauer reduziert wird, gebildet wird.In a crystal structure of the first p - anode layer 4 in the member irradiated with the lifetime killer, damage (a crystal defect) occurs, so that the second p - anode layer 5 in which carriers (holes and electrons) hardly move and the carrier lifetime is reduced.

13(b) zeigt einen Zustand, in dem die zweite p--Anodenschicht 5 gebildet wird. 13 (b) shows a state in which the second p - anode layer 5 is formed.

Da die zweite p--Anodenschicht 5 in 13(b) im Übrigen durch Bestrahlung mit dem Lebensdauer-Killer auf der Basis der ersten p--Anodenschicht 4, wie oben beschrieben, gebildet wird, ist die zweite p--Anodenschicht 5 in der ersten p--Anodenschicht 4 enthalten.Since the second p - anode layer 5 in 13 (b) Incidentally, by irradiation with the lifetime killer based on the first p - anode layer 4 as described above, the second p - anode layer 5 is contained in the first p - anode layer 4.

<Wirkungsweise der fünften Ausführungsform><Operation of the fifth embodiment>

Wie oben beschrieben ist, wird die zweite p--Anodenschicht 5 durch Bestrahlung der vorgegebenen Position eines Teils der ersten p--Anodenschicht 4 mit dem Lebensdauer-Killer gebildet, so dass das Halbleiterbauelement (Gate Control Diode) mit den gewünschten Eigenschaften einfach und kostengünstig hergestellt werden kann.As described above, the second p - anode layer 5 is formed by irradiating the predetermined position of part of the first p - anode layer 4 with the lifetime killer, so that the semiconductor device (gate control diode) having the desired characteristics is simple and inexpensive can be produced.

«Sechste Ausführungsform: Verfahren zur Herstellung der Halbleitervorrichtung»Sixth Embodiment: Method of Manufacturing the Semiconductor Device

Ein Verfahren zur Herstellung einer Halbleitervorrichtung (vertikale Halbleitervorrichtung mit isoliertem Gate) gemäß einer sechsten Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf 14 beschrieben.A method of manufacturing a semiconductor device (vertical insulated gate type semiconductor device) according to a sixth embodiment of the present invention will be described with reference to FIG 14 described.

14 ist ein Beispiel für das Herstellungsverfahren der Halbleitervorrichtung 300 ( 9) gemäß der sechsten Ausführungsform der vorliegenden Erfindung, welches (a) einen Zustand der Halbleitervorrichtung vor der Bildung einer zweiten p--Anodenschicht darstellt und (b) einen Zustand der Halbleitervorrichtung nach der Bildung der zweiten p--Anodenschicht (5) darstellt. 14 is an example of the manufacturing method of the semiconductor device 300 ( 9 6) according to the sixth embodiment of the present invention, which (a) represents a state of the semiconductor device before the formation of a second p - anode layer, and (b) a state of the semiconductor device after the formation of the second p - anode layer (FIG. 5 ).

Die sechste Ausführungsform der vorliegenden Erfindung ist ein Verfahren zur Herstellung der Side Gate Control-Diode, insbesondere wird ein Verfahren zur Bildung der zweiten p--Anodenschicht 5 innerhalb der ersten p--Anodenschicht 4 beschrieben.The sixth embodiment of the present invention is a method for manufacturing the side gate control diode, in particular, a method for forming the second p - anode layer 5 within the first p - anode layer 4 will be described.

In 14(a) und 14(b) umfasst die Halbleitervorrichtung (300) die Anodenelektrode 6 (erste Elektrode), die Kathodenelektrode 9 (zweite Elektrode), das isolierte Gate 37, die isolierte Gate-Elektrode 35, die Gate-Isolierschicht 36, die Oxidschicht 38, die erste p--Anodenschicht 4 (dritte Halbleiterschicht), die n--Driftschicht 7 (zweite Halbleiterschicht) und die n+-Kathodenschicht 8 (erste Halbleiterschicht).In 14 (a) and 14 (b) comprises the semiconductor device ( 300 ) the anode electrode 6 (first Electrode), the cathode electrode 9 (second electrode), the insulated gate 37 , the insulated gate electrode 35 , the gate insulating layer 36 , the oxide layer 38 , the first p - anode layer 4 (third semiconductor layer), the n - drift layer 7 (second semiconductor layer) and the n + cathode layer 8 (first semiconductor layer).

Ein Unterschied zwischen 14(a) und 14(b) ist das Vorhandensein oder Fehlen der zweiten p--Anodenschicht 5 (vierte Halbleiterschicht). Anschließend wird das Verfahren zur Herstellung der zweiten p--Anodenschicht 5 (vierte Halbleiterschicht) beschrieben. Ein anderes Herstellungsverfahren als die zweite p--Anodenschicht 5 (vierte Halbleiterschicht) wird im Übrigen nicht beschrieben.A difference between 14 (a) and 14 (b) is the presence or absence of the second p - anode layer 5 (fourth semiconductor layer). Subsequently, the method for producing the second p - anode layer 5 (fourth semiconductor layer) will be described. Incidentally, a manufacturing method other than the second p - type anode layer 5 (fourth semiconductor layer) is not described.

In dem in 14(a) dargestellten Zustand wird eine vorbestimmte Position eines Teils der ersten p--Anodenschicht 4 mit einem Lebensdauer-Killer bestrahlt (63), der hauptsächlich Helium (He), Protonen (P, H+), Elektronenstrahlen und dergleichen enthält.In the in 14 (a) a predetermined position of a part of the first p - anode layer 4 is irradiated with a lifetime killer (63) mainly containing helium (He), protons (P, H +), electron beams, and the like.

In einer Kristallstruktur der ersten p--Anodenschicht 4 in dem mit dem Lebensdauer-Killer bestrahlten Teil tritt eine Schädigung (ein Kristalldefekt) auf, so dass die zweite p--Anodenschicht 5, in der sich Träger (Löcher und Elektronen) kaum bewegen und die Trägerlebensdauer reduziert wird, gebildet wird.In a crystal structure of the first p - anode layer 4 in the member irradiated with the lifetime killer, damage (a crystal defect) occurs, so that the second p - anode layer 5 in which carriers (holes and electrons) hardly move and the carrier lifetime is reduced.

14(b) zeigt einen Zustand, in dem die zweite p--Anodenschicht 5 gebildet wird. 14 (b) shows a state in which the second p - anode layer 5 is formed.

Da die zweite p--Anodenschicht 5 in 14(b) im Übrigen durch Bestrahlung mit dem Lebensdauer-Killer auf der Basis der ersten p--Anodenschicht 4, wie oben beschrieben ist, gebildet wird, ist die zweite p--Anodenschicht 5 in der ersten p--Anodenschicht 4 enthalten.Since the second p - anode layer 5 in 14 (b) Incidentally, by irradiation with the lifetime killer based on the first p - anode layer 4 as described above, the second p - anode layer 5 is contained in the first p - anode layer 4.

<Wirkungsweise der sechsten Ausführungsform»<Operation of the sixth embodiment »

Wie oben beschrieben, wird die zweite p--Anodenschicht 5 durch Bestrahlung eines Teils der ersten p--Anodenschicht 4 mit dem Lebensdauer-Killer gebildet, so dass die Halbleitervorrichtung (Gate Control-Diode) mit den gewünschten Eigenschaften im Hinblick auf den Herstellungsprozess einfach und kostengünstig erreicht werden kann.As described above, the second p - anode layer 5 is formed by irradiating a part of the first p - anode layer 4 with the lifetime killer, so that the gate control diode having the desired characteristics with respect to the manufacturing process is easy and can be achieved inexpensively.

«Siebte Ausführungsform: Treibereinrichtung einer Halbleiterschaltung»Seventh Embodiment: Driver Device of a Semiconductor Circuit

Eine Treibereinrichtung einer Halbleiterschaltung (Halbleitervorrichtung) gemäß einer siebten Ausführungsform der vorliegenden Erfindung wird mit Bezug auf 15 beschrieben.A driving device of a semiconductor circuit (semiconductor device) according to a seventh embodiment of the present invention will be described with reference to FIG 15 described.

15 ist ein Diagramm, das ein Beispiel für eine Schaltungskonfiguration der Treibereinrichtung der Halbleiterschaltung (Halbleitervorrichtung) nach einer siebten Ausführungsform der vorliegenden Erfindung darstellt, welche (a) eine Schaltungskonfiguration zur Kennlinienauswertung darstellt und (b) eine Teilkonfiguration einer als Wechselrichter verwendeten Schaltung darstellt. 15 10 is a diagram illustrating an example of a circuit configuration of the driving device of the semiconductor circuit (semiconductor device) according to a seventh embodiment of the present invention, which (a) represents a circuit configuration for characteristic evaluation and (b) represents a partial configuration of a circuit used as an inverter.

Wie in 15(a) und 15(b) dargestellt ist, wird beispielsweise die Diode 42 mit dem isolierten Gate als Freilaufdiode verwendet, die antiparallel mit dem IGBT verbunden ist und den oberen Arm gegenüber dem den unteren Arm bildenden IGBT 43 (Schaltelement) bildet.As in 15 (a) and 15 (b) is shown, for example, the diode 42 used with the insulated gate as a freewheeling diode, which is connected in anti-parallel with the IGBT and the upper arm opposite to the lower arm forming IGBT 43 (Switching element) forms.

Weiterhin werden der IGBT 43 und die Diode 42 mit dem isolierten Gate durch die Steuerschaltung 46, den Gate-Treiberkreis 45 und den Verzögerungskreisblock 44 gesteuert.Furthermore, the IGBT 43 and the diode 42 with the insulated gate through the control circuit 46 , the gate driver circuit 45 and the delay circuit block 44 controlled.

Der Verzögerungskreisblock 44 erzeugt im Übrigen eine Verzögerungszeit für das Gate des IGBT 43 und das Gate der Diode 42. Weiterhin erfolgt die Steuerung derart, dass der IGBT 43 des Armpaares eingeschaltet wird und das isolierte Gate (3: 1) der Diode 42 unmittelbar vor Erreichen des Rückgewinnungszustandes der Diode 42 abgeschaltet wird, wie in der vierten Ausführungsform in Bezug auf 12 dargestellt ist.The delay circuit block 44 Incidentally, it generates a delay time for the gate of the IGBT 43 and the gate of the diode 42 , Furthermore, the control is carried out such that the IGBT 43 of the arm pair is turned on and the isolated gate ( 3 : 1 ) of the diode 42 immediately before reaching the recovery state of the diode 42 is turned off, as in the fourth embodiment with respect to 12 is shown.

Im Übrigen wird eine so genannte RC-Verzögerungsschaltung mit einem Widerstand und einem Kondensator hauptsächlich als Verzögerungskonstantenschaltung (nicht dargestellt) im Verzögerungsblock 44 eingesetzt.Incidentally, a so-called RC delay circuit having a resistor and a capacitor is mainly used as a delay constant circuit (not shown) in the delay block 44 used.

Darüber hinaus agiert die Gate-Treiberschaltung 45 hauptsächlich als Pegelverschiebungskreis, der einen Eingang der Steuerschaltung 46 in ein Eingangssignal von jedem der Gates des IGBT 43 und der Diode 42 umwandelt.In addition, the gate driver circuit acts 45 mainly as a level shift circuit, which is an input of the control circuit 46 in an input signal from each of the gates of the IGBT 43 and the diode 42 transforms.

Zusätzlich ist die Diode 42 im oberen Arm angeordnet, der IGBT 43 im unteren Arm, und die Wechselrichterschaltung ist teilweise extrahiert und in 15(a) in der vorliegenden Ausführungsform (siebte Ausführungsform) dargestellt. Bei einem eigentlichen Wechselrichter ist der IGBT aber auch im oberen Arm angeordnet, die Diode ist ebenfalls im unteren Arm angeordnet, und das oben beschriebene Treibernetz ist auch für dieses IGBT und Diode wie in 15(b) dargestellt.In addition, the diode 42 arranged in the upper arm, the IGBT 43 in the lower arm, and the inverter circuit is partially extracted and in 15 (a) in the present embodiment (seventh embodiment). In an actual inverter, however, the IGBT is also arranged in the upper arm, the diode is also arranged in the lower arm, and the above-described driver network is also for this IGBT and diode as in 15 (b) shown.

Da die Steuerschaltung 46 den oberen Arm und den unteren Arm mit der obigen Schaltungskonfiguration integral steuert, wird Gleichstrom (Gleichspannung) der Gleichstromversorgung 40 in Wechselstrom (Wechselspannung) umgewandelt und der Wechselstrom (Wechselspannung) der induktiven Last (z.B. einem Teil des Motors) zugeführt 41.Because the control circuit 46 integrally controls the upper arm and the lower arm with the above circuit configuration becomes direct current (DC) of the DC power supply 40 converted into AC (alternating voltage) and the AC (AC) of the inductive load (eg, a part of the engine) supplied 41.

<Wirkungsweise der siebten Ausführungsform> <Operation of Seventh Embodiment>

Wie oben beschrieben ist, ist es möglich, die Leistungsumwandlungsvorrichtung, wie z.B. den Wechselrichter, mit der Treibervorrichtung der Halbleiterschaltung (Halbleitervorrichtung) einschließlich der Steuerschaltung 46, der Gate-Treiberschaltung 45 und dem Verzögerungskreisblock 44 verlustarm zu versorgen.As described above, it is possible to use the power conversion device such as the inverter with the driving device of the semiconductor circuit (semiconductor device) including the control circuit 46 , the gate driver circuit 45 and the delay circuit block 44 to provide low loss.

<<Achte Ausführungsform: Leistungsumwandlungsvorrichtung>><< Eighth Embodiment: Power Conversion Device >>

Als nächstes wird eine Leistungsumwandlungsvorrichtung mit einer der Halbleitervorrichtungen gemäß der ersten bis dritten Ausführungsform beschrieben.Next, a power conversion device having one of the semiconductor devices according to the first to third embodiments will be described.

16 ist ein Diagramm, das ein Beispiel für eine Schaltungsanordnung der Leistungsumwandlungsvorrichtung gemäß einer achten Ausführungsform der vorliegenden Erfindung darstellt. Ein Dreiphasenwechselstrommotor 48 ist im Übrigen nicht in der Leistungsumwandlungsvorrichtung enthalten. 16 FIG. 15 is a diagram illustrating an example of a circuit arrangement of the power conversion apparatus according to an eighth embodiment of the present invention. A three-phase AC motor 48 Incidentally, it is not included in the power conversion device.

In 16 besteht ein oberer Arm aus einem IGBT 43U (Schaltelement) und einer Diode (Gate Control Diode) 42U mit isoliertem Gate und ein unterer Arm aus einem IGBT 43D (Schaltelement) und einer Diode (Gate Control Diode) 42D mit isoliertem Gate. Dieser Satz aus dem oberen Arm und dem unteren Arm bildet einen Leistungsumwandlungsstrang für eine Phase.In 16 an upper arm consists of an IGBT 43U (Switching element) and a diode (gate control diode) 42U with insulated gate and a lower arm of an IGBT 43D (Switching element) and a gate control diode 42D with insulated gate. This upper arm and lower arm set forms a power conversion strand for a phase.

Drei Sätze der Leistungsumwandlungsstränge stehen zur Verfügung und erzeugen Wechselstrom (Wechselspannungen) jeweils einer U-Phase, einer V-Phase und einer W-Phase.Three sets of power conversion strings are available, generating alternating current (AC) voltages of U-phase, V-phase, and W-phase, respectively.

Die Ausgangssignale der Verzögerungsschaltblöcke 44 (insgesamt sechs) werden in die Gates der drei IGBTs 43U und der drei IGBTs 43D eingespeist.The output signals of the delay switch blocks 44 (six in all) will be in the gates of the three IGBTs 43U and the three IGBTs 43D fed.

Zusätzlich treiben die insgesamt sechs Gate-Treiberschaltungen 45 die Dioden 42U (insgesamt drei), die Dioden 42D (insgesamt drei) und die Verzögerungsschaltblöcke 44 (insgesamt sechs) an.In addition, the total of six gate driver circuits drive 45 the diodes 42U (three in all), the diodes 42D (three in total) and the delay switch blocks 44 (six in total).

Zusätzlich, da die Steuerschaltung 46 die insgesamt sechs Gate-Treiberschaltungen 45 integral steuert, wird die Gleichstromleistung (Gleichspannung) des Gleichstromnetzteils 40 in Dreiphasenwechselstrom (Dreiphasenwechselspannung) umgewandelt und die umgewandelte Dreiphasenwechselstromleistung dem Dreiphasenwechselstrommotor 48 zugeführt.In addition, because the control circuit 46 the total of six gate driver circuits 45 Integrally controls the DC power (DC) of the DC power supply 40 converted into three-phase alternating current (three-phase AC voltage) and the converted three-phase AC power to the three-phase AC motor 48 fed.

<Wirkungsweise der achten Ausführungsform><Operation of the Eighth Embodiment>

Wie oben beschrieben ist, ist es möglich, die Leistungsumwandlungsvorrichtung mit den geringen Verlusten zu versehen, indem die Halbleitervorrichtung entsprechend der ersten bis dritten Ausführung verwendet wird, d.h. die Diode 42 mit dem isolierten Gate als Freilaufdiode zu verwenden, die antiparallel mit dem IGBT verbunden ist, der den Wechselrichter bildet.As described above, it is possible to provide the power conversion device with the small losses by using the semiconductor device according to the first to third embodiments, that is, the diode 42 to use with the isolated gate as freewheeling diode, which is connected in anti-parallel with the IGBT, which forms the inverter.

«<Andere Ausführungsformen»>«<Other embodiments»>

Im Übrigen ist die vorliegende Erfindung nicht auf die oben beschriebenen Ausführungsformen beschränkt und beinhaltet darüber hinaus verschiedene Modifikationen. Zum Beispiel sind die oben beschriebenen Ausführungsformen detailliert beschrieben, um die vorliegende Erfindung leicht verständlich zu beschreiben, und sind nicht unbedingt auf die gesamte oben beschriebene Konfiguration beschränkt. Zusätzlich können einige Konfigurationen einer bestimmten Ausführungsform durch einige Konfigurationen einer anderen Ausführungsform ersetzt werden, und außerdem können einige oder alle Konfigurationen einer anderen Ausführungsform zu einer Konfiguration einer bestimmten Ausführungsform hinzugefügt werden.Incidentally, the present invention is not limited to the above-described embodiments and moreover includes various modifications. For example, the above-described embodiments are described in detail to easily explain the present invention, and are not necessarily limited to the entire configuration described above. In addition, some configurations of a particular embodiment may be replaced by some configurations of another embodiment, and also some or all configurations of another embodiment may be added to a configuration of a particular embodiment.

Weitere Ausführungsformen und Modifikationen werden im Folgenden näher beschrieben.Further embodiments and modifications will be described in more detail below.

«Zusammenhang zwischen zweiter p--Anodenschicht 5 und n--Driftschicht 7»«Relationship between second p - anode layer 5 and n - drift layer 7»

Obwohl beschrieben ist, dass die zweite p--Anodenschicht 5, deren Trägerlebensdauer nicht mit der n--Driftschicht 7 der ersten in 1 dargestellten Ausführungsform, der zweiten in 7 dargestellten Ausführungsform und der dritten in 9 dargestellten Ausführungsform in Kontakt steht, können die gleichen Effekte erzielt werden, auch wenn die zweite p--Anodenschicht 5 und die n--Driftschicht 7 miteinander in Kontakt stehen.Although it is described that the second p - anode layer 5, whose carrier lifetime does not match the n - drift layer 7 of the first in FIG 1 illustrated embodiment, the second in 7 illustrated embodiment and the third in 9 In the embodiment shown, the same effects can be obtained even if the second p - anode layer 5 and the n - drift layer 7 are in contact with each other.

«Zusammenhang zwischen Anodenelektrode 6 und zweiter p--Anodenschicht 5»«Relationship between anode electrode 6 and second p - anode layer 5 »

Obwohl beschrieben ist, dass die Anodenelektrode 6 und die erste p--Anodenschicht 4 in der ersten in 1(a) dargestellten Ausführungsform miteinander in Kontakt stehen, können zusätzlich die Anodenelektrode 6 und die zweite p--Anodenschicht 5 miteinander in Kontakt stehen.Although it is described that the anode electrode 6 and the first p - anode layer 4 in the first in FIG 1 (a) In addition, the anode electrode may be in contact with each other 6 and the second p - anode layer 5 are in contact with each other.

Obwohl die zweite p--Anodenschicht 5 durch Bestrahlung der ersten p--Anodenschicht 4 mit dem Lebensdauer-Killer, wie oben beschrieben ist, gebildet wird, werden die Anodenelektrode 6 und die zweite p--Anodenschicht 5 in Kontakt miteinander gebildet, wenn die zu bestrahlende Position auch einen Bereich nahe der Anodenelektrode 6 erreicht.Although the second p - anode layer 5 is formed by irradiating the first p - anode layer 4 with the lifetime killer as described above, the anode electrode becomes 6 and the second p - anode layer 5 in contact with each other formed when the position to be irradiated also a portion near the anode electrode 6 reached.

Zu diesem Zeitpunkt stehen die Anodenelektrode 6 und die zweite p--Anodenschicht 5 in Metall-Halbleiter-Kontakt miteinander und damit in Schottky-Kontakt oder ohmschem Kontakt miteinander.At this time, the anode electrode stand 6 and the second p - type anode layer 5 in metal-semiconductor contact with each other and thus in Schottky contact or ohmic contact with each other.

Insbesondere ändern sich die Diodeneigenschaften, wenn die Anodenelektrode 6 und die zweite p--Anodenschicht 5 in Schottky-Kontakt zueinander stehen, und diese Struktur kann verwendet werden, wenn solche Eigenschaften erwünscht sind.In particular, the diode characteristics change when the anode electrode 6 and the second p - anode layer 5 are in Schottky contact with each other, and this structure can be used if such properties are desired.

«Glühen»"Glow"

Die Beschreibung wurde unter Bezugnahme auf 13 in dem Verfahren zur Herstellung der Halbleitervorrichtung der fünften Ausführungsform bezüglich des Verfahrens zur Erzeugung der Schädigung (Kristalldefekt) in der Kristallstruktur der ersten p--Anodenschicht 4 durch Bestrahlung des Lebensdauer-Killers zur Bildung der zweiten p--Anodenschicht 5, deren Trägerlebensdauer reduziert ist, gegeben.The description has been made with reference to 13 in the method of manufacturing the semiconductor device of the fifth embodiment, relating to the method of producing the damage (crystal defect) in the crystal structure of the first p - anode layer 4 by irradiating the lifetime killer to form the second p - anode layer 5 whose carrier lifetime is reduced , given.

Zu diesem Zeitpunkt kann das Glühen durchgeführt werden, wenn die Möglichkeit besteht, dass in der ersten p--Anodenschicht 4 und der zweiten p--Anodenschicht 5 ein großer Kristalldefekt wie eine Leckage auftritt.At this time, the annealing may be performed when there is a possibility that a large crystal defect such as leakage occurs in the first p - anode layer 4 and the second p - anode layer 5.

Dieses Glühen soll den mehr als notwendig verursachten Kristalldefekt wiederherstellen und muss in dem Maße durchgeführt werden, wie die zweite p--Anodenschicht 5 den lebensdauerreduzierten Zustand des Trägers hält.This annealing is intended to restore the more than necessary caused crystal defect and must be performed to the extent that the second p - anode layer 5 maintains the life reduced state of the support.

Daher ist es wünschenswert, das Glühen bei mehreren 100°C durchzuführen.Therefore, it is desirable to perform the annealing at several 100 ° C.

«Umgekehrte Konfiguration von p-Dotierung und n-Dotierung»«Reverse configuration of p-doping and n-doping»

In 1 wird beschrieben, dass die erste Halbleiterschicht (n+ Kathodenschicht) und die zweite Halbleiterschicht (n--Driftschicht) mit n-Halbleiterschichten und die dritte Halbleiterschicht (erste p--Anodenschicht) und die vierte Halbleiterschicht (zweite p- Anodenschicht) mit p-Halbleiterschichten konfiguriert sind.In 1 It is described that the first semiconductor layer (n + cathode layer) and the second semiconductor layer (n - drift layer) having n-type semiconductor layers and the third semiconductor layer (first p - anode layer) and the fourth semiconductor layer (second p-type anode layer) include p-type semiconductor layers are configured.

Die Konfigurationen dieser p- und n-Halbleiter können jedoch umgekehrt werden. Die Polaritäten der Spannungsversorgung oder des Schaltelements sind jedoch vertauscht. Darüber hinaus wird Verfahren, das diese Polaritäten widerspiegelt, als Kontrollmethode verwendet.However, the configurations of these p and n semiconductors can be reversed. However, the polarities of the power supply or the switching element are reversed. In addition, a method that reflects these polarities is used as a control method.

<<Beziehung zwischen Verzögerungsschaltblock 44 und Gate-Treiberschaltung 45>><< Relationship between delay switch block 44 and gate driver circuit 45 >>

Obwohl das Beispiel, in dem der Verzögerungsschaltblock 44 einschließlich der Verzögerungskonstantenschaltung in der nachfolgenden Stufe der Gate-Treiberschaltung 45 eingefügt wird, in der Beschreibung der siebten Ausführungsform mit Bezug auf 15 dargestellt ist, kann eine Schaltblockkonfiguration, in der der Verzögerungsschaltblock 44 in der vorherigen Stufe der Gate-Treiberschaltung 45 angeordnet ist und die Gate-Treiberschaltung 45 für jeden von einem Gate-Eingang des IGBT 43 und einem Gate-Eingang der Diode 42 vorgesehen ist, übernommen werden.Although the example in which the delay switch block 44 including the delay constant circuit in the subsequent stage of the gate drive circuit 45 is inserted in the description of the seventh embodiment with reference to 15 may be a switch block configuration in which the delay switch block 44 in the previous stage of the gate driver circuit 45 is arranged and the gate driver circuit 45 for each of a gate input of the IGBT 43 and a gate input of the diode 42 is intended to be adopted.

«Schaltelement»"Switching element"

Obwohl das Schaltelement in 15 und 16 als IGBT bezeichnet wird, ist die Leistungsumwandlungsvorrichtung der vorliegenden Ausführung auch bei einem MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor) oder einem Super-Junction-MOSFET in gleicher Weise vorteilhaft.Although the switching element in 15 and 16 As the IGBT, the power conversion device of the present embodiment is equally advantageous in a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) or a Super Junction MOSFET.

«Geräte mit Diode mit isoliertem Gate»«Devices with diode with insulated gate»

Obwohl das Beispiel, in dem die Diode 42, 42U oder 42D mit dem isolierten Gate, das die Halbleitervorrichtung gemäß der Ausführungsform der vorliegenden Erfindung ist, in der Leistungsumwandlungsvorrichtung vorgesehen ist, wie der Wechselrichter in 15 oder 16 beschrieben ist, ist die vorliegende Erfindung nicht darauf beschränkt.Although the example in which the diode 42 . 42U or 42D with the insulated gate, which is the semiconductor device according to the embodiment of the present invention, provided in the power conversion device such as the inverter in FIG 15 or 16 is described, the present invention is not limited thereto.

Zum Beispiel kann die Diode 42, 42U oder 42D mit dem isolierten Gate, das gemäß der Ausführungsform der vorliegenden Erfindung die Halbleitervorrichtung ist, als Freilaufdiode vorgesehen werden, die antiparallel mit einem Schaltelement (IGBT) eines Wandlers verbunden ist, der Wechselstrom in Gleichstrom umwandelt.For example, the diode 42 . 42U or 42D with the insulated gate, which is the semiconductor device according to the embodiment of the present invention, provided as a flyback diode which is connected in anti-parallel with a switching element (IGBT) of a converter which converts alternating current into direct current.

Darüber hinaus kann die Diode 42, 42U oder 42D mit dem isolierten Gate, das gemäß der Ausführungsform der vorliegenden Erfindung die Halbleitervorrichtung ist, in Vorrichtungen wie einer Verstärkerschaltung und einer Leistungsfaktorkorrekturvorrichtung vorgesehen werden, ohne auf die Leistungsumwandlungsvorrichtung beschränkt zu sein.In addition, the diode can 42 . 42U or 42D with the insulated gate, which is the semiconductor device according to the embodiment of the present invention, may be provided in devices such as an amplifier circuit and a power factor correction device without being limited to the power conversion device.

BezugszeichenlisteLIST OF REFERENCE NUMBERS

11
Isolierte Gate-ElektrodeIsolated gate electrode
22
Gate-IsolierfilmGate insulating
33
Isoliertes GateIsolated gate
44
Erste p--Anodenschicht (dritte Halbleiterschicht)First p - anode layer (third semiconductor layer)
5 5
Zweite p-Anodenschicht (vierte Halbleiterschicht)Second p - anode layer (fourth semiconductor layer)
66
Anodenelektrode (erste Elektrode)Anode electrode (first electrode)
77
n--Driftschicht, erste n--Driftschicht (zweite Halbleiterschicht)n - drift layer, first n - drift layer (second semiconductor layer)
88th
N+-Kathodenschicht (zweite Elektrode)N + cathode layer (second electrode)
1010
MetallhalbleiterkontaktflächeMetal semiconductor contact surface
14, 15, 1714, 15, 17
Lochträgerhole carrier
1616
Elektronenträgerelectron carriers
3232
Zweite n--Driftschicht (fünfte Halbleiterschicht)Second n - drift layer (fifth semiconductor layer)
3535
Isolierte Gate-Elektrode, isolierte Side-Gate-ElektrodeIsolated gate electrode, insulated side gate electrode
3636
Side-Gate-IsolierschichtSide gate insulating layer
3737
Isoliertes Gate, isoliertes Side-GateIsolated gate, isolated side gate
3838
Isolierschichtinsulating
4040
GleichstromversorgungDC power supply
4141
Induktive Last (Induktivität)Inductive load (inductance)
42, 42U, 42D42, 42U, 42D
Gate Control-Diode (Halbleitervorrichtung)Gate control diode (semiconductor device)
43, 43U, 43D43, 43U, 43D
IGBT (Schaltelement)IGBT (switching element)
4444
VerzögerungsschaltblockDelay switch block
4545
Gate-TreiberschaltungGate drive circuit
4646
Steuerschaltungcontrol circuit
4747
Diodediode
4848
Induktive Last (Motor)Inductive load (motor)
100, 200, 300100, 200, 300
HalbleitervorrichtungSemiconductor device

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

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Zitierte PatentliteraturCited patent literature

  • JP H10163469 A [0005]JP H10163469A [0005]

Claims (12)

Halbleitervorrichtung, umfassend: eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps; eine zweite Halbleiterschicht vom ersten Leitfähigkeitstyp benachbart zu der ersten Halbleiterschicht und mit einer niedrigeren Verunreinigungskonzentration als die erste Halbleiterschicht; eine dritte Halbleiterschicht eines zweiten Leitfähigkeitstyps neben der zweiten Halbleiterschicht; eine erste Elektrode, die mit der dritten Halbleiterschicht elektrisch verbunden ist; eine zweite Elektrode, die mit der ersten Halbleiterschicht elektrisch verbunden ist; eine vierte Halbleiterschicht vom zweiten Leitfähigkeitstyp, die in der dritten Halbleiterschicht enthalten ist und eine von einer Trägerlebensdauer der dritten Halbleiterschicht reduzierte Trägerlebensdauer aufweist; und ein isoliertes Gate in Kontakt mit der dritten Halbleiterschicht.A semiconductor device, comprising: a first semiconductor layer of a first conductivity type; a second semiconductor layer of the first conductivity type adjacent to the first semiconductor layer and having a lower impurity concentration than the first semiconductor layer; a third semiconductor layer of a second conductivity type adjacent to the second semiconductor layer; a first electrode electrically connected to the third semiconductor layer; a second electrode electrically connected to the first semiconductor layer; a fourth semiconductor layer of the second conductivity type included in the third semiconductor layer and having a carrier lifetime reduced by a carrier lifetime of the third semiconductor layer; and an insulated gate in contact with the third semiconductor layer. Halbleitervorrichtung nach Anspruch 1, ferner umfassend eine fünfte Halbleiterschicht vom ersten Leitfähigkeitstyp, die in der zweiten Halbleiterschicht enthalten ist und eine von einer Trägerlebensdauer der zweiten Halbleiterschicht reduzierte Trägerlebensdauer aufweist.Semiconductor device according to Claim 1 , further comprising a fifth semiconductor layer of the first conductivity type contained in the second semiconductor layer and having a carrier lifetime reduced by a carrier lifetime of the second semiconductor layer. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die vierte Halbleiterschicht in Kontakt mit dem isolierten Gate ist.Semiconductor device according to Claim 1 or 2 wherein the fourth semiconductor layer is in contact with the insulated gate. Halbleitervorrichtung nach Anspruch 3, wobei eine Oberfläche in Kontakt mit der dritten Halbleiterschicht oder der vierten Halbleiterschicht ist und die erste Elektrode ein Schottkyübergang ist.Semiconductor device according to Claim 3 wherein a surface is in contact with the third semiconductor layer or the fourth semiconductor layer and the first electrode is a Schottky junction. Halbleitervorrichtung nach Anspruch 1, wobei mehrere der isolierten Gates in mehreren grabenförmigen Trench-Nuten vorgesehen sind und die dritte Halbleiterschicht und die vierte Halbleiterschicht sind zwischen zwei isolierten Gates zwischen den isolierten Gates angeordnet.Semiconductor device according to Claim 1 wherein a plurality of the insulated gates are provided in a plurality of trench groove trench grooves, and the third semiconductor layer and the fourth semiconductor layer are disposed between two insulated gates between the insulated gates. Halbleitervorrichtung nach Anspruch 5, wobei eine Breite von jedem der mehreren Trenchs, in denen die isolierten Gates vorgesehen sind, größer ist als ein Abstand zwischen benachbarten Trenchs.Semiconductor device according to Claim 5 wherein a width of each of the plurality of trenches in which the isolated gates are provided is greater than a distance between adjacent trench. Halbleitervorrichtung nach Anspruch 1, wobei die erste Halbleiterschicht, die zweite Halbleiterschicht, die dritte Halbleiterschicht und die vierte Halbleiterschicht auf Basis von Silizium oder Siliziumkarbid gebildet sind und das isolierte Gate eine Gate-Isolierfolie aus Siliziumdioxid aufweist.Semiconductor device according to Claim 1 wherein the first semiconductor layer, the second semiconductor layer, the third semiconductor layer and the fourth semiconductor layer are formed on the basis of silicon or silicon carbide and the insulated gate has a gate insulating film made of silicon dioxide. Verfahren zur Herstellung der Halbleitervorrichtung nach Anspruch 1, wobei die vierte Halbleiterschicht durch Bestrahlung eines vorbestimmten Bereichs mit einem Lebensdauer-Killer innerhalb der dritten Halbleiterschicht gebildet wird.A method of manufacturing the semiconductor device according to Claim 1 wherein the fourth semiconductor layer is formed by irradiating a predetermined region with a lifetime killer within the third semiconductor layer. Verfahren zur Herstellung der Halbleitervorrichtung nach Anspruch 2, wobei die fünfte Halbleiterschicht durch Bestrahlung eines vorbestimmten Bereichs mit einem Lebensdauer-Killer innerhalb der zweiten Halbleiterschicht gebildet wird.A method of manufacturing the semiconductor device according to Claim 2 wherein the fifth semiconductor layer is formed by irradiating a predetermined region with a lifetime killer within the second semiconductor layer. Verfahren zur Herstellung der Halbleitervorrichtung nach Anspruch 8 oder 9, wobei der Lebensdauer-Killer ein Helium oder ein Proton oder ein Elektronenstrahl ist.A method of manufacturing the semiconductor device according to Claim 8 or 9 wherein the lifetime killer is a helium or a proton or an electron beam. Leistungsumwandlungsvorrichtung, umfassend die Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 7.A power conversion device comprising the semiconductor device according to any one of Claims 1 to 7 , Leistungsumwandlungsvorrichtung nach Anspruch 11, ferner umfassend eine Treiber-Vorrichtung für eine Halbleiterschaltung, die folgendes enthält: eine Gate-Treiberschaltung, die ein Schaltelement und eine Diode mit einem isolierten Gate ansteuert, die in der Leistungsumwandlungsvorrichtung vorgesehen sind; einen Verzögerungsschaltblock, der Verzögerungszeiten des Schaltelements und der Diode mit dem isolierten Gate erzeugt; und eine Steuerschaltung, die den Gate-Treiberkreis integral steuert.Power conversion device according to Claim 11 further comprising a semiconductor device driver device including: a gate drive circuit that drives a switching element and an insulated gate diode provided in the power conversion device; a delay switching block that generates delay times of the switching element and the insulated gate diode; and a control circuit that integrally controls the gate drive circuit.
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