JP6681859B2 - 集積回路装置、蛍光表示管 - Google Patents

Description

本発明は、電子を放出するフィラメントを有した蛍光表示管における前記フィラメントを駆動する集積回路装置と、前記蛍光表示管とに関するものである。

各種情報を表示する表示デバイスとして、ＶＦＤ（Vacuum Fluorescent Display：蛍光表示管）が広く知られている。
周知のようにＶＦＤは、電子を放出するフィラメント（直熱形カソード）と、電子の移動を制御するアノード電極上に蛍光体が形成されたアノードとが密封容器内に配置される。フィラメントに電圧を印加し加熱させることで熱電子を放出させ、熱電子をアノード上の蛍光体に衝突させることでアノードが点灯される。アノードは、所定のパターンで配列されており、点灯対象とするアノードに対して選択的に駆動電圧（直流電圧）を印加することで、該アノードの蛍光体のみがフィラメントより放出された熱電子によって励起発光され、所要の情報表示が実現される。
なお、ＶＦＤにおいては、フィラメントから放出された熱電子を加速させるグリッドがフィラメントとアノードとの間に配置される場合がある。

ＶＦＤとしては、フィラメントの駆動に関して、例えば下記特許文献１に開示されるようなパルス駆動方式を採用するものがある。パルス駆動方式では、パルス状の駆動電圧を生成してフィラメントに印加し、パルス幅調整（ＯＮデューティ調整）により駆動電圧又は駆動電流の実効値が一定の値となるように制御を行う。

特許文献１では、各フィラメントに一斉にパルス状の駆動電圧を印加する方式が開示されているが、これによると駆動回路に流れる電流の値が過大となり、駆動回路のサイズ大型化等の問題を招来する虞がある。
このため、フィラメントごとに異なるタイミングで駆動電圧を印加するいわゆる分割駆動を行う場合がある（例えば下記特許文献２を参照）。これにより、駆動回路に流れる電流の値はフィラメント１本分に流すべき電流の値と一致させることが可能となり、駆動回路のサイズ大型化等の問題を解消することができる。

分割駆動を行う場合、駆動回路には、駆動電圧を出力する順番が異なるフィラメントごとに、駆動電圧の出力制御を行う出力スイッチを設ける。該出力スイッチを順次にＯＮさせることで、各フィラメントに異なるタイミングで駆動電圧を印加することができる。

一方で、ＶＦＤが備えるフィラメントの本数は、仕様により様々である。フィラメントの本数が異なる場合にも共通の駆動回路を使用可能とするため、上記した出力スイッチの一つにつき、換言すれば、フィラメントを駆動するチャンネルの一つにつき、出力パット（駆動電圧出力端子）を複数設けた駆動回路を構成する場合がある。
例えば、出力スイッチが１０個、すなわち駆動チャンネルが１０チャンネルあるとして、出力パットを１チャンネルにつき二つ設けた場合には、対応可能なフィラメントの本数は、チャンネルごとに片方のパットのみにフィラメントを接続した場合における１０本から、チャンネルごとに双方のパットにフィラメントを接続した場合の２０本までの任意の本数とすることができる。また、１０チャンネルのうち任意のビットを不使用とすることも可能であり、その場合は、フィラメント本数が９本以下とされる場合にも対応可能となる。

特開２００２−１０８２６３号公報 特開２０１７−４４９１２号公報

ここで、駆動電圧を出力するための駆動電圧出力端子とフィラメントとの間には、リードコンタクト等を介した接続により接触抵抗が生じる。該接触抵抗は、駆動電圧出力端子とフィラメントの各組間で一様とはならず、ばらつくことがある。
接触抵抗にばらつきがある場合には、各フィラメントの駆動電流にばらつきが生じ、これに起因して輝度ムラが発生する虞がある。すなわち、該輝度ムラによる表示品質の低下を招く虞がある。

また、上述のように駆動チャンネルごとに駆動電圧出力端子を複数設ける場合において、ＶＦＤが備えるフィラメントの本数と駆動チャンネルごとの駆動電圧出力端子数との関係によっては、駆動チャンネル間で接続されるフィラメントの本数に差が生じることがある。
例えば、上記で例示したように駆動チャンネルが１０、１チャンネルあたりの駆動電圧出力端子数が２である場合において、ＶＦＤが備えるフィラメントの本数が偶数本であれば、駆動チャンネルごとのフィラメント接続本数は１本又は２本で共通とできるが、奇数本の場合には、一つの駆動チャンネルのみ１本接続、他の駆動チャンネルが全て２本接続となることがある。例えば、フィラメント本数が１１、１３、１５等の場合である。
駆動チャンネルごとの駆動電圧出力端子数をｍとすると、フィラメント本数がｍで割り切れない本数である場合には、このような駆動チャンネル間におけるフィラメント接続本数の差が生じ得る。

駆動チャンネル間でフィラメント接続本数の差が生じた場合には、それら駆動チャンネル間で接続される負荷に差が生じるため、フィラメントの駆動電流にも差が生じてしまう。そして、該駆動電流の差に起因して輝度ムラが生じ、表示品質の低下を招来してしまう。

そこで、本発明では上記事情に鑑み、フィラメント間で駆動電流がばらつくことに起因した輝度ムラによる表示品質低下の防止を図ることを目的とする。

本発明に係る集積回路装置は、電子を放出する複数のフィラメントを有した蛍光表示管における前記フィラメントを駆動する集積回路装置であって、前記フィラメントを駆動する駆動チャンネルとして、それぞれが個別の制御信号に基づき前記フィラメントの駆動電圧を出力する複数の駆動チャンネルを備え、前記駆動電圧の出力制御を行う出力トランジスタであって、前記駆動電圧の電圧源に対し各々が並列の関係に接続された複数の出力トランジスタと、前記出力トランジスタごとに個別に接続された駆動電圧出力端子と、前記電圧源に対し前記複数の出力トランジスタと並列の関係に接続されたトランジスタである検出トランジスタと、を前記駆動チャンネルごとに有すると共に、前記駆動チャンネルごとに、前記検出トランジスタを介して入力される電流の値に基づき、前記駆動電圧出力端子に接続された前記フィラメントに流れる電流について前記出力トランジスタのＯＮデューティを調整することによるフィードバック制御を行う制御部を備えたものである。

上記集積回路装置においては、駆動チャンネルごとに検出電流に基づくフィードバック制御が個別に行われるため、駆動電圧出力端子とフィラメントとの間の接触抵抗に駆動チャンネル間でばらつきが生じる場合にも、各フィラメントの駆動電流に差が生じないようにすることが可能とされる。
また、上記のように検出トランジスタに対し複数の出力トランジスタが並列接続された構成とすることで、各駆動チャンネルにおいては、駆動電圧出力端子の使用数によらず、制御部に検出入力される電流値が一定とされる。このため、駆動電圧出力端子の使用数が変化しても、フィラメントに流れる電流に差が生じないようにすることが可能とされる。

上記した本発明に係る集積回路装置においては、前記制御部は、前記検出トランジスタを介して入力される電流の２乗値の時間積が一定となるように前記フィードバック制御を行う構成とすることが可能である。

これにより、フィラメントの駆動電力が一定となるように制御が行われる。

上記した本発明に係る集積回路装置においては、前記駆動チャンネルにおいて、各前記出力トランジスタ間の電流比が略１：１とされている構成とすることが可能である。

これにより、駆動チャンネルに接続される各フィラメントの駆動電流値に差が生じないように図られる。

上記した本発明に係る集積回路装置においては、前記制御部は、前記検出トランジスタを介して入力される電流の値に基づき前記フィードバック制御を行うフィードバック回路を有し、単一の前記フィードバック回路が複数の前記駆動チャンネルについての前記フィードバック制御を時分割により行う構成とすることが可能である。

これにより、接触抵抗のばらつきに起因した輝度ムラの発生防止を図るにあたり、出力トランジスタごとにフィードバック回路を設ける必要性をなくすことが可能とされる。

また、本発明に係る蛍光表示管は、電子を放出するフィラメントと、前記フィラメントを駆動する集積回路部と、を備え、前記集積回路部は、前記フィラメントを駆動する駆動チャンネルとして、それぞれが個別の制御信号に基づき前記フィラメントの駆動電圧を出力する複数の駆動チャンネルを有し、前記駆動電圧の出力制御を行う出力トランジスタであって、前記駆動電圧の電圧源に対し各々が並列の関係に接続された複数の出力トランジスタと、前記出力トランジスタごとに個別に接続された駆動電圧出力端子と、前記電圧源に対し前記複数の出力トランジスタと並列の関係に接続されたトランジスタである検出トランジスタと、を前記駆動チャンネルごとに有すると共に、前記駆動チャンネルごとに、前記検出トランジスタを介して入力される電流の値に基づき、前記駆動電圧出力端子に接続された前記フィラメントに流れる電流について前記出力トランジスタのＯＮデューティを調整することによるフィードバック制御を行う制御部を有するものである。

上記本発明に係る蛍光表示管によっても、上記した本発明に係る集積回路装置と同様の作用が得られる。

上記した本発明に係る蛍光表示管においては、前記駆動チャンネルにおける複数の前記駆動電圧出力端子が、同一の配線を介して複数の前記フィラメントに接続されている構成とすることが可能である。

これにより、同一の駆動チャンネル内において、複数の駆動電圧出力端子間でフィラメントとの間の接触抵抗が異なってしまうことの防止が図られる。

本発明によれば、フィラメント間で駆動電流がばらつくことに起因した輝度ムラによる表示品質低下の防止を図ることができる。

実施形態における表示装置の回路構成を示した図である。 蛍光表示管の構造についての説明図である。 第一実施形態の集積回路装置の内部回路構成について説明するための図である。 分割駆動を行う場合における制御信号の波形の例を示した図である。 実施形態の集積回路装置が備えるパルス幅制御部についての説明図である。 パルス幅制御部の動作を説明するための波形図である。 フィードバック制御を時分割で行うための構成を含めた第一実施形態の集積回路装置の内部回路構成を説明するための図である。 単一のパルス幅制御部を用いた場合における駆動電圧の最大ＯＮ期間の例を示した図である。 第二実施形態の集積回路装置の内部構成を示した回路図である。 第二実施形態のフィラメント駆動手法を適用した場合における駆動電圧の最大ＯＮ期間の例を示した図である。 駆動チャンネルごとに複数の駆動電圧出力端子を設けた集積回路装置の構成例を示した回路図である。 フィラメントの接続本数の差に起因して生じる駆動電流の差を例示した図である。 第三実施形態の集積回路装置の内部構成を示した回路図である。 第三実施形態の集積回路装置による作用の説明図である。 駆動電圧出力端子の使用数が複数とされた駆動チャンネルにおける、複数の駆動電圧出力端子と複数のフィラメントとの接続例を示した図である。

以下、本発明に係る実施の形態について説明する。
なお、説明は以下の順序で行う。

＜１．第一実施形態＞
［1-1．表示装置の構成］
［1-2．第一実施形態のフィラメント駆動］
［1-3．第一実施形態のまとめ］
＜２．第二実施形態＞
［2-1．第二実施形態の集積回路装置］
［2-2．第二実施形態のまとめ］
＜３．第三実施形態＞
［3-1．第三実施形態の集積回路装置及び蛍光表示管］
［3-2．第三実施形態のまとめ］
＜４．変形例＞

＜１．第一実施形態＞
［1-1．表示装置の構成］

図１は、本発明に係る第一実施形態としての蛍光表示管１を備えた表示装置１００の回路構成を示した図である。なお、以下の説明では蛍光表示管を「ＶＦＤ」（Vacuum Fluorescent Display）と表記することもある。

表示装置１００は、蛍光表示管１と、コントローラ１０１と、電源回路１０２と、ツェナーダイオードＺＤとを備えている。
コントローラ１０１は、例えばＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、及びＲＡＭ（Random Access Memory）等を備えたマイクロコンピュータを有して構成され、蛍光表示管１による表示動作を制御する。

蛍光表示管１は、それぞれがＩＣ（Integrated Circuit）チップとして構成された第一ＩＣ２及び第二ＩＣ３と、発光による情報表示を行う表示部４と、後述するフィラメントＦｉに給電するための端子であるフィラメント端子ｆ１ａ、ｆ２ａ、…、ｆｎａ、及びフィラメント端子ｆ１ｂ、ｆ２ｂ、…、ｆｎｂとを備えている。

ここで、図２により蛍光表示管１の構造について説明しておく。なお、図２Ａは蛍光表示管１の一部を透視して表した概略透視図、図２Ｂは図２ＡのＡ−Ａ’断面によって切断した蛍光表示管１の概略断面図である。
蛍光表示管１は、表示管基板１ａと表示管基板１ａの表面を覆うカバー部材１ｂとで構成された密封容器１ｃを備え、密封容器１ｃ内においてフィラメント（直熱形カソード）ＦｉとアノードＡｎとグリッドＧｒとを有する表示部４が形成されている。ここで、密閉容器１ｃ内は真空状態とされている。

表示部４において、電子を放出するフィラメントＦｉは複数本設けられている（図２Ｂの黒丸部分で表す）。ここでは、フィラメントＦｉが４本設けられた例としているが、フィラメントＦｉの本数は複数であればよい。以下、蛍光表示管１が備えるフィラメントＦｉの本数を「ｎ」本と表記する。

アノードＡｎは、フィラメントＦｉから放出された電子を制御するアノード電極上に蛍光体が形成されて成る。アノードＡｎは、表示管基板１ａ上に例えばパターン印刷により形成され、表示すべき情報に応じた所定のパターンにより配列されている。このように複数のアノードＡｎが所定パターンで配列された部分のことを以下、「アノードパターン部４ａ」と表記する。

本例の蛍光表示管１は、例えば文字や数字等の情報であれば１桁や１文字である等、情報を所定単位ごとに区分して表示させることが可能とされている。図２の例では、単一の数字やアルファベット等の表示を可能とする７セグメント分のアノードＡｎ（７つの独立したアノードＡｎ）によって該所定単位分の表示領域が形成されている。このような所定単位分の表示領域を以下「表示ブロック」と表記する。アノードパターン部４ａにおいては、このような表示ブロックが表示管基板１ａ上に複数配列されている。
なお、表示ブロックについて、図２Ａに示すような７セグメント分のアノードＡｎの配列パターンはあくまで一例であり、表示ブロックを構成するアノードＡｎの配列パターンは該パターンに限定されるものではない。

グリッドＧｒは、フィラメントＦｉからアノードＡｎに対して放出される電子を加速させるメッシュ状の電極とされ、表示ブロックごとに形成されている。

蛍光表示管１において、カバー部材１ｂは例えばガラスで構成され、少なくとも表示管基板１ａと対向する部分が透明とされている。つまり、該透明な部分を介してアノードＡｎの点灯に伴う表示情報を外部より目視することが可能とされている。
蛍光表示管１において情報が表示される側の面（つまり上記透明部分におけるアノードＡｎとの対向面とは逆側の面）を「表面Ｓ１」と表記する。また、蛍光表示管１における表面Ｓ１とは逆側の面を「裏面Ｓ２」と表記する。

蛍光表示管１において、アノードパターン部４ａにおける表示ブロックのうち所望の表示ブロックに情報を表示させる際には、フィラメントＦｉに駆動電圧を印加した状態において、該表示ブロックに対応して設けられたグリッドＧｒと該表示ブロック内の所定のアノードＡｎとに直流電圧を印加する。これにより、該表示ブロックにおける所定のアノードＡｎにおける蛍光体のみがフィラメントＦｉより放出された熱電子によって励起発光され、情報の表示が実現される。

説明を図１に戻す。
第一ＩＣ２は、図２に示した表示部４のアノードＡｎとグリッドＧｒの駆動を行う駆動回路が内蔵されている。
また、第二ＩＣ３は、フィラメントＦｉの駆動を行う駆動回路が内蔵されている。

図２では図示を省略したが、本例の蛍光表示管１においては、第一ＩＣ２、及び第二ＩＣ３が表示管基板１ａに実装されて、表示部４と共に密閉空間内に位置されている。すなわち、蛍光表示管１は所謂ＣＩＧ（Chip In Glass）−ＶＦＤとして構成されているものである。

フィラメント端子ｆ１ａ〜ｆｎａ、及びフィラメント端子ｆ１ｂ〜ｆｎｂには、フィラメントＦｉが接続される。具体的に、本例ではｎ本のフィラメントＦｉのうち各１本は、それぞれ一端がフィラメント端子ｆ１ａ、ｆ２ａ、…、ｆｎａのうち対応する一つに接続され、他端がフィラメント端子ｆ１ｂ、ｆ２ｂ、…、ｆｎｂのうち対応する一つに接続されている。
フィラメント端子ｆ１ａ〜ｆｎａは、それぞれ第二ＩＣ３に設けられた駆動電圧出力端子Ｔｆ１〜Ｔｆｎのうち対応する一つと接続されている。フィラメント端子ｆ１ｂ〜ｆｎｂは、アノードが接地されたツェナーダイオードＺＤのカソードに対して接続されている。

コントローラ１０１は、第一ＩＣ２及び第二ＩＣ３に対し表示部４の表示制御のための信号を出力する。具体的に、コントローラ１０１は、第一ＩＣ２に対しては駆動対象とするアノードＡｎやグリッドＧｒを指示するための信号や、アノードＡｎの発光輝度を指示するための信号を出力する。
第一ＩＣ２は、これらの指示信号に従ってアノードＡｎ及びグリッドＧｒの駆動を行う。なお、アノードＡｎの発光輝度の調整は、例えばアノードＡｎに対する駆動信号のＯＮデューティを変化させることで行われる。

また、コントローラ１０１は、第二ＩＣ３に対しては、駆動すべきフィラメントＦｉを指示するための信号を出力する。
本例において、第二ＩＣ３は、駆動電圧出力端子Ｔｆ１〜Ｔｆｎがフィラメント端子ｆ１ａ〜ｆｎａと個別に接続されて、各フィラメントＦｉを個別に駆動可能とされている。そして、第二ＩＣ３は、コントローラ１０１からの上記信号により指示されるフィラメントＦｉを駆動可能とされている。

本例の蛍光表示管１は、表示部４の表示モードとして、表示部４の表示領域全体を対象として情報表示を行う表示モード（以下「全域表示モード」と表記）のみでなく、フィラメントＦｉの配列方向に分割された複数の表示領域のうち一部の表示領域のみを対象として情報表示を行う表示モード（以下「一部表示モード」と表記）を有している。
全域表示モード時には、コントローラ１０１からは全てのフィラメントＦｉを駆動する指示が、また一部表示モード時には一部のフィラメントＦｉのみを駆動する指示が第二ＩＣ３に行われる。
一部表示モード時には、一部表示領域におけるアノードＡｎの点灯に必要な一部のフィラメントＦｉのみが駆動される。すなわち、該アノードＡｎの点灯に不要とされるフィラメントＦｉが無駄に駆動されることがなくなり、これにより消費電力の削減が図られる。なお、このようなフィラメントＦｉの一部駆動機能を実現するための回路構成については図示を省略している。

また、本例における第二ＩＣ３は、複数本のフィラメントＦｉの駆動に関して、各フィラメントＦｉにそれぞれ異なるタイミングで駆動電圧を印加する。具体的に、第二ＩＣ３は、複数本のフィラメントＦｉについて、１本ずつずらしながら順番に駆動電圧を印加していく、いわゆる分割駆動を行う。この際、駆動電圧としては、パルス状（矩形波状）の電圧を印加する。
これにより、複数本のフィラメントＦｉに駆動電圧を一斉に印加する一斉駆動を行う場合に比べて、第二ＩＣ３内に流れる電流を小さくすることができる。例えば、１本のフィラメントＦｉに３０ｍＡの電流を流す必要があるとすれば、本例ではフィラメントＦｉを１本ずつ駆動し、同時に２本以上駆動することがないので、瞬間電流としてはフィラメントＦｉの１本分である３０ｍＡの電流で済む。一方、一斉駆動の場合は３０ｍＡ×フィラメントＦｉの本数分の電流が流れることとなるため、フィラメントＦｉが例えば４本あれば１２０ｍＡの電流が流れることになる。
一般にＩＣに電流をより多く流すためにはＩＣ内部の配線幅をより太くする必要があり、ＩＣ外形が大きくなり、ＩＣのコストアップに繋がる。本例によれば、第二ＩＣ３内部に流れる電流量を少なくできるため、第二ＩＣ３内部の配線幅を縮小化でき、コスト削減を図ることができる。
また、第二ＩＣ３に流れる電流を小さくできることで、放射ノイズの低減を図ることができる。

なお、第二ＩＣ３の内部回路構成については改めて説明する。

電源回路１０２は、第一ＩＣ２がアノードＡｎ及びグリッドＧｒの駆動電圧として用いる高電圧ＶＨと、第二ＩＣ３が各フィラメントＦｉの駆動電圧として用いる入力電圧ＶＩＮとを生成する。
入力電圧ＶＩＮは、第二ＩＣ３に設けられた入力端子Ｔｖｉに供給される。

［1-2．第一実施形態のフィラメント駆動］

図３は、第二ＩＣ３の内部回路構成について説明するための図である。なお、図３では第二ＩＣ３の内部回路構成のうち、主としてフィラメントＦｉの駆動に係る部分のみを抽出して示している。

図示のように第二ＩＣ３は、フィラメントＦｉに対する駆動電圧の出力制御を行う出力スイッチとして機能する出力トランジスタＱ１を複数備えると共に、各々がこれら出力トランジスタＱ１のうち対応する一つと並列接続された検出トランジスタＱ２と、各出力トランジスタＱ１、及び各検出トランジスタＱ２のＯＮ／ＯＦＦを制御する制御回路３０とを備えている。
図中では、各出力トランジスタＱ１、各検出トランジスタＱ２を区別するため、Ｑ１、Ｑ２の符号の末尾にハイフン（−）と１〜ｎの数値を付している。
検出トランジスタＱ２−１、Ｑ２−２、…、Ｑ２−ｎは、それぞれ符号末尾の数値が一致する出力トランジスタＱ１と並列接続されている。

本例では、各出力トランジスタＱ１及び各検出トランジスタＱ２としては例えばｐ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が採用され、図示のように出力トランジスタＱ１−１、Ｑ１−２、…、Ｑ１−ｎのソースは、検出トランジスタＱ２−１、Ｑ２−２、…、Ｑ２−ｎのうち符号末尾の数値が一致するもののソースと接続されている。
出力トランジスタＱ１−１、Ｑ１−２、…、Ｑ１−ｎのソースと、検出トランジスタＱ２−１、Ｑ２−２、…、Ｑ２−ｎのソースとの各接続点は、入力端子Ｔｖｉと接続されており、入力電圧ＶＩＮが供給される。

出力トランジスタＱ１−１、Ｑ１−２、…、Ｑ１−ｎのドレインは、駆動電圧出力端子Ｔｆ１〜Ｔｆｎのうち符号末尾の数値が一致するものと接続されている。これにより、出力トランジスタＱ１−１、Ｑ１−２、…、Ｑ１−ｎがＯＮされることで、それぞれ対応するフィラメントＦｉに入力電圧ＶＩＮが駆動電圧Ｅｆとして印加される。
以下では、出力トランジスタＱ１−１、Ｑ１−２、…、Ｑ１−ｎが出力するそれぞれの駆動電圧Ｅｆについては、符号末尾の数値を一致させて駆動電圧Ｅｆ１、Ｅｆ２、…、Ｅｆｎと表記する。

出力トランジスタＱ１−１、Ｑ１−２、…、Ｑ１−ｎのゲートは、検出トランジスタＱ２−１、Ｑ２−２、…、Ｑ２−ｎのうち符号末尾の数値が一致するもの（つまりソース同士が接続されたもの）のゲートと接続されている。そして、これら出力トランジスタＱ１−１、Ｑ１−２、…、Ｑ１−ｎと検出トランジスタＱ２−１、Ｑ２−２、…、Ｑ２−ｎのゲート同士の各接続点には、制御回路３０からの制御信号Ｓｇが個別に供給される。以下、これらの制御信号Ｓｇについては、符号末尾の数値を、供給先の出力トランジスタＱ１及び検出トランジスタＱ２の符号末尾の数値と一致させて制御信号Ｓｇ１、Ｓｇ２、…、Ｓｇｎと表記する。
各制御信号Ｓｇにより、対応する出力トランジスタＱ１と検出トランジスタＱ２の組が共通にＯＮ／ＯＦＦ制御される。

検出トランジスタＱ２−１、Ｑ２−２、…、Ｑ２−ｎの各ドレインは、制御回路３０と接続されている。
ここで、上記した各出力トランジスタＱ１と各検出トランジスタＱ２の接続形態によると、出力トランジスタＱ１がＯＮされた場合には、対応する検出トランジスタＱ２のソース−ドレイン間に、該ＯＮされた出力トランジスタＱ１のソース−ドレイン間に流れる電流の電流値に応じた電流値による電流が流れる。つまり、制御回路３０は、各検出トランジスタＱ２のソース−ドレイン間を流れる電流を入力することで、各フィラメントＦｉの駆動電流値を検出することができる。

制御回路３０は、制御信号Ｓｇ１、Ｓｇ２、…、Ｓｇｎにより出力トランジスタＱ１−１、Ｑ１−２、…、Ｑ−ｎのＯＮ／ＯＦＦを制御することで、各フィラメントＦｉに異なるタイミングで駆動電圧Ｅｆを印加させる。

図４は、分割駆動を行う場合における制御信号Ｓｇ１、Ｓｇ２、…、Ｓｇｎの波形の例を示している。
本例の分割駆動では、制御信号Ｓｇ１、Ｓｇ２、…、Ｓｇｎの順でＯＮパルスを順に発生させている。この際、各制御信号Ｓｇ間において、ＯＮ期間は重複させないようにしている。これにより、上述のように第二ＩＣ３内に流れる電流を小さくすることができる。
なお、本例では、各出力トランジスタＱ１、及び各検出トランジスタＱ２として上述のようにｐ型のＭＯＳＦＥＴを採用していることから、各制御信号ＳｇのＯＮ期間は実際にはＬレベルの期間となる。すなわち、制御信号ＳｇがＬレベルのとき、対応する出力トランジスタＱ１及び検出トランジスタＱ２がＯＮされるものである。図４は、各制御信号Ｓｇの実際の波形イメージを表すものではなく、あくまで各制御信号ＳｇのＯＮ期間とＯＦＦ期間の別を表したものである。

分割駆動において、全てのフィラメントＦｉ（駆動電圧出力端子Ｔｆ）に対する駆動電圧Ｅｆの印加が一巡される期間を図示のように「スキャン期間」と表記する。また、スキャン期間において、フィラメントＦｉごとの駆動可能期間、すなわち駆動電圧の最大ＯＮ期間を「単位駆動期間」と表記する。
本例では、駆動電圧Ｅｆを出力する順番が駆動電圧出力端子Ｔｆ１、Ｔｆ２、…、Ｔｆｎの順（符号末尾の数値の昇順）とされているが、この場合の分割駆動では、駆動の順番が隣接している駆動電圧出力端子Ｔｆ間で単位駆動期間が重複しないようにされている。これにより、異なる駆動電圧出力端子Ｔｆに接続されたフィラメントＦｉ同士が同時駆動されないことが保証されている。

説明を図３に戻す。
制御回路３０は、検出トランジスタＱ２−１、Ｑ２−２、…、Ｑ２−ｎを介して入力される電流（フィラメントＦｉの駆動電流値）に基づいて、出力トランジスタＱ１−１、Ｑ−２、…、Ｑ１−ｎのＯＮデューティを調整するフィードバック制御を行う。すなわち、ＰＷＭ（Pulse Width Modulation）によるフィードバック制御を行う。
この際、各出力トランジスタについてのＰＷＭ制御は、図４に示したような単位駆動期間を最大ＯＮ期間として、制御信号ＳｇのＯＮデューティを調整する制御となる。

ここで、上記のようなフィードバック制御として、仮に、フィラメントＦｉの駆動電流値を所定の目標電流値と一致させる制御を行ったのでは、フィラメントＦｉの温度を一定とすることができない。
このため、本実施形態では、フィラメントＦｉの温度を一定とするべく、制御回路３０を以下のように構成する。

図５は、制御回路３０が備えるパルス幅制御部３１についての説明図である。
なお、図５では、第二ＩＣ３が備える出力トランジスタＱ１と検出トランジスタＱ２の各組のうち出力トランジスタＱ１−１と検出トランジスタＱ２−１の組のみを抽出して示しており、また駆動電圧出力端子Ｔｆについては出力トランジスタＱ１−１と接続される駆動電圧出力端子Ｔｆ１のみを抽出して示している。
また、制御回路３０は、図示のようにＮＡＮＤゲート回路３５を備えているが、図５に示すＮＡＮＤゲート回路３５は、後述する図７においては「ＮＡＮＤゲート回路３５−１」に相当するものである。

図５において、パルス幅制御部３１は、ＩＶ変換回路３１ａ、２乗アンプ３１ｂ、ＶＩ変換回路３１ｃ、及び判定回路３１ｄを備えている。
ＩＶ変換回路３１ａは、検出トランジスタＱ２−１を介して入力される電流、すなわち、フィラメントＦｉの駆動電流値に応じた電流値による電流について、電流−電圧変換を行う。
２乗アンプ３１ｂは、ＩＶ変換回路３１ａにより電流−電圧変換された電流値の２乗値を得る。
２乗アンプ３１ｂにより得られた２乗値は、ＶＩ変換回路３１ｃによって電圧−電流変換され、判定回路３１ｄに入力される。

判定回路３１ｄは、ＶＩ変換回路３１ｃより入力される上記２乗値に相当する電流に基づき、制御信号Ｓｇ１のＯＦＦタイミングを指示するＯＦＦ指示信号Ｔｃを出力する。後の説明から理解されるように、このＯＦＦ指示信号Ｔｃにより、単位駆動期間内で駆動電圧Ｅｆ（ここではＥｆ１）をＯＦＦすべきタイミングが指示される。

図示のように判定回路３１ｄは、コンデンサＣｃ、リセットスイッチＳＷｒ、及びコンパレータＣｍｐを備えている。
コンデンサＣｃは、ＶＩ変換回路３１ｃの電流出力端子とアースとの間に挿入され、リセットスイッチＳＷｒは、該電流出力端子とアースとの間においてコンデンサＣｃと並列に接続されている。
コンパレータＣｍｐは、反転入力端子がコンデンサＣｃとリセットスイッチＳＷｒとの接続点に接続され、非反転入力端子が基準電圧Ｖｒｅｆに接続されている。

ＮＡＮＤゲート回路３５は、一方の入力端子にコンパレータＣｍｐより出力されるＯＦＦ指示信号Ｔｃが、他方の入力端子に後述するタイミング信号Ｔｍ１がそれぞれ入力される。このＮＡＮＤゲート回路３５の出力が、制御信号Ｓｇ１として、出力トランジスタＱ１−１と検出トランジスタＱ２−１の双方のゲートに供給される。

図６は、パルス幅制御部３１の動作を説明するための波形図であり、タイミング信号Ｔｍ１、Ｔｍ２、…、Ｔｍｎ、ＯＦＦ指示信号Ｔｃ、及び制御信号Ｓｇ１の各波形を示している。
タイミング信号Ｔｍ１、Ｔｍ２、…、Ｔｍｎは、出力トランジスタＱ１−１、Ｑ１−２、…、Ｑ１−ｎごとの単位駆動期間を表す信号として、制御回路３０内部で生成される信号である。なお、タイミング信号Ｔｍ１、Ｔｍ２、…、Ｔｍｎを生成するための構成については後に改めて説明する。

図５に示す判定回路３１ｄにおいては、ＶＩ変換回路３１ｃより入力される上記の２乗値に相当する電流によって、コンデンサＣｃが充電される。コンデンサＣｃの充電電位が基準電圧Ｖｒｅｆ以下である場合には、コンパレータＣｍｐの出力であるＯＦＦ指示信号ＴｃはＨレベルとなり、コンデンサＣｃの充電電位が基準電圧Ｖｒｅｆを超えるとＯＦＦ指示信号ＴｃはＬレベルに立ち下がる。

この前提を踏まえ、タイミング信号Ｔｍ１がＨレベルに立ち上がる前の期間においては、制御信号Ｓｇ１はＯＦＦ状態（Ｈレベルの状態）を維持し、出力トランジスタＱ１−１及び検出トランジスタＱ２−１はＯＦＦとされる。このため、該期間には検出トランジスタＱ２−１を介してパルス幅制御部３１に電流が流入せず、コンデンサＣｃに対する充電は行われない。従って、ＯＦＦ指示信号ＴｃはＨレベルを維持する。

タイミング信号Ｔｍ１がＨレベルに立ち上がると、ＮＡＮＤゲート回路３５の入力が共にＨレベルとなるため、制御信号Ｓｇ１がＬレベルに立ち下がって（つまりＯＮ状態に転じて）出力トランジスタＱ１−１及び検出トランジスタＱ２−１がＯＮとされ、駆動電圧出力端子Ｔｆ１を介した駆動電圧Ｅｆ１の出力、及び検出トランジスタＱ２−１を介したパルス幅制御部３１への電流流入が開始される。すなわち、上記した２乗値に相当する電流によるコンデンサＣｃの充電が開始される。

上述のように、コンデンサＣｃの充電電位が基準電圧Ｖｒｅｆを超えると、コンパレータＣｍｐの出力であるＯＦＦ指示信号ＴｃはＬレベルに立ち下がる。つまりこれにより、ＮＡＮＤゲート回路３５の入力の一方がＬレベルとなり、これに伴いＮＡＮＤゲート回路３５の出力である制御信号Ｓｇ１としてはＨレベルに立ち上がり、出力トランジスタＱ１−１及び検出トランジスタＱ２−１がＯＦＦとされる。

このように実施形態の制御回路３０では、フィラメントＦｉの駆動電流の２乗値に相当する電流によるコンデンサＣｃの充電電位が所定の基準電圧ＶＲｅｆの値を超えること、つまりは、駆動電流の２乗値の時間積が所定値を超えたことに応じて、パルス状の駆動電圧Ｅｆが強制的にＯＦＦとされる。なお、「２乗値の時間積」とは、２乗値と時間との積を意味するものである。
上記のような制御により、フィラメントＦｉの駆動電流の「２乗値の時間積」を一定値とするフィードバック制御が実現される。

ここで、フィラメントＦｉの温度は、フィラメントＦｉの熱抵抗を「θ」、フィラメントＦｉの駆動電力を「Ｐ」とすると、「θ×Ｐ」と表すことができる。この点より、駆動電力Ｐを一定にすることでフィラメントＦｉの温度を一定にできることが分かる。
ジュールの法則より、駆動電力Ｐは、フィラメントＦｉの駆動電流値、駆動電圧値をそれぞれＩ、Ｖとすると、

Ｐ＝Ｉ^２・θ
Ｐ＝Ｖ^２／θ

と表される。但し、「＾」はべき乗を意味する。
この点から理解されるように、フィラメントＦｉの駆動電力Ｐを一定とするには、駆動電流値Ｉ又は駆動電圧値Ｖの２乗値を一定とすればよいことが分かる。

従って、本例のようにフィラメントＦｉをパルス駆動する場合において、上述のようにフィラメントＦｉの駆動電流の２乗値の時間積を一定値とするフィードバック制御を行うことで、フィラメントＦｉの温度を一定とすることができる。

なお図５において、判定回路３１ｄには、コンデンサＣｃを放電させるためのリセットスイッチＳＷｒが設けられているが、該リセットスイッチＳＷｒ、及びリセットスイッチＳＷｒのＯＮ／ＯＦＦを制御するためのリセット信号Ｓｒｓについては改めて説明する。

上記では、出力トランジスタＱ１−１についてフィードバック制御を行う構成のみを説明したが、本例では、同様のフィードバック制御を、検出トランジスタＱ２−１、Ｑ２−２、…、Ｑ２−ｎを介して入力される電流の値に基づいて、出力トランジスタＱ１−１、Ｑ１−２、…、Ｑ１−ｎごとに個別に行う。
このように フィードバック制御を各出力トランジスタＱ１ごとに個別に行うのは、出力トランジスタＱ１とフィラメントＦｉとの間に生じる接触抵抗のばらつきに起因した輝度ムラの発生防止を図るためである。

ここで、上記のようにフィードバック制御を各出力トランジスタＱ１ごとに個別に行うにあたっては、出力トランジスタＱ１ごとにパルス幅制御部３１を設けることが考えられる。
しかしながら、パルス幅制御部３１を出力トランジスタＱ１ごとに設けることは第二ＩＣ３の回路規模増大に繋がり、望ましくない。
そこで、本例では、出力トランジスタＱ１ごとのフィードバック制御を、単一のパルス幅制御部３１を用いて時分割で行うものとしている。

単一のパルス幅制御部３１により出力トランジスタＱ１ごとのフィードバック制御を時分割で行うための構成を含めた第二ＩＣ３内の回路構成について、図７の回路図を参照して説明する。
なお、図７では入力端子Ｔｖｉの図示は省略している。

図７に示すように制御回路３０には、パルス幅制御部３１と共に、タイミング生成回路３２、発振回路３３、設定レジスタ３４、及びｎ個のＮＡＮＤゲート回路３５（３５−１、３５−２、…、３５−ｎ）を備えている。
タイミング生成回路３２は、発振回路３３が出力する一定周期による周期信号に基づき、タイミング信号Ｔｍ１、Ｔｍ２、…、Ｔｍｎ、及びリセット信号Ｓｒｓを生成する。
前述のようにタイミング信号Ｔｍ１、Ｔｍ２、…、Ｔｍｎは、出力トランジスタＱ１−１、Ｑ１−２、…、Ｑ１−ｎごとの単位駆動期間を表す信号である、
本例では、発振回路３３が出力する周期信号は、例えば、図４に示したスキャン期間の開始タイミングごとにＨレベルに立ち上がる信号とされる。タイミング生成回路３２は、該周期信号によって表されるスキャン期間をｎ等分した各期間を表す信号をタイミング信号Ｔｍ１、Ｔｍ２、…、Ｔｍｎとして出力する。具体的に、該ｎ等分した各期間のうち、１番目の期間でのみＨレベルとなる信号をタイミングＴｍ１として出力し、以降、２番目、…、ｎ番目の期間でのみそれぞれＨレベルとなる信号をタイミングＴｍ２、…、Ｔｍｎとしてそれぞれ出力する。

本例におけるタイミング生成回路３２は、設定レジスタ３４に対する設定値に応じて、タイミング信号Ｔｍの出力本数、及び各タイミング信号ＴｍのＨレベル期間を変更可能とされている。
具体的に、設定レジスタ３４には、スキャン期間に対し単位駆動期間が占める割合（％）の値を設定可能とされている。例えば、ｎ＝１０とする場合には、該割合の値として「１０％」を示す値が設定される。
タイミング生成回路３２は該割合の値に基づき、タイミング信号Ｔｍの出力本数、及び各タイミング信号ＴｍのＨレベル期間を可変設定する。例えば、上記「１０％」の設定であれば、タイミング信号Ｔｍとして、それぞれＨレベル期間をスキャン期間の１０％とした１０本のタイミング信号Ｔｍを出力する。
これにより、単一のタイミング生成回路３２によってフィラメントＦｉの本数がそれぞれ異なる場合に対応することができる。

タイミング信号Ｔｍ１、Ｔｍ２、…、Ｔｍｎは、ＮＡＮＤゲート回路３５−１、３５−２、…、３５−ｎのうち符号末尾の数値が一致するＮＡＮＤゲート回路３５の一方の入力とされる。
ＮＡＮＤゲート回路３５−１、３５−２、…、３５−ｎの各他方の入力は、パルス幅制御部３１が出力するＯＦＦ指示信号Ｔｃとされる。図示のようにＮＡＮＤゲート回路３５−１、３５−２、…、３５−ｎの出力が、それぞれ制御信号Ｓｇ１、Ｓｇ２、…、Ｓｇｎとされる。

ここで、出力トランジスタＱ１−１、Ｑ１−２、…、Ｑ１−ｎ、及び検出トランジスタＱ２−１、Ｑ２−２、…、Ｑ２−ｎは、タイミング信号Ｔｍ、Ｔｍ２、…、ＴｍｎのＯＮ期間（Ｈレベル期間）が重複せず且つ順番に訪れることから、出力トランジスタＱ１−１及び検出トランジスタＱ２−１の組から出力トランジスタＱ１−ｎ及び検出トランジスタＱ２−ｎの組にかけて順に重複せずＯＮされていく。
図示のように、検出トランジスタＱ２−１、Ｑ２−２、…、Ｑ２−ｎの各ドレインは、パルス幅制御部３１におけるＩＶ変換回路３１ａと接続されているため、ＩＶ変換回路３１ａには、順次ＯＮされる検出トランジスタＱ２−１、Ｑ２−２、…、Ｑ２−ｎを介して順に検出電流が入力される。

前述のように、タイミング信号Ｔｍ１がＨレベルに立ち上がることに応じては、出力トランジスタＱ１−１及び検出トランジスタＱ２−１の組がＯＮとなって、検出トランジスタＱ２−１を介してＩＶ変換回路３１ａへの電流入力が開始され、コンデンサＣｃの充電が開始される。そして、コンデンサＣｃの充電電位が基準電圧ＶＲｅｆを超えることで、ＯＦＦ指示信号ＴｃがＨレベルからＬレベルに立ち下がり、制御信号Ｓｇ１がＯＦＦに転じて出力トランジスタＱ１−１及び検出トランジスタＱ２−１の組がＯＦＦされる。

以降も同様に、タイミング信号Ｔｍ２、…、タイミング信号Ｔｍｎが順にＨレベルに立ち上がることに応じては、出力トランジスタＱ１−２及び検出トランジスタＱ２−２の組、…、出力トランジスタＱ１−ｎ及び検出トランジスタＱ２−ｎの組が順にＯＮとなって、検出トランジスタＱ２−２、…、Ｑ２−ｎを介してＩＶ変換回路３１ａへの電流入力が順次開始され、コンデンサＣｃの充電が順次開始される。そして、コンデンサＣｃの充電電位が基準電圧ＶＲｅｆを超えるごとに、ＯＦＦ指示信号ＴｃがＨレベルからＬレベルに立ち下がり、制御信号Ｓｇ２、…、Ｓｇｎが順次ＯＦＦに転じていき、これにより出力トランジスタＱ１−２及び検出トランジスタＱ２−２の組、…、出力トランジスタＱ１−ｎ及び検出トランジスタＱ２−ｎの組が順にＯＦＦされていく。

この間、出力トランジスタＱ１ごとのＯＦＦタイミングは、上述したパルス幅制御部３１の動作により、対応する検出トランジスタＱ２による検出電流の２乗値の時間積を一定値とするタイミングに制御される。
つまり、この点から理解されるように、図７に示す制御回路３０の構成によれば、単一のパルス幅制御部３１によって各出力トランジスタＱ１ごとのフィードバック制御が時分割で行われるものである。

ここで、上記のように単一のパルス幅制御部３１を用いて出力トランジスタＱ１ごとのフィードバック制御を時分割で行うことに対応して、本例のパルス幅制御部３１には、コンデンサＣｃを適宜放電させるためのリセットスイッチＳＷｒを設けている（図５参照）。

このリセットスイッチＳＷｒのＯＮ／ＯＦＦを行うためのリセット信号Ｓｒｓは、タイミング生成回路３２が生成する。具体的に、タイミング生成回路３２は、リセット信号Ｓｒｓとして、タイミング信号Ｔｍ１、Ｔｍ２、…、Ｔｍｎの各立ち下がりタイミングの直前タイミングでそれぞれリセットスイッチＳＷｒを所定時間ＯＮとする信号を生成する。リセット信号Ｓｒｓとしては、少なくとも、ＯＦＦ指示信号Ｔｃの立ち下がりタイミングよりも後であって、対応するタイミング信号Ｔｍの立ち下がりタイミングよりも前となるタイミングでリセットスイッチＳＷｒのＯＮ指示を開始する信号として生成されればよい。例えば、各タイミング信号Ｔｍの立ち下がりタイミングを基準タイミングとし、該基準タイミングよりも一定時間前のタイミングから所定時間にわたってリセットスイッチＳＷｒをＯＮとする信号として生成することが考えられる。
このようなリセット信号Ｓｒｓは、フィードバック制御の対象とする出力トランジスタＱ１が切り替わる際に、リセットスイッチＳＷｒを順次ＯＮとする信号であると換言できる。

上記のようなリセット信号ＳｒｓによりリセットスイッチＳＷｒがＯＮ／ＯＦＦ制御されることで、パルス幅制御部３１が制御対象とする出力トランジスタＱ１を順次切り替えてフィードバック制御を行う過程において、コンデンサＣｃに電荷が残った状態で次の出力トランジスタＱ１についてのフィードバック制御が行われてしまうことの防止が図られる。
従って、出力トランジスタＱ１のＯＮパルス幅を正確に制御でき、フィードバック制御の正確性向上を図ることができる。

なお、上記では、出力トランジスタＱ１に並列接続した検出トランジスタＱ２によってフィラメントＦｉの駆動電流値を検出する例を挙げたが、例えば各出力トランジスタＱ１ごとに駆動電圧Ｅｆの出力ライン上に電流検出抵抗を設け、該電流検出抵抗によりフィラメントＦｉの駆動電流値を検出する等、他の手法により駆動電流値の検出を行うこともできる。

また、上記では、駆動電流値に基づいたフィードバック制御を行う例を挙げたが、駆動電圧Ｅｆの電圧値に基づいたフィードバック制御を行うこともできる。その場合は、検出トランジスタＱ２及びＩＶ変換回路３１ａを省略し、代わりに各駆動電圧Ｅｆの電圧値を検出する構成を追加して、検出した電圧値を図５中の破線矢印Ｖで表すように２乗アンプ３１ｂに対して入力する構成とすればよい。

また、上記では基準電圧Ｖｒｅｆを固定値とすることを前提としたが、基準電圧Ｖｒｅｆは可変とすることもできる。
これにより、フィラメントＦｉの目標温度を蛍光表示管１の仕様に応じて任意に変更することができる。

また、上記では、フィラメントＦｉの駆動電流値（又は駆動電圧Ｅｆの電圧値）の２乗値の時間積を一定値とするフィードバック制御を、フィラメントＦｉの分割駆動を行う場合に適用した例を挙げたが、該フィードバック制御は、複数のフィラメントＦｉを一斉に駆動する場合においても好適に適用することができる。

また、上記では、フィラメントＦｉの駆動電流値（又は駆動電圧Ｅｆの電圧値）の２乗値の時間積を一定値とするフィードバック制御を、駆動電圧Ｅｆの電圧値を一定とする前提の下で駆動電圧Ｅｆのパルス幅を調整する場合に適用する例を挙げたが、該フィードバック制御は、駆動電圧Ｅｆのパルス幅を一定とする前提の下で駆動電圧Ｅｆの電圧値を調整する場合にも好適に適用することができる。

さらに、上記では、該フィードバック制御において制御対象とするスイッチがトランジスタとされた例を挙げたが、トランジスタによるスイッチ以外のスイッチを対象として該フィードバック制御を行うことも可能である。

［1-3．第一実施形態のまとめ］

上記のように第一実施形態の集積回路装置（第二ＩＣ３）は、電子を放出するフィラメント（同Ｆｉ）を有した蛍光表示管（同１）におけるフィラメントを駆動する集積回路装置であって、フィラメントに対する駆動電圧の出力制御を行う出力スイッチ（出力トランジスタＱ１）と、フィラメントに流れる駆動電流の電流値、又はフィラメントに印加される駆動電圧の電圧値を検出する検出部（検出トランジスタＱ２等）と、検出部が検出した電流値又は電圧値に基づき、該電流値又は該電圧値の何れかの２乗値の時間積が一定値となるように出力スイッチのスイッチング動作を制御するフィードバック制御を行う制御部（制御回路３０）と、を備えている。

これにより、フィラメントの駆動電力が一定となるように制御が行われる。
従って、フィラメントの温度を一定に保つことができる。
フィラメントの温度が一定に保たれることで、フィラメントの寿命低下の抑制を図ることができる。

また、第一実施形態の集積回路装置においては、出力スイッチとして、異なるフィラメントが接続される複数の出力スイッチを備え、検出部は、出力スイッチごとに、接続されたフィラメントの電流値又は電圧値を個別に検出し、制御部は、検出部が個別に検出した電流値又は電圧値に基づき、出力スイッチごとにフィードバック制御を行っている。

これにより、出力スイッチとフィラメントとの間の接触抵抗にばらつきがある場合にも、各フィラメントの温度が一定となるように制御が行われる。
従って、該接触抵抗のばらつきに起因した輝度ムラの抑制を図ることができ、表示品質の向上を図ることができる。

さらに、第一実施形態の集積回路装置においては、制御部は、フィードバック制御を行うフィードバック回路として、出力スイッチのＯＮパルス幅を制御するフィードバック回路（パルス幅制御部３１）を有し、単一のフィードバック回路が複数の出力スイッチについてのフィードバック制御を時分割により行っている。

これにより、接触抵抗のばらつきに起因した輝度ムラの抑制を図るにあたり、出力スイッチごとにフィードバック回路を設ける必要性をなくすことが可能とされる。
すなわち、接触抵抗のばらつきに起因した輝度ムラの抑制を図るにあたっての回路構成を簡略化でき、部品点数削減によるコスト削減を図ることができる。

さらにまた、第一実施形態の集積回路装置においては、制御部は、フィードバック制御を行うフィードバック回路として、出力スイッチのＯＮパルス幅を制御するフィードバック回路（パルス幅制御部３１）を有し、フィードバック回路は、２乗値に相当する電流によりコンデンサ（同Ｃｃ）を充電させ、該コンデンサの充電電位が所定電位を超えることに応じて出力スイッチをＯＦＦさせている。

これにより、出力スイッチのＰＷＭ制御にあたり、三角波発生回路を設ける必要がなくなる。
従って、フィードバック回路の構成を簡易化することができ、部品点数削減によるコスト削減を図ることができる。

また、第一実施形態の集積回路装置においては、フィードバック回路は、２乗値に相当する電流によりコンデンサ（同Ｃｃ）を充電させ、該コンデンサの充電電位が所定電位を超えることに応じて出力スイッチをＯＦＦさせると共に、制御対象とする出力スイッチが切り替わる際にコンデンサを放電させている。

これにより、コンデンサに電荷が残った状態で次の出力スイッチについてのフィードバック制御が行われてしまうことの防止が図られる。
従って、出力スイッチのＯＮパルス幅を正確に制御でき、フィードバック制御の正確性向上を図ることができる。

また、第一実施形態の蛍光表示管（同１）は、電子を放出するフィラメント（同Ｆｉ）と、フィラメントを駆動する集積回路部（第二ＩＣ３）とを備え、集積回路部は、フィラメントに対する駆動電圧の出力制御を行う出力スイッチ（出力トランジスタＱ１）と、フィラメントに流れる駆動電流の電流値、又はフィラメントに印加される駆動電圧の電圧値を検出する検出部（検出トランジスタＱ２等）と、検出部が検出した電流値又は電圧値に基づき、該電流値又は該電圧値の何れかの２乗値の時間積が一定値となるように出力スイッチのスイッチング動作を制御するフィードバック制御を行う制御部（制御回路３０）と、を備えている。

このような第一実施形態の蛍光表示管によっても、上記した第一実施形態の集積回路装置と同様の作用及び効果が得られる。

＜２．第二実施形態＞
［2-1．第二実施形態の集積回路装置］

続いて、本発明に係る第二実施形態について、図８乃至図１０を参照して説明する。
第二実施形態は、駆動電圧Ｅｆの最大ＯＮ期間の拡大化に係るものである。
なお以下の説明において、既に説明済みとなった部分と同様となる部分については同一符号を付して説明を省略する。

先の第一実施形態では、複数のフィラメントＦｉを分割駆動する場合において、単一のパルス幅制御部３１により各出力トランジスタＱ１についてのフィードバック制御を時分割で行う例を挙げたが、その場合、出力トランジスタＱ１間でＯＮ期間を重複させることは許容されない。
このため、各出力トランジスタＱ１の最大ＯＮ期間（各フィラメントＦｉの駆動電圧Ｅｆの最大ＯＮ期間）は、スキャン期間（図４参照）をｎ等分した期間よりも拡大することができない。

図８は、出力トランジスタＱ１の数が１０個とされた場合における各出力トランジスタＱ１の最大ＯＮ期間の例を説明するための図であり、図８Ａは、１０個全ての出力トランジスタＱ１を使用するとした場合における最大ＯＮ期間の例を、図８Ｂは、１０個のうち５個の出力トランジスタＱ１のみを使用するとした場合における最大ＯＮ期間の例を示している。
図８Ａの場合、各出力トランジスタＱ１の最大ＯＮ期間は、スキャン期間の１０％（１／１０）となり、図８Ｂの場合、各出力トランジスタＱ１の最大ＯＮ期間はスキャン期間の２０％（１／５）となる。

フィラメントＦｉをパルス駆動する場合、駆動電圧Ｅｆの実効値は次のように表される。

実効値＝駆動電圧Ｅｆの電源電圧値（入力電圧ＶＩＮの電圧値）×パルス電圧のＯＮデューティの平方根

例えば、入力電圧ＶＩＮが５Ｖであるとして、駆動電圧Ｅｆの実効値を２Ｖ得たいとした場合、図８Ａの例では、駆動電圧Ｅｆの実効値は最大でも５Ｖ×１／√１０＝１．５８Ｖであり、目標の２Ｖを達成できない。
一方、図８Ｂの例では、駆動電圧Ｅｆの実効値は最大で５Ｖ×１／√５＝２．２４Ｖであり、目標の２Ｖを達成可能となる。

但し、駆動電圧Ｅｆの電源電圧（駆動のための入力電圧）は変動する虞があり、該電源電圧が低下した場合には目標の実効値を達成できない虞がある。目標とする実効値を達成できない場合には、輝度の低下を招来し、表示品質の低下を招来してしまう。

そこで、第二実施形態では、出力トランジスタＱ１ごとにフィードバック制御を個別に行うことによる輝度ムラの発生防止（表示品質低下の防止）を図りながら、駆動電圧Ｅｆの最大ＯＮ期間の拡大化を図ることで、入力電圧変動に対する表示品質のロバスト性向上を図る。

図９は、第二実施形態としての第二ＩＣ３Ａの内部構成を示した回路図である。
なお第二実施形態において、表示装置１００における第二ＩＣ３Ａ以外の構成については第一実施形態の場合と同様となるため図示による説明は省略する。

図示のように第二ＩＣ３Ａにおいては、制御回路３０が二つ設けられている。
一方の制御回路３０は、駆動電圧Ｅｆを出力する順番が奇数番目の出力トランジスタＱ１（Ｑ１−１、Ｑ１−３、…、Ｑ１−（ｎ−１））を対象として各出力トランジスタＱ１のフィードバック制御を時分割で行い、他方の制御回路３０は、駆動電圧Ｅｆを出力する順番が偶数番目の出力トランジスタＱ１（Ｑ１−２、Ｑ１−４、…、Ｑ１−ｎ）を対象として各出力トランジスタＱ１のフィードバック制御を時分割で行う。なお、ここでの「ｎ」は偶数である。
何れの制御回路３０においても、フィードバック制御は、制御対象とする出力トランジスタＱ１間でＯＮ期間が重複しないように行われる。

一方の制御回路３０は、検出トランジスタＱ２−１、Ｑ２−３、…、Ｑ２−（ｎ−１）からの検出電流をＩＶ変換回路３１ａに入力可能とされると共に、出力トランジスタＱ１−１及び検出トランジスタＱ２−１の各ゲート、出力トランジスタＱ１−３及び検出トランジスタＱ２−３の各ゲート、…、出力トランジスタＱ１−（ｎ−１）及び検出トランジスタＱ２−（ｎ−１）の各ゲートに制御信号Ｓｇ１、Ｓｇ３、…、Ｓｇ（ｎ−１）をそれぞれ出力する。
他方の制御回路３０は、検出トランジスタＱ２−２、Ｑ２−４、…、Ｑ２−ｎからの検出電流をＩＶ変換回路３１ａに入力可能とされると共に、出力トランジスタＱ１−２及び検出トランジスタＱ２−２の各ゲート、出力トランジスタＱ１−４及び検出トランジスタＱ２−４の各ゲート、…、出力トランジスタＱ１−ｎ及び検出トランジスタＱ２−ｎの各ゲートに制御信号Ｓｇ２、Ｓｇ４、…、Ｓｇｎをそれぞれ出力する。

上記のように第二ＩＣ３Ａにおいては、駆動電圧Ｅｆを出力する順番が隣接している出力トランジスタＱ１ごとに、異なる制御回路３０を用いてフィードバック制御を行っている。
これにより、駆動順番が隣接するフィラメントＦｉ間において、駆動電圧のＯＮ期間をオーバーラップさせることが可能とされる。

図１０は、上記のように制御回路３０を二つ設けた場合の効果を説明するための図であり、図１０Ａは先の図８Ａの場合に対応した効果を、図１０Ｂは先の図８Ｂの場合に対応した効果を説明するための図である。
図８Ａに示したように１０個全ての出力トランジスタＱ１を使用する場合に第二ＩＣ３Ａの構成を適用することによっては、各出力トランジスタＱ１の最大ＯＮ期間は、図８Ａの場合の２倍である２０％（スキャン期間の２０％）に拡大可能となる。一方、図８Ｂのように１０個のうち５個の出力トランジスタを使用する場合にあっては、第二ＩＣ３Ａの構成の適用により、各出力トランジスタＱ１の最大ＯＮ期間は２０％から３３％（１／３）に拡大可能となる。

ここで、第二ＩＣ３Ａにおいても、各出力トランジスタＱ１についてのフィードバック制御が個別に行われている。このため、接触抵抗のばらつきに起因した輝度ムラの抑制が図られる。
従って、第二ＩＣ３Ａによれば、接触抵抗のばらつきに起因した輝度ムラによる表示品質低下の防止を図りながら、最大ＯＮデューティの拡大化により、入力電圧変動（入力電圧ＶＩＮの変動）に対する表示品質のロバスト性向上を図ることができる。

なお、上記では制御回路３０の数を二つとする例を挙げたが、例えば駆動電圧Ｅｆの出力順番が奇数番目の出力トランジスタＱ１用の制御回路３０を二つ、該順番が偶数番目の出力トランジスタＱ１用の制御回路３０を二つ設ける等、制御回路３０の数は任意とすることができる。奇数番目、偶数番目の出力トランジスタＱ１用の制御回路３０をそれぞれ複数設けることで、駆動電圧Ｅｆの出力順番が隣接している出力トランジスタＱ１同士のみでなく、該順番が隣接していない出力トランジスタＱ１間においても駆動電圧ＯＮ期間を重複させることができる。すなわち、各出力トランジスタＱ１の最大ＯＮ期間のさらなる拡大化を図ることができる。
駆動電圧Ｅｆの最大ＯＮ期間の拡大化を図るにあたっては、少なくとも、駆動電圧Ｅｆの出力順番が隣接している各出力トランジスタＱ１のフィードバック制御を、異なる制御回路３０が行うようにされていればよい。

また、第二実施形態において、制御回路３０によるフィードバック制御は、フィラメントＦｉの駆動電流又は駆動電圧Ｅｆの２乗値の時間積を一定値とする制御に限定されない。例えば、フィラメントＦｉの駆動電流値、又は駆動電圧Ｅｆの電圧値の時間積を一定値とする制御とすることもできる。すなわち、第二実施形態におけるフィードバック制御は、フィラメントＦｉの駆動電流値、又は駆動電圧Ｅｆの電圧値に基づき、出力トランジスタのＯＮデューティを制御するものであればよい。

［2-2．第二実施形態のまとめ］

上記のように第二実施形態の集積回路装置（第二ＩＣ３Ａ）は、電子を放出する複数のフィラメント（同Ｆｉ）を有した蛍光表示管（同１）におけるフィラメントを駆動する集積回路装置であって、それぞれが異なるフィラメントに対する駆動電圧の出力制御を行う複数の出力スイッチ（出力トランジスタＱ１）と、出力スイッチを順次にＯＮさせて異なるフィラメントにパルス状の駆動電圧を順次に印加させる制御部（制御回路３０及び制御回路３０）と、を備え、制御部は、フィラメントに流れる駆動電流の電流値又はフィラメントに印加される駆動電圧の電圧値に基づき、該フィラメントに接続される出力スイッチのＯＮデューティを制御するフィードバック制御を行うフィードバック回路（制御回路３０）を複数有し、該複数のフィードバック回路を用いて各出力スイッチについてのフィードバック制御を個別に行うと共に、駆動電圧を出力する順番が隣接している出力スイッチごとに、異なるフィードバック回路を用いてフィードバック制御を行っている。

これにより、接触抵抗のばらつきに起因した輝度ムラの抑制を図るにあたり、駆動順番が隣接するフィラメント間において、駆動電圧のＯＮ期間をオーバーラップさせることが可能とされる。
従って、接触抵抗のばらつきに起因した輝度ムラによる表示品質低下の防止を図りながら、最大ＯＮデューティの拡大化により入力電圧変動に対する表示品質のロバスト性向上を図ることができる。

また、第二実施形態の集積回路装置においては、個々のフィードバック回路が複数の出力スイッチについてのフィードバック制御を時分割により行っている。

これにより、出力スイッチごとに個別にフィードバック制御を行うにあたり、フィードバック回路を制御対象とする出力スイッチと同数設ける必要がなくなる。
従って、制御部の回路構成の簡略化が図られ、部品点数の削減によるコスト削減が図られる。

さらに、第二実施形態の集積回路装置においては、制御部は、複数のフィードバック回路として、駆動電圧を出力する順番が奇数番目となる出力スイッチについてフィードバック制御を行うフィードバック回路と、該順番が偶数番目となる出力スイッチについてフィードバック制御を行うフィードバック回路とを有している。

これにより、駆動電圧の出力順番が隣接している二つの出力スイッチ同士でのみ駆動電圧ＯＮ期間をオーバーラップさせる場合において、フィードバック回路の数を最小とすることが可能とされる。
従って、制御部の回路構成の簡略化が図られ、部品点数の削減によるコスト削減が図られる。

さらにまた、第二実施形態の集積回路装置においては、フィードバック回路は、制御対象とする出力スイッチのＯＮデューティを、該出力スイッチに接続されるフィラメントに流れる駆動電流の電流値又は該フィラメントに印加される駆動電圧の電圧値の何れかの２乗値の時間積が一定値となるように制御している。

これにより、フィラメントの駆動電力が一定となるように制御が行われる。
従って、フィラメントの温度を一定に保つことができる。フィラメントの温度が一定に保たれることで、フィラメントの寿命低下の抑制を図ることができる。

また、第二実施形態の集積回路装置においては、フィードバック回路は、２乗値に相当する電流によりコンデンサ（同Ｃｃ）を充電させ、該コンデンサの充電電位が所定電位を超えることに応じて出力スイッチをＯＦＦさせている。

これにより、出力スイッチのＰＷＭ制御にあたり、三角波発生回路を設ける必要がなくなる。
従って、フィードバック回路の構成を簡易化することができ、部品点数削減によるコスト削減を図ることができる。

さらに、第二実施形態の集積回路装置においては、フィードバック回路は、制御対象とする出力スイッチが切り替わる際にコンデンサを放電させている。

これにより、コンデンサに電荷が残った状態で次の出力スイッチについてのフィードバック制御が行われてしまうことの防止が図られる。
従って、出力スイッチのＯＮパルス幅を正確に制御でき、フィードバック制御の正確性向上を図ることができる。

また、第二実施形態の蛍光表示管（同１）は、電子を放出する複数のフィラメント（同Ｆｉ）と、フィラメントを駆動する集積回路部（第二ＩＣ３Ａ）とを備え、集積回路部は、それぞれが異なるフィラメントに対する駆動電圧の出力制御を行う複数の出力スイッチ（出力トランジスタＱ１）と、出力スイッチを順次にＯＮさせて異なるフィラメントにパルス状の駆動電圧を順次に印加させる制御部（制御回路３０及び制御回路３０）と、を備え、制御部は、フィラメントに流れる駆動電流の電流値又はフィラメントに印加される駆動電圧の電圧値に基づき、該フィラメントに接続される出力スイッチのＯＮデューティを制御するフィードバック制御を行うフィードバック回路（制御回路３０）を複数有し、該複数のフィードバック回路を用いて各出力スイッチについてのフィードバック制御を個別に行うと共に、駆動電圧を出力する順番が隣接している出力スイッチごとに、異なるフィードバック回路を用いてフィードバック制御を行っている。

このような第二実施形態の蛍光表示管によっても、上記した第二実施形態の集積回路装置と同様の作用及び効果が得られる。

＜３．第三実施形態＞
［3-1．第三実施形態の集積回路装置及び蛍光表示管］

第三実施形態は、フィラメントＦｉを駆動するための駆動チャンネルごとに複数の駆動電圧出力端子Ｔｆを設けた場合の対策である。
蛍光表示管１が備えるフィラメントＦｉの本数は、仕様により様々である。フィラメントＦｉの本数が異なる場合にも共通の駆動回路を使用可能とするため、出力トランジスタＱ１の一つにつき、換言すれば、フィラメントＦｉを駆動するチャンネル（駆動チャンネル）の一つにつき、駆動電圧出力端子Ｔｆを複数設けるということが行われる。

図１１は、駆動チャンネルごとに複数の駆動電圧出力端子Ｔｆを設けた第二ＩＣ３’の構成例を示した回路図である。
図１１では、出力トランジスタの数ｎ＝１０とされ、駆動チャンネルごとの駆動電圧出力端子Ｔｆの数が２とされた例を示している。
ここで、駆動チャンネルとは、フィラメントＦｉの駆動電圧Ｅｆの出力１ビットに相当するものであり、それぞれが別の制御信号Ｓｇによって駆動電圧Ｅｆの出力制御が為される系統を意味する。

例えば、図１１に示す構成を採った場合、対応可能なフィラメントＦｉの本数は、駆動チャンネルごとに片方の駆動電圧出力端子ＴｆのみにフィラメントＦｉを接続した場合における１０本から、駆動チャンネルごとに双方の駆動電圧出力端子ＴｆにフィラメントＦｉを接続した場合の２０本までの任意の本数とすることが可能である。
また、１０個の駆動チャンネルのうち任意の駆動チャンネルを不使用とすることも可能である（先に説明した設定レジスタ３４に対する割合の設定により）。その場合は、フィラメントＦｉの本数が９本以下とされる場合にも対応可能となる。

但し、蛍光表示管１が備えるフィラメントＦｉの本数と駆動チャンネルごとの駆動電圧出力端子Ｔｆの数との関係によっては、駆動チャンネル間で接続されるフィラメントＦｉの本数に差が生じることがある。
例えば、上記で例示したように駆動チャンネルが１０、１チャンネルあたりの駆動電圧出力端子Ｔｆの数が２である場合において、蛍光表示管１が備えるフィラメントＦｉの本数が偶数本であれば駆動チャンネルごとのフィラメント接続本数は１本又は２本で共通とできるが、奇数本の場合には、一つの駆動チャンネルのみ１本接続、他の駆動チャンネルが全て２本接続となることがある（フィラメント本数が１１、１３、１５等の場合）。
駆動チャンネルごとの駆動電圧出力端子Ｔｆの数をｍとすると、フィラメントＦｉの本数がｍで割り切れない本数である場合には、このような駆動チャンネル間におけるフィラメント接続本数の差が生じ得る。

駆動チャンネル間でフィラメント接続本数の差が生じた場合には、それら駆動チャンネル間で接続される負荷に差が生じるため、フィラメントＦｉの駆動電流にも差が生じてしまう。

図１２は、フィラメントＦｉの接続本数の差に起因して生じる駆動電流の差を例示した図である。
具体的に、図１２では任意の駆動チャンネルについて、二つ設けられた駆動電圧出力端子Ｔｆｎ１、Ｔｆｎ２の双方にフィラメントＦｉを接続した場合（図１２Ａ）と、駆動電圧出力端子Ｔｆｎ１にのみフィラメントＦｉを接続した場合（図１２Ｂ）のそれぞれについて、フィラメントＦｉに流れる電流の差を例示している。

ここでは、対象とする駆動チャンネルにおける検出トランジスタＱ２−ｎと出力トランジスタＱ１−ｎ間の電流比が図示のように１：１０００である場合を例示する。
なお、電流比は、出力トランジスタＱ１や検出トランジスタＱ２がＭＯＳＦＥＴとされる場合には、ゲート長やゲート幅により変更可能なものである。検出トランジスタＱ２−ｎについては、検出電流としてフィードバック制御が可能な程度の電流が流れればよいため、出力トランジスタＱ１−ｎと比較して電流比の値が大幅に小さくされている。

図１２Ａ、図１２Ｂの双方において、出力トランジスタＱ１−ｎのソース−ドレイン間に流れる電流は「Ｉｏ」、検出トランジスタＱ２に流れる電流（検出電流）は「Ｉｄ」、駆動電圧出力端子Ｔｆｎ１、Ｔｆｎ２に流れる電流はそれぞれ「Ｉｏ１」「Ｉｏ２」と表記する。
この場合、各フィラメントＦｉの駆動電流値は１０ｍＡであると仮定する。
これによると、図１２Ａのように駆動電圧出力端子Ｔｆｎ１、Ｔｆｎ２の双方にフィラメントＦｉが接続された場合において、電流Ｉｏ１、Ｉｏ２の電流値はそれぞれ１０ｍＡであると表記でき、また、電流Ｉｏの電流値は２０ｍＡと表記することができる。この場合、検出電流Ｉｄの電流値は、２０ｍＡ×（１／１０００）＝０．０２ｍＡと表記することができる。

一方、図１２Ｂの場合は、図１２Ａの場合に対し駆動電圧出力端子Ｔｆｎ２が非接続とされて電流Ｉｏ２が流れなくなる（電流Ｉｏ２＝０ｍＡ）ため、電流Ｉｏの電流値については１０ｍＡと表すことができる（電流Ｉｏ１はこの場合も１０ｍＡ）。そしてこの場合、検出電流Ｉｄについては、電流Ｉｏが１０ｍＡであることから、１０ｍＡ×（１／１０００）＝０．０１ｍＡと表記することができる。

上記の図１２Ａと図１２Ｂの対比より、フィラメントＦｉの接続本数が異なると、制御回路３０への検出電流Ｉｄの電流値に差が生じることが分かる。このように検出電流Ｉｄの差が生じると、フィードバック制御により、フィラメントＦｉの駆動パルスの幅に差が生じることになる。すなわち、フィラメントＦｉの駆動電流の実効値に差が生じるものである。具体的に、図１２Ａと図１２Ｂの関係においては、検出電流Ｉｄの電流値が下がる図１２Ｂの方が、図１２Ａの場合よりも駆動パルス幅が長くなるように制御が行われることになり、駆動電流の実効値が図１２Ａの方が低く、図１２Ｂの方が高くなってしまう。

このようなフィラメント接続本数の差に起因した駆動電流の差が駆動チャンネル間で生じると、輝度ムラの発生を助長し、表示品質の低下を招来してしまう。

図１３は、第三実施形態としての第二ＩＣ３Ｂの内部構成を示した回路図である。
なお、表示装置１００における第二ＩＣ３Ｂ以外の構成については第一実施形態の場合と同様となるため図示による説明は省略する。

図１３では、駆動チャンネルの数が１０とされ、また駆動チャンネルごとの駆動電圧出力端子Ｔｆの数が二つとされた場合を例示している。つまり、駆動電圧出力端子Ｔｆとしては、１番目の駆動チャンネル〜１０番目の駆動チャンネルに対応した駆動電圧出力端子Ｔｆ１〜Ｔｆ１０がそれぞれ二つ設けられている。ここで、駆動電圧出力端子Ｔｆ１〜Ｔｆ１０については、駆動チャンネルごとに末尾に「１」「２」を付して区別している。

また、図１３では、フィラメントＦｉの本数が１９本とされた場合を例示している。この場合、表示装置１００には、１９本のフィラメントＦｉに対応してフィラメント端子ｆ１ａ〜ｆ１９ａが設けられており、１０番目の駆動チャンネルのみ、片側の駆動電圧出力端子Ｔｆ１０１のみがフィラメント端子ｆ１９ａと接続され、他の駆動チャンネルでは、符号末尾が「１」「２」それぞれの駆動電圧出力端子Ｔｆに対し、フィラメント端子ｆ１ａ〜ｆ１８ａのうち対応する一つのフィラメント端子ｆが接続されている。

第二ＩＣ３Ｂにおいては、駆動チャンネルごとに複数の出力トランジスタＱ１が設けられている。具体的に、各駆動チャンネルには、駆動電圧Ｅｆの電圧源（ここでは入力端子Ｔｖｉが該当）に対し各々が並列の関係に接続された複数の出力トランジスタＱ１が設けられている。本例では、駆動チャンネルごとの出力トランジスタＱ１の数は２とされ、図中では、それぞれ出力トランジスタ「Ｑ１ａ」「Ｑ１ｂ」のように符号中に「ａ」「ｂ」を付して各出力トランジスタＱ１を区別している。
駆動チャンネルごとの出力トランジスタＱ１ａ、Ｑ１ｂについては、符号末尾にハイフンと共に数値を昇順に振って区別している（本例では「−１」〜「−１０」）。

各駆動チャンネルにおいて、出力トランジスタＱ１ａと出力トランジスタＱ１ｂは、それぞれソースが入力端子Ｔｖｉに接続されている。また各駆動チャンネルにおいて、出力トランジスタＱ１ａのドレインは、対応する駆動チャンネルに設けられた符号末尾が「１」の駆動電圧出力端子Ｔｆに接続され、出力トランジスタＱ１ｂのドレインは、対応する駆動チャンネルに設けられた符号末尾が「２」の駆動電圧出力端子Ｔｆに接続されている。

各駆動チャンネルにおける検出トランジスタＱ２は、入力端子Ｔｖｉに対し、同一の駆動チャンネルにおける出力トランジスタＱ１ａ、Ｑ１ｂと並列の関係に接続されている。

この場合、制御回路３０は、１番目から１０番目の各駆動チャンネルに対応した制御信号Ｓｇ１〜Ｓｇ１０をそれぞれ出力するが、各駆動チャンネルにおいては、対応する制御信号Ｓｇが出力トランジスタＱ１ａ、Ｑ１ｂ、及び検出トランジスタＱ２の各ゲートに共通に供給される。

本例では、各駆動チャンネルにおける出力トランジスタＱ１ａ、Ｑ１ｂ間の電流比は「１：１」とされている。また、各駆動チャンネルにおいて、検出トランジスタＱ２と各出力トランジスタＱ１間の電流比（Ｑ２：Ｑ１ａ又はＱ１ｂ）は「１：５００」とされている。

図１４は、第三実施形態としての第二ＩＣ３Ｂによる作用の説明図であり、任意の駆動チャンネルについて、駆動電圧出力端子Ｔｆｎ１、Ｔｆｎ２の双方にフィラメントＦｉを接続した場合（図１４Ａ）と、駆動電圧出力端子Ｔｆｎ１にのみフィラメントＦｉを接続した場合（図１４Ｂ）のそれぞれについて、フィラメントＦｉに流れる電流の差を例示している。
なお、先の説明から理解されるように、本例では、検出トランジスタＱ２−ｎと出力トランジスタＱ１ａ−ｎ、Ｑ１ｂ−ｎの電流比（Ｑ２−ｎ：Ｑ１ａ−ｎ：Ｑ１ｂ−ｎ）は「１：５００：５００」と表記できる。

図１４Ａ、図１４Ｂでは、出力トランジスタＱ１ａ−ｎ、Ｑ１ｂ−ｎに流れる電流をそれぞれ「Ｉｏａ」「Ｉｏｂ」と表記する。
この場合も、各フィラメントＦｉの駆動電流値は１０ｍＡであると仮定する。
これによると、図１４Ａのように駆動電圧出力端子Ｔｆｎ１、Ｔｆｎ２の双方にフィラメントＦｉが接続された場合において、電流Ｉｏ１、Ｉｏ２の電流値はそれぞれ１０ｍＡであると表記でき、また、電流Ｉｏａ、Ｉｏｂとしても、それぞれ電流値は１０ｍＡと表記することができる。そして、検出電流Ｉｄの電流値は、１０ｍＡ×（１／５００）＝０．０２ｍＡと表記することができる。

一方、図１４Ｂの場合、電流Ｉｏ１及び電流Ｉｏａの電流値については共に１０ｍＡと表すことができる。そして、電流Ｉｏａが１０ｍＡであることから、検出電流Ｉｄの電流値は１０ｍＡ×（１／５００）＝０．０２ｍＡと表記することができる。

このように、第二ＩＣ３Ｂによれば、駆動チャンネルに対するフィラメントＦｉの接続本数によらず、検出電流Ｉｄの電流値は一定とすることができる。このため、先の図１２の場合のようにフィラメントＦｉの接続本数の差に起因してフィラメントＦｉの駆動パルス幅に差が生じることがなく、フィラメントＦｉの駆動電流の実効値に差が生じないようにすることができる。

上記のように第三実施形態の第二ＩＣ３Ｂによれば、駆動チャンネルごとに駆動電圧出力端子Ｔｆを複数設ける場合において、駆動チャンネル間でフィラメントＦｉの接続本数が異なっても（つまり駆動電圧出力端子Ｔｆの使用数が異なっても）、フィラメントＦｉの駆動電流の実効値に差が生じないようにすることが可能とされる。
従って、駆動チャンネル間での駆動電圧出力端子Ｔｆの使用数の差に起因した輝度ムラの発生防止が図られ、該輝度ムラによる表示品質低下の防止を図ることができる。

なお、上記では、駆動チャンネルごとに駆動電圧出力端子Ｔｆを二つ設ける場合を例示したが、駆動チャンネルごとに設ける駆動電圧出力端子Ｔｆの数は３以上とすることもできる。駆動電圧出力端子Ｔｆの数が３以上とされる場合も、各駆動チャンネルでは、駆動電圧出力端子Ｔｆと同数の出力トランジスタＱ１を設け、それらの出力トランジスタＱ１を駆動電圧Ｅｆの電圧源に対して検出トランジスタＱ２と並列の関係に接続する。
この場合においても、駆動電圧出力端子Ｔｆの使用数によらず、制御回路３０に検出入力される電流値を一定とできることに変わりはない。すなわち、フィードバック制御により、駆動電圧出力端子Ｔｆの使用数の差によってフィラメントＦｉの駆動電流実効値に差が生じてしまうことの防止が図られる。

また、上記では、各出力トランジスタＱ１間の電流比を「１：１」とする例を挙げたが、本実施形態では、このような電流比の設定により、各フィラメントＦｉの駆動電流値に差が生じないように図っている。
つまり、このような電流比の設定によって、駆動チャンネルに接続された各フィラメントＦｉ間での輝度ムラ発生防止が図られている。
なお、該輝度ムラ発生防止を図るにあたり、各出力トランジスタＱ１間の電流比は厳密に「１：１」であることは必須ではなく、略「１：１」であればよい。

なお、第三実施形態において、制御回路３０によるフィードバック制御は、フィラメントＦｉの駆動電流の２乗値の時間積を一定値とする制御に限定されない。例えば、フィラメントＦｉの駆動電流値の時間積を一定値とする制御とすることもできる。すなわち、第三実施形態におけるフィードバック制御は、検出トランジスタＱ２を介して入力される電流の値に基づき、出力トランジスタのＯＮデューティを調整する制御とされればよい。

ここで、駆動チャンネルにおいて、駆動電圧出力端子Ｔｆの使用数を複数とする場合には、図１５に示すように、それら複数の駆動電圧出力端子Ｔｆが、共通の配線Ｗを介して複数のフィラメントＦｉに接続された構成を採ることができる。
図１５では、先の図１３と同様に１０番目の駆動チャンネルのみがフィラメントＦｉを１本接続、他の駆動チャンネルがフィラメントＦｉを２本接続する場合の例を示している。この場合、フィラメントＦｉを２本接続する駆動チャンネルでは、各駆動電圧出力端子Ｔｆをそれぞれボンディングワイヤー等を介して共通の配線Ｗ（例えばアルミプリント配線）に接続し、該共通の配線Ｗに対し、対象とするフィラメントＦｉが接続される各フィラメント端子ｆを接続する。例えば、１番目の駆動チャンネルを例に挙げると、駆動電圧出力端子Ｔｆ１１、Ｔｆ１２を共通の配線Ｗ１に接続し、配線Ｗ１に対し、フィラメント端子ｆ１ａ、ｆ２ａを接続する。

このように、駆動電圧出力端子Ｔｆの使用数が複数とされた駆動チャンネルにおいて、複数の駆動電圧出力端子Ｔｆが共通の配線Ｗを介して複数のフィラメントＦｉに接続された構成とすることで、同一の駆動チャンネル内において、複数の駆動電圧出力端子Ｔｆ間でフィラメントＦｉとの間の接触抵抗が異なってしまうことの防止が図られる。
従って、同一の駆動チャンネルに接続された複数のフィラメントＦｉ間で接触抵抗の差に起因した輝度ムラが発生することの防止が図られ、表示品質の低下防止を図ることができる。

［3-2．第三実施形態のまとめ］

上記のように第三実施形態の集積回路装置（第二ＩＣ３Ｂ）は、電子を放出する複数のフィラメント（同Ｆｉ）を有した蛍光表示管（同１）におけるフィラメントを駆動する集積回路装置であって、フィラメントを駆動する駆動チャンネルとして、それぞれが個別の制御信号（同Ｓｇ）に基づきフィラメントの駆動電圧を出力する複数の駆動チャンネルを備え、駆動電圧の出力制御を行う出力トランジスタであって、駆動電圧の電圧源に対し各々が並列の関係に接続された複数の出力トランジスタ（同Ｑ１ａ、Ｑ１ｂ）と、出力トランジスタごとに個別に接続された駆動電圧出力端子（同Ｔｆ１１、Ｔｆ１２、Ｔｆ２１、Ｔｆ２２、…、Ｔｆ１０１、Ｔｆ１０２）と、電圧源に対し複数の出力トランジスタと並列の関係に接続されたトランジスタである検出トランジスタ（同Ｑ２）と、を駆動チャンネルごとに有すると共に、駆動チャンネルごとに、検出トランジスタを介して入力される電流の値に基づき、駆動電圧出力端子に接続されたフィラメントに流れる電流について出力トランジスタのＯＮデューティを調整することによるフィードバック制御を行う制御部（制御回路３０）を備えている。

上記集積回路装置においては、駆動チャンネルごとに検出電流に基づくフィードバック制御が個別に行われるため、駆動電圧出力端子とフィラメントとの間の接触抵抗に駆動チャンネル間でばらつきが生じる場合にも、各フィラメントの駆動電流に差が生じないようにすることが可能とされる。
従って、該接触抵抗のばらつきに起因した輝度ムラの抑制を図ることができ、表示品質低下の防止を図ることができる。
また、上記のように検出トランジスタに対し複数の出力トランジスタが並列接続された構成とすることで、各駆動チャンネルにおいては、駆動電圧出力端子の使用数によらず、制御部に検出入力される電流値が一定とされる。このため、駆動電圧出力端子の使用数が変化しても、フィラメントに流れる電流に差が生じないようにすることが可能とされる。
従って、駆動チャンネル間での駆動電圧出力端子の使用数の差に起因した輝度ムラの発生防止が図られ、該輝度ムラによる表示品質低下の防止を図ることができる。
このように第三実施形態の集積回路装置によれば、フィラメント間で駆動電流がばらつくことに起因して生じる輝度ムラによる表示品質低下の防止を図ることができる。
また、第三実施形態の集積回路装置によると、駆動電圧出力端子の使用数の差に起因してフィラメントの駆動電流に差が生じないようにするにあたり、駆動電圧出力端子の使用数に応じてフィードバック制御の手法を切り替える必要がなくなるため、回路構成の簡易化が図られ、部品点数削減によるコスト削減を図ることができる。

また、第三実施形態の集積回路装置においては、制御部は、検出トランジスタを介して入力される電流の２乗値の時間積が一定となるように前記フィードバック制御を行っている。

これにより、フィラメントの駆動電力が一定となるように制御が行われる。
従って、フィラメントの温度を一定に保つことができる。フィラメントの温度が一定に保たれることで、フィラメントの寿命低下の抑制を図ることができる。

さらに、第三実施形態の集積回路装置においては、駆動チャンネルにおいて、各出力トランジスタ間の電流比が略１：１とされている。

これにより、駆動チャンネルに接続される各フィラメントの駆動電流値に差が生じないように図られる。
従って、駆動チャンネルに接続された各フィラメント間での輝度ムラ発生防止を図ることができる。

さらにまた、第三実施形態の集積回路装置においては、制御部は、検出トランジスタを介して入力される電流の値に基づきフィードバック制御を行うフィードバック回路（パルス幅制御部３１）を有し、単一のフィードバック回路が複数の駆動チャンネルについてのフィードバック制御を時分割により行っている。

これにより、接触抵抗のばらつきに起因した輝度ムラの発生防止を図るにあたり、出力トランジスタごとにフィードバック回路を設ける必要性をなくすことが可能とされる。
すなわち、接触抵抗のばらつきに起因した輝度ムラの抑制を図るにあたっての回路構成を簡略化でき、部品点数削減によるコスト削減を図ることができる。

また、第三実施形態の蛍光表示管は、電子を放出するフィラメント（同Ｆｉ）と、フィラメントを駆動する集積回路部（第二ＩＣ３Ｂ）と、を備え、集積回路部は、フィラメントを駆動する駆動チャンネルとして、それぞれが個別の制御信号に基づきフィラメントの駆動電圧を出力する複数の駆動チャンネルを有し、駆動電圧の出力制御を行う出力トランジスタであって、駆動電圧の電圧源に対し各々が並列の関係に接続された複数の出力トランジスタ（同Ｑ１）と、出力トランジスタごとに個別に接続された駆動電圧出力端子（同Ｔｆ１１、Ｔｆ１２、Ｔｆ２１、Ｔｆ２２、…、Ｔｆ１０１、Ｔｆ１０２）と、電圧源に対し複数の出力トランジスタと並列の関係に接続されたトランジスタである検出トランジスタ（同Ｑ２）と、を駆動チャンネルごとに有すると共に、駆動チャンネルごとに、検出トランジスタを介して入力される電流の値に基づき、駆動電圧出力端子に接続されたフィラメントに流れる電流について出力トランジスタのＯＮデューティを調整することによるフィードバック制御を行う制御部（制御回路３０）を有している。

このような第三実施形態の蛍光表示管によっても、上記した第三実施形態の集積回路装置と同様の作用及び効果が得られる。

また、第三実施形態の蛍光表示管においては、駆動チャンネルにおける複数の駆動電圧出力端子が、共通の配線（同Ｗ）を介して複数のフィラメントに接続されている。

これにより、同一の駆動チャンネル内において、複数の駆動電圧出力端子間でフィラメントとの間の接触抵抗が異なってしまうことの防止が図られる。
従って、同一の駆動チャンネルに接続された複数のフィラメント間で接触抵抗の差に起因した輝度ムラが発生することの防止が図られ、表示品質の低下防止を図ることができる。

＜４．変形例＞

以上、本発明の実施の形態について説明してきたが、本発明はこれまでで説明した具体例に限定されるべきものではない。
例えば、上記では、フィラメントＦｉから放出される電子を加速させるためのグリッドＧｒを有する蛍光表示管に対して本発明が適用される場合を例示したが、本発明は、グリッドＧｒが省略されたいわゆる２極管構造が採られた蛍光表示管にも好適に適用することができる。

また、本発明は、ＣＩＧ−ＶＦＤ以外のＶＦＤにも好適に適用することができる。

１ 蛍光表示管、Ｆｉ フィラメント、３、３Ａ、３Ｂ 第二ＩＣ、ｆ１ａ〜ｆｎａ、ｆ１ｂ〜ｆｎｂ フィラメント端子、Ｔｆ（Ｔ１〜Ｔｆｎ、Ｔｆ１１〜Ｔｆ１０２） 駆動電圧出力端子、Ｔｖｉ 入力端子、１００ 表示装置、Ｑ１（Ｑ１−１〜Ｑ１−ｎ、Ｑ１ａ−１〜Ｑ１ａ−１０、Ｑ１ｂ−１〜Ｑ１ｂ−１０） 出力トランジスタ、Ｑ２（Ｑ２−１〜Ｑ２−ｎ、Ｑ２−１〜Ｑ２−１０） 検出トランジスタ、３０ 制御回路、３１ パルス幅制御部、３１ａ ＩＶ変換回路、３１ｂ ２乗アンプ、３１ｃ ＶＩ変換回路、３１ｄ 判定回路、Ｃｃ コンデンサ、ＳＷｒ リセットスイッチ、３２ タイミング生成回路

Claims (6)

1. 電子を放出する複数のフィラメントを有した蛍光表示管における前記フィラメントを駆動する集積回路装置であって、
   前記フィラメントを駆動する駆動チャンネルとして、それぞれが個別の制御信号に基づき前記フィラメントの駆動電圧を出力する複数の駆動チャンネルを備え、
   前記駆動電圧の出力制御を行う出力トランジスタであって、前記駆動電圧の電圧源に対し各々が並列の関係に接続された複数の出力トランジスタと、
   前記出力トランジスタごとに個別に接続された駆動電圧出力端子と、
   前記電圧源に対し前記複数の出力トランジスタと並列の関係に接続されたトランジスタである検出トランジスタと、を前記駆動チャンネルごとに有すると共に、
   前記駆動チャンネルごとに、前記検出トランジスタを介して入力される電流の値に基づき、前記駆動電圧出力端子に接続された前記フィラメントに流れる電流について前記出力トランジスタのＯＮデューティを調整することによるフィードバック制御を行う制御部を備えた
   集積回路装置。
2. 前記制御部は、
   前記検出トランジスタを介して入力される電流の２乗値の時間積が一定となるように前記フィードバック制御を行う
   請求項１に記載の集積回路装置。
3. 前記駆動チャンネルにおいて、
   各前記出力トランジスタ間の電流比が略１：１とされている
   請求項１又は請求項２に記載の集積回路装置。
4. 前記制御部は、
   前記検出トランジスタを介して入力される電流の値に基づき前記フィードバック制御を行うフィードバック回路を有し、
   単一の前記フィードバック回路が複数の前記駆動チャンネルについての前記フィードバック制御を時分割により行う
   請求項１乃至請求項３の何れかに記載の集積回路装置。
5. 電子を放出するフィラメントと、
   前記フィラメントを駆動する集積回路部と、を備え、
   前記集積回路部は、
   前記フィラメントを駆動する駆動チャンネルとして、それぞれが個別の制御信号に基づき前記フィラメントの駆動電圧を出力する複数の駆動チャンネルを有し、
   前記駆動電圧の出力制御を行う出力トランジスタであって、前記駆動電圧の電圧源に対し各々が並列の関係に接続された複数の出力トランジスタと、
   前記出力トランジスタごとに個別に接続された駆動電圧出力端子と、
   前記電圧源に対し前記複数の出力トランジスタと並列の関係に接続されたトランジスタである検出トランジスタと、を前記駆動チャンネルごとに有すると共に、
   前記駆動チャンネルごとに、前記検出トランジスタを介して入力される電流の値に基づき、前記駆動電圧出力端子に接続された前記フィラメントに流れる電流について前記出力トランジスタのＯＮデューティを調整することによるフィードバック制御を行う制御部を有する
   蛍光表示管。
6. 前記駆動チャンネルにおける複数の前記駆動電圧出力端子が、同一の配線を介して複数の前記フィラメントに接続されている
   請求項５に記載の蛍光表示管。

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