JP6680824B2

JP6680824B2 - 連続時間デルタシグマ変調器をスケール調整する電源

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Publication number: JP6680824B2
Application number: JP2018076053A
Authority: JP
Inventors: アヴィナシュ・グッタ; ヴェンカタ・アルナ・スリカンス・ニッタラ; アブヒラシャ・カウレ
Original assignee: アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー
Priority date: 2017-04-12
Filing date: 2018-04-11
Publication date: 2020-04-15
Anticipated expiration: 2038-04-11
Also published as: US20180302101A1; JP2018182739A; CN108696281A; CN108696281B; US10103744B1; DE102018107692A1; DE102018107692B4

Description

本発明は、概して、デルタシグマ変調器回路に関し、詳細には、デルタシグマ変調器の回路電力の低減化に関する。

電子システムは、アナログデジタル（Ａ／Ｄ）コンバータ（ＡＤＣ）を含む場合がある。アナログ信号をデジタル量に変換することによって、電子システムのプロセッサはシステムで信号処理機能を行ない得る。デルタシグマ変調器は、ＡＤＣを含み得、オーディオバンドおよび精密な工業測定用途での信号の変換に使用される。変調器を含むデバイスがより自律的で、保守の必要がより少なくなるように集積回路のデルタシグマ変調器の電力消費量を低減化することが望ましい。本発明者は、デルタシグマ変調器の性能を改善する必要を認識している。

本明細書は、概して、デルタシグマ変調器回路に関し、詳細には、デルタシグマ変調器の回路電力の低減化に関するものである。一例のデルタシグマ変調器は、第１の積分器段およびアナログデジタルコンバータ（ＡＤＣ）回路を含むフォワード回路パスであって、フォワード回路パスの伝達関数がｍの信号利得要素を含み、ｍは正の整数であるフォワード回路パスと、第１の積分器段への入力パスであって、入力パスの伝達関数が１／ｍの信号利得要素を含む入力パスと、ＡＤＣ回路の出力および第１の積分器段のオペアンプの反転入力に動作可能に結合されるフィードバック回路パスであって、フィードバック回路パスが少なくとも第１のデジタルアナログコンバータ（ＤＡＣ）回路を含み、フィードバック回路バスの伝達関数が１／ｍの信号利得要素を含む、フィードバック回路パスとを備える。

本節は本特許出願の主題の概要の提供を意図している。本発明の排他的または徹底的な説明の提供を意図していない。本特許出願の関するさらなる情報を提供するために、詳細な説明が含まれている。

必ずしも一定のスケールで描かれてはいない図面において、同様の数字は、異なる図面において同様の構成要素を説明し得る。異なる文字の接尾語を有する同様の数字は、同様の構成要素の異なる事例を表し得る。図面は、概して、一例として、ただしそれに限定されずに、本明細書に論じられる種々の実施形態を示す。

第１次のデルタシグマ変調器のブロック図である。シグマデルタ変調器回路の一実施例の各部のブロック図である。シグマデルタ変調器回路の別の実施例の各部のブロック図である。シグマデルタ変調器回路の別の実施例の各部のブロック図である。デルタシグマ変調器の動作の一実施例のフロー図である。

図１は、第１次の単一ビットデルタシグマ変調器の一実施例のブロック図である。デルタシグマ変調器１００は入力信号（Ｖｉｎ）をサンプリングクロック周波数Ｋｆ_ｓで決定されたレートで１とゼロの連続直列ストリームに変換する。１ビットのデジタルアナログコンバータ（ＤＡＣ）１０２は、フィードバック信号を生成するために直列出力データストリームによって動作する。ＤＡＣ１０２の出力は加算要素１０４を使用して入力信号から減算される。通常、加算要素１０４は、積分器１０６のオペアンプなど、オペレーショナル増幅器（オペアンプ）の加算接合器として実装される。積分器１０６は加算要素１０４の出力と統合され、積分器１０６の出力はクロックラッチ式比較器１０８に印加される。

ゼロの入力信号の場合、比較器の出力には、１とゼロがほぼ、同数含まれる。正の入力電圧の場合、比較器の出力はゼロより１が多く含まれる。負の入力電圧の場合、比較器の出力は１よりゼロが多く含まれる。いくつかのサイクルでの比較器の出力の平均値は入力電圧を表す。比較器の出力は各Ｍサイクルを平均するデジタルフィルタおよびデシメータ１１０に印加され、Ｍは１より大きな正の整数である。デシメータでは、出力で有効なサンプリングレートをｆｓに低減化する。

図２は、デルタシグマ変調器回路の一実施例の各部のブロック図である。デルタシグマ変調器２００は、フォワード回路パスおよびフィードバックパスを含む。フォワード回路パスは、ＡＤＣ回路２０８およびループフィルタ回路２０６を含む。特定の実施例では、ループフィルタは連続時間フィルタ回路である。ループフィルタ回路２０６は、１つ以上の積分器段を含む。積分器段の数でループフィルタ回路の伝達関数の次数が設定される。図２の実施例は２つの積分器段を含み、ループフィルタ回路２０６は２次フィルタである。図１の実施例は１次フィルタである。伝達関数の実際の係数は積分器回路の構成要素の値で決定される。

図２の第１の積分器段は、第１のオペレーショナル増幅器（オペアンプ）２１６、抵抗器Ｒ１、およびコンデンサＣ１を含む。入力信号は抵抗器Ｒ１で受信される。第２の積分器段は、第２のオペアンプ２２０、抵抗器Ｒ２、およびコンデンサＣ２を含む。積分器段の両方の出力はループフィルタ回路２０６の出力で加算ノード２２４に提供される。ＡＤＣ回路２０８は、１ビットのＡ／Ｄ変換を提供するためにラッチ式比較回路を含み得る。一部の実施例では、ＡＤＣ回路は複数ビットのアナログデジタル（Ａ／Ｄ）変換を提供する。ＡＤＣ回路２０８は、ＮビットフラッシュＡＤＣ回路を含み得、Ｎは１より大きい整数である。ＡＤＣ回路２０８はアナログ入力信号から定量化されたデジタル信号を提供し、量子化器と呼ばれる場合もある。ループフィルタ回路２０６は、ＡＤＣ回路２０８による量子化のための量子化雑音を低減化する。

フィードバック回路パスはＡＤＣ回路２０８の出力から第１のオペアンプ２１６の反転入力まで伸長している。フィードバック回路パスは第１のＤＡＣ回路２０２を含む。ＤＡＣ回路２０２はＡＤＣ回路の逆関数を実行し、ＡＤＣ回路の出力でのデジタルコードをアナログ電圧または電流に変換する。Ｄ／Ａ変換は、デルタシグマ変調器ループを閉じるためにフォワード回路パスに提供される。Ｚ^−１／２とともにラベル付けされた２つの回路ブロックは、各Ｚ^−１／２ブロックが２分の１のクロック遅延を提供することで、フィードバック回路パスに１クロック遅延を追加する。図２の実施例はさらに、フィードバック回路パスの第２のＤＡＣ回路２２６も含む。第２のＤＡＣ回路２２６の入力はＡＤＣ回路２０８の出力に接続されており、第２のＤＡＣ回路２２６の出力は加算ノード２２４に接続されている。ＤＡＣ回路はアナログ電圧または電流をフォワード回路パスに供給し、さらにフィードバック回路パスの伝達関数のための係数も提供し得る。図２の実施例では、ディザ信号入力も示している。ディザ信号はデルタシグマ変調器のアイドルトーンを低減化するために使用される。アイドルトーンはデルタ信号変調器の出力の周波数スペクトルの離散的ピークで、雑音のソースである。

本明細書で前述のとおり、デルタシグマ変調器の電力消費を低減化することは望ましい。ＡＤＣ回路およびＤＡＣ回路は変調クロック周波数（ｆ_ｍ）で動作する。電力消費を低減化する１つの方法は、ＤＡＣ回路（複数可）およびＡＤＣ回路の回路構成要素のスイッチングの低減化など、回路構成要素のスイッチングを低減化するために変調周波数を低くすることである。電力の低減化と、変調周波数の下方スケール調整とは比例したスケール調整になる。

図３Ａおよび３Ｂは図２のデルタシグマ変調器回路のブロック図である。図３Ａは、フィードフォワード回路パスに追加された仮定のブラックボックス３３０回路構成要素を伴う、図２のデルタシグマ変調器回路のブロック図である。ブラックボックスはｍの利得（ｍ倍する）および１／ｍの利得（ｍで割る）を追加し、ｍは何らかの数字である。ブラックボックスによって追加される正味利得は１なので、ブラックボックスは図２の回路の伝達関数全体を変更しないように見え得る。図３Ｂでは、図３Ａのブラックボックスの「ｍ倍する」部分がフォワード回路パスに印加され、「ｍで割る」部分がフィードバック回路パスおよび入力信号を受信する入力パスに印加される。これによって、フォワードパスとフィードバック回路パスとの間には、ｍを１／ｍで割る、すなわちｍ^２に相当する利得の大きさの違いが生じる。図３Ｂの利得部分の分散は、デルタシグマ変調器のループ伝達関数全体に影響せず、ループ伝達は、「ｍ倍する」部分および「ｍで割る」部分が図３Ａのブラックボックス３３０内に含まれるものと同じようである。

変調クロック周波数の下方スケール調整と組み合わせた利得のこの分散は電力消費の低減化で利点を提供する。ｍまたは（ｆ_ｍ／ｍ）の係数による変調クロック周波数の下方スケール調整はｍの係数により直接電力消費を低減化する。省電力の一部はＤＡＣ回路（複数可）のスイッチングを遅くすることで実現する。加えて、フィードバック回路パスの利得が１／ｍなので、ＡＤＣ回路３０８の出力によって生成されるデジタルコードは１／ｍに従ってスケール調整される。このことは、ＤＡＣが下方スケール調整された範囲の電圧または電流を生成することを意味しており、さらに、ｍで割った分に電力消費を低減化し得る。例えば、ｍ＝２の場合、変調クロックの周波数ｆ_ｍの低下で、２で割った分のデルタシグマ変調器の電力消費が低減化する。ＤＡＣ回路がＡＤＣ回路３０８により生成されるデジタルコードに基づきフィードバック回路パスで電流Ｉを生成する場合、電流はＩ／ｍ、すなわち、この実施例ではＩ／２に下方スケール調整される。さらに、ＤＡＣ回路要素の数も、必要な電流範囲の低減化により低減化される。これによって、２で割った分の電力消費で別の低減化が生じる結果となり得る。したがって、クロック周波数での低減化および利得の変化の組み合わせで、４で割った分の電力消費に低減化される。

一部の実施例では、ＤＡＣ回路３０２は、デジタルコードのテーブルを含む。ＡＤＣ回路から受信されるデジタルコードは、アナログ電流または電圧を生成するためにテーブルで相互参照される。一部の実施例では、デジタルコードのテーブルはＤＡＣ回路に含まれるフラッシュメモリ回路に保存され得る。必要な電流または電圧の範囲の低減化により、テーブルのサイズも低減化され得る。これによって、フィードバック回路パスで使用される電力が追加で低減化され得る。実例として、ｍ＝２の実施例を使用すると、電流の範囲が２で割った分になるので、ＤＡＣ回路変換に必要なテーブルのサイズは２で割った分に低減化される。これによって、２で割った分のテーブルに必要な静的電力が低減化され得る。さらに、クロック周波数の低減化でテーブルにアクセスする周波数も２で割った分、低下する。電力消費のこの低減化は、ＤＡＣ回路３２６の動作にも同様に適用される。ｍ＝２の値は単なる実施例であり、ｍには、非整数の値を含め他の値が使用され得る。

フォワード回路パスでは、積分器段の値すなわち抵抗および静電容量は変調クロック周波数、すなわちＲＣ＝ｆ（ｆ_ｍ）の関数として決定され得る。変調の周波数がｍからｆ_ｍ／ｍの係数によって下方スケール調整され、フォワード回路パスはｍの信号利得要素を含み、入力パスは１／ｍの信号利得要素を含むので、第１の積分器段Ｒ１Ｃ１のＲＣ積はｆ_ｍのクロック周波数のサイジングから変化しないままになり得、第２の積分器段（Ｒ２^＊Ｃ２）のＲＣ積は、ｆ_ｍ／ｍの関数として決定され得る（例えば、Ｒ２^＊Ｃ２はｆ_ｍ／ｍに比例する）。これによって、Ｒ２^＊Ｃ２の値はＲ１^＊Ｃ１の値よりｍ倍大きくなる結果になり得る。概して、コンデンサの正確なサイジングは抵抗器のサイジングより信頼できる。一部の実施例では、変調クロック周波数の低下およびフォワード回路パスへのｍの利得要素の追加によって、Ｃ２の静電容量の値はＣ１の静電容量の値よりｍ倍大きくなる。

抵抗および静電容量の１つまたは両方が１つの積分器段に対してのみ変更される必要があるので、電力消費は、変調クロックの変更のために両方の積分器段でインピーダンスが変更される場合より少なくなる。こうして、信号利得要素ｍをフォワード回路パスに追加すること、および信号利得要素１／ｍを追加することで、フォワード回路パスの電力消費は、信号利得要素をフォワード回路パスおよび入力パスに組み込むことなく変調クロック周波数が低下される場合より、低減化する。デルタシグマ変調器の信号利得の分散は、単に変調クロックを遅らせるよりもさらに電力消費を大幅に低減化するように見え得る。入力パスの１／ｍ信号利得要素は、入力信号をスケール調整するために入力抵抗器のスケール調整またはアクティブな要素（例えば、オペアンプ）の追加によって実装し得る。より低い電力消費となる取り組みは第１の積分器段での入力抵抗器のスケール調整の効果によって異なり得る。

図４はデルタシグマ変調器の動作の制御の方法４００のフロー図である。４０５で、入力信号はデルタシグマ変調器への入力で受信され、１／ｍの信号利得が入力信号に印加される。入力信号はｍの信号利得を入力信号に印加するフィルタ回路を使用してフィルタ処理される。フィルタ回路には、図２の実施例で示されているように１つ以上の積分器回路段を含み得る。

４１０で、フィルタ処理された入力信号はＡＤＣを使用してデジタル出力に変換される。４１５で、ＡＤＣの出力はフィードバック回路パスを使用して少なくとも１つの第１のＤＡＣにフィードバックされる。フィードバックは、ＡＤＣの出力を１／ｍでスケール調整することを含む。こうして、フィルタ回路を含むフォワード回路パスと１つ以上のＤＡＣを含むフィードバック回路パスとの間の信号利得には相違がある。フォワードパスとフィードバック回路パスとの間の相違は、ｍを１／ｍで割る、すなわちｍ^２になり得る。４２０で、少なくとも１つのＤＡＣの出力はデルタシグマ変調器ループを閉じるためにフィルタ回路に印加される。方法は連続時間でデルタシグマ変調器に関して説明してきた。本方法の取り組みの一部は離散的時間デルタシグマ変調器に拡大し得る。

説明されたいくつかのデバイスおよび方法はデルタシグマ変調器で電力消費を低減化する。デルタシグマ変調器の信号利得の分散は、単に変調クロックを遅らせるよりさらに電力消費を大幅に低減化するようにこの実施例では見え得る。電力低減化のコストは、信号対量子化雑音比（ＳＱＮＲ）のトレードオフとして発生し得る。ＳＱＮＲはＤＡＣ回路のＤＡＣレベルの低減化のために低下し得る。このことは、ＤＡＣの範囲が低減化するが、電流または電圧の値の間のステップサイズは同じままのためである。こうして、ＳＱＮＲが問題にならなる箇所では、より狭い帯域幅を必要とする用途で電力が低減化されたデルタシグマ変調器を使用することが望ましいものとなり得る。

追加の説明および実施例
実施例１は、第１の積分器段およびアナログデジタルコンバータ（ＡＤＣ）回路を含むフォワード回路パスであって、フォワード回路パスの伝達関数がｍの信号利得要素を含み、ｍは正の整数であるフォワード回路パスと、第１の積分器段への入力パスであって、入力パスの伝達関数が１／ｍの信号利得要素を含む入力パスと、ＡＤＣ回路の出力および第１の積分器段のオペアンプの反転入力に動作可能に結合されるフィードバック回路パスであって、フィードバック回路パスが少なくとも第１のデジタルアナログコンバータ（ＤＡＣ）回路を含み、フィードバック回路バスの伝達関数が１／ｍの信号利得要素を含む、フィードバック回路パスとを備える、主題（デルタシグマ変調器回路など）を含み得る。

実施例２では、実施例１の主題が任意選択で、第２の積分器段を含み、ＡＤＣ回路および少なくとも第１のＤＡＣ回路が変調クロック周波数（ｆ_ｍ）で動作し、第１の積分器段は第１の抵抗器および第１のコンデンサを含み、第２の積分器段は第２の抵抗器および第２のコンデンサを含み、第１の抵抗器の抵抗の値および第１のコンデンサの静電容量の値のうちの１つまたは両方が前記変調クロック周波数（ｆ_ｍ）の関数として決定され、第２の抵抗器の抵抗の値および第２のコンデンサのうちの１つまたは両方が前記変調クロック周波数でｍを割ったものを含む。

実施例３では、実施例１の主題が任意選択で、第２の積分器段を含み、第１の積分器段が第１のコンデンサを含み、第２の積分器段が第２のコンデンサを含み、第２のコンデンサの静電容量の値がｍに第１のコンデンサの静電容量の値を掛けたものを含む。

実施例４では、実施例１〜３の１つまたは任意の組み合わせの主題が任意選択で、フィードバック回路パスが１／ｍの信号利得要素を除外する場合、変調クロック周波数よりｍ倍遅い変調クロック周波数（ｆ_ｍ）で動作するＡＤＣ回路およびＤＡＣ回路を含む。

実施例５では、実施例１〜４の１つまたは任意の組み合わせの主題が任意選択で、電流をＩ／ｍにスケール調整するフィードバック回路パスの信号利得要素１／ｍを含み、Ｉは、フィードバック回路パスが１／ｍ信号利得要素を除外する場合の電流であり、少なくとも第１のＤＡＣ回路がフィードバック回路パスのＩ／ｍ電流をスケール調整するためのデジタルコードのテーブルを含む。

実施例６では、実施例５の主題が任意選択で、デジタルコードのテーブルがフラッシュメモリ回路に保存されることを含む。

実施例７では、実施例４〜６の１つまたは任意の組み合わせの主題が任意選択で、第２の積分器段および第２のＤＡＣ回路を含み、第２のＤＡＣ回路がＡＤＣ回路の出力に接続されたＤＡＣ入力とＤＡＣ出力とを含み、ＤＡＣ出力、第１の積分器段の出力、および第２の積分器段の出力がフィルタ回路の出力に接続されている。

実施例８では、実施例２、３、および７の１つまたは任意の組み合わせの主題が任意選択で、連続時間フィルタ回路に含まれている第１の積分器段および第２の積分器段を含む。

実施例９では、実施例７の主題が任意選択で、フィードバック回路パスが、第２のＤＡＣ回路の入力でＡＤＣ回路の出力を変調クロック信号の２分の１クロックサイクル遅延させ、第１のＤＡＣ回路の入力でＡＤＣ回路の出力を変調クロック信号の１クロックサイクル遅延させることを含む。

実施例１０では、実施例１〜９の１つまたは任意の組み合わせの主題が任意選択で、ラッチ式比較回路を含むＡＤＣ回路を含む。

実施例１１では、実施例１〜９の１つまたは任意の組み合わせの主題が任意選択で、ＮビットのフラッシュＡＤＣ回路を含むＡＤＣ回路を含み、Ｎは１より大きい整数である。

請求項１２には主題（デルタシグマ変調器の動作の制御方法、アクションを行なうための手段、または機械により行なわれる場合、機械にアクションを行なわせる命令を含む、機械可読媒体など）が含まれるか、またはフィルタ回路を使用してデルタシグマ変調器への入力で受信される入力信号をフィルタ処理することであって、フィルタ回路がｍの信号利得を入力信号に印加し、入力が１／ｍの信号利得を入力信号に印加する、フィルタ処理することと、フィルタ処理した入力信号をアナログデジタルコンバータ（ＡＤＣ）を使用してデジタル出力に変換することと、フィードバック回路パスを使用してＡＤＣの出力を少なくとも１つの第１のデジタルアナログコンバータ（ＤＡＣ）にフィードバックすることであって、ＡＤＣの出力を１／ｍでスケール調整することを含む、フィードバックすることと、少なくとも１つのＤＡＣの出力をフィルタ回路に印加することとを含む、主題などを含めるために実施例１〜１１のうちの１つの主題または任意の組み合わせを任意選択で組み合わせることができる。

実施例１３では、実施例１２の主題が任意選択で、ＡＤＣ回路およびＤＡＣ回路が変調クロック周波数（ｆ_ｍ）を使用して動作することを含み、入力信号のフィルタ処理が入力信号を第１の積分器段と第２の積分器段とを含む連続時間フィルタ回路に印加することを含み、第１の積分器段は第１の抵抗器および第１のコンデンサを含み、第２の積分器段は第２の抵抗器および第２のコンデンサを含み、第１の抵抗器の抵抗の値および第１のコンデンサの静電容量の値が変調クロック周波数（ｆ_ｍ）の関数として決定され、第２の抵抗器の抵抗の値および前記第２のコンデンサが変調クロック周波数でｍを割ったもの（ｆ_ｍ／ｍ^＊）の関数として決定される。

実施例１４では、実施例１２および１３の１つまたは両方の主題が任意選択で、第１のコンデンサを有する第１の積分器段および第２のコンデンサを有する第２の積分器段を含む連続時間フィルタ回路を使用した入力信号のフィルタ処理を含み、第２のコンデンサの静電容量の値がｍに第１のコンデンサの静電容量の値を掛けたものである。

実施例１５では、実施例１２〜１４の１つまたは任意の組み合わせの主題が任意選択で、変調クロック周波数（ｆ_ｍ）を使用するＡＤＣ回路およびＤＡＣ回路を動作すること含み、変調クロック周波数が、フィードバック回路パスが１／ｍの信号利得要素を除外する場合の変調クロック周波数よりｍ倍遅い。

実施例１６では、実施例１２〜１５の１つまたは任意の組み合わせの主題が任意選択で、電流をＩ／ｍにスケール調整することを含み、Ｉは、フィードバック回路パスが１／ｍ信号利得要素を除外する場合の前記電流で、方法がフィードバック回路パスのＩ／ｍ電流をスケール調整するためにデジタルコードのテーブルを使用してＡＤＣ回路の出力を変換することを含む。

実施例１７では、実施例１２〜１６の１つまたは任意の組み合わせの主題が任意選択で、ＡＤＣの出力を第１のＤＡＣおよび第２のＤＡＣにフィードバックすることを含み、少なくとも１つのＤＡＣの出力をフィルタ回路に印加することは、第１のＤＡＣの出力をフィルタ回路の第１の積分器段に印加し、第２のＤＡＣの前記出力とフィルタ回路の出力とを加算することを含む。

実施例１８には主題（装置など）が含まれるか、またはデルタシグマ変調器を含む主題であって、デルタシグマ変調器が、第１の積分器段および第２の積分器段を含むフィルタ回路であって、第１の積分器段はオペレーショナル増幅器（オペアンプ）を含むフィルタ回路、フィルタ回路の出力に接続されたＡＤＣ入力とＡＤＣ出力とを含むアナログデジタル（ＡＤＣ）回路であって、フィルタ回路およびＡＤＣ回路がフィルタ回路でｍの信号利得要素およびフィルタ回路への入力で１／ｍの信号利得要素を含むフォワード回路パスに含まれ、ｍが正の整数であるアナログデジタル回路、ならびに第１のデジタルアナログ（ＤＡＣ）回路および第２のＤＡＣ回路であって、第１のＤＡＣ回路の出力がオペアンプの反転入力に印加され、第２のＤＡＣ回路の出力がフィルタ回路の出力およびＡＤＣ入力に配置された加算ノードに印加される第１および第２のＤＡＣ回路を含み、ＡＤＣ出力はフィードバック回路パスを使用して第１および第２のＤＡＣの入力に印加され、フィードバック回路パスの伝達関数が１／ｍの信号利得要素を含み、フィードバック回路パスは第２のＤＡＣ回路の入力でＡＤＣ回路の出力を変調クロック信号の２分の１クロックサイクル遅延させ、第１のＤＡＣ回路の入力でＡＤＣ回路の出力を変調クロック信号の１クロックサイクル遅延させる主題を含めるために、実施例１〜１７の１つまたは任意の組み合わせと任意選択で組み合わせられ得る。

実施例１９では、実施例１８の主題は任意選択で、ＡＤＣ回路および少なくとも第１のＤＡＣ回路が変調クロック周波数（ｆ_ｍ）で動作し、第１の積分器段は第１の抵抗器および第１のコンデンサを含み、第２の積分器段は第２の抵抗器および第２のコンデンサを含み、第１の抵抗器の抵抗の値および第１のコンデンサの静電容量の値が前記変調クロック周波数（ｆ_ｍ）の関数として決定され、第２の抵抗器の抵抗の値および前記第２のコンデンサが変調クロック周波数でｍを割ったもの（ｆ_ｍ／ｍ）の関数として決定されることを含む。

実施例２０では、実施例１８および１９の１つまたは両方の組み合わせの主題が任意選択で、電流をＩ／ｍにスケール調整するフィードバック回路パスの信号利得要素１／ｍを含み、Ｉは、フィードバック回路パスが１／ｍ信号利得要素を除外する場合の電流であり、少なくとも第１のＤＡＣ回路がフィードバック回路パスのＩ／ｍ電流をスケール調整するためのデジタルコードのテーブルを含む。

これらの非限定的な実施例は並べ替えまたは組み合わせで組み合わせし得る。

上記の詳細な説明には、詳細な説明の一部である、添付図面への参照が含まれる。図面は、例証として、本発明を実践し得る特定の実施形態を示す。これらの実施形態は、本明細書において「実施例」とも呼ばれる。本明細書で参照される全ての広報、特許、および特許文書は、参照により個別に組み込まれるように、参照によりその全体が本明細書に組み込まれる。本明細書とこのような参照により組み込まれたこれらの文書との間に一貫性のない使用がある場合、組み込まれた参照における使用は、本明細書の使用の補足と考えられるべきであり、相反する不一致については、本明細書における使用が統制する。

本明細書では、用語の「ａ」または「ａｎ」は、特許文書で一般的であるように、「少なくとも１つ」または「１つ以上」の任意の他の事例および使用とは関係なく、１つまたは２つ以上を含むように使用される。本明細書では、用語の「または」は、別段指示のない限り、非排他的であることを指すように、または、「ＡまたはＢ」が「ＡであるがＢではない」、「ＢであるがＡではない」、ならびに「ＡおよびＢ」を含むように使用される。添付の特許請求の範囲では、用語の「含む」および「ｉｎｗｈｉｃｈ」は、それぞれの用語の「備える」および「ｗｈｅｒｅｒｉｎ」の平易な英語の同等物として使用される。また、以下の特許請求の範囲では、用語の「含む」および「備える」は開放型であり、つまり、特許請求の範囲でかかる用語の後に列挙された要素の他に要素を含む、システム、デバイス、物品、またはプロセスが、依然としてその特許請求の範囲に入ると見なされる。さらに、以下の特許請求の範囲では、用語の「第１」、「第２」、および「第３」等は、単に標識として使用されるだけであり、数字上の要件をそれらの物体に課すように意図されない。本明細書に記載の方法実施例は、少なくとも部分的に機械またはコンピュータによる実施であり得る。

上記説明は、例証的であるように意図され、限定的ではない。例えば、上述の実施例（またはその１つ以上の態様）は、相互の組み合わせで使用されてもよい。他の実施形態は、上記説明の考察時に当業者等によって使用され得る。要約書は、読み手が技術的開示の性質を素早く確認することを可能にするように提供される。特許請求の範囲または意味を解釈または限定するためには使用されないという理解のもと、要約書は提出される。また、上記の発明を実施するための形態では、種々の特徴は、本開示を簡素化するためにまとめられ得る。これは、請求されていない開示特徴が任意の請求に不可欠であることを意図するように解釈されるべきではない。むしろ、発明の主題は、特定の開示された実施形態の全ての特徴よりも少ない特徴に存在し得る。したがって、以下の特許請求の範囲は、各請求項が別々の実施形態としてそれ自体存在する状態で、発明を実施するための形態に組み込まれる。本発明の範囲は、かかる特許請求の範囲が権利を与えられる同等物の全範囲とともに、添付の特許請求の範囲を参照して決定されるべきである。

１００デルタシグマ変調器
１０２デジタルアナログコンバータ（ＤＡＣ）
１０４加算要素
１０６積分器
１０８クロックラッチ式比較器
１１０デジタルフィルタおよびデシメータ

Claims

デルタシグマ変調器回路であって、
第１の積分器段およびアナログデジタルコンバータ（ＡＤＣ）回路を含むフォワード回路パスであって、前記フォワード回路パスの伝達関数がｍの信号利得要素を含み、ｍは正の整数であるフォワード回路パスと、
前記第１の積分器段への入力パスであって、前記入力パスの伝達関数が１／ｍの信号利得要素を含む入力パスと
前記ＡＤＣ回路の出力および前記第１の積分器段のオペアンプの反転入力に動作可能に結合されるフィードバック回路パスであって、前記フィードバック回路パスが少なくとも第１のデジタルアナログコンバータ（ＤＡＣ）回路を含み、前記フィードバック回路パスの伝達関数が１／ｍの信号利得要素を含むフィードバック回路パスと、を備える、デルタシグマ変調器回路。
第２の積分器段を含み、前記ＡＤＣ回路および前記少なくとも第１のＤＡＣ回路が変調クロック周波数（ｆ_ｍ）で動作し、前記第１の積分器段は第１の抵抗器および第１のコンデンサを含み、前記第２の積分器段は第２の抵抗器および第２のコンデンサを含み、前記第１の抵抗器の抵抗の値および前記第１のコンデンサの静電容量の値のうちの１つまたは両方が前記変調クロック周波数（ｆ_ｍ）の関数として決定され、前記第２の抵抗器の抵抗の値および前記第２のコンデンサのうちの１つまたは両方が前記変調クロック周波数をｍで割ったもの（ｆ_ｍ／ｍ）の関数として決定される、請求項１に記載のデルタシグマ変調器回路。
第２の積分器段を含み、前記第１の積分器段が第１のコンデンサを含み、前記第２の積分器段が第２のコンデンサを含み、前記第２のコンデンサの静電容量の値が、ｍに前記第１のコンデンサの静電容量の値を掛けたものである、請求項１に記載のデルタシグマ変調器回路。
前記ＡＤＣ回路および前記ＤＡＣ回路が、前記フィードバック回路パスが１／ｍの前記信号利得要素を除外する場合、除外しない場合の変調クロック周波数（ｆ _ｍ）よりｍ倍遅い変調クロック周波数で動作する、請求項１に記載のデルタシグマ変調器回路。
前記フィードバック回路パスの信号利得要素１／ｍが電流をＩ／ｍにスケール調整し、Ｉは、前記フィードバック回路パスが１／ｍ信号利得要素を除外する場合の電流であり、前記少なくとも第１のＤＡＣ回路が前記フィードバック回路パスの前記Ｉ／ｍ電流をスケール調整するためのデジタルコードのテーブルを含む、請求項１に記載のデルタシグマ変調器回路。
前記デジタルコードのテーブルがフラッシュメモリ回路に保存される、請求項５に記載のデルタシグマ変調器回路。
第２の積分器段および第２のＤＡＣ回路を含み、前記第２のＤＡＣ回路が前記ＡＤＣ回路の前記出力に接続されたＤＡＣ入力とＤＡＣ出力とを含み、前記ＤＡＣ出力、前記第１の積分器段の出力、および前記第２の積分器段の出力がフィルタ回路の出力に接続されている、請求項１に記載のデルタシグマ変調器回路。
前記第１の積分器段および前記第２の積分器段が連続時間フィルタ回路に含まれる、請求項７に記載のデルタシグマ変調器回路。
前記フィードバック回路パスが、前記第２のＤＡＣ回路の前記入力で前記ＡＤＣ回路の前記出力を変調クロック信号の２分の１クロックサイクル遅延させ、前記第１のＤＡＣ回路の前記入力で前記ＡＤＣ回路の前記出力を前記変調クロック信号の１クロックサイクル遅延させる、請求項７に記載のデルタシグマ変調器回路。
前記ＡＤＣ回路がラッチ式比較回路を含む、請求項1に記載のデルタシグマ変調器回路。
前記ＡＤＣ回路がＮビットのフラッシュＡＤＣ回路を含み、Ｎは１より大きな整数である、請求項１に記載のデルタシグマ変調器回路。
デルタシグマ変調器の動作を制御する方法であって、
フィルタ回路を使用して前記デルタシグマ変調器への入力で受信した入力信号をフィルタ処理することであって、前記フィルタ回路がｍの信号利得を前記入力信号に印加し、前記入力が１／ｍの信号利得を前記入力信号に印加する、フィルタ処理することと、
アナログデジタルコンバータ（ＡＤＣ）を使用して前記フィルタ処理された入力信号をデジタル出力に変換することと、
フィードバック回路パスを使用して前記ＡＤＣの出力を少なくとも１つの第１のデジタルアナログコンバータ（ＤＡＣ）にフィードバックすることであって、１／ｍで前記ＡＤＣの前記出力をスケール調整することを含む、フィードバックすることと、
前記少なくとも１つのＤＡＣの前記出力を前記フィルタ回路に印加することと、を含む、方法。
前記ＡＤＣ回路および前記ＤＡＣ回路が変調クロック周波数（ｆ_ｍ）を使用して動作することを含み、前記入力信号のフィルタ処理が前記入力信号を第１の積分器段および第２の積分器段を含む連続時間フィルタ回路に印加することを含み、前記第１の積分器段は第１の抵抗器および第１のコンデンサを含み、前記第２の積分器段は第２の抵抗器および第２のコンデンサを含み、前記第１の抵抗器の抵抗の値および前記第１のコンデンサの静電容量の値が前記変調クロック周波数（ｆ_ｍ）の関数として決定され、前記第２の抵抗器の抵抗の値および前記第２のコンデンサが前記変調クロック周波数をｍで割ったもの（ｆ_ｍ／ｍ）の関数として決定される、請求項１２に記載の方法。
前記入力信号のフィルタ処理が、第１のコンデンサを有する第１の積分器段および第２のコンデンサを有する第２の積分器段を含む連続時間フィルタ回路を使用して前記入力信号をフィルタ処理することを含み、前記第２のコンデンサの静電容量の値がｍに前記第１のコンデンサの静電容量の値を掛けたものである、請求項１２に記載の方法。
前記ＡＤＣ回路および前記ＤＡＣ回路が変調クロック周波数（ｆ_ｍ）を使用して動作することを含み、前記フィードバック回路パスが1／ｍの信号利得要素を除外する場合の変調クロック周波数は、除外しない場合の変調クロック周波数よりｍ倍遅い、請求項１２に記載の方法。
１／ｍによる前記ＡＤＣの前記出力のスケール調整は、電流をＩ／ｍにスケール調整することを含み、Ｉは、前記フィードバック回路パスが１／ｍ信号利得要素を除外する場合の電流であり、前記方法が前記フィードバック回路パスの前記Ｉ／ｍ電流をスケール調整するためにデジタルコードのテーブルを使用して前記ＡＤＣ回路の前記出力を変換することを含む、請求項１２に記載の方法。
前記ＡＤＣの出力のフィードバックは、前記ＡＤＣの前記出力を第１のＤＡＣおよび第２のＤＡＣにフィードバックすることを含み、前記少なくとも１つのＤＡＣの前記出力の前記フィルタ回路への前記印加は、前記第１のＤＡＣの前記出力を前記フィルタ回路の第１の積分器段に印加し、前記第２のＤＡＣの前記出力と前記フィルタ回路の出力とを加算することを含む、請求項１２に記載の方法。
デルタシグマ変調器を備える装置であって、前記デルタシグマ変調器が、
第１の積分器段および第２の積分器段を含むフィルタ回路であって、前記第１の積分器段がオペレーショナル増幅器（オペアンプ）を含むフィルタ回路と、
前記フィルタ回路の出力に接続されたＡＤＣ入力とＡＤＣ出力とを含むアナログデジタル（ＡＤＣ）回路であって、前記フィルタ回路および前記ＡＤＣ回路が、前記フィルタ回路のｍの信号利得要素と前記フィルタ回路への入力で１／ｍの信号利得要素とを含むフォワード回路パスに含まれ、ｍが正の整数であるアナログデジタル（ＡＤＣ）回路と、
第１のデジタルアナログ（ＤＡＣ）回路および第２のＤＡＣ回路であって、前記第１のＤＡＣ回路の前記出力が前記オペアンプの反転入力に印加され、前記第２のＤＡＣ回路の前記出力が前記フィルタ回路の出力と前記ＡＤＣ入力とに配置された加算ノードに印加され、前記ＡＤＣ出力がフィードバック回路パスを使用して前記第１および第２のＤＡＣの前記入力に印加され、前記フィードバック回路パスの伝達関数が１／ｍの信号利得要素を含み、前記フィードバック回路パスが前記第２のＤＡＣ回路の前記入力で前記ＡＤＣ回路の前記出力を変調クロック信号の２分の１クロックサイクル遅延させ、前記第１のＤＡＣ回路の前記入力で前記ＡＤＣ回路の前記出力を前記変調クロック信号の１クロックサイクル遅延させる、第１のデジタルアナログ（ＤＡＣ）回路および第２のＤＡＣ回路と、を含む、装置。
前記ＡＤＣ回路および前記少なくとも第１のＤＡＣ回路が変調クロック周波数（ｆ_ｍ）で動作し、前記第１の積分器段が第１の抵抗器および第１のコンデンサを含み、前記第２の積分器段が第２の抵抗器および第２のコンデンサを含み、前記第１の抵抗器の抵抗の値および前記第１のコンデンサの静電容量の値が前記変調クロック周波数（ｆ_ｍ）の関数として決定され、前記第２の抵抗器の抵抗の値および前記第２のコンデンサが前記変調クロック周波数をｍで割ったもの（ｆ_ｍ／ｍ）の関数として決定される、請求項１８に記載の装置。
前記フィードバック回路パスの信号利得要素１／ｍが電流をＩ／ｍにスケール調整し、Ｉは、前記フィードバック回路パスが１／ｍ信号利得要素を除外する場合の電流であり、前記少なくとも第１のＤＡＣ回路が前記フィードバック回路パスの前記Ｉ／ｍ電流をスケール調整するためのデジタルコードのテーブルを含む、請求項１８に記載の装置。