JP6650715B2 - 撮像素子及びその制御方法、及び撮像装置 - Google Patents

Description

本発明は、撮像素子及び該撮像素子を備えた撮像装置、及び該撮像素子の制御方法に関する。

近年、複数の光電変換部による画素内瞳分割機能を有する画素を備えた撮像素子を用いた、所謂、撮像面位相差検出方式の焦点検出を行う焦点検出方法が提案されている。このような焦点検出方法に利用可能な信号を出力する撮像素子の一例として、２次元に配列したマイクロレンズアレイのマイクロレンズ毎に、１対の光電変換部を設けた画素を有するものがある。

特許文献１では、上述したような撮像素子を用いた次のような制御が開示されている。まず、マイクロレンズにより瞳分割された光電変換部Ａと光電変換部Ｂを有する画素から、光電変換部Ａの出力信号であるＡ像信号と光電変換部Ａと光電変換部Ｂの加算信号であるＡ＋Ｂ像信号を読み出す。そして、（Ａ＋Ｂ像信号）−（Ａ像信号）によりＢ像信号を計算し、得られたＡ像信号とＢ像信号を用いて位相差検出方式の焦点検出を実施するとともに、Ａ＋Ｂ像信号を用いて被写体画像を作成する。しかしながら、Ａ像信号とＡ＋Ｂ像信号を読み出すと、読み出し時間が２倍かかるためフレームレートが低下するという問題がある。

そこで、特許文献２には、１本の垂直信号線に対して２系統のＡＤ変換処理部を設け、Ａ像信号とＡ＋Ｂ像信号を並列にＡＤ変換する方法が提案されている。

また、特許文献３では、焦点検出領域を含まない行からはＡ＋Ｂ像信号のみを読み出すようにすることで、フレームレートを改善することが開示されている。

特開２０１３−１０６１９４号公報 特開２０１３−１８３２７９号公報 特開２０１３−２１１８３３号公報

しかしながら、特許文献２に記載された方法では、フレームレートが高いまま２つのＡＤ変換処理部を同時に動作させると、消費電力が高くなるという問題が生じる。

また、特許文献３に記載された方法では、Ａ像信号とＡ＋Ｂ像信号の両方を読み出す行の水平同期期間とＡ＋Ｂ像信号のみを読み出す行の水平同期期間の長さが異なってしまう。この状態で、露光時間制御のために電子シャッタを用いると、Ａ像信号とＡ＋Ｂ像信号の両方を読み出す水平同期期間に同期して実施される露光時間と、Ａ＋Ｂ像信号のみを読み出す水平同期期間に同期して実施される露光時間とのずれ量が、画面内で異なるという問題が生じる。そのため、焦点検出領域を含む行と、焦点検出領域を含まない行とで、露光期間のずれ量が異なるので、焦点検出領域の境界で、ローリングシャッタにより移動被写体に生じるローリング歪が不自然に曲がってしまう。

このように、撮像面位相差検出方式の焦点検出を実施するとともに、Ａ＋Ｂ像信号を用いて被写体画像を作成するためには、フレームレートの維持と消費電力削減、露光時間の均一化とローリング歪の曲がりを解消するという課題がある。

本発明は上記問題点を鑑みてなされたものであり、画素内瞳分割機能を有する画素から、焦点検出に用いる信号と画像生成に用いる信号とを読み出す際の消費電力を削減すると共に、一定のレートで高速に読み出せるようにすることを目的とする。

上記目的を達成するために、本発明の撮像素子は、行列状に配列された複数のマイクロレンズそれぞれに対して設けられた第１から第４の光電変換部と、前記第１から第４の光電変換部から転送された信号を一時的に保持する保持手段と、を備える画素領域と、複数の読み出し動作のうちのいずれかを行って前記保持手段から信号を読み出す駆動手段と、を有し、前記複数の読み出し動作は、前記第１の光電変換部から前記保持手段へ信号を転送した後に、前記保持手段に保持された信号を前記画素領域の外に出力し、前記第１及び第２の光電変換部から前記保持手段へ信号を転送した後に、前記保持手段に保持された信号を前記画素領域の外に出力し、前記第１から第４の光電変換部から前記保持手段へ信号を転送した後に、前記保持手段に保持された信号を前記画素領域の外に出力する第１の読み出し動作と、前記第１の光電変換部から前記保持手段への信号の転送、及び、前記第１及び第２の光電変換部から前記保持手段への信号を転送を順次、行い、前記保持手段に保持された信号を前記画素領域の外に出力せずに、前記第１から第４の光電変換部から前記保持手段へ信号を転送し、前記保持手段に保持された信号を前記画素領域の外に出力する第２の読み出し動作と、を含み、前記第１の読み出し動作と前記第２の読み出し動作において、前記保持手段への信号の転送を同じタイミングで行い、前記駆動手段は、焦点検出領域を含まない行から信号を読み出す場合に、前記第２の読み出し動作を行う。

本発明によれば、画素内瞳分割機能を有する画素から、焦点検出に用いる信号と画像生成に用いる信号とを読み出す際の消費電力を削減すると共に、一定のレートで高速に読み出すことができる。

本発明の実施形態に係る撮像装置の構成を示すブロック図。 第１の実施形態に係る撮像素子の概略構成を示す図。 第１の実施形態に係る画素の構成を示す等価回路図。 第１の実施形態に係る画素の概略構成を示す図。 第１の実施形態に係る列信号処理部の回路構成を示す図。 第１の実施形態に係る撮像素子の第１の読み出し動作を説明するタイミング図。 第１の実施形態に係る撮像素子の第２の読み出し動作を説明するタイミング図。 第１の実施形態に係る撮像素子の第３の読み出し動作を説明するタイミング図。 第１及び第２の実施形態に係る焦点検出領域の配置例を示す図。 第２の実施形態に係る画素の構成を示す等価回路図。 第２の実施形態に係る画素の概略構成を示す図。 第２の実施形態に係る列信号処理部の回路構成を示す図。 第２の実施形態に係る撮像素子の第４の読み出し動作を説明するタイミング図。 第２の実施形態に係る撮像素子の第５の読み出し動作を説明するタイミング図。 第２の実施形態に係る撮像素子の第６の読み出し動作を説明するタイミング図。 第３の実施形態に係る撮像素子の第７の読み出し動作を説明するタイミング図。

以下、添付図面を参照して本発明を実施するための形態を詳細に説明する。なお、以下に説明する実施形態は、本発明の実現手段としての一例であり、本発明が適用される装置の構成や各種条件によって適宜修正又は変更されるべきものであり、本発明は以下の実施形態に限定されるものではない。

＜第１の実施形態＞
本発明の第１の実施形態について説明する。図１は、第１の実施形態に係る撮像装置の構成を示すブロック図である。本実施形態の撮像装置は、デジタルスチルカメラやデジタルビデオカメラなどに応用可能である。

図１に示す撮像装置は、光学鏡筒１１、撮像素子１２、信号処理部１３、圧縮伸張部１４、同期制御部１５、操作部１６、画像表示部１７及び画像記録部１８を備えている。

光学鏡筒１１は、被写体からの光を撮像素子１２に集光するためのレンズ、レンズを移動させてズームや合焦を行うための駆動機構、メカニカルシャッタ機構、絞り機構などを備えている。これらのうちの可動部は、同期制御部１５からの制御信号に基づいて駆動される。

撮像素子１２は、例えばＸＹアドレス方式のＣＭＯＳセンサである。撮像素子１２は、ＣＤＳ（Correlated Double Sampling）回路、ＡＧＣ（Auto Gain Control）回路、ＡＤ（Analog Digital）変換器等を備え、同期制御部１５からの制御信号により制御される。ＣＭＯＳセンサは、同期制御部１５からの制御信号に応じて撮像（露光や信号読み出し、リセットなどの撮像動作）を実行し、画像信号を出力する。そして、ＣＤＳ回路によるノイズ除去、ＡＧＣ回路による利得制御、及び、ＡＤ変換器によるアナログデジタル変換を経て、デジタル化された画像信号を出力する。

信号処理部１３は、同期制御部１５の制御の下で、撮像素子１２から入力されるデジタル化された画像信号に対して、ホワイトバランス調整処理や色補正処理、ＡＦ（Auto Focus）処理、ＡＥ（Auto Exposure）処理等の信号処理を実行する。圧縮伸張部１４は、同期制御部１５の制御の下で動作し、信号処理部１３からの画像信号に対して、ＪＰＥＧ（Joint Photographic Coding Experts Group）方式などの所定の静止画像データフォーマットで圧縮符号化処理を行う。また、同期制御部１５から供給された静止画像の符号化データを伸張復号化処理する。さらに、ＭＰＥＧ（Moving Picture Experts Group）方式などにより、動画像の圧縮符号化／伸張復号化処理を実行可能なようにしてもよい。

同期制御部１５は、例えば、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などから構成されるマイクロコントローラである。そして、ＲＯＭなどに記憶されたプログラムを実行することにより、撮像装置の各部を統括的に制御する。

操作部１６は、例えばシャッタレリーズボタンなどの各種操作キーやレバー、ダイヤルなどから構成され、ユーザによる入力操作に応じた制御信号を同期制御部１５に出力する。画像表示部１７は、ＬＣＤ（Liquid Crystal Display）などの表示デバイスや、これに対するインタフェース回路などからなる。そして、同期制御部１５から供給された画像信号から表示デバイスに表示させるための画像信号を生成し、この信号を表示デバイスに供給して画像を表示させる。

画像記録部１８は、例えば、可搬型の半導体メモリや、光ディスク、ＨＤＤ（Hard Disk Drive）、磁気テープなどとして実現され、圧縮伸張部１４により符号化された画像データファイルを同期制御部１５から受け取って記憶する。また、同期制御部１５からの制御信号を基に指定されたデータを読み出し、同期制御部１５に出力する。

次に、上記構成を有する撮像装置における基本的な動作について説明する。静止画像の撮像前には、撮像素子１２から出力された画像信号が信号処理部１３に順次供給される。信号処理部１３は、撮像素子１２からのデジタル画像信号に対して画質補正処理を施し、表示画像用の信号として、同期制御部１５を通じて画像表示部１７に供給する。これにより、表示用画像が表示され、ユーザは表示された画像を見て画角合わせ等を行うことが可能となる。また、この時に出力された画像信号から、位相差検出方式の焦点検出や、必要であれば、コントラスト検出方式の焦点検出を行い、被写体のピント合わせを行うＡＦ処理を実施する。

この状態で、操作部１６のシャッタレリーズボタンが押下されると、同期制御部１５の制御により、撮像素子１２からの１フレーム分の画像信号が信号処理部１３に取り込まれる。信号処理部１３は、取り込んだ１フレーム分の画像信号に画質補正処理を施し、処理後の画像信号を圧縮伸張部１４に供給する。圧縮伸張部１４は、入力された画像信号を圧縮符号化し、生成した符号化データを同期制御部１５を通じて画像記録部１８に供給する。これにより、撮像された静止画像のデータファイルが画像記録部１８に記録される。

一方、画像記録部１８に記録された静止画像のデータファイルを再生する場合には、同期制御部１５は、操作部１６からの操作入力に応じて、選択されたデータファイルを画像記録部１８から読み込み、圧縮伸張部１４に供給して伸張復号化処理を実行させる。復号化された画像信号は同期制御部１５を介して画像表示部１７に供給され、これにより静止画像が再生表示される。

また、動画像を記録する場合には、信号処理部１３で順次処理された画像信号に圧縮伸張部１４で圧縮符号化処理を施し、生成された動画像の符号化データを順次画像記録部１８に転送して記録する。また、画像記録部１８に記録された動画像を再生する場合には、画像記録部１８から動画像の符号化データを順次読み出して圧縮伸張部１４に供給し、伸張復号化処理させて画像表示部１７に供給することで、動画像が再生表示される。

図２は、第１の実施形態に係る撮像素子１２の概略構成を示す図である。図２に示す撮像素子１２は、上述したようにＸＹアドレス方式のＣＭＯＳセンサである。撮像素子１２において、画素領域２０１は、不図示の光電変換部とトランジスタからなる複数のＣＭＯＳセンサの単位画素２００で構成され、水平方向・垂直方向に行列状に配列されている。なお、図２では、行をｒ、列をｃとして、単位画素２００をＰｒｃ（Ｐ１１〜Ｐ４６）として表している。以下の説明では、特定の単位画素２００を示す場合に、画素Ｐｒｃと記載する。また、図２においては４×６配列（４行６列）の例を示しているが、画素領域２０１における画素配列は、この数に限定されるものではない。

また、複数の単位画素２００には、奇数行がＲ（赤）フィルタとＧ（緑）フィルタの繰り返し、偶数行がＧ（緑）フィルタとＢ（青）フィルタの繰り返しとなる２×２配列の色フィルタが配置されているものとする。

垂直走査部２０２は、画素領域２０１の単位画素２００を１行ずつ選択し、選択した行の画素のリセット動作や読み出し動作を駆動制御する。画素制御信号２２１は、行毎に共通に接続され、垂直走査部２０２による行単位の駆動制御信号を伝達する。

奇数列信号線２３１は列毎に共通に接続され、画素制御信号２２１により選択された行の奇数列の画素の信号が、それぞれ対応する奇数列信号線２３１に読み出される。同様に、偶数列信号線２３２は列毎に共通に接続され、画素制御信号２２１により選択された行の偶数列の画素の信号が、それぞれ対応する偶数列信号線２３２に読み出される。

奇数列信号処理部２０３は、各奇数列信号線２３１に対応して、また、偶数列信号処理部２０４は、各偶数列信号線２３２に対応して設けられる。そして、奇数列信号線２３１及び偶数列信号線２３２を通して送られてくる行単位の画素の信号に対して、デジタル化を含む後述する信号処理を実施する。

奇数列ランプ波発生部２０５及び偶数列ランプ波発生部２０６は、奇数列信号処理部２０３及び偶数列信号処理部２０４が信号処理で用いるランプ波信号を、ＴＧ（Timing Generator）２１１から供給される制御信号とクロック信号を基に作成する。奇数列参照信号線２４１及び偶数列参照信号線２４２は、奇数列ランプ波発生部２０５及び偶数列ランプ波発生部２０６が発生したランプ波信号を、それぞれ対応する奇数列信号処理部２０３及び偶数列信号処理部２０４に供給する。

奇数列水平走査部２０７は、奇数列選択線２５１を介して奇数列信号処理部２０３を列毎に選択し、デジタル化された画素信号を奇数列出力線２６１を介して奇数列出力部２０９に転送するように制御する。同様に、偶数列水平走査部２０８は、偶数列選択線２５２を介して偶数列信号処理部２０４を列毎に選択し、デジタル化された画素信号を偶数列出力線２６２を介して偶数列出力部２１０に転送するように制御する。奇数列出力部２０９及び偶数列出力部２１０は、デジタル化された行単位の画素信号を信号処理部１３へ出力する。

ＴＧ２１１は、同期制御部１５からの制御信号に基づいて、撮像素子１２の各部の動作に必要な各種のクロック信号や制御信号などを出力する。

なお、垂直走査部２０２、奇数列信号処理部２０３、偶数列信号処理部２０４、奇数列水平走査部２０７及び偶数列水平走査部２０８にも、ＴＧ２１１からクロック信号及び制御信号が入力される。

図３は、第１の実施形態に係る撮像素子１２の単位画素２００の構成を示す等価回路図である。点線で囲われた画素２００は、画素領域２０１を構成する画素の１つを代表して示している。また、単位画素２００は、画素制御信号２２１及び奇数列信号線２３１（または偶数列信号線２３２）により他の回路と接続される。図３に示す例では、単位画素２００は、図２に示す配列における画素Ｐｒ１等の奇数列画素とし、奇数列信号線２３１に接続しているものとして説明する。なお、画素Ｐｒ２等の偶数列画素も、偶数列信号線２３２に接続する以外は奇数列画素と同様であるので、説明を省略する。

奇数列信号線２３１は、負荷回路及び奇数列信号処理部２０３に接続すると共に、垂直方向に配列された１列の奇数列画素に共通して接続され、各画素の信号を出力するために用いられる。同様に、偶数列信号線２３２は、負荷回路及び偶数列信号処理部２０４に接続すると共に、垂直方向に配列された１列の偶数列画素に共通して接続され、各画素の信号を出力するために用いられる。

画素制御信号２２１は、リセット制御信号ｐＲ、転送制御信号ｐＴａ，ｐＴｂ、垂直選択線ｐＳＥＬをまとめて示したものである。各画素制御信号２２１は、垂直走査部２０２に接続すると共に、水平方向に配列された１行の画素に共通して接続され、垂直走査部２０２は、水平１行の画素を同時に制御することで、リセットや信号読み出しが可能になっている。

光電変換素子Ｄ１ａ，Ｄ１ｂは、光を電荷に変換すると共に、変換された電荷を蓄積するフォトダイオードであり、ＰＮ接合のＰ側が接地され、Ｎ側がそれぞれ転送トランジスタ（転送スイッチ）Ｔ１ａ，Ｔ１ｂのソースに接続されている。

転送トランジスタＴ１ａ，Ｔ１ｂは、ゲートがそれぞれ転送制御信号ｐＴａ，ｐＴｂに、ドレインがフローティングデフュージョン（ＦＤ）容量Ｃｆｄに接続し、光電変換素子Ｄ１ａ，Ｄ１ｂからＦＤ容量Ｃｆｄへの電荷の転送を制御する。ＦＤ容量Ｃｆｄは、一方が接地され、光電変換素子Ｄ１ａ，Ｄ１ｂから転送された電荷を電圧に変換する際に電荷を一時的に蓄積する。すなわち、光電変換素子Ｄ１ａ，Ｄ１ｂの信号を一時的に保持する。以下、転送トランジスタＴ１ａ，Ｔ１ｂのドレインと、ＦＤ容量Ｃｆｄの他方の接続点を、ＦＤノード３０１と呼ぶ。

リセットトランジスタ（リセットスイッチ）Ｔ２は、ゲートがリセット制御信号ｐＲに接続し、ドレインが電源電圧Ｖｄｄに接続し、ソースがＦＤ容量Ｃｆｄに接続し、ＦＤノード３０１の電位を電源電圧Ｖｄｄにリセットする。

駆動トランジスタ（増幅部）Ｔｄｒｖは、画素内アンプを構成するトランジスタで、ゲートがＦＤ容量Ｃｆｄに接続し、ドレインが電源電圧Ｖｄｄに接続し、ソースが選択トランジスタ（選択スイッチ）Ｔ３のドレインに接続する。そして、ＦＤ容量Ｃｆｄの電圧に応じた電圧を出力する。

選択トランジスタＴ３は、ゲートが垂直選択線ｐＳＥＬに接続し、ソースが奇数列信号線２３１に接続し、駆動トランジスタＴｄｒｖの出力を単位画素２００の出力信号として、奇数列信号線２３１に出力する。

負荷回路の負荷トランジスタＴｌｏｄは、奇数列信号線２３１及び偶数列信号線２３２のそれぞれに設けられ、ソースとゲートが接地し、ドレインが奇数列信号線２３１及び偶数列信号線２３２にそれぞれ接続している。そして、対応する奇数列信号線２３１または偶数列信号線２３２に接続されている列の単位画素２００の駆動トランジスタＴｄｒｖと共に、画素内アンプとなるソースフォロア回路を構成している。通常、単位画素２００の信号を出力する時は、負荷トランジスタＴｌｏｄをゲート接地の定電流源として動作させる。

なお、本実施形態の記載において、駆動トランジスタＴｄｒｖ及び負荷トランジスタＴｌｏｄ以外のトランジスタは、スイッチとして働き、ゲートに接続されている制御信号がＨｉｇｈの時に導通し（ＯＮ）、Ｌｏｗの時に遮断する（ＯＦＦ）こととする。

図４は、第１の実施形態に係る撮像素子１２の単位画素２００の概略構成を示す図である。図４（ａ）は、２×２に配列した単位画素２００の平面図を示し、図４（ｂ）は、図４（ａ）のｘ−ｘ’の断面図を示す。

４０１ａ，４０１ｂは、それぞれ光電変換素子Ｄ１ａ，Ｄ１ｂのＰＮ接合のＮ側に対応し、基板がＰ側に対応する。４０２は、図３に示す画素２００の回路構成のうち、その他の回路部分を示す。なお、画素制御信号２２１、奇数列信号線２３１及び偶数列信号線２３２は、図示していない。

また、単位画素毎にマイクロレンズ４０３が設けられている。第１の実施形態の場合、マイクロレンズ４０３は、光電変換素子Ｄ１ａ，Ｄ１ｂの両方を均等に覆うように、各画素２００の中心から、図の下方向にずれて配置されている。

更に、上述したように、画素毎に、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のいずれかの色の色フィルタ４０４が設けられ、光電変換素子Ｄ１ａ，Ｄ１ｂの両方を均等に覆う構成となっている。

図４に示すように、１つのマイクロレンズ４０３を２つの光電変換素子Ｄ１ａ及びＤ１ｂが共有している。そのため、光電変換素子Ｄ１ａから得られる画像と光電変換素子Ｄ１ｂから得られる画像を基にした、公知の位相差検出方式の焦点検出が可能となっている。

図５は、第１の実施形態に係る撮像素子１２の奇数列信号処理部２０３の回路構成を示す図である。ここでは、奇数列画素に対応した奇数列信号処理部２０３を例にして説明するが、偶数列画素に対応した偶数列信号処理部２０４も、奇数列信号処理部２０３と同様の構成を有するため、説明は省略する。

保持容量Ｃ１，Ｃ４は、一方が接地され、それぞれ奇数列信号線２３１からの信号を受け取り、保持する。選択スイッチＳｗ１，Ｓｗ４は、それぞれ選択制御信号ｐＳ１，ｐＳ２により導通／遮断が制御され、奇数列信号線２３１から受け取った信号を、対応する保持容量Ｃ１，Ｃ４に転送する。

比較器Ｃｏｍｐ１，Ｃｏｍｐ２は、２つの入力を比較し、比較結果を出力する。例えば、入力される２つの信号の大小関係が逆転した時に、ＨｉｇｈからＬｏｗに出力信号が変化することで、比較結果を出力する。結合容量Ｃ２，Ｃ５は、一方がそれぞれ対応する保持容量Ｃ１，Ｃ２に接続され、他方がそれぞれ対応する比較器Ｃｏｍｐ１，Ｃｏｍｐ２の一方の入力に接続される。結合容量Ｃ２，Ｃ５は、さらに、相関二重サンプリング（ＣＤＳ）を行うためのクランプ容量としても機能する。

結合容量Ｃ３，Ｃ６は、一方をそれぞれ対応するランプ信号Ｖｒｍｐ１，Ｖｒｍｐ２に接続し、他方をそれぞれ対応する比較器Ｃｏｍｐ１，Ｃｏｍｐの他方の入力に接続する。

初期化スイッチＳｗ２，Ｓｗ３，Ｓｗ５，Ｓｗ６は，初期化制御信号ｐＣｒ１により導通／遮断が制御され、比較器Ｃｏｍｐ１，Ｃｏｍｐ２の入力を初期化電圧Ｖｒｆにすることで、比較器Ｃｏｍｐ１，Ｃｏｍｐ２を初期化する。

カウンタ回路５１１，５２１は、カウンタ制御信号ｐＣＮＴのクロックを基にカウンタを動作させると共に、対応する比較器Ｃｏｍｐ１，Ｃｏｍｐ２からの比較結果の信号を受けて、その時のカウント値を出力する。また、カウンタ回路５１１，５２１は、カウンタ制御信号ｐＣＮＴにより、ダウンカウントとアップカウントの切り換えが可能となっており、これを用いて、ノイズ低減を実現している。この時のカウント値が、奇数列信号線２３１を介して受け取った画素信号をデジタル化した信号となっている。

ラッチ回路５１２，５２２は、ラッチ制御信号ｐＬＴＣにより制御され、対応するカウンタ回路５１１，５２１が出力するカウント値を一時的に保持するとともに、ラッチ制御信号ｐＬＴＣを介した制御により保持しているカウント値を出力する。

メモリ回路５１３，５２３は、メモリ制御信号ｐＭＥＭに接続し、メモリ制御信号ｐＭＥＭを介した制御により対応するラッチ回路５１２，５２２が出力するカウント値を画素のデジタル信号として記憶する。また、メモリ回路５１３，５２３は、対応するメモリ選択制御信号ｐＨ１，ｐＨ２により、記憶している画素のデジタル信号を、対応するデジタル出力線ＤＳｉｇ１，ＤＳｉｇ２に出力する。

ここで、選択制御信号ｐＳ１，ｐＳ２、初期化制御信号ｐＣｒ１、カウンタ制御信号ｐＣＮＴ、ラッチ制御信号ｐＬＴＣ及びメモリ制御信号ｐＭＥＭが、図２に示すＴＧ２１１から制御線２８１に出力される。また、ランプ信号Ｖｒｍｐ１，Ｖｒｍｐ２は、図２に示す奇数列ランプ波発生部２０５から奇数列参照信号線２４１に出力され、メモリ選択制御信号ｐＨ１，ｐＨ２は、図２に示す奇数列水平走査部２０７から奇数列選択線２５１に出力される。更に、デジタル出力線ＤＳｉｇ１，ＤＳｉｇ２は、図２に示す奇数列出力部２０９に接続する奇数列出力線２６１に対応する。

上述した通り、偶数列信号処理部２０４は奇数列信号処理部２０３と同様の構成を有している。従って、図２に示すＴＧ２１１からの制御線２８２は、制御線２８１と同様の制御信号を出力する。また、図２に示す偶数列ランプ波発生部２０６からの偶数列参照信号線２４２は、奇数列参照信号線２４１と同様のランプ信号を出力する。更に、図２に示す偶数列水平走査部２０８からの偶数列選択線２５２は、奇数列選択線２５１と同様の制御信号を出力し、図２に示す偶数列出力部２１０に接続する偶数列出力線２６２は、奇数列出力線２６１と同様の制御信号を出力する。

なお、図５に示すスイッチＳｗ１〜Ｓｗ６は、制御信号がＨｉｇｈの時に導通し（ＯＮ）、Ｌｏｗの時に遮断する（ＯＦＦ）こととする。

次に、第１の実施形態における撮像素子１２の駆動方法について、図６〜図８を参照して説明する。なお、図６〜図８に示す各制御信号により、奇数列信号処理部２０３及び偶数列信号処理部２０４の各回路が駆動される。以下の説明において、奇数列用の構成と偶数列用の構成が同じ処理を行う場合、「奇数列」「偶数列」の記載を省略する。

●第１の読み出し動作
図６は、第１の実施形態に係る撮像素子１２の第１の読み出し動作を説明するタイミング図である。ここでは、画素領域２０１に配列された画素２００の内のいずれか１画素（例えば、１行目の画素Ｐ１ｃ）を読み出す場合を例にして説明する。

水平同期信号ＨＤは、画素領域２０１に配列された画素２００を行毎に読み出す際の同期信号である。画素制御線２２１に出力されるリセット制御信号ｐＲ、転送制御信号ｐＴａ，ｐＴｂ、垂直選択線ｐＳＥＬは、画素Ｐ１ｃを含む１行目の制御パルスである。

選択制御信号ｐＳ１，ｐＳ２、初期化制御信号ｐＣｒ１は、列信号線２３１，２３２に読み出された信号を、対応する信号処理部２０３，２０４が処理する際の制御パルスである。水平走査制御信号ｐＨｒは信号線２８５，２８６に出力され、水平走査部２０７，２０８は、メモリ選択線ｐＨ１，ｐＨ２を介して水平走査制御信号ｐＨｒを出力し、信号処理部２０３，２０４のメモリ回路５１３，５２３を制御する。画素Ｐ１ｃの信号Ｖｓｉｇが、列信号線２３１，２３２に読み出される。ランプ信号Ｖｒｍｐ１，Ｖｒｍｐ２は、信号処理部２０３，２０４の比較器Ｃｏｍｐ１，Ｃｏｍｐ２に入力される。

第１の読み出し動作では、まず、ＦＤノード３０１をリセットした信号（Ｎ信号）を読み出す。その後、ＦＤノード３０１に光電変換素子Ｄ１ａの電荷に対応した信号（Ａ信号）を読み出す。そして、ＦＤノード３０１に光電変換素子Ｄ１ａの電荷を読み出した後に光電変換素子Ｄ１ｂの電荷を読み出すことで、光電変換素子Ｄ１ａとＤ１ｂの電荷を加算した信号（Ａ＋Ｂ信号）の読み出しを行う。この時に、Ａ信号が焦点検出用信号の基となる信号となり、Ａ＋Ｂ信号が画像取得用信号の基となる信号となる。

以下の説明において、Ｎ信号、Ａ信号、Ａ＋Ｂ信号の振幅を、それぞれＶｎ、Ｖａ、Ｖａｂと表し、Ｎ信号を含むＡ信号、Ａ＋Ｂ信号の振幅は、それぞれＶｎａ、Ｖｎａｂと表す。

図６において、時刻ｔ０１〜ｔ０５は、電子シャッタ動作としての１行目の画素Ｐ１ｃのリセット動作のタイミングを示す。時刻ｔ０１において、電子シャッタ動作を行う水平同期期間が始まると、まず、時刻ｔ０２において、リセット制御信号ｐＲをＨｉｇｈにしてリセットトランジスタＴ２をＯＮすることで、ＦＤノード３０１の電位を電源電圧Ｖｄｄにリセットする。

次に、時刻ｔ０３において、転送制御信号ｐＴａ，ｐＴｂをＨｉｇｈにして転送トランジスタＴ１ａ，Ｔ１ｂをＯＮにして、光電変換素子Ｄ１ａ，Ｄ１ｂに蓄積されている電荷をＦＤノード３０１に転送することで、光電変換素子Ｄ１ａ，Ｄ１ｂをリセットする。続いて、時刻ｔ０４において、転送制御信号ｐＴａ，ｐＴｂをＬｏｗにして転送トランジスタＴ１ａ，Ｔ１ｂをＯＦＦすることで、光電変換素子Ｄ１ａ，Ｄ１ｂにおける電荷蓄積が開始される。

そして、時刻ｔ０５において、リセット制御信号ｐＲをＬｏｗにしてリセットトランジスタＴ２をＯＦＦする。この時、信号処理部２０３，２０４では、画素Ｐ１ｃ以外の画素の信号を処理しているため、選択制御信号ｐＳ１，ｐＳ２、初期化制御信号ｐＣｒ１、水平走査制御信号ｐＨｒ、信号Ｖｓｉｇ、ランプ信号Ｖｒｍｐ１，Ｖｒｍｐ２は、点線で表現している。

時刻ｔ０６は、設定された露光時間経過後の水平同期期間の始まりを示す。時刻ｔ０６〜ｔ２３までの１水平同期期間において、１行分の画素Ｐ１ｃの信号が出力される。

まず、時刻ｔ０７において、リセット制御信号ｐＲをＨｉｇｈにしてリセットトランジスタＴ２をＯＮすることで、ＦＤノード３０１の電位を電源電圧Ｖｄｄにリセットする。同時に、垂直選択線ｐＳＥＬをＨｉｇｈにして選択トランジスタＴ３をＯＮすることで、ソースフォロア回路を動作させ、ＦＤノード３０１の電位に対応する電圧を列信号線２３１，２３２に出力する。

また、同時に、選択制御信号ｐＳ１，ｐＳ２をＨｉｇｈにして選択スイッチＳｗ１，Ｓｗ４をＯＮすることで、列信号線２３１，２３２に出力された信号を保持容量Ｃ１，Ｃ４に伝達する。更に、同時に、初期化制御信号ｐＣｒ１をＨｉｇｈにして初期化スイッチＳｗ２，Ｓｗ３，Ｓｗ５，Ｓｗ６をＯＮすることで、比較器Ｃｏｍｐ１，Ｃｏｍｐ２の入力を初期化電圧Ｖｒｆに設定する。

次に、時刻ｔ０８において、リセット制御信号ｐＲをＬｏｗにしてリセットトランジスタＴ２をＯＦＦする。その後、列信号線２３１，２３２に出力された信号が安定するのを待つ。この時に画素Ｐ１ｃから出力される信号Ｖｓｉｇが、ＦＤノード３０１をリセットした信号となるＮ信号Ｖｎである。

そして、列信号線２３１，２３２に出力されたＮ信号Ｖｎが安定した時刻ｔ０９において、選択制御信号ｐＳ１，ｐＳ２をＬｏｗにして選択スイッチＳｗ１，Ｓｗ４をＯＦＦすることで、保持容量Ｃ１，Ｃ４に伝達されたＮ信号Ｖｎを保持する。同時に、初期化制御信号ｐＣｒ１をＬｏｗにして初期化スイッチＳｗ２，Ｓｗ３，Ｓｗ５，Ｓｗ６をＯＦＦすることで、比較器Ｃｏｍｐ１，Ｃｏｍｐ２の入力電位を初期化電圧Ｖｒｆに設定する。

この時、結合容量Ｃ２，Ｃ５は、初期化電圧ＶｒｆとＮ信号Ｖｎの差分に相当する電位差を保持していることになる。また、結合容量Ｃ３，Ｃ６は、初期化電圧Ｖｒｆとランプ信号が発生する前の電圧との差分に相当する電位差をそれぞれ保持していることになる。

この時の時刻ｔ０７から時刻ｔ０９までをＮ信号Ｖｎの保持動作期間Ｔｎとする。そして、時刻ｔ０９以降において、Ｎ信号ＶｎのＡＤ変換を実施する。まず、ＴＧ２１１の制御により、ランプ波発生部２０５，２０６はランプ信号Ｖｒｍｐ１，Ｖｒｍｐ２として、同じ波形のランプ波を出力する。この時、結合容量Ｃ３，Ｃ６は、初期化電圧Ｖｒｆとランプ信号が発生する前の電圧との差分に相当する電位差をそれぞれ保持している。そのため、ランプ波形のみが、結合容量Ｃ３，Ｃ６を通して、初期化電圧Ｖｒｆに対する変化分として、比較器Ｃｏｍｐ１，Ｃｏｍｐ２に入力される。そして、すでに入力されているＮ信号Ｖｎに対応する比較器Ｃｏｍｐ１，Ｃｏｍｐ２の入力と比較される。

この時、Ｎ信号Ｖｎに対応する比較器Ｃｏｍｐ１，Ｃｏｍｐ２の入力は、初期化電圧Ｖｒｆに初期化されているため、理想的には差分となる信号は存在しないはずである。しかしながら、選択スイッチＳｗ１，Ｓｗ４のスイッチングノイズによる変動や、比較器Ｃｏｍｐ１，Ｃｏｍｐ２の持つバラツキによるノイズ信号を合算してＮ信号としてデジタル化する。なお、初期化スイッチＳｗ２，Ｓｗ３，Ｓｗ５，Ｓｗ６のスイッチングノイズによる変動は、比較器Ｃｏｍｐ１，Ｃｏｍｐ２の２つ入力それぞれに均等に発生すると仮定できるため、比較においてキャンセルされるのでここでは考えなくてよい。

さらに、ランプ信号Ｖｒｍｐ１，Ｖｒｍｐ２の出力と同時に、カウンタ制御信号ｐＣＮＴを介したＴＧ２１１の制御により、カウンタ回路５１１，５２１が、ダウンカウントするように設定し、カウントを開始する。そして、時刻ｔ１０において、ランプ信号Ｖｒｍｐ１，Ｖｒｍｐ２の出力が終了する。なお、ランプ波の振幅は、Ｎ信号Ｖｎに対応する比較器Ｃｏｍｐ１，Ｃｏｍｐ２のＮ信号入力に相当する振幅に対して十分な余裕があればよいので、予め測定しておき、ランプ波発生部２０５，２０６で作成できるように設定しておく。

時刻ｔ０９から時刻ｔ１０までのどこかで、ランプ信号と比較器Ｃｏｍｐ１，Ｃｏｍｐ２へ入力されたＮ信号Ｖｎがそれぞれ一致するが、比較器Ｃｏｍｐ１，Ｃｏｍｐ２のバラツキにより、それぞれが異なる時刻で一致しても構わない。

ランプ波と比較器Ｃｏｍｐ１，Ｃｏｍｐ２に入力されるＮ信号がそれぞれ一致した時点で、比較器Ｃｏｍｐ１，Ｃｏｍｐ２から比較結果信号をカウンタ回路５１１，５２１に出力する。比較結果信号を受けたカウンタ回路５１１，５２１は、それぞれの時点でカウンタを停止させるとともに、カウンタの状態を保ってカウント値を保持する。この時の時刻ｔ０９から時刻ｔ１０までを、Ｎ信号ＶｎのＡＤ変換期間ＴＡｎとする。この期間は、同時に、Ｎ信号Ｖｎを保持容量Ｃ１，Ｃ４に保持しておかなければならない保持期間でもある。

次に、時刻ｔ１１において、転送制御信号ｐＴａをＨｉｇｈにして転送トランジスタＴ１ａをＯＮすることで、光電変換素子Ｄ１ａに蓄積された電荷をＦＤノード３０１に転送し、光電変換素子Ｄ１ａの信号として列信号線２３１，２３２に出力する。また、同時に、選択制御信号ｐＳ１をＨｉｇｈにして選択スイッチＳｗ１をＯＮすることで、列信号線２３１，２３２に出力された光電変換素子Ｄ１ａの信号を保持容量Ｃ１に伝達する。

続いて、時刻ｔ１２において、転送制御信号ｐＴａをＬｏｗにして転送トランジスタＴ１ａをＯＦＦする。その後、列信号線２３１，２３２に出力された信号が安定するのを待つ。この際に画素Ｐ１ｃから出力される信号Ｖｓｉｇが、Ｎ信号Ｖｎに光電変換素子Ｄ１ａの電荷を読み出した信号Ｖａが加わったＡ信号Ｖｎａである。

そして、列信号線２３１，２３２に出力されたＡ信号Ｖｎａが安定した時刻ｔ１３において、選択制御信号ｐＳ１をＬｏｗにして選択スイッチＳｗ１をＯＦＦすることで、保持容量Ｃ１に伝達されたＡ信号Ｖｎａを保持する。この時の時刻ｔ１１から時刻ｔ１３までをＡ信号Ｖｎａの保持動作期間Ｔａとする。

同時に、Ａ信号Ｖｎａが結合容量Ｃ２を介して比較器Ｃｏｍｐ１に入力される。このとき、結合容量Ｃ２は、初期化電圧ＶｒｆとＮ信号Ｖｎの差分に相当する電位差を保持しているので、ＶｎａとＶｎとの差分であるＶａ信号が、光電変換素子Ｄ１ａの電荷に対応した信号に相当するＡ信号として入力される。これにより、結合容量Ｃ２をクランプ動作に利用したＣＤＳを実現していることになる。

そして、時刻ｔ１３以降において、比較器Ｃｏｍｐ１に入力したＡ信号ＶａのＡＤ変換を実施する。まず、ＴＧ２１１の制御によりランプ波発生部２０５，２０６からランプ信号Ｖｒｍｐ１を出力する。この際発生させるランプ波は、Ｎ信号ＶｎのＡＤ変換を実施した際と同じ傾きを持つが、Ａ信号Ｖａに相当する振幅に対して十分余裕がある振幅でなければならないので、予め測定しておき、ランプ波発生部２０５，２０６で作成できるように設定しておく。

また、Ｎ信号ＶｎのＡＤ変換時と同様に、ランプ波形のみが、結合容量Ｃ３を介して、初期化電圧Ｖｒｆに対する変化分として、比較器Ｃｏｍｐ１に入力される。この時、結合容量Ｃ２を介して比較器Ｃｏｍｐ１に入力されるＡ信号Ｖａにも、Ｎ信号ＶｎのＡＤ変換時と同様に、選択スイッチＳｗ１のスイッチングノイズによる変動や、比較器Ｃｏｍｐ１の持つバラツキによるノイズ信号を合算したＮ信号が加わることになる。

更に、ランプ信号Ｖｒｍｐ１の出力と同時に、カウンタ制御信号ｐＣＮＴを介したＴＧ２１１の制御により、カウンタ回路５１１がアップカウントするように設定するとともに、Ｎ信号ＶｎのＡＤ変換時に停止したカウント値からスタートさせる。そして、時刻ｔ１７において、ランプ信号Ｖｒｍｐ１の出力が終了する。

時刻ｔ１３から時刻ｔ１７までのどこかで、ランプ信号Ｖｒｍｐ１と比較器Ｃｏｍｐ１の入力Ａ信号Ｖａが一致する。ランプ信号と比較器Ｃｏｍｐ１に入力されたＡ信号Ｖａが一致した時点で、比較器Ｃｏｍｐ１から比較結果信号をカウンタ回路５１１に出力する。比較結果信号を受けたカウンタ回路５１１は、その時点でのカウント値とラッチ信号をラッチ回路５１２に出力する。

この際、カウンタ回路５１１は、予めダウンカウントしておいた比較器Ｃｏｍｐ１の入力Ｎ信号のカウント値からスタートして、比較器Ｃｏｍｐ１のＮ信号を含んだＡ信号Ｖａをアップカウントしている。そのため、Ｎ信号がキャンセルされたＡ信号Ｖａのみがカウントされる。ラッチ信号を受けたラッチ回路５１２は、その時点でのカウント値を一時的に保持する。

また、時刻ｔ１７におけるランプ信号Ｖｒｍｐ１へのランプ波出力の終了に伴って、ラッチ制御信号ｐＬＴＣ及びメモリ制御信号ｐＭＥＭを介したＴＧ２１１の制御により、ラッチ回路５１２が保持するカウント値をメモリ回路５１３に転送する。そして、画素Ｐ１ｃのデジタルＡ信号Ｄａとして記憶する。この時の時刻ｔ１３から時刻ｔ１７までを、Ａ信号ＶｎａのＡＤ変換期間ＴＡａとする。この期間は、同時に、Ａ信号Ｖｎａを保持容量Ｃ１に保持しておかなければならない保持期間でもある。

次に、Ａ信号ＶｎａをＡＤ変換している途中の時刻ｔ１４において、転送制御信号ｐＴａ，ｐＴｂをＨｉｇｈにして転送トランジスタＴ１ａ，Ｔ１ｂをＯＮする。これにより、光電変換素子Ｄ１ａ，Ｄ１ｂに蓄積された電荷をＦＤノード３０１に転送し、光電変換素子Ｄ１ａとＤ１ｂの加算信号として列信号線２３１，２３２に出力する。

また、同時に、信号選択制御信号ｐＳ２をＨｉｇｈにして選択スイッチＳｗ４をＯＮすることで、列信号線２３１，２３２に出力された光電変換素子Ｄ１ａとＤ１ｂの加算信号を保持容量Ｃ４に伝達する。

続いて、時刻ｔ１５において、転送制御信号ｐＴａ，ｐＴｂをＬｏｗにして転送トランジスタＴ１ａ，Ｔ１ｂをＯＦＦする。その後、列信号線２３１，２３２に出力された信号が安定するのを待つ。この時に画素Ｐ１１から出力される信号Ｖｓｉｇが、Ａ信号Ｖｎａに光電変換素子Ｄ１ｂの電荷を読み出した信号Ｖｂが加わったＡ＋Ｂ信号Ｖｎａｂである。

なお、時刻ｔ１４においては、光電変換素子Ｄ１ｂに蓄積している電荷の読み出しと同時に、光電変換素子Ｄ１ａに蓄積している電荷の読み出しも行っている。これは、時刻ｔ０３において、電子シャッタ動作として転送制御信号ｐＴａ，ｐＴｂをＨｉｇｈにすることで、光電変換素子Ｄ１ａ，Ｄ１ｂに蓄積している電荷をリセットして露光をスタートさせたことにより、露光時間を揃える必要が生じたためである。

従って、時刻ｔ０３における光電変換素子Ｄ１ｂのリセット時刻を、時刻ｔ１１から時刻ｔ１４までの読み出し時刻の差だけ後ろにずらして実施することができれば、時刻ｔ１４の光電変換素子Ｄ１ａの読み出しは不要となる。また、時刻ｔ１１から時刻ｔ１４までの光電変換素子Ｄ１ａの読み出し時刻の差が、設定される露光時間より十分に短ければ、時刻ｔ１４における光電変換素子Ｄ１ａの読み出しを省略してもよい。

そして、列信号線２３１，２３２に出力されたＡ＋Ｂ信号Ｖｎａｂが安定した時刻ｔ１６において、信号選択制御信号ｐＳ２をＬｏｗにして選択スイッチＳｗ４をＯＦＦすることで、保持容量Ｃ４に伝達されたＡ＋Ｂ信号Ｖｎａｂを保持する。この時の時刻ｔ１４から時刻ｔ１６までをＡ＋Ｂ信号Ｖｎａｂの保持動作期間Ｔａｂとする。

同時に、Ａ＋Ｂ信号Ｖｎａｂが結合容量Ｃ５を介して比較器Ｃｏｍｐ２に入力される。このとき、結合容量Ｃ５は、初期化電圧ＶｒｆとＮ信号Ｖｎの差分に相当する電位差を保持しているので、ＶｎａｂとＶｎとの差分であるＶａｂ信号が、光電変換素子Ｄ１ａとＤ１ｂの電荷を加算した信号に相当するＡ＋Ｂ信号として入力される。これにより、結合容量Ｃ５をクランプ動作に利用したＣＤＳを実現していることになる。

そして、時刻ｔ１６以降において、比較器Ｃｏｍｐ２に入力したＡ＋Ｂ信号ＶａｂのＡＤ変換を実施する。まず、ＴＧ２１１の制御によりランプ波発生部２０５，２０６からランプ信号Ｖｒｍｐ２を出力する。この際発生させるランプ信号は、Ｎ信号ＶｎのＡＤ変換を実施した際と同じ傾きを持つ。ただし、Ａ＋Ｂ信号Ｖａｂに相当する振幅に対して十分余裕がある振幅でなければならないので、予め測定しておき、ランプ波発生部２０５，２０６で作成できるように設定しておく。第１の実施形態においては、比較器Ｃｏｍｐ１に入力したＡ信号ＶａのＡＤ変換を実施した時と同じ振幅となるように設定している。

また、Ｎ信号ＶｎのＡＤ変換時と同様に、ランプ波形のみが、結合容量Ｃ６を介して、初期化電圧Ｖｒｆに対する変化分として、比較器Ｃｏｍｐ２に入力される。この時、結合容量Ｃ５を介して比較器Ｃｏｍｐ２に入力されるＡ＋Ｂ信号Ｖａｂにも、選択スイッチＳｗ４のスイッチングノイズによる変動や、比較器Ｃｏｍｐ２の持つバラツキによるノイズ信号を合算したＮ信号が加わることになる。

更に、ランプ信号Ｖｒｍｐ２の出力と同時に、カウンタ制御信号ｐＣＮＴを介したＴＧ２１１の制御により、カウンタ回路５２１が、アップカウントするように設定すると共に、Ｎ信号ＶｎのＡＤ変換時に停止したカウント値からスタートさせる。そして、時刻ｔ１８において、ランプ信号Ｖｒｍｐ２の出力が終了する。

時刻ｔ１６から時刻ｔ１８までのどこかで、ランプ信号Ｖｒｍｐ２と比較器Ｃｏｍｐ２に入力されるＡ＋Ｂ信号Ｖａｂが一致する。ランプ波と比較器Ｃｏｍｐ２に入力されたＡ＋Ｂ信号Ｖａｂが一致した時点で、比較器Ｃｏｍｐ２から比較結果信号をカウンタ回路５２１に出力する。比較結果信号を受けたカウンタ回路５２１は、その時点でのカウント値とラッチ信号をラッチ回路５２２に出力する。

この時、カウンタ回路５２１は、予めダウンカウントしておいた比較器Ｃｏｍｐ２の入力Ｎ信号のカウント値からスタートして、比較器Ｃｏｍｐ２のＮ信号を含んだＡ＋Ｂ信号Ｖａｂをアップカウントしている。そのため、Ｎ信号がキャンセルされたＡ＋Ｂ信号Ｖａｂのみがカウントされる。ラッチ信号を受けたラッチ回路５２２は、その時点でのカウント値を一時的に保持する。

また、時刻ｔ１８におけるランプ信号Ｖｒｍｐ２出力の終了に伴って、ラッチ制御信号ｐＬＴＣ及びメモリ制御信号ｐＭＥＭを介したＴＧ２１１の制御により、ラッチ回路５２２が保持するカウント値をメモリ回路５２３に転送する。そして、画素Ｐ１ｃのデジタルＡ＋Ｂ信号Ｄａｂとして記憶する。この時の時刻ｔ１６から時刻ｔ１８までをＡ＋Ｂ信号ＶｎａｂのＡＤ変換期間ＴＡａｂとする。この期間は、同時に、Ａ＋Ｂ信号Ｖｎａｂを保持容量Ｃ４に保持しておかなければならない保持期間でもある。

次に、時刻ｔ１９において、リセット制御信号ｐＲをＨｉｇｈにしてリセットトランジスタＴ２をＯＮすることで、ＦＤノード３０１の電位を電源電圧Ｖｄｄにリセットする。これにより、信号線２３１，２３２の信号Ｖｓｉｇもリセットされる。そして、ＦＤノード３０１の電位が十分にリセットされた時刻ｔ２０において、リセット制御信号ｐＲをＬｏｗにしてリセットトランジスタＴ２をＯＦＦする。

続いて、時刻ｔ２１において、選択制御信号ｐＳＥＬをＬｏｗにして選択トランジスタＴ３をＯＦＦすることで、画素Ｐ１ｃと列信号線２３１，２３２とを電気的に切り離す。ここまでで、１行目の画素Ｐ１ｃの信号が、それぞれ対応する信号処理部２０３，２０４に読み出されて、ＡＤ変換後、メモリ回路５１３，５２３にデジタル信号として記憶される。

次に、時刻ｔ２２から時刻ｔ２３において、ＴＧ２１１が信号線２８５，２８６に対応する制御信号ｐＨｒを介して水平走査部２０７，２０８に制御パルスを送る。この時、水平走査部２０７，２０８は、制御信号ｐＨｒに出力された制御パルスに同期して、メモリ選択制御信号ｐＨ１，ｐＨ２により信号処理部２０３，２０４を所定の順番に選択する。

第１の読み出し動作では、メモリ選択制御信号ｐＨ１，ｐＨ２が、それぞれ対応するメモリ回路５１３，５２３を同時に選択する。そして、選択されたメモリ回路５１３，５２３が記憶しているデジタル化された画素信号であるデジタルＡ信号Ｄａ、デジタルＡ＋Ｂ信号Ｄａｂを、それぞれ対応する出力線２６１，２６２であるデジタル出力線ＤＳｉｇ１，ＤＳｉｇ２に出力する。

このようにして、信号処理部２０３，２０４から、所定の順番で選択された１行分の画素のデジタルＡ信号Ｄａ、デジタルＡ＋Ｂ信号Ｄａｂが出力され、デジタル出力線ＤＳｉｇ１，ＤＳｉｇ２を介して出力部２０９，１１０から並列に出力される。これにより、１行分の画素の信号の出力が完了する。

ここまでが、ＦＤノード３０１をリセットしたＮ信号、光電変換素子Ｄ１ａの電荷を読み出したＡ信号、及び、光電変換素子Ｄ１ａとＤ１ｂの電荷を加算したＡ＋Ｂ信号の読み出しを行う第１の読み出し動作になる。

この第１の読み出し動作においては、Ａ信号ＶｎａをＡＤ変換している途中の時刻ｔ１４において、光電変換素子Ｄ１ａとＤ１ｂの加算信号を信号線２３１，２３２に出力している。つまり、期間Ｔｃ１が、Ａ信号Ｖｎａの保持期間でもあるＡＤ変換期間ＴＡａとＡ＋Ｂ信号Ｖｎａｂの保持動作期間Ｔａｂとの共通期間となる。

また、Ａ信号ＶｎａをＡＤ変換している途中の時刻ｔ１６において、Ａ＋Ｂ信号ＶｎａｂのＡＤ変換を開始している。つまり、期間Ｔｃ２が、Ａ信号Ｖｎａの保持期間でもあるＡＤ変換期間ＴＡａとＡ＋Ｂ信号Ｖｎａｂの保持期間でもあるＡＤ変換期間ＴＡａｂとの共通期間となる。

このように、Ｎ信号Ｖｎの読み出しとＡＤ変換、Ａ信号Ｖｎａの読み出しとＡＤ変換及びＡ＋Ｂ信号Ｖｎａｂの読み出しとＡＤ変換を順番に実施する場合に比べて、第１の読み出し動作では、水平同期期間を短縮することができる。従って、フレームレートを向上することができる。

１行分の画素信号の出力が完了した後、時刻ｔ２３の水平同期信号により、次の行の読み出し動作が開始される。ここでは、次の行の信号処理部２０３，２０４の初期化動作のみ説明する。

まず、時刻ｔ２４において、選択制御信号ｐＳ１，ｐＳ２をＨｉｇｈにして選択スイッチＳｗ１、Ｓｗ４をＯＮすることで、信号線２３１，２３２に出力された次の行のＮ信号Ｖｎを保持容量Ｃ１，Ｃ４に伝達する。同時に、初期化制御信号ｐＣｒ１をＨｉｇｈにして初期化スイッチＳｗ２，Ｓｗ３，Ｓｗ５，Ｓｗ６をＯＮすることで、比較器Ｃｏｍｐ１，Ｃｏｍｐ２の入力を初期化電圧Ｖｒｆに設定する。

次に、時刻ｔ２５において、選択制御信号ｐＳ１，ｐＳ２をＬｏｗにして選択スイッチＳｗ１、Ｓｗ４をＯＦＦすることで、保持容量Ｃ１，Ｃ４に伝達された次の行のＮ信号Ｖｎを保持する。

同時に、初期化制御信号ｐＣｒ１をＬｏｗにして初期化スイッチＳｗ２，Ｓｗ３，Ｓｗ５，Ｓｗ６をＯＦＦすることで、比較器Ｃｏｍｐ１，Ｃｏｍｐ２の入力電位を初期化電圧Ｖｒｆに設定する。これにより、次の行のために、信号処理部２０３，２０４が初期化されたことになる。

そして、行毎に１水平同期期間ｔ０６〜ｔ２３の制御を繰り返すことで、画素領域２０１の画素を行毎に読み出すことができる。

以上の動作が、水平同期信号に同期して開始行から１行ずつ遅延して行われ、各行の画素信号が順次出力される。従って、各行の露光期間は１行毎にずれていくことになる。

●第２の読み出し動作
図７は、第１の実施形態に係る撮像素子１２の第２の読み出し動作を説明するタイミング図である。図７においては、リセット制御信号ｐＲ、転送制御信号ｐＴａ，ｐＴｂ、選択信号ｐＳＥＬの動作タイミングは、図６と同じであって、画素２００の動作自体は変わらない。従って、列信号線２３１，２３２に出力される画素の信号Ｖｓｉｇも変わっていない。また、選択制御信号ｐＳ２、初期化制御信号ｐＣｒ１、制御信号ｐＨｒの動作タイミング及びランプ信号Ｖｒｍｐ２も、図６と同じとなっている。図６と図７の違いは、選択制御信号ｐＳ１及びランプ信号Ｖｒｍｐ１を出力しないことだけである。

第２の読み出し動作でも、ＦＤノード３０１をリセットした信号（Ｎ信号）、及び、ＦＤノード３０１に光電変換素子Ｄ１ａの電荷を読み出した後に、光電変換素子Ｄ１ｂの電荷を読み出す。これにより、光電変換素子Ｄ１ａとＤ１ｂの電荷を加算した信号（Ａ＋Ｂ信号）の読み出しを行うところは、第１の読み出し動作と同じである。しかしながら、選択制御信号ｐＳ１及びランプ信号Ｖｒｍｐ１の信号を出力しないことで、ＦＤノード３０１に光電変換素子Ｄ１ａの電荷を読み出した信号（Ａ信号）をＡＤ変換しないところが、第１の読み出し動作と異なる。

具体的には、時刻ｔ０７からｔ０９において、選択制御信号ｐＳ１に制御パルスを出さないことで、比較器Ｃｏｍｐ１へのＮ信号Ｖｎの入力を止める。更に、時刻ｔ０９からｔ１０において、ランプ信号Ｖｒｍｐ１を出さないことで、比較器Ｃｏｍｐ１へのランプ信号の入力を止める。

一方、比較器Ｃｏｍｐ２へのＮ信号Ｖｎ及びランプ信号の入力、及び、比較器Ｃｏｍｐ２とカウンタ回路５２１を用いたＮ信号ＶｎのＡＤ変換は実施する。

同様に、時刻ｔ１１からｔ１３において、選択制御信号ｐＳ１に制御パルスを出さないことで、比較器Ｃｏｍｐ１へのＡ信号Ｖｎａの入力を止める。そして、時刻ｔ１３からｔ１７において、ランプ信号Ｖｒｍｐ１を出さないことで、比較器Ｃｏｍｐ１へのランプ波の入力を止める。

一方、比較器Ｃｏｍｐ２へのＡ＋Ｂ信号Ｖｎａｂ及びランプ波の入力、及び、比較器Ｃｏｍｐ２とカウンタ回路５２１を用いたＡ＋Ｂ信号ＶｎａｂのＡＤ変換は実施する。

ここまでが、ＦＤノード３０１をリセットしたＮ信号、及び、光電変換素子Ｄ１ａとＤ１ｂの電荷を加算したＡ＋Ｂ信号の読み出しを行う第２の読み出し動作になる。

第２の読み出し動作においては、Ａ信号の出力に関するＮ信号ＶｎのＡＤ変換及びＡ信号ＶｎａのＡＤ変換が実施されなくなる。従って、比較器Ｃｏｍｐ１、カウンタ回路５１１、ラッチ回路５１２、メモリ回路５１３及び、ランプ信号Ｖｒｍｐ１へのランプ波形を発生させていたランプ波発生部２０５，２０６の一部を停止させることができる。

また、デジタル出力線ＤＳｉｇ１に信号が送られないため、出力部２０９，１１０の一部も停止させてよい。更に、メモリ選択制御信号ｐＨ１も停止させることができる。

このように、信号処理部２０３，２０４やランプ波発生部２０５，２０６の内のＡ信号の出力に関する部分の回路を停止させることにより、第２の読み出し動作の消費電力削減が実現する。

１行分の画素信号の出力が完了した後、時刻ｔ２３の水平同期信号により、次の行の読み出し動作が開始される。そして、行毎に１水平同期期間ｔ０６〜ｔ２３を繰り返すことで、画素領域２０１の画素を行毎に読み出すことができる。

以上の動作が、水平同期信号に同期して開始行から１行ずつ遅延して行われ、各行の画素信号が順次出力される。従って、各行の露光期間は１行毎にずれていくことになる。また、第２の読み出し動作における１水平同期期間は、第１の読み出し動作における１水平同期期間と同じ長さとなる。

●第３の読み出し動作
図８は、第１の実施形態に係る撮像素子１２の第３の読み出し動作を説明するタイミング図である。図８においては、図７の時刻ｔ１１からｔ１４までが省略されたタイミングになっている。そのため、１水平同期期間ｔ０６からｔ３９が、第１及び第２の読み出し動作における１水平同期期間よりも短くなっているが、それ以外は、図７と同じタイミングである。

図８に示す画素２００の動作においては、時刻ｔ０７からｔ０８でＦＤノード３０１のリセットを実施した後に、光電変換素子Ｄ１ａ及びＤ１ｂの電荷を同時に読み出している。これにより、第３の読み出し動作では、ＦＤノード３０１をリセットした信号（Ｎ信号）、及び、ＦＤノード３０１において光電変換素子Ｄ１ａの電荷と光電変換素子Ｄ１ｂの電荷とを加算した信号（Ａ＋Ｂ信号）の読み出しを行う。そのため、図８の時刻ｔ３１において、図７の時刻ｔ１１の代わりに時刻ｔ１４における信号制御を実施する。

具体的には、時刻ｔ３１において転送制御信号ｐＴａ，ｐＴｂをＨｉｇｈにして転送トランジスタＴ１ａ，Ｔ１ｂを同時にＯＮする。これにより、光電変換素子Ｄ１ａ，Ｄ１ｂに蓄積している電荷をＦＤノード３０１に転送し、光電変換素子Ｄ１ａとＤ１ｂの加算信号として列信号線２３１，２３２に出力する。同時に、信号選択制御信号ｐＳ２をＨｉｇｈにして選択スイッチＳｗ４をＯＮすることで、列信号線２３１，２３２に出力された光電変換素子Ｄ１ａとＤ１ｂの加算信号を保持容量Ｃ４に伝達する。

続いて、時刻ｔ３２において、転送制御信号ｐＴａ，ｐＴｂをＬｏｗにして転送トランジスタＴ１ａ，Ｔ１ｂをＯＦＦする。その後、列信号線２３１，２３２に出力された信号が安定するのを待つ。この時に画素Ｐ１１から出力される信号Ｖｓｉｇは、Ｎ信号Ｖｎに光電変換素子Ｄ１ａとＤ１ｂの電荷を読み出して加算した信号Ｖａｂが加わったＡ＋Ｂ信号Ｖｎａｂである。

そして、列信号線２３１，２３２に出力されたＡ＋Ｂ信号Ｖｎａｂが安定した時刻ｔ３３において、選択制御信号ｐＳ２をＬｏｗにして選択スイッチＳｗ４をＯＦＦすることで、保持容量Ｃ４に伝達されたＡ＋Ｂ信号Ｖｎａｂを保持する。

時刻ｔ３３以降のＡ＋Ｂ信号ＶｎａｂのＡＤ変換、画素のリセット、及び、デジタル出力線ＤＳｉｇ２を介したデジタルＡ＋Ｂ信号Ｄａｂの出力は、図７の時刻ｔ１６以降と同じ動作であるので説明は省略する。

ここまでが、ＦＤノード３０１をリセットしたＮ信号、及び、光電変換素子Ｄ１ａとＤ１ｂの電荷を加算したＡ＋Ｂ信号の読み出しを行う第３の読み出し動作になる。

また、水平同期期間の始まりの時刻ｔ０６から、図７においてＡ＋Ｂ信号ＶｎａｂのＡＤ変換が終了した時刻ｔ１８までにかかる時間は、図８における時刻ｔ３８までの時間に対応している。すなわち、図８においてＡ＋Ｂ信号ＶｎａｂのＡＤ変換が終了した時刻ｔ３４から時刻ｔ３８までが、第１及び第２の読み出し動作と比較した場合の短縮期間ΔＴＡａｂとなる。

更に、図７と同様に、信号処理部２０３，２０４やランプ波発生部２０５，２０６の内のＡ信号の出力に関する部分の回路を停止させることにより、第２の読み出し動作と同じく消費電力の削減が可能となっている。

１行分の画素信号の出力が完了した後、時刻ｔ３９の水平同期信号により、次の行の読み出し動作が開始される。そして、行毎に１水平同期期間ｔ０６〜ｔ３９を繰り返すことで、画素領域２０１の画素を行毎に読み出すことができる。

以上の動作が、水平同期信号に同期して開始行から１行ずつ遅延して行われ、各行の画素信号が順次出力される。従って、各行の露光期間は１行毎にずれていくことになる。

これにより、各画素２００の信号を、それぞれ出力部２０９，２１０から並列に出力させることが可能となる。従って、第１の読み出し動作、第２の読み出し動作、第３の読み出し動作すべてにおいて、フレームレートの向上が図られることになる。

●焦点検出領域と第１及び第２の読み出し動作との関係
図９は、第１の実施形態に係る撮像素子１２の画素領域２０１における焦点検出領域の配置例を示す図である。図２では、６×４（４行６列）分の画素配列を示したが、図９においては、６４０×４８０配列（４８０行、６４０列）あるいは１９２０×１０８０配列（１０８０行、１９２０列）などの動画フォーマットの画像を出力できる画素数があるものとして説明する。また、画素領域２０１が、焦点検出領域６０１と非焦点検出領域６０２とに分けられている。

図９（ａ）に示す配置例の場合、上部にある非焦点検出領域６０２では、図７に示す第２の読み出し動作を実施し、その下にある焦点検出領域６０１では、図６に示す第１の読み出し動作を実施する。そして、下部にある非焦点検出領域６０２では、再び図７に示す第２の読み出し動作を実施する。第１の実施形態では、第１の読み出し動作の水平同期期間と第２の読み出し動作の水平同期期間が同じ時刻ｔ０６からｔ２３であるため、すべての行で露光時間を同じにすることが可能で、且つ、露光期間の行毎のずれも均一にすることができる。これにより、露光時間の均一化とローリング歪の曲がりを解消することができる。

そして、焦点検出領域６０１では、第１の読み出し動作により出力されるデジタルＡ信号Ｄａと、デジタルＡ＋Ｂ信号ＤａｂからデジタルＡ信号Ｄａを減算して求めたデジタルＢ信号Ｄｂとを用いて、位相差検出方式の焦点検出を実施することができる。更に、画素領域２０１全体から出力されるデジタルＡ＋Ｂ信号Ｄａｂを用いて、撮影画像を作成することができる。

これをフレーム毎に繰り返すことで、常に被写体にピントがあった動画を撮影することが可能となる。

以上のように、第１の実施形態によれば、第１の読み出し動作の水平同期期間と第２の読み出し動作の水平同期期間が等しいため、すべての行で露光時間を同じにすることができ、且つ、露光期間の行毎のずれもフレーム内で均一に保つことができる。これにより、露光時間の均一化とローリング歪の曲がり解消が実現できる。

また、第２の読み出し動作において、列信号処理部やランプ波発生部の内のＡ信号の出力に関する部分の回路を停止させることにより、消費電力を削減することができる。

なお、上述した特許文献３に関して説明したように、図８に示す第３の読み出し動作を第１の読み出し動作と交互に行うと、露光時間が同じにならず、且つ、露光期間の行毎のずれも不均一になってしまうことになる。従って、第３の読み出し動作は、焦点検出をせずに全画面に渡ってＡ＋Ｂ信号を出力するのに適している。

なお、上述した例では、焦点検出領域６０１の行を全て第１の読み出し動作で読み出す場合について説明したが、第１の読み出し動作で読み出す行を、複数行毎、あるいは、複数行中の連続する２行毎にしてもよい。

例えば、１０行毎（偶数行毎）に第１の読み出し動作で読み出し、その間の９行を第２の読み出し動作で読み出すことで、常に同じ色配列の行を第１の読み出し動作で読み出してもよい。また、９行毎（奇数行毎）に第１の読み出し動作で読み出し、その間の８行を第２の読み出し動作で読み出すことで、異なる色配列の行を第１の読み出し動作で交互に読み出してもよい。

また、８行毎に１行目と２行目を第１の読み出し動作で読み出し、その間の６行を第２の読み出し動作で読み出すことで、連続する異なる色配列の行を第１の読み出し動作で読み出してもよい。このように第２の読み出し動作で読み出す画素を増やすことで、更に、消費電力を削減することができる。

＜変形例１＞
図９（ｂ）は、第１の実施形態の変形例１に係る撮像素子１２の焦点検出領域の配置例を示す図である。図９（ｂ）に示す例の場合、各行が、左から非焦点検出領域６０２、焦点検出領域６０１、非焦点検出領域６０２で構成されている。そして、焦点検出領域６０１では第１の読み出し動作を実施し、非焦点検出領域６０２では第２の読み出し動作を実施する。

画素２００を駆動するためのリセット制御信号ｐＲ、転送制御信号ｐＴａ，ｐＴｂ、選択制御信号ｐＳＥＬの動作タイミングは、図６に示す第１の読み出し動作も図７に示す第２の読み出し動作も変わらない。即ち、焦点検出領域６０１、非焦点検出領域６０２に関わらず、画素２００の動作自体は同じであって、列信号線２３１，２３２には、信号Ｖｓｉｇに示すようにＮ信号Ｖｎ、Ａ信号Ｖｎａ、Ａ＋Ｂ信号Ｖｎａｂが順番に出力される。

一方、焦点検出領域６０１の列では、対応する信号処理部２０３，２０４の選択制御信号ｐＳ１，ｐＳ２、初期化制御信号ｐＣｒ１の動作タイミング及びランプ信号Ｖｒｍｐ１，Ｖｒｍｐ２を、図６に示すように駆動する。このため、焦点検出領域６０１の列の信号処理部２０３，２０４の動作は、第１の読み出し動作となる。

すなわち、焦点検出領域６０１の列の信号処理部２０３，２０４においては、Ａ信号Ｖｎａ、Ａ＋Ｂ信号Ｖｎａｂの両方に対してＣＤＳ及びＡＤ変換が実施される。そして、ＡＤ変換されたデジタルＡ信号Ｄａ、デジタルＡ＋Ｂ信号Ｄａｂが、それぞれ対応するメモリ回路５１３，５２３に記憶される。

また、非焦点検出領域６０２の列では、対応する信号処理部２０３，２０４の選択制御信号ｐＳ１，ｐＳ２、初期化制御信号ｐＣｒ１の動作タイミング及びランプ信号Ｖｒｍｐ１，Ｖｒｍｐ２を、図７に示すように駆動する。従って、非焦点検出領域６０２の列の信号処理部２０３，２０４の動作は、第２の読み出し動作となる。このために、非焦点検出領域６０２では、選択制御信号ｐＳ１、ランプ信号Ｖｒｍｐ１を無効にする制御を加える。例えば、選択スイッチＳｗ１、比較器Ｃｏｍｐ１と選択制御信号ｐＳ１、ランプ信号Ｖｒｍｐ１の各信号出力線との間にそれぞれスイッチを設け、焦点検出領域６０１に指定された列以外の信号処理部２０３，２０４のスイッチをオフにするようにしても良い。または、焦点検出領域６０１が予め決められた列の領域である場合、非焦点検出領域６０２の列の信号処理部２０３，２０４におけるＡ信号Ｖｎａを読み出すための回路を省略してもよい。

すなわち、焦点検出領域６０１の列の信号処理部２０３，２０４においては、Ａ＋Ｂ信号Ｖｎａｂに対してのみＣＤＳ及びＡＤ変換が実施され、ＡＤ変換されたデジタルＡ＋Ｂ信号Ｄａｂが、対応するメモリ回路５２３に記憶される。

そして、水平走査部２０７，２０８が制御信号ｐＨｒ上に同期して、それぞれ接続する信号処理部２０３，２０４のメモリ回路５１３，５２３を所定の順番に選択する。この時、メモリ選択線ｐＨ１，ｐＨ２は、焦点検出領域６０１の列の信号処理部２０３，２０４のメモリ回路５１３，５２３を同時に選択するが、非焦点検出領域６０２の列の信号処理部２０３，２０４においては、メモリ回路５２３のみを選択する。

そして、行毎に１水平同期期間ｔ０６〜ｔ２３を繰り返すことで、画素領域２０１の画素を行毎に読み出すことができる。

以上の動作が、水平同期信号に同期して開始行から１行ずつ遅延して行われ、各行の画素信号が順次出力される。

上記の通り変形例１によれば、すべての行で露光時間を同じにすることができ、且つ、露光期間の行毎のずれもフレーム内で均一に保つことができる。これにより、露光時間の均一化とローリング歪の曲がり解消が実現できる。

また、第２の読み出し動作において、列信号処理部やランプ波発生部の内のＡ信号の出力に関する部分の回路を停止させることにより、消費電力削減を実現している。

なお、第１の実施形態と同様に、焦点検出領域６０１で第１の読み出し動作で読み出す行を、複数行毎、あるいは、複数行中の連続する２行毎にし、その他の行を第２の読み出し動作で読み出すようにしてもよい。このように第２の読み出し動作で読み出す画素を増やすことで、更に、消費電力を削減することができる。

＜変形例２＞
図９（ｃ）は、第１の実施形態の変形例２に係る撮像素子１２の焦点検出領域の他の配置例を示す図である。図９（ｃ）に示す例の場合、上から、非焦点検出領域６０２、次に、焦点検出領域６０１と非焦点検出領域６０２とを含む領域６０３、そして、非焦点検出領域６０２となっている。そして、画素領域の上下にある非焦点検出領域６０２では第２の読み出し動作を実施し、領域６０３では、上述した変形例１で図９（ｂ）を参照して説明した読み出し動作を実施する。

変形例２では、変形例１よりも第２の読み出し動作を行う領域が広いため、変形例１と同様の効果に加え、更に消費電力を削減することができる。

また、変形例２においても、第１の実施形態と同様に、焦点検出領域６０１で第１の読み出し動作で読み出す行を、複数行毎、あるいは、複数行中の連続する２行毎にし、その他の行を第２の読み出し動作で読み出すようにしてもよい。このように第２の読み出し動作で読み出す画素を増やすことで、更に、消費電力を削減することができる。

なお、領域６０３を、第１の読み出し動作により読み出すようにしても良く、その場合、撮像素子の構成及び制御の簡便化をはかることができる。

＜第２の実施形態＞
次に、図１、図２及び図９、及び、図１０から図１５を参照して、本発明の第２の実施形態について説明する。なお、第２の実施形態では、撮像装置の基本的な構成と動作及び撮像素子の基本的な構成と動作は、第１の実施形態と同様であるので、図及び符号を流用して説明する。

第１の実施形態における画素は、水平方向（行方向）に２つの光電変換素子を備えているため、水平方向の位相差を検出することができる。これに対し、第２の実施形態における画素は、水平垂直方向に配置された４つの光電変換素子を備える。この構成を利用して、水平方向だけでなく、垂直方向（列方向）の位相差も検出することを可能にする読み出し方法について説明する。

図１０は、第２の実施形態に係る撮像素子１２の単位画素２００の構成を示す等価回路図である。点線で囲われた単位画素２００は、画素領域２０１を構成する画素の１つを代表して示している。また、単位画素２００は、画素制御信号２２１及び奇数列信号線２３１、偶数列信号線２３２により他の回路と接続される。図１０に示す例では、単位画素２００は、図２に示す配列における画素Ｐｒ１等の奇数列画素とし、奇数列信号線２３１に接続しているものとして説明する。なお、画素Ｐｒ２等の偶数列画素も、偶数列信号線２３２に接続する以外は奇数列画素と同様であるので、説明を省略する。

奇数列信号線２３１は、負荷回路及び奇数列信号処理部２０３に接続すると共に、垂直方向に配列された１列の奇数列画素に共通して接続され、各画素の信号を出力するために用いられる。同様に、偶数列信号線２３２は、負荷回路及び偶数列信号処理部２０４に接続すると共に、垂直方向に配列された１列の偶数列画素に共通して接続され、各画素の信号を出力するために用いられる。

第２の実施形態では、画素制御信号線２２１には、リセット制御信号ｐＲ、転送制御信号ｐＴａ’，ｐＴｂ’，ｐＴｃ’，ｐＴｄ’、選択制御信号ｐＳＥＬが出力される。画素制御信号線２２１は、垂直走査部２０２に接続すると共に、水平方向に配列された１行の画素に共通して接続され、垂直走査部２０２は、水平１行の画素を同時に制御することで、リセットや信号読み出しが可能になっている。

光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’は、光を電荷に変換すると共に、変換された電荷を蓄積するフォトダイオードである。そして、ＰＮ接合のＰ側が接地され、Ｎ側がそれぞれ転送トランジスタ（転送スイッチ）Ｔ１ａ’，Ｔ１ｂ’，Ｔ１ｃ’，Ｔ１ｄ’のソースに接続されている。

転送トランジスタＴ１ａ’，Ｔ１ｂ’，Ｔ１ｃ’，Ｔ１ｄ’は、ゲートにそれぞれ転送制御信号ｐＴａ’，ｐＴｂ’，ｐＴｃ’，ｐＴｄ’が入力され、ドレインがフローティングデフュージョン（ＦＤ）容量Ｃｆｄに接続している。そして、光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’からＦＤ容量Ｃｆｄへの電荷の転送を制御する。ＦＤ容量Ｃｆｄは、一方が接地され、光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’から転送された電荷を電圧に変換する際に電荷を蓄積する。以下、転送トランジスタＴ１ａ’，Ｔ１ｂ’，Ｔ１ｃ’，Ｔ１ｄ’のドレインと、ＦＤ容量Ｃｆｄの他方の接続点を、ＦＤノード３０１’と呼ぶ。

リセットトランジスタ（リセットスイッチ）Ｔ２は、ゲートにリセット制御信号ｐＲが入力され、ドレインが電源電圧Ｖｄｄに接続され、ソースがＦＤ容量Ｃｆｄに接続され、ＦＤノード３０１’の電位を電源電圧Ｖｄｄにリセットする。

駆動トランジスタ（増幅部）Ｔｄｒｖは、画素内アンプを構成するトランジスタで、ゲートがＦＤ容量Ｃｆｄに接続され、ドレインが電源電圧Ｖｄｄに接続され、ソースが選択トランジスタ（選択スイッチ）Ｔ３のドレインに接続される。そして、ＦＤ容量Ｃｆｄの電圧に応じた電圧を出力する。

選択トランジスタＴ３は、ゲートに選択制御信号ｐＳＥＬが入力され、ソースが奇数列信号線２３１に接続され、駆動トランジスタＴｄｒｖの出力を単位画素２００の出力信号として、奇数列信号線２３１に出力する。

負荷回路の負荷トランジスタＴｌｏｄは、奇数列信号線２３１及び偶数列信号線２３２のそれぞれに設けられ、ソースとゲートが接地し、ドレインが奇数列信号線２３１及び偶数列信号線２３２にそれぞれ接続されている。そして、対応する奇数列信号線２３１または偶数列信号線２３２に接続されている列の単位画素２００の駆動トランジスタＴｄｒｖと共に、画素内アンプとなるソースフォロア回路を構成している。通常、画素２００の信号を出力する時は、負荷トランジスタＴｌｏｄをゲート接地の定電流源として動作させる。

なお、本実施形態の記載において、駆動トランジスタＴｄｒｖ及び負荷トランジスタＴｌｏｄ以外のトランジスタは、スイッチとして働き、ゲートに入力される制御信号がＨｉｇｈの場合に導通し（ＯＮ）、Ｌｏｗの場合に遮断する（ＯＦＦ）こととする。

図１１は、第２の実施形態に係る撮像素子１２の単位画素２００の概略構成を示す図である。図１１（ａ）は、２×２に配列した単位画素２００の平面図を示し、図１１（ｂ）は、図１１（ａ）のｘ−ｘ’の断面図を示す。

７０１ａ、７０１ｂ、７０１ｃ、７０１ｄは、それぞれ光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’のＰＮ接合のＮ側に対応し、基板がＰ側に対応する。７０２は、図１０に示す単位画素２００の回路構成のうち、その他の回路部分を示す。なお、画素制御信号線２２１、奇数列信号線２３１及び偶数列信号線２３２は、図示していない。また、４つの光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’が、水平垂直に配置されているため、その他の回路部分７０２は、それらの中心に配置されている。

また、画素毎にマイクロレンズ７０３が設けられている。更に、画素毎に、画素毎に、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のいずれかの色の色フィルタ７０４が設けられ、４つの光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’を均等に覆っている。

図１１に示すように、１つのマイクロレンズ７０３を４つの光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’が共有するため、異なる光電変換素子から得られる複数の画像を基にした、公知の位相差検出方式の焦点検出が可能となっている。

図１２は、第２の実施形態に係る撮像素子１２の奇数列信号処理部２０３の回路構成を示す図である。ここでは、奇数列画素に対応した奇数列信号処理部２０３を例にして説明するが、偶数列画素に対応した偶数列信号処理部２０４も、奇数列信号処理部２０３と同様の構成を有するため、説明は省略する。

オペアンプＡＭＰは、入力容量Ｃ０、帰還容量Ｃｆｂと共に反転増幅回路を構成している。入力容量Ｃ０は、奇数列信号線２３１とオペアンプＡＭＰの反転入力端子に接続し、画素２００が出力する画素信号をオペアンプＡＭＰに入力する。入力容量Ｃ０は、さらに、相関二重サンプリング（ＣＤＳ）を行うためのクランプ容量としても機能する。帰還容量Ｃｆｂは、オペアンプＡＭＰの反転入力端子と信号出力端子に接続し、帰還容量と入力容量の比Ｃｆｂ／Ｃ０がオペアンプＡＭＰの反転ゲインとなる。オペアンプＡＭＰの非反転入力端子には、基準電圧Ｖｒｆａが入力される。また、オペアンプＡＭＰの出力信号をＶａｍｐとする。

図１２では帰還容量Ｃｆｂを１つとして示しているが、反転ゲインを複数設定できるように、複数の異なる容量を並列に配置して、使用する帰還容量を複数の中から選択できる構成であっても良い。

選択スイッチＳｗ１０は、オペアンプＡＭＰの反転入力端子と信号出力端子に接続し、初期化制御信号ｐＣｒ２により導通／遮断が制御され、反転増幅回路を初期化する初期化スイッチである。

オペアンプＡＭＰ以降の回路は、図５に示す回路と同様に、保持容量、結合容量、スイッチ、比較器、カウンタ回路、ラッチ回路、メモリ回路から構成されている。ただし、図５が２系統の回路構成となっているのに対して、図１２では、３系統の回路構成となっているだけなので、詳細説明は省略する。

また、ＴＧ２１１からの制御信号線２８１には、初期化制御信号ｐＣｒ２及び選択スイッチＳｗ７の信号選択制御信号ｐＳ３が追加で入力される。また、奇数列ランプ波発生部２０５からの奇数列参照信号線２４１には、ランプ信号Ｖｒｍｐ３が追加で入力されて、奇数列水平走査部２０７からの奇数列選択信号線２５１には、メモリ選択制御信号ｐＨ３が追加で入力される。更に、奇数列出力部２０９に接続する奇数列出力線２６１には、デジタル出力線ＤＳｉｇ３が追加されている。

上述した通り、偶数列信号処理部２０４は奇数列信号処理部２０３と同様の構成を有している。従って、図２に示すＴＧ２１１からの制御信号線２８２は、制御信号線２８１と同様の制御信号が入力される。また、図２に示す偶数列ランプ波発生部２０６からの偶数列参照信号線２４２には、奇数列参照信号線２４１と同様の信号が入力される。更に、図２に示す偶数列水平走査部２０８からの偶数列選択線２５２には、奇数列選択線２５１と同様の信号が入力され、図２に示す偶数列出力部２１０に接続する偶数列出力線２６２は、奇数列出力線２６１と同様の出力線を有する。

なお、図１０に示すスイッチＳｗ１〜Ｓｗ１０は、入力される制御信号がＨｉｇｈの時に導通し（ＯＮ）、Ｌｏｗの時に遮断する（ＯＦＦ）こととする。

次に、第２の実施形態における撮像素子１２の駆動方法について、図１３〜図１５を参照して説明する。なお、図１３〜図１５に示す各制御信号及び信号線の駆動により、奇数列信号処理部２０３及び偶数列信号処理部２０４の各回路が駆動される。以下の説明において、奇数列用の構成と偶数列用の構成が同じ処理を行う場合、「奇数列」「偶数列」の記載を省略する。

●第４の読み出し動作
図１３は、第２の実施形態に係る撮像素子１２の第４の読み出し動作を説明するタイミング図である。ここでは、画素領域２０１に配列された画素２００の内のいずれか１画素（例えばＰ１ｃで示す画素）を読み出す場合を例にして説明する。

水平同期信号ＨＤは、画素領域２０１に配列された画素２００を行毎に読み出す際の同期信号である。画素制御信号線２２１には、リセット制御信号ｐＲ、転送制御信号ｐＴａ’，ｐＴｂ’，ｐＴｃ’，ｐＴｄ’、選択制御信号ｐＳＥＬの各々を画素Ｐ１ｃを含む１行目に供給する。

選択制御信号ｐＳ１，ｐＳ２，ｐＳ３、初期化制御信号ｐＣｒ１，ｐＣｒ２は、列信号線２３１，２３２に読み出された信号を対応する信号処理部２０３，２０４が信号処理する際の制御パルスである。水平走査制御信号ｐＨｒは制御信号線２８５，２８６に出力される。水平走査部２０７，２０８は、信号処理部２０３，２０４のメモリ回路５１３，５２３，５３３を制御する水平走査制御信号ｐＨｒをメモリ選択線ｐＨ１，ｐＨ２，ｐＨ３に発生させる。

信号Ｖａｍｐは、列信号線２３１，２３２に読み出された画素Ｐ１ｃの信号を、オペアンプＡＭＰで増幅した出力信号を示す。なお、信号Ｖａｍｐは、画素Ｐ１ｃの信号を反転増幅した信号であるので、図６の信号Ｖｓｉｇとは逆の極性を持つ。

ランプ信号Ｖｒｍｐ１，Ｖｒｍｐ２，Ｖｒｍｐ３は、信号処理部２０３，２０４の比較器Ｃｏｍｐ１，Ｃｏｍｐ２，Ｃｏｍｐ３に入力される。なお、上述したように、ランプ信号Ｖａｍｐが図６の信号Ｖｓｉｇとは逆極性の信号となっているため、ランプ信号Ｖｒｍｐ１，Ｖｒｍｐ２，Ｖｒｍｐ３も、図６のランプ信号とは逆の極性を有する信号となっている。

第４の読み出し動作では、まず、ＦＤノード３０１’をリセットした信号（Ｎ信号）を読み出す。その後、ＦＤノード３０１に光電変換素子Ｄ１ａ’の電荷を読み出した信号（Ａ信号）、ＦＤノード３０１’に光電変換素子Ｄ１ａ’の電荷を読み出した後に光電変換素子Ｄ１ｂ’の電荷を読み出して加算した信号（Ａ＋Ｂ信号）を読み出す。更に、ＦＤノード３０１’に光電変換素子Ｄ１ａ’及びＤ１ｂ’の電荷を読み出した後に、光電変換素子Ｄ１ｃ’及びＤ１ｄ’の電荷を読み出して加算した信号（Ａ＋Ｂ＋Ｃ＋Ｄ信号）の読み出しを行う。この時に、Ａ信号、Ａ＋Ｂ信号が焦点検出用信号の基となる信号となり、Ａ＋Ｂ＋Ｃ＋Ｄ信号が画像取得用信号の基となる信号となる。

以下の説明において、Ｎ信号、Ａ信号、Ａ＋Ｂ信号、Ａ＋Ｂ＋Ｃ＋Ｄ信号をそれぞれＮｐ信号、Ａｐ信号、（Ａ＋Ｂ）ｐ信号、（Ａ＋Ｂ＋Ｃ＋Ｄ）ｐ信号と表す。また、オペアンプＡＭＰの信号出力端子から出力されたＮ信号、Ａ信号、Ａ＋Ｂ信号、Ａ＋Ｂ＋Ｃ＋Ｄ信号は、それぞれＮａ信号、Ａａ信号、（Ａ＋Ｂ）ａ信号、（Ａ＋Ｂ＋Ｃ＋Ｄ）ａ信号と表す。そして、Ｎ信号、Ａ信号、Ａ＋Ｂ信号、Ａ＋Ｂ＋Ｃ＋Ｄ信号の振幅を、それぞれＶｎ、Ｖａ、Ｖａｂ、Ｖａｌｌと表現し、Ｎ信号を含むＡ信号、Ａ＋Ｂ信号、Ａ＋Ｂ＋Ｃ＋Ｄ信号の振幅は、それぞれＶｎａ、Ｖｎａｂ、Ｖｎａｌｌと表す。

まず、図１３において、時刻ｔ１０１〜ｔ１０５は、電子シャッタ動作として１行目の画素Ｐ１ｃのリセット動作のタイミングを示す。時刻ｔ１０１において、電子シャッタ動作を行う水平同期期間が始まると、まず、時刻ｔ１０２において、リセット制御信号ｐＲをＨｉｇｈにしてリセットトランジスタＴ２をＯＮすることで、ＦＤノード３０１’の電位を電源電圧Ｖｄｄにリセットする。

時刻ｔ１０３からｔ１０４において、転送制御信号ｐＴａ’，ｐＴｂ’，ｐＴｃ’，ｐＴｄ’をＨｉｇｈにして転送トランジスタＴ１ａ’，Ｔ１ｂ’，Ｔ１ｃ’，Ｔ１ｄ’をＯＮにする。これにより、光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’に蓄積されている電荷をＦＤノード３０１’に転送することで、光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’をリセットする。なお、これ以外のリセット動作は、図６と同じなので、説明は省略する。

時刻ｔ１０６は、設定された露光時間経過後の水平同期期間の始まりを示す。時刻ｔ１０６〜ｔ１６９までの１水平同期期間において、１行分の画素Ｐ１ｃの信号が出力される。

まず、時刻ｔ１０７において、リセット制御信号ｐＲをＨｉｇｈにしてリセットトランジスタＴ２をＯＮすることで、ＦＤノード３０１’の電位を電源電圧Ｖｄｄにリセットする。同時に、選択制御信号ｐＳＥＬをＨｉｇｈにして選択トランジスタＴ３をＯＮすることで、ソースフォロア回路を動作させ、ＦＤノード３０１’の電位に対応する電圧を列信号線２３１，２３２に出力する。

また、同時に、選択制御信号ｐＳ１，ｐＳ２，ｐＳ３をＨｉｇｈにして選択スイッチＳｗ１、Ｓｗ４、Ｓｗ７をＯＮすることで、オペアンプＡＭＰの出力信号Ｖａｍｐを保持容量Ｃ１，Ｃ４，Ｃ７に伝達する。更に、同時に、初期化制御信号ｐＣｒ１をＨｉｇｈにして初期化スイッチＳｗ２，Ｓｗ３，Ｓｗ５，Ｓｗ６，Ｓｗ８，Ｓｗ９をＯＮすることで、比較器Ｃｏｍｐ１，Ｃｏｍｐ２，Ｃｏｍｐ３の入力を初期化電圧Ｖｒｆに設定する。更に、同時に、初期化制御信号ｐＣｒ２をＨｉｇｈにして初期化スイッチＳｗ１０をＯＮすることで、オペアンプＡＭＰの反転入力端子と信号出力端子を短絡して、反転増幅回路を初期化する。

次に、時刻ｔ１０８において、リセット制御信号ｐＲをＬｏｗにしてリセットトランジスタＴ２をＯＦＦする。その後、列信号線２３１，２３２に出力された信号が安定するのを待つ。この際に画素Ｐ１ｃから出力される信号が、ＦＤノード３０１’をリセットした信号となるＮｐ信号である。

そして、信号線２３１，２３２に出力されたＮｐ信号が安定した時刻ｔ１５１において、初期化制御信号ｐＣｒ２をＬｏｗにして選択スイッチＳｗ１０をＯＦＦすることで、オペアンプＡＭＰを動作状態に設定する。この時、入力容量Ｃ０は、基準電圧Ｖｒｆａと列信号線２３１，２３２に出力されたＮｐ信号の差分に相当する電位差を保持していることになる。

Ｎｐ信号に対応するオペアンプＡＭＰの反転入力端子は、基準電圧Ｖｒｆａに初期化されている。そのため、理想的には信号出力端子に差分となる信号は出力しないはずであるが、初期化スイッチＳｗ１０のスイッチングノイズによる変動や、オペアンプＡＭＰの持つバラツキによるノイズ信号が合算されたＮａ信号が信号出力端子から出力する。

その後、オペアンプＡＭＰの信号出力端子に出力された信号Ｖａｍｐが安定するのを待つ。この時、出力されるＶａｍｐ信号が、Ｎａ信号Ｖｎである。

そして、オペアンプＡＭＰの信号出力端子に出力されたＮａ信号Ｖｎが安定した時刻ｔ１５２において、選択制御信号ｐＳ１，ｐＳ２，ｐＳ３をＬｏｗにして選択スイッチＳｗ１，Ｓｗ４，Ｓｗ７をＯＦＦする。これにより、保持容量Ｃ１，Ｃ４，Ｃ７に伝達されたＮａ信号Ｖｎを保持する。同時に、初期化制御信号ｐＣｒ１をＬｏｗにして初期化スイッチＳｗ２，Ｓｗ３，Ｓｗ５，Ｓｗ６，Ｓｗ８，Ｓｗ９をＯＦＦすることで、比較器Ｃｏｍｐ１，Ｃｏｍｐ２，Ｃｏｍｐ３の入力電位を初期化電圧Ｖｒｆに設定する。

この時、結合容量Ｃ２，Ｃ５，Ｃ８は、初期化電圧ＶｒｆとＮａ信号Ｖｎの差分に相当する電位差を保持していることになる。また、結合容量Ｃ３，Ｃ６，Ｃ９は、初期化電圧Ｖｒｆとランプ波が発生する前のランプ信号の電圧との差分に相当する電位差をそれぞれ保持していることになる。

この時の時刻ｔ１０７から時刻ｔ１５２までをＮ信号Ｖｎの保持動作期間Ｔｎとする。そして、時刻ｔ１５２以降において、Ｎａ信号ＶｎのＡＤ変換を実施する。時刻ｔ１５２からｔ１５３までが、Ｎ信号ＶｎのＡＤ変換期間ＴＡｎとなる。なお、ＡＤ変換を実施する回路構成が３系統になったことと、Ｖａｍｐとランプ波が逆の極性となったこと以外は、図６と同じようにダウンカウントの動作をさせればよいので、ここでは説明は省略する。この期間は、同時に、Ｎ信号Ｖｎを保持容量Ｃ１，Ｃ４，Ｃ７に保持しておかなければならない保持期間でもある。

Ｎ信号ＶｎのＡＤ変換においては、カウンタ回路５１１，５２１，５３１が、比較器Ｃｏｍｐ１，Ｃｏｍｐ２，Ｃｏｍｐ３の比較結果信号を受けて、それぞれの時点でカウンタを停止させる。更に、時刻ｔ１５３の時点で、カウンタの状態を保ってカウント値を保持している。

次に、時刻ｔ１５４において、転送制御信号ｐＴａをＨｉｇｈにして転送トランジスタＴ１ａをＯＮすることで、光電変換素子Ｄ１ａ’に蓄積された電荷をＦＤノード３０１’に転送し、光電変換素子Ｄ１ａ’の信号として信号線２３１，２３２に出力する。また、同時に、選択制御信号ｐＳ１をＨｉｇｈにして選択スイッチＳｗ１をＯＮすることで、オペアンプＡＭＰの出力信号Ｖａｍｐを保持容量Ｃ１に伝達する。

続いて、時刻ｔ１５５において、転送制御信号ｐＴａ’をＬｏｗにして転送トランジスタＴ１ａ’をＯＦＦする。その後、信号線２３１，２３２に出力された信号が安定するのを待つ。この時に信号線２３１，２３２に出力される信号が、Ｎｐ信号に光電変換素子Ｄ１ａ’の電荷を読み出した信号が加わったＡｐ信号である。

同時に、Ａｐ信号は、入力容量Ｃ０を介してオペアンプＡＭＰに入力されるが、入力容量Ｃ０は、基準電圧Ｖｒｆａと列信号線２３１，２３２に出力されたＮｐ信号の差分に相当する電位差を保持しているので、画素のＮｐ信号が差し引かれる。これにより、光電変換素子Ｄ１ａ’の信号に相当するＡｐ信号Ｖａとして入力される。これは、入力容量Ｃ０をクランプ動作に利用したＣＤＳを実現していることになる。そして、反転増幅回路により、反転ゲインがかけられたＡａ信号が出力信号Ｖａｍｐとして出力される。この時のＡａ信号は、オペアンプＡＭＰのＮａ信号Ｖｎが含まれたＶｎａとなる。

次に、オペアンプＡＭＰの信号出力端子に出力されたＡａ信号Ｖｎａが安定した時刻ｔ１５６において、選択制御信号ｐＳ１をＬｏｗにして選択スイッチＳｗ１をＯＦＦすることで、保持容量Ｃ１に伝達されたＡａ信号Ｖｎａを保持する。この時の時刻ｔ１５４からｔ１５６までをＡ信号Ｖｎａの保持動作期間Ｔａとする。そして、時刻ｔ１５６以降において、Ａａ信号ＶｎａのＡＤ変換を実施する。

時刻ｔ１５６からｔ１６０までが、Ａ信号ＶｎａのＡＤ変換期間ＴＡａとなるが、ＡＤ変換を実施する回路構成において、Ｖａｍｐとランプ波が逆の極性となったこと以外は、図６と同じ動作をさせればよいので説明は省略する。この期間は、同時に、Ａ信号Ｖｎａを保持容量Ｃ１に保持しておかなければならない保持期間でもある。

Ａ信号ＶｎａのＡＤ変換においては、比較器Ｃｏｍｐ１の比較結果信号を受けたカウンタ回路５１１のカウント値をラッチ回路５１２で一時的に保持するとともに、ｔ１６０の時点で、デジタルＡ信号Ｄａとしてメモリ回路５１３に記憶させる。

次に、Ａ信号ＶｎａをＡＤ変換している途中の時刻ｔ１５７において、転送制御信号ｐＴａ’，ｐＴｂ’をＨｉｇｈにして転送トランジスタＴ１ａ’，Ｔ１ｂ’をＯＮする。これにより、光電変換素子Ｄ１ａ’，Ｄ１ｂ’に蓄積している電荷をＦＤノード３０１’に転送し、光電変換素子Ｄ１ａ’とＤ１ｂ’の加算信号として列信号線２３１，２３２に出力する。

また、同時に、信号選択制御信号ｐＳ２をＨｉｇｈにして選択スイッチＳｗ４をＯＮすることで、オペアンプＡＭＰの出力信号Ｖａｍｐを保持容量Ｃ４に伝達する。

続いて、時刻ｔ１５８において、転送制御信号ｐＴａ’，ｐＴｂ’をＬｏｗにして転送トランジスタＴ１ａ’，Ｔ１ｂ’をＯＦＦする。その後、列信号線２３１，２３２に出力された信号が安定するのを待つ。この時に列信号線２３１，２３２に出力される信号が、Ａｐ信号に光電変換素子Ｄ１ｂの電荷を読み出した信号が加わった（Ａ＋Ｂ）ｐ信号である。

時刻ｔ１５７においては、光電変換素子Ｄ１ｂ’に蓄積している電荷の読み出しと同時に、光電変換素子Ｄ１ａ’に蓄積している電荷の読み出しも行っている。同時に、（Ａ＋Ｂ）ｐ信号は、入力容量Ｃ０を介してオペアンプＡＭＰに入力される。ここで、入力容量Ｃ０は、基準電圧Ｖｒｆａと列信号線２３１，２３２に出力されたＮｐ信号の差分に相当する電位差を保持しているので、Ｎｐ信号が差し引かれ、光電変換素子Ｄ１ａ’とＤ１ｂ’の加算信号に相当する（Ａ＋Ｂ）ｐ信号Ｖａｂとして入力される。これにより、入力容量Ｃ０をクランプ動作に利用したＣＤＳを実現していることになる。そして、反転増幅回路により、反転ゲインがかけられた（Ａ＋Ｂ）ａ信号が出力信号Ｖａｍｐとして出力される。この時の（Ａ＋Ｂ）ａ信号は、オペアンプＡＭＰのＮａ信号Ｖｎが含まれたＶｎａｂとなる。

次に、オペアンプＡＭＰの信号出力端子に出力された（Ａ＋Ｂ）ａ信号Ｖｎａｂが安定した時刻ｔ１５９において、信号選択制御信号ｐＳ２をＬｏｗにして選択スイッチＳｗ４をＯＦＦすることで、保持容量Ｃ４に伝達された（Ａ＋Ｂ）ａ信号Ｖｎａｂを保持する。この時の時刻ｔ１５７からｔ１５９までをＡ＋Ｂ信号Ｖｎａｂの保持動作期間Ｔａｂとする。

そして、時刻ｔ１５９以降において、（Ａ＋Ｂ）ａ信号ＶｎａｂのＡＤ変換を実施する。時刻ｔ１５９からｔ１６３までが、Ａ＋Ｂ信号ＶｎａｂのＡＤ変換期間ＴＡａｂとなるが、ＡＤ変換を実施する回路構成において、Ｖａｍｐとランプ波が逆の極性となったこと以外は、図６と同じ動作をさせればよいので説明は省略する。

この期間は、同時に、Ａ＋Ｂ信号Ｖｎａｂを保持容量Ｃ４に保持しておかなければならない保持期間でもある。Ａ＋Ｂ信号ＶｎａｂのＡＤ変換においては、比較器Ｃｏｍｐ２の比較結果信号を受けたカウンタ回路５２１のカウント値をラッチ回路５２２で一時的に保持するとともに、ｔ１６３の時点で、デジタルＡ＋Ｂ信号Ｄａｂとしてメモリ回路５２３に記憶させる。

次に、Ａ＋Ｂ信号ＶｎａｂをＡＤ変換している途中の時刻ｔ１６０において、転送制御信号ｐＴａ’，ｐＴｂ’，ｐＴｃ’，ｐＴｄ’をＨｉｇｈにして転送トランジスタＴ１ａ’，Ｔ１ｂ’，Ｔ１ｃ’，Ｔ１ｄ’をＯＮする。これにより、光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’に蓄積している電荷をＦＤノード３０１’に転送し、光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’の加算信号として列信号線２３１，２３２に出力する。また、同時に、信号選択制御信号ｐＳ３をＨｉｇｈにして選択スイッチＳｗ７をＯＮすることで、オペアンプＡＭＰの出力信号Ｖａｍｐを保持容量Ｃ７に伝達する。

続いて、時刻ｔ１６１において、転送制御信号ｐＴａ’，ｐＴｂ’，ｐＴｃ’，ｐＴｄ’をＬｏｗにして転送トランジスタＴ１ａ’，Ｔ１ｂ’，Ｔ１ｃ’，Ｔ１ｄ’をＯＦＦする。その後、列信号線２３１，２３２に出力された信号が安定するのを待つ。この時に列信号線２３１，２３２に出力される信号が、（Ａ＋Ｂ）ｐ信号に光電変換素子Ｄ１ｃ’，Ｄ１ｄ’の電荷を読み出した信号が加わった（Ａ＋Ｂ＋Ｃ＋Ｄ）ｐ信号である。

時刻ｔ１６０においては、光電変換素子Ｄ１ｃ’，Ｄ１ｄ’に蓄積している電荷の読み出しと同時に、光電変換素子Ｄ１ａ’，Ｄ１ｂ’に蓄積している電荷の読み出しも行っている。これは、時刻ｔ１０３において、電子シャッタ動作として転送制御信号ｐＴａ’，ｐＴｂ’，ｐＴｃ’，ｐＴｄ’をＨｉｇｈにすることで、光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’に蓄積している電荷を同時にリセットして露光をスタートさせたことによる。そのために、露光時間をそろえる必要が生じたためである。

従って、時刻ｔ１０３における光電変換素子Ｄ１ｂ’のリセット時刻を、時刻ｔ１５４からｔ１５７までの光電変換素子Ｄ１ａ’と光電変換素子Ｄ１ｂ’の読み出し時刻の差だけ後ろにずらして実施し、光電変換素子Ｄ１ｃ’、Ｄ１ｄ’のリセット時刻を、時刻ｔ１５４からｔ１６０までの光電変換素子Ｄ１ａ’と光電変換素子Ｄ１ｃ’、Ｄ１ｄ’の読み出し時刻の差だけ後ろにずらして実施することができれば、時刻ｔ１５７の光電変換素子Ｄ１ａ’の読み出し及びｔ１６０の光電変換素子Ｄ１ａ’，Ｄ１ｂ’の読み出しは不要となる。

また、時刻ｔ１５４からｔ１６０までの光電変換素子Ｄ１ａ’の読み出し時刻の差が、設定される露光時間より十分に短ければ、時刻ｔ１５７及び時刻ｔ１６０における光電変換素子Ｄ１ａ’の読み出しを省略してもよい。また、時刻ｔ１５４からｔ１６０までの光電変換素子Ｄ１ｂ’の読み出し時刻の差が、設定される露光時間より十分に短ければ、時刻ｔ１６０における光電変換素子Ｄ１ｂ’の読み出しを省略してもよい。

同時に、（Ａ＋Ｂ＋Ｃ＋Ｄ）ｐ信号は、入力容量Ｃ０を介してオペアンプＡＭＰに入力される。入力容量Ｃ０は、基準電圧Ｖｒｆａと列信号線２３１，２３２に出力されたＮｐ信号の差分に相当する電位差を保持している。そのため、画素のＮｐ信号が差し引かれ、光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’の加算信号に相当する（Ａ＋Ｂ＋Ｃ＋Ｄ）ｐ信号として入力される。これにより、入力容量Ｃ０をクランプ動作に利用したＣＤＳを実現していることになる。そして、反転増幅回路により、反転ゲインがかけられた（Ａ＋Ｂ＋Ｃ＋Ｄ）ａ信号が出力信号Ｖａｍｐとして出力される。この時の（Ａ＋Ｂ＋Ｃ＋Ｄ）ａ信号は、オペアンプＡＭＰのＮａ信号Ｖｎが含まれたＶｎａｌｌとなる。

次に、オペアンプＡＭＰの信号出力端子に出力された（Ａ＋Ｂ＋Ｃ＋Ｄ）ａ信号Ｖｎａｌｌが安定した時刻ｔ１６２において、選択制御信号ｐＳ３をＬｏｗにして選択スイッチＳｗ７をＯＦＦする。これにより、保持容量Ｃ７に伝達された（Ａ＋Ｂ＋Ｃ＋Ｄ）ａ信号Ｖｎａｌｌを保持する。この時の時刻ｔ１６０からｔ１６２までをＡ＋Ｂ＋Ｃ＋Ｄ信号Ｖｎａｌｌの保持動作期間Ｔａｌｌとする。

そして、時刻ｔ１６２以降において、（Ａ＋Ｂ＋Ｃ＋Ｄ）ａ信号ＶｎａｌｌのＡＤ変換を実施する。時刻ｔ１６２からｔ１６４までが、Ａ＋Ｂ＋Ｃ＋Ｄ信号ＶｎａｌｌのＡＤ変換期間ＴＡａｌｌとなるが、ＡＤ変換を実施する３系統目の回路構成において、Ｖａｍｐとランプ波が逆の極性となったこと以外は、図６と同じ動作をさせればよいので説明は省略する。この期間は、同時に、Ａ＋Ｂ＋Ｃ＋Ｄ信号Ｖｎａｌｌを保持容量Ｃ７に保持しておかなければならない保持期間でもある。

Ａ＋Ｂ＋Ｃ＋Ｄ信号ＶｎａｌｌのＡＤ変換においては、まず、比較器Ｃｏｍｐ３の比較結果信号を受けたカウンタ回路５３１のカウント値をラッチ回路５３２で一時的に保持する。更に、時刻ｔ１６４の時点で、デジタルＡ＋Ｂ＋Ｃ＋Ｄ信号Ｄａｌｌとしてメモリ回路５３３に記憶させる。

次に、時刻ｔ１６５において、リセット制御信号ｐＲをＨｉｇｈにしてリセットトランジスタＴ２をＯＮすることで、ＦＤノード３０１’の電位を電源電圧Ｖｄｄにリセットする。これにより、列信号線２３１，２３２の信号がリセットされ、オペアンプＡＭＰの出力信号Ｖａｍｐもリセットされる。

そして、ＦＤノード３０１’の電位が十分にリセットされた時刻ｔ１６６において、リセット制御信号ｐＲをＬｏｗにしてリセットトランジスタＴ２をＯＦＦする。続いて、時刻ｔ１６７において、選択制御信号ｐＳＥＬをＬｏｗにして選択トランジスタＴ３をＯＦＦすることで、画素Ｐ１ｃと列信号線２３１，２３２を電気的に切り離す。ここまでで、１行目の画素Ｐ１ｃの信号が、それぞれ対応する信号処理部２０３，２０４に読み出されて、ＡＤ変換後、メモリ回路５１３，５２３，５３３にデジタル信号として記憶される。

次に、時刻ｔ１６８からｔ１６９において、ＴＧ２１１が信号線２８５を介して制御パルスｐＨｒを水平走査部２０７，２０８に送る。この時、水平走査部２０７，２０８は、制御パルスｐＨｒに同期して、メモリ選択線ｐＨ１，ｐＨ２，ｐＨ３を介して信号処理部２０３，２０４を所定の順番に選択する。

第４の読み出し動作では、メモリ選択線ｐＨ１，ｐＨ２，ｐＨ３が、それぞれ対応するメモリ回路５１３，５２３，５３３を同時に選択する。そして、選択されたメモリ回路５１３，５２３，５３３が記憶しているデジタル化された画素信号であるデジタルＡ信号Ｄａ、デジタルＡ＋Ｂ信号Ｄａｂ、デジタルＡ＋Ｂ＋Ｃ＋Ｄ信号Ｄａｌｌを、それぞれ対応する出力線２６１，２６２であるデジタル出力線ＤＳｉｇ１，ＤＳｉｇ２，ＤＳｉｇ３に出力する。

このようにして、信号処理部２０３，２０４から、所定の順番で選択された１行分の画素のデジタルＡ信号Ｄａ、デジタルＡ＋Ｂ信号Ｄａｂ、デジタルＡ＋Ｂ＋Ｃ＋Ｄ信号Ｄａｌｌが出力される。また、デジタル出力線ＤＳｉｇ１，ＤＳｉｇ２，ＤＳｉｇ３を介して出力部２０９，２１０から並列に出力される。これにより、１行分の画素の信号の出力が完了する。

ここまでが、ＦＤノード３０１’をリセットしたＮ信号、光電変換素子Ｄ１ａ’の電荷を読み出したＡ信号、光電変換素子Ｄ１ａ’とＤ１ｂ’の電荷を加算したＡ＋Ｂ信号、及び、光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’の電荷を加算したＡ＋Ｂ＋Ｃ＋Ｄ信号の読み出しを行う第４の読み出し動作になる。

この第４の読み出し動作においては、Ａ信号ＶｎａをＡＤ変換している途中の時刻ｔ１５７において、光電変換素子Ｄ１ａ’とＤ１ｂ’の加算信号を列信号線２３１，２３２に出力している。つまり、期間Ｔｃ１が、Ａ信号Ｖｎａの保持期間でもあるＡＤ変換期間ＴＡａとＡ＋Ｂ信号Ｖｎａｂの保持動作期間Ｔａｂとの共通期間となる。

また、Ａ信号ＶｎａをＡＤ変換している途中の時刻ｔ１５９において、Ａ＋Ｂ信号ＶｎａｂのＡＤ変換を開始している。つまり、期間Ｔｃ２が、Ａ信号Ｖｎａの保持期間でもあるＡＤ変換期間ＴＡａとＡ＋Ｂ信号Ｖｎａｂの保持期間でもあるＡＤ変換期間ＴＡａｂとの共通期間となる。

そして、Ａ＋Ｂ信号ＶｎａｂをＡＤ変換している途中の時刻ｔ１６０において、光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’の加算信号を列信号線２３１，２３２に出力している。つまり、期間Ｔｃ３が、Ａ＋Ｂ信号Ｖｎａｂの保持期間でもあるＡＤ変換期間ＴＡａｂとＡ＋Ｂ＋Ｃ＋Ｄ信号Ｖｎａｌｌの保持動作期間Ｔａｌｌとの共通期間となる。

また、Ａ＋Ｂ信号ＶｎａｂをＡＤ変換している途中の時刻ｔ１６２において、Ａ＋Ｂ＋Ｃ＋Ｄ信号ＶｎａｌｌのＡＤ変換を開始している。つまり、期間Ｔｃ４が、Ａ＋Ｂ信号Ｖｎａｂの保持期間でもあるＡＤ変換期間ＴＡａｂとＡ＋Ｂ＋Ｃ＋Ｄ信号Ｖｎａｌｌの保持期間でもあるＡＤ変換期間ＴＡａｌｌとの共通期間となる。

このように、Ｎ信号Ｖｎの読み出しとＡＤ変換、Ａ信号Ｖｎａの読み出しとＡＤ変換、Ａ＋Ｂ信号Ｖｎａｂの読み出しとＡＤ変換及びＡ＋Ｂ＋Ｃ＋Ｄ信号Ｖｎａｌｌの読み出しとＡＤ変換を順番に実施する場合に比べて、水平同期期間の短縮が可能となる。これにより、第４の読み出し動作におけるフレームレートを向上することができる。

１行分の画素信号の出力が完了した後、時刻ｔ１６９の水平同期信号により、次の行の読み出し動作が開始される。次の行の信号処理部２０３，２０４の初期化動作については、ＡＤ変換を実施する回路構成が３系統になったこと以外は、図６と同じ動作をさせればよいので説明は省略する。そして、行毎に１水平同期期間ｔ１０６〜ｔ１６９を繰り返すことで、画素領域２０１の画素を行毎に読み出すことができる。

以上の動作が、水平同期信号に同期して開始行から１行ずつ遅延して行われ、各行の画素信号が順次出力される。従って、各行の露光期間は１行毎にずれていくことになる。

●第５の読み出し動作
図１４は、第２の実施形態に係る撮像素子１２の第５の読み出し動作を説明するタイミング図である。図１４においては、リセット制御信号ｐＲ、転送制御信号ｐＴａ’，ｐＴｂ’，ｐＴｃ’，ｐＴｄ’、垂直選択線ｐＳＥＬの動作タイミングは、図１３と同じであって、画素の動作自体は変わらない。つまり、光電変換素子Ｄ１ｃ’、Ｄ１ｄ’は、同じ動作で読み出すので、図１４では、転送制御信号ｐＴｃ’、ｐＴｄ’をｐＴｃｄ’と表している。また、信号選択制御信号ｐＳ３、初期化制御信号ｐＣｒ１，ｐＣｒ２、制御信号ｐＨｒの動作タイミング及びランプ信号Ｖｒｍｐ３も、図１３と同じとなっている。このため、オペアンプＡＭＰの信号出力端子に出力される信号Ｖａｍｐも変わらない。図１３と図１４の違いは、選択制御信号ｐＳ１，ｐＳ２及びランプ信号Ｖｒｍｐ１，Ｖｒｍｐ２を出力しないことだけである。図１４では、選択制御信号ｐＳ１，ｐＳ２をｐＳ１２と表し、ランプ信号Ｖｒｍｐ１，Ｖｒｍｐ２をＶｒｍｐ１２と表す。

第５の読み出し動作でも、ＦＤノード３０１’をリセットした信号（Ｎ信号）、及び、ＦＤノード３０１’に光電変換素子Ｄ１ａ’の電荷を読み出した後に光電変換素子Ｄ１ｂ’の電荷を読み出す。更に、その後、光電変換素子Ｄ１ｃ、Ｄ１ｄの電荷を読み出すことで、光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’の電荷を加算した信号（Ａ＋Ｂ＋Ｃ＋Ｄ信号）の読み出しを行う。しかしながらＦＤノード３０１’に光電変換素子Ｄ１ａの電荷を読み出した信号（Ａ信号）、及び、ＦＤノード３０１’に光電変換素子Ｄ１ａの電荷を読み出した後に光電変換素子Ｄ１ｂの電荷を読み出した信号（Ａ＋Ｂ信号）をＡＤ変換しない。これら以外は、第４の読み出し動作と同じである。

具体的には、時刻ｔ１０７からｔ１５２において、選択制御信号ｐＳ１，ｐＳ２を出さないことで、比較器Ｃｏｍｐ１，Ｃｏｍｐ２へのＮａ信号Ｖｎの入力を止める。そして、時刻ｔ１５２からｔ１５３において、ランプ信号Ｖｒｍｐ１，Ｖｒｍｐ２を出さないことで、比較器Ｃｏｍｐ１，Ｃｏｍｐ２へのランプ波の入力を止める。

一方、比較器Ｃｏｍｐ３へのＮａ信号Ｖｎ及びランプ波の入力、及び、比較器Ｃｏｍｐ３とカウンタ回路５３１を用いたＮａ信号ＶｎのＡＤ変換は実施する。

同様に、時刻ｔ１５４からｔ１５６において、選択制御信号ｐＳ１を出さないことで、比較器Ｃｏｍｐ１へのＡａ信号Ｖｎａの入力を止める。そして、時刻ｔ１５６からｔ１６０において、ランプ信号Ｖｒｍｐ１を出さないことで、比較器Ｃｏｍｐ１へのランプ波の入力を止める。同じく、時刻ｔ１５７からｔ１５９において、信号選択制御信号ｐＳ２を出さないことで、比較器Ｃｏｍｐ２への（Ａ＋Ｂ）ａ信号Ｖｎａｂの入力を止める。更に、時刻ｔ１５９からｔ１６３において、ランプ信号Ｖｒｍｐ２を出さないことで、比較器Ｃｏｍｐ２へのランプ波の入力を止める。

一方、比較器Ｃｏｍｐ３への（Ａ＋Ｂ＋Ｃ＋Ｄ）ａ信号Ｖｎａｌｌ及びランプ波の入力、及び、比較器Ｃｏｍｐ３とカウンタ回路５３１を用いた（Ａ＋Ｂ＋Ｃ＋Ｄ）ａ信号ＶｎａｌｌのＡＤ変換は実施する。

ここまでが、ＦＤノード３０１’をリセットしたＮ信号、及び、光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’の電荷を加算したＡ＋Ｂ＋Ｃ＋Ｄ信号の読み出しを行う第５の読み出し動作になる。

第５の読み出し動作においては、Ａ信号の出力に関するＮ信号ＶｎのＡＤ変換及びＡ信号ＶｎａのＡＤ変換が実施されなくなる。従って、比較器Ｃｏｍｐ１、カウンタ回路５１１、ラッチ回路５１２、メモリ回路５１３及びＶｒｍｐ１を発生させていたランプ波発生部２０５，２０６の一部を停止させることができる。

同様に、Ａ＋Ｂ信号の出力に関するＮ信号ＶｎのＡＤ変換及びＡ＋Ｂ信号ＶｎａｂのＡＤ変換が実施されなくなる。従って、比較器Ｃｏｍｐ２、カウンタ回路５２１、ラッチ回路５２２、メモリ回路５２３及びＶｒｍｐ２を発生させていたランプ波発生部２０５，２０６の一部を停止させることができる。

また、デジタル出力線ＤＳｉｇ１，ＤＳｉｇ２に信号が送られないため、出力部２０９，２１０の一部も停止させてよい。更に、メモリ選択線ｐＨ１，ｐＨ２の制御信号も停止させることができる。

このように、信号処理部２０３，２０４やランプ波発生部２０５，２０６の内のＡ信号の出力及びＡ＋Ｂ信号の出力に関する部分の回路を停止させることにより、第５の読み出し動作の消費電力削減が実現する。

１行分の画素信号の出力が完了した後、時刻ｔ１６９の水平同期信号により、次の行の読み出し動作が開始される。そして、行毎に１水平同期期間ｔ１０６〜ｔ１６９を繰り返すことで、画素領域２０１の画素を行毎に読み出すことができる。

以上の動作が、水平同期信号に同期して開始行から１行ずつ遅延して行われ、各行の画素信号が順次出力される。従って、各行の露光期間は１行毎にずれていくことになる。また、第５の読み出し動作における１水平同期期間は、第４の読み出し動作における１水平同期期間と同じ長さとなる。

●第６の読み出し動作
図１５は、第２の実施形態に係る撮像素子１２の第６の読み出し動作を説明するタイミング図である。図１５においては、図１４の時刻ｔ１５４からｔ１６０までが省略されたタイミングになっている。そのため、１水平同期期間ｔ１０６からｔ１９０が、第４及び第５の読み出し動作における１水平同期期間よりも短くなっているが、それ以外は、図１４と同じタイミングである。

図１５に示す画素２００の動作においては、時刻ｔ０７からｔ０８でＦＤノード３０１’のリセットを実施した後に、光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’の電荷を同時に読み出している。この時、光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’は、同じ動作で読み出すので、図１５では転送制御信号ｐＴａ’，ｐＴｂ’，ｐＴｃ’，ｐＴｄ’をｐＴａｌｌと表す。これにより、第６の読み出し動作では、ＦＤノード３０１’をリセットした信号（Ｎ信号）、及び、ＦＤノード３０１’において光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’の電荷を加算した信号（Ａ＋Ｂ＋Ｃ＋Ｄ信号）の読み出しを行う。そのため、図１５の時刻ｔ１８１において、図１４の時刻ｔ１５４の代わりに時刻ｔ１６０における信号制御を実施する。

具体的には、時刻ｔ１８１において転送制御信号ｐＴａ’，ｐＴｂ’，ｐＴｃ’，ｐＴｄ’をＨｉｇｈにして転送トランジスタＴ１ａ’，Ｔ１ｂ’，Ｔ１ｃ’，Ｔ１ｄ’を同時にＯＮする。これにより、光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’に蓄積している電荷をＦＤノード３０１’に転送し、光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’の加算信号として列信号線２３１，２３２に出力する。同時に、信号選択制御信号ｐＳ３をＨｉｇｈにして選択スイッチＳｗ７をＯＮすることで、オペアンプＡＭＰの出力信号Ｖａｍｐを保持容量Ｃ７に伝達する。

続いて、時刻ｔ１８２において、転送制御信号ｐＴａ’，ｐＴｂ’，ｐＴｃ’，ｐＴｄ’をＬｏｗにして転送トランジスタＴ１ａ’，Ｔ１ｂ’，Ｔ１ｃ’，Ｔ１ｄ’をＯＦＦする。その後、列信号線２３１，２３２に出力された信号が安定するのを待つ。この時に列信号線２３１，２３２に出力される信号が、Ｎｐ信号に光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’の電荷を読み出して加算した信号が加わった（Ａ＋Ｂ＋Ｃ＋Ｄ）ｐ信号である。

同時に、（Ａ＋Ｂ＋Ｃ＋Ｄ）ｐ信号は、入力容量Ｃ０を介してオペアンプＡＭＰに入力される。入力容量Ｃ０は、基準電圧Ｖｒｆａと列信号線２３１，２３２に出力されたＮｐ信号の差分に相当する電位差を保持しているので、画素のＮｐ信号が差し引かれる。これにより、光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’の加算信号に相当する（Ａ＋Ｂ＋Ｃ＋Ｄ）ｐ信号として入力される。従って、入力容量Ｃ０をクランプ動作に利用したＣＤＳを実現していることになる。

そして、反転増幅回路により、反転ゲインがかけられた（Ａ＋Ｂ＋Ｃ＋Ｄ）ａ信号が出力信号Ｖａｍｐとして出力される。この時の（Ａ＋Ｂ＋Ｃ＋Ｄ）ａ信号は、オペアンプＡＭＰのＮａ信号Ｖｎが含まれたＶｎａｌｌとなる。

次に、オペアンプＡＭＰの信号出力端子に出力された（Ａ＋Ｂ＋Ｃ＋Ｄ）ａ信号Ｖｎａｌｌが安定した時刻ｔ１８３において、選択制御信号ｐＳ３をＬｏｗにして選択スイッチＳｗ７をＯＦＦする。これにより、保持容量Ｃ７に伝達された（Ａ＋Ｂ＋Ｃ＋Ｄ）ａ信号Ｖｎａｌｌを保持する。

そして、時刻ｔ１８３以降のＡ＋Ｂ＋Ｃ＋Ｄ信号ＶｎａｌｌのＡＤ変換、画素のリセット、及び、デジタル出力線ＤＳｉｇ３を介したデジタルＡ＋Ｂ＋Ｃ＋Ｄ信号Ｄａｌｌの出力は、図１４と同じ動作であるので説明は省略する。

ここまでが、ＦＤノード３０１’をリセットしたＮ信号、及び、光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’の電荷を加算したＡ＋Ｂ＋Ｃ＋Ｄ信号の読み出しを行う第６の読み出し動作になる。

また、水平同期期間の始まりの時刻ｔ１０６から、図１４においてＡ＋Ｂ＋Ｃ＋Ｄ信号ＶｎａｌｌのＡＤ変換が終了した時刻ｔ１６４までに係る時間は、図１５における時刻ｔ１８９までの時間に対応している。即ち、図１５においてＡ＋Ｂ＋Ｃ＋Ｄ信号ＶｎａｌｌのＡＤ変換が終了した時刻ｔ１８４から時刻ｔ１８９までが、第４及び第５の読み出し動作と比較した場合の短縮期間ΔＴＡａｌｌとなる。

更に、図１４と同様に、信号処理部２０３，２０４やランプ波発生部２０５，２０６の内のＡ信号の出力及びＡ＋Ｂ信号の出力に関する部分の回路を停止させることにより、第４の読み出し動作と同じく消費電力の削減が可能となっている。

１行分の画素信号の出力が完了した後、時刻ｔ１９０の水平同期信号により、次の行の読み出し動作が開始される。そして、行毎に１水平同期期間ｔ１０６〜ｔ１９０を繰り返すことで、画素領域２０１の画素を行毎に読み出すことができる。

以上の動作が、水平同期信号に同期して開始行から１行ずつ遅延して行われ、各行の画素信号が順次出力される。従って、各行の露光期間は１行毎にずれていくことになる。

これにより、各画素の信号２００の信号をそれぞれ出力部２０９，２１０から並列に出力させることが可能となる。従って、第４の読み出し動作、第５の読み出し動作、第６の読み出し動作すべてにおいて、フレームレートの向上が図られることになる。

●焦点検出領域と第４及び第５の読み出し動作との関係
次に、図９を参照して、焦点検出領域と第２の実施形態における読み出し動作のとの関係について説明する。

図９（ａ）に示す例の場合、上部にある非焦点検出領域６０２では、図１４に示す第５の読み出し動作を実施し、その下にある焦点検出領域６０１では、図１３に示す第４の読み出し動作を実施する。そして、下部にある非焦点検出領域６０２では、再び図１４に示す第５の読み出し動作を実施する。第２の実施形態では、第４の読み出し動作の水平同期期間と第５の読み出し動作の水平同期期間が同じ時刻ｔ１０６からｔ１６９であるため、すべての行で露光時間を同じにすることが可能で、且つ、露光期間の行毎のずれも均一にすることができる。これにより、露光時間の均一化とローリング歪の曲がりを解消することができる。

そして、焦点検出領域６０１では、第４の読み出し動作により出力されるデジタルＡ信号Ｄａと、デジタルＡ＋Ｂ信号ＤａｂからデジタルＡ信号Ｄａを減算して求めたデジタルＢ信号Ｄｂとを用いて、水平方向に位走査検出方式の焦点検出を実施することができる。また、デジタルＡ＋Ｂ信号Ｄａｂと、デジタルＡ＋Ｂ＋Ｃ＋Ｄ信号ＤａｌｌからデジタルＡ＋Ｂ信号Ｄａｂを減算して求めたデジタルＣ＋Ｄ信号Ｄｃｄとを用いて、垂直方向に位走査検出方式の焦点検出を実施することができる。更に、画素領域２０１全体から出力されるデジタルＡ＋Ｂ＋Ｃ＋Ｄ信号Ｄａｌｌを用いて、撮影画像を作成することができる。

これをフレーム毎に繰り返すことで、常に被写体にピントがあった動画を撮影することが可能となる。

以上のように、第２の実施形態によれば、第４の読み出し動作の水平同期期間と第５の読み出し動作の水平同期期間が等しいため、すべての行で露光時間を同じにすることができ、且つ、露光期間の行毎のずれもフレーム内で均一に保つことができる。これにより、露光時間の均一化とローリング歪の曲がり解消が実現できる。

また、第５の読み出し動作において、列信号処理部やランプ波発生部の内のＡ信号の出力及びＡ＋Ｂ信号の出力に関する部分の回路を停止させることにより、消費電力削減を実現している。

さらに、４つの光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’を水平垂直に配置しているので、水平垂直両方向の焦点検出を実施することが可能となる。

なお、上述した特許文献３に関して説明したように、図１５に示す第６の読み出し動作を第１の読み出し動作と交互に行うと、露光時間が同じにならず、且つ、露光期間の行毎のずれも不均一になってしまうことになる。従って、第３の読み出し動作は、焦点検出をせずに全画面に渡ってＡ＋Ｂ＋Ｃ＋Ｄ信号を出力するのに適している。

なお、第１の実施形態と同様に、焦点検出領域６０１で第４の読み出し動作で読み出す行を、複数行毎、あるいは、複数行中の連続する２行毎にし、その他の行を第５の読み出し動作で読み出すようにしてもよい。このように第５の読み出し動作で読み出す画素を増やすことで、更に、消費電力を削減することができる。

＜変形例３＞
図９（ｂ）は、第２の実施形態の変形例３に係る撮像素子１２の焦点検出領域の配置例を示す図である。図９（ｂ）に示す例の場合、各行が、左から非焦点検出領域６０２、焦点検出領域６０１、非焦点検出領域６０２で構成されている。そして、焦点検出領域６０１では第４の読み出し動作を実施し、非焦点検出領域６０２では第５の読み出し動作を実施する。

画素２００を駆動するためのリセット制御信号ｐＲ、転送制御信号ｐＴａ’，ｐＴｂ’，ｐＴｃ’，ｐＴｄ’、選択制御信号ｐＳＥＬ及びオペアンプＡＭＰの初期化制御信号ｐＣｒ２の動作タイミングは、第４の読み出し動作でも第５の読み出し動作でも変わらない。即ち、焦点検出領域６０１、非焦点検出領域６０２に関わらず、画素２００及びオペアンプＡＭＰの動作自体は同じであって、オペアンプＡＭＰの出力信号には、Ｎ信号Ｖｎ、Ａ信号Ｖｎａ、Ａ＋Ｂ信号Ｖｎａｂ、Ａ＋Ｂ＋Ｃ＋Ｄ信号Ｖｎａｌｌが順番に出力される。

一方、焦点検出領域６０１の列では、対応する信号処理部２０３，２０４の選択制御信号ｐＳ１，ｐＳ２，ｐＳ３、初期化制御信号ｐＣｒ１の動作タイミング及びランプ信号Ｖｒｍｐ１，Ｖｒｍｐ２，Ｖｒｍｐ３を、図１３に示すように駆動する。このため、焦点検出領域６０１の列の信号処理部２０３，２０４の動作は、第４の読み出し動作となる。

すなわち、焦点検出領域６０１の列の信号処理部２０３，２０４においては、Ａ信号Ｖｎａ、Ａ＋Ｂ信号Ｖｎａｂ、Ａ＋Ｂ＋Ｃ＋Ｄ信号Ｖｎａｌｌに対してＣＤＳ及びＡＤ変換が実施される。そして、ＡＤ変換されたデジタルＡ信号Ｄａ、デジタルＡ＋Ｂ信号Ｄａｂ、デジタルＡ＋Ｂ＋Ｃ＋Ｄ信号Ｄａｌｌが、それぞれ対応するメモリ回路５１３，５２３，５３３に記憶される。

また、非焦点検出領域６０２の列では、対応する信号処理部２０３，２０４の選択制御信号ｐＳ１，ｐＳ２，ｐＳ３、初期化制御信号ｐＣｒ１及びランプ信号Ｖｒｍｐ１，Ｖｒｍｐ２，Ｖｒｍｐ３を、図１４に示すように駆動する。従って、非焦点検出領域６０２の列の信号処理部２０３，２０４の動作は、第５の読み出し動作となる。このために、非焦点検出領域６０２では、選択制御信号ｐＳ１，ｐＳ２，ランプ信号Ｖｒｍｐ１，Ｖｒｍｐ２を無効にする制御を加える。例えば、選択スイッチＳｗ１、比較器Ｃｏｍｐ１と選択制御信号ｐＳ１、ランプ信号Ｖｒｍｐ１を出力する制御信号線との間にそれぞれスイッチを設け、焦点検出領域６０１に指定された列以外の信号処理部２０３，２０４のスイッチをオフにするようにしても良い。または、焦点検出領域６０１が予め決められた列の領域である場合、非焦点検出領域６０２の列の信号処理部２０３，２０４におけるＡ信号Ｖｎａを読み出すための回路を省略してもよい。

すなわち、焦点検出領域６０１の列の信号処理部２０３，２０４においては、Ａ＋Ｂ＋Ｃ＋Ｄ信号Ｖｎａｌｌに対してのみＣＤＳ及びＡＤ変換が実施され、ＡＤ変換されたデジタルＡ＋Ｂ＋Ｃ＋Ｄ信号Ｄａｌｌが、対応するメモリ回路５３３に記憶される。

そして、水平走査部２０７．２０８が制御信号ｐＨｒ上に同期して、それぞれ接続する信号処理部２０３，２０４のメモリ回路５１３，５２３，５３３を所定の順番に選択する。この時、メモリ選択線ｐＨ１，ｐＨ２，ｐＨ３は、焦点検出領域６０１の列の信号処理部２０３，２０４のメモリ回路５１３，５２３，５３３を同時に選択する。一方、非焦点検出領域６０２の列の信号処理部２０３，２０４においては、メモリ回路５３３のみを選択する。

そして、行毎に１水平同期期間ｔ１０６〜ｔ１６９を繰り返すことで、画素領域２０１の画素を行毎に読み出すことができる。

以上の動作が、水平同期信号に同期して開始行から１行ずつ遅延して行われ、各行の画素信号が順次出力される。

上記の通り変形例３によれば、すべての行で露光時間を同じにすることができ、且つ、露光期間の行毎のずれもフレーム内で均一に保つことができる。これにより、露光時間の均一化とローリング歪の曲がり解消が実現できる。

また、第５の読み出し動作において、列信号処理部やランプ波発生部の内のＡ信号及びＡ＋Ｂ信号の出力に関する部分の回路を停止させることにより、消費電力削減を実現している。

更に、４つの光電変換素子Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’を水平垂直に配置しているので、水平垂直両方向の焦点検出を実施することが可能となっている。

なお、変形例３においても、第２の実施形態と同様に、焦点検出領域６０１で第４の読み出し動作で読み出す行を、複数行毎、あるいは、複数行中の連続する２行毎にし、その他の行を第５の読み出し動作で読み出すようにしてもよい。このように第５の読み出し動作で読み出す画素を増やすことで、更に、消費電力を削減することができる。

＜変形例４＞
図９（ｃ）は、第２の実施形態の変形例４に係る撮像素子１２の焦点検出領域の他の配置例を示す図である。図９（ｃ）に示す例の場合、上から、非焦点検出領域６０２、次に、焦点検出領域６０１と非焦点検出領域６０２とを含む領域６０３、そして、非焦点検出領域６０２となっている。そして、画素領域の上下にある非焦点検出領域６０２では第５の読み出し動作を実施し、領域６０３では、上述した変形例３で図９（ｂ）を参照して説明した読み出し動作を実施する。

変形例４では、変形例３よりも第２の読み出し動作を行う領域が広いため、変形例３と同様の効果に加え、更に消費電力を削減することができる。

なお、変形例３においても、第２の実施形態と同様に、焦点検出領域６０１で第４の読み出し動作で読み出す行を、複数行毎、あるいは、複数行中の連続する２行毎にし、その他の行を第５の読み出し動作で読み出すようにしてもよい。このように第５の読み出し動作で読み出す画素を増やすことで、更に、消費電力を削減することができる。

なお、領域６０３を、第４の読み出し動作により読み出すようにしても良く、その場合、撮像素子の構成及び制御の簡便化をはかることができる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。第３の実施形態は、第２の実施形態と比較して、第４の読み出し動作が図１３に示すものと異なる。それ以外は、第２の実施形態と同様であるため、説明を省略する。以下、第２の実施形態との相違点のみを説明する。

図１６は、第３の実施形態における第７の読み出し動作を示すタイミング図であり、第２の実施形態における第４の読み出し動作の代わりに行われる。図１３と比較して、時刻ｔ１５７からｔ１５８において、転送制御信号ｐＴｂ’をＨｉｇｈにする代わりに、転送制御信号ｐＴｃ’をＨｉｇｈにするところが異なる。これにより、転送トランジスタＴ１ｂ’の代わりに、転送トランジスタＴ１ｃ’がＯＮとなる。そして、光電変換素子Ｄ１ａ’に水平方向に隣接する光電変換素子Ｄ１ｂ’の代わりに、光電変換素子Ｄ１ａ’に垂直方向に隣接する光電変換素子Ｄ１ｃ’に蓄積された電荷が、光電変換素子Ｄ１ａ’に蓄積された電荷と共にＦＤノード３０１’に転送される。そして、光電変換素子Ｄ１ａ’とＤ１ｃ’の加算信号として列信号線２３１，２３２に出力される。

このように、第３の実施形態においては、ＦＤノード３０１’をリセットしたＮ信号、ＦＤノード３０１’に光電変換素子Ｄ１ａ’の電荷を読み出したＡ信号、ＦＤノード３０１’に光電変換素子Ｄ１ａ’の電荷を読み出した後に光電変換素子Ｄ１ｃ’の電荷を読み出して加算したＡ＋Ｃ信号の読み出しを行う。更に、ＦＤノード３０１’に光電変換素子Ｄ１ａ’及びＤ１ｃ’の電荷を読み出した後に光電変換素子Ｄ１ｂ’及びＤ１ｄ’の電荷を読み出して加算したＡ＋Ｂ＋Ｃ＋Ｄ信号の読み出しを行う。

そして、第７の読み出し動作により出力されるデジタルＡ信号Ｄａと、デジタルＡ＋Ｃ信号ＤａｃからデジタルＡ信号Ｄａを減算して求めたデジタルＣ信号Ｄｃとを用いて、水平方向に位走査検出方式の焦点検出を実施することができる。また、デジタルＡ＋Ｃ信号Ｄａｃと、デジタルＡ＋Ｂ＋Ｃ＋Ｄ信号ＤａｌｌからデジタルＡ＋Ｃ信号Ｄａｃを減算して求めたデジタルＢ＋Ｄ信号Ｄｂｄとを用いて、垂直方向に位走査検出方式の焦点検出を実施することができる。更に、画素領域２０１全体から出力されるデジタルＡ＋Ｂ＋Ｃ＋Ｄ信号Ｄａｌｌを用いて、撮影画像を作成することができる。

第２の実施形態では、水平方向は、デジタルＡ信号Ｄａ及びデジタルＢ信号Ｄｂを用いて焦点検出を実施しているのに対して、垂直方向は、デジタルＡ＋Ｂ信号Ｄａｂ及びデジタルＣ＋Ｄ信号Ｄｃｄを用いて焦点検出を実施していた。そのため、垂直方向の焦点検出には、画素内すべての光電変換素子を利用していることになる。これにより、垂直方向の焦点検出の方が、感度が高くなっているのに加え、マイクロレンズの形状に対してより広く対称になっているので、効率よく位相差情報を取り込むことができる。

これに対し、第３の実施形態においては、光電変換素子Ｄ１ａ’とＤ１ｃ’の信号からなるＡ＋Ｃ信号、及び、光電変換素子Ｄ１ｂ’とＤ１ｄ’の信号からなるＢ＋Ｄ信号を用いて水平方向の焦点検出を実施している。そのため、水平方向の焦点検出の方が、感度が高くなっているのに加え、マイクロレンズの形状に対してより広く対称になっているので、効率よく位相差情報を取り込むことができる。

以上のように、第３の実施形態においても、第７の読み出し動作におけるフレームレート維持、第５の読み出し動作における消費電力削減、さらに、露光時間の均一化とローリング歪の曲がりを解消することができる。

また、第３の実施形態は、第１の実施形態、第２の実施形態と同様に図９に適応可能であることも明らかである。

なお、第３の実施形態に係る焦点検出の変形例として、次のように制御しても良い。すなわち、焦点検出領域６０１内に、水平方向の焦点検出領域と垂直方向の焦点検出領域を設け、水平方向の焦点検出領域では、第７の読み出し動作を実施し、垂直方向の焦点検出領域では、第４の読み出し動作を実施する。これにより、撮像する被写体に応じて、最適な焦点検出方向を選択することが可能となる。この時、第７の読み出し動作で読み出す行で水平方向の焦点検出を実施し、第４の読み出し動作で読み出す列で垂直方向の焦点検出を実施することで、感度が高く、且つ、効率的な焦点検出方向を選択することが可能となる。

さらに、変形例として、第１の実施形態と同様に、焦点検出領域６０１で第１の読み出し動作で読み出す行を、複数行毎、あるいは、複数行中の連続する２行毎にし、その他の行を第２の読み出し動作で読み出すようにしてもよい。このように第５の読み出し動作で読み出す画素を増やすことで、更に、消費電力を削減することができる。

１２：撮像素子、１３：信号処理部、１５；同期制御部、２００：画素、２０１：画素領域、２０２：垂直走査部、２０３：奇数列信号処理部、２０４：光電変換素子Ｄ１ａ’に水平方向、２３１：奇数列信号線、２３２：偶数列信号線、Ｄ１ａ，Ｄ１ｂ，Ｄ１ａ’，Ｄ１ｂ’，Ｄ１ｃ’，Ｄ１ｄ’：光電変換素子、６０１：焦点検出領域、６０２：非焦点検出領域

Claims (9)

1. 行列状に配列された複数のマイクロレンズそれぞれに対して設けられた第１から第４の光電変換部と、前記第１から第４の光電変換部から転送された信号を一時的に保持する保持手段と、を備える画素領域と、
   複数の読み出し動作のうちのいずれかを行って前記保持手段から信号を読み出す駆動手段と、を有し、
   前記複数の読み出し動作は、
   前記第１の光電変換部から前記保持手段へ信号を転送した後に、前記保持手段に保持された信号を前記画素領域の外に出力し、前記第１及び第２の光電変換部から前記保持手段へ信号を転送した後に、前記保持手段に保持された信号を前記画素領域の外に出力し、前記第１から第４の光電変換部から前記保持手段へ信号を転送した後に、前記保持手段に保持された信号を前記画素領域の外に出力する第１の読み出し動作と、
   前記第１の光電変換部から前記保持手段への信号の転送、及び、前記第１及び第２の光電変換部から前記保持手段への信号を転送を順次、行い、前記保持手段に保持された信号を前記画素領域の外に出力せずに、前記第１から第４の光電変換部から前記保持手段へ信号を転送し、前記保持手段に保持された信号を前記画素領域の外に出力する第２の読み出し動作と、を含み、
   前記第１の読み出し動作と前記第２の読み出し動作において、前記保持手段への信号の転送を同じタイミングで行い、
   前記駆動手段は、焦点検出領域を含まない行から信号を読み出す場合に、前記第２の読み出し動作を行うことを特徴とする撮像素子。
2. 前記第１の光電変換部の信号を処理する第１の信号処理手段と、前記第１及び第２の光電変換部の信号を処理する第２の信号処理手段と、前記第１から第４の光電変換部の信号を処理する第３の信号処理手段と、を含む複数の信号処理手段を更に有し、
   前記第２の読み出し動作では、前記第１の信号処理手段と、前記第２の信号処理手段の動作を停止することを特徴とする請求項１に記載の撮像素子。
3. 前記第１の読み出し動作において、前記第１の信号処理手段により前記第１の光電変換部の信号を処理している間に、前記第１及び第２の光電変換部の信号を前記保持手段に転送して読み出し、前記第２の信号処理手段による処理を開始し、前記第２の信号処理手段により前記第１及び第２の光電変換部の信号を処理している間に、前記第１から第４の光電変換部の信号を前記保持手段に転送して読み出し、前記第３の信号処理手段による処理を開始することを特徴とする請求項２に記載の撮像素子。
4. 前記第１及び第２の光電変換部は、水平方向に隣接していることを特徴とする請求項１乃至３のいずれか１項に記載の撮像素子。
5. 前記第１及び第２の光電変換部は、垂直方向に隣接していることを特徴とする請求項１乃至３のいずれか１項に記載の撮像素子。
6. 請求項１乃至５のいずれか１項に記載の撮像素子と、
   前記第１の読み出し動作により、前記第１の光電変換部から読み出された信号と、前記第１及び第２の光電変換部から読み出された信号から、前記第１の光電変換部から読み出された信号を差し引いて得られた信号とを用いて、第１の方向に位相差検出方式の焦点検出を行い、前記第１及び第２の光電変換部から読み出された信号と、前記第１から第４の光電変換部から読み出された信号から、前記第１及び第２の光電変換部から読み出された信号を差し引いて得られた信号とを用いて、第２の方向に位相差検出方式の焦点検出を行う焦点検出手段と
   を有することを特徴とする撮像装置。
7. 前記第１及び第２の読み出し動作により、前記第１から第４の光電変換部から読み出された信号に基づいて、画像を生成することを特徴とする請求項６に記載の撮像装置。
8. 行列状に配列された複数のマイクロレンズそれぞれに対して設けられた第１から第４の光電変換部と、前記第１から第４の光電変換部から転送された信号を一時的に保持する保持手段と、を備える画素領域を有する撮像素子の制御方法であって、
   駆動手段が、前記画素領域のうち、焦点検出領域から第１の読み出し動作により読み出す工程と、
   前記駆動手段が、前記画素領域のうち、非焦点検出領域から第２の読み出し動作により読み出す工程と、を含み、
   前記第１の読み出し動作では、前記第１の光電変換部から前記保持手段へ信号を転送した後に、前記保持手段に保持された信号を前記画素領域の外に出力し、前記第１及び第２の光電変換部から前記保持手段へ信号を転送した後に、前記保持手段に保持された信号を前記画素領域の外に出力し、前記第１から第４の光電変換部から前記保持手段へ信号を転送した後に、前記保持手段に保持された信号を前記画素領域の外に出力し、
   前記第２の読み出し動作では、前記第１の光電変換部から前記保持手段への信号の転送、及び、前記第１及び第２の光電変換部から前記保持手段への信号を転送を順次、行い、前記保持手段に保持された信号を前記画素領域の外に出力せずに、前記第１から第４の光電変換部から前記保持手段へ信号を転送し、前記保持手段に保持された信号を前記画素領域の外に出力し、
   前記第１の読み出し動作と前記第２の読み出し動作において、前記保持手段への信号の転送を同じタイミングで行うことを特徴とする撮像素子の制御方法。
9. 行列状に配列された複数のマイクロレンズそれぞれに対して設けられた第１から第４の光電変換部と、前記第１から第４の光電変換部から転送された信号を一時的に保持する保持手段と、を備える画素領域を有する撮像素子の制御方法であって、
   駆動手段が、前記画素領域のうち、焦点検出領域を含む行から第１の読み出し動作により読み出す工程と、
   前記駆動手段が、前記画素領域のうち、焦点検出領域を含まない行から第２の読み出し動作により読み出す工程と、を含み、
   前記第１の読み出し動作では、前記第１の光電変換部から前記保持手段へ信号を転送した後に、前記保持手段に保持された信号を前記画素領域の外に出力し、前記第１及び第２の光電変換部から前記保持手段へ信号を転送した後に、前記保持手段に保持された信号を前記画素領域の外に出力し、前記第１から第４の光電変換部から前記保持手段へ信号を転送した後に、前記保持手段に保持された信号を前記画素領域の外に出力し、
   前記第２の読み出し動作では、前記第１の光電変換部から前記保持手段への信号の転送、及び、前記第１及び第２の光電変換部から前記保持手段への信号を転送を順次、行い、前記保持手段に保持された信号を前記画素領域の外に出力せずに、前記第１から第４の光電変換部から前記保持手段へ信号を転送し、前記保持手段に保持された信号を前記画素領域の外に出力し、
   前記第１の読み出し動作と前記第２の読み出し動作において、前記保持手段への信号の転送を同じタイミングで行うことを特徴とする撮像素子の制御方法。

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