JP6642200B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。

窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ等または、これらの混晶である材料は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field-Effect Transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。

窒化物半導体を用いた電界効果型トランジスタとしては、電子走行層にＧａＮを用い電子供給層にＡｌＧａＮを用いたＨＥＭＴがあり、ＧａＮにおけるピエゾ分極や自発分極の作用により電子走行層において２ＤＥＧ（Two-Dimensional Electron Gas）が生成される。このようなＨＥＭＴにおいては、電子供給層の上に形成されたゲート電極に印加される電圧の値を変えることにより、トランジスタのオン、オフ制御を行うことができる。

特開２００２−３５９２５６号公報 国際公開第２０１１／１３２２８５号公報 特開２００９−２４６２９２号公報

ところで、ＨＥＭＴ等のトランジスタにおける重要な特性として、ｇｍ（相互コンダクタンス）がある。ｇｍは、ゲート電極とチャネル間の距離に大きく依存するため、電子供給層の厚さを薄くすることにより、ｇｍを高くすることができる。また、ＨＥＭＴ等のトランジスタにおいては、トランジスタがオフの際に流れるゲートリーク電流が低いものが好ましい。

このため、ＧａＮ等の窒化物半導体を用いた半導体装置において、ｇｍが高く、ゲートリーク電流が低いものが求められている。

本実施の形態の一観点によれば、基板の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、を有し、前記第２の半導体層における前記ゲート電極の直下の領域の厚さをＤｇとし、前記第２の半導体層における前記ゲート電極と前記ソース電極との間の領域の厚さをＤｇｓとし、前記第２の半導体層における前記ゲート電極と前記ドレイン電極との間の領域の厚さをＤｇｄとした場合、Ｄｇｓ＞Ｄｇｄ、Ｄｇｓ＞Ｄｇ、Ｄｇｄ＞Ｄｇ、であることを特徴とする。

開示の半導体装置によれば、ＧａＮ等の窒化物半導体を用いた半導体装置において、ｇｍを高くするとともに、ゲートリーク電流を低くすることができる。

第１の実施の形態における半導体装置の構造図 電子供給層の厚さが均一な構造の半導体装置の構造図 半導体装置におけるｇｍ及びリーク電流の説明図 第１の実施の形態における半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体装置の製造方法の工程図（２） 第１の実施の形態における半導体装置の変形例の構造図 第２の実施の形態における半導体装置の構造図 第２の実施の形態における半導体装置の製造方法の工程図（１） 第２の実施の形態における半導体装置の製造方法の工程図（２） 第３の実施の形態における半導体装置の製造方法の工程図（１） 第３の実施の形態における半導体装置の製造方法の工程図（２） 第４の実施の形態における半導体装置の構造図 第４の実施の形態における半導体装置の製造方法の工程図（１） 第４の実施の形態における半導体装置の製造方法の工程図（２） 第４の実施の形態における半導体装置の製造方法の工程図（３） 第５の実施の形態における半導体装置の構造図 第５の実施の形態における半導体装置の製造方法の工程図（１） 第５の実施の形態における半導体装置の製造方法の工程図（２） 第５の実施の形態における半導体装置の製造方法の工程図（３） 第５の実施の形態における半導体装置の他の製造方法の説明図 第６の実施の形態における半導体装置の構造図 第６の実施の形態における半導体装置の製造方法の工程図（１） 第６の実施の形態における半導体装置の製造方法の工程図（２） 第６の実施の形態における半導体装置の製造方法の工程図（３） 第７の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図 第７の実施の形態における電源装置の回路図 第７の実施の形態における高出力増幅器の構造図

実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。

〔第１の実施の形態〕
（半導体装置）
第１の実施の形態における半導体装置であるＨＥＭＴについて、図１に基づき説明する。本実施の形態における半導体装置は、基板１０の上に、窒化物半導体により、不図示の核形成層、バッファ層、電子走行層２１、電子供給層２２が、順に積層して形成されている。本実施の形態においては、電子走行層２１は、ＧａＮにより形成されており、電子供給層２２はＡｌＧａＮにより形成されている。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。電子供給層２２の上には、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されている。また、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されていない領域の電子供給層２２の上には、パッシベーション膜としてＳｉＮやＡｌ_２Ｏ_３等により絶縁膜３１が形成されている。

尚、本願においては、電子供給層２２において、ゲート電極４１の直下の厚さをＤｇとし、ソース電極４２の直下の厚さをＤｓとし、ドレイン電極４３の直下の厚さをＤｄとする。また、ゲート電極４１とソース電極４２との間を、ゲート−ソース間、または、ＧＳと記載し、ゲート電極４１とドレイン電極４３との間を、ゲート−ドレイン間、または、ＧＤと記載する場合がある。また、電子走行層２１を第１の半導体層と記載し、電子供給層２２を第２の半導体層と記載する場合がある。

本実施の形態における半導体装置は、電子供給層２２の厚さは、ゲート電極４１とソース電極４２との間よりも、ゲート電極４１とドレイン電極４３との間の方が、薄く形成されている。即ち、電子供給層２２において、ゲート−ソース間の厚さをＤｇｓとし、ゲート−ドレイン間の厚さをＤｇｄとした場合、Ｄｇｓ＞Ｄｇｄ、Ｄｇｓ＞Ｄｇ、Ｄｇｓ＞Ｄｄとなるように形成されている。この場合において、Ｄｇｄ＝Ｄｇであることがより好ましい。

本実施の形態においては、電子供給層２２はＡｌ_０．２Ｇａ_０．８Ｎにより形成されている。電子供給層２２は、ゲート−ドレイン間の厚さＤｇｄ、ゲート電極４１の直下の厚さＤｇ及びドレイン電極４３の直下の厚さＤｄは約２０ｎｍ、ゲート−ソース間の厚さＤｇｓ及びソース電極４２の直下の厚さＤｓは約４０ｎｍである。尚、電子供給層は、ＡｌＧａＮ以外には、ＩｎＡｌＮやＩｎＡｌＧａＮにより形成してもよい。

（半導体装置の特性）
次に、本実施の形態における半導体装置の特性について、図２に示す構造の半導体装置と比較しながら説明する。図２に示す構造の半導体装置は、基板９１０の上に、窒化物半導体により、不図示の初期成長層、バッファ層、電子走行層９２１、電子供給層９２２が、順に積層して形成されている。電子走行層９２１は、ＧａＮにより形成されており、電子供給層９２２はＡｌＧａＮにより形成されている。これにより、電子走行層９２１において、電子走行層９２１と電子供給層９２２との界面近傍には、２ＤＥＧ９２１ａが生成される。電子供給層９２２の上には、ゲート電極９４１、ソース電極９４２及びドレイン電極９４３が形成されている。また、ゲート電極９４１、ソース電極９４２及びドレイン電極９４３が形成されていない領域の電子供給層９２２の上には、パッシベーション膜としてＳｉＮやＡｌ_２Ｏ_３等により絶縁膜９３１が形成されている。尚、図２に示す構造の半導体装置においては、電子供給層９２２はＡｌ_０．２Ｇａ_０．８Ｎにより形成されており、電子供給層９２２の厚さＤｋは均一であり、約２０ｎｍである。

図３は、本実施の形態における半導体装置と図２に示す構造の半導体装置とにおけるｇｍ及びゲートリーク電流を示す図である。図３において、３Ａ（◆）は本実施の形態における半導体装置の値であり、３Ｂ（◇）は図２に示す構造の半導体装置の値である。ｇｍは、ドレイン−ソース間に１０Ｖの電圧を印加し（Ｖｄｓ＝１０Ｖ）、ゲート電圧（Ｖｇ）を変化させた際に、ドレイン電流（Ｉｄ）が流れ始めた部分の電流の微分値に基づき算出した値である。また、ゲートリーク電流（Ｉｏｆｆ）は、ゲート電極に−３Ｖの電圧を印加し（Ｖｇ＝−３Ｖ）、ドレイン−ソース間に５０Ｖの電圧（Ｖｄｓ＝５０Ｖ）を印加した状態において流れる電流値である。

３Ｂの図２に示す構造の半導体装置のｇｍは２２７（ｍＳ／ｍｍ）であるのに対し、３Ａの本実施の形態における半導体装置のｇｍは２４６（ｍＳ／ｍｍ）であった。従って、本実施の形態における半導体装置は、図２に示す構造の半導体装置よりもｇｍを高くすることができる。

また、３Ｂの図２に示す構造の半導体装置のゲートリーク電流（Ｉｏｆｆ）は６．６８×１０^−６（Ａ／ｍｍ）であるのに対し、３Ａの本実施の形態における半導体装置のゲートリーク電流（Ｉｏｆｆ）は４．２６×１０^−６（Ａ／ｍｍ）であった。従って、本実施の形態における半導体装置は、図２に示す構造の半導体装置よりもゲートリーク電流（Ｉｏｆｆ）を低くすることができる。従って、３Ａの本実施の形態における半導体装置は、３Ｂの図２に示す構造の半導体装置に比べて、ｇｍを高くするとともに、ゲートリーク電流を低くすることができる。

本実施の形態における半導体装置においては、上記のような効果を得るためには、ゲート−ドレイン間等における電子供給層２２の厚さＤｇｄ等は、３０ｎｍ以下、更には、２０ｎｍ以下であることが好ましい。また、ゲート−ドレイン間（ＧＤ）等における電子供給層２２の厚さＤｇｄ等は、ゲート−ソース間（ＧＳ）等における電子供給層２２の厚さＤｇｓ等の３／４以下、更には、１／２以下であることが好ましい。

また、ゲート−ドレイン間等における電子供給層２２の厚さを薄くしすぎると、電流コラプスが生じ、半導体装置としての特性が低下することが知見として得られている。このような電流コラプスを抑制するためには、電子供給層２２を形成しているＡｌＧａＮのＡｌの組成比が０．２未満である場合には、ゲート−ドレイン間における電子供給層２２の厚さは、１５ｎｍ以上であることが好ましい。また、電子供給層２２を形成しているＡｌＧａＮのＡｌの組成比が０．２以上である場合には、ゲート−ドレイン間における電子供給層２２の厚さは、７ｎｍ以上であることが好ましい。

（半導体装置の製造方法）
次に、第１の実施の形態における半導体装置の製造方法について、図４及び図５に基づき説明する。

最初に、図４（ａ）に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、不図示の核形成層、バッファ層、電子走行層２１、電子供給層２２を形成する。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。窒化物半導体層は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長）法によるエピタキシャル成長により形成する。尚、これらの窒化物半導体層は、ＭＯＣＶＤに代えて、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー）法により形成してもよい。また、図示はしないが、電子供給層２２の上にＧａＮ等によりキャップ層を形成してもよい。

基板１０は、例えば、サファイア基板、Ｓｉ基板、ＳｉＣ基板、ＧａＮ基板を用いることができる。本実施の形態では、基板１０には、ＳｉＣ基板が用いられている。不図示の核形成層は、膜厚が約１００ｎｍのＡｌＮにより形成されており、不図示のバッファ層は、膜厚が約１００ｎｍのＡｌＧａＮにより形成されている。

電子走行層２１は、膜厚が約２００ｎｍのｉ−ＧａＮにより形成されている。電子供給層２２は、膜厚が約４０ｎｍのＡｌＧａＮにより形成されており、Ａｌ_ＸＧａ_１−ＸＮと表わした場合に、Ｘの値が０．１〜０．３になるように形成されている。電子供給層２２は、ｉ−ＡｌＧａＮであっても、ｎ−ＡｌＧａＮであってもよい。本実施の形態においては、電子供給層２２は、ｎ−Ａｌ_０．２Ｇａ_０．８Ｎにより形成されている。

これら窒化物半導体層をＭＯＣＶＤにより成膜する際には、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が用いられ、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられ、Ｎの原料ガスにはＮＨ_３（アンモニア）が用いられる。尚、これらの原料ガスは、水素（Ｈ_２）をキャリアガスとしてＭＯＣＶＤ装置の反応炉に供給される。また、これらの窒化物半導体層を形成する際に、反応炉内に供給されるアンモニアガスは、１００ｓｃｃｍ〜１００００ｓｃｃｍの流量であり、窒化物半導体層を形成する際の成長圧力、即ち、反応炉内の圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒである。また、成膜の際の基板温度は１０００℃〜１２００℃である。

電子供給層２２を形成する際には、原料ガスとしてＴＭＧとＴＭＡとＮＨ_３の混合ガスとともに、Ｓｉの原料ガスとしてＳｉＨ_４等を併せて供給する。これにより、電子供給層２２には、ｎ型となる不純物元素としてＳｉをドープすることができる。電子供給層２２においてドープされているＳｉの濃度は、１×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３、例えば、５×１０^１８ｃｍ^−３となるようにドープされている。

この後、図示はしないが、素子を分離するための素子分離領域を形成する。具体的には、電子供給層２２の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域が形成される領域に開口を有するレジストパターンを形成する。この後、レジストパターンの形成されていない領域の窒化物半導体層にアルゴン（Ａｒ）イオンを注入することにより素子分離領域を形成する。素子分離領域は、レジストパターンの形成されていない領域の窒化物半導体層の一部をＲＩＥ（Reactive Ion Etching）等によるドライエッチングにより除去することにより形成してもよい。素子分離領域を形成した後、レジストパターンは、有機溶剤等により除去する。

次に、図４（ｂ）に示すように、電子供給層２２において、ゲート電極４１が形成される領域からドレイン電極４３が形成される領域の電子供給層２２の一部を除去し、電子供給層２２の膜厚を薄くする。具体的には、電子供給層２２の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１が形成される領域からドレイン電極４３が形成される領域において開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の電子供給層２２をＲＩＥ等のドライエッチングにより約２０ｎｍの深さまで除去する。これにより、ゲート電極４１が形成される領域、ドレイン電極４３が形成される領域、ゲート−ドレイン間となる領域の電子供給層２２の厚さを約２０ｎｍにする。尚、ソース電極４２が形成される領域、ゲート−ソース間となる領域の電子供給層２２の厚さは約４０ｎｍのままである。これにより、電子供給層２２において、膜厚の厚い領域２２ａと膜厚の薄い領域２２ｂが形成され、膜厚の厚い領域２２ａと膜厚の薄い領域２２ｂとの境界部分には、境界側面２２ｃが形成される。この後、不図示のレジストパターンは、有機溶剤等により除去する。

次に、図４（ｃ）に示すように、電子供給層２２の上に、ソース電極４２及びドレイン電極４３を形成する。具体的には、電子供給層２２の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｔｉ／Ａｌにより形成される金属積層膜を真空蒸着により成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存している金属積層膜によりソース電極４２及びドレイン電極４３が形成される。尚、Ｔｉ／Ａｌにより形成される金属積層膜は、電子供給層２２の上に、膜厚が約２０ｎｍのＴｉ膜、膜厚が約２００ｎｍのＡｌ膜の順に形成する。この後、例えば、窒素雰囲気中において、約５５０℃の温度で熱処理することにより、電子供給層２２とソース電極４２及びドレイン電極４３をオーミックコンタクトさせる。これにより、電子供給層２２において厚さが４０ｎｍの膜厚の厚い領域２２ａにソース電極４２を形成し、厚さが２０ｎｍの膜厚の薄い領域２２ｂにドレイン電極４３を形成する。

次に、図５（ａ）に示すように、電子供給層２２の上に、パッシベーション膜となる絶縁膜３１を形成する。具体的には、ＣＶＤ（chemical vapor deposition）等により厚さが約５０ｎｍのＳｉＮ膜を成膜することにより絶縁膜３１を形成する。これにより、ゲート−ソース間となる領域、ゲート−ドレイン間となる領域、ゲート電極４１が形成される領域における電子供給層２２の上に、絶縁膜３１が形成される。

次に、図５（ｂ）に示すように、ゲート電極４１が形成される領域における絶縁膜３１を除去することにより、絶縁膜３１に開口部３１ａを形成する。具体的には、絶縁膜３１、ソース電極４２、ドレイン電極４３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、絶縁膜３１の開口部３１ａが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、エッチングガスとしてフッ素系ガス等を用いたドライエッチング、または、エッチング液としてバッファードフッ酸等を用いたウェットエッチングにより、レジストパターンの形成されていない領域の絶縁膜３１を除去し、電子供給層２２を露出させる。これにより、絶縁膜３１に開口部３１ａを形成する。開口部３１ａは、電子供給層２２の膜厚が厚い領域２２ａと薄い領域２２ｂの境界及びこの境界よりも膜厚が薄い領域２２ｂに形成される。

次に、図５（ｃ）に示すように、絶縁膜３１の開口部３１ａにおいて露出している電子供給層２２の上に、ゲート電極４１を形成する。具体的には、絶縁膜３１、電子供給層２２、ソース電極４２及びドレイン電極４３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｎｉ／Ａｕにより形成される金属積層膜を真空蒸着により成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存している金属積層膜によりゲート電極４１が形成される。尚、Ｎｉ／Ａｕにより形成される金属積層膜は、電子供給層２２の上に、Ｎｉ膜、Ａｕ膜の順に形成する。形成されるゲート電極４１は、電子供給層２２の膜厚が厚い領域２２ａと薄い領域２２ｂの境界及びこの境界よりも膜厚が薄い領域２２ｂの上に形成される。これにより、電子供給層２２の膜厚が厚い領域２２ａと薄い領域２２ｂの境界の境界側面２２ｃは、ゲート電極４１により覆われ、ゲート−ソース間よりも、ゲート−ドレイン間は、電子供給層２２の膜厚が薄い半導体装置を作製することができる。

以上の工程により、本実施の形態における半導体装置を作製することができる。

（変形例）
上記においては、パッシベーション膜となる絶縁膜３１が、電子供給層２２の上のゲート−ソース間、及び、ゲート−ドレイン間に形成されている構造のものについて説明した。しかしながら、本実施の形態における半導体装置は、図６（ａ）に示すように、電子供給層２２における膜厚が厚い領域２２ａと薄い領域２２ｂの境界の境界側面２２ｃが、絶縁膜３１により覆われている構造のものであってもよい。更に、この絶縁膜３１に接して、ゲート電極４１が形成されていてもよい。また、図６（ｂ）に示すように、電子供給層２２の膜厚の厚い領域２２ａの境界側面２２ｃの近傍には絶縁膜３１が形成されておらず、この部分の電子供給層２２の上までゲート電極４１が形成されている構造のものであってもよい。

〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置であるＨＥＭＴについて、図７に基づき説明する。本実施の形態における半導体装置は、基板１０の上に、窒化物半導体により、不図示の核形成層、バッファ層、電子走行層２１、電子供給層１２２が、順に積層して形成されている。本実施の形態においては、電子供給層１２２はＡｌＧａＮにより形成されており、電子供給層１２２の上には、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されている。また、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されていない領域の電子供給層１２２の上には、パッシベーション膜としてＳｉＮやＡｌ_２Ｏ_３等により絶縁膜３１が形成されている。尚、電子供給層１２２において、ゲート電極４１の直下の厚さをＤｇとし、ソース電極４２の直下の厚さをＤｓとし、ドレイン電極４３の直下の厚さをＤｄとする。また、本願においては、電子供給層１２２を第２の半導体層と記載する場合がある。

本実施の形態においては、電子供給層１２２において、ゲート−ソース間の厚さをＤｇｓとし、ゲート−ドレイン間の厚さをＤｇｄとした場合、Ｄｇｓ＞Ｄｇｄ、及び、Ｄｇｓ＞Ｄｇ、Ｄｇｓ＞Ｄｓ、Ｄｇｓ＞Ｄｄとなるように形成されている。本実施の形態においては、ソース電極４２の直下における電子供給層１２２の厚さを薄くすることにより、ソース電極４２と２ＤＥＧ２１ａの間の抵抗を低くすることができ、オン抵抗を下げることができる。

本実施の形態においては、電子供給層１２２はＡｌ_０．２Ｇａ_０．８Ｎにより形成されている。電子供給層１２２は、ゲート−ドレイン間の厚さＤｇｄ、ゲート電極４１の直下の厚さＤｇ、ソース電極４２の直下の厚さＤｓ、ドレイン電極４３の直下の厚さＤｄは約２０ｎｍであり、ゲート−ソース間の厚さＤｇｓは約４０ｎｍである。

（半導体装置の製造方法）
次に、第２の実施の形態における半導体装置の製造方法について、図８及び図９に基づき説明する。

最初に、図８（ａ）に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、不図示の核形成層、バッファ層、電子走行層２１、電子供給層１２２を形成する。電子供給層１２２は、膜厚が約４０ｎｍのＡｌＧａＮにより形成されており、Ａｌ_ＸＧａ_１−ＸＮと表わした場合に、Ｘの値が０．１〜０．３になるように形成されている。電子供給層１２２は、ｉ−ＡｌＧａＮであっても、ｎ−ＡｌＧａＮであってもよい。本実施の形態においては、電子供給層１２２は、ｎ−Ａｌ_０．２Ｇａ_０．８Ｎにより形成されている。この後、図示はしないが、素子を分離するための素子分離領域を形成する。

次に、図８（ｂ）に示すように、電子供給層１２２において、ゲート電極４１が形成される領域からドレイン電極４３が形成される領域、ソース電極４２が形成される領域の電子供給層１２２の一部を除去し、電子供給層１２２の膜厚を薄くする。これにより、ゲート電極４１が形成される領域、ソース電極４２が形成される領域、ドレイン電極４３が形成される領域、ゲート−ドレイン間となる領域の電子供給層１２２の厚さを約２０ｎｍにする。尚、ゲート−ソース間となる領域の電子供給層１２２の厚さは約４０ｎｍのままである。これにより、電子供給層１２２において、膜厚の厚い領域１２２ａと膜厚の薄い領域１２２ｂ、１２２ｄが形成され、膜厚の厚い領域１２２ａと膜厚の薄い領域１２２ｂとの境界部分には、境界側面１２２ｃが形成される。

次に、図８（ｃ）に示すように、電子供給層１２２の上に、ソース電極４２及びドレイン電極４３を形成する。これにより、電子供給層１２２において厚さが２０ｎｍの膜厚が薄い領域１２２ｄにソース電極４２を形成し、膜厚が薄い領域１２２ｂにドレイン電極４３を形成する。

次に、図９（ａ）に示すように、電子供給層１２２の上に、パッシベーション膜となる絶縁膜３１を形成する。

次に、図９（ｂ）に示すように、ゲート電極４１が形成される領域における絶縁膜３１を除去することにより、絶縁膜３１に開口部３１ａを形成する。

次に、図９（ｃ）に示すように、絶縁膜３１の開口部３１ａにおいて露出している電子供給層１２２の上に、ゲート電極４１を形成する。これにより、電子供給層１２２の膜厚が厚い領域１２２ａと薄い領域１２２ｂの境界の境界側面１２２ｃは、ゲート電極４１により覆われて、ゲート−ソース間よりも、ゲート−ドレイン間は、電子供給層１２２の膜厚が薄い半導体装置を作製することができる。

以上の工程により、本実施の形態における半導体装置を作製することができる。

尚、上記以外の内容については、第１の実施の形態と同様である。

〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、第１の実施の形態における半導体装置を第１の実施の形態とは異なる方法により作製する半導体装置の製造方法である。本実施の形態における半導体装置の製造方法について、図１０及び図１１に基づき説明する。

最初に、図１０（ａ）に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、不図示の核形成層、バッファ層、電子走行層２１、下部電子供給層２２１を形成する。下部電子供給層２２１は、膜厚が約２０ｎｍのＡｌＧａＮにより形成されており、Ａｌ_ＸＧａ_１−ＸＮと表わした場合に、Ｘの値が０．１〜０．３になるように形成されている。下部電子供給層２２１は、ｉ−ＡｌＧａＮであっても、ｎ−ＡｌＧａＮであってもよい。本実施の形態においては、下部電子供給層２２１は、ｎ−Ａｌ_０．２Ｇａ_０．８Ｎにより形成されている。この後、図示はしないが、素子を分離するための素子分離領域を形成する。

次に、図１０（ｂ）に示すように、ソース電極４２が形成される領域及びゲート−ソース間における領域において、下部電子供給層２２１の上に上部電子供給層２２２を形成する。

具体的には、下部電子供給層２２１の上に、ＡＬＤ（Atomic Layer Deposition）等により不図示のＳｉＯ_２膜を成膜し、成膜されたＳｉＯ_２膜の上にフォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ソース電極４２が形成される領域及びゲート−ソース間における領域において開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域のＳｉＯ_２膜をＲＩＥ等のドライエッチングにより除去し、下部電子供給層２２１を露出させ、残存するＳｉＯ_２膜により不図示のＳｉＯ_２マスクを形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。この後、下部電子供給層２２１の上に、ＭＯＣＶＤによりＡｌＧａＮをエピタキシャル成長させることにより上部電子供給層２２２を形成する。形成される上部電子供給層２２２の膜厚は約２０ｎｍであり、下部電子供給層２２１と同じ組成のＡｌＧａＮを成膜することにより形成する。尚、不図示のＳｉＯ_２マスクを形成しているＳｉＯ_２膜は、アモルファスであるため、ＳｉＯ_２マスクの上には、窒化物半導体はエピタキシャル成長しない。従って、上部電子供給層２２２は、下部電子供給層２２１が露出しているＳｉＯ_２マスクの形成されていない領域にのみに形成される。この後、ウェットエッチング等により、ＳｉＯ_２マスクを除去する。

このように形成された下部電子供給層２２１と上部電子供給層２２２により、電子供給層２２が形成される。従って、ゲート電極４１が形成される領域、ドレイン電極４３が形成される領域、ゲート−ドレイン間となる領域においては、下部電子供給層２２１のみが形成されているため電子供給層２２の厚さは約２０ｎｍであり、膜厚の薄い領域２２ｂとなる。また、ソース電極４２が形成される領域、ゲート−ソース間となる領域においては、下部電子供給層２２１と上部電子供給層２２２が形成されているため、電子供給層２２の厚さは約４０ｎｍとなり、膜厚の厚い領域２２ａとなる。また、電子供給層２２において、膜厚の厚い領域２２ａと膜厚の薄い領域２２ｂとの境界部分には、境界側面２２ｃが形成される。

次に、図１０（ｃ）に示すように、電子供給層２２の上に、ソース電極４２及びドレイン電極４３を形成する。これにより、電子供給層２２において厚さが４０ｎｍの膜厚の厚い領域２２ａにソース電極４２を形成し、厚さが２０ｎｍの膜厚の薄い領域２２ｂにドレイン電極４３を形成する。

次に、図１１（ａ）に示すように、電子供給層２２の上に、パッシベーション膜となる絶縁膜３１を形成する。

次に、図１１（ｂ）に示すように、ゲート電極４１が形成される領域における絶縁膜３１を除去することにより、絶縁膜３１に開口部３１ａを形成する。

次に、図１１（ｃ）に示すように、絶縁膜３１の開口部３１ａにおいて露出している電子供給層２２の上に、ゲート電極４１を形成する。これにより、電子供給層２２の膜厚が厚い領域２２ａと薄い領域２２ｂの境界の境界側面２２ｃは、ゲート電極４１により覆われ、ゲート−ソース間よりも、ゲート−ドレイン間は、電子供給層２２の膜厚が薄い半導体装置を作製することができる。

以上の工程により、本実施の形態における半導体装置を作製することができる。

尚、上記以外の内容については、第１の実施の形態と同様である。

〔第４の実施の形態〕
（半導体装置）
次に、第４の実施の形態における半導体装置であるＨＥＭＴについて、図１２に基づき説明する。本実施の形態における半導体装置は、基板１０の上に、窒化物半導体により、不図示の核形成層、バッファ層、電子走行層２１、電子供給層３２２が、順に積層して形成されている。本実施の形態においては、電子供給層３２２はＡｌＧａＮにより形成されている。電子供給層３２２の上には、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されている。また、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されていない領域の電子供給層３２２の上には、パッシベーション膜としてＳｉＮやＡｌ_２Ｏ_３等により絶縁膜３１が形成されている。尚、電子供給層３２２において、ゲート電極４１の直下の厚さをＤｇとし、ソース電極４２の直下の厚さをＤｓとし、ドレイン電極４３の直下の厚さをＤｄとする。また、本願においては、電子供給層３２２を第２の半導体層と記載する場合がある。

本実施の形態においては、電子供給層３２２の厚さが、ゲート電極４１とソース電極４２との間よりも、ゲート電極４１とドレイン電極４３との間の方が薄く形成されている。また、ゲート電極４１とドレイン電極４３との間よりも、ゲート電極４１の直下の方が薄く形成されている。

具体的には、電子供給層３２２において、ゲート−ソース間の厚さをＤｇｓとし、ゲート−ドレイン間の厚さをＤｇｄとした場合、Ｄｇｓ＞Ｄｇｄ＞Ｄｇ、Ｄｇｓ＞Ｄｄ＞Ｄｇとなるように形成されている。

本実施の形態においては、電子供給層３２２はＡｌ_０．２Ｇａ_０．８Ｎにより形成されている。電子供給層３２２は、ゲート−ドレイン間の厚さＤｇｄ及びドレイン電極４３の直下の厚さＤｄは約２０ｎｍ、ゲート電極４１の直下の厚さＤｇは約１５ｎｍ、ゲート−ソース間の厚さＤｇｓ及びソース電極４２の直下の厚さＤｓは約４０ｎｍとなっている。このようにゲート電極４１の直下の領域において電子供給層３２２を薄くすることによりノーマリーオフに近づけることができる。

（半導体装置の製造方法）
次に、第４の実施の形態における半導体装置の製造方法について、図１３〜図１５に基づき説明する。

最初に、図１３（ａ）に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、不図示の核形成層、バッファ層、電子走行層２１、電子供給層３２２を形成する。電子供給層３２２は、膜厚が約４０ｎｍのＡｌＧａＮにより形成されており、Ａｌ_ＸＧａ_１−ＸＮと表わした場合に、Ｘの値が０．１〜０．３になるように形成されている。電子供給層３２２は、ｉ−ＡｌＧａＮであっても、ｎ−ＡｌＧａＮであってもよい。本実施の形態においては、電子供給層３２２は、ｎ−Ａｌ_０．２Ｇａ_０．８Ｎにより形成されている。この後、図示はしないが、各々の素子に分離するための素子分離領域を形成する。

次に、図１３（ｂ）に示すように、電子供給層３２２において、ゲート電極４１が形成される領域からドレイン電極４３が形成される領域の電子供給層３２２の一部を除去し、電子供給層３２２の膜厚を薄くする。これにより、ゲート電極４１が形成される領域、ドレイン電極４３が形成される領域、ゲート−ドレイン間となる領域の電子供給層３２２の厚さを約２０ｎｍにする。尚、ソース電極４２が形成される領域、ゲート−ソース間となる領域の電子供給層３２２の厚さは約４０ｎｍのままである。これにより、電子供給層３２２において、膜厚の厚い領域３２２ａと膜厚の薄い領域３２２ｂが形成される。

次に、図１３（ｃ）に示すように、電子供給層３２２において、ゲート電極４１が形成される領域の電子供給層３２２の一部を除去し、電子供給層３２２にゲートリセス領域３２２ｃを形成する。具体的には、電子供給層３２２の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の電子供給層３２２をＲＩＥ等のドライエッチングにより約５ｎｍの深さまで除去する。これにより、ゲート電極４１が形成される領域の電子供給層３２２の厚さを約１５ｎｍにして、ゲートリセス領域３２２ｃを形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。

次に、図１４（ａ）に示すように、電子供給層３２２の上に、ソース電極４２及びドレイン電極４３を形成する。これにより、電子供給層３２２において厚さが４０ｎｍの膜厚の厚い領域３３２ａにソース電極４２を形成し、厚さが２０ｎｍの膜厚の薄い領域３３２ｂにドレイン電極４３を形成する。

次に、図１４（ｂ）に示すように、電子供給層３２２の上に、パッシベーション膜となる絶縁膜３１を形成する。

次に、図１４（ｃ）に示すように、ゲート電極４１が形成される領域における絶縁膜３１を除去することにより、絶縁膜３１に開口部３１ａを形成する。絶縁膜３１の開口部３１ａは、電子供給層３２２に形成されたゲートリセス領域３２２ｃの位置と一致している。

次に、図１５に示すように、絶縁膜３１の開口部３１ａにおいて露出している電子供給層３２２の上に、ゲート電極４１を形成する。形成されるゲート電極４１は、電子供給層３２２におけるゲートリセス領域３２２ｃに形成される。

以上の工程により、本実施の形態における半導体装置を作製することができる。

尚、上記以外の内容については、第１の実施の形態と同様である。

〔第５の実施の形態〕
（半導体装置）
次に、第５の実施の形態における半導体装置であるＨＥＭＴについて、図１６に基づき説明する。本実施の形態における半導体装置は、基板１０の上に、窒化物半導体により、不図示の核形成層、バッファ層、電子走行層２１、電子供給層２２が、順に積層して形成されており、ゲート−ソース間における電子供給層２２の上には、キャップ層２３形成されている。キャップ層２３は、ｎ−ＧａＮにより形成されている。電子供給層２２の上には、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されている。また、ゲート電極４１とソース電極４２との間のキャップ層２３の上、及び、ゲート電極４１とドレイン電極４３との間の電子供給層２２の上には、パッシベーション膜としてＳｉＮやＡｌ_２Ｏ_３等により絶縁膜３１が形成されている。尚、本願においては、キャップ層２３を第３の半導体層と記載する場合がある。

また、本実施の形態においては、電子供給層２２の厚さが、ゲート電極４１とソース電極４２との間よりも、ゲート電極４１とドレイン電極４３との間の方が、薄く形成されている。

電子供給層２２は、ゲート−ドレイン間の厚さＤｇｄ、ゲート電極４１の直下の厚さＤｇ及びドレイン電極４３の直下の厚さＤｄは約２０ｎｍ、ゲート−ソース間の厚さＤｇｓ及びソース電極４２の直下の厚さＤｓは約４０ｎｍとなっている。

（半導体装置の製造方法）
次に、第５の実施の形態における半導体装置の製造方法について、図１７〜図１９に基づき説明する。

最初に、図１７（ａ）に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、不図示の核形成層、バッファ層、電子走行層２１、電子供給層２２、キャップ層２３を形成する。電子供給層２２は、膜厚が約４０ｎｍのｎ−Ａｌ_０．２Ｇａ_０．８Ｎにより形成されている。キャップ層２３は、膜厚が約５ｎｍのｎ−ＧａＮにより形成されている。電子供給層２２及びキャップ層２３には、ｎ型となる不純物元素としてＳｉが、１×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３、例えば、５×１０^１８ｃｍ^−３の濃度となるようにドープされている。この後、図示はしないが、素子を分離するための素子分離領域を形成する。

次に、図１７（ｂ）に示すように、ゲート電極４１が形成される領域からドレイン電極４３が形成される領域のキャップ層２３及び電子供給層２２の一部を除去し、電子供給層２２の膜厚を薄くする。具体的には、キャップ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１が形成される領域からドレイン電極４３が形成される領域において開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域のキャップ層２３をＲＩＥ等のドライエッチング除去し、更に、電子供給層２２をＲＩＥ等のドライエッチングにより約２０ｎｍの深さまで除去する。これにより、ゲート電極４１が形成される領域、ドレイン電極４３が形成される領域、ゲート−ドレイン間となる領域の電子供給層２２の厚さを約２０ｎｍにする。尚、ソース電極４２が形成される領域、ゲート−ソース間となる領域の電子供給層２２の厚さは約４０ｎｍのままである。これにより、電子供給層２２において、膜厚の厚い領域２２ａと膜厚の薄い領域２２ｂが形成され、膜厚の厚い領域２２ａと膜厚の薄い領域２２ｂとの境界部分には、境界側面２２ｃが形成される。この後、不図示のレジストパターンは、有機溶剤等により除去する。

次に、図１７（ｃ）に示すように、ソース電極４２が形成される領域のキャップ層２３を除去し電子供給層２２を露出させる。具体的には、電子供給層２２及びキャップ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域のキャップ層２３をＲＩＥ等のドライエッチングにより除去する。この後、不図示のレジストパターンは、有機溶剤等により除去する。

次に、図１８（ａ）に示すように、電子供給層２２の上に、ソース電極４２及びドレイン電極４３を形成する。これにより、電子供給層２２において厚さが４０ｎｍの膜厚の厚い領域２２ａにソース電極４２を形成し、厚さが２０ｎｍの膜厚の薄い領域２２ｂにドレイン電極４３を形成する。

次に、図１８（ｂ）に示すように、キャップ層２３及び電子供給層２２の上に、パッシベーション膜となる絶縁膜３１を形成する。これにより、ゲート−ソース間となる領域のキャップ層２３の上、ゲート−ドレイン間となる領域、ゲート電極４１が形成される領域の電子供給層２２の上に、絶縁膜３１が形成される。

次に、図１８（ｃ）に示すように、ゲート電極４１が形成される領域における絶縁膜３１を除去することにより、絶縁膜３１に開口部３１ａを形成する。

次に、図１９に示すように、絶縁膜３１の開口部３１ａにおいて露出している電子供給層２２の上に、ゲート電極４１を形成する。これにより、電子供給層２２の膜厚が厚い領域２２ａと薄い領域２２ｂの境界の境界側面２２ｃは、ゲート電極４１により覆われ、ゲート−ソース間よりも、ゲート−ドレイン間は、電子供給層２２の膜厚が薄い半導体装置を作製することができる。

以上の工程により、本実施の形態における半導体装置を作製することができる。

尚、本実施の形態における半導体装置を上記以外の方法により製造する製造方法としては、図１７（ｂ）に示されるものを第３の実施の形態と同様の方法により形成する方法が考えられる。

具体的には、最初に、図２０（ａ）に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、不図示の核形成層、バッファ層、電子走行層２１、下部電子供給層２２１を形成する。この後、図示はしないが、素子を分離するための素子分離領域を形成する。

次に、図２０（ｂ）に示すように、ソース電極４２が形成される領域及びゲート−ソース間における領域において、下部電子供給層２２１の上に上部電子供給層２２２及びキャップ層２３を順に形成する。これにより、下部電子供給層２２１と上部電子供給層２２２により電子供給層２２が形成され、上部電子供給層２２２が形成されている電子供給層２２の膜厚が厚い領域２２ａには、キャップ層２３が形成される。この工程において得られたものは、図１７（ｂ）に示す構造のものと同じである。この後、図１７（ｃ）以降の工程を行うことにより、本実施の形態における半導体装置を製造することができる。

尚、上記以外の内容については、第１の実施の形態と同様である。

〔第６の実施の形態〕
（半導体装置）
次に、第６の実施の形態における半導体装置であるＨＥＭＴについて、図２１に基づき説明する。本実施の形態における半導体装置は、基板１０の上に、窒化物半導体により、不図示の核形成層、バッファ層、電子走行層２１、電子供給層２２、キャップ層３２３が、順に積層して形成されている。電子供給層２２の上には、ソース電極４２及びドレイン電極４３が形成されており、キャップ層３２３の上には、ゲート電極４１が形成されている。また、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されていない領域のキャップ層３２３の上には、パッシベーション膜としてＳｉＮやＡｌ_２Ｏ_３等により絶縁膜３１が形成されている。尚、本願においては、キャップ層３２３を第３の半導体層と記載する場合がある。

本実施の形態においては、電子供給層２２の厚さは、ゲート電極４１とソース電極４２との間よりも、ゲート電極４１とドレイン電極４３との間の方が、薄く形成されている。

（半導体装置の製造方法）
次に、第６の実施の形態における半導体装置の製造方法について、図２２〜図２４に基づき説明する。

最初に、図２２（ａ）に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、不図示の核形成層、バッファ層、電子走行層２１、電子供給層２２を形成する。この後、図示はしないが、素子を分離するための素子分離領域を形成する。

次に、図２２（ｂ）に示すように、電子供給層２２において、ゲート電極４１が形成される領域からドレイン電極４３が形成される領域の電子供給層２２の一部を除去し、電子供給層２２の膜厚を薄くする。これにより、電子供給層２２において、膜厚の厚い領域２２ａと膜厚の薄い領域２２ｂが形成される。

次に、図２２（ｃ）に示すように、電子供給層２２の上にキャップ層３２３を形成する。キャップ層３２３は、ＭＯＣＶＤにより、ｎ−ＧａＮをエピタキシャル成長させることにより形成する。形成されるキャップ層３２３の膜厚は約５ｎｍであり、ｎ型となる不純物元素としてＳｉが、１×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３、例えば、５×１０^１８ｃｍ^−３の濃度となるようにドープされている。これにより、電子供給層２２における膜厚の厚い領域２２ａ及び膜厚の薄い領域２２ｂの上に、キャップ層３２３が形成される。

次に、図２３（ａ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域のキャップ層３２３を除去し電子供給層２２を露出させる。具体的には、キャップ層３２３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域のキャップ層３２３をＲＩＥ等のドライエッチングにより除去する。この後、不図示のレジストパターンは、有機溶剤等により除去する。

次に、図２３（ｂ）に示すように、電子供給層２２の上に、ソース電極４２及びドレイン電極４３を形成する。これにより、電子供給層２２において厚さが４０ｎｍの膜厚の厚い領域２２ａにソース電極４２を形成し、厚さが２０ｎｍの膜厚の薄い領域２２ｂにドレイン電極４３を形成する。

次に、図２３（ｃ）に示すように、キャップ層３２３の上に、パッシベーション膜となる絶縁膜３１を形成する。

次に、図２４（ａ）に示すように、ゲート電極４１が形成される領域における絶縁膜３１を除去することにより、絶縁膜３１に開口部３１ａを形成する。

次に、図２４（ｂ）に示すように、絶縁膜３１の開口部３１ａにおいて露出しているキャップ層３２３の上に、ゲート電極４１を形成する。これにより、ゲート−ソース間は、電子供給層２２の膜厚が厚く形成されており、ゲート−ドレイン間は、電子供給層２２の膜厚が薄い半導体装置を作製することができる。

以上の工程により、本実施の形態における半導体装置を作製することができる。

尚、本実施の形態における半導体装置を上記以外の方法により製造する製造方法としては、図２２（ｂ）に示されるものを第３の実施の形態と同様の方法により形成する方法が考えられる。

具体的には、図１０（ａ）に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、不図示の核形成層、バッファ層、電子走行層２１、下部電子供給層２２１を形成する。この後、図示はしないが、素子を分離するための素子分離領域を形成する。

次に、図１０（ｂ）に示すように、ソース電極４２が形成される領域及びゲート−ソース間における領域において、下部電子供給層２２１の上に上部電子供給層２２２及びキャップ層３２３を形成する。これにより、下部電子供給層２２１と上部電子供給層２２２により電子供給層２２が形成される。この工程により得られたものは、図２２（ｂ）に示す構造のものと同じである。この後、図２２（ｃ）以降の工程を行うことにより、本実施の形態における半導体装置を製造することができる。

尚、上記以外の内容については、第１の実施の形態と同様である。

〔第７の実施の形態〕
次に、第７の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。

本実施の形態における半導体デバイスは、第１から第６の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２５に基づき説明する。尚、図２５は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第６の実施の形態に示されているものとは、異なっている。また、本実施の形態においては、第１から第６の実施の形態における半導体装置においてＨＥＭＴまたはＵＭＯＳ構造のトランジスタを１つ形成した場合について説明する場合がある。

最初に、第１から第６の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴ等の半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第６の実施の形態におけるいずれかの半導体装置に相当するものである。

次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第６の実施の形態における半導体装置のゲート電極４１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第６の実施の形態における半導体装置のソース電極４２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第６の実施の形態における半導体装置のドレイン電極４３と接続されている。

次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴ等のディスクリートパッケージされている半導体デバイスを作製することができる。

次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第６の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。

最初に、図２６に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図２６に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図２６に示す例では３つ）４６８を備えている。図２６に示す例では、第１から第６の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。

次に、図２７に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図２７に示す例では、パワーアンプ４７３は、第１から第６の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図２７に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記第２の半導体層における前記ゲート電極の直下の領域の厚さをＤｇとし、
前記第２の半導体層における前記ゲート電極と前記ソース電極との間の領域の厚さをＤｇｓとし、
前記第２の半導体層における前記ゲート電極と前記ドレイン電極との間の領域の厚さをＤｇｄとした場合、
Ｄｇｓ＞Ｄｇｄ、
Ｄｇｓ＞Ｄｇ、
であることを特徴とする半導体装置。
（付記２）
Ｄｇｄ＝Ｄｇであることを特徴とする付記１に記載の半導体装置。
（付記３）
Ｄｇｄ＞Ｄｇであることを特徴とする付記１に記載の半導体装置。
（付記４）
前記第２の半導体層における前記ドレイン電極の直下の領域の厚さをＤｄとした場合、
Ｄｇｓ＞Ｄｄであることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記第２の半導体層における前記ソース電極の直下の領域の厚さをＤｓとした場合、
Ｄｇｓ＝Ｄｓであることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記第２の半導体層における前記ソース電極の直下の領域の厚さをＤｓとした場合、
Ｄｇｓ＞Ｄｓであることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記７）
Ｄｓ＝Ｄｄであることを特徴とする付記６に記載の半導体装置。
（付記８）
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
Ｄｇｄは、７ｎｍ以上であることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
Ｄｇｄは、７ｎｍ以上、３０ｎｍ以下であることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１１）
前記第２の半導体層の上の前記ゲート電極と前記ソース電極との間の領域には、窒化物半導体により形成された第３の半導体層が形成されていることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記第３の半導体層は、前記第２の半導体層の上の前記ゲート電極と前記ドレイン電極との間の領域にも形成されていることを特徴とする付記１１に記載の半導体装置。
（付記１３）
前記第３の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１１または１２に記載の半導体装置。
（付記１４）
基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層の上に、ゲート電極を形成する工程と、
を有し、
前記第２の半導体層における前記ゲート電極の直下の領域の厚さをＤｇとし、
前記第２の半導体層における前記ゲート電極と前記ソース電極との間の領域の厚さをＤｇｓとし、
前記第２の半導体層における前記ゲート電極と前記ドレイン電極との間の領域の厚さをＤｇｄとした場合、
Ｄｇｓ＞Ｄｇｄ、
Ｄｇｓ＞Ｄｇ、
であることを特徴とする半導体装置の製造方法。
（付記１５）
前記第２の半導体層を形成する工程は、
前記第１の半導体層の上に、第２の半導体層を形成するための窒化物半導体層を形成する工程と、
前記ゲート電極の直下となる領域、及び、前記ゲート電極と前記ソース電極との間となる領域における前記窒化物半導体層の一部を除去することにより前記第２の半導体層を形成する工程と、
を有することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
前記窒化物半導体層の一部を除去する工程は、
前記窒化物半導体層の上の前記ゲート電極と前記ソース電極との間となる領域にマスクを形成する工程と、
前記マスクの開口部において露出している前記窒化物半導体層の一部をエッチングにより除去する工程と、
を有することを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７）
前記第２の半導体層を形成する工程は、
前記第１の半導体層の上に、前記第２の半導体層を形成するための下部半導体層を形成する工程と、
前記ゲート電極と前記ソース電極との間となる領域における前記下部半導体層の上に、上部半導体層を形成し、前記下部半導体層と前記上部半導体層により前記第２の半導体層を形成する工程と、
を有することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１８）
前記上部半導体層を形成する工程は、
前記下部半導体層の上の前記ゲート電極の直下となる領域、及び、前記ゲート電極と前記ソース電極との間となる領域に、アモルファスにより形成されるマスクを形成する工程と、
前記マスクの開口部において露出している前記下部半導体層の上に、前記上部半導体層をエピタキシャル成長により形成する工程と、
を有することを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９）
付記１から１３のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２０）
付記１から１３のいずれかに記載の半導体装置を有することを特徴とする増幅器。

１０ 基板
２１ 電子走行層（第１の半導体層）
２１ａ ２ＤＥＧ
２２ 電子供給層（第２の半導体層）
２２ａ 膜厚の厚い領域
２２ｂ 膜厚の薄い領域
２３ キャップ層（第３の半導体層）
３１ 絶縁膜
４１ ゲート電極
４２ ソース電極
４３ ドレイン電極
Ｄｇ ゲート電極の直下の電子供給層の厚さ
Ｄｓ ソース電極の直下の電子供給層の厚さ
Ｄｄ ドレイン電極の直下の電子供給層の厚さ
Ｄｇｓ ゲート−ソース間の直下の電子供給層の厚さ
Ｄｇｄ ゲート−ドレイン間の直下の電子供給層の厚さ
ＧＤ ゲート−ドレイン間
ＧＳ ゲート−ソース間

Claims (6)

1. 基板の上に、窒化物半導体により形成された第１の半導体層と、
   前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
   前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
   を有し、
   前記第２の半導体層における前記ゲート電極の直下の領域の厚さをＤｇとし、
   前記第２の半導体層における前記ゲート電極と前記ソース電極との間の領域の厚さをＤｇｓとし、
   前記第２の半導体層における前記ゲート電極と前記ドレイン電極との間の領域の厚さをＤｇｄとした場合、
   Ｄｇｓ＞Ｄｇｄ、
   Ｄｇｓ＞Ｄｇ、
   Ｄｇｄ＞Ｄｇ、
   であることを特徴とする半導体装置。
2. 前記第２の半導体層における前記ソース電極の直下の領域の厚さをＤｓとした場合、
   Ｄｇｓ＞Ｄｓであることを特徴とする請求項１に記載の半導体装置。
3. 前記第１の半導体層は、ＧａＮを含む材料により形成されており、
   前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. Ｄｇｄは、７ｎｍ以上であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
5. 前記第２の半導体層の上の前記ゲート電極と前記ソース電極との間の領域には、窒化物半導体により形成された第３の半導体層が形成されていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
6. 基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
   前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
   前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
   前記第２の半導体層の上に、ゲート電極を形成する工程と、
   を有し、
   前記第２の半導体層における前記ゲート電極の直下の領域の厚さをＤｇとし、
   前記第２の半導体層における前記ゲート電極と前記ソース電極との間の領域の厚さをＤｇｓとし、
   前記第２の半導体層における前記ゲート電極と前記ドレイン電極との間の領域の厚さをＤｇｄとした場合、
   Ｄｇｓ＞Ｄｇｄ、
   Ｄｇｓ＞Ｄｇ、
   であって、
   前記第２の半導体層を形成する工程は、
   前記第１の半導体層の上に、前記第２の半導体層を形成するための下部半導体層を形成する工程と、
   前記ゲート電極と前記ソース電極との間となる領域における前記下部半導体層の上に、上部半導体層を形成し、前記下部半導体層と前記上部半導体層により前記第２の半導体層を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。

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