JP6626105B2 - メモリアクセスユニット - Google Patents

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Description

発明の分野
本発明は、メモリアクセスユニットに、および１つ以上のメモリアクセスユニットを含むメモリコントローラに関する。
背景
電動車両には、危険な状況を検出するためのさまざまな形態のセンサが装備されつつある。これらのセンサは、多次元の大量のデータを生成する。理想的には、サンプルがメモリに連続して記憶されて、ハードウェアアクセラレータがそれらを効率的に処理するのを可能にすべきである。しかし、１つより多くの次元でサンプルを処理することが必要である場合が多い。
１つの解決策は、処理ステップ同士の間でサンプルを再順序付けすることである。しかし、これによって計算オーバーヘッドおよびメモリ要件が増大する。
別の解決策は、データを直交次元で読出すことを可能にするメモリを使用することである。そのようなメモリの例はＷＯ ２００９／００３１１５ Ａ１に記載されている。
概要
本発明は、固定サイズのデータワード（本明細書では「サンプル」と称する）の転送を取扱うためのメモリアクセスユニットを提供することに努める。
本発明の第１の局面によると、ｍ≧１であるｍ個のデータバスのうちの１つと、ｋ≧２であるｋ*ｍ個のメモリとの間のｄ次元アレイのサンプルの転送を取扱うためのメモリアクセスユニットが提供される。メモリアクセスユニットは、ｋ個のアドレス計算機およびｋ個のサンプルコレクタを含む。各アドレス計算機は、バスアドレスを受信し、それぞれのオフセットを追加してサンプルについてのバスアドレスを生成し、アドレス指定方式に従ってサンプルのバスアドレスから、それぞれのサンプルにアクセスするためのｄ個の次元の各々におけるそれぞれのアドレスを生成するように構成される。各サンプルコレクタは、バスデータワード内の予め定められた位置とｋ*ｍ個のメモリのうちの１つとの間でサンプルを転送するために、ｋ*ｍ個のメモリのうちの１つについてメモリ選択を生成するように動作可能である。各サンプルコレクタは、各サンプルコレクタがｋ個のメモリのうちの異なる１つを選択することによってサンプルコレクタがｋ*ｍ個のメモリのうちのｋ個に同時にアクセスすることができるように、ｄ個の次元の各々におけるアドレスに依存してそれぞれのメモリ選択を計算するように構成される。単一のバスについて、ｍ＝１かつｋ*ｍ＝ｋである。各サンプルコレクタは、ｋ*ｍ個のメモリのうちのそれぞれ１つにまたはそれぞれ１つからそれぞれのサンプルを転送するように動作可能であってもよい。
ゆえに、次元の順にサンプルを再順序付けすることなく、いずれの次元に沿ってもサンプルにアクセス（読出または書込）可能である。
サンプルデータ幅とサンプルストレージデータ幅は同一であってもよい。サンプルデータ幅は、サンプルストレージデータ幅の整数倍数（たとえば２倍）であってもよい。サンプルデータ幅は、たとえば、３２ビットで構成される４バイト、もしくは６４ビットで構成される８バイトであってもよく、またはこれらに設定可能であってもよい。ストレージデータ幅は、たとえば、３２ビットで構成される４バイトであってもよい。しかし、他のストレージデータ幅を用いてもよい。データバス幅は、１２８ビットで構成される１６バイト、または２５６ビットで構成される３２バイトであってもよい。
メモリアクセスユニットは、ｄ個の次元の各々におけるサンプルの数および／またはサンプルデータ幅を変更可能に設定するためのレジスタのセットをさらに含んでいてもよい。
次元の数ｄは、２もしくは３であってもよく、またはこれらに設定可能であってもよい。
各サンプルコレクタは、ｄ個の次元の各々におけるアドレスの合計に依存してメモリ選択を計算するように構成されてもよい。
各サンプルコレクタは、以下を用いてメモリ選択ＣＳを計算するように構成されてもよい：
各アドレス計算機はインデックスを生成するように構成されてもよい。これは、サンプルデータ幅がサンプルストレージデータ幅より大きい場合に用いられ得る。
各サンプルコレクタは、以下を用いてメモリ選択ＣＳを計算するように構成されてもよい：
ここでｗ＿ｓはサンプルデータ幅であり、ｗ＿ｍはメモリデータ幅である。
各アドレス計算機は、各次元における直線的に増加するワードアドレス、サンプルデータ幅およびサンプルの数に依存してそれぞれのアドレスを計算するように構成されてもよい。
各アドレス計算機は、バスアドレスを受信し、それぞれのオフセットに基づいてバスアドレスを調整するように構成されてもよい。ゆえに、アドレス計算機は、アドレスのそれぞれのセットを生成することができ、ゆえにさまざまなメモリ選択を生成することができる。
メモリアクセスユニットは、アドレス計算機およびサンプルコレクタに結合されたバスインターフェイスをさらに含んでいてもよい。バスインターフェイスは、バスアドレスをアドレス計算機の各々に渡すように構成されてもよい。
メモリアクセスユニットは好ましくはハードウェアロジックで実現される。
メモリアクセスユニットは、データバスとｋ*ｍ個のメモリとの間のｄ次元アレイのサンプルの転送を取扱うのに好適であり得、ｋ*ｍ個のメモリはｍ個のデータバスによって共有される。
本発明の第２の局面によると、少なくとも１つのメモリアクセスユニットを含むメモリコントローラが提供される。
メモリコントローラは、少なくとも２つのメモリアクセスユニットを含んでいてもよい。少なくとも２つのメモリアクセスユニットは、レジスタの共通（または「グローバル」）セットにアクセスしてもよい。
メモリコントローラは、ｍ個のデータバスとｋ*ｍ個のメモリとの間のｄ次元アレイのサンプルの転送を取扱うためのｍ個のメモリアクセスユニットを含んでいてもよい。
本発明の第３の局面によると、メモリコントローラとｋ*ｍ個のメモリとを含むメモリシステムが提供され、ｋ*ｍ個のメモリの各セットは、ｍ個のメモリアクセスユニットに動作可能に接続される。
１つのデータバスが存在してもよく、すなわちｍ＝１であってもよい。１つより多くのデータバスが存在してもよく、すなわちｍ≧２であってもよい。２個から１０個、またはそれ以上のデータバスが存在してもよく、すなわち１０≧ｍ≧２またはｍ＞１０であってもよい。
本発明の第４の局面によると、メモリアクセスユニットまたはメモリコントローラを含む集積回路が提供される。
集積回路はマイクロコントローラであってもよい。集積回路は特定用途向け集積回路（ＡＳＩＣ）であってもよい。集積回路はシステムオンチップ（ＳｏＣ）であってもよい。集積回路はハードウェアアクセラレータであってもよい。集積回路はグラフィック処理ユニット（ＧＰＵ）であってもよい。集積回路はデジタル信号プロセッサ（ＤＳＰ）であってもよい。
本発明の第５の局面によると、メモリアクセスユニットまたはメモリコントローラを含むコンピューティングデバイスを含む電動車両が提供される。
電動車両は、オートバイ、自動車（「車」とも称する）、マイクロバス、バス、トラックまたはローリーであってもよい。電動車両は内燃機関および／または１つ以上の電気モータによって駆動されてもよい。
本発明の第６の局面によると、ｍ個のデータバスのうちの１つと、ｋ*ｍ個のメモリとの間でｄ次元アレイのサンプルを転送する方法が提供される。当該方法は、ｋ個のサンプルの各々について、バスアドレスを受信し、それぞれのオフセットを追加してサンプルのバスアドレスを生成することと、アドレス指定方式に従ってサンプルバスアドレスから、次元のうちの１つに沿ってサンプルにアクセスするためのｄ個の次元の各々におけるそれぞれのアドレスを生成することと、バスデータワード内の予め定められた位置とｋ*ｍ個のメモリのうちの１つとの間でサンプルを転送するために、ｋ*ｍ個のメモリのうちのそれぞれ１つについてメモリ選択を生成することとを含み、メモリ選択を生成することは、ｋ個のサンプルがｋ*ｍ個のメモリのうちのｋ個に同時に書込むかまたはｋ個から同時に読出すことができるように、ｄ個の次元の各々におけるアドレスに依存してメモリ選択を計算することを含む。
当該方法は、当該方法によって１つのユニット（またはモジュール）および他のユニットがｋ*ｍ個のメモリに同時にアクセスできるように、当該１つのユニットによって実行可能である。
当該方法は好ましくはハードウェアで実現される方法である。ユニット（またはモジュール）は論理ユニット（または「論理モジュール」）であってもよい。
本発明の第７の局面によると、１つ以上のプロセッサによって実行されると、当該１つ以上のプロセッサに当該方法を実行させる命令を含むコンピュータプログラムが提供される。
本発明の第８の局面によると、当該コンピュータプログラムを保持または記憶するコンピュータ読取可能媒体（非一時的であってもよい）が提供される。
例として添付の図面を参照して、本発明の特定の実施形態を以下に説明する。
本発明を理解するのに有用なメモリを含むメモリシステムの概略ブロック図である。 図１に示されるメモリに記憶され得るサンプルの単純な二次元アレイを示す図である。 図２に示されるサンプルが直線的に増加するアドレスにどのように記憶されるかを示す図である。 データバスの全幅を用いる第１の次元に沿ってサンプルがどのようにアクセスされ得るかを示す図である。 データバスの全幅を用いない第２の次元に沿ってサンプルがどのようにアクセスされ得るかを示す図である。 本発明に従うメモリおよびメモリアクセスユニットを含むメモリシステムの概略ブロック図である。 構成レジスタを示す図である。 図６に示されるメモリに記憶され得るサンプルの単純な二次元アレイを示す図である。 図６に示されるメモリアクセスユニットを用いて、データバスの全幅を用いる第１の次元に沿ってサンプルがどのようにアクセスされ得るかを示す図である。 図６に示されるメモリアクセスユニットを用いて、データバスの全幅を用いる第２の次元に沿ってサンプルがどのようにアクセスされ得るかを示す図である。 図６に示されるメモリアクセスユニットによって実行される方法の処理フロー図である。 サンプルの三次元アレイを示す図である。 レーダサンプル処理パイプラインの概略ブロック図である。 構成レジスタのためのパラメータの第１のセットと、サンプルデータ幅がメモリデータ幅と同一であるメモリシステムにおけるアドレスおよびチップ選択の第１のセットとを示す図である。 第１、第２、第３および第４のサンプルストレージの内容を示す図である。 図１３ｂに示される第１、第２、第３および第４のサンプルストレージにアクセスする際の第１、第２、第３および第４のサンプルコレクタの動作を示す図である。 図１３ｂに示される第１、第２、第３および第４のサンプルストレージにアクセスする際の第１、第２、第３および第４のサンプルコレクタの動作を示す図である。 図１３ｂに示される第１、第２、第３および第４のサンプルストレージにアクセスする際の第１、第２、第３および第４のサンプルコレクタの動作を示す図である。 構成レジスタのためのパラメータの第２のセットと、サンプルデータ幅がメモリデータ幅の２倍であるメモリシステムにおけるアドレスおよびチップ選択の第２のセットとを示す図である。 第１、第２、第３および第４のサンプルストレージの内容を示す図である。 図１４ｂに示される第１、第２、第３および第４のサンプルストレージにアクセスする際の第１、第２、第３および第４のサンプルコレクタの動作を示す図である。 図１４ｂに示される第１、第２、第３および第４のサンプルストレージにアクセスする際の第１、第２、第３および第４のサンプルコレクタの動作を示す図である。 図１４ｂに示される第１、第２、第３および第４のサンプルストレージにアクセスする際の第１、第２、第３および第４のサンプルコレクタの動作を示す図である。 バスアドレスを示す図である。 サンプル幅がメモリデータ幅と同一である場合の範囲アドレスマップについての次元アドレスを示す図である。 サンプルデータ幅がメモリデータ幅の２倍である場合の範囲アドレスマップについての次元アドレスを示す図である。 サンプルデータ幅がメモリデータ幅と同一である場合のパルスアドレスマップについての次元アドレスを示す図である。 サンプルデータ幅がメモリデータ幅の２倍である場合のパルスアドレスマップについての次元アドレスを示す図である。 サンプルデータ幅がメモリデータ幅と同一である場合のチャネルアドレスマップについての次元アドレスを示す図である。 サンプルデータ幅がメモリデータ幅の２倍である場合のチャネルアドレスマップについての次元アドレスを示す図である。 本発明に従うメモリとメモリアクセスユニットのアレイとを含むメモリシステムの概略ブロック図である。 構成レジスタを示す図である。 アドレス計算機の概略ブロック図である。 サンプルコレクタの概略ブロック図である。 サンプルストレージモジュールの概略ブロック図である。 バスインターフェイスの概略ブロック図である。 バスタイミング図である。 メモリシステムを含む電動車両を示す図である。
特定の実施形態の詳細な説明
以下の説明では、特に規定のない限り、すべての定数、変数およびレジスタは整数型である。
メモリシステム１
図１は、本発明を理解するのに有用なメモリシステム１の概略ブロック図である。
図１を参照して、メモリシステム１は、ｎ個のランダムアクセスメモリ（ＲＡＭ）モジュール２1，…，２n（ここでｎは１より大きい整数である）のアレイの形態のメモリ２を含む。メモリモジュール２1，…，２nはメモリマクロの形態を取っていてもよい。メモリシステム１はさらに、メモリ２と、アドレスバス６およびデータバス７で構成されるバス５とを相互に接続する、バス配線３およびメモリアクセス回路４を含む。
メモリアクセス回路４は、アドレス計算機８（「アドレスデコーダ」とも称され得る）と、データマルチプレクサ９と、バスインターフェイス１０とを含む。
各メモリモジュール２1，…，２nはメモリデータ幅ｗ＿ｍを有する。この例では、メモリデータ幅ｗ＿ｍは１２８ビットである。この例では、データバス７は１２８ビット幅である。
アドレス計算機８は、チップ選択信号ＣＳを用いてｎ個のＲＡＭモジュール２1，…，２nから１つのＲＡＭモジュール２1，…，２nを選択し、チップ選択およびメモリアドレスバス１１を介してメモリアドレスＡ＿Ｍを用いてアクセスすべきメモリ２の部分を指定する。アドレス計算機８は、バスインターフェイス１０を介してアドレスバス６上で受信したバスアドレスＡ＿Ｂを用いて、チップ選択ＣＳおよびメモリアドレスＡ＿Ｍを計算する。
書込み転送では、バスデータＤ＿Ｂがメモリデータバス１２1，…，１２k上に配置される。当該データは、それぞれのアドレスＡ＿Ｍにおいてチップ選択ＣＳを用いて選択されるとＲＡＭモジュール２1，…，２nのうちの１つに記憶される。バスインターフェイスは、バスデータＤ＿Ｂの一部のみを記憶することを要求することができる。
読出し転送では、選択されたＲＡＭモジュール２1，…，２nがメモリデータＤ＿Ｍをバスインターフェイス１０に転送することができる。バスインターフェイス１０は、メモリデータＤ＿Ｍの一部のみを転送することを要求することができる。
さらに図２から図５を参照して、データは固定サイズの単位１３（本明細書では「ワード」または「サンプル」と称する）で転送される。各メモリ２1，…，２nは、サンプルサイズの整数倍数である幅ｗ＿ｍを有する。この場合、幅ｗ＿ｍは１２８ビットであり、各サンプル１３は４バイト長であり３２ビットを含む。ゆえに、全バス幅を用いる場合は、サンプル１３をメモリにわたって隣接位置に記憶する（または書込む）べきである。
図２は、ｘ次元およびｙ次元を有する二次元アレイに配列された４×４個のサンプル１３を含む単純な二次元ピクチャ（または「画像」）１４を概略的に示す。
図３は、ピクチャ１４（図２）が、メモリ２に、すなわち、それぞれ０および１に等しいチップ選択ＣＳを用いてアドレス指定可能な第１および第２のメモリモジュール２1，２2（図２）内の直線的に増加するアドレスＡ＿Ｍに、どのように記憶され得るかを示す。
ピクチャ１４（図２）はいずれかの次元において、すなわちｘ次元に沿ってまたはｙ次元に沿って処理され得る。この例では、サンプル１３は、サイクル毎に最大で４個のサンプル１３を搬送可能なデータバス７（図１）上で転送され得る。
図４および図５は、それぞれｘ次元およびｙ次元に沿ってサンプル１３にアクセスすることによってデータが転送される際のバス転送パフォーマンスを示す。
図４に示されるように、ｘ次元に沿ってピクチャ１４にアクセスすることによってサンプル１３が読出される場合は、データバス７の全幅を利用することができる。しかし、図５に示されるように、ｙ次元に沿ってピクチャ１４にアクセスすることによってサンプル１３が読出される場合は、一度に、すなわちサイクル毎に、１つのサンプル１３しか転送できない。
ゆえに、サンプル１３がｙ次元に沿って読出される場合、パフォーマンスは４倍劣化する。
データ転送がバーストで起こる場合はパフォーマンスがさらに劣化し得る。バスシステムは長い待ち時間を有し得る。アクセス要求がなされた場合は、データを転送する前にいくつかのサイクルを待機することが必要であり得る。したがって、現代のバスシステムは、要求毎に複数のデータワードを連続して（「バースト」と称する）転送する。しかし、バーストでは、データワード毎のアドレスがジャンプせずに直線的に増加することが必要である。したがって、それらを用いてサンプルをｙ方向に転送することができず、パフォーマンスがさらに低下する。
１つより多くのサンプルがバスワード内で転送される場合は、サンプル順序が記憶順序と一致していない限り、バスの全幅を用いることはできない。しかし、たとえば、画像処理およびレーダアプリケーション、ならびに多次元高速フーリエ変換（ＦＥＴ）処理における場合など、多次元データアクセスまたは転置を伴う他のアプリケーションでは、１つより多くの次元に沿ってサンプルを読出すことが必要である場合が多い。レーダなどのいくつかのアプリケーションは、自動車用アプリケーションである。本発明に従うと、メモリアクセスユニットおよびメモリアクセス方法によって、サンプルの再順序付けを必要とせずに、および／またはバス利用の向上を手助けすることができ、さまざまな次元に沿ってサンプルを読出すことができる。
メモリシステム２１
図６は、本発明に従う再構成可能な多次元アクセス可能なメモリシステム２１の概略ブロック図である。
図６を参照して、メモリシステム２１は、ｋ個のサンプルストレージモジュール２２1，…，２２k（ここでｋは１より大きい整数である）のアレイの形態のメモリ２２を含む。各サンプルストレージモジュール２２1，…，２２kは、ＲＡＭマクロまたは他のＲＡＭモジュールの形態を取る。メモリシステム２１は、メモリ２２と、アドレスバス２６およびデータバス２７で構成されるバス２５とを相互に接続する、バス配線２３およびメモリアクセスユニット２４を含む。
メモリアクセスユニット２４は、ｋ個のアドレス計算機モジュール２８1，…，２８kのアレイと、ｋ個のサンプルコネクタモジュール２９1，…，２９kのアレイと、共通バスインターフェイス３０と、構成レジスタ３１のセットとを含む。
各メモリモジュール２２1，…，２２nはメモリデータ幅ｗ＿ｍを有する。メモリデータ幅ｗ＿ｍと最小サンプル幅は同一である。この例では、データバス２７は１２８ビット幅である。しかし、データバス２７は、たとえば２５６ビット幅であるなど、より狭くても広くてもよい。
さらに図６ａを参照して、構成レジスタ３１は、各次元ｉに記憶され得るサンプルの数Ｓ＿ｉを指定するレジスタ３１1，３１2，…，３１d（ここでｄは１より大きい正の整数である）のセットを含み、ここでｉ＝｛１，２，…，ｄ｝であり、構成レジスタ３１はさらに、サンプルデータ幅ｗ＿ｓを指定するレジスタ３１Sを含む。メモリデータ幅ｗ＿ｍは、サンプルデータ幅ｗ＿ｓと等しいか、またはその整数倍数である。構成レジスタ３１は、メモリシステム２１が用いられる前にユーザによって設定される。
再び図６を参照して、アドレス計算機モジュール２８1，…，２８kはバスアドレスＡ＿Ｂを受信し、バスデータワード内のサンプルの位置Ｎｒに対応するそれぞれのオフセットを追加してそれぞれのサンプルについてのバスアドレスＡ＿Ｂ’を得て、アドレス復号化方式に従ってサンプルバスアドレスＡ＿Ｂ’をサンプルアドレスＡ＿１，…，Ａ＿ｄのセットおよびサンプルインデックスＩ＿Ｓに変換する。サンプルについてのバスアドレスＡ＿Ｂ’は以下を用いて計算される：
ここでＮｒ＝１，２，…，ｋであり、メモリデータ幅はｗ＿ｍである。
レーダ信号処理における三次元アクセスのためのアドレス復号化方式の例を以下に説明する。しかし、任意の好適なアドレス復号化方式を用いてもよい。次元アドレスＡ＿Ｌはアクセス次元に沿った線形アドレスである。
図７は、ｘ次元およびｙ次元を有する二次元アレイに配列された４×４個のサンプル３４を含む単純な二次元ピクチャ（または「画像」）３３を概略的に示す。
図７および図８を参照して、ｉ番目のサンプルコレクタ２９i（ここでｉ＝｛１，２，…，ｋ｝である）は、バスデータワード内の固定ビット位置［ｗ＿ｍ*８*ｉ−１：ｗ＿ｍ*８*（ｉ−１）］でサンプル３４を収集する役割を果たす。
サンプルコレクタ２９1，…，２９kは、要求されたサンプル３３が記憶されるまたは記憶されるべきサンプルストレージ２２1，…，２２kを特定し、特定したサンプルストレージ２２1，…，２２kを選択信号ＣＳを用いて選択し、アドレスＡ＿Ｍにおけるサンプル３４の転送（読出または書込）を要求し、バスデータワードＤ＿Ｂ内の割当てられた位置でサンプル３４を充填するかまたは取出す。
バスデータワードＤ＿Ｂ内のサンプル３４毎に専用のサンプルコレクタ２９1，…，２９kが存在する。以下により詳細に説明するように、サンプルコレクタ２９1，…，２９kは、チップ選択配列を用いて並列にメモリアクセスを実行するので、サンプルストレージ２２1，…，２２kにおけるアクセス競合が確実になくなる。ゆえに、待機状態を発生させることなく全バスデータ幅を利用することができる。
図８および図９は、それぞれｘ次元およびｙ次元に沿ってサンプル３４にアクセスすることによってデータが転送される際のバス転送パフォーマンスを示す。
図８に示されるように、ｘ次元に沿ってピクチャ３３にアクセスすることによってサンプル３４が読出される場合は、データバス２７の全幅（この場合は１２８ビット）を利用することができる。
そして、図９に示されるように、ｙ次元に沿ってピクチャ３３にアクセスすることによってサンプル３４が読出される場合は、データバス２７の全幅を使用することができる。
ｘ次元およびｙ次元に沿ったアクセスは、全バス幅を、この場合はバスデータワード毎に４つのサンプルを利用することができる。さらに、Ａ＿Ｌはジャンプなしで直線的に増加するため、バーストが可能である。これによってパフォーマンスがさらに向上し得る。たとえば、バス２５が１０個のパイプラインステージを有する高度拡張インターフェイス（Advanced eXtensible Interface：ＡＸＩ）バスである場合、単一アクセスに１０サイクル／ワードが必要である。１６ビートのバーストでは、最初のワードに１０サイクル、残りのワードに１５サイクルが必要である。平均して、１ワードに２５／１６＝１．６サイクル／ワードが必要である。これは、さらに６倍の高速化である。
ゆえに、サンプルがメモリアドレスに沿って順序付けされている図１に示されるメモリシステム１と比較して、メモリシステム２１は２４倍速い速度でｙ次元に沿ってデータを転送することができる。
再び図６および図１０を参照して、アクセス要求を受信する（ステップＳ１）と、アドレス計算機モジュール２８1，…，２８kはバスアドレスＡ＿Ｂを多次元データアレイの表現に変換する（ステップＳ２）。
各サンプル３４は、その次元アドレスＡ＿１，Ａ＿２，…，Ａ＿ｄおよびサンプルインデックスＩ＿Ｓによってアレイ内でアドレス指定される。サンプル幅ｗ＿ｓがサンプルストレージ幅ｗ＿ｍより大きい場合は、サンプルインデックスＩ＿Ｓが用いられる。
バスデータワードＤ＿Ｂは１つより多くのサンプルを含むため、バスアクセスフィールドはどの次元に沿ってアクセスが要求されているかを示す。符号化アクセス方向、線形アドレスＡ＿Ｌおよびインデックスを特定するいくつかのバスアドレス計算方式が可能である。
各サンプルコレクタ２９1，…，２９kは、以下の式２から５を用いて算出を行う（ステップＳ３からＳ６）：
−以下を用いてサンプルアドレスＡ＿Ｓを算出：
−以下を用いて物理ワードアドレスＡ＿Ｐを算出：
−以下を用いて選択メモリＣＳを算出：
−以下を用いてメモリ内アドレスＡ＿Ｍを算出：
ここで、＋は加算、−は除算、／は整数除算（端数は切捨て）、％は整数除算の剰余（すなわちモジュロ）、*は整数乗算である。
各サンプルコレクタ２９1，…，２９kはそれぞれのサンプルストレージ２２1，…，２２kにアクセスする（ステップＳ７）。バスインターフェイスは転送要求に応える（ステップＳ８）。
選択メモリＣＳは各次元における隣接サンプルによって異なる。アクセスが次元ｊ（ｊ＝｛１，…，ｋ｝）に沿って起こる場合は、サンプルアドレスＡ＿ｊのみが式４において変化する。他のサンプルアドレスＡ＿ｉ（ｉ＝｛１，…，ｋ｝，ｉ＜＞ｊ）は一定のままである。しかし、変化する項について、項はアクセスされる次元における隣接アドレスによって異なる。ゆえに、サンプルストレージへの並列アクセスが可能である。
しかし、この配列に例外が存在し、すなわち、トランザクションがアクセス次元境界をまたぐ場合がある。その場合、選択メモリＣＳ内で１つより多くの項が変化する。選択されたサイズに依存して、待機状態が必要となり得る。各次元サイズＳ＿１，Ｓ＿２，…，Ｓ＿ｄがｗ＿ｍ*ｋ／ｗ＿ｓの倍数である場合は、待機状態は起こらない。複数のバスインターフェイスを有し、かつ待機状態を用いるメモリアクセスシステムを以下に説明する。
レーダアプリケーションにおけるメモリシステム２１のアプリケーション
図１１を参照して、レーダアプリケーションでは、アンテナベクトル（図示せず）からの複数の時間応答がメモリに記憶されて、サンプル３６の三次元アレイ３５（本明細書では「データキューブ」または単に「キューブ」とも称する）が得られる。アレイ３５は、たとえば、範囲次元に沿って５１２個のサンプル、ドップラー次元に沿って６４個のサンプル、およびチャネル次元に沿って８個のサンプルを有し得る。
レーダおよび他のアプリケーションでは、次元の変更にはメモリにおけるサンプルの再順序付け（「コーナーターン」の実行と称する）が必要である。コーナーターンには大量の処理時間が費やされ得る。
図１２を参照して、サンプル３６がデータキューブ３５（図１１）としてメモリ２２に記憶されるパイプラインを用いて、レーダパルス処理システム４１が実現され得る。サンプル３６はパルス圧縮ブロック５０内に供給され、その出力がメモリ２２に記憶される。次いで、サンプル３６が読出されてドップラーフィルタリングブロック５１内に供給され、その出力がメモリ２２に記憶される。サンプルは読出され、前のデータキューブからの重みとともに、ビームフォームブロック５３と、次のキューブのために保存される重みを生成する適応重み算出ブロック５４とを含む空間−時間適応処理部５２内に供給されて記憶される。変換されたサンプル３６は読出され、一定誤警報確率（constant false alarm rate：ＣＦＡＲ）検出ブロック５５に供給され、当該ブロック５５は検出報告５６を出力する。
多次元メモリシステム２１を用いて、所与の次元についてのバス応答においてサンプル３５の正しい連結を記憶し、次いで読出すことができる。したがって、データ再編成を回避することができる。
アドレス計算およびサンプルストレージ選択を示す単純な例
図１３ａを参照して、単純な例についての構成レジスタのためのパラメータのセット６１ならびにアドレスおよびチップ選択のグローバル割当て６２が示されており、サンプルデータ幅ｗ＿ｓはメモリデータ幅ｗ＿ｍと同一である。
バスワード毎の最大サンプル数ｋは４であり、次元の総数ｄは３であり、メモリデータ幅ｗ＿ｍは４バイトであり、サンプルデータ幅ｗ＿ｓは４バイトである。それぞれＳ＿１，Ｓ＿２，Ｓ＿３である第１、第２および第３の次元には４個、５個および２個のサンプルが存在する。
図１３ａに示されるように、次元アドレスＡ＿１，Ａ＿２，Ａ＿３、サンプルアドレスＡ＿Ｓ、サンプルインデックスＩ＿Ｓ、物理ワードアドレスＡ＿Ｐ、サンプルストレージ選択ＣＳ、およびメモリ内アドレスＡ＿Ｍの値が表にされている。
図１３ｂを参照して、第１、第２、第３および第４のサンプルストレージ２２1，２２2，２２3，２２4の内容が示されている。アレイ３５内のサンプルアドレスは丸括弧内に示されており、サンプルインデックスは角括弧内に示されている。
図１３ｃ、図１３ｄおよび図１３ｅは、３つの次元の各々に沿ってサンプルストレージ２２1，２２2，２２3，２２4にアクセスする際のサンプルコレクタ２９1，２９2，２９3，２９4の動作を示す。図１３ｃ、図１３ｄおよび図１３ｅは、サンプルコレクタ２９1，２９2，２９3，２９4毎の線形アクセスアドレスＡ＿Ｌ、次元アドレスＡ＿１，Ａ＿２，Ａ＿３、サンプルインデックスＩ＿Ｓ、物理アドレスＡ＿Ｐ、サンプルストレージ選択ＣＳおよびメモリアドレスＡ＿Ｍのアクセスを示す。
図１３ｃは、第１の次元に沿ったサンプルストレージ２２1，２２2，２２3，２２4へのアクセス、すなわち範囲サンプルを示す。この場合、一度に１つの次元アドレスしか変更されないため、待機状態は不要である。
図１３ｄは、第２の次元に沿ったサンプルストレージ２２1，２２2，２２3，２２4へのアクセス、すなわちパルスサンプルを示す。この場合、一度に１つより多くの次元アドレスが変更されたとしても、ＣＳ競合がないため、待機状態は不要である。
図１３ｅは、第３の次元に沿ったサンプルストレージ２２1，２２2，２２3，２２4へのアクセス、すなわちチャネルサンプルを示す。この場合、待機状態が必要である。
図１４ａを参照して、単純な例についての構成レジスタのためのパラメータのセット６１ならびにアドレスおよびチップ選択のグローバル割当て６２が示されており、サンプルデータ幅ｗ＿ｓはメモリデータ幅ｗ＿ｍの２倍である。
図１４ｂは第１、第２、第３および第４のサンプルストレージ２２1，２２2，２２3，２２4の内容を示し、図１４ｃ、図１４ｄおよび図１４ｅは、３つの次元の各々に沿ってサンプルストレージ２２1，２２2，２２3，２２4にアクセスする際のサンプルコレクタ２９1，２９2，２９3，２９4の動作を示す。
レーダデバイスのためのバスアドレス復号化方式
再び図６を参照して、アドレス計算機２９1，…２８kはアドレス復号化方式を使用して、バスアドレスＡ＿Ｂから次元アドレスＡ＿１，…，Ａ＿ｄを生成する。
次に、図１５を参照してアドレス復号化方式を説明する。
図１５は、ベースフィールド６４、次元アクセスモード（ＤＩＭ）フィールド６５および線形アドレスＡ＿Ｌ６６を含むバスアドレスＡ＿Ｂ’６３（すなわち所与のサンプルについての位置調整後のバスアドレスＡ＿Ｂ）を示す。固定パラメータとして、メモリデータ幅ｗ＿ｍは４バイトであり、次元の数は３である。
範囲アドレス指定モード
範囲アドレス指定モードは、ＤＩＭを０に、すなわち２ｂ００に設定することによって選択され得る。第１、第２および第３の次元アドレスＡ＿１，Ａ＿２およびＡ３は以下のように計算される：
また、サンプル幅をメモリ幅と同一であるように、すなわちｗ＿ｓ＝ｗ＿ｍであるように設定し、次元サイズＳ＿１，…，Ｓ＿ｄを最大物理メモリサイズであるように設定することによって、範囲アドレス指定モードを用いて従来の方法でメモリにアクセスすることができる。
パルスアドレス指定モード
パルスアドレス指定モードは、ＤＩＭを１に、すなわち２ｂ０１に設定することによって選択され得る。第１、第２および第３の次元アドレスＡ＿１，Ａ＿２およびＡ３は以下のように計算される：
チャネルアドレス指定モード
チャネルアドレス指定モードは、ＤＩＭを２に、すなわち２ｂ１０に設定することによって選択され得る。第１、第２および第３の次元アドレスＡ＿１，Ａ＿２およびＡ３は以下のように計算される：
サンプルインデックス
サンプルインデックスＩ＿Ｓは以下を用いて計算される：
図１６から図２１は、式２，３，６−Ｒ−１，６−Ｒ−２，６−Ｒ−３，６−Ｐ−１，６−Ｐ−２，６−Ｐ−３，６−Ｃ−１，６−Ｃ−２，６−Ｃ−３および７を用いて計算される次元アドレスＡ＿１，Ａ＿２およびＡ＿３ならびに物理アドレスＡ＿Ｐの例を示す。
図１６および図１７を参照して、Ｓ＿１＝４，Ｓ＿２＝２，Ｓ＿３＝３である場合に式６−Ｒ−１，６−Ｒ−２，６−Ｒ−３を用いて計算される範囲アドレスマップについての次元アドレスＡ＿１，Ａ＿２およびＡ＿３が示されている。
図１８および図１９を参照して、Ｓ＿１＝４，Ｓ＿２＝２，Ｓ＿３＝３である場合に式６−Ｐ−１，６−Ｐ−２，６−Ｐ−３を用いて計算されるパルスアドレスマップについての次元アドレスＡ＿１，Ａ＿２およびＡ＿３の値が示されている。
図２０および図２１を参照して、Ｓ＿１＝４，Ｓ＿２＝２，Ｓ＿３＝３である場合に式６−Ｃ−１，６−Ｃ−２，６−Ｃ−３を用いて計算されるチャネルアドレスマップについての次元アドレスＡ＿１，Ａ＿２およびＡ＿３の値が示されている。
メモリシステム７１
図６を参照して、メモリシステム２１は１つのバスのみを有するインターフェイスを含む。しかし、メモリは、サンプルストレージからサンプルコレクタにレディ（ＲＤＹ）フィードバックを提供することによって、ｍ個のバス（ここでｍは１より大きい正の整数である）によってアクセス可能である。たとえば、サンプルを処理するために複数のデジタル信号プロセッサ（ＤＳＰ）を必要とするのに十分なサンプルがメモリ内に存在し得る。メモリは複数の部分に分割されてもよく、各ＤＳＰがメモリのそれぞれの部分を処理する。各ＤＳＰはそれぞれのバスを用いてメモリにアクセスする。これによってＤＳＰはデータを並列に処理することができる。たとえば、８個のＤＳＰを用いることができ、これによって８個のバス（すなわちｍ＝８）が必要となる。各バスにはバスマスタ（図示せず）が設けられている。
また、ＲＤＹフィードバックを用いて、ＣＳ選択における競合に対処することもできる。１つより多くのサンプルコレクタが同一のサンプルストレージにアクセスする場合は、競合はアービタによって解決することができる。
ｍ個のバスインターフェイスをサポートするために、同数のメモリセグメントが存在する。最良の場合、ｍ個のマスタが競合なしで各セグメントにアクセス可能である。
図２２を参照して、メモリシステム７１は、（ｋ*ｍ）個のサンプルストレージモジュール７２1，…，７２k*m（ここでｋは２より大きい整数である）のアレイの形態のメモリ７２を含む。メモリシステム７１は、メモリ７２と、各々がアドレスバス７６、データバス７７およびＲＤＹ信号７８で構成されるｍ個のバス７５1，…，７５mとを相互に接続する、バス配線７３およびｍ個のメモリアクセスユニット７４1，…，７４mを含む。
各メモリアクセスユニット７４1，…，７４mは、ｋ個のアドレス計算機モジュール７９1，…，７９kのアレイと、ｋ個のサンプルコレクタモジュール８０1，…，８０kのアレイと、共通バスインターフェイス８１とを含む。メモリシステム７１には構成レジスタ８２のセットが設けられている。
各メモリモジュール７２1，…，７２nはメモリデータ幅ｗ＿ｍを有する。この例では、メモリデータ幅ｗ＿ｍは３２ビットであり、各データバス７７は１２８ビット幅である。
さらに図２２ａを参照して、構成レジスタ８２は、サンプルの数Ｓ＿ｉを指定するレジスタ８２1，８２2，…８１d（ここでｄは１より大きい正の整数である）のセットを含み、ここでｉ＝｛１，２，…，ｄ｝であり、構成レジスタ８２はさらに、サンプルデータ幅ｗ＿ｓを指定するレジスタ８２Sを含む。サンプルデータ幅ｗ＿ｓは、メモリデータ幅ｗ＿ｍと等しいか、またはその整数倍数である。構成レジスタ８２は、メモリシステム７１が用いられる前にユーザによって設定される。
図２３を参照して、アドレス計算機２８1，…２８k，７９1，…，７９kがより詳細に示されている。
アドレス計算機２８1，…２８k，７９1，…，７９kは、加算器ユニット２８ａ，７９ａおよびアドレス計算機演算論理ユニット２８ｂ，７９ｂを含む。
加算器ユニット２８ａ，７９ａは、上記の式（１）を用いて、バスアドレスＡ＿Ｂを調整してバスデータワード内のサンプルの位置Ｎｒ＝１，２，…，ｋと一致させる。
アドレス計算機演算論理ユニット２８ｂ，７９ｂは、サンプルバスアドレスＡ＿Ｂ’を次元アドレスＡ＿１，…，Ａ＿ｄおよびサンプルインデックスＩ＿Ｓに変換する。異なるアドレス復号化方式も可能である。
図２４を参照して、サンプルコレクタ２９1，…，２９k，８０1，…，８０kがより詳細に示されている。
サンプルコレクタ２９1，…，２９k，８０1，…，８０kは、サンプル計算機演算論理ユニット８０ａおよびマルチプレクサ８０ｂを含む。
ｍ個のバスインターフェイスからの競合なしで並列アクセスをサポートするために、サンプルストレージ選択信号ＣＳはメモリをｍ個のセグメントに分割し、ここでｍは１より大きい正の整数である。各セグメントはＳ＿Ｍ個のワードを含む。
セグメント内で、サンプルコレクタ８０1，…，８０kは以下を用いてサンプルストレージ選択信号ＣＳ（ＭＵＬＴＩＰＬＥ ＢＵＳ）（以下単にＣＳとも称する）を計算する：
ここで、ＣＳ（ＳＩＮＧＬＥ）は上記の式４を用いて計算され得る。
サンプルコレクタ８０1，…，８０kは、以下の式４’を用いてメモリ内アドレスＡ＿Ｍを計算する：
Ｄ＿Ｂは、転送方向（読出／書込）に依存して双方向性である。
ＲＤＹは、複数のマスタがある場合におよび／または複数のサンプルコレクタが同一のＲＡＭモジュールにアクセスする場合にバスが待機する必要があることを示す。
図２５を参照して、サンプルストレージモジュール２２1，…，２２k*m，７２1，…，７２k*mがより詳細に示されている。
サンプルストレージモジュール２２1，…，２２k*m，７２1，…，７２k*mは、ＲＡＭマクロ２２ａ，７２ａと、マルチプレクサ２２ｂ，７２ｂと、アービタ２２ｃ，７２ｃと、比較器２２ｄ（１），…，２２ｄ（ｋ*ｍ），７２ｄ（１），…，７２ｄ（ｋ*ｍ）とを含む。
各サンプルストレージ７２1，…，７２k*mは、その数Ｎｒと一致するＣＳ要求にのみ反応し、ここでＮｒ＝｛１，…，ｋ*ｍ｝である。アービタ７２ｃは、たとえばラウンドロビンなどの好適なポリシーによってすべてのアクティブなＣＳ要求から１つの要求を選択する。すべての他のサンプルコレクタ８０1，…，８０kはＲＤＹ信号を用いて一時停止される。
ＲＡＭ７２ａは、方向（読出または書込）に依存してデータワード転送を取扱う。
図２６を参照して、バスインターフェイス８１がより詳細に示されている。
バスインターフェイス８１は、連結ブロック８１ａおよびｋ入力ＡＮＤゲート８１ｂを含む。
各サンプルコレクタ８０1，…，８０kはバスワード内の固定サンプル位置を取扱う。バスインターフェイス８１は、各サンプルコレクタ８０1，…，８０kからのデータＤ＿Ｍをバスデータとして出力するために連結する。すなわち、
である。
ｋ入力ＡＮＤゲート８１ｂは、サンプルコレクタ８０1，…，８０kからＲＤＹ（１），…，ＲＤＹ（ｋ）を受信してＲＤＹ信号を出力する。
図２７を参照して、アドレス計算がタイミングクリティカルである場合、当該計算はバースト特性が維持されるという条件でパイプライン化され得る。
図２７は、バーストの開始時に１サイクルだけＡＨＢバスを停止してＣ＿ＳおよびＡ＿Ｍを算出することを示す。
図２８を参照して、電動車両９１が示されている。
電動車両９１は、センサ（図示せず）および１つ以上のメモリシステム２１，７１を含む先進運転支援システム（advanced driver assistance system：ＡＤＡＳ）９２を含む。
上に記載された実施形態に対して多くの変更がなされ得ることが認識されるであろう。

Claims (15)

  1. ｍ≧１であるｍ個のデータバス（２７；７７）のうちの１つと、ｋ≧２であるｋ*ｍ個のメモリ（２２1，…，２２k；７２1，…，７２k*m）との間のｄ次元アレイのサンプルの転送を取扱うためのメモリアクセスユニット（２４；７４1，…，７４m）であって、ｄは１よりも大きい正の整数であり、前記メモリアクセスユニットは、
    ｋ個のアドレス計算機（２８1，…，２８k；７９1，…，７９ k ）を備え、各アドレス計算機は、バスアドレス（Ａ＿Ｂ）を受信し、それぞれのオフセットを追加してサンプルバスアドレス（Ａ＿Ｂ’）を生成し、アドレス復号化方式に従って前記サンプルバスアドレスから、サンプルにアクセスするためのｄ個の前記次元の各々におけるそれぞれのアドレス（Ａ＿１，…，Ａ＿ｄ）を生成するように構成され、前記メモリアクセスユニットはさらに、
    ｋ個のサンプルコレクタ（２９1，…，２９k；８０1，…，８０ k ）を備え、各サンプルコレクタは、バスデータワード内の予め定められた位置と前記ｋ*ｍ個のメモリのうちの１つとの間で前記サンプルを転送するために、前記ｋ*ｍ個のメモリのうちのそれぞれの前記１つについてメモリ選択（ＣＳ）を生成するように動作可能であり、
    各サンプルコレクタ（２９1，…，２９k；８０1，…，８０ k ）は、各サンプルコレクタが前記ｋ*ｍ個のメモリのうちの異なる１つを選択することによって前記サンプルコレクタが前記ｋ*ｍ個のメモリのうちのｋ個に同時にアクセスすることができるように、ｄ個の前記次元の各々における前記アドレス（Ａ＿１，…，Ａ＿ｄ）に依存してそれぞれのメモリ選択（ＣＳ）を計算するように構成される、メモリアクセスユニット。
  2. ｄ個の前記次元の各々におけるサンプルの数および／またはサンプル幅を変更可能に設定するためのレジスタ（３１1，３１2，…，３１d；８２1，８２2，…，８２d）のセットをさらに備える、請求項１に記載のメモリアクセスユニット。
  3. 次元の数ｄは、２もしくは３に設定されるかまたは設定可能である、請求項１または２に記載のメモリアクセスユニット。
  4. 各サンプルコレクタ（２９1，…，２９k；８０1，…，８０k）は、ｄ個の前記次元の各々における前記アドレス（Ａ＿１，…，Ａ＿ｄ）の合計に依存して前記メモリ選択を計算するように構成される、請求項１から請求項３のいずれか１項に記載のメモリアクセスユニット。
  5. 各アドレス計算機（２８1，…，２８k；７９1，…，７９k）はインデックス（Ｉ＿Ｓ）を生成するように構成される、請求項１から請求項４のいずれか１項に記載のメモリアクセスユニット。
  6. 各アドレス計算機（２８1，…，２８k；７９1，…，７９k）は、各次元における直線的に増加するワードアドレス、サンプルサイズおよびサンプルの数に依存して前記それぞれのアドレスを計算するように構成される、請求項１から請求項５のいずれか１項に記載のメモリアクセスユニット。
  7. 前記アドレス計算機（２８1，…，２８k；７９1，…，７９k）および前記サンプルコレクタ（２９1，…，２９k；８０1，…，８０k）に結合されたバスインターフェイス（３０；８１）をさらに備える、請求項１から請求項６のいずれか１項に記載のメモリアクセスユニット。
  8. ハードウェアロジックで実現される、請求項１から請求項７のいずれか１項に記載のメモリアクセスユニット。
  9. 請求項１から請求項８のいずれか１項に記載のメモリアクセスユニットを備える、メモリコントローラ。
  10. ｍ個のデータバスとｋ*ｍ個のメモリとの間のｄ次元アレイのサンプルの転送を取扱うためのｍ個のメモリアクセスユニットを備える、請求項９に記載のメモリコントローラ。
  11. 請求項９または１０に記載のメモリコントローラと、
    ｋ*ｍ個のメモリとを備え、ｋ*ｍ個のメモリの各セットは、前記ｍ個のメモリアクセスユニットに動作可能に接続される、メモリシステム。
  12. 請求項１から８のいずれか１項に記載のメモリアクセスユニット、または請求項９もしくは１０に記載のメモリコントローラを備える、集積回路。
  13. マイクロコントローラである、請求項１２に記載の集積回路。
  14. 請求項１から８のいずれか１項に記載のメモリアクセスユニット、または請求項９もしくは１０に記載のメモリコントローラを含むコンピューティングデバイスを備える、電動車両。
  15. ｍ≧１であるｍ個のデータバス（２７；７７）のうちの１つと、ｋ≧２であるｋ*ｍ個のメモリ（２２1，…，２２k；７２1，…，７２k*m）との間でｄ次元アレイのサンプルを転送する方法であって、ｄは１よりも大きい正の整数であり、前記方法は、
    ｋ個のサンプルの各々について、
    バスアドレス（Ａ＿Ｂ）を受信し、それぞれのオフセットを追加してサンプルバスアドレス（Ａ＿Ｂ’）を生成することと、
    アドレス復号化方式に従ってサンプルバスアドレス（Ａ＿Ｂ’）から、前記次元のうちの１つに沿ってサンプルにアクセスするためのｄ個の前記次元の各々におけるそれぞれのアドレス（Ａ＿１，…，Ａ＿ｄ）を生成することと、
    バスデータワード内の予め定められた位置と前記ｋ*ｍ個のメモリのうちの１つとの間でサンプルを転送するために、前記ｋ*ｍ個のメモリのうちのそれぞれの前記１つについてメモリ選択（ＣＳ）を生成することとを備え、前記メモリ選択を生成することは、前記ｋ個のサンプルが前記ｋ*ｍ個のメモリのうちのｋ個に同時に書込むかまたはｋ個から同時に読出すことができるように、前記アドレス（Ａ＿１，…，Ａ＿ｄ）に依存してメモリ選択を計算することを含む、方法。
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