CN107111547A - 存储器访问单元 - Google Patents

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Abstract

公开了一种存储器访问单元(24；741、…、74m)，用于处理d维阵列的样本在m条数据总线(27；77)中的一条与k*m个存储器(221、…、22k；721、…、72k*m)之间的传送，其中m≥1，k≥2。存储器访问单元包括k个地址计算器(281、…、28k；791、…、79k)，每个地址计算器被配置为接收总线地址(A_B)，增加相应的偏移从而生成样本总线地址(A_B')，并且为了对样本进行访问，根据编址方案从所述样本总线地址生成d个维度中的每个维度中的相应地址(A_1、…、A_d)，以根据编址方案按照总线地址沿所述维度中的一个维度来进行访问。所述存储器访问单元包括k个样本采集器(291、…、29k；801、…、80k*m)，每个样本采集器可操作以生成关于k*m个存储器中的一个存储器的存储器选择(CS)，从而在总线数据字中的预定位置与k*m个存储器中的一个相应的存储器之间传送样本。每个样本采集器(291、…、29k；801、…、80k*m)被配置为根据d个维度的每个维度中的地址来计算相应的存储器选择，以使样本采集器选择k*m个存储器中的一个不同的存储器，从而允许样本采集器并发地访问k*m个存储器中的k个存储器。存储器控制器可以包括用于管理d维阵列的样本在m条数据总线(771、…、77m)与k*m个存储器(721、…、72k*m)之间传送的m个存储器访问单元(741、…、74m)。

Description

存储器访问单元
技术领域
本发明涉及一种存储器访问单元，并且涉及包括一个或多个存储器访问单元的存储器控制器。
背景技术
装备有不同形式的用于检测有害状况的传感器的机动车辆日益增多。这些传感器生成大量多个维度中的数据。理想地，样本应当顺序地存储在存储器中，以允许硬件加速器有效地处理它们。然而，时常需要处理多于一个维度的样本。
一种方案是在处理步骤之间重新排序样本。然而，这增加计算开销以及存储要求。
另一种方案是运用允许以正交维度读出数据的存储器。在WO2009/003115A1中，描述了此类存储器的示例。
发明内容
本发明寻求提供一种用于处理固定大小的数据字(本文称作“样本”)的传送的存储器访问单元。
根据本发明的第一方面，提供了一种用于处理d维阵列的样本在m条数据总线中的一条与k*m个存储器之间的传送的存储器访问单元，其中m≥1，k≥2。该存储器访问单元包括k个地址计算器和k个样本采集器。每个地址计算器被配置为接收总线地址，，增加相应的偏移从而生成样本的总线地址，并且根据编址方案从总线地址生成d个维度中的每个维度中的相应地址以访问相应的样本。每个样本采集器可操作以生成关于k*m个存储器中的一个存储器存储器的存储器选择，从而在总线数据字中的预定位置与k*m个存储器中的一个存储器之间传送样本。每个样本采集器被配置为根据d个维度中的每个维度中的地址来计算相应的存储器选择，以使每个样本采集器选择k个存储器中的一个不同的存储器，从而允许样本采集器并发地访问k*m个存储器中的k个存储器。对于单条总线，m＝1，并且k*m＝k。每个样本采集器可以可操作以将相应的样本分别传送到k*m个存储器中的一个存储器，或分别从k*m个存储器中的一个存储器传送相应的样本。
因此，可以沿所述维度中的任一维度来访问(读或写)样本而无需按照维度的次序对样本进行重新排序。
样本数据宽度与样本贮存器数据宽度可以相同。样本数据宽度可以是样本贮存器数据宽度的整数倍(例如，2倍)。样本数据宽度可以是或者可以可被设置为例如由32个比特组成的4字节，或者由64个比特组成的8字节。贮存器数据宽度可以是例如由32个比特组成的4字节。然而，可以使用其它贮存器数据宽度。数据总线宽度可以是由128个比特组成的16字节，或者由256个比特组成的32字节。
存储器访问单元可以进一步包括寄存器组，用于可改变地设置d个维度中的每个维度中的样本的数量和/或样本数据宽度。
维度数量d可以是或者可以可被设置为2或3。
每个样本采集器可以被配置为根据d个维度中的每个维度中的地址之和来计算存储器选择。
每个样本采集器可以被配置为使用以下方程来计算存储器选择CS：
CS＝[(A_1+A_2+…+A_d)]％k
每个地址计算器可以被配置为生成索引。这可以在样本数据宽度大于样本贮存器数据宽度时使用。
每个样本采集器可以被配置为使用以下方程来计算存储器选择CS：
CS＝[I_S+(w_s/w_m)*(A_1+A_2+…+A_d)]％k
其中w_s为样本数据宽度，并且w_m为存储器数据宽度。
每个地址计算器可以被配置为根据线性增加的字地址、样本数据宽度、和每个维度中的样本的数量来计算相应的地址。
每个地址计算器可以被配置为接收总线地址，并且基于相应的偏移来调整总线地址。因此，地址计算器能够生成相应的一组地址，因此生成不同的存储器选择。
存储器访问单元可以进一步包括联接到地址计算器和样本采集器的总线接口。总线接口可以被配置为将总线地址传送至地址计算器中的每一个。
优选地以硬件逻辑来实现存储器访问单元。
在k*m个存储器由m条数据总线共享的情况下，存储器访问单元可以适于处理d维阵列的样本在数据总线与k*m个存储器之间的传送。
根据本发明的第二方面，提供了一种包括至少一个存储器访问单元的存储器控制器。
存储器控制器可以包括至少2个存储访问单元。该至少2个存储访问单元可以访问公共(或“全局”)寄存器组。
存储器控制器可以包括用于处理d维阵列的样本在m条数据总线与k*m个存储器之间的传送的m个存储器访问单元。
根据本发明的第三方面，提供了一种包括存储器控制器和k*m个存储器的存储器系统，k*m个存储器中的每一组操作地连接到m个存储器访问单元。
可以有一条数据总线，即m＝1。可以有多于一条数据总线，即m≥2。可以有2至10条之间、或更多条数据线，即10≥m≥2，或m＞10。
根据本发明的第四方面，提供了一种包括存储器访问单元或存储器控制器的集成电路。
集成电路可以是微控制器。集成电路可以是特定用途集成电路(ASIC)。集成电路可以是片上系统(SoC)。集成电路可以是硬件加速器。集成电路可以是图形处理单元(GPU)。集成电路可以是数字信号处理器(DSP)。
根据本发明的第五方面，提供了一种包括计算设备的机动车辆，所述计算设备包括存储器访问单元或存储器控制器。
机动车辆可以是摩托车、机动车辆(有时称作“汽车”)、迷你公共汽车、公共汽车、卡车或货车。可以由内燃机和/或一个或多个电动机给机动车辆提供动力。
根据本发明的第六方面，提供了一种在m条数据总线中的一条与k*m个存储器之间传送d维阵列的样本的方法。该方法包括，对于k个样本中的每一个：接收总线地址，增加相应的偏移以生成样本的总线地址，并且根据编址方案从样本总线地址生成d个维度中的每个维度中的相应地址以沿所述维度中的一个维度来访问样本，并且生成关于k*m个存储器中的一个存储器的存储器选择，从而在总线数据字中的预定位置与k*m个存储器中的相应的一个存储器之间传送样本，其中生成存储器选择包括根据d个维度中的每个维度中的地址来计算存储器选择，从而允许将k个样本并发地写入k*m个存储器中的k个存储器，或者从k*m个存储器中的k个存储器并发地读出k个样本。
该方法能够由单元(或模块)执行，以使它允许该单元和其它单元并发地访问k*m个存储器。
该方法优选地为硬件实施的方法。所述单元(或模块)可以是逻辑单元(或“逻辑模块”)。
根据本发明的第七方面，提供一种包括指令的计算机程序，当由一个或多个处理器执行时，所述指令使一个或多个处理器执行该方法。
根据本发明的第八方面，提供了一种载有或存储所述计算机程序的计算机可读介质，该计算机可读介质可以是非暂时性的。
附图说明
现在参考附图以示例的方式描述本发明的特定实施例，其中：
图1为有利于理解本发明的包括存储器的存储器系统的示意性框图；
图2图示了能够存储在图1所示的存储器中的简单的二维样本阵列；
图3示出了如何将图2所示的样本存储在线性增加的地址处；
图4图示了如何能够沿使用数据总线的全部宽度的第一维度来访问样本；
图5图示了如何能够沿不使用数据总线的全部宽度的第二维度来访问样本；
图6为根据本发明的包括存储器及存储器访问单元的存储器系统的示意性框图；
图6a图示了配置寄存器；
图7图示了能够存储在图6所示的存储器中的简单的二维阵列；
图8图示了如何能够使用图6所示的存储器访问单元沿使用数据总线的全部宽度的第一维度来访问样本；
图9图示了如何能够使用图6所示的存储器访问单元沿使用数据总线的全部宽度的第二维度来访问样本；
图10为图6所示的存储器访问单元执行的方法的过程流程图；
图11图示了样本的三维阵列；
图12为雷达样本处理管线的示意性框图；
图13a示出了用于配置寄存器的第一组参数和其中样本数据宽度与存储器数据宽度相同的存储器系统中的第一组地址和芯片选择；
图13b示出了第一、第二、第三、和第四样本贮存器的内容；
图13c、图13d和图13e示出了在访问在图13b中示出的第一、第二、第三、和第四样本贮存器时的第一、第二、第三、和第四样本采集器的操作；
图14a示出了用于配置寄存器的第二组参数和其中样本数据宽度为存储器数据宽度2倍的存储器系统内的第二组地址和芯片选择；
图14b示出了第一、第二、第三和、第四样本贮存器的内容；
图14c、14d和14e图示了在访问在图14b中示出的第一、第二、第三、和第四样本贮存器时的第一、第二、第三、和第四样本采集器的操作；
图15示出了总线地址；
图16示出了在样本宽度与存储器数据宽度相同的情况下，用于范围地址映射的维度地址；
图17示出了在样本数据宽度为存储器数据宽度2倍的情况下、用于范围地址映射的维度地址；
图18示出了在样本数据宽度与存储器数据宽度相同的情况下、用于脉冲地址映射的维度地址；
图19示出了在样本数据宽度为存储器数据宽度2倍的情况下、用于脉冲地址映射的维度地址；
图20示出了在样本数据宽度与存储器数据宽度相同的情况下、用于信道地址映射的维度地址；
图21示出了在样本数据宽度为存储器数据宽度2倍的情况下、用于信道地址映射的维度的地址；
图22为根据本发明的包括存储器及存储器访问单元的阵列的存储器系统的示意性框图；
图22a图示了配置寄存器；
图23为地址计算器的示意性框图；
图24为样本采集器的示意性框图；
图25为样本存储模块的示意性框图；
图26为总线接口的示意性框图；
图27为总线时序图；并且
图28图示了包括存储器系统的机动车辆。
具体实施方式
在以下的描述中，除非另有规定，所有常数、变量、及寄存器都为整数型。
存储器系统1
图1是有益于理解本发明的存储器系统1的示意性框图。
参考图1，存储器系统1包括n个随机存取存储器(RAM)模块21、…、2n的阵列的形式的存储器2(其中n为大于1的整数)。存储器模块21、…、2n可以采用存储器宏的形式。存储器系统1还包括总线接线3以及将存储器2与由地址总线6和数据总线7组成的总线5互连的存储器访问电路4。
存储器访问电路4包括地址计算器8(还可以称作“地址解码器”)、数据复用器9、和总线接口10。
每个存储器模块21、…、2n具有存储器数据宽度w_m。在此示例中，存储器数据宽度w_m为128比特。在此示例中，数据总线7的宽度为128比特。
地址计算器8使用芯片选择信号CS从n个RAM模块21、…、2n中选择一个RAM模块21、…、2n，并且通过所选择的芯片和存储器地址总线11来使用存储器地址A_M规定被访问的存储器2的一部分。地址计算器8使用经总线接口10在地址总线6上接收的总线地址A_B来计算芯片选择CS和存储器地址A_M。
在写传送中，将总线数据D_B置于存储器数据总线121、…、12k上。当使用芯片选择CS进行选择时，在相应的地址A_M处将所述数据存储于RAM模块21、…、2n中的一个中。总线接口仅能请求总线数据D_B的一部分以进行存储。
在读传送中，所选择的RAM21、…、2n模块能够将存储器数据D_M传送到总线接口10。总线接口10仅能请求存储器数据D_M的一部分以进行传送。
还参考图2至图5，以固定大小的单元13(本文叫做“字”或“样本”)来传送数据。每个存储器21、…、2n具有样本大小的整数倍的宽度w_m。在此情况下，宽度w_m为128比特，每个样本13的长度为4字节，包含32个比特。因此，如果要使用完整的总线宽度，那么样本13应当存储在(或写入到)跨存储器的邻近位置中。
图2示意性地示出了包括布置在具有x及y维度的二维阵列中的4×4个样本13的简单二维图片(或“图像”)14。
图3示出了如何能够在线性增加的地址A_M处将图片14(图2)存储于存储器2中(即存储于可分别用等于0和1的芯片选择CS编址的第一存储器模块21和第二存储器模块22(图2)中)。
能够在任一维度中(即沿x维度或沿y维度)处理图片14(图2)。在此示例中，能够在能够在每个循环中携带多至4个样本13的数据总线7(图1)上传送样本13。
图4及图5图示了当通过分别沿x维度和y维度访问样本13来传送数据时的总线传送性能。
如图4所示，如果通过沿x维度访问图片14来读出样本13，那么能够利用数据总线7的整个宽度。然而，如图5所示，如果通过沿y维度访问图片14来读出样本13，则一次(即，每个循环)仅能传送一个样本13。
因此，当沿y维度读出样本13时，性能以因子4的幅度衰减。
如果以突发方式发生数据传送，则性能甚至可能进一步衰减。总线系统可能具有很长的延迟。如果进行访问请求，则在数据被传送之前可能需要等待若干个循环。因此，现代总线系统随每个请求顺序地传送多个数据字(叫做“突发”)。然而，突发要求用于每个数据字的地址无跳跃地线性增加。因此，它们无法用于沿y方向传送样本，更加降低了性能。
如果在总线字中传送多于一个样本，则无法使用总线的全部宽度，除非样本次序与存储次序相匹配。然而，通常需要沿多于一个维度来读出样本，例如，在图像处理及雷达应用、和其它涉及多维数据访问或传输的应用中，诸如多维快速傅立叶变换(FFT)处理。诸如雷达的一些应用是汽车应用。根据本发明，存储器访问单元和存储器访问方法能够允许沿不同维度来读出样本而无需样本的重新排序和/或能够有助于改进总线利用。
存储器系统21
图6是根据本发明的可重新配置的多维可访问的存储器系统21的示意性框图。
参考图6，存储器系统21包括k个样本存储模块221、…、22k的阵列的形式的存储器22(k为大于1的整数)。每个样本存储模块221、…、22k采用RAM宏或其它RAM模块的形式。存储器系统21包括总线接线23以及将存储器22与由地址总线26和数据总线27组成的总线25互连的存储器访问单元24。
存储器访问单元24包括k个地址计算器模块281、…、28k的阵列、k个样本采集器模块291、…、29k的阵列、公共总线接口30和配置寄存器组31。
每个存储器模块221、…、22n具有存储器数据宽度w_m。存储器数据宽度w_m和最小样本宽度相同。在此示例中，数据总线27的宽度为128比特。然而，数据总线27可能更窄或更宽，例如，256比特宽。
还参考图6a，配置寄存器31包括规定能够存储于每个维度i中的样本S_i的数量的一组寄存器311、312、…、31d(其中d为大于1的正整数)，其中i＝{1、2、…、d}，以及规定样本数据宽度w_s的寄存器31s。存储器数据宽度w_m等于样本数据宽度w_s或者是样本数据宽度w_s的整数倍。在使用存储器系统21之前，由用户设置配置寄存器31。
再次参考图6，地址计算器281、…、28k接收总线地址A_B，增加与总线数据字中的样本的位置Nr相对应的相应偏移，以获取相应样本的总线地址A_B'，并且根据地址解码方案，将样本总线地址A_B'转化为一组样本地址A_1、…、A_d和样本索引I_S。使用以下方程来计算样本的总线地址A_B'：
A_B′＝A_B+(Nr-1)*w_m (1)
其中，Nr＝1、2、…、k以及存储器数据宽度w_m。
下文描述了关于雷达信号处理中的三维访问的地址解码方案的示例。然而，能够使用任意适当的地址解码方案。维度地址A_L是沿访问维度的线性地址。
图7示意性地示出了包括布置在具有x及y维的二维阵列中的4×4个样本34的简单二维图片(或“图像”)33。
参考图7及8，第i个样本采集器29i(i＝{1、2、…、k})负责在总线数据字中的固定比特位置[w_m*8*i-1:w_m*8*(i-1)]处采集样本34。
样本采集器291、…、29k标识存储或要存储所请求的样本33的样本贮存器221、…、22k，使用选择信号CS选择所标识的样本贮存器221、…、22k，请求在地址A_M处传送(读或写)样本34，并在总线数据字D_B中的指定位置填充或检索样本34。
关于总线数据字D_B中的每个样本34，存在专用的样本采集器291、…、29k。如稍后更详细解释的，样本采集器291、…、29k使用确保样本贮存器221、…、22k中无访问冲突的芯片选择布置来并行地执行存储器访问。因此，无需引入等待状态就能利用全部总线数据宽度。
图8及图9示出了通过分别沿x和y维度访问样本34来传送数据时的总线传送性能。
如图8所示，如果通过沿x维度访问图片33来读出样本34，则能够利用数据总线27的全部宽度(在此情况下，该全部宽度为128比特)。
而且，如图9所示，如果通过沿y维度访问图片33来读出样本34，则能够运用数据总线27的全部宽度。
沿x及y维度进行访问能够利用全部总线宽度，在此情况下，每总线数据字4个样本。此外，由于A_L无跳跃地线性增加，因此突发是可能的。这能够进一步改进性能。例如，如果总线25是具有10个管线阶段的高级可扩展接口(AXI)总线，单个访问需要每字10个循环。16拍的突发需要初始字的10个循环以及剩余的字的15个循环。平均来说，一个字需要：每字25/16＝1.6个循环。这是额外的因子6的另一提速。
因此，与图1中所示的沿存储器地址排序样本的存储器系统1相比，存储器系统21能够以快24倍的速率沿y维度传送数据。
再次参考图6和图10，当接收到访问请求(步骤S1)时，地址计算器模块281、…、28k将总线地址A_B转化为多维数据阵列中的表示(步骤S2)。
每个样本34按照其维度地址A_1、A_2、….、A_d和样本索引I_S在阵列内编址。如果样本宽度w_s大于样本存储宽度w_m，则使用样本索引I_S。
由于总线数据字D_B包含多于一个样本，因此总线访问域指示沿哪个维度来请求访问。标识编码访问方向、线性地址A_L、和索引的若干个总线地址计算方案是可能的。
每个样本采集器291、…、29k使用以下方程2至5进行计算(步骤S3至S6)：
－使用以下方程来计算样本地址A_S：
A_S＝(A_d*(S_d-1*S_d-2*...*S_1)+A_d-1*(S_d-2*S_d-3*...*S_1)+…+A_1)*(w_s/w_m) (2)
-使用以下方程来计算物理字地址A_P：
A_P＝A_S+I_S (3)
-使用下方程来计算选择的存储器CS：
CS＝[I_S+(w_s/w_m)*(A_1+A_2+…+A_d)]％k (4)
-使用以下方程来计算存储器中的地址A_M：
A_M＝A_P/k (5)
其中，+为加法，-为减法，/为整数除法(丢弃小数)，％为整数除法的余数(即模数)，*为整数乘法。
每个样本采集器291、…、29k访问相应的样本贮存器221、…、22k(步骤S7)。总线接口回应传送请求(步骤S8)。
关于每个维度中的邻近样本，所选择的存储器CS不同。如果沿维度j(j＝{1、…、k})发生访问，则方程4中仅有样本地址A_j改变。其它样本地址A_i(i＝{1、…、k}，i<>j)保持恒定。然而，对于改变的项，所述项关于被访问的维度中的邻近地址而不同。因此，对样本贮存器进行并行访问是可能的。
然而，存在对于此布置的例外情况，即当事务处理跨访问维度边界时。在那种情况下，在所选择的存储器CS中，多于一个项改变。取决于所选择的大小，等待状态可以是必需的。如果每个维度大小S_1、S_2、…、S_d是w_m*k/w_s的倍数，则没有等待状态发生。下文描述了具有多个总线接口并且使用等待状态的存储器访问系统。
雷达应用中的存储器系统21的应用
参考图11，在雷达应用中，在存储器中存储来自天线矢量(未示出)的多个时间响应，产生样本36的三维阵列35(本文也称作“数据立方”或简称为“立方”)。阵列35可以具有，例如沿范围维度的512个样本、沿多普勒(Doppler)维度的64个样本、和沿信道维的8个样本。
在雷达及其它应用中，维度的变化需要在对存储器中的样本进行重排序(称作执行“转角存储”)。在转角存储上可能花费大量处理时间。
参考图12，能够使用将样本36作为数据立方(图11)存储在存储器22中的管线来实施雷达脉冲处理系统41。将样本36供给至脉冲压缩(框50)，将输出存储在存储器22中。接着读出样本36，将样本36供给至多普勒过滤(框51)并且将输出存储在存储器22中。读出样本，并将所述样本与来自之前数据立方的权重一起供给至时空适配处理部分(框52)，该时空适配处理部分52包括波形(框53)以及生成针对下一立方而保存的权重的适配权重计算(框54)。读出所变换的样本36并且将其供给至输出检测报告56的恒虚警率(CFAR)检测(框55)。
多维存储器系统21能够用于存储并且然后读出关于给定维度的总线响应中的样本35的正确连接。因此，能够避免重新组织数据。
示出地址计算和样本贮存器选择的样本示例
参考图13a，示出了用于配置寄存器的参数组61以及用于简单示例的地址和芯片选择62的全局分配，其中样本数据宽度w_s与存储器数据宽度w_m相同。
每总线字的最大样本数量为4，总维度数量为3，存储器数据宽度w_m为4字节，并且样本数据宽度w_s为4字节。在第一维度S_1、第二维度S_2、和第三维度S_3上分别有4、5、和2个样本。
如图13a中所示的，维度地址A_1、A_2、A_3、样本地址A_S、样本索引I_S、物理字地址A_P、样本贮存器选择CS以及存储器A_M中的地址的值被表格化。
参考图13b，示出了第一样本贮存器221、第二样本贮存器222、第三样本贮存器223、和第四样本贮存器224的内容。以圆括号示出阵列35中的样本地址，并且以方括号示出样本索引。
图13c、图13d、和图13e图示了在沿三个维度中的每个维度访问样本贮存器221、222、223、224时样本采集器291、292、293、294的操作。图13c、图13d、和图13e示出了用于每个样本采集器291、292、293、294的线性访问地址A_L、维度地址A_1、A_2、A_3、样本索引I_S、物理地址A_P、样本贮存器选择CS、和存储器地址A_M访问。
图13c图示了沿第一维度(即范围样本)访问样本贮存器221、222、223、224。在此情况下，无需等待状态，这是因为一次仅有一个维度地址改变。
图13d图示了沿第二维度(即脉冲样本)访问样本贮存器221、222、223、224。在此情况下，无需等待状态，这是因为即使一次有多于一个维度地址改变，也不存在CS冲突。
图13e图示了沿第三维度(即信道样本)访问样本贮存器221、222、223、224。在此情况下，需要等待状态。
参考图14a，示出了用于配置寄存器的参数组61和用于简单示例的地址及芯片选择62的全局分配，其中样本数据宽度w_s是存储器数据宽度w_m的2倍。
图14b示出了第一样本贮存器221、第二样本贮存器222、第三样本贮存器223、和第四样本贮存器224的内容，图14c、图14d、和图14e图示了沿三个维度中的每个维度访问样本贮存器221、222、223、224时样本采集器291、292、293、294的操作。
用于雷达设备的总线地址解码方案
再次参考图6，地址计算器291、…、28k运用地址解码方案以根据总线地址A_B生成维度地址A_1、…、A_d。
现在将参考图15描述地址解码方案。
图15示出了包括基域64、维度访问模式(DIM)域65和线性地址A_L66的总线地址A_B'63(即，给定样本的位置调整之后的总线地址A_B)。作为固定参数，存储器数据宽度w_m为4字节，维度数为3。
范围编址模式
能够通过将DIM设为0(即2b00)来选择范围编址模式。使用以下方程来计算第一维度地址A_1、第二维度地址A_2、和第三维度地址A3：
A_1＝(A_L/(w_s))％S_1 (6-R-1)
A_2＝(A_L/(S_1*w_s))％S_2 (6-R-2)
A_3＝(A_L/(S_2*S_1*w_s))％S_3 (6-R-3)
范围编址模式还能用于通过将样本宽度设置为与存储器宽度相同(即w_s＝w_m，)并将维度大小S_1、...、S_d设置为最大物理存储器大小来以传统方式访问存储器。
脉冲编址模式
能够通过将DIM设为1(即2b01)来选择脉冲编址模式。使用以下方程来计算第一维度地址A_1、第二维度地址A_2、和第三维度地址A3：
A_1＝(A_L/(S_2*w_s)％S_1 (6-P-1)
A_2＝(A_L/(w_s))％S_2 (6-P-2)
A_3＝(A_L/(S_2*S_1*w_s))％S_3 (6-P-3)
信道编址模式
能够通过将DIM设为2(即2b10)来选择信道编址模式，使用以下方程来计算第一维度地址A_1、第二维度地址A_2、和第三维地址A3：
A_1＝(A_L/(S_3*w_s))％S_1 (6-C-1)
A_2＝(A_L/(S_3*S_1*w_s))％S_2 (6-C-2)
A_3＝(A_L/(w_s))％S_3 (6-C-3)
样本索引
使用以下方程来计算样本索引I_S：
I_S＝A_L/w_m％(w_s/w_m) (7)
图16至21示出了使用方程2、3、6-R-1、6-R-2、6-R-3、6-P-1、6-P-2、6-P-3、6-C-1、6-C-2、6-C-3和7来计算的维度地址A_1、A_2、和A_3、物理地址A_P的示例。
参考图16及图17，示出了用于当S_1＝4、S_2＝2、S_3＝3时使用方程6-R-1、6-R-2、6-R-3计算的范围地址映射的维度地址A_1、A_2、和A_3。
参考图18及图19，示出了用于当S_1＝4、S_2＝2、S_3＝3时使用方程6-P-1、6-P-2、6-P-3计算的脉冲地址映射的维度地址A_1、A_2、和A_3的值。
参考图20及图21，示出了用于当S_1＝4、S_2＝2、S_3＝3时使用方程6-C-1、6-C-2、6-C-3计算的信道地址映射的维度地址A_1、A_2、和A_3的值。
存储器系统71
参考图6，存储器系统21包括仅有一条总线的接口。然而，通过向样本采集器提供来自样本贮存器的准备(RDY)反馈，存储器能够被m条总线(m为大于1的正整数)访问。例如，可能存储器内有足够的样本以需要多个数字信号处理器(DSP)来处理样本。存储器可以划分成多个部分，每个DSP处理存储器的相应部分。每个DSP使用相应的总线来访问存储器。这允许DSP并行地处理数据。例如，能够使用8个DSP，从而需要8条总线(即m＝8)。每条总线具有总线主控(未示出)。
RDY反馈还能够用于处理CS选择中的冲突。如果多于一个样本采集器访问同一样本贮存器，则能够由仲裁器解决冲突。
为了支持m个总线接口，存在相等数量的存储器。在最佳情况下，m个主控能够无冲突地访问每个片段。
参考图22，存储器系统71包括形式为(k*m)个样本存储模块721、…、72k*m(k为大于2的整数)的阵列的存储器72。存储器系统71包括总线接线73以及将存储器72与m条总线751、…、75m互联的m个存储器访问单元741、…、74m，所述m条总线751、…、75m由地址总线76、数据总线77和RDY信号78组成。
每个存储器访问单元741、…、74m包括k个地址计算器模块791、…、79k的阵列、k个样本采集器模块801、…、80k的阵列、和公共总线接口81。存储器系统71被提供有配置存储器组82。
每个存储器模块721、…、72n具有存储器数据宽度w_m。在此示例中，存储器数据宽度w_m为32比特，并且每条数据总线77的数据宽度为128比特。
还参考图22a，配置寄存器82包括规定样本S_i(i＝{1、2、…、d})的数量的一组寄存器821、822、…、81d(其中d为大于1的正整数)，规定样本数据宽度w_s的寄存器82S。样本数据宽度w_s等于存储器数据宽度w_m或者是存储器数据宽度w_m的整数倍。在使用存储器系统71之前，配置寄存器82由用户设置。
参考图23，更详细地示出了地址计数器281、…、28k、791、…、79k。
地址计数器281、…、28k、791、…、79k包括加法器单元28a、79a以及地址计算器算术逻辑单元28b、79b。
加法器单元28a、79a使用上面的方程(1)来调整总线地址A_B，以与总线数据字中的样本的位置Nr＝1、2、…、k相匹配。
地址计算器算术逻辑单元28b、79b将样本总线地址A_B'转化为维度地址A_1、…、A_d以及样本索引I_S。不同的地址解码方案是可能的。
参考图24，更详细地示出了样本采集器291、…、29k、801、…、80k。
样本采集器291、…、29k、801、…、80k包括样本计算器算术逻辑单元80a和复用器80b。
为了支持来自m个总线接口的无冲突的并行访问，样本贮存器选择信号CS将存储器分为m个片段，其中m是大于1的正整数。每个片段包含S_M个字。
在片段内，样本采集器801、…、80k使用以下方程来计算样本贮存器选择信号CS(MULTIPLE BUS)(下文还简称为CS)：
CS(MULTIPLE BUS)＝(A_P/S_M)*k+C_S(SINGLE BUS) (4’)
其中CS(SINGLE)能够使用上面的方程4来计算。
样本采集器801、…、80k使用了以下的方程4’来计算存储器A_M中的地址：
A_M＝(A_P％S_M)/k (5’)
D_B为双向的，取决于传送方向(读/写)。
RDY指示在有多个主控和/或多个样本采集器访问同一RAM模块的情况下总线必须等待。
参考图25，更详细地示出了样本贮存器模块221、…、22k*m、721、…、72k*m。
样本存储模块221、…、22k*m、721、…、72k*m包括RAM宏22a、72a、复用器22b、72b、仲裁器22c、72c、和比较器22d(1)、…、22d(k*m)、72d(1)、…、72d(k*m)。
每个样本贮存器721、…、72k*m仅对与其数量Nr相匹配的CS请求起作用，Nr＝{1、…、k*m}。仲裁器72c通过适当的方案，例如轮询，从所有活跃的CS请求中选择一个请求。使用RDY信号暂停所有其它的样本采集器801、…、80k。
RAM72a取决于方向(读或写)来处理数据字传送。
参考图26，更详细地示出了总线接口81。
总线接口81包括连接块81a和k－输入与门81b。
每个样本采集器801、…、80k处理总线字中的固定样本位置。总线接口81连接来自每个样本采集器801、…、80k的数据D_M，以作为总线数据输出，即：
D_B＝{D_M(k)、...、D_M(1)} (7)
k-输入与门81b从样本采集器801、…、80k接收RDY(1)、…、RDY(k)，并且输出RDY信号。
参考图27，当地址计算具有时限时，如果维持突发属性，则地址计算能够是管线的。
图27示出了仅在突发开始时中断AHB总线一个周期，以计算C_S和A_M。
参考图28，示出了机动车辆91。
机动车辆91包括包含传感器(未示出)和一个或多个存储器系统21、71的高级驾驶员辅助系统(ADAS)92。
将要理解的是可以对上文所描述的实施例进行许多修改。

Claims (15)

1.一种存储器访问单元(24；741、…、74m)，用于处理d维阵列的样本在m条数据总线(27；77)中的一条与k*m个存储器(221、…、22k；721、…、72k*m)之间的传送，其中m≥1，k≥2，所述存储器访问单元包括：
k个地址计算器(281、…、28k；791、…、79k*m)，每个地址计算器被配置为接收总线地址(A_B)，增加相应的偏移以生成样本总线地址(A_B′)，并且根据编址方案从所述样本总线地址生成d个维度中的每个维度中的相应地址(A_1、…、A_d)以访问样本；以及
k个样本采集器(291、…、29k；801、…、80k*m)，每个样本采集器可操作以生成关于所述k*m个存储器中的一个存储器的存储器选择(CS)，从而在总线数据字中的预定位置与所述k*m个存储器中的一个相应的存储器之间传送所述样本，
其中每个样本采集器(291、…、29k；801、…、80k*m)被配置为根据所述d个维度中的每个维度中的所述地址(A_1、…、A_d)来计算相应的存储器选择(CS)，以使每个样本采集器选择所述k*m个存储器中的一个不同的存储器，从而允许所述样本采集器并发地访问所述k*m个存储器中的k个存储器。
2.根据权利要求1所述的存储器访问单元，进一步包括：
用于可改变地设置样本宽度和/或所述d个维度中的每个维度中的样本数量的寄存器组(311、312、…、31d；821、822、…、82d)。
3.根据权利要求1或2所述的存储器访问单元，其中维度的数量d被设置为或者可设置为2或3。
4.根据前述权利要求中的任一项所述的存储器访问单元，其中每个样本采集器(291、…、29k；801、…、80k)被配置为根据所述d个维度中的每个维度中的地址(A_1、…、A_d)之和来计算所述存储器选择。
5.根据前述权利要求中的任一项所述的存储器访问单元，其中每个地址计算器(281、…、28k；791、…、79k)被配置为生成索引(I_S)。
6.根据前述权利要求中的任一项所述的存储器访问单元，其中每个地址计算器(281、…、28k；791、…、79k)被配置为根据线性增加的字地址、样本大小、和每个维度中的样本数量来计算所述相应地址。
7.根据前述权利要求中的任一项所述的存储器访问单元，进一步包括：
联接到所述地址计算器(281、…、28k；791、…、79k)和所述样本采集器(291、…、29k；801、…、80k)的总线接口(30；81)。
8.根据前述权利要求中的任一项所述的存储器访问单元，以硬件逻辑实现。
9.一种存储器控制器，包括：至少一个根据前述权利要求中的任一项所述的存储器访问单元。
10.根据权利要求9所述的存储器控制器，包括：用于处理d维阵列的样本在m条数据总线与k*m个存储器之间的传送的m个存储器访问单元。
11.一种存储器系统，包括：
根据权利要求9或10所述的存储器控制器；以及
k*m个存储器，k*m个存储器中的每一组操作地连接到所述m个存储器访问单元。
12.一种集成电路，包括：根据权利要求1至8中的任一项所述的存储器访问单元或者根据权利要求9或10所述的存储器控制器。
13.根据权利要求12所述的集成电路，其中所述集成电路为微控制器。
14.一种机动车辆，包括：
包括根据权利要求1至8中的任一项所述的存储器访问单元或者根据权利要求9或10所述的存储器控制器的计算设备。
15.一种处理d维阵列的样本在m条数据总线(27；77)中的一条与k*m个存储器(221、…、22k；721、…、72k*m)之间的传送的方法，其中m≥1，k≥2，所述方法包括：
对于k个样本中的每个样本：
接收总线地址(A_B)并且增加相应的偏移以生成样本总线地址(A_B’)；
根据编址方案从样本总线地址(A_B’)生成d个维度中的每个维度中的相应地址(A_1、…、A_d)以沿所述维度中的一个维度来访问样本；并且
生成关于k*m个存储器中的一个存储器的存储器选择(CS)，从而在总线数据字中的预定位置与所述k*m个存储器中的一个相应的存储器之间传送样本，其中生成所述存储器选择包括根据地址(A_1、…、A_d)来计算存储器选择，
从而允许并发地将所述k个样本写入所述k*m个存储器中的k个存储器或者从所述k*m个存储器中的k个存储器并发地读出所述k个样本。
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