JP6620640B2 - 電流再利用型電界効果トランジスタ増幅器 - Google Patents
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Description
(構成の説明)
図1は、本発明の実施の形態1に係る電流再利用型FET増幅器の増幅部の回路構成である。図14と同様に主にDC的に寄与する素子だけを図示している。図2及び図3は制御回路11及び21の回路構成である。図1で、D1、G1、S1は各々FET F1のドレイン、ゲート、ソースを、D2、G2、S2は各々FET F2のドレイン、ゲート、ソースを表す。ノード電圧Vgfr1、Vgfr2は制御回路11及び21の出力端子Vout1、Vout2と同電位である。図1〜図3において、制御回路21はFETのIdssの変化に応じて出力電圧Vout2(=Vgfr2)を出力し、制御回路11は、その出力電圧Vout2をレベルシフトして、出力電圧Vout1(=Vgfr1)として出力している。
図1のドレイン電流Iddの変化を、プロセスばらつきによるFETの飽和電流Idssの変化に対してできるだけ抑制するには、Idssが所定の値よりも高くなった時にはFETのゲートG1の電圧を低下させ、逆にIdssが所定の値よりも低くなった時にはゲートG1の電圧を増加させればよい。
一方、FET Fa1のソース負荷は抵抗Ra1のため、Idssの増加と共にソース電位Sa1も増加する。そのため、FET Fa2のゲート・ソース間電圧(Sa1−Sa2)はIdssの増加と共に増加し、Fa2のドレイン電流も増加する。その結果、出力電圧Vout2はドレイン負荷抵抗Ra3の電圧降下の増大により減少する。図4は、制御回路21におけるIdssの変化に対する出力電圧Vout2、ソース電位Sa1、Sa2のシミュレーション結果である。図より、前述の電圧変化の様子を確認できる。
以上述べたように、実施の形態1に係る電流再利用型FET増幅器は、デプレションモードのFETのIdssのプロセス変動に対して、ドレイン電流の変化を抑制できる効果を有するだけでなく、正の単一電源動作で実現可能という効果も有する。
(構成の説明)
図7は、本発明の実施の形態2に係る電流再利用型FET増幅器の例で、実施の形態1の変形例である。実施の形態1の図1との違いは、FET F2のソース抵抗負荷R2をFET FR2に置き換え、制御回路21の出力電圧Vout2を、抵抗Rfgr2を介してFET FR2のゲートに印加していることである。ここで、FET FR2のドレインはFET F2のソースS2にFR2のソースはFET F2のゲートG2(=D1)に接続され、FET FR2は可変抵抗の役割を果たしている。
可変抵抗として作用するFET FR2のゲート電圧は、制御回路21の出力電圧Vout2により制御される。例えば、出力電圧Vout2はIdssが増加した時低くなる。この時、FET FR2のゲート・ソース間電圧は低下するため、FET FR2のON抵抗は増加する。ON抵抗の増加は、FET F2の自己バイアス電圧を負に増大するので、その結果電流Iddの増加は抑制される。尚、実施の形態1と同様にFET F1のゲートG1が制御回路11の出力電圧Vout1で制御されているので、この経路の制御によっても電流Iddの変化は抑制される。
抵抗R2が可変抵抗FET FR2に置換されているので、実施の形態1に比べて抵抗値のプロセスばらつきによる電流Iddへの影響を抑制できる。また、Idssのプロセスばらつき対する電流Iddの抑制効果及び正の単一電源動作で実現可能である効果は実施の形態1と同様に得られる。
(構成の説明)
実施の形態2の効果で述べたように、図1に示す電流再利用型FET増幅器の電流Iddの変化はFETのIdssのプロセス変化だけでなく、抵抗のプロセスばらつきにも影響される。特に今回課題にしている自己バイアス電圧が小さい場合(例えば−0.05V〜−0.15V)、抵抗値自身も小さいため、電流Iddへの影響が大きい。抵抗値のプロセスばらつきの影響を抑制するには、低抵抗となる図1の抵抗R1及びR2の削減が効果的である。図9に示す実施の形態3に係る電流再利用型FET増幅器の回路構成は、この目的を達成するための形態である。
実施の形態2で述べたように、Idssのプロセスばらつきによる電流Iddの変化を抑制するには、可変抵抗として動作するFET FR1及びFR2のゲート電圧をIdssが増加した時に低下させ、Idssが減少した時に増加させればよい。実施の形態1で述べた制御回路21は、Idssの増減に対応して、出力電圧Vout2を低下あるいは増加させるので、FET FR1及びFR2のゲート電圧制御に利用できる。またFR1及びFR2のゲート電圧のレベル差は、制御回路11のレベルシフト機能を利用すれば解消できる。
抵抗R1及びR2が可変抵抗用FETに置換されているので、実施の形態1及び2に比べて抵抗値のプロセスばらつきによる電流Iddへの影響を原理的に抑制できる。また、Idssのプロセスばらつき対する電流Iddの抑制効果及び正の単一電源動作で実現可能である効果は、実施の形態1と同様に得られる。
図11は、本発明の実施の形態4に係る電流再利用型FET増幅器の例で、実施の形態3の変形例である。実施の形態3の図9との違いは、FET F1のソース負荷がFET FR1から抵抗R1に変更され、制御回路11及び抵抗Rfgr1が削減されていることである。
図12は、本発明の実施の形態5に係る電流再利用型FET増幅器の例で、実施の形態3のもうひとつの変形例である。実施の形態3の図9との違いは、FET F2のソース負荷が可変抵抗の働きをするFET FR2から抵抗R2に変更され、抵抗Rgfr2が削減されていることである。
L1〜L4:インダクタンス性を呈する伝送線路
F1、F2:デプレッションモードのGaAs系FET
Fa1、Fa2:制御回路を構成するデプレッションモードのGaAs系FET
Dioa1、Diob1、Diob2:GaAs系ショットキー接合ダイオード
R1〜R3、Ra1〜Ra3、Rb1、Rb2、Rfgr1、Rfgr2:抵抗
FR1、FR2:可変抵抗の働きをするデプレッションモードのGaAs系FET
D1:FET F1のドレイン電位
G1:FET F1のゲート電位
S1:FET F1のソース電位
D2:FET F2のドレイン電位
G2:FET F2のゲート電位隔
S2:FET F2のソース電位
Da1:FET Fa1のドレイン電位
Sa1:FET Fa1のソース電位
Sa2:FET Fa2のソース電位
Vdd:電源端子
IN:RF入力端子
OUT:RF出力端子
Vgfr1:出力端子Vout1のノード電圧
Vgfr2:出力端子Vout2のノード電圧
Vout1:制御回路11の出力電圧
Vout2:制御回路21の出力電圧
11、21:制御回路
101:比較例の特性
201:本発明の特性
Claims (7)
- RF信号が入力される第1のゲートと、第1のソースと、第1のドレインを有する第1の電界効果トランジスタと、
前記第1のソースと接地用端子の間に接続された第1の抵抗と、
第2のソースと、前記第1のドレインに接続された第2のゲートと、及び電源用端子に接続され前記RF信号を出力する第2のドレインとを有する第2の電界効果トランジスタと、
前記第2のソースと前記第2のゲートとの間に接続された第2の抵抗と、
第3のソース、前記電源用端子に接続された第3のドレイン、及び前記接地用端子に接続された第3ゲートとを有する第3の電界効果トランジスタと、
第4のソースと、第4のドレインと、及び前記第3のソースに接続された第4ゲートとを有する第4の電界効果トランジスタと、
前記第4のソースと前記接地用端子との間に直列に接続された1個あるいは複数個のダイオードと、
前記電源用端子と前記第4のドレインとの間に接続された第3の抵抗と、
前記電源用端子と前記第3のドレインとの間に接続された第4の抵抗と、
前記第3のソースと接地用端子との間に接続された第5の抵抗と、
前記第4のドレインの出力電圧をダイオードを介して抵抗分圧して前記第1のゲートに印加する制御回路と、
を備え、
前記第1乃至第4の電界効果トランジスタがデプレッションモードであることを特徴とする電流再利用型電界効果トランジスタ増幅器。 - 前記第2の抵抗の代わりに、第5のゲートと、前記第2のソースに接続された第5のドレインと、前記第2のゲートに接続された第5のソースを有するデプレションモードの第5の電界効果トランジスタとを備え、
前記第5のゲートが前記第4のドレインと接続されていること、を特徴とする請求項1に記載の電流再利用型電界効果トランジスタ増幅器。 - 前記第1乃至第4の電界効果トランジスタがGaAs系あるいはInP系あるいはGaN系のいずれかの化合物半導体電界効果トランジスタであることを特徴とする請求項1または2に記載の電流再利用型電界効果トランジスタ増幅器。
- RF信号が入力される第1のゲートと、第1のソースと、第1のドレインを有する第1の電界効果トランジスタと、
第2のソースと、前記第1のドレインに接続された第2のゲートと、電源用端子に接続され、前記RF信号を出力する第2のドレインとを有する第2の電界効果トランジスタと、
第3のソースと、前記電源用端子に接続された第3のドレインと、接地用端子に接続された第3ゲートとを有する第3の電界効果トランジスタと、
第4のソースと、第4のドレインと、及び前記第3のソースに接続された第4ゲートとを有する第4の電界効果トランジスタと、
前記第4のソースと前記接地用端子との間に直列に接続された1個あるいは複数個の第1ダイオードと、
前記第1のゲートと前記接地用端子との間に接続された第1の抵抗と、
前記電源用端子と前記第3のドレインとの間に接続された第2の抵抗と、
第5のゲートと、前記第1のソースに接続された第5のドレインと、前記接地用端子に接続された第5のソースとを有する第5の電界効果トランジスタと、
第6のゲートと、前記第2のソースに接続された第6のドレインと、前記第2のゲートに接続された第6のソースとを有する第6の電界効果トランジスタと、
前記電源用端子と前記第3のドレインとの間に接続された第3の抵抗と、
前記第3のソースと接地用端子との間に接続された第4の抵抗と、
前記第4のドレインの出力電圧を第2ダイオードを介して抵抗分圧して出力する制御回路と、
前記制御回路の出力と前記第5のゲートとの間に接続された第5の抵抗と、
前記第4のドレインと前記第6のゲートとの間に接続された第6の抵抗と、
を備え、
前記第1乃至第6の電界効果トランジスタがデプレッションモードであることを特徴とする電流再利用型電界効果トランジスタ増幅器。 - 前記第1乃至第6の電界効果トランジスタがGaAs系あるいはInP系あるいはGaN系のいずれかの化合物半導体電界効果トランジスタであることを特徴とする請求項4に記載の電流再利用型電界効果トランジスタ増幅器。
- 前記第5の電界効果トランジスタと前記制御回路の代わりに、前記第1のソースと前記接地用端子の間に第7の抵抗を備え、前記第5の電界効果トランジスタと前記第5の抵抗と前記第1ダイオードとを省いたこと、を特徴とする請求項4または5に記載の電流再利用型電界効果トランジスタ増幅器。
- 前記第6の電界効果トランジスタの代わりに、前記第2のソースと前記第2のゲートの間に第7の抵抗を備え、前記第6の電界効果トランジスタと前記第6の抵抗とを省いたこと、を特徴とする請求項4または5に記載の電流再利用型電界効果トランジスタ増幅器。
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