JP6605977B2 - Semiconductor integrated circuit and manufacturing method of semiconductor integrated circuit - Google Patents
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Description
本発明は高周波帯に対応したトランジスタとダイオードの半導体集積回路についてのものであり、ダイオードの信頼性を向上させ、微小なベース電極を接続する配線電極のコンタクトホールを安定して形成できるようにしたことを特徴とする。 The present invention relates to a semiconductor integrated circuit of a transistor and a diode corresponding to a high frequency band, and improves the reliability of the diode, and can stably form a contact hole of a wiring electrode connecting a minute base electrode. It is characterized by that.
高周波帯の増幅器や信号発生器として、ダイオードやトランジスタを同一半導体基板上に集積化させた構造のものが知られている。 As a high-frequency band amplifier or signal generator, a structure in which diodes and transistors are integrated on the same semiconductor substrate is known.
図42は周波数可変型信号発生器として、バラクタダイオードとヘテロ接合バイポーラトランジスタを同一の半導体基板に集積化させた半導体集積回路10を、一部の構成部品を省略して記載している。この半導体集積回路10ではHBTの層12とバラクタダイオードのカソードコンタクト層以下の層13aに形成したバラクタダイオードの実体部となる層13bを成長させている。HBTの製作工程にバラクタダイオードの製作工程を加えて作製しており、トランジスタとバラクタダイオードの層構造を独自に最適化させることを可能としている。しかしながら、従来の半導体集積回路10における構造では以下のような課題がある。
FIG. 42 shows a semiconductor integrated
図42に示す半導体集積回路は、半導体基板11と、HBTの層12を構成する、コレクタコンタクト層12a、コレクタ層12b、ベース層12c、エミッタ層12d、エミッタコンタクト層12eと、バラクタダイオードの下層部を構成するHBTと同一のコレクタコンタクト層13a、コレクタ層13b、ベース層13c、エミッタ層13d、カソードコンタクト層13eとバラクタダイオードの実体部となる上層部を構成するカソード層14a、アノードコンタクト層を含み、さらにカソードコンタクト層の上にカソード電極15a、アノードコンタクト層の上にアノード電極15b、コレクタコンタクト層の上にコレクタ電極15c、ベース層の上にベース電極15d、エミッタコンタクト層の上にエミッタ電極15eを有している。カソード層14aとアノードコンタクト層14bを覆うように無機膜16が形成され、エミッタ層の側面を保護するように有機膜17aが形成され、さらに有機膜17aと残りの半導体が露出された面を保護するように有機膜17bが形成されている。
The semiconductor integrated circuit shown in FIG. 42 includes a
図42において破線で示される配線電極19a、19b、19c、19d、19eはトランジスタとバラクタダイオードの全面を覆うように形成された素子保護用のベンゾシクロブテン(Benzocyclobutene、以下BCB)などの有機膜17a、17bに形成されたコンタクトホール18a、18b、18c、18d、18eを介して、カソード電極15a、アノード電極15b、ベース電極15c、コレクタ電極15d、エミッタ電極15eに接続されている。電極の高さは高い順に、アノード電極15aとカソード電極15b、エミッタ電極15e、ベース電極15d、コンタクト電極15cである。
In FIG. 42,
配線電極を各電極と接続するコンタクトホールはエッチングによって形成される。総じて、エッチングの対象となる膜の厚さが厚いとエッチング時間が長くなるために高さ方向だけではなく幅方向にもエッチングが進み、ベース電極の寸法wよりも大きな寸法w+Δwのコンタクトホールが得られてしまう。いわゆるサイドエッチの影響である。各電極のうち最も高い位置にあるアノード電極とカソード電極よりも、コレクタホールが形成される素子保護用の有機膜の上面は高い位置にある。トランジスタのベース電極やコレクタ電極はアノード電極やカソード電極よりも低い位置にあるために、ベース電極やコレクタ電極の有機膜はダイオードのアノード電極やカソード電極の上にある有機膜よりと比べて厚く形成されていることとなる。そのために、コレクタ電極やベース電極のコンタクトホール形成のエッチングには長い時間を要し、サイドエッチ量の増大に伴ってベース電極とコレクタ電極のコンタクトホールの開口幅が広がる問題がある。 A contact hole connecting the wiring electrode to each electrode is formed by etching. In general, if the thickness of the film to be etched is thick, the etching time becomes long, so that the etching progresses not only in the height direction but also in the width direction, and a contact hole having a dimension w + Δw larger than the dimension w of the base electrode Will be obtained. This is the effect of so-called side etching. The upper surface of the organic film for element protection in which the collector hole is formed is higher than the anode electrode and the cathode electrode at the highest position among the electrodes. Since the base and collector electrodes of the transistor are positioned lower than the anode and cathode electrodes, the organic film on the base and collector electrodes is thicker than the organic film on the anode and cathode electrodes of the diode. Will be. Therefore, it takes a long time to form the contact holes for the collector electrode and the base electrode, and there is a problem that the opening width of the contact holes for the base electrode and the collector electrode is widened with an increase in the amount of side etching.
特にベース電極のコンタクトホールの径が増大すると、ベース電極の幅よりもコンタクトホールの幅が大きくなる。この状態でベース電極を配線により接続すると、ベース電極の幅よりもベース電極のコンタクトホールの幅の方が大きいために、予め形成しておいたベース電極が一回り大きな寸法となる。ベース電極の寸法が増大すると、その隣にあるエミッタ電極との絶縁性を確保している有機膜の厚みがベース電極の寸法が一回り増大した分だけ薄くなり、良好な絶縁性が保持できなくなる。したがって、エミッタ電極とベース電極の間で短絡する傾向を示す素子の発生確率が高くなる。エミッタ電極とベース電極の間の短絡を避けるためにエミッタ電極とベース電極の距離を広くすることが考えられるが、ベース電極とエミッタ電極の距離の増大に伴いベース層の幅が広くなる。ベース層の幅が広くなるとベース層の幅で規定されるベースコレクタ容量の値が増加するために、CR時定数で定まる帯域が低下して、所望の高周波特性が得られなくなる。 In particular, when the diameter of the contact hole of the base electrode increases, the width of the contact hole becomes larger than the width of the base electrode. When the base electrode is connected by wiring in this state, the width of the contact hole of the base electrode is larger than the width of the base electrode, so that the previously formed base electrode has a size that is slightly larger. When the size of the base electrode increases, the thickness of the organic film that secures insulation with the emitter electrode next to the base electrode becomes thinner by one increase in the size of the base electrode, and good insulation cannot be maintained. . Therefore, the probability of occurrence of an element that tends to short-circuit between the emitter electrode and the base electrode is increased. In order to avoid a short circuit between the emitter electrode and the base electrode, it is conceivable to increase the distance between the emitter electrode and the base electrode. However, as the distance between the base electrode and the emitter electrode increases, the width of the base layer increases. When the width of the base layer is increased, the value of the base collector capacitance defined by the width of the base layer is increased, so that the band determined by the CR time constant is lowered and the desired high frequency characteristics cannot be obtained.
この問題を解決する方法として、5μm程度の厚膜のBCBを全面に塗布して、全面エッチングによるエッチバック法を用いてコレクタ電極とベース電極の上の有機膜の段差を減らして、さらにベース電極の上の有機膜の厚さを最適とすることで微少なベース電極のコンタクトホール形成を可能とする方法もある。エッチバック法にて表面全体に形成した厚膜のBCBの全面エッチングを進めていくと、先にアノード電極とカソード電極の上の有機膜が全て除去され、その後にベース電極の上の有機膜が一部エッチングにより除去され、ベース電極のコンタクトホールを形成するのに最適な厚さとなる。しかしながら、ベース電極の上の有機膜の厚さが最適となったこの時には、ダイオード側では半導体側面の保護膜が過剰にエッチングされ、半導体側面が露出してしまい、さらに半導体側面がエッチングされることとなる。このため、ダイオードを形成している半導体がエッチングによりダメージを受けてしまい、ダイオードの信頼性が低下してしまう。また、半導体側面の保護膜を全て残すようにエッチングを行った場合には、逆にベース電極をコンタクトの上の有機膜が厚く残り、ベース電極と配線電極を接続するコンタクトホールが広く形成されてしまい、エミッタ電極とベース電極の間の絶縁性が確保できなくなる。 As a method for solving this problem, a BCB having a thickness of about 5 μm is applied to the entire surface, and the step between the collector electrode and the base electrode is reduced by using an etch-back method by overall etching. There is also a method that makes it possible to form a very small base electrode contact hole by optimizing the thickness of the organic film on the substrate. When the entire surface of the thick BCB formed on the entire surface is etched by the etch back method, the organic films on the anode and cathode electrodes are all removed first, and then the organic film on the base electrode is removed. The thickness is partially removed by etching, and the thickness becomes optimum for forming a contact hole of the base electrode. However, at this time when the thickness of the organic film on the base electrode is optimized, the protective film on the semiconductor side surface is excessively etched on the diode side, the semiconductor side surface is exposed, and the semiconductor side surface is further etched. It becomes. For this reason, the semiconductor forming the diode is damaged by the etching, and the reliability of the diode is lowered. In addition, when etching is performed so as to leave all the protective film on the side surface of the semiconductor, the organic film on the base electrode remains thick on the contact, and a contact hole for connecting the base electrode and the wiring electrode is widely formed. Therefore, insulation between the emitter electrode and the base electrode cannot be ensured.
本発明では、この問題を解決して、ダイオードの信頼性を損なうこと無く、微小なベース電極を接続する配線電極のコンタクトホールを安定して形成することを可能とすることを目的としている。 An object of the present invention is to solve this problem and to stably form a contact hole of a wiring electrode for connecting a minute base electrode without impairing the reliability of the diode.
上記目的を達成するために本発明の請求項1の半導体集積回路は、
半導体基板(21)と、
前記半導体基板の上の第1の階層構造(22)を含むダイオード(20)と、
前記半導体基板の上の第2の階層構造(31)を含むトランジスタ(30)とを有する半導体集積回路であり、
前記第1の階層構造(22)はカソード層(280)と該カソード層の上のアノードコンタクト層(290)を有し、
前記第2の階層構造はコレクタコンタクト層(330)、該コレクタコンタクト層の上のコレクタ層(340)、該コレクタ層の上のベース層(350)、該ベース層の上のエミッタ層(360)と該エミッタ層の上のエミッタコンタクト層(370)とを有し、
前記エミッタコンタクト層の上にエミッタ電極(46)、前記ベース層の上にベース電極(42)、前記コレクタコンタクト層の上にコレクタ電極(41)を有する半導体集積回路において、
前記カソード層と前記アノードコンタクト層の側面を覆う第1の無機膜(202)と、
前記エミッタ層の側面と前記ベース電極を覆い、さらに前記ベース電極と前記エミッタ電極の間を覆う第1の有機膜(306)と、
前記コレクタ電極を覆う第2の有機膜(111)とを有し、
前記アノードコンタクト層の上面の高さは前記エミッタコンタクト層の上面の高さより高く、
前記第1の有機膜の上面の高さは前記第1の無機膜の上面の高さよりも低く、前記エミッタ電極の上面の高さ以下であり、
前記第1の有機膜に形成されるコンタクトホールを介して前記ベース電極と接続される配線電極(542)を更に有することを特徴としている。
In order to achieve the above object, a semiconductor integrated circuit according to claim 1 of the present invention comprises:
A semiconductor substrate (21);
A diode (20) comprising a first hierarchical structure (22) on the semiconductor substrate;
A semiconductor integrated circuit having a transistor (30) including a second hierarchical structure (31) on the semiconductor substrate;
The first hierarchical structure (22) has a cathode layer (280) and an anode contact layer (290) on the cathode layer;
The second hierarchical structure includes a collector contact layer (330), a collector layer (340) over the collector contact layer, a base layer (350) over the collector layer, and an emitter layer (360) over the base layer. And an emitter contact layer (370) on the emitter layer,
In a semiconductor integrated circuit having an emitter electrode (46) on the emitter contact layer, a base electrode (42) on the base layer, and a collector electrode (41) on the collector contact layer,
A first inorganic film (202) covering side surfaces of the cathode layer and the anode contact layer;
A first organic film (306) covering a side surface of the emitter layer and the base electrode, and further covering between the base electrode and the emitter electrode;
A second organic film (111) covering the collector electrode,
The height of the upper surface of the anode contact layer is higher than the height of the upper surface of the emitter contact layer,
The height of the upper surface of the first organic film is lower than the height of the upper surface of the first inorganic film, and is not more than the height of the upper surface of the emitter electrode,
It further has a wiring electrode (542) connected to the base electrode through a contact hole formed in the first organic film.
また、本発明の請求項2における半導体集積回路は請求項1記載の半導体集積回路であって、
前記第2の有機膜の上面の高さは前記第1の有機膜の上面の高さよりも低いことを特徴としている。
A semiconductor integrated circuit according to
The height of the upper surface of the second organic film is lower than the height of the upper surface of the first organic film.
また、本発明の請求項3における半導体集積回路は請求項1又は請求項2に記載の半導体集積回路であって、
前記コレクタ電極の上面の高さは前記ベース電極の上面の高さと等しいことを特徴とし
ている。
The semiconductor integrated circuit as in
The height of the upper surface of the collector electrode is equal to the height of the upper surface of the base electrode.
また、本発明の請求項4における半導体集積回路は請求項1から請求項3のいずれか1項に記載の半導体集積回路であって、
前記アノードコンタクト層の上のアノード電極を有し、
該アノード電極の上面の高さと前記エミッタ電極の上面の高さが等しいことを特徴としている。
The semiconductor integrated circuit according to
Having an anode electrode on the anode contact layer;
The height of the upper surface of the anode electrode is equal to the height of the upper surface of the emitter electrode.
また、本発明の請求項5における半導体集積回路は請求項1から請求項4のいずれか1項に記載の半導体集積回路であって、
前記第1の階層構造はさらに前記カソード層の下にカソードコンタクト層を有し、
該カソードコンタクト層の上にカソード電極を有し、
該カソード電極と前記エミッタ電極の高さが等しいことを特徴としている。
The semiconductor integrated circuit according to claim 5 of the present invention is a semiconductor integrated circuit according to any one of claims 1 to 4,
The first hierarchical structure further includes a cathode contact layer under the cathode layer,
Having a cathode electrode on the cathode contact layer;
The cathode electrode and the emitter electrode are equal in height.
また、本発明の請求項6における半導体集積回路は請求項1から請求項5のいずれか1項に記載の半導体集積回路であって、
前記第1の階層構造のカソード層の下の層構成は前記第2の階層構造と同一であることを特徴としている。
The semiconductor integrated circuit according to claim 6 of the present invention is a semiconductor integrated circuit according to any one of claims 1 to 5,
The layer structure below the cathode layer of the first hierarchical structure is the same as that of the second hierarchical structure.
また、本発明の請求項7における半導体集積回路は請求項1から請求項6のいずれか1項に記載の半導体集積回路であって、
前記第1の有機膜の上面と前記第2の有機膜の上面を覆うように形成された第4の無機
膜を有することを特徴としている。
The semiconductor integrated circuit according to claim 7 of the present invention is a semiconductor integrated circuit according to any one of claims 1 to 6,
It has a fourth inorganic film formed so as to cover the upper surface of the first organic film and the upper surface of the second organic film.
また、本発明の請求項8における半導体集積回路は請求項1から請求項7のいずれか1項に記載の半導体集積回路であって、前記第1の有機膜の側面と前記コレクタ層の側面を覆う第3の無機膜(309)をさらに有することを特徴としている。 The semiconductor integrated circuit according to claim 8 of the present invention is a semiconductor integrated circuit according to any one of claims 1 to 7, and the side surface of the first organic layer side of the collector layer It further has a third inorganic film (309) to be covered.
また、本発明の請求項9における半導体集積回路は請求項8記載の半導体集積回路であって、
前記第1の階層構造と前記第2の階層構造の間の領域であり素子分離位置(71)を含む素子分離部(70)と、
前記第1の階層構造のうち前記カソード層よりも下の層の側面と前記ダイオード側の素子分離部の領域とを覆う第2の無機膜(209)を有し、
前記第3の無機膜はさらにコレクタ電極の表面から前記トランジスタ側の素子分離部の領域までを覆い、
前記第2の無機膜と前記第3の無機膜は、前記第1の有機膜および前記第2の有機膜よりもエッチングレートが低い材料を含み、
前記第2の無機膜に含まれる前記第1の有機膜および前記第2の有機膜よりもエッチングレートが低い材料の厚さは、前記第3の無機膜に含まれる前記第1の有機膜および前記第2の有機膜よりもエッチングレートが低い材料の厚さよりも厚いことを特徴とする、請求項8の半導体集積回路。
A semiconductor integrated circuit according to claim 9 of the present invention is the semiconductor integrated circuit according to claim 8,
An element isolation part (70) that is an area between the first hierarchical structure and the second hierarchical structure and includes an element isolation position (71);
A second inorganic film (209) covering a side surface of the layer below the cathode layer and a region of the element isolation portion on the diode side in the first hierarchical structure;
The third inorganic film further covers from the surface of the collector electrode to the element isolation region on the transistor side,
The second inorganic film and the third inorganic film include a material having a lower etching rate than the first organic film and the second organic film,
The thickness of the material having an etching rate lower than that of the first organic film and the second organic film included in the second inorganic film is the first organic film included in the third inorganic film and 9. The semiconductor integrated circuit according to claim 8, wherein the thickness of the material is lower than that of the material having an etching rate lower than that of the second organic film.
また、本発明の請求項10における半導体集積回路の製造方法は
半導体基板上にトランジスタに含まれるコレクタコンタクト層(130)、コレクタ層(140)、ベース層(150)、エミッタ層(160)、エミッタコンタクト層(170)と、ダイオードに含まれるカソード層(180)とアノードコンタクト層とをエピタキシャル結晶成長させ、
前記ダイオードのカソード層(280)とアノードコンタクト層(290)と、前記トランジスタのコレクタコンタクト層(330)、コレクタ層(340)、ベース層(350)、エミッタ層(360)、エミッタコンタクト層(370)をエッチング処理により形成し、
アノード電極、コレクタ電極、ベース電極、エミッタ電極を形成するトランジスタとダイオードの半導体集積回路の製造方法において、
前記カソード層の側面を覆うように第1の無機膜を形成し(ステップ7、8)、
前記エミッタ層の側面と前記ベース電極を覆い、さらに前記ベース電極と前記エミッタ電極の間を覆うように第1の有機膜を形成し(ステップ10、11)、
前記第1の無機膜を覆うように第2の無機膜を形成し(ステップ14)、
前記第2の無機膜から前記第1の有機膜までの全面を覆うように第2の有機膜を形成し(ステップ18)、
前記第2の無機膜は前記第1の有機膜および前記第2の有機膜よりもエッチングレートが低い材料を含んだ状態で、
前記第2の有機膜の全面エッチングを開始し、
前記第1の有機膜の高さが前記ベース電極よりも高く、かつ前記エミッタ電極の高さ以下の高さになる状態まで全面エッチングを行い(ステップ19)
前記第1の有機膜にコンタクトホールを形成し、(ステップ21)
前記コンタクトホールを介して前記ベース電極と接続する配線電極を形成すること(ステップ22)を特徴としている。
According to a tenth aspect of the present invention, there is provided a semiconductor integrated circuit manufacturing method comprising: a collector contact layer (130), a collector layer (140), a base layer (150), an emitter layer (160), an emitter included in a transistor on a semiconductor substrate; Epitaxially growing a contact layer (170), a cathode layer (180) included in a diode, and an anode contact layer;
The cathode layer (280) and anode contact layer (290) of the diode, and the collector contact layer (330), collector layer (340), base layer (350), emitter layer (360), emitter contact layer (370) of the transistor. ) By etching,
In a method for manufacturing a semiconductor integrated circuit of a transistor and a diode that form an anode electrode, a collector electrode, a base electrode, and an emitter electrode,
Forming a first inorganic film so as to cover the side surface of the cathode layer (steps 7 and 8);
Forming a first organic film so as to cover the side surface of the emitter layer and the base electrode, and further cover between the base electrode and the emitter electrode (
Forming a second inorganic film so as to cover the first inorganic film (step 14);
Forming a second organic film so as to cover the entire surface from the second inorganic film to the first organic film (step 18);
The second inorganic film includes a material having an etching rate lower than that of the first organic film and the second organic film,
Starting the entire etching of the second organic film;
The entire surface is etched until the height of the first organic film is higher than that of the base electrode and lower than the height of the emitter electrode (step 19).
Forming a contact hole in the first organic film (step 21);
A wiring electrode connected to the base electrode through the contact hole is formed (step 22).
また、本発明の請求項11における半導体集積回路の製造方法は請求項10記載の半導体集積回路の製造方法であって、
前記第2の無機膜を形成した(ステップ14)の後に、
前記第1の有機膜の上面を覆うように第3の無機膜を形成し(ステップ15、16、17)、
前記第3の無機膜は前記第1の有機膜および前記第2の有機膜よりもエッチングレートが低い材料を含み、前記第2の無機膜に含まれる前記第1の有機膜および前記第2の有機膜よりもエッチングレートが低い材料の厚さは第3の無機膜に含まれる前記第1の有機膜および前記第2の有機膜よりもエッチングレートが低い材料の厚さよりも厚い状態で、
前記第2の有機膜の全面エッチングを開始することを特徴としている。
A semiconductor integrated circuit manufacturing method according to claim 11 of the present invention is the semiconductor integrated circuit manufacturing method according to
After forming the second inorganic film (step 14),
Forming a third inorganic film so as to cover the upper surface of the first organic film (steps 15, 16, and 17);
The third inorganic film includes a material having an etching rate lower than that of the first organic film and the second organic film, and the first organic film and the second organic film included in the second inorganic film. The material having a lower etching rate than the organic film is thicker than the material having a lower etching rate than the first organic film and the second organic film included in the third inorganic film.
The etching of the entire surface of the second organic film is started.
本発明における半導体集積回路ではダイオードのカソード層とアノードコンタクト層の側面が無機膜で覆われ、ベース電極を覆っている有機膜の上面の高さが、エミッタ電極の上面の高さ以下であり且つダイオードのカソード層とアノードコンタクト層の側面を覆う無機膜の上面の高さより低い構成としている。ダイオードのカソード層とアノードコンタクト層の側面が無機膜で覆われていることにより、ダイオードの信頼性を低下させることはない。さらに、ベース電極を覆っている有機膜の上面がエミッタ電極の上面の高さ以下である構成をとることで、配線電極のコンタクトホールを形成する有機膜を薄くすることができ、サイドエッチングの影響によるベース電極のコンタクトホールの拡がりを防止することができる。したがって、ベース電極の上にある有機膜にベース電極と配線電極を接続するコンタクトホールを安定して形成することができ、エミッタ電極とベース電極との絶縁性を確保できる。 In the semiconductor integrated circuit of the present invention, the side surfaces of the cathode layer and the anode contact layer of the diode are covered with an inorganic film, and the height of the upper surface of the organic film covering the base electrode is equal to or less than the height of the upper surface of the emitter electrode; The structure is lower than the height of the upper surface of the inorganic film covering the side surfaces of the cathode layer and the anode contact layer of the diode. Since the side surfaces of the cathode layer and the anode contact layer of the diode are covered with the inorganic film, the reliability of the diode is not lowered. Furthermore, by adopting a configuration in which the upper surface of the organic film covering the base electrode is less than or equal to the height of the upper surface of the emitter electrode, the organic film forming the contact hole of the wiring electrode can be made thinner, and the influence of side etching It is possible to prevent the contact hole of the base electrode from expanding due to. Therefore, a contact hole for connecting the base electrode and the wiring electrode can be stably formed in the organic film on the base electrode, and insulation between the emitter electrode and the base electrode can be ensured.
また、全面エッチングの前に有機膜よりもエッチングレートが高い材料を含む無機膜をベース電極の上の有機膜の上に形成しておくことで、ベース電極を覆う有機膜が過剰にエッチングされることを防止することができる。 Further, by forming an inorganic film containing a material having a higher etching rate than the organic film on the organic film on the base electrode before the entire surface etching, the organic film covering the base electrode is excessively etched. This can be prevented.
また、コレクタ電極の上面とベース電極の上面を同じ高さにすることで、コレクタ電極を覆う有機膜の上面とベース電極を覆う有機膜の上面の段差を減少させることができ、ベース電極のコンタクトホールの配線形成時のレジストをより平坦に近い面に対して塗布することができる。したがって、ベース電極のコンタクトホールの寸法分布をより抑えることができる。 Further, by making the upper surface of the collector electrode and the upper surface of the base electrode the same height, the step between the upper surface of the organic film covering the collector electrode and the upper surface of the organic film covering the base electrode can be reduced, and the contact of the base electrode It is possible to apply a resist at the time of forming the wiring of the hole to a surface that is more flat. Therefore, the size distribution of the contact hole of the base electrode can be further suppressed.
また、コレクタ電極の上にありコレクタ層の側面を覆う有機膜とコレクタ層の側面の間にコレクタ層の側面を直接保護する無機膜を設けたことにより、製造時のベース電極とエミッタ電極を保護する有機膜が製造時に吸湿することを防ぎ、さらにコレクタ層側面が過剰にエッチングされた場合にダメージを防ぐことができる。その結果、トランジスタの信頼性をさらに向上させることができる。 In addition, the base film and emitter electrode at the time of manufacture are protected by providing an organic film on the collector electrode that covers the side surface of the collector layer and an inorganic film that directly protects the side surface of the collector layer between the side surfaces of the collector layer. It is possible to prevent the organic film from absorbing moisture during manufacturing, and to prevent damage when the collector layer side surface is excessively etched. As a result, the reliability of the transistor can be further improved.
また、コレクタ層の側面を覆う無機膜を延長して、コレクタ電極を経由してトランジスタとダイオードの間の半導体基板の表面が露出した領域の一部までを覆うようにした。さらにカソード電極を保護する無機膜の側面からダイオードの下層部の側面を経由してトランジスタとダイオードの間の半導体基板の表面が露出した領域のうちダイオード側の部分までを直接保護する無機膜を設けた。また、トランジスタとダイオードの間の半導体基板の表面が露出した領域のうちダイオード側の部分を無機膜の厚さをトランジスタ部側の部分を覆っている無機膜の厚さより厚くした。この構成とすることで、半導体基板の表面、ダイオードやトランジスタのコレクタコンタクト層の側面などの半導体の露出している面を保護することが可能となるために、ダイオードやトランジスタの信頼性をより向上させることができる。 Further, the inorganic film covering the side surface of the collector layer was extended so as to cover a part of the region where the surface of the semiconductor substrate between the transistor and the diode was exposed via the collector electrode. Furthermore, an inorganic film that directly protects from the side of the inorganic film that protects the cathode electrode to the part on the diode side in the region where the surface of the semiconductor substrate between the transistor and the diode is exposed via the side of the lower layer of the diode is provided. It was. Further, in the region where the surface of the semiconductor substrate between the transistor and the diode is exposed, the thickness of the inorganic film in the part on the diode side is made larger than the thickness of the inorganic film covering the part on the transistor part side. With this configuration, it is possible to protect the exposed surface of the semiconductor, such as the surface of the semiconductor substrate and the side surface of the collector contact layer of the diode or transistor, thereby further improving the reliability of the diode or transistor. Can be made.
また、ベース電極とコレクタ電極の高さを同一とした別の効果として、コレクタ電極のコンタクトホールの深さがより浅くなり、配線形成時での電極の段切れを防止させることもできる。 Further, as another effect of making the height of the base electrode and the collector electrode the same, the depth of the contact hole of the collector electrode becomes shallower, and it is possible to prevent disconnection of the electrode during wiring formation.
また本発明の製造方法においては全面エッチング開始時のダイオードのアノード電極とカソード電極を覆う無機膜とトランジスタのベース電極上の有機膜を覆う無機膜に、ダイオードとトランジスタを覆う有機膜よりもエッチングレートが低い材料を含むように選択する。さらにアノード電極とカソード電極を覆う無機膜に含まれる有機膜よりエッチングレートが低い材料の厚さよりも、ベース電極上の有機膜の上を覆う無機膜に含まれる有機膜よりエッチングレートが低い材料の厚さを薄く設定する。このような条件でエッチバック法による全面エッチングを経て製造することによって、ダイオードの信頼性を損なうこと無く、コレクタ電極の上の有機膜とベース電極の上の有機膜を所望の高さにすることができる。その結果、ベース電極のコンタクトホールを安定して形成することができる。 Further, in the manufacturing method of the present invention, the etching rate is higher than the organic film covering the diode and the transistor in the inorganic film covering the anode electrode and the cathode electrode of the diode and the inorganic film covering the organic film on the base electrode of the transistor at the start of the entire surface etching. Is selected to contain low material. Furthermore, the thickness of the material having a lower etching rate than the organic film included in the inorganic film covering the anode electrode and the cathode electrode is lower than that of the organic film included in the inorganic film covering the organic film on the base electrode. Set the thickness thin. By manufacturing the entire surface by the etch-back method under such conditions, the organic film on the collector electrode and the organic film on the base electrode can be set to a desired height without impairing the reliability of the diode. Can do. As a result, the base electrode contact hole can be stably formed.
(第1の実施例)
図1に第1の実施例を示す。図1は、InPからなる半導体基板21の上にエピタキシャル結晶成長させた層に対するエッチング処理により形成されたバラクタダイオード20(バラクタ)とnpn型ヘテロバイポーラトランジスタ30(HBT)とを含む集積回路を示している。なお、この図においてHBTとバラクタを一つずつ示しているが、実際の半導体集積回路には、他にも多数の半導体素子およびコイル、抵抗、コンデンサが形成されているものとする。
(First embodiment)
FIG. 1 shows a first embodiment. FIG. 1 shows an integrated circuit including a varactor diode 20 (varactor) and an npn heterobipolar transistor 30 (HBT) formed by etching a layer grown epitaxially on a
この半導体集積回路は、InPからなる半導体基板上に半導体の結晶をエピタキシャル成長により形成された半導体結晶からなる複数の層に対してエッチング処理を行う。その結果として、バラクタの階層構造22とHBTの階層構造31が形成される。バラクタの階層構造22の下層部22aはHBTの階層構造31と同一の層構成を有している。HBTの実体部とバラクタ階層構造の下層部22aの間の領域は半導体基板が露出しており、この領域はエピタキシャル成長によって形成された半導体結晶からなる全ての層をエッチングによって除去することによって形成されている。この領域の所定の位置を境としてバラクタとHBTは分離されているものとし、この領域を素子分離部70、バラクタとHBTの境界となる位置を素子分離位置71とする。
This semiconductor integrated circuit performs an etching process on a plurality of layers made of semiconductor crystals formed by epitaxial growth of semiconductor crystals on a semiconductor substrate made of InP. As a result, a varactor
HBTとバラクタは素子分離部にある素子分離位置71を境として分離されている。バラクタは素子分離位置71よりもバラクタの下層部側にある素子分離部とバラクタの下層部と上層部を含むものとして、HBTはHBT側の素子分離部とHBTの実体部を含むものとする。バラクタの階層構造の下層部22aの上に形成されている上層部22bはバラクタの実体部としての機能を有する。
The HBT and the varactor are separated from each other at an
バラクタの階層構造の下層部22aとHBT30は共通の層構成なので初めに説明する。InPからなる半導体基板21の上に、総厚270nmのコレクタコンタクト層230,330が設けられている。コレクタコンタクト層230、330は、n+−InPとn+−InGaAs(インジウム・ガリウム・砒素)を含む構成となっている。なお、n+右上の「+」の表記はp型およびn型半導体に不純物を高濃度にドープした材料に使用されるものであり、ここでは高濃度の定義を3×1018cm−3以上とする。また、バラクタの下層部の層構造はHBTと同一なので、同一の層名を付して説明する。
Since the
コレクタコンタクト層の上には総厚350nmのコレクタ層240、340が形成される。コレクタ層はn−InP、i−InP、i−InGaAsおよびn−InGaAsを含む構成となっている。(なお、コレクタ層にInPを含むHBTをダブルへテロ構造バイポーラトランジスタDHBTという)。さらに、コレクタ層の上に膜厚70nmであるベース層250、350が形成され、p+−InGaAsから構成される。 On the collector contact layer, collector layers 240 and 340 having a total thickness of 350 nm are formed. The collector layer includes n-InP, i-InP, i-InGaAs, and n-InGaAs. (Note that an HBT containing InP in the collector layer is called a double heterostructure bipolar transistor DHBT). Further, base layers 250 and 350 having a film thickness of 70 nm are formed on the collector layer and are made of p + -InGaAs.
そして、このベース層の上には総厚70nmのエミッタ層260、360が形成される。エミッタ層はn−InGaAsとn−InP263、363を含む構成となっている。さらに、エミッタ層の上には膜厚が70nmであり、n+−InGaAsから構成されている層270、370が形成されている。バラクタではこのn+−InGaAsからなる層をカソードコンタクト層270として用い、HBTではエミッタコンタクト層370として用いている。なお、エミッタ層の最上部にあるn+−InP層は、エミッタ層のInPとエミッタコンタクト層のInGaAsの伝導帯不連続の影響を低減するための層である。
An
そして、HBTのコレクタコンタクト層330の上には下方側からTi(チタン)、Pt(白金)、Au(金)が堆積された多層構造からなり(以下Ti/Pt/Auと表すものとし、他の電極などについても同様とする)、総厚が600nmであるコレクタ電極41が形成されている。ベース層350の上には、Ti/Pt/Auからなり、総厚が200nmであるベース電極42が形成されている。エミッタコンタクト層38の上には総厚590nmのエミッタ電極が形成されている。エミッタ電極はエミッタコンタクト層の上面に設けられたエミッタ下層電極43と、その上のエミッタ中層電極44とさらにその上のエミッタ上層電極45から構成されている。エミッタ下層電極は厚さが200nmであるWSi(珪化タングステン)であり、エミッタ中層電極は総厚が190nmで、Ti/Pt/Auから構成される。エミッタ上層電極は総厚が200nmで、Ti/Pt/Auから構成されている。なお、この実施例ではベース電極とコレクタ電極の上面の高さは同じ位置にあるものとする。
A multilayer structure in which Ti (titanium), Pt (platinum), and Au (gold) are deposited from below on the
ベース電極の幅は0.5μm、エミッタ電極の幅は1.5μmであり、ベース電極とエミッタ電極は0.25μmの隙間を有した配置となっている。また、コレクタ電極の幅は4μmでコレクタ電極とベース電極は1μmの隙間を有した配置となっている。 The width of the base electrode is 0.5 μm, the width of the emitter electrode is 1.5 μm, and the base electrode and the emitter electrode are arranged with a gap of 0.25 μm. The collector electrode has a width of 4 μm, and the collector electrode and the base electrode are arranged with a gap of 1 μm.
コレクタ電極、ベース電極、エミッタ電極はそれぞれ配線電極541、542、545によってダイオードのアノード電極やカソード電極、及び外部回路に接続される。
The collector electrode, base electrode, and emitter electrode are connected to the anode and cathode electrodes of the diode and the external circuit by wiring
ベース層の上部にはエミッタ層の側面、ベース層の上面、ベース電極の上面および側面とエミッタ電極の側面を覆うようにエミッタベース保護部306が配線電極542を除くようにして形成されている。エミッタベース保護部はポリイミドやBCBなどの第1の有機膜から構成されている。エミッタベース保護部の上面の高さHORG1はエミッタ電極の高さ以下であればよい。なお、高さの基準は半導体基板とコレクタコンタクト層の界面とする。
An emitter
図示しないが、エミッタ中層電極側面からエミッタ層の側面を経由してベース電極とエミッタ電極の間のベース層の上面を直接覆うように厚み50nmの無機膜SiNxを設けた構成としてもよい。 Although not shown, an inorganic film SiN x having a thickness of 50 nm may be provided so as to directly cover the upper surface of the base layer between the base electrode and the emitter electrode from the side surface of the emitter middle layer electrode via the side surface of the emitter layer.
このようにして、エミッタ層の側面およびベース層上面の半導体が露出した部分を有機膜もしくは無機膜で直接保護することにより、半導体表面にリーク電流が発生するなどの半導体の材料に起因する信頼性の低下を抑圧できる。また、ベース電極とエミッタ電極の間に有機膜を挟んだ構成とすることにより、ベース電極とエミッタ電極の絶縁性が良好となり、安定した動作が期待できる。 In this way, by directly protecting the exposed portion of the semiconductor on the side surface of the emitter layer and the upper surface of the base layer with an organic film or an inorganic film, the reliability caused by the semiconductor material such as leakage current generated on the semiconductor surface Can be suppressed. Further, by adopting a structure in which an organic film is sandwiched between the base electrode and the emitter electrode, the insulation between the base electrode and the emitter electrode is improved, and stable operation can be expected.
次にダイオードの階層構造の下層部22aの上にあるダイオードと実体となる上層部22bについて説明する。カソードコンタクト層の上部に総厚370nmであるカソード層280が形成される。カソード層はn+−InPとn−InAlAsを含む構成となっている。カソード層の上にはp+−InGaAsからなるアノードコンタクト層が形成される。
Next, the diode on the
アノードコンタクト層の上にはTi/Pt/Auからなり、総厚140nmであるアノード電極が形成されている。一方カソードコンタクト層の上には、Ti/Pt/Auからなり、総厚が580nmであるカソード電極が形成されている。なお、アノード電極とカソード電極は1.5μmの隙間を有して位置している。 An anode electrode made of Ti / Pt / Au and having a total thickness of 140 nm is formed on the anode contact layer. On the other hand, on the cathode contact layer, a cathode electrode made of Ti / Pt / Au and having a total thickness of 580 nm is formed. The anode electrode and the cathode electrode are positioned with a gap of 1.5 μm.
アノードカソード保護部202は第1の無機膜であるSiNxからなり、アノード電極とカソード電極の側面、アノードコンタクト層とカソード層の側面およびカソードコンタクト層の上面を覆うように形成されている。このようにして、半導体表面が露出した部分を無機膜で保護することで、半導体に起因するバラクタダイオードの信頼性の低下を防止することができる。なお、本実施例ではアノード電極HANとカソード電極HCSの高さは同一であるとし、アノードカソード保護部の上面の高さはアノード電極HANとカソード電極の上面の高さと同一である。
The anode /
アノード電極とカソード電極はそれぞれ配線電極561、562によってHBTの各電極もしくは外部回路に接続される。配線電極のアノード電極とカソード電極の接続部分の幅は一回り小さくなっている。
The anode electrode and the cathode electrode are connected to each electrode of the HBT or an external circuit by wiring
第2の有機膜111はエミッタベース保護部の側面の一部分から素子分離部とコレクタ電極を経由してコレクタ層の側面とダイオード部のアノードカソード保護部の側面の一部分までを覆うようにして形成されている。
The second
図2はアノード電極、カソード電極、エミッタ電極、ベース電極、コレクタ電極、および第2の有機膜111と第1の有機膜から形成されるエミッタベース保護部の上面の高さの位置関係を示す。アノード電極の上面の高さHAN、カソード電極の上面の高さHCS、エミッタ電極の上面の高さHEMは同一でHAN=HCS=HEMとなる。ベース電極の上面の高さHBA、コレクタ電極の上面の高さHCLは同一で、HCL=HBAとなる。第2の有機膜111の上面の高さHORG2は、エミッタベース保護部306の上面の高さHORG1よりも低く、HORG2<HORG1となる。図2においてはエミッタベース保護部の上面の高さHORG1はエミッタ電極の上面の高さより低いことからHORG1<HEMとなり、HBA<HORG2<HORG1<HEMとなる。
FIG. 2 shows the positional relationship between the height of the upper surface of the anode base, the cathode electrode, the emitter electrode, the base electrode, the collector electrode, and the emitter base protection part formed from the second
無機膜112は配線電極541、542、545、561、562の形成される位置を除いて、アノード電極およびカソード電極の上面から第2の有機膜111の上面とエミッタベース保護部の上面を経由してエミッタ電極の上面までを覆うようにして形成されている。無機膜112はSiNxからなり、膜厚は140nmである。無機膜112によって素子全体を保護することができ、特にBCBからなる有機膜の表面を保護することにより有機膜の吸湿を低減することができる。したがって、吸湿に起因する有機膜の半導体や無機膜や電極の界面からの剥離や絶縁性の低下を防止することができる。
The
なお、第2の無機膜と第3の無機膜については後述するものとして、無機膜112を第4の無機膜とする。
Note that the second inorganic film and the third inorganic film will be described later, and the
エミッタ電極の配線電極545とアノード電極とカソード電極の配線電極561、562は第4の無機膜112の側壁から形成されるコンタクトホールを介してエミッタ電極、アノード電極およびカソード電極に接続されている。
The emitter
コレクタ電極の配線電極541は上方側から第4の無機膜112と第2の有機膜111の側壁から形成されるコンタクトホールを介してコレクタ電極に接続される。コレクタ電極とベース電極の高さが同じであるために、コレクタ電極のコンタクトホールを浅い深さで形成することができる。コレクタ電極のコンタクトホールが浅くなることで、コレクタ電極のコンタクトホールを介した配線電極形成時におきる電極の段切れを防止することができる。したがって、製作の安定性の向上させることが可能となる。
The collector
ベース電極の配線電極542は第4の無機膜112と第1の有機膜306の側壁から形成されるコンタクトホールを介して接続される。ベース電極のコンタクトホールはベース電極の上方にある第4の無機膜112と第1の有機膜306をエッチングすることによって形成される。総じて、エッチングの対象となる膜の厚さが厚いとエッチング時間が長くなるために高さ方向だけではなく幅方向にもエッチングが進み、所望の寸法よりも大きなコンタクトホールが得られてしまう。いわゆるサイドエッチの影響である。このサイドエッチの影響を軽減するために、第1の有機膜306の上面の高さがベース電極の上面よりも高くエミッタ電極の上面の高さ以下の範囲として比較的薄い膜厚を有する構成としている。この構成をとることにより、幅方向のコンタクトホールの拡がりを抑制して、より微小な大きさのコンタクトホールを形成することが可能となる。したがって、予め微小な大きさのベース電極を形成しておくことができる。
The base
予めより小さなベース電極を形成しておくことができればベース電極とエミッタ電極の近接することができ、ベース層のp型半導体とコレクタ層のn型半導体の接合部が持つ容量も低下するので、CR時定数で規定されるトランジスタの帯域を高域側に伸ばすことができる。 If a smaller base electrode can be formed in advance, the base electrode and the emitter electrode can be brought close to each other, and the capacitance of the junction between the p-type semiconductor of the base layer and the n-type semiconductor of the collector layer is also reduced. The band of the transistor defined by the time constant can be extended to the high frequency side.
なお、ベース電極上方の第1の有機膜306の高さがベース電極41より低いと、コンタクトホール形成時にベース電極とエミッタ電極の間の第1の有機膜が過剰にエッチングされた場合に、ベース電極とエミッタ電極間の絶縁性が低下して最終的にはショートしてしまう可能性がある。そのため、ベース電極上方の第1の有機膜の高さはコンタクトホールの拡がりの抑制でき、且つベース電極とエミッタ電極の絶縁性が確保できる範囲で適宜設定することが望ましい。
Note that if the height of the first
エミッタベース保護部の上面の高さHORG1は第2の有機膜の上面の高さHORG2よりも高く、エミッタ電極の高さHEMよりも低いため(HORG2<HORG1<HEM)、第2の有機膜の上面とベースエミッタ保護部の上面とエミッタ電極の上面で3段の階段形状をなす。また、コレクタ電極の高さHCLとベース電極の高さHBAは同一であることであることから第2の有機膜の上面とエミッタベース保護部の上面の段差は近接しており、この階段形状の有する段差は比較的小さいことがわかる。この段差が比較的小さな階段形状を土台として配線電極のコンタクトホールを形成する時には、高さが急峻に変わる形状を土台とした場合と比較してより平坦な面に対して配線電極形成のレジストを塗布できるため、レジストの膜厚分布を小さくことができる。また、第4の無機膜112も段切れ無く形成することができる。したがって、安定してベース電極を接続する配線電極のコンタクトホールを形成することができる。
Since the height H ORG1 of the upper surface of the emitter base protection part is higher than the height H ORG2 of the upper surface of the second organic film and lower than the height H EM of the emitter electrode (H ORG2 <H ORG1 <H EM ). The upper surface of the second organic film, the upper surface of the base emitter protection portion, and the upper surface of the emitter electrode form a three-step staircase shape. In addition, since the height H CL of the collector electrode and the height H BA of the base electrode are the same, the step between the upper surface of the second organic film and the upper surface of the emitter base protection portion is close to the staircase. It can be seen that the steps of the shape are relatively small. When forming contact holes for wiring electrodes on the basis of this staircase shape with a relatively small step, the resist for forming the wiring electrode is formed on a flatter surface than when using a shape whose height changes sharply as a base. Since it can be applied, the resist film thickness distribution can be reduced. Further, the fourth
なお、第2の有機膜の上面の高さHORG2はエミッタ電極の高さHEMと同一のときには、第2の有機膜の上面とベースエミッタ保護部の上面で2段の階段形状となる。この場合でも、配線電極のコンタクトホール形成時のレジストや第4の無機膜112を段切れなく無く形成できる。
When the height H ORG2 of the upper surface of the second organic film is the same as the height H EM of the emitter electrode, the upper surface of the second organic film and the upper surface of the base emitter protection portion have a two-step staircase shape. Even in this case, the resist and the fourth
このコレクタ電極の上の第2の有機膜の上面とエミッタベース保護部の上面とがなす階段形状は第2の有機膜111を全面エッチングによってエッチバックすることで得られた形状である。以下に第2の有機膜の全面エッチングについて説明する。
The step shape formed by the upper surface of the second organic film on the collector electrode and the upper surface of the emitter base protection part is a shape obtained by etching back the second
図3に、この半導体集積回路の製作過程における第2の有機膜の全面エッチングの開始時点の構成を示す。図4には全面エッチング完了時の構成を示す。全面エッチングはアノード電極の上の第1の無機膜202がエッチングによって全て除去されるまで行うものとして、エッチングによって除去された膜は破線にて示している。
FIG. 3 shows a configuration at the time of starting etching of the entire surface of the second organic film in the manufacturing process of the semiconductor integrated circuit. FIG. 4 shows a configuration when the entire surface etching is completed. The entire surface etching is performed until the first
バラクタ側ではアノード電極とカソード電極の上にアノードカソード保護部を形成する280nmの厚みである第1の無機膜202が、その無機膜202の上には総厚350nmのSiNx/SiO2からなる第2の無機膜209が設けられている。一方、HBT側ではエミッタ電極と同一の高さを持つ第1の有機膜がベース電極上方に設けられ、その第1の有機膜とエミッタ電極の上にSiNx/SiO2からなる第3の無機膜309が設けられている。第2の無機膜209のSiNxの膜厚は100nmでSiO2の膜厚が250nmであり、第3の無機膜309のSiNxの膜厚は100nmでSiO2の膜厚が100nmとなっている。第2の有機膜となるBCBはこのアノード電極とカソード電極の上にある無機膜209、コレクタ電極、エミッタ電極とベース電極上方の第1の有機膜の上に、HBTとバラクタの全面を覆うように形成され、膜厚は5μmである。
On the varactor side, a first
ここでアノード電極、カソード電極とエミッタ電極の高さは同一とみなせ、アノード電極とカソード電極の上にある第2の無機膜209の厚さがエミッタ電極の上にある第3の無機膜309の厚みよりも厚いため、エミッタ電極の上の第3の無機膜309の高さはアノード電極とカソード電極の上の第2の無機膜209の上面の高さよりも低い位置にある。したがって、エミッタ電極の上の第2の有機膜はアノード電極とカソード電極の上の有機膜よりも厚く形成されていることとなる。ベース電極の上方の第3の無機膜309の上面の高さはエミッタ電極の上の第3の無機膜309と同一であるため、ベース電極の上方の第2の有機膜の厚さとエミッタ電極の上方の第2の有機膜の厚さは同一である。コレクタ電極の上面は最も低い位置にあるために、コレクタ電極の上の第2の有機膜の厚さは他の電極の上の有機膜よりも厚く形成されていることとなる。したがって、各電極の上の第2の有機膜の厚さは薄い方から順にアノード電極とカソード電極、次にエミッタ電極とベース電極、最後にコレクタ電極となる。
Here, the heights of the anode electrode, the cathode electrode, and the emitter electrode can be regarded as the same, and the thickness of the second
ここで全面エッチングのときのエッチングレートは有機膜や無機膜の材料によって異なり、有機膜として用いているBCBの方が第2の無機膜と第3の無機膜に用いているSiO2よりも大きなエッチングレートを有し、エッチングレートの比はBCB・SiO2・SiNxで2:1:2である。すなわち、SiO2はBCBよりもエッチングレートが低い材料であることがわかる。 Here, the etching rate during the entire surface etching differs depending on the material of the organic film or the inorganic film, and BCB used as the organic film is larger than SiO 2 used for the second inorganic film and the third inorganic film. It has an etching rate, and the ratio of the etching rates is 2: 1: 2 for BCB · SiO 2 · SiN x . That is, it can be seen that SiO 2 is a material having a lower etching rate than BCB.
図5には全面エッチングを開始してから終了するまでのエッチングの推移を示す。比較する点はエッチング開始時(t0=0)、t1経過後、t2経過後、t3経過後、終了時をt4経過後として、計5つの時点で各電極の上の膜の高さを比較するものとする。なお、0≦t0<t1<t2<t3<t4とする。 FIG. 5 shows the transition of etching from the start to the end of the entire surface etching. The points to be compared are as follows: at the start of etching (t 0 = 0), after t 1, after t 2, after t 3 , and at the end when t 4 has elapsed, the film on each electrode has a total of five points. The heights shall be compared. Note that 0 ≦ t 0 <t 1 <t 2 <t 3 <t 4 .
全面エッチングの開始前のアノード電極およびカソード電極の上では第2の無機膜209の上に、第2の有機膜111がある。ベース電極の上には第1の有機膜306があり、第1の有機膜の上に第3の無機膜309、第3の無機膜309の上に第2の有機膜111がある。コレクタ電極とエミッタ電極の上には第2の有機膜が形成されている。全面エッチング開始時、すなわち時間t0(t0=0)経過後のアノード電極とカソード電極、コレクタ電極、ベース電極、エミッタ電極の上方の有機膜の高さをそれぞれhan(t0)、hcl(t0)、hba(t0)、hem(t0)として図5の破線に示している。
han(t0)=hcl(t0)=hba(t0)=hem(t0)、である。
A second
h an (t 0 ) = h cl (t 0 ) = h ba (t 0 ) = h em (t 0 ).
以降t0=0、としてエッチング開始時の第2の有機膜の上面の高さをそれぞれ比較するが、エッチング開始後各電極の上にある有機膜の上面の高さが同一である範囲でt0を設定するのならば、t0=0に固定する必要はない。 Thereafter, the height of the upper surface of the second organic film at the start of etching is compared with each other as t 0 = 0, and the height of the upper surface of the organic film on each electrode after the start of etching is within the same range. If 0 is set, it is not necessary to fix t 0 = 0.
全面エッチングを開始すると、アノード電極とカソード電極、エミッタ電極、ベース電極、コレクタ電極の上方の第2の有機膜が時間の経過とともにエッチングによって除去され第2の有機膜の厚さが減り、全面エッチングを開始してから時間t1経過した時にアノード電極、カソード電極の上方に有る最も薄い第2の有機膜のエッチングが完了する。 When the whole surface etching is started, the second organic film above the anode electrode, the cathode electrode, the emitter electrode, the base electrode, and the collector electrode is removed by etching with the lapse of time, and the thickness of the second organic film is reduced. The etching of the thinnest second organic film above the anode electrode and the cathode electrode is completed when time t 1 has elapsed from the start of the process.
時間がt1経過した時のアノード電極とカソード電極、コレクタ電極、ベース電極、エミッタ電極の上方の膜の高さをそれぞれhan(t1)、hcl(t1)、hba(t1)、hem(t1)として図5の実線に示している。
han(t1)=hcl(t1)=hba(t1)=hem(t1)
である。
When the time t 1 has elapsed, the heights of the films above the anode electrode, the cathode electrode, the collector electrode, the base electrode, and the emitter electrode are set to h an (t 1 ), h cl (t 1 ), h ba (t 1, respectively. ), H em (t 1 ), as indicated by a solid line in FIG.
h an (t 1 ) = h cl (t 1 ) = h ba (t 1 ) = h em (t 1 )
It is.
アノード電極とカソード電極の上の有機膜のエッチングが完了後、第2の無機膜209のエッチングに移行する。その後全面エッチングを開始してから時間t2経過した時に、エミッタ電極とベース電極の上方では第2の有機膜のエッチングが全て完了する。第2の無機膜にはBCBよりエッチングレートの低いSiO2が含まれるため、コレクタ電極とベース電極とエミッタ電極の上方の第2の有機膜は第2の無機膜よりも早い速度でエッチングされることとなる。
After the etching of the organic film on the anode electrode and the cathode electrode is completed, the process shifts to etching of the second
時間がt2経過した時の各電極の上の膜の上面の高さをアノード電極とカソード電極、コレクタ電極、ベース電極、エミッタ電極の上方の膜の高さをそれぞれhan(t2)、hcl(t2)、hba(t2)、hem(t2)として図5のt2の1点破線に示している。
han(t2)>hcl(t2)、
hcl(t2)=hba(t2)=hem(t2)、である。
When the time t 2 has elapsed, the height of the upper surface of the film on each electrode is defined as the height of the film above the anode electrode, the cathode electrode, the collector electrode, the base electrode, and the emitter electrode, respectively, h an (t 2 ), h cl (t 2 ), h ba (t 2 ), and h em (t 2 ) are indicated by a one-dot broken line at t 2 in FIG.
h an (t 2 )> h cl (t 2 ),
h cl (t 2 ) = h ba (t 2 ) = h em (t 2 ).
ベース電極とエミッタ電極の上方の第2の有機膜のエッチングが完了すると、ベース電極の上方とエミッタ電極の上にある第3の無機膜309エッチングが開始する。エッチングを開始後時間t3経過時に、ベース電極の上方とエミッタ電極の上にある第3の無機膜309のエッチングが完了する。第3の無機膜のエッチングが完了した時点でも、アノード電極とカソード電極の上の第2の無機膜209に含まれるSiO2は第3の無機膜に含まれるSiO2よりも予め厚く形成されていたため、アノード電極とカソード電極の上ではまだ第2の無機膜209が継続してエッチングされている。一方コレクタ電極の上では、第2の無機膜や第3の無機膜がエッチングされているときでも、継続して第2の有機膜のみがエッチングされている。
When the etching of the second organic film above the base electrode and the emitter electrode is completed, the etching of the third
時間がt3経過した時の各電極の上の膜の上面の高さをアノード電極とカソード電極、コレクタ電極、ベース電極、エミッタ電極の上方の膜の高さをそれぞれhan(t3)、hcl(t3)、hba(t3)、hem(t3)として図5の破線に示している。
han(t3)>hba(t3)>hcl(t3)
hba(t3)=hem(t3)、である。
When the time t 3 has elapsed, the height of the upper surface of the film on each electrode is defined as the height of the film above the anode electrode, the cathode electrode, the collector electrode, the base electrode, and the emitter electrode, respectively, h an (t 3 ), The broken lines in FIG. 5 indicate h cl (t 3 ), h ba (t 3 ), and h em (t 3 ).
h an (t 3 )> h ba (t 3 )> h cl (t 3 )
h ba (t 3 ) = h em (t 3 ).
ベース電極上方とエミッタ電極上の第3の無機膜309のエッチングが完了すると、エミッタ電極の上の第3の無機膜309は全てエッチングによって除去され、エミッタ電極のエッチングに移行する。エミッタ電極を構成する電極材のエッチングレートは有機膜や無機膜と比べて著しく小さいために、エミッタ電極の厚さの減少は他の電極の上の有機膜や無機膜の厚さの減少量に比べて著しく小さい。よってこの後、他の電極の上の有機膜や無機膜のエッチングが継続していてもエミッタ電極のエッチングは進行せず、エミッタ電極の高さは一定であると考えることができる。
When the etching of the third
エミッタ電極のエッチングに移行したと同時に、ベース電極の上方では第1の有機膜のエッチングに移行する。この時、アノード電極とカソード電極の上では第2の無機膜209のエッチングが継続されており、しばらくすると第2の無機膜209のエッチングが完了し第1の無機膜202のエッチングに移行する。また、コレクタ電極の上では全面エッチング開始後からエッチングレートが高いBCBからなる第2の有機膜のみが継続してエッチングされているため、エッチングにより除去されるコレクタ電極の上の膜の厚みは他の電極の上にあるエッチングにより除去される膜の厚さよりも大きくなる。したがって、コレクタ電極の上の第2の有機膜111の上面の高さは最も低くなる。その後全面エッチングを開始してから時間t4経過した時にアノード電極とカソード電極の上にある第1の無機膜202のエッチングが全て完了する。この時のエッチングの総時間をt4として、全面エッチングを終了する。
Simultaneously with the etching of the emitter electrode, the etching shifts to the etching of the first organic film above the base electrode. At this time, the etching of the second
全面エッチング終了時、すなわち時間がt4経過した時の各電極の上の膜の上面の高さをアノード電極とカソード電極、コレクタ電極、ベース電極、エミッタ電極の上方の膜の高さをそれぞれhan(t4)、hcl(t4)、hba(t4)、hem(t4)として図5の実線に示している。
han(t4)>hem(t4)>hba(t4)>hcl(t4)
である。
When the etching of the entire surface is completed, that is, when time t 4 has elapsed, the height of the upper surface of the film on each electrode is set to the height of the film above the anode electrode, the cathode electrode, the collector electrode, the base electrode, and the emitter electrode, respectively. An solid line in FIG. 5 is shown as an (t 4 ), h cl (t 4 ), h ba (t 4 ), and h em (t 4 ).
h an (t 4 )> h em (t 4 )> h ba (t 4 )> h cl (t 4 )
It is.
図5のhan(t4)、hcl(t4)、hba(t4)、hem(t4)の線が示すようにエミッタ電極の上面、ベース電極の上の有機膜の上面、コレクタ電極の上の有機膜の上面と順で低い高さとなっている。これまでに述べたようにエミッタ電極の上方では、エッチングレートが小さい第3の無機膜309が第1の有機膜306と第2の有機膜111に挟まれていることによって、エッチングレートが大きい第2の有機膜のみからなるコレクタ電極の上方ではエッチングが速く進み、コレクタ電極の上方にある第2の有機膜の高さはベース層の上方にあるベースエミッタ保護部の第1の有機膜の上面の高さよりも低くなり、その結果としてエミッタ電極の上面、ベース電極の上方の第1の有機膜の上面、コレクタコンタクト電極の上方の第2の有機膜の上面と順に高さが低くなる階段形状を得ることができる。
As shown by the lines h an (t 4 ), h cl (t 4 ), h ba (t 4 ), and h em (t 4 ) in FIG. 5, the upper surface of the emitter electrode and the upper surface of the organic film on the base electrode The height is lower in order from the upper surface of the organic film on the collector electrode. As described above, since the third
本実施例においては、アノード電極とカソード電極の上にある無機膜202のエッチングが全て完了した時に全面エッチングを終了させた。カソード層とアノードコンタクト層の側面を保護している第1の無機膜202がエッチングされる前に全面エッチングを終了しているため、半導体が露出したカソード層とアノードコンタクト層の側面が直接エッチングされることを防止することができる。したがって、ダイオードにエッチングによるダメージを与えることがなく、信頼性の高いダイオードを得ることができる。
In this example, the entire surface etching was finished when the etching of the
また有機膜のエッチングレートの値の分布や膜厚分布などが小さく全面エッチングを精度よく制御できる場合は、第3の無機膜309を有さない構成でもよい。有機膜のエッチングレートの値の分布や膜厚分布が大きい場合には、エミッタ電極とベース電極を覆う有機膜がオーバーエッチングされてエミッタベース間で短絡する素子が発生するのを防ぐために、第3の無機膜を形成する。第3の無機膜を形成することで、全面エッチング終了時のベース電極を覆う第1の有機膜の厚みが厚くなり、ベース電極とエミッタ電極の間の絶縁性をより高めることができる。なお、第1の無機膜202に第1の有機膜および第2の有機膜よりエッチングレートの低い材料を含ませて、第2の無機膜を省く構成とすることもできる。
Further, in the case where the distribution of the etching rate of the organic film, the film thickness distribution, and the like are small and the entire surface etching can be accurately controlled, a configuration without the third
全面エッチングはダイオードのアノード電極とカソード電極の上の第1の無機膜202もしくは第2の無機膜209がエッチングによって全て除去されておらず、いずれかが残っている状態で終了してもよい。このときはエミッタ電極が露出した時点でエッチングを停止し、エミッタ電極の高さを基準としてカソード電極を覆う第1の無機膜202もしくは第2の無機膜の上面の高さを確認する。いずれの場合でも、ダイオードの信頼性を確保することは可能であり、トランジスタ側ではコンタクト電極の上の第2の有機膜の高さがベース電極の上の第1の有機膜の高さよりも低くなる階段形状を得ることができる。この場合、コンタクトホールは残った第1の無機膜202や第2の無機膜209を第4の無機膜112とまとめて開孔することで形成すればよい。
The entire surface etching may be completed in a state where the first
(第2の実施例)
図6に第2の実施例を示す。図6に示されるように、トランジスタのコレクタ層の側面とエミッタベース保護部の側面に第3の無機膜309を設けてもよい。
(Second embodiment)
FIG. 6 shows a second embodiment. As shown in FIG. 6, a third
図6の構成のときの全面エッチングの開始時点の構成を図7に示す。全面エッチング開始時には、エミッタ電極とエミッタベース保護部の上の第3の無機膜309がエミッタベース保護部の側面とコレクタ層の側面を覆うように延長して形成されている。図8に示すように全面エッチング終了後には、エミッタ電極とエミッタベース保護部の上面の第3の無機膜309は全て除去されてしまい、トランジスタのコレクタ層の側面とエミッタベース保護部の側面に第3の無機膜309が残った構成となっている。
FIG. 7 shows a configuration at the time of starting the entire surface etching in the configuration of FIG. At the start of the entire surface etching, a third
図6のようにエミッタベース保護部の側面を無機膜309で覆った構成とすることにより、半導体集積回路の製作中の第1の有機膜306の吸湿を防止することができる。また、トランジスタのコレクタ層の側面を無機膜で覆うことにより、コレクタ層の半導体で露出されている面を保護することができる。結果として、有機膜の半導体からの剥離や絶縁性の低下を防止し、半導体が受けるダメージを低減することで、より高い信頼性を有するトランジスタを得ることができる。
By adopting a configuration in which the side surface of the emitter base protection portion is covered with the
(第3の実施例)
図9に第3の実施例を示す。図9ではダイオード側に第2の無機膜209がアノードカソード保護部の側面の第2の有機膜と同じ高さの位置から、バラクタの階層構造の下層部22aの側面とダイオード側の素子分離部の上面を覆うように形成される。一方HBT側では第3の無機膜309が、トランジスタのコレクタ層の側面とエミッタベース保護部306の側面と、さらにコレクタコンタクト層の上面を覆うように形成された構成を示す。この構成を得るための全面エッチング開始時の状態を図10、全面エッチング終了時の状態を図11に示す。
(Third embodiment)
FIG. 9 shows a third embodiment. In FIG. 9, the second
図9の構成をとることにより、バラクタ側の素子分離部が第2の無機膜で覆われ、コレクタコンタクト層の表面が第3の無機膜で覆われることにより、さらにバラクタとHBTの信頼性を向上させることができる。全面エッチング終了時においても、バラクタ側の素子分離部の表面にある第2の無機膜の厚さは全面エッチング開始時のアノード電極の上にある第2の無機膜の厚さと同一である。同様に、HBT側の素子分離部側のコレクタコンタクト層の上面の第3の無機膜の厚さは、全面エッチング開始時のエミッタベース保護部の上にある第3の無機膜の厚さと同一である。また、素子分離部側のコレクタコンタクト層の上面の第3の無機膜に含まれるSiO2の厚さよりも、バラクタ側の素子分離部の表面の第2の無機膜に含まれるSiO2の厚さよりも厚い構成となっている。よって、全面エッチング前後のバラクタ側の素子分離部の上面の第2の無機膜とHBTの素子分離部側のコレクタコンタクト層の上面の第3の無機膜は第2の有機膜で保護されエッチングされることなく、全面エッチング開始時のアノード電極の上の第2の無機膜とエミッタベース保護部の上の第3の無機膜とそれぞれ同一の材料構成となる。 By adopting the configuration of FIG. 9, the element isolation part on the varactor side is covered with the second inorganic film, and the surface of the collector contact layer is covered with the third inorganic film, thereby further improving the reliability of the varactor and the HBT. Can be improved. Even when the entire surface etching is completed, the thickness of the second inorganic film on the surface of the element isolation part on the varactor side is the same as the thickness of the second inorganic film on the anode electrode at the start of the entire surface etching. Similarly, the thickness of the third inorganic film on the upper surface of the collector contact layer on the element isolation part side on the HBT side is the same as the thickness of the third inorganic film on the emitter base protection part at the start of the entire surface etching. is there. Moreover, than the SiO 2 thickness comprised third inorganic film on the upper surface of the collector contact layer of the element isolation portion, than the thickness of the SiO 2 contained in the second inorganic film on the surface of the element isolation portion varactor side It is also thick. Therefore, the second inorganic film on the upper surface of the element isolation part on the varactor side before and after the entire surface etching and the third inorganic film on the upper surface of the collector contact layer on the element isolation part side of the HBT are protected and etched by the second organic film. The second inorganic film on the anode electrode and the third inorganic film on the emitter base protection portion at the start of the entire surface etching have the same material structure.
(第4の実施例)
図12に第4の実施例を示す。図12ではバラクタ側に第2の無機膜209がアノードカソード保護部の側面の第2の有機膜と同じ高さの位置から、バラクタの下層部の側面とバラクタ側の素子分離部の上面を覆うように形成される。一方HBT側では第3の無機膜309が、HBTのコレクタ層の側面とエミッタベース保護部306の側面と、さらにコレクタコンタクト層の上面からトランジスタ側の素子分離部までを覆うように形成された構成を示す。この構成を得るための全面エッチング開始時の状態を図13、全面エッチング終了時の状態を図14に示す。
(Fourth embodiment)
FIG. 12 shows a fourth embodiment. In FIG. 12, the second
図12の構成をとることにより、素子分離部の半導体基板が露出している面を第2の無機膜と第3の無機膜で覆うことにより、さらにHBTの信頼性を向上させることができる。全面エッチング終了時においても、バラクタ側の素子分離部の表面にある第2の無機膜の厚さは全面エッチング開始時のアノード電極の上にある第2の無機膜の厚さと同一である。全面エッチング開始時と同様に、HBT側の素子分離部の表面の上にある第3の無機膜に含まれるSiO2の厚さより、バラクタ側の素子分離部の表面の第2の無機膜に含まれるSiO2の厚さよりも厚い構成となっている。よって、エッチング前後でバラクタ側の素子分離部の上面の第2の無機膜とトランジスタ側の素子分離部の上面の第3の無機膜は第2の有機膜で保護されているためエッチングされることなく、全面エッチング開始時のアノード電極の上の第2の無機膜とエミッタベース保護部の上の第3の無機膜とそれぞれ同一の材料構成となる。 With the configuration of FIG. 12, the reliability of the HBT can be further improved by covering the surface of the element isolation portion where the semiconductor substrate is exposed with the second inorganic film and the third inorganic film. Even when the entire surface etching is completed, the thickness of the second inorganic film on the surface of the element isolation part on the varactor side is the same as the thickness of the second inorganic film on the anode electrode at the start of the entire surface etching. Included in the second inorganic film on the surface of the element isolation part on the varactor side from the thickness of SiO 2 contained in the third inorganic film on the surface of the element isolation part on the HBT side, as in the case of starting the entire surface etching and has a thicker configuration than the thickness of the SiO 2 to be. Therefore, the second inorganic film on the upper surface of the element isolation part on the varactor side and the third inorganic film on the upper surface of the element isolation part on the transistor side are protected by the second organic film before and after the etching, so that they are etched. Instead, the second inorganic film on the anode electrode and the third inorganic film on the emitter base protection portion at the start of the entire surface etching have the same material structure.
図1、図6、図9、図12のいずれの実施例においても、全面エッチング終了時には図5、図9、図12、図15での破線で示すようにアノード電極の上の第2の無機膜と第1の無機膜、ベース電極の上の第1の有機膜の一部、ベース電極とエミッタ電極の上の第3の無機膜が全面エッチングにて全て除去されてから、第2の有機膜と第1の有機膜で階段形状が形成されることとなる。 In any of the embodiments of FIGS. 1, 6, 9, and 12, the second inorganic material on the anode electrode is shown at the end of the entire surface etching, as indicated by the broken line in FIGS. 5, 9, 12, and 15. After the film, the first inorganic film, a part of the first organic film on the base electrode, and the third inorganic film on the base electrode and the emitter electrode are all removed by etching, the second organic film is removed. A step shape is formed by the film and the first organic film.
このようにして、全面エッチングの開始時にBCBよりもエッチングレートの低い材料であるSiO2を含む第2の無機膜をアノード電極とカソード電極の上に設け、第3の無機膜をベース電極上の有機膜の上に設けてから全面エッチングを行うことで、バラクタの信頼性を損なうことなくベース電極上の有機膜とコレクタ電極上の有機膜で理想的な階段形状を形成することができる。その結果、微小なベース電極を接続する配線電極のコンタクトホールを安定して形成できる。 In this manner, the second inorganic film containing SiO 2 , which is a material having a lower etching rate than BCB, is provided on the anode electrode and the cathode electrode at the start of the entire surface etching, and the third inorganic film is formed on the base electrode. By performing the entire surface etching after being provided on the organic film, an ideal step shape can be formed by the organic film on the base electrode and the organic film on the collector electrode without impairing the reliability of the varactor. As a result, it is possible to stably form the contact hole of the wiring electrode that connects the minute base electrode.
また、トランジスタのコンタクト電極の上の第2の有機膜の高さとベース電極の上の第1の有機膜の高さが最適になるように、無機膜209と無機膜309に含まれる有機膜よりもエッチングレートの低い材料の膜厚とエッチングレートの比を適宜調整可能であることはいうまでもない。
In addition, the organic film included in the
また、エミッタ電極の上面、ベース電極の上方の有機膜の上面、コレクタコンタクト電極の上方の有機膜の上面が順に高さが低くなる階段形状を有する別の効果として、配線電極を滑らかに形成できる効果もある。 Further, as another effect that the top surface of the emitter electrode, the top surface of the organic film above the base electrode, and the top surface of the organic film above the collector contact electrode have a stepped shape, the wiring electrode can be formed smoothly. There is also an effect.
図15はHBTの断面図と平面図である。図1、図6、図9、図12は図15の平面図に記載したX−X’の断面図であるのに対して、図15の断面図はX−X’に対して垂直となるY−Y’と高さ方向との断面図である。 FIG. 15 is a cross-sectional view and a plan view of the HBT. 1, 6, 9, and 12 are sectional views taken along the line XX ′ described in the plan view of FIG. 15, whereas the sectional view of FIG. 15 is perpendicular to XX ′. It is sectional drawing of YY 'and a height direction.
エミッタ電極を接続する配線電極545はベース電極を覆う有機膜の上面とコレクタコンタクト電極の上方の有機膜の上面を通って、第2の有機膜に設けられたコンタクトホール486を介して下層配線電極86と接続される。ベース電極、ベース電極を覆う第1の有機膜とコレクタ電極を覆う第2の有機膜の上面からなる滑らかな階段形状を土台とすることでエミッタ電極を接続する配線電極545は段切れ無く外部回路もしくはダイオードの各電極に接続することが可能となる。なお下層配線電極81はコレクタ電極の配線電極541とコンタクトホール481を介して接続され、下層配線電極82はベース電極の配線電極542とコンタクトホール482を介して接続される。下層配線電極はコンタクトホール481、482、486の下にあり、半導体基板21の上のSiNx/SiO2からなる無機膜409の上に形成される。無機膜409は第2の無機膜もしくは第3の無機膜をコンタクトホール481、482、486側まで引き伸ばして形成して、その上に下層配線電極を形成してもよい。下層配線電極の膜厚は400nmであり、一例としてTi/Pt/Auからなる。
The
なお、下層配線電極の上面の高さをコレクタ電極の上面の高さと同一とすることで、下層配線電極のコンタクトホール486の深さを浅くすることができ、配線電極の段切れを防ぐことができる。 Note that by making the height of the upper surface of the lower wiring electrode the same as the height of the upper surface of the collector electrode, the depth of the contact hole 486 of the lower wiring electrode can be reduced, and disconnection of the wiring electrode can be prevented. it can.
また、アノード電極とエミッタ電極、もしくはカソード電極とエミッタ電極の高さを等しくしたことで、第4の無機膜をより滑らかに形成することができる。よって、アノード電極と接続される配線電極562、もしくはカソード電極と接続される配線電極561を段切れ無く形成することができる。
Further, the fourth inorganic film can be formed more smoothly by making the heights of the anode electrode and the emitter electrode or the cathode electrode and the emitter electrode equal. Therefore, the
また、コレクタ電極とベース電極の高さを等しくしたことで、コレクタ電極を覆う第2の有機膜とベース電極を覆う第1の有機膜の上面の段差をより小さくすることができるために、より滑らかに配線電極545を形成することができる。
Further, since the heights of the collector electrode and the base electrode are made equal, the step difference between the upper surfaces of the second organic film covering the collector electrode and the first organic film covering the base electrode can be made smaller. The
また、コレクタ電極とベース電極の高さを等しくした別の効果として、コレクタ電極のコンタクトホールの深さを浅くすることができ、段切れ無くコレクタ電極の配線電極を形成することができる。 Further, as another effect of making the heights of the collector electrode and the base electrode equal, the depth of the contact hole of the collector electrode can be reduced, and the wiring electrode of the collector electrode can be formed without disconnection.
また、バラクタのカソード層とアノードコンタクト層の間にp+より低い導電性を持つp型半導体からなるアノード層を有する構成でも同様の効果を得ることができる。 A similar effect can be obtained even in a configuration in which an anode layer made of a p-type semiconductor having conductivity lower than p + is provided between the cathode layer and the anode contact layer of the varactor.
なお、本実施例においてはダイオードがバラクタダイオードで、トランジスタがHBTのときを一例として説明したが、バラクタダイオード以外のダイオードやHBT以外のトランジスタでも本発明は適用できる。 In this embodiment, the diode is a varactor diode and the transistor is an HBT. However, the present invention can be applied to a diode other than a varactor diode and a transistor other than an HBT.
(製造方法)
次に、上記構造の半導体集積回路の製造方法について説明する。
(Production method)
Next, a method for manufacturing the semiconductor integrated circuit having the above structure will be described.
初めに、図16に示しているように、半導体基板21の上に前記HBTに必要なコレクタコンタクト層130、コレクタ層140、ベース層150、エミッタ層160、エミッタコンタクト層170を順にエピタキシャル成長させ、さらにその上にダイオードの形成に必要なカソード層180、アノードコンタクト層190をエピタキシャル結晶成長させ、ダイオードの最上層のアノード形成位置にアノード電極62を蒸着形成する(ステップ1)。
First, as shown in FIG. 16, a
コレクタコンタクト層130はInPからなる半導体基板21の上に、総厚270nmとなるように成長され、コレクタコンタクト層130は、n+−InPとn+−InGaAs133(インジウム・ガリウム・砒素)を含むように結晶成長される。
The
コレクタコンタクト層の上には総厚350nmのコレクタ層140が結晶成長され、コレクタ層はn−InP、i−InP、i−InGaAsとn−InGaAsを含んだ構成となるように結晶成長される。さらに、コレクタ層の上にベース層150が結晶成長され、ベース層はp+−InGaAsからなるように結晶成長される。
A
そして、このベース層の上には総厚70nmのエミッタ層160が結晶成長される。エミッタ層はn−InGaAsとn−InPを含むように結晶成長される。さらに、エミッタ層の上にはn+−InGaAsを含むエミッタコンタクトとカソードコンタクト層を兼ねる層170が結晶成長される。カソード層180はn+−InPとn−InAlAsを含んだ構成となるように結晶成長される。カソード層の上にはp+InGaAsからなるアノードコンタクト層が結晶成長される。
An
そして、図17のようにカソード電極位置以外の箇所をレジスト101で覆い、レジストで覆われていないアノードコンタクト190層とカソード層180をエッチングにて除去し、アノードコンタクト層290とカソード層280を形成する(ステップ2)。図18のように露出させたカソードコンタクトおよびエミッタコンタクト層170の上面にカソード電極61を蒸着形成し、不要なレジスト101は除去する(ステップ3)。
Then, as shown in FIG. 17, the portions other than the cathode electrode position are covered with the resist 101, and the
続いて、図19のように表面全体を膜厚280nmのSiNxからなる第1の無機膜102で覆う。(ステップ4)さらに、図20に示すようにダイオードのアノード電極とカソード電極を覆うようにレジスト103で覆い、レジスト103で覆われていない第1の無機膜の部分をドライエッチングで除去し、カソードコンタクトおよびエミッタコンタクト層170の表面を露出させる。不要となったレジスト103を除去し、レジスト103で覆われた無機膜102からなるアノードカソード保護部202が形成される(ステップ5)。
Subsequently, as shown in FIG. 19, the entire surface is covered with a first
続いて、図21のように、表面全体をWSi膜104で覆い、その膜の表面のうちエミ
ッタ形成位置にエミッタ中層電極44を蒸着形成し(ステップ6)、さらにドライエッチングすることで、図22のように、エミッタ中層電極44で覆われていない部分のWSi膜104を除去して、エミッタ下層電極43を形成する(ステップ7)。
Subsequently, as shown in FIG. 21, the entire surface is covered with the
続いて図23のように、第1の無機膜とエミッタ下層電極43をマスクとして、第1の無機膜とエミッタ下層電極で覆われていない部分のエミッタコンタクト層170とエミッタ層160とをウェットエッチングにより除去して、トランジスタのエミッタ層360とエミッタコンタクト層370を形成する(ステップ8)。さらに図24のように、露出したベース層の表面にベース電極42を蒸着形成する。これと同時にエミッタ上層電極45をエミッタ中層電極44の上に蒸着形成する(ステップ9)。
Subsequently, as shown in FIG. 23, wet etching is performed on the
続いて図25のように、エミッタ層とエミッタコンタクト層を保護する第1の有機膜106となる530nm厚のBCBを塗布する(ステップ10)。その後図26のように、エミッタ電極の上面とベース電極の上方にある一部の第1の有機膜を含む領域をレジストで覆い、ドライエッチングにてレジストで覆われていない第1の有機膜111とベース層150とコンタクト層140を除去する。その後、不要となったレジストを除去し、レジストで覆われていた第1の有機膜106からなるエミッタベース保護部306とトランジスタのコレクタ層340とベース層350が形成される(ステップ11)。
Subsequently, as shown in FIG. 25, 530 nm-thick BCB to be the first
続いて図27のように、露出したコレクタコンタクト層140の上面にコレクタ電極41を蒸着形成する(ステップ12)。
Subsequently, as shown in FIG. 27, the
続いて図28のように素子分離部を形成する。コレクタ電極とエミッタベース保護部を覆うようにレジスト108を形成し、さらにアノードカソード保護部を覆うようにレジスト108を形成する。アノードカソード保護部とコレクタ電極の間にあるレジストで覆われていない領域のコレクタコンタクト層130をウェットエッチングにより除去することにより、ダイオードの下層部のコレクタコンタクト層とトランジスタのコレクタコンタクト層230の素子分離がなされる。その後不要となったレジストを除去とし、上面が半導体基板21の領域70を素子分離部とする(ステップ13)。バラクタとHBTは素子分離部70にある素子分離位置71を境として分離されている。
Subsequently, an element isolation portion is formed as shown in FIG. A resist 108 is formed so as to cover the collector electrode and the emitter base protection part, and further a resist 108 is formed so as to cover the anode cathode protection part. By removing the
続いて図29のように、表面全体を化学気相堆積にて第2の無機膜となる無機膜109(シリコン窒化膜SiNxとシリコン酸化膜SiO2)で覆う(ステップ14)。その後図30のように、アノード電極とカソード電極を含むアノードカソード保護部の上面全体からアノードカソード保護部の側面およびダイオードの下層部の側面を経由して素子分離部の素子分離位置までの領域までを覆うようにレジスト110を形成する(ステップ15)。 Subsequently, as shown in FIG. 29, the entire surface is covered with an inorganic film 109 (a silicon nitride film SiN x and a silicon oxide film SiO 2 ) to be a second inorganic film by chemical vapor deposition (step 14). Thereafter, as shown in FIG. 30, from the entire upper surface of the anode cathode protection portion including the anode electrode and the cathode electrode to the region from the side surface of the anode cathode protection portion and the side surface of the lower layer portion of the diode to the element isolation position of the element isolation portion. A resist 110 is formed so as to cover (step 15).
続いて図31のように、レジストで覆われていない領域の第2の無機膜109をドライエッチングにてエッチングする(ステップ16)。図32のようにエッチング後、レジストで覆われていない領域の残った第2の無機膜109を第3の無機膜309とする。このようにして、レジストで覆われていた領域の第2の無機膜209が第3の無機膜309よりも厚くなる(ステップ17)。
Subsequently, as shown in FIG. 31, the second
次に図33のように、第2の有機膜111となる5μm厚のBCBを表面全体に塗布する(ステップ18)。
Next, as shown in FIG. 33, 5 μm-thick BCB to be the second
続いて、表面全体に塗布したBCBから第2の有機膜111に対してエッチバック法にて全面エッチングを行う。ダイオードのアノードカソード保護部の上方に着目すると、第2の有機膜111、第2の無機膜209、第1の無機膜202の順にエッチングされる。素子分離部およびコレクタ電極上方の上方では第2の有機膜111のみがエッチングによって除去され、ベース電極の上方では第2の有機膜111、第3の無機膜309、第1の有機膜306の順にエッチングされる。エミッタ電極45の上方では第2の有機膜、第3の無機膜の順にエッチングされる。第1の有機膜および第2の有機膜で用いているBCBと、第2の無機膜と第3の無機膜で用いているSiO2とSiNxのエッチングレートの比はBCB・SiO2・SiNxで2:1:2である。
Subsequently, the entire surface of the second
表面全体のエッチングを開始してから時間t1経過後では、図34のようにアノード電極の上方の第2の有機膜111のエッチングが完了し、アノード電極の上方にある第2の無機膜209のエッチングに移行する(ステップ19a)。アノード電極の上方にある第2の無機膜がエッチングされているときには、素子分離部およびコレクタ電極上方では引き続き第2の有機膜がエッチングされている。第2の無機膜で用いているSiO2のエッチングレートが第2の有機膜で用いているBCBのエッチングレートよりも小さいために、エッチングはコレクタ電極上方の方がアノード電極上方よりも早く進むこととなる。
After the time t 1 has elapsed from the start of etching of the entire surface, the etching of the second
続いてアノード電極とカソード電極の上の無機膜209のエッチングに移行して、しばらくすると図35のようにエミッタ電極とベース電極の上方の有機膜111のエッチングが全て完了する(ステップ19b)。この時を全面エッチング開始から時間t2経過後とする。その後、エミッタ電極とベース電極上方ではエミッタ電極およびエミッタベース保護部の上面にある第3の無機膜309のエッチングが始まる。第3の無機膜は第2の無機膜よりも厚さが薄いため、アノード電極およびカソード電極の上方にある第2の無機膜のエッチングが完了するよりも先に、エミッタ電極およびエミッタベース保護部の上面の第3の無機膜309のエッチングが完了する。なお、素子分離部およびコレクタ電極上方では、第2の有機膜111のエッチングが継続して行われている。
Subsequently, the process shifts to etching of the
続いて全面エッチング開始からt3時間経過後では図36のように、エミッタ電極およびエミッタベース保護部の上面の第3の無機膜309のエッチングが完了する(ステップ19c)。その後、ベース電極の上方では第1の有機膜のエッチングが始まり、エミッタ電極では保護しているエミッタ電極の電極材のエッチングが始まる。電極材のエッチングレートは有機膜や無機膜と比べて著しく小さいために、エミッタ電極がエッチングによって除去される厚さは無機膜や有機膜と比較して無視できるものとしてよく、エミッタ電極ではこれ以上エッチングは進まないとしてよい。
Subsequently, after the elapse of t 3 hours from the start of the entire surface etching, the etching of the third
ベース電極上方の第1の有機膜のエッチングが開始され、しばらくするとアノード電極およびカソード電極の上方では第2の無機膜のエッチングが完了して、第1の無機膜202のエッチングに移行する。第1の無機膜のエッチングが全て完了して、バラクタダイオードのアノード電極、カソード電極の上面が第2の有機膜から露出したエッチング開始から時間t4経過した時点で全面エッチングを終了させる(ステップ19d)。図37のように全面エッチングを終了させた時点でのベース電極上の第1の有機膜の上面の高さはエミッタ電極の上面の高さより低い。また、コレクタ電極上方の第2の有機膜の上面の高さは、第2の有機膜のみが継続してエッチングされたため、最も深い位置にあり、ベース電極上の第1の有機膜の上面の高さよりも低くなる。すなわち、エミッタ電極とアノード電極およびカソード電極、ベース電極上の第1の有機膜の上面、コレクタ電極上方の第2の有機膜の上面の順で高さが低くなり、コレクタ電極上方の有機膜の上面とベース電極上方の有機膜の上面からなる階段形状を得ることができる。このように全面エッチングのステップ19はステップ19a、19b、19c、19dの順からなる。
Etching of the first organic film above the base electrode is started, and after a while, etching of the second inorganic film is completed above the anode electrode and the cathode electrode, and the process proceeds to etching of the first
続いて図38のように表面全体に、第4の無機膜となるSiNxを140nmの厚さで堆積させる(ステップ20)。 Subsequently, as shown in FIG. 38, SiN x serving as a fourth inorganic film is deposited on the entire surface with a thickness of 140 nm (step 20).
続いて図39のように、アノード電極、カソード電極、コレクタ電極、ベース電極、エミッタ電極を配線と接続するためのコンタクトホールを形成するため、コンタクトホールを形成する位置以外の部分をレジストで覆う。アノード電極とカソード電極およびエミッタ電極の上部では第4の無機膜をエッチングにて除去して、アノードコンタクトホールとカソードコンタクトホールおよびエミッタコンタクトホールを形成する。ベース電極の上部ではレジストで覆われていない第4の無機膜と第1の有機膜をエッチングにて順に除去し、ベースコンタクトホールを形成する。コレクタ電極上部では、レジストで覆われていない第4の無機膜と第2の無機膜および第3の無機膜を順にエッチングにて除去し、コレクタコンタクトホールを形成する(ステップ21)。 Subsequently, as shown in FIG. 39, in order to form contact holes for connecting the anode electrode, the cathode electrode, the collector electrode, the base electrode, and the emitter electrode to the wiring, portions other than the positions where the contact holes are formed are covered with a resist. The fourth inorganic film is removed by etching above the anode, cathode, and emitter electrodes to form an anode contact hole, a cathode contact hole, and an emitter contact hole. Over the base electrode, the fourth inorganic film and the first organic film not covered with the resist are sequentially removed by etching to form a base contact hole. On the collector electrode, the fourth inorganic film, the second inorganic film, and the third inorganic film not covered with the resist are sequentially removed by etching to form a collector contact hole (step 21).
続いて図40のように、配線電極を作製するためにアノード電極のコンタクトホール、カソード電極のコンタクトホール、エミッタ電極のコンタクトホール、ベース電極のコンタクトホール、コレクタ電極のコンタクトホールとなる領域をレジストで覆い、全面にTi/Pt/Auを総厚1.5μm厚で蒸着した後で、残りのレジストの上あるAuをリフトオフにて除去することで、配線電極が形成される(ステップ22)。このようにして図12に示す構成の半導体集積回路が完成する。 Subsequently, as shown in FIG. 40, in order to fabricate the wiring electrode, the regions to be the anode electrode contact hole, the cathode electrode contact hole, the emitter electrode contact hole, the base electrode contact hole, and the collector electrode contact hole are formed with a resist. After covering and vapor-depositing Ti / Pt / Au with a total thickness of 1.5 μm on the entire surface, Au on the remaining resist is removed by lift-off, thereby forming a wiring electrode (step 22). Thus, the semiconductor integrated circuit having the configuration shown in FIG. 12 is completed.
ステップ18の第2の有機膜形成の前にステップ15のレジスト形成とステップ16のエッチングを繰り返せば、第2の無機膜はアノードカソード保護部の上のみに設けられ、第3の無機膜はエミッタベース保護部の上のみに設けられている構成とすることができる。この場合でもステップ22の全面エッチングが完了したときには、コレクタ電極の上の有機膜とベース電極の上の第1の有機膜が階段形状となり、図1の構成を示す半導体集積回路を得ることができる。
If the resist formation in step 15 and the etching in
また、ステップ18の第2の有機膜形成の前にステップ15のレジスト形成とステップ16のエッチングを繰り返せば、第2の無機膜がアノードカソード保護部の上を含むように形成され、第3の無機膜がエミッタベース保護部の表面とコレクタ層の側面のみを覆うように設けられていてもよい。この場合でもステップ22の全面エッチングが完了したときには、コレクタ電極の上の有機膜とベース電極の上の第1の有機膜が階段形状となり、図6の構成を示す半導体集積回路を得ることができる。
Further, if the resist formation in step 15 and the etching in
また、ステップ18の第2の有機膜形成の前にステップ15のレジスト形成とステップ16のエッチングを繰り返せば、第2の無機膜がアノード電極の上からをHBT側の素子分離部までのHBT全体を覆うように形成され、第3の無機膜がエミッタベース保護部の表面とコレクタ層の側面とコレクタ電極の表面とコレクタコンタクト層の上面を覆うように設けられていてもよい。この場合でもステップ19dの全面エッチングが完了したときには、コレクタ電極の上の有機膜とベース電極の上の第1の有機膜が階段形状となり、図9の構成を示す半導体集積回路を得ることができる。
If the resist formation in step 15 and the etching in
また、第1の有機膜および第2の有機膜、もしくは第2の無機膜および第3の無機膜に含まれる材料のエッチングレートや膜厚の面内分布が高い精度で制御されているときには、第2の無機膜のみを形成して全面エッチングを開始してもよい。このときはステップ16にてベース電極の上方にある第3の無機膜を全てエッチングにて除去すればよい。また、第3の無機膜を形成しないときは、第2の無機膜の代わりに第1の無機膜に第1の有機膜および第2の有機膜よりエッチングレートの材料を含ませて、ダイオードの信頼性を確保してもよい。この場合は、第2の無機膜を形成しなくてもよい。
When the in-plane distribution of the etching rate and film thickness of the materials contained in the first organic film and the second organic film, or the second inorganic film and the third inorganic film is controlled with high accuracy, Only the second inorganic film may be formed to start the entire surface etching. At this time, all the third inorganic film above the base electrode may be removed by etching in
また、ステップ14とステップ15の間に半導体基板の上の無機膜109の上に下層配線電極81、82、86を形成し、ステップ22で下層配線電極81、82、86の上にコンタクトホールを形成し、ステップ23で第4の無機膜の上にある配線電極を下層配線電極に接続すれば、図15に示す構成を得ることができる。
Further, between step 14 and step 15,
図41には上述した半導体集積回路の製造方法のフローチャートを示す。 FIG. 41 shows a flowchart of the method for manufacturing the semiconductor integrated circuit described above.
20・・・バラクタダイオード、21・・・半導体基板、22・・・バラクタの階層構造、30・・・HBT、31・・・HBTの階層構造、41・・・コレクタ電極、42・・・コレクタ電極、43・・・エミッタ下層電極、44・・・エミッタ中層電極、45・・・エミッタ上層電極、61・・・カソード電極、62・・・アノード電極、70・・・素子分離部、71・・・素子分離位置、111・・・第1の有機膜、112・・・第4の無機膜、202・・・第1の無機膜、209・・・第2の無機膜、230、330・・・コレクタコンタクト層、240、340・・・コレクタ層、250、350・・・ベース層、260、360・・・エミッタ層、270、370・・・カソードコンタクト兼エミッタコンタクト層、280・・・カソード層、290・・・アノードコンタクト層、306・・・第1の有機膜、309・・・第3の無機膜、541・・・・コレクタ電極の配線電極、542・・・・ベース電極の配線電極、545・・・・エミッタ電極の配線電極、561・・・・カソード電極の配線電極、562・・・・アノード電極の配線電極
20 ... Varactor diode, 21 ... Semiconductor substrate, 22 ... Hierarchical structure of varactor, 30 ... HBT, 31 ... Hierarchical structure of HBT, 41 ... Collector electrode, 42 ... Collector Electrode, 43 ... emitter lower layer electrode, 44 ... emitter middle layer electrode, 45 ... emitter upper layer electrode, 61 ... cathode electrode, 62 ... anode electrode, 70 ... element isolation part, 71
Claims (11)
前記半導体基板の上の第1の階層構造(22)を含むダイオード(20)と、
前記半導体基板の上の第2の階層構造(31)を含むトランジスタ(30)と、を有する半導体集積回路であり、
前記第1の階層構造(22)はカソード層(280)と該カソード層の上のアノードコンタクト層(290)を有し、
前記第2の階層構造はコレクタコンタクト層(330)、該コレクタコンタクト層の上のコレクタ層(340)、該コレクタ層の上のベース層(350)、該ベース層の上のエミッタ層(360)と該エミッタ層の上のエミッタコンタクト層(370)とを有し、
前記エミッタコンタクト層の上にエミッタ電極(46)、前記ベース層の上にベース電極(42)、前記コレクタコンタクト層の上にコレクタ電極(41)を有する半導体集積回路において、
前記カソード層と前記アノードコンタクト層の側面を覆う第1の無機膜(202)と、
前記エミッタ層の側面と前記ベース電極を覆い、さらに前記ベース電極と前記エミッタ電極の間を覆う第1の有機膜(306)と、
前記コレクタ電極を覆う第2の有機膜(111)と、を有し、
前記アノードコンタクト層の上面の高さは前記エミッタコンタクト層の上面の高さより高く、
前記第1の有機膜の上面の高さは前記第1の無機膜の上面の高さよりも低く、前記エミッタ電極の上面の高さ以下であり、
前記第1の有機膜に形成されるコンタクトホールを介して前記ベース電極と接続される配線電極(542)を更に有することを特徴とする半導体集積回路。 A semiconductor substrate (21);
A diode (20) comprising a first hierarchical structure (22) on the semiconductor substrate;
A transistor (30) including a second hierarchical structure on said semiconductor substrate (31), a semiconductor integrated circuit having,
The first hierarchical structure (22) has a cathode layer (280) and an anode contact layer (290) on the cathode layer;
The second hierarchical structure includes a collector contact layer (330), a collector layer (340) over the collector contact layer, a base layer (350) over the collector layer, and an emitter layer (360) over the base layer. And an emitter contact layer (370) on the emitter layer,
In a semiconductor integrated circuit having an emitter electrode (46) on the emitter contact layer, a base electrode (42) on the base layer, and a collector electrode (41) on the collector contact layer,
A first inorganic film (202) covering side surfaces of the cathode layer and the anode contact layer;
A first organic film (306) covering a side surface of the emitter layer and the base electrode, and further covering between the base electrode and the emitter electrode;
Has, a second organic layer (111) covering the collector electrode,
The height of the upper surface of the anode contact layer is higher than the height of the upper surface of the emitter contact layer,
The height of the upper surface of the first organic film is lower than the height of the upper surface of the first inorganic film, and is not more than the height of the upper surface of the emitter electrode,
The semiconductor integrated circuit further comprising a wiring electrode (542) connected to the base electrode through a contact hole formed in the first organic film.
該アノード電極の上面の高さと前記エミッタ電極の上面の高さが等しいことを特徴とする請求項1から請求項3のいずれか1項に記載の半導体集積回路。 Having an anode electrode on the anode contact layer;
4. The semiconductor integrated circuit according to claim 1 , wherein the height of the upper surface of the anode electrode is equal to the height of the upper surface of the emitter electrode.
該カソードコンタクト層の上にカソード電極を有し、
該カソード電極と前記エミッタ電極の高さが等しいことを特徴とする請求項1から請求項4のいずれか1項に記載の半導体集積回路。 The first hierarchical structure further includes a cathode contact layer under the cathode layer,
Having a cathode electrode on the cathode contact layer;
The semiconductor integrated circuit according to claim 1, wherein the cathode electrode and the emitter electrode have the same height.
前記第1の階層構造のうち前記カソード層よりも下の層の側面と前記ダイオード側の素子分離部の領域とを覆う第2の無機膜(209)を有し、
前記第3の無機膜はさらにコレクタ電極の表面から前記トランジスタ側の素子分離部の領域までを覆い、
前記第2の無機膜と前記第3の無機膜は、前記第1の有機膜および前記第2の有機膜よりもエッチングレートが低い材料を含み、
前記第2の無機膜に含まれる前記第1の有機膜および前記第2の有機膜よりもエッチングレートが低い材料の厚さは、前記第3の無機膜に含まれる前記第1の有機膜および前記第2の有機膜よりもエッチングレートが低い材料の厚さよりも厚いことを特徴とする請求項8の半導体集積回路。 An element isolation part (70) that is an area between the first hierarchical structure and the second hierarchical structure and includes an element isolation position (71);
A second inorganic film (209) covering a side surface of the layer below the cathode layer and a region of the element isolation portion on the diode side in the first hierarchical structure;
The third inorganic film further covers from the surface of the collector electrode to the element isolation region on the transistor side,
The second inorganic film and the third inorganic film include a material having a lower etching rate than the first organic film and the second organic film,
The thickness of the material having an etching rate lower than that of the first organic film and the second organic film included in the second inorganic film is the first organic film included in the third inorganic film and the semiconductor integrated circuit of 請 Motomeko 8, wherein greater than the thickness of the low etching rate material than the second organic layer.
前記ダイオードのカソード層(280)とアノードコンタクト層(290)と、前記トランジスタのコレクタコンタクト層(330)、コレクタ層(340)、ベース層(350)、エミッタ層(360)、エミッタコンタクト層(370)をエッチング処理により形成し、
アノード電極、コレクタ電極、ベース電極、エミッタ電極を形成する半導体集積回路の製造方法において、
前記カソード層と前記アノードコンタクト層の側面を覆うように第1の無機膜を形成し(ステップ7、8)、
前記エミッタ層の側面と前記ベース電極を覆い、さらに前記ベース電極と前記エミッタ電極の間を覆うように第1の有機膜を形成し(ステップ10、11)、
前記第1の無機膜を覆うように第2の無機膜を形成し(ステップ14)、
前記第2の無機膜から前記第1の有機膜までの全面を覆うように第2の有機膜を形成し(ステップ18)、
前記第2の無機膜は前記第1の有機膜および前記第2の有機膜よりもエッチングレートが低い材料を含んだ状態で、
前記第2の有機膜の全面エッチングを開始し、
前記第1の有機膜の高さが前記ベース電極よりも高く、かつ前記エミッタ電極の高さ以下の高さになる状態まで全面エッチングを行い(ステップ19)
前記第1の有機膜にコンタクトホールを形成し、(ステップ21)
前記コンタクトホールを介して前記ベース電極と接続する配線電極を形成する(ステップ22)ことを特徴とする半導体集積回路の製造方法。 A collector contact layer (130), a collector layer (140), a base layer (150), an emitter layer (160), an emitter contact layer (170) included in a transistor, and a cathode layer (180) included in a diode on a semiconductor substrate. And an anode contact layer (190) are epitaxially grown,
The cathode layer (280) and anode contact layer (290) of the diode, and the collector contact layer (330), collector layer (340), base layer (350), emitter layer (360), emitter contact layer (370) of the transistor. ) By etching,
An anode electrode, a collector electrode, a base electrode, method of manufacturing a semi-conductor integrated circuit forming the emitter electrode,
Forming a first inorganic film so as to cover side surfaces of the cathode layer and the anode contact layer (steps 7 and 8);
Forming a first organic film so as to cover the side surface of the emitter layer and the base electrode, and further cover between the base electrode and the emitter electrode (steps 10 and 11);
Forming a second inorganic film so as to cover the first inorganic film (step 14);
Forming a second organic film so as to cover the entire surface from the second inorganic film to the first organic film (step 18);
The second inorganic film includes a material having an etching rate lower than that of the first organic film and the second organic film,
Starting the entire etching of the second organic film;
The entire surface is etched until the height of the first organic film is higher than that of the base electrode and lower than the height of the emitter electrode (step 19).
Forming a contact hole in the first organic film (step 21);
Method of manufacturing a semi-conductor integrated circuit according to claim via said contact hole to form a wiring electrode connected to the base electrode that (step 22).
前記第1の有機膜の上面を覆うように第3の無機膜を形成し(ステップ15、16、17)、
前記第3の無機膜は前記第1の有機膜および前記第2の有機膜よりもエッチングレートが低い材料を含み、前記第2の無機膜に含まれる前記第1の有機膜および前記第2の有機膜よりもエッチングレートが低い材料の厚さは第3の無機膜に含まれる前記第1の有機膜および前記第2の有機膜よりもエッチングレートが低い材料の厚さよりも厚い状態で、前記第2の有機膜の全面エッチングを開始することを特徴とする請求項10の半導体集積回路の製造方法。 After forming the second inorganic film (step 14),
Forming a third inorganic film so as to cover the upper surface of the first organic film (steps 15, 16, and 17);
The third inorganic film includes a material having an etching rate lower than that of the first organic film and the second organic film, and the first organic film and the second organic film included in the second inorganic film. The material having a lower etching rate than the organic film is thicker than the material having a lower etching rate than the first organic film and the second organic film included in the third inorganic film, 11. The method of manufacturing a semiconductor integrated circuit according to claim 10, wherein the entire etching of the second organic film is started.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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---|---|---|---|
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Publications (3)
Publication Number | Publication Date |
---|---|
JP2017143178A JP2017143178A (en) | 2017-08-17 |
JP2017143178A5 JP2017143178A5 (en) | 2019-05-23 |
JP6605977B2 true JP6605977B2 (en) | 2019-11-13 |
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ID=59627481
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP6605977B2 (en) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6406965B1 (en) * | 2001-04-19 | 2002-06-18 | Trw Inc. | Method of fabricating HBT devices |
JP2006344884A (en) * | 2005-06-10 | 2006-12-21 | Sony Corp | Heterojunction semiconductor device and manufacturing method thereof |
JP2007005428A (en) * | 2005-06-22 | 2007-01-11 | Sony Corp | Semiconductor device and its manufacturing method |
JP5878739B2 (en) * | 2011-11-22 | 2016-03-08 | アンリツ株式会社 | Varactor diode and semiconductor integrated circuit |
-
2016
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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