JP6598991B2 - 自動利得切り換えを用いたピクセル検出装置のダイナミックレンジを拡大する方法 - Google Patents

Description

本発明は、自動利得切り換えを用いたピクセル検出装置、すなわち、入力増幅器を種々の利得に自動で切り換えることのできる装置のダイナミックレンジを、擬似連続的に入射する粒子線束の場合に、内部増幅器のダイナミックレンジを超えて拡大する方法に関する。同方法は、ピクセルごとに並列の複数の利得段を有するピクセル検出装置にも用いることができる。どちらの場合にも、ピクセル検出器は、モノリシック（つまりセンサと増幅器とが同じ層を共有している状態）であってよいし、またはセンサ部と増幅器部とが別個の層に設けられたハイブリッドタイプであってもよい。

本発明は、単独画像のダイナミックレンジを複数倍に（例えば大きさ１０×から数オーダーまで）拡大でき、高フレームレート装置として実現される場合には、シンクロトロン実験ステーションで現在使用されている装置に比べ、光子線束における大きさを同じオーダーで拡大できる。

ハイブリッドピクセル検出器は、Ｘ線感応層（すなわち半導体センサ）と読み出しチップとを含み、これら双方がピクセルに分割されている。センサの各ピクセルは、（バンプボンディングまたはフリップチップボンディングにより）読み出しチップの対応するピクセルに直接に接続可能である。読み出しチップ（ＲＯＣ）は、Ｎ×Ｍ個のそれぞれ独立動作するチャネル（ピクセル）のアレイを含む。Ｎ（またはＭ）が１である場合（つまり１ｄストリップディテクタの場合）、接続技術はワイヤボンディングであってもよい。モノリシック検出器の場合には、センサ部がＲＯＣと同じ層に直接に構成され、つまりバンプボンディング接続は必要ない。

光子科学では、読み出しチップの２つの主なクラス、すなわち単一光子計数式ＲＯＣと電荷積分式ＲＯＣとが使用されている。光子速度能力の点でのパフォーマンスは、これら２つのアーキテクチャについて別個に議論されなければならない。

単一光子計数式では、各チャネルが、調整可能な利得を有する電荷感応性のプリアンプ、信号整形器、比較器、および、ピクセル制御読み出し論理部を含む計数器を有する。光子は、センサと相互作用して、電子正孔対を形成する。センサからの当該電荷信号は、読み出しチップ内の相応のピクセルのセル内の低雑音プリアンプと整形器とによって、増幅およびフィルタリングされる。整形された信号は、大域的閾値電圧を有する比較器とピクセルごとのトリムＤＡＣとへ供給される。到来した信号が当該閾値を超過すると、比較器のステータスが切り換えられ、比較器のパルスによってディジタル計数器が１だけ増分される。読み出しフェーズ中、ピクセル計数器のステータスは、専用の論理回路を介して読み出されるチップ周辺装置へ転送される。

光子計数装置は、入射する光子の速度が高い場合、非効率となる。こうした非効率性は主に、一時的に隣り合った複数の光子がそれぞれ独立の事象としてではなく１つの事象として計数（パイルアップ）されて、プリアンプのアナログ信号が重なることによって生じる。重なりのウィンドウの大きさは、プリアンプの一時的な整形量および比較器の閾値の関数である。従来技術の単一光子計数式ＲＯＣは、ピクセルごとに１秒あたり光子１０^６個の数倍を超えることはなく、また、当該線束レベルでは、データ品質に負の影響を与える速度補正アルゴリズムを使用しなければならない。

計数速度能力は、電荷積分装置によって拡大可能である。こうした装置では、（光子によって形成された）電荷が収集時間にわたって積分され、プリアンプの出力側の（積分電荷に対応する）信号がホールドキャパシタに蓄積（保持）されて、その後アナログ電圧が読み出される。無駄時間なしの装置の場合（つまり装置においてフレームレートが収集時間に一致する場合）、最大入射線束は、ピクセルごとの積分プリアンプの飽和レベル［光子数］とフレームレート［Ｈｚ］との積によって定義される。

Paul Scherrer Institut (PSI)のＸ線分野において開発され、世界の複数の検出器グループによって現在使用されている利得切換技術によれば、低線束の測定のための単一光子分解能力を維持しつつ、１２ｋｅＶで光子１０^４個を超える飽和レベルを有するピクセル読み出し回路を生産可能である。例えば、PSIが設計したJungfrau検出装置は、１２ｋｅＶで、ピクセル（７５μｍピッチ）ごとに１秒あたり光子２．４×１０^７個の全光子速度能力に対し、２．４ｋＨｚのフレームレートを有する。

こうした数の将来の装置を改善するには、データボリュームおよび電力消費量に作用するフレームレートをより高速とするか、または、制限されたピクセル面積で利用可能なフィードバックキャパシタの寸法によって制限される飽和レベルをより大きくする必要がある。

したがって、本発明の課題は、高い入射光子速度で動作可能であり、第１の増幅器段のフレームレートおよび飽和レベル（またはフィードバックキャパシタの寸法）への調整が僅かでよいかまたは全く必要ないＸ線検出器を提供することである。

この課題は、本発明にしたがい、
ａ）感光材料層が設けられており、
ｂ）感光材料層内に配置されたＮ×Ｍ個の光検出器ダイオードのアレイが設けられており、光検出器ダイオードのそれぞれはバイアス電位インタフェースとダイオード出力インタフェースとを有し、光検出器ダイオードのそれぞれのバイアス電位インタフェースはバイアス電位に接続されており、
ｃ）Ｎ×Ｍ個の高利得低雑音の読み出しユニットセルのアレイが設けられており、１つの読み出しユニットセルがそれぞれ１つの光検出器ダイオードに対応しており、
ｄ）各読み出しユニットセルには、
ｄ１）ダイオード出力インタフェースを高利得の電荷‐電圧増幅手段に接続する入力インタフェースが設けられており、
ｄ２）高利得の電荷‐電圧増幅手段は、複数の利得を有し、これら複数の利得を自動で切り換え可能であり、
ｄ３）高利得の電荷‐電圧増幅手段は、積分キャパシタのアレイによって実現される複数の利得を有し、これら複数の利得を自動で切り換え可能であり、
ｄ４）積分キャパシタの電荷を監視し、かつその時点の利得を積分キャパシタで監視されている電荷に依存する別の利得へ切り換える、比較器およびディジタルブロックが設けられている、
検出装置によって解決される。

これに代えて、上記課題は、本発明にしたがい、
ａ）感光材料層が設けられており、
ｂ）感光材料層内に配置されたＮ×Ｍ個の光検出器ダイオードのアレイが設けられており、光検出器ダイオードのそれぞれはバイアス電位インタフェースとダイオード出力インタフェースとを有し、光検出器ダイオードのそれぞれのバイアス電位インタフェースはバイアス電位（Ｖ_ｂｉａｓ）に接続されており、
ｃ）Ｎ×Ｍ個の高利得低雑音の読み出しユニットセルのアレイが設けられており、１つの読み出しユニットセルがそれぞれ１つの光検出器ダイオードに対応しており、
ｄ）各読み出しユニットセルには、
ｄ１）ダイオード出力インタフェースを高利得の電荷‐電圧増幅手段に接続する入力インタフェースが設けられており、
ｄ２）高利得の電荷‐電圧増幅手段は、複数の利得を有し、これら複数の利得を自動で切り換え可能であり、
ｄ３）高利得の電圧増幅手段は、一定であるがそれぞれ異なる利得を有するかまたは付加的に並列の複数の利得段を有する１つもしくは複数の電荷‐電圧増幅器と、積分キャパシタの電荷を監視する比較器およびディジタルブロックとを含む、
検出装置によって解決される。

新規のピクセル検出器は、擬似連続的に入射する粒子線束の場合（擬似連続的に入射する粒子線束は、１／（フレームレート）より大きいタイムスケールでのみ変化する線束と定義される）、検出器のダイナミックレンジを拡大するために、自動利得切換回路のステータスをピクセルにおいて中間評価できるようにする手段を提供する。当該条件のもとでは、積分時間の終了時に飽和をもたらすような強いＸ線束を受信したピクセルが、低い線束を受信したピクセルよりも早い時点で最低利得へ切り換えられる。

本発明の好ましい実施形態は、利得切換論理ブロックが、積分ウィンドウ中、連続的に、積分キャパシタの電荷を閾値と比較可能であり、さらに１つもしくは複数の積分キャパシタの電荷もしくはその和がこれらに対して予め定められた閾値に達した場合、別の利得へ切り換え可能であるように構成されることで達成される。この実施形態では、典型的に、利得切換論理ブロックは、その時点の利得をより低い利得へ切り換え可能であるように構成可能である。

別の好ましい実施形態は、電荷‐電圧増幅手段が、既に最低利得で、つまり擬似連続光子流によって動作している状況のための解決手段を含む。好ましい実施形態を達成するため、利得切換論理ブロックは、電荷‐電圧増幅手段が同じ時点で既に最低利得で動作している場合に、予め定められたサンプリング時点Ｔ１（Ｔ１は収集時点Ｔより小さい）で積分キャパシタの電荷をサンプリングキャパシタに蓄積（保持）可能であるように構成される。予め定められたサンプリング時点Ｔ１は、ストレージキャパシタの容量とフレームレートとに依存して定められる。

本発明のさらに好ましい実施形態は、高利得の電荷‐電圧増幅手段が既に最低利得で動作している場合に、ディジタルブロックが、予め定められた複数のサンプリング時点で、積分キャパシタの電荷をサンプリングキャパシタに蓄積（保持）可能であるように構成されることで達成可能である。

別の好ましい実施形態は、ディジタルブロック（３０）が、予め定められた時点Ｔ１での信号のサンプリングを、自動利得切換の利得ビットとともにＢＩＴ１として符号化し、これにより、３つの利得とＴ１でのサンプリングの存在（ＢＩＴ１）とに対して２つの利得ビットしか必要とならないようにすることで実現可能である。

入力信号が大きい場合の増幅器のダメージを回避するために、ディジタル論理ブロックは、Ｔ１後、ＢＩＴ＿１に依存してプリアンプをリセット状態に維持することができ、ＢＩＴ１がセットされていなかった場合には、時点Ｔの後、次の収集が実行されるまで、プリアンプをリセット状態に維持することができる。無駄時間なしの装置では、当該リセット時間をきわめて短くすることができる。

上述したように、本発明の別の実施形態は、切り換え可能な利得を実現しないが、並列に動作する複数の固定の利得段と１つもしくは複数の当該利得段のステータスを監視する比較器およびディジタルブロックとを有するアーキテクチャによって達成される。

別の選択手段は、最低利得段が時点Ｔでまたは時点Ｔ前に飽和に達した場合に、ディジタルブロックが、予め定められたサンプリング時点で、最低利得段の信号をサンプリングキャパシタに蓄積（保持）可能であるように構成され、この場合にＢＩＴ１もセットされることで達成可能である。

本発明の別の好ましい実施形態により、ディジタルブロックは、最低利得段が収集時点Ｔでまたは収集時点Ｔ前に飽和に達した場合に、予め定められた複数のサンプリング時点で、最低利得段の信号をサンプリングキャパシタに蓄積（保持）可能であるように構成される。

読み出しユニットセルのコンパクトな構成を達成するために、本発明のさらに好ましい実施形態では、ピクセルごとにまたは複数のピクセルについて並列に、読み出しユニットセルへのアクセスを許可し、積分キャパシタの電荷を読み出して読み出しユニットセルからデータをデータ処理手段へ転送する、マルチプレクス手段を設けることができる。

本発明の好ましい実施形態を、添付図を参照しながら以下に詳細に説明する。

光検出器ダイオードの構成を示す概略図である。 図１に示されている光検出器ダイオードをアレイとして含む検出器モジュールの部分を示す概略図である。 図２の検出器モジュールの読み出し（ＲＯ）アーキテクチャを示す概略図である。 ４ピクセル（各区画の２ピクセルが同じ入射線束を受信する）に対するプリアンプの、３つの異なる入射線束での出力応答を示す概略図である。

図１には、（半導体センサとも称される）ドープ領域ｐ^＋，ｎ⁻，ｎ^＋＋を含む半導体侵入部分（４）を有する光検出器ダイオード（２）のアーキテクチャが概略的に示されている。最も頻繁に使用されている材料はシリコン結晶であるが、ゲルマニウム、ヒ化ガリウムまたはテルル化カドミウム（亜鉛）も使用可能である。モノリシックの検出装置の場合、センサは読み出し電子回路（１６）と同じ層に直接に構成される。

半導体センサ（ｐ^＋，ｎ⁻，ｎ^＋＋を含む侵入部分４）に入射する前、数百エレクトロンボルトから数百キロエレクトロンボルトまでの範囲のエネルギを有している入射光子（６）は、可能な場合に設けられるカバー層（例えばアルミニウム）（８）を通過し、そのエネルギと電子正孔対の形成に必要なエネルギとにしたがって、Ｘ線吸収後に、対応する数の電子正孔対（１０）を生じさせる。図では、当該複数の電子正孔対が、バイアス電位源（１２）が形成した電場によって分離される３個の電子正孔対（１０）によって例示されている。

図２には、複数の光検出器ダイオード（２）をＮ行Ｍ列のアレイに配置した２次元ピクセル検出器（１４）の概略図が示されている。光検出器ダイオード（２）は、約１０μｍ〜５００μｍの長さｌおよび幅ｗと、約２０μｍ〜２ｍｍの高さとを有する。こうした光検出器ダイオード（２）の平面の下方には、対応する光検出器ダイオード（２）内で形成された電子正孔対（１０）から電荷を収集するために、対応する数の読み出しユニットセルＲＯを含む読み出しチップ（１６）が配置されている。光検出器ダイオード（２）のダイオード出力インタフェースと読み出しユニットセルＲＯの入力インタフェースＩＮとの間の電気的接合は、例えばインジウムまたははんだバンプ（２４）を用いたバンプボンディングによって達成される。１次元検出器の場合（ＮまたはＭが１に等しい場合）、ダイオード出力インタフェースとＲＯセルの入力インタフェースとの間の接続はワイヤボンディングによって行われてもよい。モノリシックの検出器の場合、センサダイオードは読み出しチップ内に直接に構成され、バンプボンディングは必要ない。

図３には、特に利得切換回路（３０）の回路素子群の読み出しユニットセルＲＯ（１４）のアーキテクチャの概略図が示されている。また、読み出しユニットセルＲＯは、電荷積分構成のプリアンプ（３４）をベースとしたフロントエンドブロック（３２）を含む。プリアンプの利得は変更可能である。つまり、高利得に対しては固定の小寸法のフィードバックキャパシタＣｆ１が用いられるが、このキャパシタＣｆ１に比べてそれぞれ〜１０倍、〜１００倍の大きさの２つのキャパシタＣｆ２，Ｃｆ３が（キャパシタＣｆ１に対して並列に）挿入されると、利得は中程度の値または低い値へ低減される。利得の設定は外部信号によって通常動作モードに固定可能であるが、利得の制御はフロントエンド回路（３０）自体によって自動的に処理される。このために、プリアンプの出力が比較器（３６）によって連続して監視される。信号レベルが予め定められた閾値を超えると、利得切換論理回路（３８）がトリガされる。

閾値電圧は、チャネル／ピクセルの全てに共通であり、プリアンプ（３４）の出力範囲の境界に位置する。遅延段およびラッチをベースとした論理回路は、
・高利得から中利得への切り換えが出力をプリアンプの出力範囲へ戻すのに充分でない場合には、短い時間の後に、低利得への第２の切り換えが行われる、
・第１の切り換えの後、過渡応答に起因して信号スパイクが発生した場合、中利得から低利得への第２の切り換えを行ってはならない、
という規則にしたがって、フィードバックキャパシタＣｆ２，Ｃｆ３の挿入を制御する。

無負荷状態では、プリアンプ（３４）は低利得モードでのリセット状態に維持されるので、全てのフィードバックキャパシタＣｆ１〜Ｃｆ３が空となる。測定開始前の数ナノ秒間、キャパシタＣｆ２，Ｃｆ３はそれぞれ分離されるので、利得は高利得へセットされる。その後、リセットスイッチが開放され、入力電荷の積分が開始される。増幅器は、フィードバックキャパシタンス上に積分された入力電荷量に依存して自動で切り換えられる。出力電圧および（２ディジタルビットで符号化された）利得情報は、積分時間の終了時に、電荷サンプリング／ストレージモジュール（４０）においてサンプリングされる。同時に、これらの素子により、到来する電荷の識別が可能となる。

本発明の別の実施形態では、積分電荷をより詳細に監視可能である。図４に示されているように、連続的な入射線束に対して、時点Ｔ１は、この時点Ｔ１で低利得へ切り換えられていない全てのピクセル／読み出しチャネルが積分時間Ｔの終了時にも飽和しない位置に見出されうる。当該時点Ｔ１は、利得比および種々の利得範囲に依存して定められるが、１つの定められた装置については積分時間Ｔの一定の部分である。

（当該時点Ｔ１で）ピクセルのステータスが分析される場合、ピクセルは、２つのカテゴリ、すなわち最低利得にあるピクセルとそれ以外のピクセルとに分割可能である。前者は、積分時間Ｔの終了前に飽和するので、読み出しユニットセルＲＯ内に存在するシンプルディジタル論理回路により、時点Ｔ１で積分電荷の値をサンプリングキャパシタに蓄積（保持）することが決定されている。なお、当該信号は入射線束に一致し、（入射光子速度がサンプリング時間Ｔにわたって一定である、つまり擬似連続的であるとの仮定のもとに）測定値に比Ｔ／Ｔ１を乗算することで、積分時間内の全光子数を再構成することができる。

図４には、３つの異なる入射線束（２つのピクセルは同じ光子線束を有する）を有する４つのピクセルに対するプリアンプ（３４）の出力応答が示されている。すなわち
ａ）飽和を形成しない１つの線束（ライン１、三角形のシンボル）と、より高い２つの線束であって、ピクセルが時点Ｔ１では低利得であって、そのため内部ピクセル論理回路は、飽和が確認される時点Ｔでなく時点Ｔ１でのＶ_ｏｕｔのサンプリングを選択する、より高い２つの線束とである。

本発明の構成では、読み出しユニットセルＲＯ（ピクセル回路）に、
・例えば３つの利得を有する自動利得切換プリアンプ、
・ピクセルマトリクスへ転送される、時点Ｔ１を定める大域的信号、
・利得切換回路の時点Ｔ１でのステータスを評価し、その評価結果（ＢＩＴ＿１）を１つもしくは複数のラッチまたはフリップフロップに記憶するディジタル論理ブロック、
・ＢＩＴ＿１に基づいてサンプリングキャパシタのストレージスイッチを制御するディジタル論理ブロック、
・ＢＩＴ＿１に依存して、Ｔ１後にまたはＴ後であって次の収集が開始されるまでに、プリアンプをリセット状態に維持するディジタル論理ブロック；これは、入力信号が大きい場合の増幅器ダメージを回避するのに必要である、
・ピクセルから残りのアナログ情報およびディジタル情報とともにＢＩＴ＿１を読み出す手段、
の各フィーチャ部を設けなければならない。

このコンセプトは、任意の数の利得を有する利得切換回路（３０）にも適用可能であり、さらに、利得評価の実行回数の増大、Ｔ２，Ｔ３，…，Ｔｘおよび対応するディジタルラッチ（ＢＩＴ＿２…ＢＩＴ＿Ｘ）の加算、Ｒ^∧Ｘ［Ｒは利得切換プリアンプ（３４）の最後２つの利得の比である］の理論的な増大線束能力の設定による拡大も実行可能である。典型的には、当該比Ｒは１０であり、これにより、複数の評価時点Ｔｘを用いて、測定可能な光子線束の大きさを数オーダー拡大することができる。

当該コンセプトは、各ピクセルが複数の並列な固定利得段を有する場合にも適用可能である。この場合、ピクセル論理回路は、時点Ｔ１で、２番目に低い利得段が飽和していることまたは最低利得段が（収集時間Ｔでの低利得段の飽和に対応する）所定の閾値を上回っていることを評価しなければならず、そうである場合には、最低利得段の信号を時点Ｔ１でサンプリングする。この場合にもダイナミックレンジは２番目に低い利得に対する最低利得の比によって拡大され、またこの場合にも複数時点Ｔｘのコンセプトを適用可能である。

本発明の実現に要求される付加回路（３０）は、従来技術の検出器に比べてきわめて小さい（５％未満）７５×７５μｍ^２ピクセルの追加面積しか使用せず、動作中、無視できる程度の電力しか消費しない。利得切換回路（３０）の機能は、ＡＳＩＣにつき、連続可視光源を刺激体として用いて検査されている。予測ダイナミックレンジの拡大が実証されている。

ここに示した一般的なコンセプトにより、出願人による公知のJungfrau検出器のような装置のダイナミックレンジを、電力消費量、データボリュームおよびデータ品質の点でのいかなるコストもなく、また、無視できる程度の回路複雑性の増大のみで、１０倍近く拡大することができる。Jungfrau検出器の特別なケースでは、当該解決手段により、ピクセルごとに１秒あたり光子２．４Ｅ８個までの線束を測定可能となる。

ピクセル検出器が自動利得切換部を有さないが、ピクセルごとに並列の複数の固定利得段を有する場合には、同じコンセプトを適用して、最低利得段のダイナミックレンジの大きさを数オーダー拡大することができる。

Claims (10)

1. 検出装置（１４）であって、
   ａ）感光材料層（４）が設けられており、
   ｂ）前記感光材料層（４）内に配置されたＮ×Ｍ個の光検出器ダイオード（２）のアレイが設けられており、前記光検出器ダイオード（２）のそれぞれはバイアス電位インタフェース（１２）とダイオード出力インタフェースとを有し、前記光検出器ダイオード（２）のそれぞれの前記バイアス電位インタフェース（１２）はバイアス電位（Ｖ_ｂｉａｓ）に接続されており、
   ｃ）Ｎ×Ｍ個の高利得低雑音の読み出しユニットセル（ＲＯ）のアレイが設けられており、１つの読み出しユニットセル（ＲＯ）がそれぞれ１つの光検出器ダイオード（２）に対応しており、
   ｄ）各読み出しユニットセル（ＲＯ）には、
   ｄ１）前記ダイオード出力インタフェースを高利得の電荷‐電圧増幅手段（３４）に接続する入力インタフェース（ＩＮ）が設けられており、
   ｄ２）前記高利得の電荷‐電圧増幅手段（３４）は、複数の利得を有し、該複数の利得を自動で切り換え可能であり、
   ｄ３）前記高利得の電荷‐電圧増幅手段（３４）は、積分キャパシタ（Ｃｆ１，Ｃｆ２，Ｃｆ３，…）のアレイによって実現される複数の利得を有し、該複数の利得を自動で切り換え可能であり、
   ｄ４）前記積分キャパシタの電荷を監視し、かつ前記監視された積分キャパシタの電荷に依存してその時点の利得を別の利得へ切り換える、比較器およびディジタルブロック（３０）が設けられており、
   前記ディジタルブロック（３０）は、前記高利得の電荷‐電圧増幅手段（３２）が既に最低利得で動作している場合、予め定められたサンプリング時点（Ｔ１）で、前記積分キャパシタの電荷をサンプリングキャパシタに保持可能であるように構成されている、
   検出装置（１４）。
2. 前記ディジタルブロックは、積分中のいずれの時点でも前記積分キャパシタの電荷を比較可能であり、前記積分キャパシタの電荷が該電荷に対して予め定められた閾値に達した場合、別の利得へ切り換え可能であるように構成されている、
   請求項１記載の検出装置（１４）。
3. 前記ディジタルブロックは、その時点の利得をより低い利得へ切り換え可能であるように構成されている、
   請求項１または２記載の検出装置（１４）。
4. 前記ディジタルブロック（３０）は、前記高利得の電荷‐電圧増幅手段（３２）が既に最低利得で動作している場合、予め定められた複数のサンプリング時点（Ｔ１，Ｔ２，Ｔ３，…Ｔｘ）で、前記積分キャパシタの電荷をサンプリングキャパシタに保持可能であるように構成されている、
   請求項１から３までのいずれか１項記載の検出装置（１４）。
5. 前記ディジタルブロック（３０）は、予め定められた時点Ｔ１での信号のサンプリングを、自動利得切換の利得ビットとともにＢＩＴ１として符号化し、これにより、３つの利得とＴ１でのサンプリングの存在（ＢＩＴ１）とに対して２つの利得ビットしか必要とならない、
   請求項１から４までのいずれか１項記載の検出装置（１４）。
6. ディジタル論理ブロックは、Ｔ１後、ＢＩＴ＿１に依存してプリアンプをリセット状態に維持し、
   ＢＩＴ１がセットされていなかった場合には、時点Ｔの後、次の収集が実行されるまで、前記プリアンプをリセット状態に維持する、
   請求項５記載の検出装置（１４）。
7. 検出装置（１４）であって、
   ａ）感光材料層（４）が設けられており、
   ｂ）前記感光材料層（４）内に配置されたＮ×Ｍ個の光検出器ダイオード（２）のアレイが設けられており、前記光検出器ダイオード（２）のそれぞれはバイアス電位インタフェース（１２）とダイオード出力インタフェースとを有し、前記光検出器ダイオード（２）のそれぞれの前記バイアス電位インタフェース（１２）はバイアス電位（Ｖ_ｂｉａｓ）に接続されており、
   ｃ）Ｎ×Ｍ個の高利得低雑音の読み出しユニットセル（ＲＯ）のアレイが設けられており、１つの読み出しユニットセル（ＲＯ）がそれぞれ１つの光検出器ダイオード（２）に対応しており、
   ｄ）各読み出しユニットセル（ＲＯ）には、
   ｄ１）前記ダイオード出力インタフェースを高利得の電荷‐電圧増幅手段（３４）に接続する入力インタフェース（ＩＮ）が設けられており、
   ｄ２）前記高利得の電荷‐電圧増幅手段（３４）は、複数の利得を有し、該複数の利得を自動で切り換え可能であり、
   ｄ３）前記高利得の電圧増幅手段は、一定であるがそれぞれ異なる利得を有するかまたは付加的に並列の複数の利得段を有する１つもしくは複数の電荷‐電圧増幅器と、積分キャパシタの電荷を監視する比較器およびディジタルブロック（３０）とを含み、
   前記ディジタルブロック（３０）は、最低利得段が時点Ｔでまたは時点Ｔ前に飽和に達した場合に、予め定められたサンプリング時点（Ｔ１）で、前記最低利得段の信号をサンプリングキャパシタに保持可能であるように構成されており、この場合に、ＢＩＴ１もセットされる、検出装置（１４）。
8. 前記ディジタルブロック（３０）は、最低利得段が収集時点Ｔでまたは収集時点Ｔ前に飽和に達した場合に、予め定められた複数のサンプリング時点（Ｔ１，Ｔ２，Ｔ３，…Ｔｘ）で、前記最低利得段の信号をサンプリングキャパシタに保持可能であるように構成されている、
   請求項７記載の検出装置（１４）。
9. ディジタル論理ブロックは、Ｔ１後、ＢＩＴ＿１に依存して１つもしくは複数のプリアンプをリセット状態に維持し、
   ＢＩＴ１がセットされていなかった場合には、時点Ｔの後、次の収集が実行されるまで、前記１つもしくは複数のプリアンプをリセット状態に維持する、
   請求項７または８記載の検出装置（１４）。
10. ピクセルごとにまたは複数のピクセルについて並列に、前記読み出しユニットセル（ＲＯ）へのアクセスを許可し、前記積分キャパシタの電荷を読み出すために前記読み出しユニットセル（ＲＯ）からデータをデータ処理手段へ転送する、マルチプレクス手段が設けられている、
    請求項１から９までのいずれか１項記載の検出装置（１４）。

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