JP6592948B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、半導体装置の製造方法及び半導体装置に関するものである。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device.
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるGaNのバンドギャップは3.4eVであり、Siのバンドギャップ(1.1eV)及びGaAsのバンドギャップ(1.4eV)よりも大きく、高い破壊電界強度を有する。そのため、GaN等の窒化物半導体は、高電圧動作かつ高出力を得る電源用の半導体デバイスの材料として極めて有望である。 Nitride semiconductors have been studied for application to high breakdown voltage and high output semiconductor devices utilizing characteristics such as high saturation electron velocity and wide band gap. For example, the band gap of GaN that is a nitride semiconductor is 3.4 eV, which is larger than the band gap of Si (1.1 eV) and the band gap of GaAs (1.4 eV), and has a high breakdown electric field strength. Therefore, a nitride semiconductor such as GaN is extremely promising as a material for a semiconductor device for power supply that obtains high voltage operation and high output.
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)についての報告が数多くなされている。例えば、GaN系のHEMT(GaN−HEMT)では、GaNを電子走行層として、AlGaNを電子供給層として用いたAlGaN/GaNからなるHEMTが注目されている。AlGaN/GaNからなるHEMTでは、GaNとAlGaNとの格子定数差に起因した歪みがAlGaNに生じる。これにより発生したピエゾ分極及びAlGaNの自発分極差により、高濃度の2DEG(Two-Dimensional Electron Gas:2次元電子ガス)が得られる。 As semiconductor devices using nitride semiconductors, many reports have been made on field effect transistors, particularly high electron mobility transistors (HEMTs). For example, in a GaN-based HEMT (GaN-HEMT), an HEMT made of AlGaN / GaN using GaN as an electron transit layer and AlGaN as an electron supply layer has attracted attention. In the HEMT composed of AlGaN / GaN, strain caused by the difference in lattice constant between GaN and AlGaN occurs in AlGaN. High-density 2DEG (Two-Dimensional Electron Gas) is obtained by the piezoelectric polarization generated thereby and the spontaneous polarization difference of AlGaN.
GaN−HEMTを用いたデバイスとしては、GaN−HEMTモノリシックマイクロ波集積回路(MMIC:Monolithic. Microwave Integrated Circuit)があり、ミリ波帯無線通信システム、マイクロ波レーダーシステム等への応用が期待されている。一般的に、GaN−HEMT−MMICは、同一のSiC基板等の上に形成されたGaN−HEMT−HPA(ハイパワーアンプ)と入出力整合回路とにより形成されている。 As a device using GaN-HEMT, there is a GaN-HEMT monolithic microwave integrated circuit (MMIC), which is expected to be applied to millimeter wave radio communication systems, microwave radar systems, and the like. . Generally, a GaN-HEMT-MMIC is formed by a GaN-HEMT-HPA (high power amplifier) formed on the same SiC substrate or the like and an input / output matching circuit.
しかしながら、SiC基板は、Si基板等と比べて高価であり、また、大きな基板を形成することが困難であることから、GaN−HEMT−MMICは高価なものとなってしまう。従って、GaN−HEMT−MMICの低コスト化のためには、例えば、GaN−HEMT−HPAチップと、安価なSi基板を用いて作製した入出力整合回路チップとを用いて、異種チップ集積化及び再配線プロセスによりMMIC化することが極めて有効である。 However, since the SiC substrate is more expensive than a Si substrate or the like and it is difficult to form a large substrate, the GaN-HEMT-MMIC becomes expensive. Therefore, in order to reduce the cost of the GaN-HEMT-MMIC, for example, by using a GaN-HEMT-HPA chip and an input / output matching circuit chip manufactured using an inexpensive Si substrate, It is very effective to convert to MMIC by a rewiring process.
GaN−HEMT−MMICの場合、GaN−HEMT−HPAチップの放熱、及び、入出力整合回路チップのTSV(Through Substrate Via:基板貫通ビア配線)を介したグランド接地のため、各々のチップ裏面に金属膜が形成されている。このため、各々のチップを集積化及び再配線を行った後、各々のチップの裏面が露出するまで、モールド樹脂等をバックグラインド(研削)する工程が行われる。しかしながら、GaN−HEMT−HPAチップと入出力整合回路チップとでは、形成している基板の材料が異なるため、基板の厚み精度や研削レートの差により、歩留まりの低下や信頼性の低下を招いていた。 In the case of GaN-HEMT-MMIC, metal is attached to the back of each chip for heat dissipation of the GaN-HEMT-HPA chip and grounding via TSV (Through Substrate Via) of the input / output matching circuit chip. A film is formed. For this reason, after integrating and rewiring each chip, a step of back grinding (grinding) the mold resin or the like is performed until the back surface of each chip is exposed. However, since the GaN-HEMT-HPA chip and the input / output matching circuit chip are formed of different materials for the substrate, a decrease in yield and reliability is caused by the difference in substrate thickness accuracy and grinding rate. It was.
このため、異なる材料からなる基板を用いた複数のチップによりICを形成する場合において、低価格で、信頼性の高い半導体装置の製造方法が求められている。 For this reason, in the case of forming an IC with a plurality of chips using substrates made of different materials, there is a demand for a low-cost and highly reliable method for manufacturing a semiconductor device.
本実施の形態の一観点によれば、表面側に形成された電極と表面側から裏面側に貫通する貫通電極とを有する第1の半導体チップと、表面側に形成された電極と表面側から裏面側に貫通する貫通電極とを有する第2の半導体チップとを、前記第1の半導体チップ及び前記第2の半導体チップの裏面側において、樹脂により固定する工程と、前記樹脂をエッチングにより除去することにより、前記第1の半導体チップの裏面側及び第2の半導体チップの裏面側を露出させる工程と、前記第1の半導体チップの裏面側及び第2の半導体チップの裏面側に、共通電極を形成する工程と、を有し、前記第1の半導体チップは、SiC基板の表面側に窒化物半導体層により半導体素子が形成されており、前記第2の半導体チップは、Si基板の表面側に、抵抗、キャパシタ、インダクタンスのうちの1または2以上が形成されており、前記第1の半導体チップの裏面側及び第2の半導体チップの裏面側を露出させる工程は、前記第1の半導体チップ及び前記第2の半導体チップの裏面側より、前記樹脂を所定の厚さになるまで研削する工程と、前記研削された面の上にレジストパターンを形成し、前記レジストパターンの形成されていない領域の樹脂をエッチングにより除去することにより、前記第1の半導体チップの裏面側及び前記第2の半導体チップの裏面側を露出させる工程と、を有することを特徴とする。
According to one aspect of the present embodiment, a first semiconductor chip having an electrode formed on the front surface side and a through electrode penetrating from the front surface side to the back surface side, and an electrode formed on the front surface side and from the front surface side A step of fixing a second semiconductor chip having a penetrating electrode penetrating on the back side with a resin on the back side of the first semiconductor chip and the second semiconductor chip, and removing the resin by etching A step of exposing the back surface side of the first semiconductor chip and the back surface side of the second semiconductor chip; and a common electrode on the back surface side of the first semiconductor chip and the back surface side of the second semiconductor chip. A semiconductor element is formed of a nitride semiconductor layer on the surface side of the SiC substrate, and the second semiconductor chip is on the surface side of the Si substrate. Resistors, capacitors, one or more of the inductance are formed, exposing the back side of the first semiconductor chip on the back surface side and the second semiconductor chip, said first semiconductor chip and the A step of grinding the resin from the back surface side of the second semiconductor chip to a predetermined thickness, a resist pattern formed on the ground surface, and a resin in a region where the resist pattern is not formed the is removed by etching, characterized Rukoto to have a, thereby exposing the back surface side of the first semiconductor chip on the back side and the second semiconductor chip.
開示の半導体装置の製造方法によれば、異なる材料からなる基板を用いた複数のチップにより形成されるICを低価格で、高い信頼性で、製造することができる。 According to the disclosed method for manufacturing a semiconductor device, an IC formed by a plurality of chips using substrates made of different materials can be manufactured at low cost and with high reliability.
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。 The form for implementing is demonstrated below. In addition, about the same member etc., the same code | symbol is attached | subjected and description is abbreviate | omitted.
〔第1の実施の形態〕
最初に、異なる材料からなる基板を用いた複数のチップにより形成されるMMICについて説明する。このMMICは、図1に示されるように、例えば、3つのチップ、即ち、SiC基板11を用いた第1の半導体チップ10、Si基板21を用いた第2の半導体チップ20、Si基板31を用いた第3の半導体チップ30により形成されている。第1の半導体チップ10、第2の半導体チップ20及び第3の半導体チップ30の表面側には、層間絶縁膜51と金属により形成された配線52により再配線層50が形成されており、再配線層50により、各々の半導体チップ間が電気的に接続されている。第1の半導体チップ10、第2の半導体チップ20及び第3の半導体チップ30の裏面側には、放熱のため、及び、グランド接地のため、共通電極となる金属膜60が形成されている。尚、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の厚さは、約100μmであり、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30は、モールド樹脂40により接合されている。
[First Embodiment]
First, an MMIC formed by a plurality of chips using substrates made of different materials will be described. As shown in FIG. 1, the MMIC includes, for example, three chips, that is, a
第1の半導体チップ10は、GaN−HEMT−HPAチップである。具体的には、第1の半導体チップ10の表面に形成されたGaN等の窒化物半導体層12には半導体回路が形成されており、窒化物半導体層12の上には、ゲート電極(G)、ソース電極(S)、ドレイン電極(D)等の表面側電極13が形成されている。第2の半導体チップ20は、入力側整合回路チップであり、Si基板21の表面及び裏面には、酸化シリコン膜22a、22bが形成されている。また、表面側の酸化シリコン膜22aの上には、表面側電極23、キャパシタ24や抵抗25等の電子素子が形成されている。第3の半導体チップ30は、出力側整合回路チップであり、Si基板31の表面及び裏面には、酸化シリコン膜32a、32bが形成されている。また、表面側の酸化シリコン膜32aの上には、表面側電極33、キャパシタ34やインダクタンス35等の電子素子が形成されている。
The
また、第1の半導体チップ10、第2の半導体チップ20及び第3の半導体チップ30には、表面側電極13、23、33の一部と裏面側に形成される金属膜60とを接続するための貫通電極となるTSV配線17、27、37が、銅等により形成されている。
Further, the
図1に示すようなMMICを作製する際には、最初に、図2(a)に示すように、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の表面側を揃えて配置し、半導体チップの裏面側よりモールド樹脂40で固める。この後、モールド樹脂40により固められた第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の表面側に再配線層50を形成する。再配線層50は、層間絶縁膜51及び配線52より形成されている。具体的には、再配線層50は、層間絶縁膜51となる絶縁膜の成膜、貫通電極を形成するための絶縁膜のエッチング、絶縁膜が除去された領域及び絶縁膜の表面において配線52を形成するための金属膜を成膜することにより形成されている。
When manufacturing the MMIC as shown in FIG. 1, first, as shown in FIG. 2A, the surface side of the
次に、図2(b)に示すように、各々の半導体チップの裏面側に金属膜60を形成するため、各々の半導体チップの裏面側のモールド樹脂40を研削により除去し、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の裏面を露出させる。しかしながら、第1の半導体チップ10を形成しているSiC基板11の厚さと、第2の半導体チップ20及び第3の半導体チップ30を形成しているSi基板21、31の厚さが、許容精度の範囲内で僅かにずれている場合がある。また、各々の半導体チップを形成している基板の材料により研削レートも異なる。
Next, as shown in FIG. 2B, in order to form the
このため、図2(b)に示されるように、第2の半導体チップ20及び第3の半導体チップ30の裏面側における酸化シリコン膜22b及び32bまでも、研削により除去されてしまう場合がある。このように、第2の半導体チップ20及び第3の半導体チップ30の裏面側における酸化シリコン膜22b及び32bが除去されてしまうと、Si基板21及び31の裏面に、共通電極となる金属膜60が直接成膜されるため、Siと金属とが接触する。このため、製造される半導体装置の信頼性が低下してしまう。また、Si基板21及び31を形成しているSiと、SiC基板11を形成しているSiCとでは、研削レートが異なるため、裏面側において半導体チップにより凹凸が形成される場合がある。このように、裏面側において半導体チップにより凹凸が形成されると、裏面側に金属膜60を形成する際に、ボイドが形成され、放熱特性や、グランド電位等に悪影響を与える場合がある。
For this reason, as shown in FIG. 2B, even the
(半導体装置の製造方法)
次に、本実施の形態における半導体装置の製造方法について説明する。本実施の形態のける半導体装置の製造方法は、図1に示される構造のMMICを高い信頼性で製造することのできる半導体装置の製造方法である。
(Method for manufacturing semiconductor device)
Next, a method for manufacturing a semiconductor device in the present embodiment will be described. The method for manufacturing a semiconductor device according to the present embodiment is a method for manufacturing a semiconductor device capable of manufacturing the MMIC having the structure shown in FIG. 1 with high reliability.
最初に、図3に示すように、支持基板70の上に粘着層71を形成する。支持基板70にはガラス基板等を用いることができ、粘着層71には常温では粘着力があり、熱を加えることにより粘着力が弱まり、付着していたものを容易に剥がすことのできる粘着シートを用いることができる。
First, as shown in FIG. 3, the
次に、図4に示すように、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の表面側が、粘着層71に接するように、フリップチップボンダーやチップマウンターにより粘着層71の上に実装し仮固定する。
Next, as shown in FIG. 4, the
第1の半導体チップ10は、SiC基板11にGaN−HEMT−HPAが形成されているものである。具体的には、図5(a)に示されるようなSiCウェハ81に形成されたGaN−HEMT−HPAをダイシング等によりチップごとに分離することにより形成されたGaN−HEMT−HPAチップである。具体的には、第1の半導体チップ10の表面には窒化物半導体層12により半導体回路が形成されており、窒化物半導体層12の上には、ゲート電極、ソース電極、ドレイン電極等の表面側電極13が形成されている。また、第1の半導体チップ10の裏面側には裏面側電極16が形成されており、必要に応じて、表面側電極13の一部と裏面側電極16とは、第1の半導体チップ10を貫通する銅等により形成されたTSV配線17により接続されている。
The
また、第2の半導体チップ20及び第3の半導体チップ30は、Si基板に整合回路が形成されているものであり、図5(b)に示されるようなSiウェハ82に形成された各々の整合回路をダイシング等によりチップごとに分離することにより形成される。尚、図5(c)は、SiCウェハ81、Siウェハ82より、各々分離された第1の半導体チップ10、第2の半導体チップ20及び第3の半導体チップ30をモールド樹脂40で固めることにより形成された後述する疑似ウェハ83の様子を示す。
In addition, the
第2の半導体チップ20は、入力側整合回路チップであり、Si基板21の表面及び裏面には、酸化シリコン膜22a、22bが形成されている。表面側の酸化シリコン膜22aの上には、表面側電極23、キャパシタ24や抵抗25等の電子素子が形成されている。また、第2の半導体チップ20の裏面側の酸化シリコン膜22bの上には裏面側電極26が形成されており、表面側電極23の一部と裏面側電極26とは、第2の半導体チップ20を貫通する銅等により形成されたTSV配線27により接続されている。
The
第3の半導体チップ30は、出力側整合回路チップであり、Si基板31の表面及び裏面には、酸化シリコン膜32a、32bが形成されている。表面側の酸化シリコン膜32aの上には、表面側電極33、キャパシタ34等の電子素子が形成されている。また、第3の半導体チップ30の裏面側の酸化シリコン膜32bの上には裏面側電極36が形成されており、表面側電極33の一部と裏面側電極36とは、第3の半導体チップ30を貫通する銅等により形成されたTSV配線37により接続されている。
The
次に、図6に示すように、粘着層71の上に仮固定されている第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の裏面側に、液状のモールド樹脂40を塗布し、プレスにより平坦化した状態で、モールド樹脂40を硬化させて固める。これにより、硬化したモールド樹脂40により、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30が固定される。固められたモールド樹脂40の形状は、図5(c)に示されるような、疑似ウェハ83となるようにウェハ状に形成する。
Next, as shown in FIG. 6, a liquid mold resin is formed on the back side of the
次に、図7に示すように、支持基板70及び粘着層71を加熱して、支持基板70及び粘着層71を剥離する。これにより、図5(c)に示されるような、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30をモールド樹脂40により固めた疑似ウェハ83が形成される。この疑似ウェハ83においては、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の表面側が露出している。
Next, as shown in FIG. 7, the support substrate 70 and the
次に、図8に示すように、疑似ウェハ83において、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の表面側に、層間絶縁膜51を形成する。層間絶縁膜51は、疑似ウェハ83の第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の表面側に、液体のポリイミド等の溶液を塗布した後、キュアすることにより形成する。
Next, as illustrated in FIG. 8, an
次に、図9に示すように、層間絶縁膜51にビア電極を形成するためのビア開口51aを形成する。具体的には、層間絶縁膜51の上に、フォトレジストを塗布し、露光装置により露光、現像を行うことにより、ビア開口51aが形成される領域に開口部を有するレジストパターン72を形成する。この後、レジストパターン72が形成されていない領域の層間絶縁膜51をドライエッチングにより除去することにより、層間絶縁膜51にビア開口51aを形成する。尚、ビア開口51aが形成された層間絶縁膜51は、疑似ウェハ83に液体の感光性ポリイミド等の感光性樹脂を塗布し、露光装置による露光を行い、露光されていない領域の感光性樹脂を除去し、キュア等することにより形成してもよい。この後、レジストパターン72は有機溶剤等により除去する。
Next, as shown in FIG. 9, a via opening 51 a for forming a via electrode is formed in the
次に、図10に示すように、ビア電極52a及び表面電極52bを形成することにより、配線52を形成する。尚、ビア電極52a及び表面電極52bにより形成される配線52は、再配線とも呼ばれる。具体的には、Ti/Cuにより形成された不図示のシードメタルをスパッタリングにより成膜し、シードメタルの上に不図示のレジストパターン等を形成した後、銅(Cu)メッキを行う。これにより、層間絶縁膜51におけるビア開口51aにビア電極52aを形成し、層間絶縁膜51の表面に表面電極52bを形成する。この後、レジストパターンを有機溶剤等により除去し、露出したシードメタルは、ミリング等により除去する。これにより、層間絶縁膜51と配線52により再配線層50が形成される。この際、ビア電極52aによりインダクタンス35も同時に形成される。尚、ビア電極52a及び表面電極52bは、スパッタリングによりAlを成膜することにより形成したものであってもよい。
Next, as shown in FIG. 10, the
次に、図11に示すように、疑似ウェハ83の裏面側のモールド樹脂40を研削するために、サポート基板73に、疑似ウェハ83の表面側となる再配線層50が形成されている側を熱可塑性接着剤74により貼り付ける。サポート基板73は、例えば、ガラス基板等が用いられる。
Next, as shown in FIG. 11, in order to grind the
次に、図12に示すように、疑似ウェハ83の裏面側のモールド樹脂40を第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の裏面側が露出する手前まで、研削により除去する。即ち、疑似ウェハ83の裏面側において、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の裏面が、モールド樹脂40により薄く覆われた状態、例えば、厚さが10μmとなるまで研削により除去する。
Next, as shown in FIG. 12, the
次に、図13に示すように、第1の半導体チップ10の裏面側に開口部40a、第2の半導体チップ20の裏面側に開口部40b、第3の半導体チップ30の裏面側に開口部40cを形成する。具体的には、研削されたモールド樹脂40の表面に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部40a、40b、40cが形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域のモールド樹脂40をドライエッチング等により除去することにより、開口部40a、40b、40cを形成し、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の裏面を露出させる。これにより、第1の半導体チップ10の裏面側における裏面側電極16、第2の半導体チップ20の裏面側における裏面側電極26、第3の半導体チップ30の裏面側における裏面側電極36が露出する。このように形成される開口部40aは裏面側電極16よりも狭い領域に形成され、開口部40bは裏面側電極26よりも狭い領域に形成され、開口部40cは裏面側電極36よりも狭い領域に形成される。この後、不図示のレジストパターンは、有機溶剤等により除去する。
Next, as shown in FIG. 13, the opening 40 a is formed on the back side of the
次に、図14に示すように、第1の半導体チップ10の裏面側における裏面側電極16、第2の半導体チップ20の裏面側における裏面側電極26、第3の半導体チップ30の裏面側における裏面側電極36の上に、第1の金属膜61、62、63を形成する。第1の金属膜61、62、63は、Cu、Au、Ag、Pt、In、Sn、Ni等を含む単層膜や多層膜を無電解メッキにより形成する。尚、第1の金属膜61は、第1の半導体チップ10よりも狭い領域に形成されており、第1の金属膜62は、第2の半導体チップ20よりも狭い領域に形成されており、第1の金属膜63は、第3の半導体チップ30よりも狭い領域に形成されている。このように、開口部40a、40b、40cを第1の金属膜61、62、63により埋め込むことにより、モールド樹脂40と開口部40a、40b、40cに形成された第1の金属膜61、62、63との高さを略同じにすることができる。
Next, as shown in FIG. 14, the
次に、図15に示すように、第1の金属膜61、62、63が形成されている疑似ウェハ83の裏面側に、シードメタルを成膜した後、Auメッキにより第2の金属膜64を形成する。シードメタルは、スパッタリングによりTi/Au(20nm/0.2μm)膜を成膜することにより形成し、Auメッキ膜は膜厚が3μmのAuメッキを行うことにより形成する。これにより、疑似ウェハ83の裏面側には、第1の金属膜61、62、63及び第2の金属膜64からなる共通電極となる金属膜60が形成される。
Next, as shown in FIG. 15, after depositing a seed metal on the back surface side of the
次に、図16に示すように、疑似ウェハ83よりサポート基板73を剥離した後、熱可塑性接着剤74を除去する。これにより、本実施の形態における半導体装置であるGaN−HEMT−MMICを作製することができる。図17は、このGaN−HEMT−MMICのモールド樹脂の一部を透過した上面図である。
Next, as shown in FIG. 16, after the
本実施の形態においては、第2の半導体チップ20及び第3の半導体チップ30の裏面側のモールド樹脂40を除去する際に、裏面側の酸化シリコン膜22b、32bが除去されないため、半導体装置の信頼性が低下することを抑制することができる。また、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の裏面は、研削により除去されないため、半導体チップ間において研削レートの相違による凹凸が生じることはない。また、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の表面側及び裏面側の縁の一部にも、モールド樹脂40が形成されており、半導体チップ間は強く接合されているため、熱膨張等により半導体チップが分離することはない。
In the present embodiment, when the
〔第2の実施の形態〕
(半導体装置の製造方法)
次に、第2の実施の形態における半導体装置の製造方法について説明する。本実施の形態のける半導体装置の製造方法は、図1に示される構造のMMICを高い信頼性で製造することのできる半導体装置の製造方法である。
[Second Embodiment]
(Method for manufacturing semiconductor device)
Next, a method for manufacturing a semiconductor device in the second embodiment will be described. The method for manufacturing a semiconductor device according to the present embodiment is a method for manufacturing a semiconductor device capable of manufacturing the MMIC having the structure shown in FIG. 1 with high reliability.
最初に、図18に示すように、支持基板70の上に粘着層71を形成する。支持基板70にはガラス基板等を用いることができ、粘着層71には常温では粘着力があり、熱を加えることにより粘着力が弱まり、付着していたものを容易に剥がすことのできる粘着シートを用いることができる。
First, as shown in FIG. 18, the
次に、図19に示すように、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の表面側が、粘着層71に接するように、フリップチップボンダーやチップマウンターにより粘着層71の上に実装し仮固定する。
Next, as shown in FIG. 19, the
第1の半導体チップ10は、SiC基板11にGaN−HEMT−HPAが形成されているGaN−HEMT−HPAチップである。具体的には、第1の半導体チップ10の表面には窒化物半導体層12により半導体回路が形成されており、窒化物半導体層12の上には、ゲート電極、ソース電極、ドレイン電極等の表面側電極13が形成されている。また、第1の半導体チップ10の裏面側には裏面側電極16が形成されており、必要に応じて表面側電極13の一部と裏面側電極16とは、第1の半導体チップ10を貫通する銅等により形成されたTSV配線17により接続されている。裏面側電極16の上には、第1の金属膜61がメッキにより形成されている。
The
第2の半導体チップ20は、入力側整合回路チップであり、Si基板21の表面及び裏面には、絶縁膜となる酸化シリコン膜22a、22bが形成されている。表面側の酸化シリコン膜22aの上には、表面側電極23、キャパシタ24や抵抗25等の電子素子が形成されている。また、第2の半導体チップ20の裏面側の酸化シリコン膜22bの上には裏面側電極26が形成されており、表面側電極23の一部と裏面側電極26とは、第2の半導体チップ20を貫通する銅等により形成されたTSV配線27により接続されている。裏面側電極26の上には、第1の金属膜62がメッキにより形成されている。
The
第3の半導体チップ30は、出力側整合回路チップであり、Si基板31の表面及び裏面には、絶縁膜となる酸化シリコン膜32a、32bが形成されている。表面側の酸化シリコン膜32aの上には、表面側電極33、キャパシタ34等の電子素子が形成されている。また、第3の半導体チップ30の裏面側の酸化シリコン膜32bの上には裏面側電極36が形成されており、表面側電極33の一部と裏面側電極36とは、第3の半導体チップ30を貫通する銅等により形成されたTSV配線37により接続されている。裏面側電極36の上には、第1の金属膜63がメッキにより形成されている。
The
尚、本実施の形態においては、第1の金属膜61、62、63は、Cu、Au、Ag、Pt、In、Sn、Ni等を含む単層膜や多層膜を膜厚が10μm以上となるように成膜することにより形成されている。また、第1の金属膜61は、第1の半導体チップ10よりも狭い領域に形成されており、第1の金属膜62は、第2の半導体チップ20よりも狭い領域に形成されており、第1の金属膜63は、第3の半導体チップ30よりも狭い領域に形成されている。
In the present embodiment, the
次に、図20に示すように、粘着層71の上に仮固定されている第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の裏面側より、液状のモールド樹脂40を塗布し、プレスにより平坦化した状態で、モールド樹脂40を固める。これにより、硬化したモールド樹脂40により、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30が固定される。固められたモールド樹脂40の形状は、図5(c)に示されるように、疑似ウェハ83となるようにウェハ状に形成する。
Next, as shown in FIG. 20, liquid mold resin is formed from the back side of the
次に、図21に示すように、支持基板70及び粘着層71を加熱して、支持基板70及び粘着層71を剥離する。これにより、図5(c)に示されるような、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30をモールド樹脂40により固めた疑似ウェハ83が形成される。この疑似ウェハ83では、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の表面側が露出している。
Next, as shown in FIG. 21, the support substrate 70 and the
次に、図22に示すように、疑似ウェハ83において、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の表面側に、層間絶縁膜51を形成する。層間絶縁膜51は、疑似ウェハ83の第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の表面側に、液体のポリイミド等の溶液を塗布した後、キュアすることにより形成する。
Next, as shown in FIG. 22, an
次に、図23に示すように、層間絶縁膜51にビア電極を形成するためのビア開口51aを形成する。具体的には、層間絶縁膜51の上に、フォトレジストを塗布し、露光装置により露光、現像を行うことにより、ビア開口51aが形成される領域に開口部を有するレジストパターン72を形成する。この後、レジストパターン72が形成されていない領域の層間絶縁膜51をドライエッチングにより除去することにより、層間絶縁膜51にビア開口51aを形成する。尚、ビア開口51aが形成された層間絶縁膜51は、疑似ウェハ83に液体の感光性ポリイミド等の感光性樹脂を塗布し、露光装置による露光を行い、露光されていない領域の感光性樹脂を除去し、キュア等することにより形成してもよい。この後、レジストパターン72は有機溶剤等により除去する。
Next, as shown in FIG. 23, a via
次に、図24に示すように、ビア電極52a及び表面電極52bを形成することにより、配線52を形成する。尚、ビア電極52a及び表面電極52bにより形成される配線52は、再配線とも呼ばれる。具体的には、Ti/Cuにより形成された不図示のシードメタルをスパッタリングにより成膜し、シードメタルの上に不図示のレジストパターン等を形成した後、銅(Cu)メッキを行う。これにより、層間絶縁膜51におけるビア開口51aにビア電極52aを形成し、層間絶縁膜51の表面に表面電極52bを形成する。この後、レジストパターンを有機溶剤等により除去し、露出したシードメタルは、ミリング等により除去する。これにより、層間絶縁膜51と配線52により再配線層50が形成される。この際、ビア電極52aによりインダクタンス35も同時に形成される。尚、ビア電極52a及び表面電極52bは、スパッタリングによりAlを成膜することにより形成したものであってもよい。
Next, as shown in FIG. 24, the
次に、図25に示すように、疑似ウェハ83の裏面側のモールド樹脂40を研削するために、サポート基板73に、疑似ウェハ83の表面側となる再配線層50が形成されている側を熱可塑性接着剤74により貼り付ける。サポート基板73は、例えば、ガラス基板等が用いられる。
Next, as shown in FIG. 25, in order to grind the
次に、図26に示すように、疑似ウェハ83の裏面側のモールド樹脂40を第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の裏面側における第1の金属膜61、62、63が露出するまで、研削により除去する。この際、半導体チップの高さの差が±2μm程度であっても、第1の金属膜61、62、63の厚さは10μm以上ある。よって、疑似ウェハ83の裏面側のモールド樹脂40を除去する際に、第1の金属膜61、62、63が多少除去されても完全に除去されることはない。
Next, as shown in FIG. 26, the
次に、図27に示すように、第1の金属膜61、62、63が形成されている疑似ウェハ83の裏面側に、シードメタルを成膜した後、Auメッキにより第2の金属膜64を形成する。シードメタルは、スパッタリングによりTi/Au(20nm/0.2μm)膜を成膜することにより形成し、Auメッキ膜は膜厚が3μmのAuメッキを行うことにより形成する。これにより、疑似ウェハ83の裏面側には、第1の金属膜61、62、63及び第2の金属膜64からなる共通電極となる金属膜60が形成される。
Next, as shown in FIG. 27, after depositing a seed metal on the back surface side of the
次に、図28に示すように、疑似ウェハ83よりサポート基板73を剥離した後、熱可塑性接着剤74を除去する。これにより、本実施の形態における半導体装置であるGaN−HEMT−MMICを作製することができる。
Next, as shown in FIG. 28, after the
本実施の形態においては、第2の半導体チップ20及び第3の半導体チップ30の裏面側のモールド樹脂40を除去する際に、裏面側の酸化シリコン膜22b、32bが除去されないため、半導体装置の信頼性が低下することを抑制することができる。また、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の裏面は、研削により除去されないため、半導体チップ間において研削レートの相違による凹凸が生じることはない。また、第1の半導体チップ10、第2の半導体チップ20、第3の半導体チップ30の表面側及び裏面側の縁の一部にも、モールド樹脂40が形成されており、半導体チップ間は強く接合されているため、熱膨張等により半導体チップが分離することはない。
In the present embodiment, when the
尚、上記以外の内容については、第1の実施の形態と同様である。 The contents other than the above are the same as in the first embodiment.
〔第3の実施の形態〕
次に、第3の実施の形態における高周波増幅器について、図29に基づき説明する。本実施の形態における高周波増幅器は、第1または第2の実施の形態における半導体装置を用いた高周波増幅器である。本実施の形態における高周波増幅器470は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器470は、ディジタル・プレディストーション回路471、ミキサー472a、472b、パワーアンプ473及び方向性結合器474を備えている。ディジタル・プレディストーション回路471は、入力信号の非線形歪みを補償する。ミキサー472a、472bは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ473は、交流信号とミキシングされた入力信号を増幅する。本実施の形態においては、パワーアンプ473は、第1または第2の実施の形態における半導体装置を有している。方向性結合器474は、入力信号や出力信号のモニタリング等を行なう。また、本実施の形態における高周波増幅器は、例えば、スイッチの切り替えにより、ミキサー472により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路471に送出することが可能である。
[Third Embodiment]
Next, the high frequency amplifier in 3rd Embodiment is demonstrated based on FIG. The high-frequency amplifier in the present embodiment is a high-frequency amplifier using the semiconductor device in the first or second embodiment. The
本実施の形態における高周波増幅器は、第1または第2の実施の形態における半導体装置を有しているため、信頼性の高い高周波高出力増幅器を得ることができる。また、このような高周波高出力増幅器を用いた送信・受信モジュールにおいては、信頼性の高い通信、レーダー、センサー、電波妨害器等のシステム機器を提供することができる。 Since the high-frequency amplifier in this embodiment includes the semiconductor device in the first or second embodiment, a highly reliable high-frequency high-power amplifier can be obtained. In addition, in the transmission / reception module using such a high-frequency, high-power amplifier, it is possible to provide system equipment such as highly reliable communication, radar, sensors, and radio wave jammers.
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。 Although the embodiment has been described in detail above, it is not limited to the specific embodiment, and various modifications and changes can be made within the scope described in the claims.
上記の説明に関し、更に以下の付記を開示する。
(付記1)
表面側に形成された電極と表面側から裏面側に貫通する貫通電極とを有する第1の半導体チップと、表面側に形成された電極と表面側から裏面側に貫通する貫通電極とを有する第2の半導体チップとを、前記第1の半導体チップ及び前記第2の半導体チップの裏面側において、樹脂により固定する工程と、
前記樹脂をエッチングにより除去することにより、前記第1の半導体チップの裏面側及び第2の半導体チップの裏面側を露出させる工程と、
前記第1の半導体チップの裏面側及び第2の半導体チップの裏面側に、共通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記2)
前記樹脂により固定する工程後、
前記第1の半導体チップ及び前記第2の半導体チップの表面側に配線を形成することにより、前記第1の半導体チップの表面側の電極と前記第2の半導体チップの表面側の電極とを接続する再配線を形成する工程を含むことを特徴とする付記1に記載の半導体装置の製造方法。
(付記3)
前記第1の半導体チップの裏面側及び第2の半導体チップの裏面側を露出させる工程は、
前記樹脂の上にレジストパターンを形成する工程と、
前記レジストパターンの形成されていない領域の樹脂をエッチングにより除去し、前記第1の半導体チップの裏面側及び第2の半導体チップの裏面側を露出させる工程と、
を含むものであることを特徴とする付記1または2に記載の半導体装置の製造方法。
(付記4)
前記第1の半導体チップの裏面側及び第2の半導体チップの裏面側を露出させる工程は、
前記第1の半導体チップ及び前記第2の半導体チップの裏面側より、前記樹脂を所定の厚さになるまで研削する工程と、
前記研削された面の上にレジストパターンを形成し、前記レジストパターンの形成されていない領域の樹脂をエッチングにより除去することにより、前記第1の半導体チップの裏面側及び第2の半導体チップの裏面側を露出させる工程と、
を有することを特徴とする付記1から3のいずれかに記載の半導体装置の製造方法。
(付記5)
前記共通電極を形成する工程は、
前記第1の半導体チップの裏面側及び第2の半導体チップの裏面側に第1の金属膜を形成する工程と、
前記第1の金属膜の上に、メッキにより第2の金属膜を形成する工程と、
を含むものであることを特徴とする付記1から4のいずれかに記載の半導体装置の製造方法。
(付記6)
表面側及び裏面側に形成された電極と表面側の電極と裏面側の電極とを接続する貫通電極とを有する第1の半導体チップと、表面側及び裏面側に形成された電極と表面側の電極と裏面側の電極とを接続する貫通電極とを有する第2の半導体チップとを、前記第1の半導体チップ及び前記第2の半導体チップの裏面側において、樹脂により固定する工程と、
前記樹脂を研削により除去することにより、前記第1の半導体チップの裏面側の電極及び第2の半導体チップの裏面側の電極を露出させる工程と、
前記第1の半導体チップの裏面側の電極と第2の半導体チップの裏面側の電極とを接続する共通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記7)
前記樹脂により固定する工程の後、
前記第1の半導体チップ及び前記第2の半導体チップの表面側に配線を形成することにより、前記第1の半導体チップの表面側の電極と前記第2の半導体チップの表面側の電極とを接続する再配線を形成する工程を含むことを特徴とする付記6に記載の半導体装置の製造方法。
(付記8)
前記研削の前における前記第1の半導体チップの裏面側の電極及び前記第2の半導体チップの裏面側の電極の厚さは、10μm以上であることを特徴とする付記7に記載の半導体装置の製造方法。
(付記9)
前記第1の半導体チップと前記第2の半導体チップとを前記樹脂により固定する工程は、
支持基板の上の粘着層に、前記第1の半導体チップ及び前記第2の半導体チップの表面側を貼り付ける工程と、
前記支持基板の前記粘着層に貼り付けられた、前記第1の半導体チップ及び前記第2の半導体チップの裏面側に樹脂を供給した後、硬化させる工程と、
前記樹脂により前記第1の半導体チップと前記第2の半導体チップとが固定されたものより、前記粘着層及び前記支持基板を剥離する工程と、
を含むものであることを特徴とする付記1から8のいずれかに記載の半導体装置の製造方法。
(付記10)
前記第1の半導体チップは、SiC基板の表面側に窒化物半導体層により半導体素子が形成されており、
前記第2の半導体チップは、Si基板の表面側に、抵抗、キャパシタ、インダクタンスのうちの1または2以上が形成されていることを特徴とする付記1から9のいずれかに記載の半導体装置の製造方法。
(付記11)
前記第2の半導体チップは、複数設けられていることを特徴とする付記1から10のいずれかに記載の半導体装置の製造方法。
(付記12)
表面側に形成された電極と表面側から裏面側に貫通する貫通電極とを有する第1の半導体チップと、
表面側に形成された電極と表面側から裏面側に貫通する貫通電極とを有する第2の半導体チップと、
前記第1の半導体チップ及び前記第2の半導体チップを固定する樹脂と、
前記第1の半導体チップの裏面と前記第2の半導体チップの裏面とを接続する共通電極と、
を有し、
前記第1の半導体チップは、SiC基板に形成されたものであって、
前記第2の半導体チップを形成している半導体基板は、前記第1の半導体チップを形成している半導体基板とは異なる材料により形成されていることを特徴とする半導体装置。
(付記13)
前記第1の半導体チップは、SiC基板にGaNを含む半導体層により半導体素子が形成されたものであって、
前記第2の半導体チップは、Si基板に電子素子が形成されたものであることを特徴とする付記12に記載の半導体装置。
(付記14)
前記第2の半導体チップは、複数設けられていることを特徴とする付記12または13に記載の半導体装置。
(付記15)
付記12から14のいずれかに記載の半導体装置を有することを特徴とする増幅器。
In addition to the above description, the following additional notes are disclosed.
(Appendix 1)
A first semiconductor chip having an electrode formed on the front surface side and a through electrode penetrating from the front surface side to the back surface side; and an electrode formed on the front surface side and a through electrode penetrating from the front surface side to the back surface side. Fixing the two semiconductor chips with a resin on the back side of the first semiconductor chip and the second semiconductor chip;
Exposing the back side of the first semiconductor chip and the back side of the second semiconductor chip by removing the resin by etching; and
Forming a common electrode on the back side of the first semiconductor chip and the back side of the second semiconductor chip;
A method for manufacturing a semiconductor device, comprising:
(Appendix 2)
After the step of fixing with the resin,
The wiring on the surface side of the first semiconductor chip and the second semiconductor chip is connected to connect the electrode on the surface side of the first semiconductor chip and the electrode on the surface side of the second semiconductor chip. The method for manufacturing a semiconductor device according to
(Appendix 3)
Exposing the back side of the first semiconductor chip and the back side of the second semiconductor chip,
Forming a resist pattern on the resin;
Removing the resin in a region where the resist pattern is not formed by etching, exposing the back surface side of the first semiconductor chip and the back surface side of the second semiconductor chip;
The method for manufacturing a semiconductor device according to
(Appendix 4)
Exposing the back side of the first semiconductor chip and the back side of the second semiconductor chip,
Grinding the resin from the back side of the first semiconductor chip and the second semiconductor chip to a predetermined thickness;
A resist pattern is formed on the ground surface, and the resin in the region where the resist pattern is not formed is removed by etching, whereby the back surface side of the first semiconductor chip and the back surface of the second semiconductor chip Exposing the side;
The method for manufacturing a semiconductor device according to any one of
(Appendix 5)
The step of forming the common electrode includes:
Forming a first metal film on the back side of the first semiconductor chip and the back side of the second semiconductor chip;
Forming a second metal film on the first metal film by plating;
The method for manufacturing a semiconductor device according to any one of
(Appendix 6)
A first semiconductor chip having an electrode formed on the front surface side and the back surface side, a through electrode connecting the electrode on the front surface side and the electrode on the back surface side; an electrode formed on the front surface side and the back surface side; Fixing a second semiconductor chip having a through electrode connecting the electrode and the electrode on the back surface side with a resin on the back surface side of the first semiconductor chip and the second semiconductor chip;
Removing the resin by grinding, exposing a back side electrode of the first semiconductor chip and a back side electrode of the second semiconductor chip; and
Forming a common electrode connecting the electrode on the back surface side of the first semiconductor chip and the electrode on the back surface side of the second semiconductor chip;
A method for manufacturing a semiconductor device, comprising:
(Appendix 7)
After the step of fixing with the resin,
The wiring on the surface side of the first semiconductor chip and the second semiconductor chip is connected to connect the electrode on the surface side of the first semiconductor chip and the electrode on the surface side of the second semiconductor chip. The method for manufacturing a semiconductor device according to appendix 6, further comprising a step of forming a rewiring to be performed.
(Appendix 8)
The thickness of the electrode on the back surface side of the first semiconductor chip and the electrode on the back surface side of the second semiconductor chip before the grinding is 10 μm or more. Production method.
(Appendix 9)
The step of fixing the first semiconductor chip and the second semiconductor chip with the resin,
Bonding the surface side of the first semiconductor chip and the second semiconductor chip to the adhesive layer on the support substrate;
Supplying resin to the back side of the first semiconductor chip and the second semiconductor chip attached to the adhesive layer of the support substrate, and then curing the resin;
A step of peeling the adhesive layer and the support substrate from the one in which the first semiconductor chip and the second semiconductor chip are fixed by the resin;
The method for manufacturing a semiconductor device according to any one of
(Appendix 10)
In the first semiconductor chip, a semiconductor element is formed of a nitride semiconductor layer on the surface side of the SiC substrate,
10. The semiconductor device according to any one of
(Appendix 11)
11. The method of manufacturing a semiconductor device according to any one of
(Appendix 12)
A first semiconductor chip having an electrode formed on the front surface side and a through electrode penetrating from the front surface side to the back surface side;
A second semiconductor chip having an electrode formed on the front surface side and a through electrode penetrating from the front surface side to the back surface side;
Resin for fixing the first semiconductor chip and the second semiconductor chip;
A common electrode connecting the back surface of the first semiconductor chip and the back surface of the second semiconductor chip;
Have
The first semiconductor chip is formed on a SiC substrate,
A semiconductor device, wherein the semiconductor substrate on which the second semiconductor chip is formed is formed of a material different from that of the semiconductor substrate on which the first semiconductor chip is formed.
(Appendix 13)
The first semiconductor chip has a semiconductor element formed of a semiconductor layer containing GaN on a SiC substrate,
13. The semiconductor device according to
(Appendix 14)
14. The semiconductor device according to
(Appendix 15)
15. An amplifier comprising the semiconductor device according to any one of
10 第1の半導体チップ
11 SiC基板
12 窒化物半導体層
13 表面側電極
16 裏面側電極
17 TSV配線
20 第2の半導体チップ
21 Si基板
22a、22b 酸化シリコン膜
23 表面側電極
24 キャパシタ
25 抵抗
26 裏面側電極
27 TSV配線
30 第3の半導体チップ
31 Si基板
32a、32b 酸化シリコン膜
33 表面側電極
34 キャパシタ
35 インダクタンス
36 裏面側電極
37 TSV配線
40 モールド樹脂
50 再配線層
51 層間絶縁膜
52 配線
60 金属膜
70 支持基板
71 粘着層
72 レジストパターン
73 サポート基板
74 熱可塑性接着剤
81 SiCウェハ
82 Siウェハ
83 疑似ウェハ
DESCRIPTION OF
Claims (5)
前記樹脂をエッチングにより除去することにより、前記第1の半導体チップの裏面側及び第2の半導体チップの裏面側を露出させる工程と、
前記第1の半導体チップの裏面側及び第2の半導体チップの裏面側に、共通電極を形成する工程と、
を有し、
前記第1の半導体チップは、SiC基板の表面側に窒化物半導体層により半導体素子が形成されており、
前記第2の半導体チップは、Si基板の表面側に、抵抗、キャパシタ、インダクタンスのうちの1または2以上が形成されており、
前記第1の半導体チップの裏面側及び第2の半導体チップの裏面側を露出させる工程は、
前記第1の半導体チップ及び前記第2の半導体チップの裏面側より、前記樹脂を所定の厚さになるまで研削する工程と、
前記研削された面の上にレジストパターンを形成し、前記レジストパターンの形成されていない領域の樹脂をエッチングにより除去することにより、前記第1の半導体チップの裏面側及び前記第2の半導体チップの裏面側を露出させる工程と、
を有することを特徴とする半導体装置の製造方法。 A first semiconductor chip having an electrode formed on the front surface side and a through electrode penetrating from the front surface side to the back surface side; and an electrode formed on the front surface side and a through electrode penetrating from the front surface side to the back surface side. Fixing the two semiconductor chips with a resin on the back side of the first semiconductor chip and the second semiconductor chip;
Exposing the back side of the first semiconductor chip and the back side of the second semiconductor chip by removing the resin by etching; and
Forming a common electrode on the back side of the first semiconductor chip and the back side of the second semiconductor chip;
Have
In the first semiconductor chip, a semiconductor element is formed of a nitride semiconductor layer on the surface side of the SiC substrate,
The second semiconductor chip has one or more of a resistor, a capacitor, and an inductance formed on the surface side of the Si substrate ,
Exposing the back side of the first semiconductor chip and the back side of the second semiconductor chip,
Grinding the resin from the back side of the first semiconductor chip and the second semiconductor chip to a predetermined thickness;
A resist pattern is formed on the ground surface, and a resin in a region where the resist pattern is not formed is removed by etching, whereby the back surface side of the first semiconductor chip and the second semiconductor chip Exposing the back side;
The method of manufacturing a semiconductor device according to claim Rukoto to have a.
前記第1の半導体チップ及び前記第2の半導体チップの表面側に配線を形成することにより、前記第1の半導体チップの表面側の電極と前記第2の半導体チップの表面側の電極とを接続する再配線を形成する工程を含むことを特徴とする請求項1または2に記載の半導体装置の製造方法。 After the step of fixing with the resin,
The wiring on the surface side of the first semiconductor chip and the second semiconductor chip is connected to connect the electrode on the surface side of the first semiconductor chip and the electrode on the surface side of the second semiconductor chip. the method of manufacturing a semiconductor device according to claim 1 or 2, characterized in that it comprises a step of forming a re-wiring.
前記第1の半導体チップの裏面側及び第2の半導体チップの裏面側に第1の金属膜を形成する工程と、
前記第1の金属膜の上に、メッキにより第2の金属膜を形成する工程と、
を含むものであることを特徴とする請求項1から3のいずれかに記載の半導体装置の製造方法。 The step of forming the common electrode includes:
Forming a first metal film on the back side of the first semiconductor chip and the back side of the second semiconductor chip;
Forming a second metal film on the first metal film by plating;
The method of manufacturing a semiconductor device according to any of claims 1 to 3, characterized in that those comprising a.
支持基板の上の粘着層に、前記第1の半導体チップ及び前記第2の半導体チップの表面側を貼り付ける工程と、
前記支持基板の前記粘着層に貼り付けられた、前記第1の半導体チップ及び前記第2の半導体チップの裏面側に樹脂を供給した後、硬化させる工程と、
前記樹脂により前記第1の半導体チップと前記第2の半導体チップとが固定されたものより、前記粘着層及び前記支持基板を剥離する工程と、
を含むものであることを特徴とする請求項1から4のいずれかに記載の半導体装置の製造方法。 The step of fixing the first semiconductor chip and the second semiconductor chip with the resin,
Bonding the surface side of the first semiconductor chip and the second semiconductor chip to the adhesive layer on the support substrate;
Supplying resin to the back side of the first semiconductor chip and the second semiconductor chip attached to the adhesive layer of the support substrate, and then curing the resin;
A step of peeling the adhesive layer and the support substrate from the one in which the first semiconductor chip and the second semiconductor chip are fixed by the resin;
The method of manufacturing a semiconductor device according to any one of claims 1 to 4, characterized in that those comprising a.
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