JP6580333B2 - Lsiチップ及びネットワークシステム - Google Patents
Lsiチップ及びネットワークシステム Download PDFInfo
- Publication number
- JP6580333B2 JP6580333B2 JP2015020892A JP2015020892A JP6580333B2 JP 6580333 B2 JP6580333 B2 JP 6580333B2 JP 2015020892 A JP2015020892 A JP 2015020892A JP 2015020892 A JP2015020892 A JP 2015020892A JP 6580333 B2 JP6580333 B2 JP 6580333B2
- Authority
- JP
- Japan
- Prior art keywords
- ethernet transmission
- lsi chip
- ethernet
- network system
- reception units
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000005540 biological transmission Effects 0.000 claims description 62
- 230000015654 memory Effects 0.000 claims description 44
- 238000004891 communication Methods 0.000 claims description 34
- 230000006870 function Effects 0.000 claims description 29
- 230000007246 mechanism Effects 0.000 claims description 23
- 230000002093 peripheral effect Effects 0.000 claims description 20
- 238000012546 transfer Methods 0.000 description 16
- 230000010365 information processing Effects 0.000 description 9
- 102100040359 Angiomotin-like protein 2 Human genes 0.000 description 5
- 101000891151 Homo sapiens Angiomotin-like protein 2 Proteins 0.000 description 5
- 238000012545 processing Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Small-Scale Networks (AREA)
Description
このようなネットワークシステムであれば、スケーラブルにシステムの拡張が可能となる。また、1つのイーサネット送受信部が故障等により送受信不可となっても、その他のイーサネット送受信部を介して迂回する通信路を確立することができる。これにより、複雑なネットワークシステム、特に、生活環境の向上のための情報処理と通信とを統合したネットワークシステム(LCCA)に適用することが容易となる。
従来のイーサネット用のネットワーク機器(スイッチングハブやルーター等)は多数の構成部品から成り、それ自体が家電製品のネットワーク機能を代替したり、パソコンやホームサーバの機能を代替したりは出来なかった。本発明のLSIチップ(LCCP)によれば、複数の同一チップを相互接続するだけでこれらのことが可能な高機能かつ汎用のネットワークを構成することが可能となる。
このように構成した本実施形態に係るLSIチップ(LCCP)1によれば、複数のイーサネット送受信部4a〜4dを有しており、メモリインターフェイス5を接続するイーサネット送受信部4a〜4dをCPUにより設定される経路情報によって使い分けているので、故障時にCPUが経路情報を書き直すことにより、故障して通信不能になった経路を迂回して通信を行うことが可能になる。これにより、LCCP1に耐故障性や高可用性といった機能を持たせることができる。
従来のイーサネット用のネットワーク機器(スイッチングハブやルーター等)は多数の構成部品から成り、それ自体が家電製品のネットワーク機能を代替したり、パソコンやホームサーバの機能を代替したりは出来なかった。LSIチップ(LCCP)1によれば、複数の同一チップを相互接続するだけでこれらのことが可能な高機能ネットワークを構成することが可能となる。
LCCAを車載ネットワークに採用する場合は、一番望ましい実施形態は車載制御用マイコン(ECU)をすべてLCCPの内蔵CPUによって置き換えて、LCCP間の相互接続によってフラットなネットワークを構成する方法である。人命等に関わらないアプリケーションや機器制御であれば、故障時に他のLCCPのCPUによって代替実行させればよい。人命に関わりリアルタイム性が要求されるような機器制御においては、複数のLCCPのCPUによって、同一制御プログラムを冗長に多重実行して、制御出力が多数決される仕組みを導入して耐故障性を実現する。なお、低速シリアルラインによる制御線であれば、単純かつ故障率の低いハードウェアによって多数決機構を構成可能である。車の構成部品においてはECUの故障率が他部品よりも高いことが知られており、LCCA/LCCPによるECU/CPUの耐故障性の実現は夢の自動運転自動車への一歩である。ECUのすべてをLCCPの内蔵CPUによって置き換える前段階として、従来の車載ネットワークであるLINやCANのインターフェイスを内蔵したLCCPチップを製造し、選択的にこれらのインターフェイスを使用すれば、従来の車載ネットワークとこれらのインターフェイスによって接続を保ちつつ段階的にECUを置き換えて行くことが可能である。
2・・・CPU
3a〜3c・・・メモリ
4a〜4d・・・イーサネット送受信部
5・・・メモリインターフェイス
SW・・・スイッチ機構
100・・・ネットワークシステム
Claims (4)
- 1又は複数のCPUと、1又は複数のメモリと、互いに異なる機能を有する複数の周辺回路と、それらを接続するメモリインターフェイスと、外部との入出力を可能にする複数の接続ピンとを備えており、前記複数の周辺回路の機能を選択して前記複数の接続ピンに割り当て可能に構成されたLSIチップであって、前記複数の周辺回路が、物理層及び論理層を有する複数のイーサネット送受信部を含んでおり、複数の外部周辺機器が接続されて、それら複数の外部周辺機器の間でのイーサネット通信の中継を行うLSIチップを複数備え、
複数の前記LSIチップのイーサネット送受信部を互いに接続して構成され、
前記CPUは、1つの前記イーサネット送受信部又は前記LSIチップが通信不能となった場合に、当該通信不能になった経路を迂回した経路を確保するものであり、
前記LSIチップが、当該LSIチップに接続される外部周辺機器の制御機能を有しているネットワークシステム。 - 前記LSIチップは、前記複数のイーサネット送受信部及び前記メモリインターフェイスの間に設けられ、前記複数のイーサネット送受信部のうち1つのイーサネット送受信部を前記メモリインターフェイスに接続するスイッチ機構と備え、
前記CPUが、前記スイッチ機構を制御して、前記メモリインターフェイスに接続される前記イーサネット送受信部を切り替える請求項1記載のネットワークシステム。 - 前記CPUが、前記複数のイーサネット送受信部により送受信されるデータの優先度により前記スイッチ機構を切り替えるものである請求項2記載のネットワークシステム。
- 前記LSIチップは、前記イーサネット送受信部が4つ以上設けられている請求項1乃至3の何れかに記載のネットワークシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015020892A JP6580333B2 (ja) | 2014-02-06 | 2015-02-05 | Lsiチップ及びネットワークシステム |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014020896 | 2014-02-06 | ||
JP2014020896 | 2014-02-06 | ||
JP2015020892A JP6580333B2 (ja) | 2014-02-06 | 2015-02-05 | Lsiチップ及びネットワークシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015165656A JP2015165656A (ja) | 2015-09-17 |
JP6580333B2 true JP6580333B2 (ja) | 2019-09-25 |
Family
ID=54187970
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015020892A Active JP6580333B2 (ja) | 2014-02-06 | 2015-02-05 | Lsiチップ及びネットワークシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6580333B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6483574B2 (ja) | 2015-08-25 | 2019-03-13 | 株式会社デンソー | 燃料噴射装置 |
CN115297187B (zh) * | 2022-07-12 | 2023-11-17 | 重庆大学 | 一种网络通讯协议与总线协议的转换装置及集群系统 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6098109A (en) * | 1996-12-30 | 2000-08-01 | Compaq Computer Corporation | Programmable arbitration system for determining priority of the ports of a network switch |
-
2015
- 2015-02-05 JP JP2015020892A patent/JP6580333B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2015165656A (ja) | 2015-09-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5543894B2 (ja) | NoCシステム及び入力切替装置 | |
US10848442B2 (en) | Heterogeneous packet-based transport | |
Weerasinghe et al. | Enabling FPGAs in hyperscale data centers | |
JP5360607B2 (ja) | Pciエクスプレススイッチ、pciエクスプレスシステム、及びネットワーク制御方法 | |
CN107346292B (zh) | 服务器系统及其计算机实现的方法 | |
JP4368371B2 (ja) | AXIが適用されたNoCルータとNI、NoCシステム、及びそのインターリーブ方法 | |
EP2153333B1 (en) | Method and system for managing a plurality of i/o interfaces with an array of multicore processor resources in a semiconductor chip | |
CN103685457A (zh) | 机动车神经网络 | |
CA2832019A1 (en) | Network system, switch and connected terminal detection method | |
US20130252543A1 (en) | Low-latency interface-based networking | |
WO2008018485A1 (fr) | Commutateur pour une interconnexion, et système | |
CN110535788B (zh) | 多协议控制器和多协议交换芯片 | |
US9515963B2 (en) | Universal network interface controller | |
US11714776B2 (en) | Enabling a multi-chip daisy chain topology using peripheral component interconnect express (PCIe) | |
JP6580333B2 (ja) | Lsiチップ及びネットワークシステム | |
JP5682846B2 (ja) | ネットワークシステム、パケット処理方法、及び記憶媒体 | |
US11537543B2 (en) | Technique for handling protocol conversion | |
JP2008506204A (ja) | 複数のデータバス間でデータを交換する装置及びその方法 | |
JP4869714B2 (ja) | 情報処理装置、信号伝送方法、およびブリッジ | |
US20190286606A1 (en) | Network-on-chip and computer system including the same | |
JP2021507384A (ja) | ニューラルネットワークプロセッサのためのオンチップ通信システム | |
JP2015172906A (ja) | ネットワークシステム | |
JPWO2021030282A5 (ja) | ||
Parkes et al. | SpaceWire: Spacecraft onboard data-handling network | |
Satish et al. | Comparative performance analysis of routing topology for noc architecture |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
AA64 | Notification of invalidation of claim of internal priority (with term) |
Free format text: JAPANESE INTERMEDIATE CODE: A241764 Effective date: 20150219 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150312 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180109 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20181019 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20181025 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181214 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20190416 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190710 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20190717 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190820 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190828 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6580333 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |