JP6567769B2 - 省電力指向cpu電力グリッド設計 - Google Patents
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Description
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
[C1]
装置であって、
少なくとも1つのシステムオンチップ(SoC)メモリと、少なくとも1つのキャッシュメモリとを備える複数のメモリユニットと、
前記少なくとも1つのSoCメモリに結合された第1のサブシステムと、ここにおいて、前記少なくとも1つのSoCメモリは、第1の電力領域に関連付けられる、
前記少なくとも1つのキャッシュメモリに結合された第2のサブシステムと、ここにおいて、前記少なくとも1つのキャッシュメモリは、第2の電力領域に関連付けられる、
を備える装置。
[C2]
前記第2のサブシステムは、中央処理ユニット(CPU)サブシステムである、C1に記載の装置。
[C3]
前記少なくとも1つのキャッシュメモリは、レベル2(L2)キャッシュメモリを備える、C2に記載の装置。
[C4]
前記CPUサブシステムは、1つ以上のプロセッサクラスタを備え、前記L2キャッシュメモリは、前記1つ以上のプロセッサクラスタのうちの1つに結合される、C3に記載の装置。
[C5]
前記少なくとも1つのキャッシュメモリは、レベル1(L1)キャッシュメモリを備え、前記CPUサブシステムは、複数のプロセッサを備え、前記L1キャッシュメモリは、前記複数のプロセッサのうちの1つに結合される、C2に記載の装置。
[C6]
前記第1のサブシステムは、第1の論理回路を備える、ここで、前記第1の論理回路は、第3の電力領域に関連付けられる、C1に記載の装置。
[C7]
前記第2のサブシステムは、第2の論理回路を備える、ここで、前記第2の論理回路は、前記第2の電力領域に関連付けられる、C6に記載の装置。
[C8]
前記第1のサブシステム及び前記第2のサブシステムは、SoC上に存在する、C1に記載の装置。
[C9]
第1の電源及び第2の電源を更に備える、ここにおいて、前記第1の電源は、前記第1の電力領域に電力を供給するように構成され、前記第2の電源は、前記第2の電力領域に電力を供給するように構成される、C1に記載の装置。
[C10]
ワイヤレスローカルエリアネットワーク(WLAN)無線周波数(RF)構成要素を更に備える、ここにおいて、前記複数のメモリユニットは、低電力DDR(LPDDR)を更に備え、前記第1の電源は、前記LPDDR又は前記WLAN RF構成要素のうちの少なくとも1つに電力を供給するように更に構成され、C9に記載の装置。
[C11]
前記第2の電力領域は、前記第2のサブシステムが低電力モードに入ったときに、前記少なくとも1つのキャッシュメモリにデータを保持するのに必要とされる最小電圧を保つ、C1に記載の装置。
[C12]
電力グリッドを供給する方法であって、
少なくとも1つのシステムオンチップ(SoC)メモリに第1の電力領域を設けることと、ここで、前記少なくとも1つのSoCメモリは、第1のサブシステムに結合される、
少なくとも1つのキャッシュメモリに第2の電力領域を設けることと、ここで、前記少なくとも1つのキャッシュメモリは、第2のサブシステムに結合される、
を備える方法。
[C13]
前記第2のサブシステムは、中央処理ユニット(CPU)サブシステムである、C12に記載の方法。
[C14]
前記少なくとも1つのキャッシュメモリは、レベル2(L2)キャッシュメモリを備える、C13に記載の方法。
[C15]
前記CPUサブシステムは、1つ以上のプロセッサクラスタを備え、前記L2キャッシュメモリは、前記1つ以上のプロセッサクラスタのうちの1つに結合される、C14に記載の方法。
[C16]
前記少なくとも1つのキャッシュメモリは、レベル1(L1)キャッシュメモリを備え、前記CPUサブシステムは、複数のプロセッサを備え、前記L1キャッシュメモリは、前記複数のプロセッサのうちの1つに結合される、C13に記載の方法。
[C17]
前記第1のサブシステムは、第1の論理回路を備え、前記方法は、前記第1の論理回路に第3の電力領域を設けることを更に備える、C12に記載の方法。
[C18]
前記第2のサブシステムは、第2の論理回路を備え、前記方法は、前記第2の論理回路に前記第2の電力領域を設けることを更に備える、C17に記載の方法。
[C19]
前記第1のサブシステム及び前記第2のサブシステムは、SoC上に存在する、C12に記載の方法。
[C20]
第1の電源は、前記第1の電力領域に電力を供給するように構成され、第2の電源は、前記第2の電力領域に電力を供給するように構成される、C12に記載の方法。
[C21]
前記第1の電源は、低電力DDR(LPDDR)又はワイヤレスローカルエリアネットワーク(WLAN)無線周波数(RF)構成要素のうちの少なくとも1つに電力を供給するように更に構成される、C20に記載の方法。
[C22]
電力グリッドを供給するための装置であって、
少なくとも1つのシステムオンチップ(SoC)メモリに第1の電力領域を設けるための手段と、ここで、前記少なくとも1つのSoCメモリは、第1のサブシステムに結合される、
少なくとも1つのキャッシュメモリに第2の電力領域を設けるための手段と、ここで、前記少なくとも1つのキャッシュメモリは、第2のサブシステムに結合される、
を備える装置。
[C23]
前記第2のサブシステムは、中央処理ユニット(CPU)サブシステムである、C22に記載の装置。
[C24]
前記少なくとも1つのキャッシュメモリは、レベル2(L2)キャッシュメモリを備える、C23に記載の装置。
[C25]
前記CPUサブシステムは、1つ以上のプロセッサクラスタを備え、前記L2キャッシュメモリは、前記1つ以上のプロセッサクラスタのうちの1つに結合される、C24に記載の装置。
[C26]
前記少なくとも1つのキャッシュメモリは、レベル1(L1)キャッシュメモリを備え、前記CPUサブシステムは、複数のプロセッサを備え、前記L1キャッシュメモリは、前記複数のプロセッサのうちの1つに結合される、C23に記載の装置。
[C27]
前記第1のサブシステムは、第1の論理回路を備え、前記装置は、前記第1の論理回路に第3の電力領域を設けるための手段を更に備える、C22に記載の装置。
[C28]
前記第2のサブシステムは、第2の論理回路を備え、前記少なくとも1つのキャッシュメモリに前記第2の電力領域を設けるための前記手段は、前記第2の論理回路に前記第2の電力領域を設けるように更に構成される、C27に記載の装置。
[C29]
前記第1のサブシステム及び前記第2のサブシステムは、SoC上に存在する、C22に記載の装置。
[C30]
前記第1の電力領域を設けるための前記手段は、前記第1の電力領域に電力を供給するように構成された第1の電源を備え、前記第2の電力領域を設けるための前記手段は、前記第2の電力領域に電力を供給するように構成された第2の電源を備える、C22に記載の装置。
Claims (20)
- 装置であって、
少なくとも1つのシステムオンチップ(SoC)メモリと、少なくとも1つのキャッシュメモリとを備える複数のメモリユニットと、
前記少なくとも1つのSoCメモリに結合された第1のサブシステムと、ここにおいて、前記少なくとも1つのSoCメモリは、第1の電力領域に関連付けられ、ここにおいて、前記第1の電力領域は第1の電源によって電力を供給され、前記第1の電源は、低電力ダブルデータレート同期DRAM(LPDDR)に電力を供給するように更に構成される、
前記少なくとも1つのキャッシュメモリに結合された第2のサブシステムと、ここで、前記少なくとも1つのキャッシュメモリは、少なくとも1つのレベル1(L1)キャッシュメモリ及び少なくとも1つのレベル2(L2)キャッシュメモリを備え、ここにおいて、前記少なくとも1つのL1キャッシュメモリ及び前記少なくとも1つのL2キャッシュメモリは、第2の電力領域に関連付けられ、ここにおいて、前記第2のサブシステムは、中央処理ユニット(CPU)サブシステムであり、ここにおいて、前記CPUサブシステムを構成する複数のプロセッサが前記第2の電力領域に関連付けられ、ここにおいて、前記第2の電力領域は、第2の電源によって電力を供給され、前記第2の電力領域は、前記第2のサブシステムが低電力モードに入ったときに、前記少なくとも1つのキャッシュメモリにデータを保持するのに必要とされる最小電圧を保つ、
を備える装置。 - 前記CPUサブシステムは、1つ以上のプロセッサクラスタを備え、前記L2キャッシュメモリは、前記1つ以上のプロセッサクラスタのうちの1つに結合される、請求項1に記載の装置。
- 前記L1キャッシュメモリは、前記複数のプロセッサのうちの1つに結合される、請求項1に記載の装置。
- 前記第1のサブシステムは、第1の論理回路を備え、ここで、前記第1の論理回路は、第3の電力領域に関連付けられる、請求項1に記載の装置。
- 前記第2のサブシステムは、第2の論理回路を備え、ここで、前記第2の論理回路は、前記第2の電力領域に関連付けられる、請求項4に記載の装置。
- 前記第1のサブシステム及び前記第2のサブシステムは、SoC上に存在する、請求項1に記載の装置。
- ワイヤレスローカルエリアネットワーク(WLAN)無線周波数(RF)構成要素を更に備え、ここにおいて、前記第1の電源は、前記WLAN RF構成要素に電力を供給するように更に構成される、請求項1に記載の装置。
- 電力グリッドを供給する方法であって、
少なくとも1つのシステムオンチップ(SoC)メモリに第1の電力領域を設けることと、ここで、前記少なくとも1つのSoCメモリは、第1のサブシステムに結合され、ここにおいて、前記第1の電力領域は第1の電源によって電力を供給され、前記第1の電源は、低電力ダブルデータレート同期DRAM(LPDDR)に電力を供給するように更に構成される、
少なくとも1つのキャッシュメモリに第2の電力領域を設けることと、ここで、前記少なくとも1つのキャッシュメモリは、少なくとも1つのレベル1(L1)キャッシュメモリ及び少なくとも1つのレベル2(L2)キャッシュメモリを備え、前記少なくとも1つのL1キャッシュメモリ及び前記少なくとも1つのL2キャッシュメモリは、第2のサブシステムに結合され、ここにおいて、前記第2のサブシステムは、中央処理ユニット(CPU)サブシステムであり、ここにおいて、前記CPUサブシステムを構成する複数のプロセッサが前記第2の電力領域に関連付けられ、ここにおいて、前記第2の電力領域は、第2の電源によって電力を供給され、前記第2の電力領域は、前記第2のサブシステムが低電力モードに入ったときに、前記少なくとも1つのキャッシュメモリにデータを保持するのに必要とされる最小電圧を保つ、
を備える方法。 - 前記CPUサブシステムは、1つ以上のプロセッサクラスタを備え、前記L2キャッシュメモリは、前記1つ以上のプロセッサクラスタのうちの1つに結合される、請求項8に記載の方法。
- 前記L1キャッシュメモリは、前記複数のプロセッサのうちの1つに結合される、請求項8に記載の方法。
- 前記第1のサブシステムは、第1の論理回路を備え、前記方法は、前記第1の論理回路に第3の電力領域を設けることを更に備える、請求項8に記載の方法。
- 前記第2のサブシステムは、第2の論理回路を備え、前記方法は、前記第2の論理回路に前記第2の電力領域を設けることを更に備える、請求項11に記載の方法。
- 前記第1のサブシステム及び前記第2のサブシステムは、SoC上に存在する、請求項8に記載の方法。
- 前記第1の電源は、ワイヤレスローカルエリアネットワーク(WLAN)無線周波数(RF)構成要素に電力を供給するように更に構成される、請求項8に記載の方法。
- 電力グリッドを供給するための装置であって、
少なくとも1つのシステムオンチップ(SoC)メモリに第1の電力領域を設けるための手段と、ここで、前記少なくとも1つのSoCメモリは、第1のサブシステムに結合され、ここにおいて、前記第1の電力領域は第1の電源によって電力を供給され、前記第1の電源は、低電力ダブルデータレート同期DRAM(LPDDR)に電力を供給するように更に構成される、
少なくとも1つのキャッシュメモリに第2の電力領域を設けるための手段と、ここで、前記少なくとも1つのキャッシュメモリは、少なくとも1つのレベル1(L1)キャッシュメモリ及び少なくとも1つのレベル2(L2)キャッシュメモリを備え、前記少なくとも1つのL1キャッシュメモリ及び前記少なくとも1つのL2キャッシュメモリは、第2のサブシステムに結合され、ここにおいて、前記第2のサブシステムは、中央処理ユニット(CPU)サブシステムであり、ここにおいて、前記CPUサブシステムを構成する複数のプロセッサが前記第2の電力領域に関連付けられ、ここにおいて、前記第2の電力領域は、第2の電源によって電力を供給され、前記第2の電力領域は、前記第2のサブシステムが低電力モードに入ったときに、前記少なくとも1つのキャッシュメモリにデータを保持するのに必要とされる最小電圧を保つ、
を備える装置。 - 前記CPUサブシステムは、1つ以上のプロセッサクラスタを備え、前記L2キャッシュメモリは、前記1つ以上のプロセッサクラスタのうちの1つに結合される、請求項15に記載の装置。
- 前記L1キャッシュメモリは、前記複数のプロセッサのうちの1つに結合される、請求項15に記載の装置。
- 前記第1のサブシステムは、第1の論理回路を備え、前記装置は、前記第1の論理回路に第3の電力領域を設けるための手段を更に備える、請求項15に記載の装置。
- 前記第2のサブシステムは、第2の論理回路を備え、前記少なくとも1つのキャッシュメモリに前記第2の電力領域を設けるための前記手段は、前記第2の論理回路に前記第2の電力領域を設けるように更に構成される、請求項18に記載の装置。
- 前記第1のサブシステム及び前記第2のサブシステムは、SoC上に存在する、請求項15に記載の装置。
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