JP6559711B2 - 再構成可能なマルチモードトランシーバ - Google Patents

Description

[0001]本発明は、一般にトランシーバに関し、より詳細には、再構成可能なマルチモードトランシーバに関する。

[0002]通信システムにおけるトランシーバは、双方向通信のために、送信機を使用してデータを送信し、受信機を使用してデータを受信し得る。トランシーバはまた、複数のキャリア上での同時動作である、キャリアアグリゲーション（ＣＡ）をサポートし得る。ロングタームエボリューション（ＬＴＥ（登録商標））／周波数分割複信（ＦＤＤ）、ＬＴＥ／時分割複信（ＴＤＤ）、回線交換フォールバック（ＣＳＦＢ）、同時ボイスおよびＬＴＥ（ＳＶＬＴＥ）、同時ＧＳＭ（登録商標）およびＬＴＥ（ＳＧＬＴＥ）、デュアルＳＩＭデュアルスタンバイ（ＤＳＤＳ）、ならびに他の同様に構成されたデバイスを含むマルチモードトランシーバは、世界の異なる領域においていくつかの異なる組合せで共存する。さらに、２つ、３つ、および４つのダウンリンクを用いたＬＴＥキャリアアグリゲーションがすでに現れているか、またはすぐに利用可能になる。したがって、シームレスＦＤＤおよびＴＤＤインターオペラビリティを与えながら複数のモードおよび帯域を扱うことができるデバイスが、ワイヤレスデータに対する増大する需要を満たすために必要とされる。しかしながら、ＦＤＤ動作とＴＤＤ動作の両方のサポートが、マルチモードトランシーバにおける受信（ＲＸ）リンクおよび送信（ＴＸ）リンクへの局部発振器ＬＯ接続およびシンセサイザ接続を複雑にする。

[0003]マルチ帯域、マルチモードデバイスのニーズに関係した問題に対処するために、１つのトランシーバ（たとえば、ＦＤＤトランシーバ）が第１のチップ上に存在し、別のトランシーバ（たとえば、ＬＴＥ−ＣＡおよび他の技術をサポートするＴＤＤトランシーバ）が第２のチップ上に存在する２チップ構成が使用され得る。この構成は、必要とされる特徴を与え得るが、シングルチップソリューションよりもより多くのチップ面積を占有し、より多くの電流を消費し、ＣＡのより少ない数の組合せをサポートすることになる。したがって、ＦＤＤとＴＤＤのインターオペラビリティを改善するための、およびより良いスペクトル利用のためのシングルチップソリューションを与えるために、最小ハードウェアを用いてトランシーバをフレキシブルに再構成し、再利用する必要がある。

[0004]本開示の詳細は、それの構造と動作の両方について、添付のさらなる図面の検討によって部分的に収集され得、同様の参照番号は同様の部分を指す。
ワイヤレス通信システムと通信するワイヤレスデバイスの図。 図１Ａに示されているワイヤレスデバイスの例示的な設計のブロック図。 本開示の一実施形態による、固定数のシンセサイザを使用して、ダウンリンク（ＤＬ）およびアップリンク（ＵＬ）の数を最大にするようにトランシーバ設計を再構成するための方法を示すフロー図。 図１Ｃで説明した方法を使用して設計されたＦＤＤ／ＴＤＤ ＣＡトランシーバの１つの例示的な場合（ＬＴＥ ＦＤＤ（３ＤＬ＋１ＵＬ）＋ＬＴＥ ＴＤＤ（１ＤＬ＋１ＵＬ））を示す図。 図２Ａに示されているＦＤＤ／ＴＤＤ ＣＡトランシーバのＲｘチェーンおよびＴｘチェーンのための信号経路を示す図。 図１Ｃで説明した方法を使用して設計されたＴＤＤ ＣＡトランシーバの別の例示的な場合（ＬＴＥ ＴＤＤ（２ＤＬ／イントラ／不連続＋１ＵＬ＋２ＤＬ／インター＋１ＵＬ））を示す図。 図３Ａに示されているＴＤＤ ＣＡトランシーバのＲｘチェーンおよびＴｘチェーンのための信号経路を示す図。 図１Ｃで説明した方法を使用して設計されたＦＤＤ ＣＡトランシーバの別の例示的な場合（ＬＴＥ ＦＤＤ（４ＤＬ＋１ＵＬ））を示す図。 図４Ａに示されているＦＤＤ ＣＡトランシーバのＲＸチェーンおよびＴＸチェーンのための信号経路を示す図。 図１Ｃで説明した方法を使用して設計されたＦＤＤ ＣＡトランシーバの別の例示的な場合（ＬＴＥ ＦＤＤ（２ＤＬ／イントラ＋１ＵＬ＋１ＤＬ＋１ＵＬ））を示す図。 図５Ａに示されているＦＤＤ ＣＡトランシーバのＲｘチェーンおよびＴｘチェーンのための信号経路を示す図。 図１Ｃで説明した方法を使用して設計されたＦＤＤ／ＴＤＤ／ＧＳＭ ＣＡトランシーバの別の例示的な場合（ＬＴＥ ＦＤＤ（３ＤＬ＋１ＵＬ）＋ＧＳＭ／ＴＤＤ（１ＤＬ＋１ＵＬ））を示す図。 図６Ａに示されているＦＤＤ／ＴＤＤ／ＧＳＭ ＣＡトランシーバのＲｘチェーンおよびＴｘチェーンのための信号経路を示す図。 図１Ｃで説明した方法を使用して設計されたＦＤＤ／ＴＤＤ／ＳＶＬＴＥ ＣＡトランシーバの別の例示的な場合（ＳＶＬＴＥ ＴＤＤ（３ＤＬ＋１ＵＬ）＋ＣＤＭＡ／ＦＤＤ（１ＤＬ＋１ＵＬ））を示す図。 図７Ａに示されているＦＤＤ／ＴＤＤ／ＳＶＬＴＥ ＣＡトランシーバのＲｘチェーンおよびＴｘチェーンのための信号経路を示す図。 図１Ｃで説明した方法を使用して設計されたＦＤＤ／ＴＤＤ／ＳＶＬＴＥ＋ＤＳＤＳ ＣＡトランシーバの別の例示的な場合（ＳＶＬＴＥ ＦＤＤ（２ＤＬ＋１ＵＬ）＋ＬＴＥ ＴＤＤ（１ＤＬ＋１ＵＬ）＋ＣＤＭＡ（１ＤＬ））を示す図。 図８Ａに示されているＦＤＤ／ＴＤＤ／ＳＶＬＴＥ＋ＤＳＤＳ ＣＡトランシーバのＲｘチェーンおよびＴｘチェーンのための信号経路を示す図。

[0022]上記で説明したように、ＦＤＤ動作とＴＤＤ動作の両方をサポートすることは、マルチモードトランシーバにおいて受信（ＲＸ）リンクおよび送信（ＴＸ）リンクへのＬＯ接続およびシンセサイザ接続を複雑にする。

[0023]本明細書で説明する実施形態は、周波数分割複信（ＦＤＤ）と時分割複信（ＴＤＤ）のインターオペラビリティを改善するための、およびより良いスペクトル利用のためのシングルチップソリューションを与えるために、最小ハードウェアを用いてトランシーバをフレキシブルに再構成し、再利用することを与える。本明細書を読めば、様々な実装形態および適用例において本発明をどのように実装すべきかが明らかになろう。本開示の様々な実装形態について本明細書で説明するが、これらの実装形態は、限定ではなく、例としてのみ提示されることを理解されたい。したがって、様々な実装形態のこの詳細な説明は、本開示の範囲または広さを制限するものと解釈されるべきでない。

[0024]図１Ａは、ワイヤレス通信システム１００と通信するワイヤレスデバイス１１０である。ワイヤレスシステム１００は、ロングタームエボリューション（ＬＴＥ：Long Term Evolution）システム、符号分割多元接続（ＣＤＭＡ）システム、モバイル通信用グローバルシステム（ＧＳＭ：Global System for Mobile Communications）システム、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ：wireless local area network）システム、または何らかの他のワイヤレスシステムであり得る。ＣＤＭＡシステムは、広帯域ＣＤＭＡ（ＷＣＤＭＡ（登録商標））、ＣＤＭＡ １Ｘ、エボリューションデータオプティマイズド（ＥＶＤＯ：Evolution-Data Optimized）、時分割同期ＣＤＭＡ（ＴＤ−ＳＣＤＭＡ：Time Division Synchronous CDMA）、またはＣＤＭＡの何らかの他のバージョンを実装し得る。簡単のために、図１Ａは、２つの基地局１２０および１２２と、１つのシステムコントローラ１３０とを含むワイヤレスシステム１００を示している。概して、ワイヤレスシステムは、任意の数の基地局と、ネットワークエンティティの任意のセットとを含み得る。

[0025]ワイヤレスデバイス１１０は、ユーザ機器（ＵＥ）、移動局、端末、アクセス端末、加入者ユニット、局などと呼ばれることもある。ワイヤレスデバイス１１０は、セルラーフォン、スマートフォン、タブレット、ワイヤレスモデム、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ラップトップコンピュータ、スマートブック、ネットブック、コードレスフォン、ワイヤレスローカルループ（ＷＬＬ）局、Ｂｌｕｅｔｏｏｔｈ（登録商標）デバイスなどであり得る。ワイヤレスデバイス１１０はワイヤレスシステム１００と通信し得る。ワイヤレスデバイス１１０はまた、放送局（たとえば、放送局１２４）からの信号、１つまたは複数のグローバルナビゲーション衛星システム（ＧＮＳＳ：global navigation satellite systems）中の衛星（たとえば、衛星１４０）からの信号などを受信し得る。ワイヤレスデバイス１１０は、ＬＴＥ、ＷＣＤＭＡ、ＣＤＭＡ １Ｘ、ＥＶＤＯ、ＴＤ−ＳＣＤＭＡ、ＧＳＭ、８０２．１１など、ワイヤレス通信のための１つまたは複数の無線技術をサポートし得る。

[0026]ワイヤレスデバイス１１０は、１０００メガヘルツ（ＭＨｚ）よりも低い周波数をカバーする低帯域（ＬＢ）、１０００ＭＨｚから２３００ＭＨｚまでの周波数をカバーする中間帯域（ＭＢ）、および／または２３００ＭＨｚよりも高い周波数をカバーする高帯域（ＨＢ）で動作することが可能であり得る。たとえば、低帯域は６９８〜９６０ＭＨｚをカバーし得、中間帯域は１４７５〜２１７０ＭＨｚをカバーし得、高帯域は２３００〜２６９０ＭＨｚと３４００〜３８００ＭＨｚとをカバーし得る。低帯域、中間帯域、および高帯域は、帯域の３つのグループ（または帯域グループ）を指し、各帯域グループは、いくつかの周波数帯域（または単に、「帯域」）を含む。各帯域は、最高２００ＭＨｚをカバーし得る。ＬＴＥリリース１１は３５個の帯域をサポートし、それらの帯域は、ＬＴＥ／ＵＭＴＳ帯域と呼ばれ、公開されているドキュメント３ＧＰＰ（登録商標） ＴＳ ３６．１０１に記載されている。概して、任意の数の帯域グループが定義され得る。各帯域グループは、上記で与えられた周波数範囲のうちのいずれかに一致することも一致しないこともある、周波数の任意の範囲をカバーし得る。各帯域グループは任意の数の帯域を含み得る。

[0027]ワイヤレスデバイス１１０は、ＦＤＤモードおよびＴＤＤモードにおいてＬＴＥアドバンスト技術のために複数のダウンリンク（ＤＬ）および複数のアップリンク（ＵＬ）を用いた複数のキャリア上での動作である、キャリアアグリゲーションをサポートし得る。したがって、キャリアアグリゲーションはマルチキャリア動作と呼ばれることもある。キャリアは、通信のために使用される周波数の範囲を指すことがあり、いくつかの特性に関連付けられ得る。たとえば、キャリアは、そのキャリア上での動作を記述するシステム情報および／または制御情報に関連付けられ得る。キャリアは、コンポーネントキャリア（ＣＣ）、周波数チャネル、セルなどと呼ばれることもある。帯域は１つまたは複数のキャリアを含み得る。各キャリアは、ＬＴＥでは最高２０ＭＨｚをカバーし得る。ワイヤレスデバイス１１０は、１つまたは２つの帯域中の最高５つのキャリアで構成され得る。

[0028]ワイヤレスデバイス１１０は、異なる周波数において同時に送られる複数の送信信号を受信し得る。これらの複数の送信信号は、（ｉ）キャリアアグリゲーションのための異なる周波数における複数のキャリア上の１つまたは複数の基地局、または（ｉｉ）多地点協調（ＣｏＭＰ）のための同じワイヤレスシステムにおける異なる基地局、または（ｉｉｉ）同時サービス（たとえば、同時音声／音声、音声／データ、データ／データなど）のための１つまたは複数のワイヤレスシステムにおける１つまたは複数の基地局、または（ｉｖ）同時送信のための１つまたは複数の基地局によって送られ得る。

[0029]図１Ｂは、図１Ａに示されているワイヤレスデバイス１１０の例示的な設計のブロック図である。この例示的な設計では、ワイヤレスデバイス１１０は、プライマリアンテナ２１４に結合されたトランシーバ２２０と、セカンダリアンテナ２１２に結合されたトランシーバ２２２と、データプロセッサ／コントローラ２８０とを含む。トランシーバ２２０は、複数の周波数帯域、複数の無線技術、キャリアアグリゲーションなどをサポートするために、複数（ｋ個）の受信機２３０ｐａ〜２３０ｐｋと複数（ｋ個）の送信機２５０ｐａ〜２５０ｐｋとを含む。トランシーバ２２２は、複数の周波数帯域、複数の無線技術、キャリアアグリゲーション、受信ダイバーシティ、複数の送信アンテナから複数の受信アンテナへの多入力多出力（ＭＩＭＯ）送信などをサポートするために、複数（ｌ個）の受信機２３０ｓａ〜２３０ｓｌと複数（ｌ個）の送信機２５０ｓａ〜２５０ｓｌとを含む。

[0030]図１Ｂに示されている例示的な設計では、各受信機２３０はＬＮＡ２４０と受信回路２４２とを含む。データ受信では、アンテナ２１４は、基地局および／または他の送信機局から信号を受信し、受信ＲＦ信号を与え、その受信ＲＦ信号は、アンテナインターフェース回路２２４を介してルーティングされ、選択された受信機に入力ＲＦ信号として提示される。アンテナインターフェース回路２２４は、スイッチ、デュプレクサ、送信フィルタ、受信フィルタ、整合回路などを含み得る。以下の説明では、受信機２３０ｐａが選択された受信機であると仮定する。受信機２３０ｐａ内で、ＬＮＡ２４０ｐａが、入力ＲＦ信号を増幅し、出力ＲＦ信号を与える。受信回路２４２ｐａは、出力ＲＦ信号をＲＦからベースバンドにダウンコンバートし、ダウンコンバートされた信号を増幅し、フィルタ処理し、データプロセッサ２８０にアナログ入力信号を与える。受信回路２４２ｐａは、ミキサ、フィルタ、増幅器、整合回路、発振器、局部発振器（ＬＯ）生成器、位相ロックループ（ＰＬＬ：phase locked loop）などを含み得る。トランシーバ２２０および２２２中の各残りの受信機２３０は、受信機２３０ｐａと同様の様式で動作し得る。

[0031]図１Ｂに示されている例示的な設計では、各送信機２５０は送信回路２５２と電力増幅器（ＰＡ）２５４とを含む。データ送信では、データプロセッサ２８０は、送信されるべきデータを処理（たとえば、符号化および変調）し、選択された送信機にアナログ出力信号を与える。以下の説明では、送信機２５０ｐａが選択された送信機であると仮定する。送信機２５０ｐａ内で、送信回路２５２ｐａは、アナログ出力信号を増幅し、フィルタ処理し、ベースバンドからＲＦにアップコンバートし、被変調ＲＦ信号を与える。送信回路２５２ｐａは、増幅器、フィルタ、ミキサ、整合回路、発振器、ＬＯ生成器、ＰＬＬなどを含み得る。ＰＡ２５４ｐａは、被変調ＲＦ信号を受信し、増幅し、適切な出力電力レベルを有する送信ＲＦ信号を与える。送信ＲＦ信号は、アンテナインターフェース回路２２４を介してルーティングされ、アンテナ２１４を介して送信される。トランシーバ２２０および２２２中の各残りの送信機２５０は、送信機２５０ｐａと同様の様式で動作し得る。

[0032]図１Ｂはまた、受信機２３０および送信機２５０の例示的な設計を示している。受信機および送信機はまた、フィルタ、整合回路など、図１Ｂに示されていない他の回路を含み得る。トランシーバ２２０および２２２の全部または一部分が、１つまたは複数のアナログ集積回路（ＩＣ）、ＲＦ ＩＣ（ＲＦＩＣ）、混合信号ＩＣなどの上に実装され得る。たとえば、トランシーバ２２０および２２２内のＬＮＡ２４０および受信回路２４２は、複数のＩＣチップ上に実装され得る。トランシーバ２２０および２２２中の回路は他の様式でも実装され得る。

[0033]データプロセッサ／コントローラ２８０は、ワイヤレスデバイス１１０のための様々な機能を実行し得る。たとえば、データプロセッサ２８０は、受信機２３０を介して受信されているデータおよび送信機２５０を介して送信されているデータのための処理を実行し得る。コントローラ２８０は、トランシーバ２２０および２２２内の様々な回路の動作を制御し得る。メモリ２８２は、データプロセッサ／コントローラ２８０のプログラムコードおよびデータを記憶し得る。データプロセッサ／コントローラ２８０は、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）および／または他のＩＣ上に実装され得る。

[0034]キャリアアグリゲーション（ＣＡ）は、プライマリサービングセル（Ｐｃｅｌｌ）と１つまたは複数のセカンダリサービングセル（ＳＣｅｌｌ）とを含み得る。受信（Ｒｘ）周波数と送信（Ｔｘ）周波数とは、ＰＣｅｌｌにおいてペアリングされる。単一のアップリンクの場合など、いくつかの実施形態では、受信（Ｒｘ）周波数と送信（Ｔｘ）周波数とは、ＰＣｅｌｌにおいてペアリングされ得る。他の実施形態では、アップリンクにおいてキャリアアグリゲーションが有効にされる場合、Ｓｃｅｌｌにおける他のＴｘ周波数において他のアップリンクが送信されることが可能である。指定された帯域組合せでは、指定される第１のセルは、通常、ＰＣｅｌｌである。たとえば、帯域組合せＢ４２＋Ｂ１７＋Ｂ４＋Ｂ２では、Ｂ４２はＰＣｅｌｌであり、Ｂ１７、Ｂ４、およびＢ２はＳＣｅｌｌである。一実施形態では、ＦＤＤとＴＤＤのインターオペラビリティを改善するためのシングルチップソリューションを与えるためにトランシーバを再構成することは、ＣＡモードの受信機リンク／チェーンおよび送信機リンク／チェーンにおいて適宜にシンセサイザを混合することを伴う。たとえば、１つのＣＡシンセサイザ（ＣＡ０）がＴＤＤ帯域に割り当てられるとき、このＣＡシンセサイザ（ＣＡ０）は、受信機チェーンと送信機チェーンとの間で交互に共有され得る。場合によっては、ＦＤＤモードにおいて、ＣＡシンセサイザ（ＣＡ０）は、一方のチェーンまたは他方のチェーンを無効にすることによって、受信機チェーンまたは送信機チェーンのために別々に使用される。同時に、他のＣＡシンセサイザ（ＣＡ１／２／３）またはＴＸシンセサイザが、受信機チェーンまたは送信機チェーンに別々にＬＯ信号を与えるように構成され得る。この構成は、追加利益を与える。たとえば、ＦＤＤ部分について、個別シンセサイザ手法が、受信機感度抑圧を回避するための、受信信号経路と送信信号経路との間の良好な分離と、集積位相雑音（ＩＰＮ）劣化を生じ得るＶＣＯプリングを回避するための、受信電圧制御発振器（ＶＣＯ）と送信ＶＣＯとの間の良好な分離とを可能にする。ＴＤＤ部分について、同時に共有されるシンセサイザ手法は、電流消費を減少させるために、共有シンセサイザへの短い送信機／受信機ＬＯ接続を可能にする。

[0035]表１に、複数の技術を使用する再構成可能なＦＤＤ／ＴＤＤトランシーバ設計のフレキシビリティを示すためのいくつかの異なる例示的な構成を示す。たとえば、構成１〜構成２など、混合ＬＴＥ ＦＤＤ／ＴＤＤ構成では、共有シンセサイザ（ＣＡ０）を用いてＴＤＤ ＲｘおよびＴｘ（ＣＡ０）チェーンを駆動し、別個のシンセサイザを用いてＦＤＤ ＲｘまたはＴｘチェーンを駆動することは、この例では５つのみのシンセサイザを用いてダウンリンクの数を４に、アップリンクの数を２に最大にすることによって、最良のハードウェア利用を達成することができる。同様の構成が、非ＬＴＥ技術を含めるために使用され得る。たとえば、（ＴＤＤとしてＧＳＭを、ＦＤＤとしてＣＤＭＡを仮定する）構成５〜構成７は、ＴＤＤモードにおいてＧＳＭまたはＬＴＥを駆動するために、共有シンセサイザ（ＣＡ０）を使用し、他の別個のシンセサイザは、ＦＤＤモードにおいて他のＬＴＥまたはＣＤＭＡ技術を駆動するために使用される。ＦＤＤ技術のみを含む構成３および構成４について、共有シンセサイザ（ＣＡ０）は、ＲｘチェーンまたはＴｘチェーンのためのＦＤＤシンセサイザとして使用され得る。

[0036]図１Ｃは、本開示の一実施形態による、固定数のシンセサイザを使用してダウンリンク（ＤＬ）およびアップリンク（ＵＬ）の数を最大にするようにトランシーバ設計を再構成するための方法を示すフロー図１５０である。一実施形態では、最大４つのダウンリンクおよび２つのアップリンク（インター帯域ＣＡ）が、５つのシンセサイザ、４つの受信機チェーン、および２つの送信機チェーンで構成される。ステップ１６０において、１つの周波数シンセサイザを１つの送信機チェーンに接続し、ステップ１６２において、３つのシンセサイザを３つの受信機チェーンに接続する。次いで、ステップ１６４において、周波数シンセサイザ（たとえば、ＣＡ０）が、受信機チェーンと送信機チェーンとの間で共有されるように構成される。ステップ１７０において、共有シンセサイザが（１つまたは複数の）ＴＤＤチェーンを駆動すべきであるのか（１つまたは複数の）ＦＤＤチェーンを駆動すべきであるのかに関する決定が行われる。共有シンセサイザがＴＤＤチェーンを駆動すべきである場合、共有シンセサイザは、ＲｘチェーンとＴｘチェーンとの間で交互に共有されるように割り当てられる。そうではなく、共有シンセサイザがＦＤＤチェーンを駆動すべきである場合、共有シンセサイザは、ＦＤＤチェーンの技術に応じて、一方または他方のチェーンを無効にすることによって、ＲｘチェーンまたはＴｘチェーンのために別々に使用されるように構成される。したがって、ＴＤＤに割り当てられたＲｘチェーンとＴｘチェーンとの間でシンセサイザを共有することによって、リンクの数が増加させられる。

[0037]ステップ１８０において、イントラ帯域／連続キャリアアグリゲーションを有効にすることによって、リンクの数がさらに増加させられ得る。たとえば、イントラ帯域／連続ＣＡについて、２つのダウンリンクチャネルを受信するために、拡張された受信ベースバンドフィルタ（ＢＢＦ：baseband filter）帯域幅をもつ同じシンセサイザ周波数を使用するために、１つのダウンリンクが有効にされ得る。同様に、２つのアップリンクチャネル上で送信するために、拡張された送信ベースバンドフィルタ（ＢＢＦ）帯域幅をもつ同じシンセサイザ周波数を使用するために、１つのアップリンクが有効にされ得る。ステップ１８２において、単純なＲＦフロントエンドおよびあまり複雑でないＰＣＢルーティングをサポートするためにＬＮＡ出力をスプリットすることによって、イントラ／不連続ＣＡが有効にされ得る。

[0038]図１Ｃの方法は、複数の周波数シンセサイザと複数のキャリアアグリゲーション（ＣＡ）受信機（Ｒｘ）チェーンと複数のＣＡ送信機（Ｔｘ）チェーンとを使用してリンクの数を最大にするようにトランシーバ設計を再構成することとして一般化され、第１の周波数シンセサイザを第１のＣＡ Ｔｘチェーンに接続することと、複数の周波数シンセサイザを複数のＣＡ Ｒｘチェーンに接続することとを含み得、第１のＣＡ Ｒｘチェーンと第２のＣＡ Ｔｘチェーンとの間で共有される共有シンセサイザがＴＤＤチェーンを駆動すべきであるとき、複数の周波数シンセサイザのうちの第２の周波数シンセサイザは、共有シンセサイザとして構成される。一実施形態では、共有シンセサイザがＦＤＤチェーンを駆動すべきであるとき、共有シンセサイザが、第２のＣＡ Ｔｘチェーンまたは第１のＣＡ Ｒｘチェーンのために別々に使用されるように構成される。他の実施形態では、２つの余分のダウンリンクチャネルを受信するために、拡張されたベースバンドフィルタ（ＢＢＦ）帯域幅をもつ同じシンセサイザ周波数を使用するために、ダウンリンクにおいてイントラ帯域／連続ＣＡが有効にされる。他の実施形態では、２つの余分のアップリンクチャネルを受信するために、拡張されたベースバンドフィルタ（ＢＢＦ）帯域幅をもつ同じシンセサイザ周波数を使用するために、アップリンクにおいてイントラ帯域／連続ＣＡが有効にされる。さらなる実施形態では、イントラ帯域／不連続ＣＡが、ＬＮＡ出力をスプリットすることによって有効にされ得る。

[0039]図２Ａに、図１Ｃで説明した方法を使用して設計されたＦＤＤ／ＴＤＤ ＣＡトランシーバ２００の１つの例示的な場合（ＬＴＥ ＦＤＤ（３ＤＬ＋１ＵＬ）＋ＬＴＥ ＴＤＤ（１ＤＬ＋１ＵＬ））を示す。表２は、図２Ａに示されている帯域組合せＢ４２＋Ｂ１７＋Ｂ４＋Ｂ２のためのＲｘチェーンおよびＴｘチェーンのレイアウトを指定する。したがって、ＣＡ０シンセサイザ２１０が共有され得るように、ＬＴＥ ＴＤＤ帯域４２がＲｘ／ＣＡ０およびＴＸ１に割り当てられる。残りのチェーン（Ｒｘ／ＣＡ１、Ｒｘ／ＣＡ２、Ｒｘ／ＣＡ３、Ｔｘ０）が、ＬＴＥ ＦＤＤ帯域１７、帯域４および帯域２に割り当てられる。イントラ帯域リンクがないので、すべてのＣＡ／イントラバッファが無効にされる（図２Ａにおける影付きエリア）。

[0040]図２Ｂに、図２Ａに示されているＦＤＤ／ＴＤＤ ＣＡトランシーバ２００のＲｘチェーンおよびＴｘチェーンのための信号経路を示す。一番上のチェーンは、ＬＴＥ ＦＤＤに割り当てられた帯域１７のためのＴＸチェーンである。次の下のチェーンは、ＬＴＥ ＦＤＤに割り当てられた帯域１７のためのＲＸチェーンである。次の下のチェーンは、ＬＴＥ ＦＤＤに割り当てられた帯域４のためのＲＸチェーンである。次の下のチェーンは、ＬＴＥ ＦＤＤに割り当てられた帯域２のためのＲＸチェーンである。次の２つのチェーンは、ＣＡ０シンセサイザ２１０を共有しており、ＬＴＥ ＴＤＤに割り当てられた、帯域４２のためのＲＸチェーンおよびＴＸチェーンである。

[0041]図３Ａに、図１Ｃで説明した方法を使用して設計されたＴＤＤ ＣＡトランシーバ３００の別の例示的な場合（ＬＴＥ ＴＤＤ（２ＤＬ／イントラ／不連続＋１ＵＬ＋２ＤＬ／インター＋１ＵＬ））を示す。表３は、図３Ａに示されている帯域組合せＢ４３＋Ｂ４１＋Ｂ４２＋Ｂ４１／イントラのためのＲｘチェーンおよびＴｘチェーンのレイアウトを指定する。したがって、ＣＡ０シンセサイザ３１０が共有され得るように、ＬＴＥ ＴＤＤ帯域４３がＲｘ／ＣＡ０およびＴＸ１に割り当てられる。残りのチェーン（Ｒｘ／ＣＡ１、Ｒｘ／ＣＡ２、Ｒｘ／ＣＡ３、Ｔｘ０）が、すべてＬＴＥ ＴＤＤ帯域４１および４２に割り当てられる。イントラ／不連続ＣＡが帯域４１において有効にされるので、Ｂ４１／イントラのためのＬＮＡ３が無効にされ（影付き）、Ｒｘ／ＣＡ１とＲｘ／ＣＡ３との間でＬＮＡ１の出力を共有するために、Ｂ４１のＬＮＡ１出力が２つのバッファ（×印パターン）にスプリットアウト（split out）される。

[0042]図３Ｂに、図３Ａに示されているＴＤＤ ＣＡトランシーバ３００のＲｘチェーンおよびＴｘチェーンのための信号経路を示す。一番上のチェーンは、ＬＴＥ ＴＤＤに割り当てられた帯域４１のためのＴＸチェーンである。次の下のチェーンは、ＬＴＥ ＴＤＤに割り当てられた帯域４１のためのＲＸチェーンである。次の下のチェーンは、ＬＴＥ ＴＤＤに割り当てられた帯域４２のためのＲＸチェーンである。次の下のチェーンは、帯域４１／イントラのためのＲＸチェーンである。イントラ／不連続ＣＡが有効にされるので、Ｂ４１／イントラのためのＬＮＡ３が無効にされ（影付き）３３０、帯域４１および帯域４１／イントラのＲＸチェーンのためにＬＮＡ１の出力を共有するために、Ｂ４１のＬＮＡ１出力が２つのバッファ（×印パターン）３２０、３２２にスプリットアウトされる。次の２つのチェーンは、ＣＡ０シンセサイザ３１０を共有している、帯域４３のためのＲＸチェーンおよびＴＸチェーンである。

[0043]図４Ａに、図１Ｃで説明した方法を使用して設計されたＦＤＤ ＣＡトランシーバの別の例示的な場合（ＬＴＥ ＦＤＤ（４ＤＬ＋１ＵＬ））を示す。表４は、図４Ａに示されている帯域組合せＢ３０＋Ｂ１７＋Ｂ４＋Ｂ２のためのＲｘチェーンおよびＴｘチェーンのレイアウトを指定する。ＣＡ０シンセサイザが別々にＲｘ／ＣＡ０によって使用されるように、ＦＤＤ帯域３０がＲｘ／ＣＡ０にのみ割り当てられる。ＣＡ０シンセサイザがＬＴＥ ＦＤＤにおいてＲｘチェーンに割り当てられるので、ＴＸ１チェーンが無効にされる。残りのチェーン（Ｒｘ／ＣＡ１、Ｒｘ／ＣＡ２、Ｒｘ／ＣＡ３、ＴＸ０）が、同じくＬＴＥ ＦＤＤ帯域１７、帯域４および帯域２に割り当てられる。イントラ帯域リンクがないので、すべてのＣＡ／イントラバッファが無効にされる（図４Ａにおける影付きエリア）。

[0044]図４Ｂに、図４Ａに示されているＦＤＤ ＣＡトランシーバ４００のＲＸチェーンおよびＴＸチェーンのための信号経路を示す。一番上のチェーンは、ＬＴＥ ＦＤＤに割り当てられた帯域１７のためのＴＸチェーンである。次の下のチェーンは、ＬＴＥ ＦＤＤに割り当てられた帯域１７のためのＲＸチェーンである。次の下のチェーンは、ＬＴＥ ＦＤＤに割り当てられた帯域４のためのＲＸチェーンである。次の下のチェーンは、ＬＴＥ ＦＤＤに割り当てられた帯域２のためのＲＸチェーンである。次のチェーンは、ＬＴＥ ＦＤＤに割り当てられた帯域３０のためのＲＸチェーンである。

[0045]図５Ａに、図１Ｃで説明した方法を使用して設計されたＦＤＤ ＣＡトランシーバの別の例示的な場合（ＬＴＥ ＦＤＤ（２ＤＬ／イントラ＋１ＵＬ＋１ＤＬ＋１ＵＬ））を示す。表５は、図５Ａに示されている帯域組合せＢ１＋Ｂ１３＋Ｂ１／イントラ＋Ｂ１／インターのためのＲｘチェーンおよびＴｘチェーンのレイアウトを指定する。したがって、ＣＡ０シンセサイザが別々にＴＸ０チェーンによって使用されるように、ＦＤＤ帯域１がＴＸ１に割り当てられる。残りのチェーン（Ｒｘ／ＣＡ１、Ｒｘ／ＣＡ２、Ｒｘ／ＣＡ３、ＴＸ０）が、すべてＬＴＥ ＦＤＤ帯域１および１３に割り当てられる。ＣＡ０シンセサイザがＬＴＥ ＦＤＤにおいてＴｘチェーンに割り当てられるので、Ｒｘ／ＣＡ０チェーンが無効にされる。イントラ／不連続ＣＡが有効にされるので、Ｂ１／イントラのためのＬＮＡ２が無効にされ（影付き）、Ｒｘ／ＣＡ２とＲｘ／ＣＡ３との間でＬＮＡ３の出力を共有するために、Ｂ１のＬＮＡ３出力が２つのバッファ（×印パターン）にスプリットアウトされる。

[0046]図５Ｂに、図５Ａに示されているＦＤＤ ＣＡトランシーバ５００のＲｘチェーンおよびＴｘチェーンのための信号経路を示す。一番上のチェーンは、ＬＴＥ ＦＤＤに割り当てられた帯域１３のためのＴＸチェーンである。次の下のチェーンは、ＬＴＥ ＦＤＤに割り当てられた帯域１３のためのＲＸチェーンである。次の２つのチェーンは、ＬＴＥ ＦＤＤに割り当てられた帯域１／イントラのためのＲＸチェーンおよび帯域１のための別のＲＸチェーンである。イントラ／不連続ＣＡが有効にされるので、Ｂ１／イントラのためのＬＮＡ２が無効にされ（影付き）５３０、帯域１および帯域１／イントラのＲＸチェーンのためにＬＮＡ３の出力を共有するために、Ｂ１のＬＮＡ３出力が２つのバッファ（×印パターン）５２０、５２２にスプリットアウトされる。ＣＡ０シンセサイザ５１０がＬＴＥ ＦＤＤ帯域１のＴＸ１チェーンに割り当てられるので、Ｒｘ／ＣＡ０チェーンが無効にされる、５４０。

[0047]図６Ａに、図１Ｃで説明した方法を使用して設計されたＦＤＤ／ＴＤＤ／ＧＳＭ ＣＡトランシーバの別の例示的な場合（ＬＴＥ ＦＤＤ（３ＤＬ＋１ＵＬ）＋ＧＳＭ／ＴＤＤ（１ＤＬ＋１ＵＬ））を示す。表６は、図６Ａに示されている帯域組合せＢ５＋Ｂ１２＋Ｂ４＋Ｂ２のためのＲｘチェーンおよびＴｘチェーンのレイアウトを指定する。したがって、ＣＡ０シンセサイザが共有され得るように、ＧＳＭ／ＴＤＤ帯域５がＲｘ／ＣＡ０およびＴＸ１に割り当てられる。残りのチェーン（Ｒｘ／ＣＡ１、Ｒｘ／ＣＡ２、Ｒｘ／ＣＡ３、ＴＸ０）が、ＬＴＥ ＦＤＤ帯域１２、帯域４および帯域２に割り当てられる。イントラ帯域リンクがないので、すべてのＣＡ／イントラバッファが無効にされる（図６Ａにおける影付きエリア）。

[0048]図６Ｂに、図６Ａに示されているＦＤＤ／ＴＤＤ／ＧＳＭ ＣＡトランシーバ６００のＲｘチェーンおよびＴｘチェーンのための信号経路を示す。一番上のチェーンは、ＬＴＥ ＦＤＤに割り当てられた帯域１２のためのＴＸチェーンである。次の下のチェーンは、ＬＴＥ ＦＤＤに割り当てられた帯域１２のためのＲＸチェーンである。次の下のチェーンは、ＬＴＥ ＦＤＤに割り当てられた帯域４のためのＲＸチェーンである。次の下のチェーンは、帯域２のためのＲＸチェーンである。次の２つのチェーンは、ＣＡ０シンセサイザ６１０を共有している、帯域５のためのＲＸチェーンおよびＴＸチェーンである。

[0049]図７Ａに、図１Ｃで説明した方法を使用して設計されたＦＤＤ／ＴＤＤ／ＳＶＬＴＥ ＣＡトランシーバの別の例示的な場合（ＳＶＬＴＥ ＴＤＤ（３ＤＬ＋１ＵＬ）＋ＣＤＭＡ／ＦＤＤ（１ＤＬ＋１ＵＬ））を示す。ＳＶＬＴＥという用語は、同時ボイスロングタームエボリューション（ＳＶＬＴＥ）を表す。表７は、図７Ａに示されている帯域組合せＢ４１ｂ＋ＢＣ０＋Ｂ４１ａ＋Ｂ４１ｃのためのＲｘチェーンおよびＴｘチェーンのレイアウトを指定する。したがって、ＣＡ０シンセサイザが共有され得るように、ＴＤＤ帯域４１ｂがＲｘ／ＣＡ０およびＴＸ１に割り当てられる。残りのチェーンが、以下のように割り当てられる。Ｒｘ／ＣＡ１およびＴＸ０が、ＣＤＭＡ ＢＣ０に割り当てられ、Ｒｘ／ＣＡ２、Ｒｘ／ＣＡ３が、ＬＴＥ ＴＤＤ帯域４１ａおよび帯域４１ｃに割り当てられる。この場合、チェーンＲｘ／ＣＡ２、Ｒｘ／ＣＡ３、Ｒｘ／ＣＡ０は、ＬＴＥ ＴＤＤ技術のフロントエンドを簡略化するためにワンチップイントラＬＮＡを使用することによって、同じ帯域４１を使用する。したがって、Ｒｘ／ＣＡ２と、Ｒｘ／ＣＡ３と、Ｒｘ／ＣＡ０との間でＬＮＡ２の出力を共有するために、Ｂ４１ａのＬＮＡ２出力が３つのバッファ（×印パターン）にスプリットアウトされる。

[0050]図７Ｂに、図７Ａに示されているＦＤＤ／ＴＤＤ／ＳＶＬＴＥ ＣＡトランシーバ７００のＲｘチェーンおよびＴｘチェーンのための信号経路を示す。一番上のチェーンは、ＣＤＭＡに割り当てられた帯域ＢＣ０のためのＴＸチェーンである。次の下のチェーンは、ＣＤＭＡに割り当てられた帯域ＢＣ０のためのＲＸチェーンである。次の３つのチェーンは、ＬＴＥ ＴＤＤに割り当てられた、それぞれ、帯域４１ａ、４１ｃ、４１ｂのためのＲＸチェーンである。ＬＴＥ ＴＤＤ技術のフロントエンドを簡略化するために、３つのＲＸチェーンがワンチップイントラＬＮＡを使用することによって同じ帯域４１を使用するので、帯域４１ａのためのチェーンと、帯域４１ｃのためのチェーンと、帯域４１ｂのためのチェーンとの間でＬＮＡ２の出力を共有するために、Ｂ４１ａのＬＮＡ２出力が３つのバッファ（×印パターン）７２０、７２２、７２４にスプリットアウトされる。次のチェーンは、ＬＮＡ２出力からスプリットされる、ＣＡ０シンセサイザ７１０をＲｘチェーン４１ｂと共有している、帯域４１ｂのためのＴＸチェーンである。

[0051]図８Ａに、図１Ｃで説明した方法を使用して設計されたＦＤＤ／ＴＤＤ／ＳＶＬＴＥ＋ＤＳＤＳ ＣＡトランシーバの別の例示的な場合（ＳＶＬＴＥ ＦＤＤ（２ＤＬ＋１ＵＬ）＋ＬＴＥ ＴＤＤ（１ＤＬ＋１ＵＬ）＋ＣＤＭＡ（１ＤＬ））を示す。ＤＳＤＳという用語は、デュアルＳＩＭデュアルスタンバイを表す。表８は、図８Ａに示されている帯域組合せＢ４１＋Ｂ１＋Ｂ３＋ＢＣ０のためのＲｘチェーンおよびＴｘチェーンのレイアウトを指定する。したがって、ＣＡ０シンセサイザが共有され得るように、ＴＤＤ帯域４１がＲｘ／ＣＡ０およびＴＸ１に割り当てられる。残りのチェーンＲｘ／ＣＡ１、Ｒｘ／ＣＡ２、ＴＸ０がＬＴＥ ＦＤＤ帯域１、帯域３に割り当てられ、Ｒｘ／ＣＡ３がＣＤＭＡ／ＤＳＤＳ ＢＣ０に割り当てられる。イントラ帯域リンクがないので、すべてのＣＡ／イントラバッファが無効にされる（図８Ａにおける影付きエリア）。

[0052]図８Ｂに、図８Ａに示されているＦＤＤ／ＴＤＤ／ＳＶＬＴＥ＋ＤＳＤＳ ＣＡトランシーバ８００のＲｘチェーンおよびＴｘチェーンのための信号経路を示す。一番上のチェーンは、ＬＴＥ ＦＤＤに割り当てられた帯域１のためのＴＸチェーンである。次の下のチェーンは、ＬＴＥ ＦＤＤに割り当てられた帯域１のためのＲＸチェーンである。次の下のチェーンは、ＬＴＥ ＦＤＤに割り当てられた帯域３のためのＲＸチェーンである。次の下のチェーンは、ＣＤＭＡ／ＤＳＤＳに割り当てられた帯域ＢＣ０のためのＲＸチェーンである。次の２つのチェーンは、ＣＡ０シンセサイザ８１０を共有しており、ＬＴＥ ＴＤＤに割り当てられた、帯域４１のためのＲＸチェーンおよびＴＸチェーンである。

[0053]本発明のいくつかの実施形態について上記で説明したが、本発明の多くの変形形態が可能である。さらに、様々な実施形態の特徴は、上記で説明した組合せとは異なる組合せで組み合わせられ得る。その上、明瞭なおよび簡単な説明のために、システムおよび方法の多くの説明が簡略化されている。多くの説明は、特定の規格の用語および構造を使用する。しかしながら、開示されるシステムおよび方法は、より広く適用可能である。

[0054]当業者は、本明細書で開示する実施形態に関して説明する様々な例示的なブロックおよびモジュールが様々な形態で実装され得ることを諒解されよう。いくつかのブロックおよびモジュールについて、概してそれらの機能に関して上記で説明した。そのような機能がどのように実装されるかは、全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈されるべきではない。さらに、モジュール、ブロック、またはステップ内の機能のグループ化は、説明を簡単にするためのものである。本発明から逸脱することなく、特定の機能またはステップが１つのモジュールまたはブロックから移され得る。

[0055]本明細書で開示する実施形態に関して説明する様々な例示的な論理ブロック、ユニット、ステップ、構成要素、およびモジュールは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素などのプロセッサ、あるいは本明細書で説明する機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。さらに、本明細書で説明する実施形態および機能ブロックおよびモジュールを実装する回路は、様々なトランジスタタイプ、論理ファミリーおよび設計方法を使用して実現され得る。

[0056]開示した実施形態の上記の説明は、当業者が本発明を製作または使用できるように与えられた。これらの実施形態への様々な修正は当業者には容易に明らかであり、本明細書で説明した一般原理は、本発明の趣旨または範囲から逸脱することなく他の実施形態に適用され得る。したがって、本明細書で提示する説明および図面は、本発明の現在好ましい実施形態を表し、したがって、本開示によって広く企図される主題を表すことを理解されたい。本開示の範囲は、当業者に明らかになり得る他の実施形態を完全に包含することと、したがって、本開示の範囲は、添付の特許請求の範囲以外のものによって限定されないこととをさらに理解されたい。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
複数の周波数シンセサイザと複数のキャリアアグリゲーション（ＣＡ）受信機（Ｒｘ）チェーンと複数のＣＡ送信機（Ｔｘ）チェーンとを使用してトランシーバ設計を再構成するための方法であって、
第１の周波数シンセサイザを第１のＣＡ Ｔｘチェーンに接続することと、
前記複数の周波数シンセサイザを前記複数のＣＡ Ｒｘチェーンに接続することと
を備え、前記複数の周波数シンセサイザのうちの第２の周波数シンセサイザは、共有シンセサイザとして第１のＣＡ Ｒｘチェーンと第２のＣＡ Ｔｘチェーンとに接続される、
方法。
［Ｃ２］
前記共有シンセサイザが時分割複信（ＴＤＤ）チェーンを駆動すべきであるとき、前記共有シンセサイザは、前記第２のＣＡ Ｔｘチェーンまたは前記第１のＣＡ Ｒｘチェーンのうちの１つのために使用されるように構成され、
前記第１の周波数シンセサイザは、周波数分割複信（ＦＤＤ）モードにおいて前記第１のＣＡ Ｔｘチェーンのために使用されるように構成され、
残りの周波数シンセサイザは、前記ＦＤＤモードにおいて残りのＲｘチェーンのために使用されるように構成される、
Ｃ１に記載の方法。
［Ｃ３］
前記トランシーバは、前記ＦＤＤモードにおける３つのＣＡ Ｒｘチェーンと、ＴＤＤモードにおける１つのＣＡ Ｒｘチェーンと、前記ＦＤＤモードにおける１つのＣＡ Ｔｘチェーンと、前記ＴＤＤモードにおける１つのＣＡ Ｔｘチェーンとを少なくとも含む、
Ｃ２に記載の方法。
［Ｃ４］
前記共有シンセサイザがＴＤＤチェーンを駆動すべきであるとき、前記共有シンセサイザは、前記第２のＣＡ Ｔｘチェーンまたは前記第１のＣＡ Ｒｘチェーンのうちの１つのために使用されるように構成され、
前記第１の周波数シンセサイザは、ＴＤＤモードにおいて前記第１のＣＡ Ｔｘチェーンのために使用されるように構成され、
残りの周波数シンセサイザは、前記ＴＤＤモードにおいて残りのＲｘチェーンのために使用されるように構成される、
Ｃ１に記載の方法。
［Ｃ５］
前記トランシーバは、前記ＴＤＤモードにおける４つのＣＡ Ｒｘチェーンと、前記ＴＤＤモードにおける２つのＣＡ Ｔｘチェーンとを少なくとも含む、
Ｃ４に記載の方法。
［Ｃ６］
前記共有シンセサイザがＴＤＤチェーンを駆動すべきであるとき、前記共有シンセサイザは、前記第２のＣＡ Ｔｘチェーンまたは前記第１のＣＡ Ｒｘチェーンのうちの１つのために使用されるように構成され、
前記第１の周波数シンセサイザは、ＴＤＤモードにおいて前記第１のＣＡ Ｔｘチェーンのために使用されるように構成され、
前記第２および第３の周波数シンセサイザは、前記ＴＤＤモードにおいて前記第２および第３のＲｘチェーンのために使用されるように構成され、
前記残りの周波数シンセサイザは、前記ＦＤＤモードにおいて前記残りのＲｘチェーンのために使用されるように構成される、
Ｃ１に記載の方法。
［Ｃ７］
前記トランシーバは、前記ＴＤＤモードにおける３つのＣＡ Ｒｘチェーンと、前記ＦＤＤモードにおける１つのＣＡ Ｒｘチェーンと、前記ＴＤＤモードにおける２つのＣＡ Ｔｘチェーンとを少なくとも含む、
Ｃ６に記載の方法。
［Ｃ８］
前記共有シンセサイザは、ＦＤＤモードにおいて前記第１のＣＡ Ｒｘチェーンのために使用されるように構成され、
前記第１の周波数シンセサイザは、前記ＦＤＤモードにおいて前記第１のＣＡ Ｔｘチェーンのために使用されるように構成され、
残りの周波数シンセサイザは、前記ＦＤＤモードにおいて残りのＣＡ Ｒｘチェーンのために使用されるように構成され、
前記第２のＣＡ Ｔｘチェーンは、無効にされる、
Ｃ１に記載の方法。
［Ｃ９］
前記トランシーバは、前記ＦＤＤモードにおける４つのＣＡ Ｒｘチェーンと、前記ＦＤＤモードにおける１つのＣＡ Ｔｘチェーンとを少なくとも含む、
Ｃ８に記載の方法。
［Ｃ１０］
前記共有シンセサイザは、ＦＤＤモードにおいて前記第２のＣＡ Ｔｘチェーンのために使用されるように構成され、
前記第１の周波数シンセサイザは、前記ＦＤＤモードにおいて前記第１のＣＡ Ｔｘチェーンのために使用されるように構成され、
残りの周波数シンセサイザは、前記ＦＤＤモードにおいて残りのＲｘチェーンのために使用されるように構成され、
前記第２のＣＡ Ｒｘチェーンは、無効にされる、
Ｃ１に記載の方法。
［Ｃ１１］
前記トランシーバは、前記ＦＤＤモードにおける３つのＣＡ Ｒｘチェーンと、前記ＦＤＤモードにおける２つのＣＡ Ｔｘチェーンとを少なくとも含む、
Ｃ１０に記載の方法。
［Ｃ１２］
ダウンリンクチャネルの数を増加させるために、拡張された受信ベースバンドフィルタ（ＢＢＦ）帯域幅をもつ同じシンセサイザ周波数を使用するためにイントラ帯域／連続受信ＣＡを有効にすることをさらに備える、
Ｃ１に記載の方法。
［Ｃ１３］
アップリンクチャネルの数を増加させるために、拡張された送信ベースバンドフィルタ（ＢＢＦ）帯域幅をもつ同じシンセサイザ周波数を使用するためにイントラ帯域／連続送信ＣＡを有効にすることをさらに備える、
Ｃ１に記載の方法。
［Ｃ１４］
ＬＮＡ出力をスプリットすることによって、イントラ帯域／不連続ＣＡを有効にすることをさらに備える、
Ｃ１に記載の方法。
［Ｃ１５］
再構成可能なトランシーバ回路であって、
第１のＣＡ Ｔｘチェーンに接続するように構成された第１の周波数シンセサイザと、
複数のＣＡ Ｒｘチェーンに接続するように構成された複数の周波数シンセサイザと
を備え、前記複数の周波数シンセサイザのうちの第２の周波数シンセサイザは、共有シンセサイザとして第１のＣＡ Ｒｘチェーンおよび第２のＣＡ Ｔｘチェーンに接続される、
再構成可能なトランシーバ回路。
［Ｃ１６］
前記共有シンセサイザが時分割複信（ＴＤＤ）チェーンを駆動すべきであるとき、前記共有シンセサイザは、前記第２のＣＡ Ｔｘチェーンまたは前記第１のＣＡ Ｒｘチェーンのために交互に使用されるように構成され、
前記第１の周波数シンセサイザは、周波数分割複信（ＦＤＤ）モードにおいて前記第１のＣＡ Ｔｘチェーンのために使用されるように構成され、
残りの周波数シンセサイザは、前記ＦＤＤモードにおいて残りのＲｘチェーンのために使用されるように構成される、
Ｃ１５に記載の回路。
［Ｃ１７］
前記共有シンセサイザがＴＤＤチェーンを駆動すべきであるとき、前記共有シンセサイザは、前記第２のＣＡ Ｔｘチェーンまたは前記第１のＣＡ Ｒｘチェーンのために交互に使用されるように構成され、
前記第１の周波数シンセサイザは、ＴＤＤモードにおいて前記第１のＣＡ Ｔｘチェーンのために使用されるように構成され、
残りの周波数シンセサイザは、前記ＴＤＤモードにおいて残りのＲｘチェーンのために使用されるように構成される、
Ｃ１６に記載の回路。
［Ｃ１８］
前記共有シンセサイザがＴＤＤチェーンを駆動すべきであるとき、前記共有シンセサイザは、前記第２のＣＡ Ｔｘチェーンまたは前記第１のＣＡ Ｒｘチェーンのために交互に使用されるように構成され、
前記第１の周波数シンセサイザは、ＴＤＤモードにおいて前記第１のＣＡ Ｔｘチェーンのために使用されるように構成され、
前記残りの周波数シンセサイザのうちの２つは、前記ＴＤＤモードにおいて前記残りのＲｘチェーンのうちの２つのために使用されるように構成され、
前記残りの周波数シンセサイザは、前記ＦＤＤモードにおいて前記残りのＲｘチェーンのために使用されるように構成される、
Ｃ１７に記載の回路。
［Ｃ１９］
前記共有シンセサイザは、ＦＤＤモードにおいて前記第１のＣＡ Ｒｘチェーンのために使用されるように構成され、
前記第１の周波数シンセサイザは、前記ＦＤＤモードにおいて前記第１のＣＡ Ｔｘチェーンのために使用されるように構成され、
残りの周波数シンセサイザは、前記ＦＤＤモードにおいて残りのＣＡ Ｒｘチェーンのために使用されるように構成され、
前記第２のＣＡ Ｔｘチェーンは、無効にされる、
Ｃ１５に記載の回路。
［Ｃ２０］
前記共有シンセサイザは、ＦＤＤモードにおいて前記第２のＣＡ Ｔｘチェーンのために使用されるように構成され、
前記第１の周波数シンセサイザは、前記ＦＤＤモードにおいて前記第１のＣＡ Ｔｘチェーンのために使用されるように構成され、
残りの周波数シンセサイザは、前記ＦＤＤモードにおいて残りのＲｘチェーンのために使用されるように構成され、
前記第２のＣＡ Ｒｘチェーンは、無効にされる、
Ｃ１５に記載の回路。
［Ｃ２１］
ダウンリンクチャネルの数を増加させるために、拡張された受信ベースバンドフィルタ（ＢＢＦ）帯域幅をもつ同じシンセサイザ周波数を使用するように構成されたイントラ帯域／連続受信ＣＡをさらに備える、
Ｃ１５に記載の回路。
［Ｃ２２］
アップリンクチャネルの数を増加させるために、拡張された送信ベースバンドフィルタ（ＢＢＦ）帯域幅をもつ同じシンセサイザ周波数を使用するように構成されたイントラ帯域／連続送信ＣＡをさらに備える、
Ｃ１５に記載の回路。
［Ｃ２３］
ＬＮＡ出力をスプリットすることによって有効にされるように構成されたイントラ帯域／不連続ＣＡをさらに備える、
Ｃ１５に記載の回路。
［Ｃ２４］
前記第１の周波数シンセサイザ、前記第１のＣＡ Ｔｘチェーン、および前記複数の周波数シンセサイザは、シングルチップ上に配設される、
Ｃ１５に記載の回路。

Claims (15)

1. 複数の周波数シンセサイザと複数のキャリアアグリゲーション（ＣＡ）受信機（Ｒｘ）チェーンと複数のＣＡ送信機（Ｔｘ）チェーンとを使用してトランシーバ設計を再構成するための方法であって、
   第１の周波数シンセサイザを第１のＣＡ Ｔｘチェーンに接続することと、
   残りの複数の周波数シンセサイザの各々を前記複数のＣＡ Ｒｘチェーンのうちの１つに接続すること、
   前記残りの複数の周波数シンセサイザのうちの第２の周波数シンセサイザは、共有シンセサイザとして前記複数のＣＡ Ｒｘチェーンのうちの第１のＣＡ Ｒｘチェーンと第２のＣＡ Ｔｘチェーンとに接続される、と、
   前記共有シンセサイザが時分割複信（ＴＤＤ）チェーンを駆動すべきであるのか、または周波数分割複信（ＦＤＤ）チェーンを駆動すべきであるかを決定することと
   を備える、
   方法。
2. 前記ＴＤＤチェーンを駆動すべきであるとき、前記共有シンセサイザは、前記第２のＣＡ Ｔｘチェーンまたは前記第１のＣＡ Ｒｘチェーンのうちの１つのために使用されるように構成され、
   前記第１の周波数シンセサイザは、ＦＤＤモードにおいて前記第１のＣＡ Ｔｘチェーンのために使用されるように構成され、
   残りの周波数シンセサイザは、前記ＦＤＤモードにおいて残りのＲｘチェーンのために使用されるように構成される、
   請求項１に記載の方法。
3. 前記トランシーバは、前記ＦＤＤモードにおける３つのＣＡ Ｒｘチェーンと、ＴＤＤモードにおける１つのＣＡ Ｒｘチェーンと、前記ＦＤＤモードにおける１つのＣＡ Ｔｘチェーンと、前記ＴＤＤモードにおける１つのＣＡ Ｔｘチェーンとを少なくとも含む、
   請求項２に記載の方法。
4. 前記共有シンセサイザがＴＤＤチェーンを駆動すべきであるとき、前記共有シンセサイザは、前記第２のＣＡ Ｔｘチェーンまたは前記第１のＣＡ Ｒｘチェーンのうちの１つのために使用されるように構成され、
   前記第１の周波数シンセサイザは、ＴＤＤモードにおいて前記第１のＣＡ Ｔｘチェーンのために使用されるように構成され、
   残りの周波数シンセサイザは、前記ＴＤＤモードにおいて残りのＲｘチェーンのために使用されるように構成される、
   請求項１に記載の方法。
5. 前記トランシーバは、前記ＴＤＤモードにおける４つのＣＡ Ｒｘチェーンと、前記ＴＤＤモードにおける２つのＣＡ Ｔｘチェーンとを少なくとも含む、
   請求項４に記載の方法。
6. 前記共有シンセサイザがＴＤＤチェーンを駆動すべきであるとき、前記共有シンセサイザは、前記第２のＣＡ Ｔｘチェーンまたは前記第１のＣＡ Ｒｘチェーンのうちの１つのために使用されるように構成され、
   前記第１の周波数シンセサイザは、ＴＤＤモードにおいて前記第１のＣＡ Ｔｘチェーンのために使用されるように構成され、
   前記第２および第３の周波数シンセサイザは、前記ＴＤＤモードにおいて第２および第３のＲｘチェーンのために使用されるように構成され、
   残りの周波数シンセサイザは、前記ＦＤＤモードにおいて残りのＲｘチェーンのために使用されるように構成される、
   請求項１に記載の方法。
7. 前記トランシーバは、前記ＴＤＤモードにおける３つのＣＡ Ｒｘチェーンと、前記ＦＤＤモードにおける１つのＣＡ Ｒｘチェーンと、前記ＴＤＤモードにおける２つのＣＡ Ｔｘチェーンとを少なくとも含む、
   請求項６に記載の方法。
8. 前記共有シンセサイザは、ＦＤＤモードにおいて前記第１のＣＡ Ｒｘチェーンのために使用されるように構成され、
   前記第１の周波数シンセサイザは、前記ＦＤＤモードにおいて前記第１のＣＡ Ｔｘチェーンのために使用されるように構成され、
   残りの周波数シンセサイザは、前記ＦＤＤモードにおいて残りのＣＡ Ｒｘチェーンのために使用されるように構成され、
   前記第２のＣＡ Ｔｘチェーンは、無効にされる、
   請求項１に記載の方法。
9. 前記トランシーバは、前記ＦＤＤモードにおける４つのＣＡ Ｒｘチェーンと、前記ＦＤＤモードにおける１つのＣＡ Ｔｘチェーンとを少なくとも含む、
   請求項８に記載の方法。
10. 前記共有シンセサイザは、ＦＤＤモードにおいて前記第２のＣＡ Ｔｘチェーンのために使用されるように構成され、
    前記第１の周波数シンセサイザは、前記ＦＤＤモードにおいて前記第１のＣＡ Ｔｘチェーンのために使用されるように構成され、
    残りの周波数シンセサイザは、前記ＦＤＤモードにおいて残りのＲｘチェーンのために使用されるように構成され、
    前記第２のＣＡ Ｒｘチェーンは、無効にされる、
    請求項１に記載の方法。
11. 前記トランシーバは、前記ＦＤＤモードにおける３つのＣＡ Ｒｘチェーンと、前記ＦＤＤモードにおける２つのＣＡ Ｔｘチェーンとを少なくとも含む、
    請求項１０に記載の方法。
12. ダウンリンクチャネルの数を増加させるために、拡張された受信ベースバンドフィルタ（ＢＢＦ）帯域幅をもつ同じシンセサイザ周波数を使用するためにイントラ帯域／連続受信ＣＡを有効にすることをさらに備える、
    請求項１に記載の方法。
13. アップリンクチャネルの数を増加させるために、拡張された送信ベースバンドフィルタ（ＢＢＦ）帯域幅をもつ同じシンセサイザ周波数を使用するためにイントラ帯域／連続送信ＣＡを有効にすることをさらに備える、
    請求項１に記載の方法。
14. ＬＮＡ出力をスプリットすることによって、イントラ帯域／不連続ＣＡを有効にすることをさらに備える、
    請求項１に記載の方法。
15. 再構成可能なトランシーバ回路であって、
    第１のＣＡ Ｔｘチェーンに接続するように構成された第１の周波数シンセサイザと、
    複数の周波数シンセサイザ、残りの複数の周波数シンセサイザの各々は、複数のＣＡ Ｒｘチェーンのうちの１つに接続するように構成される、と
    を備え、前記残りの複数の周波数シンセサイザのうちの第２の周波数シンセサイザは、共有シンセサイザとして前記複数のＣＡ Ｒｘチェーンのうちの第１のＣＡ Ｒｘチェーンおよび第２のＣＡ Ｔｘチェーンに接続され、前記共有シンセサイザは、時分割複信（ＴＤＤ）チェーン、または周波数分割複信（ＦＤＤ）チェーンを駆動する、
    再構成可能なトランシーバ回路。