JP6540612B2 - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same Download PDF

Info

Publication number
JP6540612B2
JP6540612B2 JP2016121054A JP2016121054A JP6540612B2 JP 6540612 B2 JP6540612 B2 JP 6540612B2 JP 2016121054 A JP2016121054 A JP 2016121054A JP 2016121054 A JP2016121054 A JP 2016121054A JP 6540612 B2 JP6540612 B2 JP 6540612B2
Authority
JP
Japan
Prior art keywords
semiconductor device
tim
mask
central portion
heat sink
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016121054A
Other languages
Japanese (ja)
Other versions
JP2017224790A (en
Inventor
信義 木本
信義 木本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2016121054A priority Critical patent/JP6540612B2/en
Publication of JP2017224790A publication Critical patent/JP2017224790A/en
Application granted granted Critical
Publication of JP6540612B2 publication Critical patent/JP6540612B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は半導体装置およびその製造方法に係り、電力制御半導体装置としての利用に好適な半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a semiconductor device suitable for use as a power control semiconductor device and a method of manufacturing the same.

特許文献１には、半導体素子を放熱させる機能を備えた半導体装置が開示されている。この半導体装置では、半導体素子と放熱体との間にサーマルインターフェイスマテリアルが設けられている。サーマルインターフェイスマテリアルは半導体素子と放熱体との間の熱抵抗を低減するために設けられている。   Patent Document 1 discloses a semiconductor device having a function of releasing heat from a semiconductor element. In this semiconductor device, a thermal interface material is provided between the semiconductor element and the heat sink. The thermal interface material is provided to reduce the thermal resistance between the semiconductor element and the heat sink.

特開２０１４−１４３２３８号公報JP, 2014-143238, A

半導体装置には熱応力による反りが発生する場合がある。反りが発生すると、サーマルインターフェイスマテリアルと放熱体の間の接触が不安定になる。このとき、半導体素子と放熱体との間の熱抵抗が大きくなり、半導体素子は放熱し難くなる。   In a semiconductor device, warpage may occur due to thermal stress. When warpage occurs, the contact between the thermal interface material and the heat sink becomes unstable. At this time, the thermal resistance between the semiconductor element and the heat sink becomes large, and the semiconductor element hardly radiates heat.

本発明は、上述の問題点を解決するためになされたもので、第１の目的は、効率よく放熱することが可能な半導体装置を得ることである。
第２の目的は、効率よく放熱することが可能な半導体装置の製造方法を得ることである。 The present invention has been made to solve the above-mentioned problems, and a first object is to obtain a semiconductor device capable of efficiently radiating heat.
The second object is to obtain a method of manufacturing a semiconductor device capable of efficiently radiating heat.

本発明に係る半導体装置は、中央部と、中央部よりも外側の領域である外周部と、を裏面に備えた放熱板と、前記放熱板の表面に配置された基板と、前記基板の表面に配置された半導体素子と、前記外周部に設けられた第１サーマルインターフェイスマテリアルと、前記中央部に設けられ、前記第１サーマルインターフェイスマテリアルと互いに分離され、前記第１サーマルインターフェイスマテリアルよりも厚い第２サーマルインターフェイスマテリアルと、を備える。
In the semiconductor device according to the present invention, a heat sink having a central portion and an outer peripheral portion which is a region outside the central portion on the back surface, a substrate disposed on the front surface of the heat sink, and the surface of the substrate A first thermal interface material provided on the outer peripheral portion, a semiconductor element disposed on the outer periphery, and the central portion provided separately from the first thermal interface material, the first thermal interface material being thicker than the first thermal interface material And 2 thermal interface material.

本発明に係る半導体装置の製造方法は、基板の表面に半導体素子を配置する工程と、
中央部と、中央部よりも外側の領域である外周部と、を裏面に備えた放熱板の表面に前記基板を配置する工程と、第１マスクの前記外周部と重なる位置に第１開口を形成する工程と、前記第１マスクを、前記第１開口が前記外周部に配置されるように前記裏面に配置する工程と、前記第１マスクを前記裏面に配置した状態で、前記第１開口を埋めるように前記外周部に第１サーマルインターフェイスマテリアルを塗布する工程と、前記第１マスクよりも厚い第２マスクの前記中央部と重なる位置に第２開口を形成する工程と、前記第２マスクにエッチングを行い、前記第１サーマルインターフェイスマテリアルが収まる溝を形成する工程と、前記第２マスクを、前記第１サーマルインターフェイスマテリアルが前記溝に収まるように前記裏面に配置する工程と、前記第２マスクを前記裏面に配置した状態で、前記第２開口を埋めるように前記中央部に第２サーマルインターフェイスマテリアルを塗布する工程と、を備える。 A method of manufacturing a semiconductor device according to the present invention comprises the steps of: arranging a semiconductor element on the surface of a substrate;
A step of disposing the substrate on the surface of a heat sink provided on the back surface with a central portion and an outer peripheral portion which is an area outside the central portion, and a first opening at a position overlapping the outer peripheral portion of the first mask. Forming the first mask, arranging the first mask on the back surface such that the first opening is arranged at the outer peripheral portion, and arranging the first mask on the back surface, the first opening Applying a first thermal interface material to the outer peripheral portion so as to fill in the second mask, forming a second opening at a position overlapping the central portion of a second mask thicker than the first mask, the second mask Etching to form a groove in which the first thermal interface material fits, the second mask, and the back surface so that the first thermal interface material fits in the groove. Placing, in a state in which the second mask is arranged on the rear surface, and a step of applying a second thermal interface material to the central portion so as to fill the second opening.

本発明に係る半導体装置では、中央部に形成される第２サーマルインターフェイスマテリアルは、外周部に形成される第１サーマルインターフェイスマテリアルよりも厚い。半導体装置は、熱応力により反りが発生すると、中央部においてヒートシンクとの接触が不安定になる場合がある。従って、中央部に厚いサーマルインターフェイスマテリアルが設けられることで、半導体装置とヒートシンクの接触を安定させることが可能になる。このため、半導体装置を効率よく放熱することができる。   In the semiconductor device according to the present invention, the second thermal interface material formed in the central portion is thicker than the first thermal interface material formed in the outer peripheral portion. In the semiconductor device, when warpage occurs due to thermal stress, the contact with the heat sink may be unstable at the central portion. Therefore, by providing a thick thermal interface material in the central portion, it is possible to stabilize the contact between the semiconductor device and the heat sink. Therefore, the semiconductor device can be dissipated efficiently.

本発明に係る半導体装置の製造方法では、中央部に形成される第２サーマルインターフェイスマテリアルは、外周部に形成される第１サーマルインターフェイスマテリアルよりも厚い第２マスクを用いて形成される。従って、第２サーマルインターフェイスマテリアルは、第１サーマルインターフェイスマテリアルよりも厚く形成される。半導体装置は、熱応力により反りが発生すると、中央部においてヒートシンクとの接触が不安定になる場合がある。従って、中央部に厚いサーマルインターフェイスマテリアルが設けられることで、半導体装置とヒートシンクの接触を安定させることが可能になる。このため、半導体装置を効率よく放熱することができる。   In the method of manufacturing a semiconductor device according to the present invention, the second thermal interface material formed in the central portion is formed using a second mask thicker than the first thermal interface material formed in the outer peripheral portion. Thus, the second thermal interface material is thicker than the first thermal interface material. In the semiconductor device, when warpage occurs due to thermal stress, the contact with the heat sink may be unstable at the central portion. Therefore, by providing a thick thermal interface material in the central portion, it is possible to stabilize the contact between the semiconductor device and the heat sink. Therefore, the semiconductor device can be dissipated efficiently.

本発明の実施の形態１に係る半導体装置の断面図である。FIG. 1 is a cross-sectional view of a semiconductor device according to Embodiment 1 of the present invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す図である。FIG. 7 is a diagram showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す図である。FIG. 7 is a diagram showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す図である。FIG. 7 is a diagram showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す図である。FIG. 7 is a diagram showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す図である。FIG. 7 is a diagram showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す図である。FIG. 7 is a diagram showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention. 比較例に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a comparative example. 比較例に係る半導体装置をI-II直線に沿って切断することで得られる断面図である。FIG. 7 is a cross-sectional view obtained by cutting a semiconductor device according to a comparative example along a straight line I-II. 本発明の実施の形態２に係る半導体装置の平面図である。FIG. 7 is a plan view of a semiconductor device according to Embodiment 2 of the present invention. 本発明の実施の形態２に係る半導体装置の断面図である。FIG. 7 is a cross-sectional view of a semiconductor device in accordance with a second embodiment of the present invention. 本発明の実施の形態２に係る半導体装置の拡大図である。FIG. 7 is an enlarged view of a semiconductor device according to a second embodiment of the present invention. 本発明の実施の形態３に係る半導体装置の平面図である。FIG. 10 is a plan view of a semiconductor device according to Embodiment 3 of the present invention.

本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。   A semiconductor device according to an embodiment of the present invention will be described with reference to the drawings. The same or corresponding components may be assigned the same reference numerals and repetition of the description may be omitted.

実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の断面図である。本実施の形態に係る半導体装置１００は、放熱板１４を備える。放熱板１４は金属で形成される。放熱板１４は、ヒートシンクと半導体装置１００をボルトで締結するためのボルト締結部１８を備える。ボルト締結部１８は、放熱板１４の裏面１４１の四隅に配置される。放熱板１４の表面１４２には基板１２が配置される。基板１２は絶縁性を備える。基板１２の表面には半導体素子１０が配置される。放熱板１４、基板１２および半導体素子１０の表面は封止材１６で封止されている。封止材１６は樹脂である。 Embodiment 1
FIG. 1 is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention. The semiconductor device 100 according to the present embodiment includes the heat sink 14. The heat sink 14 is formed of metal. The heat sink 14 includes a heat sink and a bolt fastening portion 18 for fastening the semiconductor device 100 with a bolt. The bolt fastening portions 18 are disposed at the four corners of the back surface 141 of the heat sink 14. The substrate 12 is disposed on the surface 142 of the heat sink 14. The substrate 12 has an insulating property. The semiconductor element 10 is disposed on the surface of the substrate 12. The surfaces of the heat sink 14, the substrate 12 and the semiconductor element 10 are sealed by a sealing material 16. The sealing material 16 is a resin.

放熱板１４は裏面１４１に、中央部１４３と外周部１４４を備える。外周部１４４は、中央部１４３よりも外側の領域である。外周部１４４には複数の第１サーマルインターフェイスマテリアル（Ｔｈｅｒｍａｌ Ｉｎｔｅｒｆａｃｅ Ｍａｔｅｒｉａｌ、以下、ＴＩＭとする）２０が設けられる。中央部１４３には、複数の第２ＴＩＭ２１が設けられる。第２ＴＩＭ２１は第１ＴＩＭ２０よりも厚い。なお、本実施の形態では、ボルト締結部１８は外周部１４４よりも外側に配置されている。   The heat sink 14 includes a central portion 143 and an outer peripheral portion 144 on the back surface 141. The outer peripheral portion 144 is an area outside the central portion 143. The outer peripheral portion 144 is provided with a plurality of first thermal interface materials (hereinafter referred to as TIMs) 20. The central portion 143 is provided with a plurality of second TIMs 21. The second TIM 21 is thicker than the first TIM 20. In the present embodiment, the bolt fastening portion 18 is disposed outside the outer peripheral portion 144.

本実施の形態に係る半導体装置１００では、半導体素子１０が発熱源となる。半導体素子１０を搭載した基板１２が放熱板１４の表面１４２に配置される。この構造では、放熱板１４の裏面１４１が半導体装置１００の放熱面となる。第１ＴＩＭ２０および第２ＴＩＭ２１は、半導体装置１００をヒートシンクに接合した際に、放熱板１４とヒートシンクとの間に配置される。第１ＴＩＭ２０および第２ＴＩＭ２１は、放熱板１４とヒートシンクの隙間を充填し、熱抵抗を低減するために設けられる。従って、放熱面に第１ＴＩＭ２０および第２ＴＩＭ２１を設けることで、半導体素子１０から発生する熱をヒートシンクに伝え易くすることができる。従って、半導体装置１００を効率よく放熱させることができる。   In the semiconductor device 100 according to the present embodiment, the semiconductor element 10 is a heat source. The substrate 12 on which the semiconductor element 10 is mounted is disposed on the surface 142 of the heat sink 14. In this structure, the back surface 141 of the heat dissipation plate 14 is the heat dissipation surface of the semiconductor device 100. The first TIM 20 and the second TIM 21 are disposed between the heat sink 14 and the heat sink when the semiconductor device 100 is joined to the heat sink. The first TIM 20 and the second TIM 21 are provided to fill the gap between the heat sink 14 and the heat sink and to reduce the thermal resistance. Therefore, by providing the first TIM 20 and the second TIM 21 on the heat dissipation surface, the heat generated from the semiconductor element 10 can be easily transmitted to the heat sink. Therefore, the semiconductor device 100 can be dissipated efficiently.

第１ＴＩＭ２０および第２ＴＩＭ２１の材料として、インジウム等の金属、シリコン、セラミック、グラファイト、カーボンナノチューブ、ゴム、熱伝導グリス、フェイズチェンジマテリアルが使用出来る。   As materials of the first TIM 20 and the second TIM 21, metals such as indium, silicon, ceramic, graphite, carbon nanotubes, rubber, heat conductive grease, and phase change materials can be used.

次に、半導体装置１００の製造方法を説明する。図２〜図７は、本発明の実施の形態１に係る半導体装置の製造方法を示す図である。便宜上、図２〜図７では第１ＴＩＭ２０および第２ＴＩＭ２１の数が図１とは異なる。また、図３、図４、図６および図７では基板１２、半導体素子１０およびボルト締結部１８は省略されている。   Next, a method of manufacturing the semiconductor device 100 will be described. 2 to 7 are views showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention. For convenience, the number of first TIMs 20 and second TIMs 21 in FIGS. 2 to 7 is different from that in FIG. In addition, the substrate 12, the semiconductor element 10 and the bolt fastening portion 18 are omitted in FIG. 3, FIG. 4, FIG. 6 and FIG.

まず、基板１２の表面に半導体素子１０を配置する。次に、放熱板１４の四隅にボルト締結部１８を形成する。次に、放熱板１４の表面１４２に基板１２を配置する。次に、放熱板１４、基板１２および半導体素子１０の表面を封止材１６で封止する。次に、図２のステップ１に示すように、第１マスク５０に複数の第１開口５１を形成する。第１開口５１は、第１マスク５０を放熱板１４の裏面１４１に配置した際に、外周部１４４と重なる位置に形成する。   First, the semiconductor element 10 is disposed on the surface of the substrate 12. Next, bolt fastening portions 18 are formed at the four corners of the heat sink 14. Next, the substrate 12 is disposed on the surface 142 of the heat sink 14. Next, the surfaces of the heat sink 14, the substrate 12 and the semiconductor element 10 are sealed with a sealing material 16. Next, as shown in step 1 of FIG. 2, a plurality of first openings 51 are formed in the first mask 50. The first opening 51 is formed at a position overlapping with the outer peripheral portion 144 when the first mask 50 is disposed on the back surface 141 of the heat sink 14.

次に、図３のステップ２に示すように、第１マスク５０を放熱板１４の裏面１４１に配置する。この時、第１開口５１が外周部１４４に配置されるように第１マスク５０を配置する。次に、第１マスク５０を裏面１４１に配置した状態で、第１マスク５０の表面から外周部１４４に第１ＴＩＭ２０を塗布する。この工程では、第１開口５１を埋めるように、スキージ５２を用いて第１ＴＩＭ２０を塗布する。次に、図４のステップ３に示すように、第１マスク５０を取り外す。以上で、第１ＴＩＭ２０が外周部１４４に形成される。   Next, as shown in step 2 of FIG. 3, the first mask 50 is disposed on the back surface 141 of the heat sink 14. At this time, the first mask 50 is disposed such that the first opening 51 is disposed in the outer peripheral portion 144. Next, in a state where the first mask 50 is disposed on the back surface 141, the first TIM 20 is applied to the outer peripheral portion 144 from the surface of the first mask 50. In this step, the first TIM 20 is applied using a squeegee 52 so as to fill the first opening 51. Next, as shown in step 3 of FIG. 4, the first mask 50 is removed. Thus, the first TIM 20 is formed in the outer peripheral portion 144.

次に、図５のステップ４に示すように、第２マスク５４に複数の第２開口５５を形成する。第２マスク５４は、第１マスク５０よりも厚い。第２開口５５は、第２マスク５４を放熱板１４の裏面１４１に配置した際に、中央部１４３と重なる位置に形成する。次に、第２マスク５４にエッチングを行い、複数の溝５６を形成する。溝５６は、第２マスク５４を放熱板１４の裏面１４１に配置した際に、第１ＴＩＭ２０と重なる位置に形成する。また、溝５６は、第１ＴＩＭ２０が収まる底面積および深さを備える。本実施の形態では、１つの溝５６に１つの第１ＴＩＭ２０が収まる。これに対し、１つの溝５６に複数の第１ＴＩＭ２０が収まるものとしても良い。   Next, as shown in step 4 of FIG. 5, a plurality of second openings 55 are formed in the second mask 54. The second mask 54 is thicker than the first mask 50. The second opening 55 is formed at a position overlapping the central portion 143 when the second mask 54 is disposed on the back surface 141 of the heat sink 14. Next, the second mask 54 is etched to form a plurality of grooves 56. The groove 56 is formed at a position overlapping the first TIM 20 when the second mask 54 is disposed on the back surface 141 of the heat sink 14. Also, the groove 56 has a bottom area and a depth in which the first TIM 20 fits. In the present embodiment, one first TIM 20 fits in one groove 56. On the other hand, the plurality of first TIMs 20 may be accommodated in one groove 56.

次に、図６のステップ５に示すように、第２マスク５４を、第１ＴＩＭ２０が溝５６に収まるように裏面１４１に配置する。次に、第２マスク５４を裏面１４１に配置した状態で、第２マスク５４の表面から中央部１４３に第２ＴＩＭ２１を塗布する。この工程では、第２開口５５を埋めるように、スキージ５２を用いて第２ＴＩＭ２１を塗布する。次に、図７のステップ６に示すように、第２マスク５４を取り外す。以上で、第２ＴＩＭ２１が中央部１４３に形成される。   Next, as shown in step 5 of FIG. 6, the second mask 54 is disposed on the back surface 141 so that the first TIM 20 fits in the groove 56. Next, with the second mask 54 disposed on the back surface 141, the second TIM 21 is applied to the central portion 143 from the front surface of the second mask 54. In this step, the second TIM 21 is applied using a squeegee 52 so as to fill the second opening 55. Next, as shown in step 6 of FIG. 7, the second mask 54 is removed. Thus, the second TIM 21 is formed in the central portion 143.

ステップ４では、第２マスク５４に第２開口５５を形成した後に溝５６を形成した。これに対し、溝５６を形成した後に第２開口５５を形成しても良い。第１マスク５０および第２マスク５４はメタルマスクである。第２マスク５４には、ハーフエッチング用のマスクを用いる。   In step 4, the groove 56 is formed after the second opening 55 is formed in the second mask 54. On the other hand, the second opening 55 may be formed after the groove 56 is formed. The first mask 50 and the second mask 54 are metal masks. As the second mask 54, a mask for half etching is used.

図８は、比較例に係る半導体装置の平面図である。図９は、比較例に係る半導体装置をI-II直線に沿って切断することで得られる断面図である。比較例に係る半導体装置８００は、放熱板１４の裏面１４１に均一な厚さのＴＩＭ８２０を備える。その他の構造は、半導体装置１００と同様である。半導体装置１００と同様に、放熱板１４は金属で形成されている。また、封止材１６は樹脂である。このとき、封止材１６の線膨張係数は、放熱板１４の線膨張係数よりも大きくなる。従って、温度の上昇により半導体装置８００は、ＴＩＭ８２０が形成される側と反対に凸になるように反る。   FIG. 8 is a plan view of a semiconductor device according to a comparative example. FIG. 9 is a cross-sectional view obtained by cutting the semiconductor device according to the comparative example along the line I-II. The semiconductor device 800 according to the comparative example includes the TIM 820 having a uniform thickness on the back surface 141 of the heat sink 14. The other structure is the same as that of the semiconductor device 100. Similar to the semiconductor device 100, the heat sink 14 is formed of metal. In addition, the sealing material 16 is a resin. At this time, the linear expansion coefficient of the sealing material 16 is larger than the linear expansion coefficient of the heat sink 14. Therefore, due to the temperature rise, the semiconductor device 800 warps so as to be convex on the side opposite to the side on which the TIM 820 is formed.

半導体装置８００はヒートシンクとボルトで締結される。半導体装置８００に反りが発生すると、放熱板１４のボルト締結部１８から離れた中央部では、半導体装置８００とヒートシンクの接触が不安定になる。従って、半導体装置８００は放熱の効率が低下する場合がある。また、反りによって中央部ではヒートシンクとＴＩＭ８２０との間に隙間が生じる可能性がある。このとき、ＴＩＭ８２０が濡れ広がる際に、ＴＩＭ８２０が不足する場合がある。従って、ＴＩＭ８２０の濡れ性が悪くなり、効率よく放熱ができない可能性がある。   The semiconductor device 800 is fastened with a heat sink and a bolt. When the semiconductor device 800 warps, the contact between the semiconductor device 800 and the heat sink becomes unstable at the central portion of the heat sink 14 away from the bolt fastening portion 18. Therefore, the semiconductor device 800 may have a reduced efficiency of heat dissipation. Also, the warpage may cause a gap between the heat sink and the TIM 820 at the central portion. At this time, when the TIM 820 wets and spreads, the TIM 820 may be insufficient. Therefore, the wettability of the TIM 820 may be deteriorated, and heat may not be dissipated efficiently.

半導体装置８００の反りによって放熱の効率が低下することへの対策として、ＴＩＭ８２０を均一な厚さで厚く形成する事が考えられる。ＴＩＭ８２０を厚く形成することで、中央部におけるＴＩＭ８２０の不足を補うことができる。一方で、ＴＩＭ８２０が厚いほど、ボルト締結時にボルト締結部１８の周辺に働く応力が強くなる。このため、ＴＩＭ８２０を厚く塗布すると、ボルト締結時に基板１２の端部に強い応力が働く。このため、基板１２が割れる可能性がある。従って、ＴＩＭ８２０を厚く塗布すると、ボルトの締め付けに対する耐性が低下する場合がある。また、基板１２が割れると半導体装置８００の絶縁機能が低下する。   As a countermeasure against the reduction of the heat radiation efficiency due to the warpage of the semiconductor device 800, it is conceivable to form the TIM 820 thick with a uniform thickness. By forming the TIM 820 thick, it is possible to compensate for the lack of the TIM 820 in the central portion. On the other hand, the thicker the TIM 820, the stronger the stress acting on the periphery of the bolt fastening portion 18 at the time of bolt fastening. Therefore, when the TIM 820 is applied thick, a strong stress acts on the end of the substrate 12 at the time of bolt fastening. For this reason, the substrate 12 may be broken. Thus, a thicker application of TIM 820 may reduce the resistance to bolt tightening. In addition, if the substrate 12 is broken, the insulation function of the semiconductor device 800 is degraded.

本実施の形態に係る半導体装置１００では、放熱板１４の中央部１４３に厚い第２ＴＩＭ２１が形成される。このため、ＴＩＭが形成される側と反対に凸となる反りが半導体装置１００に発生した場合に、中央部１４３での半導体装置１００とヒートシンクとの接触を安定化できる。また、中央部１４３に厚い第２ＴＩＭ２１が形成されるため、中央部１４３では単位面積当たりのＴＩＭの量が外周部１４４よりも多くなる。このため、中央部１４３でのＴＩＭの不足を防止できる。従って、第２ＴＩＭ２１が濡れ広がる場合には、濡れ性を向上することが可能になる。   In the semiconductor device 100 according to the present embodiment, the thick second TIM 21 is formed at the central portion 143 of the heat sink 14. Therefore, when the semiconductor device 100 is warped to be convex in the opposite direction to the side where the TIM is formed, the contact between the semiconductor device 100 and the heat sink in the central portion 143 can be stabilized. In addition, since the thick second TIM 21 is formed in the central portion 143, the amount of TIM per unit area in the central portion 143 is larger than that of the outer peripheral portion 144. For this reason, the lack of TIM in central part 143 can be prevented. Therefore, when the second TIM 21 gets wet and spreads, it is possible to improve the wettability.

また、本実施の形態に係る半導体装置１００では、外周部１４４に設けられる第１ＴＩＭ２０が薄く形成される。ここで、ボルト締結部１８の周辺のＴＩＭが厚いほど、ボルト締結時にボルト締結部１８の周辺に働く応力が強くなる。このため、外周部１４４に設けられる第１ＴＩＭ２０を薄く形成することで、ボルト締結部１８の周辺に働く応力を低減できる。従って、本実施の形態では、基板１２の割れを防止し、絶縁機能の低下を防止できる。また、ボルトの締め付けに対する耐性を向上することが可能になる。   Further, in the semiconductor device 100 according to the present embodiment, the first TIM 20 provided in the outer peripheral portion 144 is thinly formed. Here, as the TIM around the bolt fastening portion 18 is thicker, the stress acting on the periphery of the bolt fastening portion 18 at the time of bolt fastening becomes stronger. For this reason, by forming the first TIM 20 provided in the outer peripheral portion 144 thinly, stress acting on the periphery of the bolt fastening portion 18 can be reduced. Therefore, in the present embodiment, it is possible to prevent the substrate 12 from being broken and to prevent the deterioration of the insulation function. Also, it is possible to improve the resistance to tightening of the bolt.

本実施の形態に係る半導体装置１００では、厚い第２ＴＩＭ２１が形成される中央部１４３は、半導体素子１０の配置位置と放熱板１４を挟んで対向する領域を含む。発熱源である半導体素子１０の近傍は、温度が高くなる傾向がある。半導体素子１０と近接する領域である中央部１４３にＴＩＭが厚く設けることで、効率よく放熱することが可能になる。また、中央部１４３は、半導体素子１０の配置位置と放熱板１４を挟んで対向する領域の一部を含むように設けられても良い。   In the semiconductor device 100 according to the present embodiment, the central portion 143 where the thick second TIM 21 is formed includes a region facing the arrangement position of the semiconductor element 10 with the heat sink 14 interposed therebetween. The temperature tends to be high in the vicinity of the semiconductor element 10 which is a heat source. By providing the TIM thick in the central portion 143 which is a region close to the semiconductor element 10, it is possible to efficiently dissipate heat. In addition, the central portion 143 may be provided so as to include a part of a region opposed to the arrangement position of the semiconductor element 10 with the heat sink 14 interposed therebetween.

放熱板１４に設けられる第１ＴＩＭ２０および第２ＴＩＭ２１の数は、図１に示すものに限らず、何個でも良い。また、図１において、第２ＴＩＭ２１は第１ＴＩＭ２０よりも幅が広い。これに対し、第２ＴＩＭ２１は第１ＴＩＭ２０よりも厚く設けられれば、第１ＴＩＭ２０と同じ幅または同じ面積でも良い。また、第１ＴＩＭ２０および第２ＴＩＭ２１の平面視における形状は任意でよい。また、本実施の形態では、半導体装置１００は、複数の第１ＴＩＭ２０および複数の第２ＴＩＭ２１を備える。これに対し、半導体装置１００は第１ＴＩＭ２０および第２ＴＩＭ２１を１つずつ備えても良い。この場合、第２ＴＩＭ２１は、中央部１４３を覆うように形成される。また、第１ＴＩＭ２０は、外周部１４４を覆い、第２ＴＩＭ２１を取り囲むように形成される。   The number of first TIMs 20 and second TIMs 21 provided on the heat sink 14 is not limited to that shown in FIG. 1 and may be any number. Further, in FIG. 1, the second TIM 21 is wider than the first TIM 20. On the other hand, if the second TIM 21 is provided thicker than the first TIM 20, the second TIM 21 may have the same width or the same area as the first TIM 20. Moreover, the shape in planar view of 1st TIM20 and 2nd TIM21 may be arbitrary. Further, in the present embodiment, the semiconductor device 100 includes the plurality of first TIMs 20 and the plurality of second TIMs 21. On the other hand, the semiconductor device 100 may include the first TIM 20 and the second TIM 21 one by one. In this case, the second TIM 21 is formed to cover the central portion 143. Further, the first TIM 20 is formed to cover the outer peripheral portion 144 and to surround the second TIM 21.

また、本実施の形態では、２段階に厚さが設定された第１ＴＩＭ２０と第２ＴＩＭ２１を設けた。これに対し、半導体装置１００は、３段階以上に厚さが設定されたＴＩＭを備えても良い。この場合、中央部１４３から外周部１４４に向けて、ＴＩＭの厚さが減少するようにＴＩＭを形成する。   Further, in the present embodiment, the first TIM 20 and the second TIM 21 whose thicknesses are set in two steps are provided. On the other hand, the semiconductor device 100 may include a TIM whose thickness is set in three or more steps. In this case, the TIM is formed from the central portion 143 toward the outer peripheral portion 144 such that the thickness of the TIM decreases.

本実施の形態に係る半導体装置１００では、外周部１４４は、中央部１４３よりも外側に設けられる。外周部１４４は、中央部１４３を取り囲むように配置されても良い。また、外周部１４４は、中央部１４３を挟むように、放熱板１４の長手方向の両側に配置されても良い。また、本実施の形態では、外周部１４４は中央部１４３よりも外側の領域であり、ボルト締結部１８より内側に配置される。これに対し、半導体装置１００の端部まで外周部１４４を設けても良い。この場合、半導体装置１００の端部まで第１ＴＩＭ２０が形成される。また、ボルト締結部１８は外周部１４４に取り囲まれることとなる。   In the semiconductor device 100 according to the present embodiment, the outer peripheral portion 144 is provided outside the central portion 143. The outer circumferential portion 144 may be arranged to surround the central portion 143. The outer peripheral portion 144 may be disposed on both sides in the longitudinal direction of the heat sink 14 so as to sandwich the central portion 143. Further, in the present embodiment, the outer peripheral portion 144 is a region outside the central portion 143 and is disposed inside the bolt fastening portion 18. On the other hand, the outer peripheral portion 144 may be provided up to the end of the semiconductor device 100. In this case, the first TIM 20 is formed up to the end of the semiconductor device 100. Further, the bolt fastening portion 18 is surrounded by the outer peripheral portion 144.

また、本実施の形態では、ボルト締結部１８は、放熱板１４の四隅に配置される。これに対し、ボルト締結部１８は放熱板１４の両側に一箇所ずつ配置されても良い。また、ボルト締結部１８は、放熱板１４の中央部１４３よりも外側に形成されれば、別の場所に配置されても良い。これらの変形は以下の実施の形態に係る半導体装置について適宜応用することができる。   Further, in the present embodiment, the bolt fastening portions 18 are disposed at the four corners of the heat sink 14. On the other hand, the bolt fastening portions 18 may be disposed one by one on both sides of the heat sink 14. In addition, the bolt fastening portion 18 may be disposed at another location as long as it is formed outside the central portion 143 of the heat sink 14. These modifications can be appropriately applied to the semiconductor devices according to the following embodiments.

実施の形態２．
図１０は、本発明の実施の形態２に係る半導体装置の平面図である。図１１は、本発明の実施の形態２に係る半導体装置の断面図である。本実施の形態に係る半導体装置２００は、第１ＴＩＭ２２０および第２ＴＩＭ２２１を備える。これ以外の構造は半導体装置１００と同様である。本実施の形態に係る半導体装置２００は、外周部１４４に第１ＴＩＭ２２０を備える。また、第１ＴＩＭ２２０よりも厚い第２ＴＩＭ２２１を中央部１４３に備える。 Second Embodiment
FIG. 10 is a plan view of the semiconductor device according to the second embodiment of the present invention. FIG. 11 is a cross-sectional view of the semiconductor device according to the second embodiment of the present invention. A semiconductor device 200 according to the present embodiment includes a first TIM 220 and a second TIM 221. The other structure is the same as that of the semiconductor device 100. The semiconductor device 200 according to the present embodiment includes the first TIM 220 in the outer peripheral portion 144. Also, a second TIM 221 thicker than the first TIM 220 is provided in the central portion 143.

第１ＴＩＭ２２０は互いに分離された複数の部分２２６を有する。また、第２ＴＩＭ２２１は、互いに分離された複数の部分２２２を有する。第２ＴＩＭ２２１の複数の部分２２２の各々の面積は、第１ＴＩＭ２２０の複数の部分２２６の各々の面積よりも大きい。   The first TIM 220 has a plurality of portions 226 separated from one another. In addition, the second TIM 221 has a plurality of portions 222 separated from one another. The area of each of the plurality of portions 222 of the second TIM 221 is larger than the area of each of the plurality of portions 226 of the first TIM 220.

図１２は、本発明の実施の形態２に係る半導体装置の拡大図である。図１２は、本実施の形態に係る中央部１４３の拡大図である。本実施の形態では中央部１４３は第２ＴＩＭ２２１に覆われる。第２ＴＩＭ２２１は、複数の部分２２２から形成されている。第２ＴＩＭ２２１を形成する複数の部分２２２は隙間２２４によって互いに分離されている。第２ＴＩＭ２２１の複数の部分２２２の各々は角の丸い四角形である。第２ＴＩＭ２２１は、複数の部分２２２が規則的に配置されることで形成されている。   FIG. 12 is an enlarged view of a semiconductor device according to the second embodiment of the present invention. FIG. 12 is an enlarged view of the central portion 143 according to the present embodiment. In the present embodiment, the central portion 143 is covered by the second TIM 221. The second TIM 221 is formed of a plurality of portions 222. The plurality of portions 222 forming the second TIM 221 are separated from one another by the gap 224. Each of the plurality of portions 222 of the second TIM 221 is a rounded square. The second TIM 221 is formed by arranging a plurality of portions 222 regularly.

中央部１４３と同様に、外周部１４４は第１ＴＩＭ２２０に覆われる。第２ＴＩＭ２２１と同様に、第１ＴＩＭ２２０を形成する複数の部分２２６は隙間によって互いに分離されている。第１ＴＩＭ２２０の複数の部分２２６の各々は、第２ＴＩＭ２２１の複数の部分２２２の各々よりも面積の小さい六角形である。第１ＴＩＭ２２０は、複数の部分２２６が規則的に配置されることで形成されている。また、本実施の形態に係る半導体装置２００では、中央部１４３は外周部１４４と比較して、単位面積当たりのＴＩＭに覆われる面積が大きい。   Similar to the central portion 143, the outer peripheral portion 144 is covered by the first TIM 220. Similar to the second TIM 221, the plurality of portions 226 forming the first TIM 220 are separated from each other by a gap. Each of the plurality of portions 226 of the first TIM 220 is a hexagon having a smaller area than each of the plurality of portions 222 of the second TIM 221. The first TIM 220 is formed by arranging a plurality of portions 226 regularly. Further, in semiconductor device 200 according to the present embodiment, central area 143 has a larger area covered by TIM per unit area than peripheral area 144.

次に、半導体装置２００の製造方法を説明する。半導体装置２００の製造方法は、第１マスク５０および第２マスク５４に第１開口５１および第２開口５５を形成する工程が実施の形態１と異なる。それ以外は、実施の形態１と同様である。半導体装置１００の製造方法と同様に、第１ＴＩＭ２２０は第１マスク５０を用いて形成する。また、第２ＴＩＭ２２１は、第１マスク５０よりも厚い第２マスク５４を用いて形成する。   Next, a method of manufacturing the semiconductor device 200 will be described. The method of manufacturing the semiconductor device 200 is different from that of the first embodiment in the step of forming the first opening 51 and the second opening 55 in the first mask 50 and the second mask 54. The other respects are the same as in the first embodiment. Similar to the method of manufacturing the semiconductor device 100, the first TIM 220 is formed using the first mask 50. In addition, the second TIM 221 is formed using a second mask 54 thicker than the first mask 50.

第１マスク５０には複数の第１開口５１が形成される。第２マスク５４には複数の第２開口５５が形成される。各第２開口５５の面積は各第１開口５１の面積よりも大きくなるように形成される。この第１マスク５０および第２マスク５４を用いることで、第２ＴＩＭ２２１の各部分２２２の面積は、第１ＴＩＭ２２０の各部分２２６の面積よりも大きくなる。   A plurality of first openings 51 are formed in the first mask 50. A plurality of second openings 55 are formed in the second mask 54. The area of each second opening 55 is formed to be larger than the area of each first opening 51. By using the first mask 50 and the second mask 54, the area of each portion 222 of the second TIM 221 becomes larger than the area of each portion 226 of the first TIM 220.

また、第２マスク５４は第１マスク５０よりも印刷開口面積の割合が大きく、マスクスリット面積の割合が小さくなるように形成される。つまり、第２マスク５４の単位面積当たりの第２開口５５が占める面積は、第１マスク５０の単位面積あたりの第１開口５１が占める面積よりも大きくなる。この第１マスク５０および第２マスク５４を用いることで、中央部１４３は外周部１４４と比較して、単位面積当たりのＴＩＭに覆われる面積が大きくなる。   The second mask 54 is formed so that the ratio of the printing opening area is larger than that of the first mask 50 and the ratio of the mask slit area is smaller. That is, the area occupied by the second openings 55 per unit area of the second mask 54 is larger than the area occupied by the first openings 51 per unit area of the first mask 50. By using the first mask 50 and the second mask 54, the central portion 143 has a larger area covered by the TIM per unit area as compared with the outer peripheral portion 144.

ＴＩＭの間に形成される隙間が大きいと、ＴＩＭが濡れ広がる際にＴＩＭに巻き込まれる空気の量が増加する。ＴＩＭが巻き込んだ空気は温度変化により膨張および収縮する。このため、ＴＩＭが空気を巻き込むと、空気の膨張によりＴＩＭが外部に押し出され、空気の収縮により外部の空気を巻き込んでＴＩＭが収縮するポンピングアウトが発生する可能性がある。ポンピングアウトが発生すると半導体装置とヒートシンクの接触が不安定化する。従って、ＴＩＭが巻き込む空気の量が増えると、製品寿命が低下する可能性がある。   If the gap formed between the TIMs is large, the amount of air trapped in the TIM will increase as the TIM wets and spreads. The air that TIM winds up expands and contracts due to temperature change. For this reason, when the TIM entraps air, expansion of the air may push the TIM to the outside, and contraction of the air may entrap external air and cause a pumping out in which the TIM contracts. When pumping out occurs, the contact between the semiconductor device and the heat sink becomes unstable. Thus, an increase in the amount of air TIM can entrap may reduce product life.

これに対し、本実施の形態に係る半導体装置２００では、第２ＴＩＭ２２１の複数の部分２２２の各々の面積は、第１ＴＩＭ２２０の複数の部分２２６の各々の面積よりも大きい。中央部１４３を覆う第２ＴＩＭ２２１が面積の大きい部分２２２から形成されることで、第１ＴＩＭ２２０および第２ＴＩＭ２２１が濡れ広がる際に、内部に空気を巻き込み難くなる。また、中央部１４３は外周部１４４と比較して、単位面積当たりのＴＩＭに覆われる面積が大きい。従って、中央部１４３は外周部１４４よりも隙間が占める面積の割合が小さくなる。中央部１４３において隙間２２４が狭く形成されることで、第１ＴＩＭ２２０および第２ＴＩＭ２２１が濡れ広がる際に、さらに内部に空気を巻き込み難くなる。従って、第１ＴＩＭ２２０および第２ＴＩＭ２２１が含む空気の量を低減できる。この時、温度サイクル試験などの温度変化に対してポンピングアウトを抑制することが可能になる。従って、製品寿命を向上することができる。   On the other hand, in the semiconductor device 200 according to the present embodiment, the area of each of the plurality of portions 222 of the second TIM 221 is larger than the area of each of the plurality of portions 226 of the first TIM 220. By forming the second TIM 221 covering the central portion 143 from the large-area portion 222, when the first TIM 220 and the second TIM 221 wet and spread, it becomes difficult for air to be entrained inside. Further, the central portion 143 has a large area covered by the TIM per unit area as compared with the outer peripheral portion 144. Therefore, in the central portion 143, the ratio of the area occupied by the gap is smaller than in the outer peripheral portion 144. By narrowing the gap 224 at the central portion 143, when the first TIM 220 and the second TIM 221 wet and spread, it becomes difficult to further entrain air inside. Accordingly, the amount of air contained in the first TIM 220 and the second TIM 221 can be reduced. At this time, it is possible to suppress the pumping out with respect to temperature change such as a temperature cycle test. Therefore, the product life can be improved.

半導体装置２００では、第１ＴＩＭ２２０の各部分２２６の形状を六角形とした。また、第２ＴＩＭ２２１の各部分２２２の形状を角の丸い四角形とした。これに対し、第１ＴＩＭ２２０および第２ＴＩＭ２２１の各部分の形状は任意の形状で良い。また、本実施の形態では、第１ＴＩＭ２２０と第２ＴＩＭ２２１の各部分は、厚さおよび面積が異なる。これに対し、第１ＴＩＭ２２０の複数の部分２２６の各々と第２ＴＩＭ２２１の複数の部分２２２の各々は、厚さが同じで面積が異なるものとしても良い。   In the semiconductor device 200, each portion 226 of the first TIM 220 has a hexagonal shape. In addition, the shape of each portion 222 of the second TIM 221 is a square with rounded corners. On the other hand, the shape of each portion of the first TIM 220 and the second TIM 221 may be any shape. Further, in the present embodiment, the respective portions of the first TIM 220 and the second TIM 221 have different thicknesses and areas. On the other hand, each of the plurality of portions 226 of the first TIM 220 and each of the plurality of portions 222 of the second TIM 221 may have the same thickness and different areas.

実施の形態３．
図１３は、本発明の実施の形態３に係る半導体装置の平面図である。半導体装置３００は、位置認識マーク３６０を備える。それ以外の構造は、半導体装置２００と同様である。位置認識マーク３６０は、放熱板１４の裏面１４１に配置される。 Third Embodiment
FIG. 13 is a plan view of the semiconductor device according to the third embodiment of the present invention. The semiconductor device 300 is provided with a position recognition mark 360. The other structure is the same as that of the semiconductor device 200. The position recognition mark 360 is disposed on the back surface 141 of the heat sink 14.

次に、半導体装置３００の製造方法を説明する。半導体装置３００の製造方法では、第２マスク５４を裏面１４１に配置する工程において、製造装置が位置認識マーク３６０を読み取る工程を備える。製造装置は、位置認識マーク３６０の位置と設計図面の位置情報を照合する。この結果から、第２マスク５４と放熱板１４との位置ズレ量を算出する。さらに、算出した位置ズレ量を補正した上で、第２マスク５４を放熱板１４の裏面１４１に配置する。   Next, a method of manufacturing the semiconductor device 300 will be described. In the method of manufacturing the semiconductor device 300, in the step of arranging the second mask 54 on the back surface 141, the manufacturing device includes the step of reading the position recognition mark 360. The manufacturing device collates the position of the position recognition mark 360 with the position information of the design drawing. From this result, the amount of positional deviation between the second mask 54 and the heat sink 14 is calculated. Further, the second mask 54 is disposed on the back surface 141 of the heat sink 14 after correcting the calculated positional displacement amount.

これにより、第１ＴＩＭ２２０が溝５６に収まるように精度良く第２マスク５４を配置することができる。従って、第２ＴＩＭ２２１を第１ＴＩＭ２２０と干渉せずに塗布することが出来る。また、第１マスク５０を裏面１４１に配置する工程に位置認識マーク３６０を読み取る工程を備えても良い。これにより、第１ＴＩＭ２２０を精度良く配置できる。従って、ＴＩＭの印刷工程における不良を低減できる。   As a result, the second mask 54 can be accurately disposed so that the first TIM 220 fits in the groove 56. Therefore, the second TIM 221 can be applied without interfering with the first TIM 220. In addition, the step of arranging the first mask 50 on the back surface 141 may include the step of reading the position recognition mark 360. Thereby, the first TIM 220 can be arranged with high accuracy. Therefore, defects in the TIM printing process can be reduced.

半導体素子１０として、シリコンによって形成されたもの以外に、ワイドバンドギャップ半導体によって形成されたものを用いても良い。ワイドバンドギャップ半導体としては、炭化珪素、窒化ガリウム系材料またはダイヤモンドがある。ワイドバンドギャップ半導体は耐熱性が高い。このため、半導体素子１０の耐熱性を高めることが出来る。半導体素子１０の耐熱性を向上することで、放熱板１４およびヒートシンクを小型化することが出来る。従って、半導体装置１００、２００、３００およびそれを搭載した装置を小型化することが可能になる。なお、各実施の形態で説明した技術的特徴は適宜に組み合わせて用いてもよい。   As the semiconductor element 10, in addition to one formed of silicon, one formed of a wide band gap semiconductor may be used. The wide band gap semiconductor may be silicon carbide, gallium nitride based material or diamond. Wide band gap semiconductors have high heat resistance. Therefore, the heat resistance of the semiconductor element 10 can be enhanced. By improving the heat resistance of the semiconductor element 10, the heat sink 14 and the heat sink can be miniaturized. Therefore, it becomes possible to miniaturize the semiconductor device 100, 200, 300 and the device on which it is mounted. The technical features described in each embodiment may be combined as appropriate.

１００、２００、３００ 半導体装置、１４３ 中央部、１４４ 外周部、１４１ 裏面、１４ 放熱板、１２ 基板、１０ 半導体素子、２０、２２０ 第１ＴＩＭ、２１、２２１ 第２ＴＩＭ、１８ ボルト締結部、３６０ 位置認識マーク、５０ 第１マスク、５４ 第２マスク、５１ 第１開口、５５ 第２開口、５６ 溝、２２２、２２６ 部分 100, 200, 300 semiconductor devices, 143 central portion, 144 outer peripheral portion, 141 back surface, 14 heat sink, 12 substrates, 10 semiconductor elements, 20, 220 first TIM, 21, 221 second TIM, 18 bolt fastening portion, 360 position recognition Mark, 50 first mask, 54 second mask, 51 first opening, 55 second opening, 56 grooves, 222, 226 parts

Claims (10)

中央部と、中央部よりも外側の領域である外周部と、を裏面に備えた放熱板と、
前記放熱板の表面に配置された基板と、
前記基板の表面に配置された半導体素子と、
前記外周部に設けられた第１サーマルインターフェイスマテリアルと、
前記中央部に設けられ、前記第１サーマルインターフェイスマテリアルと互いに分離され、前記第１サーマルインターフェイスマテリアルよりも厚い第２サーマルインターフェイスマテリアルと、
を備えることを特徴とする半導体装置。 A heat sink having a central portion and an outer peripheral portion which is a region outside the central portion on the back surface;
A substrate disposed on the surface of the heat sink;
A semiconductor element disposed on the surface of the substrate;
A first thermal interface material provided on the outer peripheral portion;
A second thermal interface material provided in the central portion, separated from the first thermal interface material, and thicker than the first thermal interface material;
A semiconductor device comprising: 前記放熱板は、前記中央部よりも外側にボルト締結部を備えることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the heat dissipation plate comprises a bolt fastening portion outside the central portion. 前記中央部は、前記半導体素子の配置位置と前記放熱板を挟んで対向する領域を含むことを特徴とする請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the central portion includes a region facing the arrangement position of the semiconductor element with the heat sink interposed therebetween. 前記第１サーマルインターフェイスマテリアルは互いに分離した複数の部分を有し、
前記第２サーマルインターフェイスマテリアルは互いに分離した複数の部分を有し、
前記第２サーマルインターフェイスマテリアルの前記複数の部分の各々の面積は、前記第１サーマルインターフェイスマテリアルの前記複数の部分の各々の面積よりも大きいことを特徴とする請求項１〜３の何れか１項に記載の半導体装置。 The first thermal interface material has a plurality of parts separated from one another;
The second thermal interface material has a plurality of parts separated from one another;
The area of each of the plurality of portions of the second thermal interface material is larger than the area of each of the plurality of portions of the first thermal interface material. The semiconductor device according to claim 1. 前記裏面に、前記裏面上の位置情報を得るための位置認識マークを備えることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。   The semiconductor device according to any one of claims 1 to 4, wherein a position recognition mark for obtaining position information on the back surface is provided on the back surface. 基板の表面に半導体素子を配置する工程と、
中央部と、中央部よりも外側の領域である外周部と、を裏面に備えた放熱板の表面に前記基板を配置する工程と、
第１マスクの前記外周部と重なる位置に第１開口を形成する工程と、
前記第１マスクを、前記第１開口が前記外周部に配置されるように前記裏面に配置する工程と、
前記第１マスクを前記裏面に配置した状態で、前記第１開口を埋めるように前記外周部に第１サーマルインターフェイスマテリアルを塗布する工程と、
前記第１マスクよりも厚い第２マスクの前記中央部と重なる位置に第２開口を形成する工程と、
前記第２マスクにエッチングを行い、前記第１サーマルインターフェイスマテリアルが収まる溝を形成する工程と、
前記第２マスクを、前記第１サーマルインターフェイスマテリアルが前記溝に収まるように前記裏面に配置する工程と、
前記第２マスクを前記裏面に配置した状態で、前記第２開口を埋めるように前記中央部に第２サーマルインターフェイスマテリアルを塗布する工程と、
を備えることを特徴とする半導体装置の製造方法。 Placing a semiconductor element on the surface of the substrate;
Disposing the substrate on the surface of a heat sink having a central portion and an outer peripheral portion which is a region outside the central portion on the back surface;
Forming a first opening at a position overlapping the outer peripheral portion of the first mask;
Disposing the first mask on the back surface such that the first opening is disposed on the outer peripheral portion;
Applying a first thermal interface material to the outer peripheral portion so as to fill the first opening, with the first mask disposed on the back surface;
Forming a second opening at a position overlapping the central portion of a second mask that is thicker than the first mask;
Etching the second mask to form a groove in which the first thermal interface material fits;
Placing the second mask on the back side so that the first thermal interface material fits in the groove;
Applying a second thermal interface material to the central portion so as to fill the second opening, with the second mask disposed on the back surface;
A method of manufacturing a semiconductor device, comprising: 前記放熱板の前記中央部よりも外側にボルト締結部を形成する工程を備えることを特徴とする請求項６に記載の半導体装置の製造方法。   7. The method of manufacturing a semiconductor device according to claim 6, further comprising the step of forming a bolt fastening portion outside the central portion of the heat sink. 前記中央部は、前記半導体素子の配置位置と前記放熱板を挟んで対向する領域を含むことを特徴とする請求項６または７に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 6, wherein the central portion includes a region facing the arrangement position of the semiconductor element and the heat sink. 前記第１マスクに、複数の前記第１開口を形成し、
前記第２マスクに、複数の前記第２開口を形成し、
前記複数の第２開口の各々の面積は、前記複数の第１開口の各々の面積よりも大きいことを特徴とする請求項６〜８の何れか１項に記載の半導体装置の製造方法。 Forming a plurality of the first openings in the first mask;
Forming a plurality of the second openings in the second mask;
9. The method of manufacturing a semiconductor device according to claim 6, wherein an area of each of the plurality of second openings is larger than an area of each of the plurality of first openings. 前記放熱板は、前記裏面に前記裏面上の位置情報を得るための位置認識マークを備え、
前記位置認識マークを読み取る工程と、
位置ズレ量を算出する工程と、
を備えることを特徴とする請求項６〜９の何れか１項に記載の半導体装置の製造方法。 The heat dissipation plate is provided with a position recognition mark for obtaining position information on the back surface on the back surface,
Reading the position recognition mark;
Calculating a positional deviation amount;
The method of manufacturing a semiconductor device according to any one of claims 6 to 9, comprising:
JP2016121054A 2016-06-17 2016-06-17 Semiconductor device and method of manufacturing the same Active JP6540612B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016121054A JP6540612B2 (en) 2016-06-17 2016-06-17 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016121054A JP6540612B2 (en) 2016-06-17 2016-06-17 Semiconductor device and method of manufacturing the same

Publications (2)

Publication Number Publication Date
JP2017224790A JP2017224790A (en) 2017-12-21
JP6540612B2 true JP6540612B2 (en) 2019-07-10

Family

ID=60688444

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016121054A Active JP6540612B2 (en) 2016-06-17 2016-06-17 Semiconductor device and method of manufacturing the same

Country Status (1)

Country Link
JP (1) JP6540612B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12040695B2 (en) 2019-12-19 2024-07-16 Tmeic Corporation Power conversion device and method for manufacturing the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102170314B1 (en) * 2018-08-27 2020-10-26 엘지전자 주식회사 Heat dissipation device of power semiconductor module
JP7249935B2 (en) 2019-12-26 2023-03-31 三菱電機株式会社 Semiconductor device and method for manufacturing semiconductor device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053177A (en) * 1999-08-11 2001-02-23 Nec Corp Semiconductor device
JP2001177019A (en) * 1999-12-21 2001-06-29 Sumitomo Metal Electronics Devices Inc Package for electronic component and manufacturing method thereof
JP4127166B2 (en) * 2003-09-09 2008-07-30 トヨタ自動車株式会社 Assembling the power module

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12040695B2 (en) 2019-12-19 2024-07-16 Tmeic Corporation Power conversion device and method for manufacturing the same

Also Published As

Publication number Publication date
JP2017224790A (en) 2017-12-21

Similar Documents

Publication Publication Date Title
US9257363B2 (en) Semiconductor device and method of manufacturing the same
TWI438877B (en) Heat dissipation plate and semiconductor device
JP5875467B2 (en) Power semiconductor device
WO2007072700A1 (en) Semiconductor module
WO2016079921A1 (en) Semiconductor device and electronic component using same
WO2013114647A1 (en) Semiconductor device and method for manufacturing same
JP6024838B2 (en) Semiconductor device
JP2009043851A (en) Semiconductor package
JP5136748B2 (en) Element positioning jig and mounting method
JP6540612B2 (en) Semiconductor device and method of manufacturing the same
US20180261520A1 (en) Semiconductor device and method of manufacturing the same
TWI666748B (en) Semiconductor module
JP6183166B2 (en) Power module substrate with heat sink and manufacturing method thereof
JP5092274B2 (en) Semiconductor device
JP6124521B2 (en) Power module substrate manufacturing method
JP6252412B2 (en) Semiconductor device
CN110100308B (en) Semiconductor module with support structure on bottom side
JP4992302B2 (en) Power semiconductor module
JP7442043B2 (en) Thermal conductive sheets and electronic devices using them
JP6180670B1 (en) Semiconductor device
JP7249935B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP2004146737A (en) Power module substrate, and power module
US8786077B2 (en) Semiconductor device having a first substrate containing circuit element connected to radiation plate on a cover plate with metal vias
KR20190041383A (en) Heat sink plate
JP2022037487A5 (en)

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190304

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190527

R150 Certificate of patent or registration of utility model

Ref document number: 6540612

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250